sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base for Intel HD Audio.
   4  *
   5  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   6  *
   7  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   8  *                     PeiSen Hou <pshou@realtek.com.tw>
   9  *
  10  *  This program is free software; you can redistribute it and/or modify it
  11  *  under the terms of the GNU General Public License as published by the Free
  12  *  Software Foundation; either version 2 of the License, or (at your option)
  13  *  any later version.
  14  *
  15  *  This program is distributed in the hope that it will be useful, but WITHOUT
  16  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  17  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  18  *  more details.
  19  *
  20  *  You should have received a copy of the GNU General Public License along with
  21  *  this program; if not, write to the Free Software Foundation, Inc., 59
  22  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  23  *
  24  *  CONTACTS:
  25  *
  26  *  Matt Jared          matt.jared@intel.com
  27  *  Andy Kopp           andy.kopp@intel.com
  28  *  Dan Kogan           dan.d.kogan@intel.com
  29  *
  30  *  CHANGES:
  31  *
  32  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  33  *
  34  */
  35
  36 #include <sound/driver.h>
  37 #include <asm/io.h>
  38 #include <linux/delay.h>
  39 #include <linux/interrupt.h>
  40 #include <linux/kernel.h>
  41 #include <linux/module.h>
  42 #include <linux/moduleparam.h>
  43 #include <linux/init.h>
  44 #include <linux/slab.h>
  45 #include <linux/pci.h>
  46 #include <linux/mutex.h>
  47 #include <sound/core.h>
  48 #include <sound/initval.h>
  49 #include "hda_codec.h"
  50
  51
  52 static int index = SNDRV_DEFAULT_IDX1;
  53 static char *id = SNDRV_DEFAULT_STR1;
  54 static char *model;
  55 static int position_fix;
  56 static int probe_mask = -1;
  57 static int single_cmd;
  58
  59 module_param(index, int, 0444);
  60 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  61 module_param(id, charp, 0444);
  62 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  63 module_param(model, charp, 0444);
  64 MODULE_PARM_DESC(model, "Use the given board model.");
  65 module_param(position_fix, int, 0444);
  66 MODULE_PARM_DESC(position_fix, "Fix DMA pointer (0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  67 module_param(probe_mask, int, 0444);
  68 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  69 module_param(single_cmd, bool, 0444);
  70 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs (for debugging only).");
  71
  72
  73 /* just for backward compatibility */
  74 static int enable;
  75 module_param(enable, bool, 0444);
  76
  77 MODULE_LICENSE("GPL");
  78 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  79                          "{Intel, ICH6M},"
  80                          "{Intel, ICH7},"
  81                          "{Intel, ESB2},"
  82                          "{Intel, ICH8},"
  83                          "{ATI, SB450},"
  84                          "{VIA, VT8251},"
  85                          "{VIA, VT8237A},"
  86                          "{SiS, SIS966},"
  87                          "{ULI, M5461}}");
  88 MODULE_DESCRIPTION("Intel HDA driver");
  89
  90 #define SFX     "hda-intel: "
  91
  92 /*
  93  * registers
  94  */
  95 #define ICH6_REG_GCAP                   0x00
  96 #define ICH6_REG_VMIN                   0x02
  97 #define ICH6_REG_VMAJ                   0x03
  98 #define ICH6_REG_OUTPAY                 0x04
  99 #define ICH6_REG_INPAY                  0x06
 100 #define ICH6_REG_GCTL                   0x08
 101 #define ICH6_REG_WAKEEN                 0x0c
 102 #define ICH6_REG_STATESTS               0x0e
 103 #define ICH6_REG_GSTS                   0x10
 104 #define ICH6_REG_INTCTL                 0x20
 105 #define ICH6_REG_INTSTS                 0x24
 106 #define ICH6_REG_WALCLK                 0x30
 107 #define ICH6_REG_SYNC                   0x34
 108 #define ICH6_REG_CORBLBASE              0x40
 109 #define ICH6_REG_CORBUBASE              0x44
 110 #define ICH6_REG_CORBWP                 0x48
 111 #define ICH6_REG_CORBRP                 0x4A
 112 #define ICH6_REG_CORBCTL                0x4c
 113 #define ICH6_REG_CORBSTS                0x4d
 114 #define ICH6_REG_CORBSIZE               0x4e
 115
 116 #define ICH6_REG_RIRBLBASE              0x50
 117 #define ICH6_REG_RIRBUBASE              0x54
 118 #define ICH6_REG_RIRBWP                 0x58
 119 #define ICH6_REG_RINTCNT                0x5a
 120 #define ICH6_REG_RIRBCTL                0x5c
 121 #define ICH6_REG_RIRBSTS                0x5d
 122 #define ICH6_REG_RIRBSIZE               0x5e
 123
 124 #define ICH6_REG_IC                     0x60
 125 #define ICH6_REG_IR                     0x64
 126 #define ICH6_REG_IRS                    0x68
 127 #define   ICH6_IRS_VALID        (1<<1)
 128 #define   ICH6_IRS_BUSY         (1<<0)
 129
 130 #define ICH6_REG_DPLBASE                0x70
 131 #define ICH6_REG_DPUBASE                0x74
 132 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 133
 134 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 135 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 136
 137 /* stream register offsets from stream base */
 138 #define ICH6_REG_SD_CTL                 0x00
 139 #define ICH6_REG_SD_STS                 0x03
 140 #define ICH6_REG_SD_LPIB                0x04
 141 #define ICH6_REG_SD_CBL                 0x08
 142 #define ICH6_REG_SD_LVI                 0x0c
 143 #define ICH6_REG_SD_FIFOW               0x0e
 144 #define ICH6_REG_SD_FIFOSIZE            0x10
 145 #define ICH6_REG_SD_FORMAT              0x12
 146 #define ICH6_REG_SD_BDLPL               0x18
 147 #define ICH6_REG_SD_BDLPU               0x1c
 148
 149 /* PCI space */
 150 #define ICH6_PCIREG_TCSEL       0x44
 151
 152 /*
 153  * other constants
 154  */
 155
 156 /* max number of SDs */
 157 /* ICH, ATI and VIA have 4 playback and 4 capture */
 158 #define ICH6_CAPTURE_INDEX      0
 159 #define ICH6_NUM_CAPTURE        4
 160 #define ICH6_PLAYBACK_INDEX     4
 161 #define ICH6_NUM_PLAYBACK       4
 162
 163 /* ULI has 6 playback and 5 capture */
 164 #define ULI_CAPTURE_INDEX       0
 165 #define ULI_NUM_CAPTURE         5
 166 #define ULI_PLAYBACK_INDEX      5
 167 #define ULI_NUM_PLAYBACK        6
 168
 169 /* this number is statically defined for simplicity */
 170 #define MAX_AZX_DEV             16
 171
 172 /* max number of fragments - we may use more if allocating more pages for BDL */
 173 #define BDL_SIZE                PAGE_ALIGN(8192)
 174 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 175 /* max buffer size - no h/w limit, you can increase as you like */
 176 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 177 /* max number of PCM devics per card */
 178 #define AZX_MAX_AUDIO_PCMS      6
 179 #define AZX_MAX_MODEM_PCMS      2
 180 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 181
 182 /* RIRB int mask: overrun[2], response[0] */
 183 #define RIRB_INT_RESPONSE       0x01
 184 #define RIRB_INT_OVERRUN        0x04
 185 #define RIRB_INT_MASK           0x05
 186
 187 /* STATESTS int mask: SD2,SD1,SD0 */
 188 #define STATESTS_INT_MASK       0x07
 189 #define AZX_MAX_CODECS          4
 190
 191 /* SD_CTL bits */
 192 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 193 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 194 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 195 #define SD_CTL_STREAM_TAG_SHIFT 20
 196
 197 /* SD_CTL and SD_STS */
 198 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 199 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 200 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 201 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|SD_INT_COMPLETE)
 202
 203 /* SD_STS */
 204 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 205
 206 /* INTCTL and INTSTS */
 207 #define ICH6_INT_ALL_STREAM     0xff            /* all stream interrupts */
 208 #define ICH6_INT_CTRL_EN        0x40000000      /* controller interrupt enable bit */
 209 #define ICH6_INT_GLOBAL_EN      0x80000000      /* global interrupt enable bit */
 210
 211 /* GCTL unsolicited response enable bit */
 212 #define ICH6_GCTL_UREN          (1<<8)
 213
 214 /* GCTL reset bit */
 215 #define ICH6_GCTL_RESET         (1<<0)
 216
 217 /* CORB/RIRB control, read/write pointer */
 218 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 219 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 220 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 221 /* below are so far hardcoded - should read registers in future */
 222 #define ICH6_MAX_CORB_ENTRIES   256
 223 #define ICH6_MAX_RIRB_ENTRIES   256
 224
 225 /* position fix mode */
 226 enum {
 227         POS_FIX_AUTO,
 228         POS_FIX_NONE,
 229         POS_FIX_POSBUF,
 230         POS_FIX_FIFO,
 231 };
 232
 233 /* Defines for ATI HD Audio support in SB450 south bridge */
 234 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 235 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 236
 237 /* Defines for Nvidia HDA support */
 238 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 239 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 240
 241 /*
 242  */
 243
 244 struct azx_dev {
 245         u32 *bdl;                       /* virtual address of the BDL */
 246         dma_addr_t bdl_addr;            /* physical address of the BDL */
 247         volatile u32 *posbuf;                   /* position buffer pointer */
 248
 249         unsigned int bufsize;           /* size of the play buffer in bytes */
 250         unsigned int fragsize;          /* size of each period in bytes */
 251         unsigned int frags;             /* number for period in the play buffer */
 252         unsigned int fifo_size;         /* FIFO size */
 253         unsigned int last_pos;          /* last updated period position */
 254
 255         void __iomem *sd_addr;          /* stream descriptor pointer */
 256
 257         u32 sd_int_sta_mask;            /* stream int status mask */
 258
 259         /* pcm support */
 260         struct snd_pcm_substream *substream;    /* assigned substream, set in PCM open */
 261         unsigned int format_val;        /* format value to be set in the controller and the codec */
 262         unsigned char stream_tag;       /* assigned stream */
 263         unsigned char index;            /* stream index */
 264
 265         unsigned int opened: 1;
 266         unsigned int running: 1;
 267         unsigned int period_updating: 1;
 268 };
 269
 270 /* CORB/RIRB */
 271 struct azx_rb {
 272         u32 *buf;               /* CORB/RIRB buffer
 273                                  * Each CORB entry is 4byte, RIRB is 8byte
 274                                  */
 275         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 276         /* for RIRB */
 277         unsigned short rp, wp;  /* read/write pointers */
 278         int cmds;               /* number of pending requests */
 279         u32 res;                /* last read value */
 280 };
 281
 282 struct azx {
 283         struct snd_card *card;
 284         struct pci_dev *pci;
 285
 286         /* chip type specific */
 287         int driver_type;
 288         int playback_streams;
 289         int playback_index_offset;
 290         int capture_streams;
 291         int capture_index_offset;
 292         int num_streams;
 293
 294         /* pci resources */
 295         unsigned long addr;
 296         void __iomem *remap_addr;
 297         int irq;
 298
 299         /* locks */
 300         spinlock_t reg_lock;
 301         struct mutex open_mutex;
 302
 303         /* streams (x num_streams) */
 304         struct azx_dev *azx_dev;
 305
 306         /* PCM */
 307         unsigned int pcm_devs;
 308         struct snd_pcm *pcm[AZX_MAX_PCMS];
 309
 310         /* HD codec */
 311         unsigned short codec_mask;
 312         struct hda_bus *bus;
 313
 314         /* CORB/RIRB */
 315         struct azx_rb corb;
 316         struct azx_rb rirb;
 317
 318         /* BDL, CORB/RIRB and position buffers */
 319         struct snd_dma_buffer bdl;
 320         struct snd_dma_buffer rb;
 321         struct snd_dma_buffer posbuf;
 322
 323         /* flags */
 324         int position_fix;
 325         unsigned int initialized: 1;
 326         unsigned int single_cmd: 1;
 327 };
 328
 329 /* driver types */
 330 enum {
 331         AZX_DRIVER_ICH,
 332         AZX_DRIVER_ATI,
 333         AZX_DRIVER_VIA,
 334         AZX_DRIVER_SIS,
 335         AZX_DRIVER_ULI,
 336         AZX_DRIVER_NVIDIA,
 337 };
 338
 339 static char *driver_short_names[] __devinitdata = {
 340         [AZX_DRIVER_ICH] = "HDA Intel",
 341         [AZX_DRIVER_ATI] = "HDA ATI SB",
 342         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 343         [AZX_DRIVER_SIS] = "HDA SIS966",
 344         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 345         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 346 };
 347
 348 /*
 349  * macros for easy use
 350  */
 351 #define azx_writel(chip,reg,value) \
 352         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 353 #define azx_readl(chip,reg) \
 354         readl((chip)->remap_addr + ICH6_REG_##reg)
 355 #define azx_writew(chip,reg,value) \
 356         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 357 #define azx_readw(chip,reg) \
 358         readw((chip)->remap_addr + ICH6_REG_##reg)
 359 #define azx_writeb(chip,reg,value) \
 360         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 361 #define azx_readb(chip,reg) \
 362         readb((chip)->remap_addr + ICH6_REG_##reg)
 363
 364 #define azx_sd_writel(dev,reg,value) \
 365         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 366 #define azx_sd_readl(dev,reg) \
 367         readl((dev)->sd_addr + ICH6_REG_##reg)
 368 #define azx_sd_writew(dev,reg,value) \
 369         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 370 #define azx_sd_readw(dev,reg) \
 371         readw((dev)->sd_addr + ICH6_REG_##reg)
 372 #define azx_sd_writeb(dev,reg,value) \
 373         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 374 #define azx_sd_readb(dev,reg) \
 375         readb((dev)->sd_addr + ICH6_REG_##reg)
 376
 377 /* for pcm support */
 378 #define get_azx_dev(substream) (substream->runtime->private_data)
 379
 380 /* Get the upper 32bit of the given dma_addr_t
 381  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 382  */
 383 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 384
 385
 386 /*
 387  * Interface for HD codec
 388  */
 389
 390 /*
 391  * CORB / RIRB interface
 392  */
 393 static int azx_alloc_cmd_io(struct azx *chip)
 394 {
 395         int err;
 396
 397         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 398         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
 399                                   PAGE_SIZE, &chip->rb);
 400         if (err < 0) {
 401                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 402                 return err;
 403         }
 404         return 0;
 405 }
 406
 407 static void azx_init_cmd_io(struct azx *chip)
 408 {
 409         /* CORB set up */
 410         chip->corb.addr = chip->rb.addr;
 411         chip->corb.buf = (u32 *)chip->rb.area;
 412         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 413         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 414
 415         /* set the corb size to 256 entries (ULI requires explicitly) */
 416         azx_writeb(chip, CORBSIZE, 0x02);
 417         /* set the corb write pointer to 0 */
 418         azx_writew(chip, CORBWP, 0);
 419         /* reset the corb hw read pointer */
 420         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 421         /* enable corb dma */
 422         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 423
 424         /* RIRB set up */
 425         chip->rirb.addr = chip->rb.addr + 2048;
 426         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 427         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 428         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 429
 430         /* set the rirb size to 256 entries (ULI requires explicitly) */
 431         azx_writeb(chip, RIRBSIZE, 0x02);
 432         /* reset the rirb hw write pointer */
 433         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 434         /* set N=1, get RIRB response interrupt for new entry */
 435         azx_writew(chip, RINTCNT, 1);
 436         /* enable rirb dma and response irq */
 437         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 438         chip->rirb.rp = chip->rirb.cmds = 0;
 439 }
 440
 441 static void azx_free_cmd_io(struct azx *chip)
 442 {
 443         /* disable ringbuffer DMAs */
 444         azx_writeb(chip, RIRBCTL, 0);
 445         azx_writeb(chip, CORBCTL, 0);
 446 }
 447
 448 /* send a command */
 449 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
 450                         unsigned int verb, unsigned int para)
 451 {
 452         struct azx *chip = codec->bus->private_data;
 453         unsigned int wp;
 454         u32 val;
 455
 456         val = (u32)(codec->addr & 0x0f) << 28;
 457         val |= (u32)direct << 27;
 458         val |= (u32)nid << 20;
 459         val |= verb << 8;
 460         val |= para;
 461
 462         /* add command to corb */
 463         wp = azx_readb(chip, CORBWP);
 464         wp++;
 465         wp %= ICH6_MAX_CORB_ENTRIES;
 466
 467         spin_lock_irq(&chip->reg_lock);
 468         chip->rirb.cmds++;
 469         chip->corb.buf[wp] = cpu_to_le32(val);
 470         azx_writel(chip, CORBWP, wp);
 471         spin_unlock_irq(&chip->reg_lock);
 472
 473         return 0;
 474 }
 475
 476 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 477
 478 /* retrieve RIRB entry - called from interrupt handler */
 479 static void azx_update_rirb(struct azx *chip)
 480 {
 481         unsigned int rp, wp;
 482         u32 res, res_ex;
 483
 484         wp = azx_readb(chip, RIRBWP);
 485         if (wp == chip->rirb.wp)
 486                 return;
 487         chip->rirb.wp = wp;
 488
 489         while (chip->rirb.rp != wp) {
 490                 chip->rirb.rp++;
 491                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 492
 493                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 494                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 495                 res = le32_to_cpu(chip->rirb.buf[rp]);
 496                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 497                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 498                 else if (chip->rirb.cmds) {
 499                         chip->rirb.cmds--;
 500                         chip->rirb.res = res;
 501                 }
 502         }
 503 }
 504
 505 /* receive a response */
 506 static unsigned int azx_get_response(struct hda_codec *codec)
 507 {
 508         struct azx *chip = codec->bus->private_data;
 509         int timeout = 50;
 510
 511         while (chip->rirb.cmds) {
 512                 if (! --timeout) {
 513                         if (printk_ratelimit())
 514                                 snd_printk(KERN_ERR
 515                                         "azx_get_response timeout\n");
 516                         chip->rirb.rp = azx_readb(chip, RIRBWP);
 517                         chip->rirb.cmds = 0;
 518                         return -1;
 519                 }
 520                 msleep(1);
 521         }
 522         return chip->rirb.res; /* the last value */
 523 }
 524
 525 /*
 526  * Use the single immediate command instead of CORB/RIRB for simplicity
 527  *
 528  * Note: according to Intel, this is not preferred use.  The command was
 529  *       intended for the BIOS only, and may get confused with unsolicited
 530  *       responses.  So, we shouldn't use it for normal operation from the
 531  *       driver.
 532  *       I left the codes, however, for debugging/testing purposes.
 533  */
 534
 535 /* send a command */
 536 static int azx_single_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 537                                int direct, unsigned int verb,
 538                                unsigned int para)
 539 {
 540         struct azx *chip = codec->bus->private_data;
 541         u32 val;
 542         int timeout = 50;
 543
 544         val = (u32)(codec->addr & 0x0f) << 28;
 545         val |= (u32)direct << 27;
 546         val |= (u32)nid << 20;
 547         val |= verb << 8;
 548         val |= para;
 549
 550         while (timeout--) {
 551                 /* check ICB busy bit */
 552                 if (! (azx_readw(chip, IRS) & ICH6_IRS_BUSY)) {
 553                         /* Clear IRV valid bit */
 554                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_VALID);
 555                         azx_writel(chip, IC, val);
 556                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_BUSY);
 557                         return 0;
 558                 }
 559                 udelay(1);
 560         }
 561         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n", azx_readw(chip, IRS), val);
 562         return -EIO;
 563 }
 564
 565 /* receive a response */
 566 static unsigned int azx_single_get_response(struct hda_codec *codec)
 567 {
 568         struct azx *chip = codec->bus->private_data;
 569         int timeout = 50;
 570
 571         while (timeout--) {
 572                 /* check IRV busy bit */
 573                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 574                         return azx_readl(chip, IR);
 575                 udelay(1);
 576         }
 577         snd_printd(SFX "get_response timeout: IRS=0x%x\n", azx_readw(chip, IRS));
 578         return (unsigned int)-1;
 579 }
 580
 581 /* reset codec link */
 582 static int azx_reset(struct azx *chip)
 583 {
 584         int count;
 585
 586         /* reset controller */
 587         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 588
 589         count = 50;
 590         while (azx_readb(chip, GCTL) && --count)
 591                 msleep(1);
 592
 593         /* delay for >= 100us for codec PLL to settle per spec
 594          * Rev 0.9 section 5.5.1
 595          */
 596         msleep(1);
 597
 598         /* Bring controller out of reset */
 599         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 600
 601         count = 50;
 602         while (! azx_readb(chip, GCTL) && --count)
 603                 msleep(1);
 604
 605         /* Brent Chartrand said to wait >= 540us for codecs to intialize */
 606         msleep(1);
 607
 608         /* check to see if controller is ready */
 609         if (! azx_readb(chip, GCTL)) {
 610                 snd_printd("azx_reset: controller not ready!\n");
 611                 return -EBUSY;
 612         }
 613
 614         /* Accept unsolicited responses */
 615         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 616
 617         /* detect codecs */
 618         if (! chip->codec_mask) {
 619                 chip->codec_mask = azx_readw(chip, STATESTS);
 620                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 621         }
 622
 623         return 0;
 624 }
 625
 626
 627 /*
 628  * Lowlevel interface
 629  */
 630
 631 /* enable interrupts */
 632 static void azx_int_enable(struct azx *chip)
 633 {
 634         /* enable controller CIE and GIE */
 635         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 636                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 637 }
 638
 639 /* disable interrupts */
 640 static void azx_int_disable(struct azx *chip)
 641 {
 642         int i;
 643
 644         /* disable interrupts in stream descriptor */
 645         for (i = 0; i < chip->num_streams; i++) {
 646                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 647                 azx_sd_writeb(azx_dev, SD_CTL,
 648                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 649         }
 650
 651         /* disable SIE for all streams */
 652         azx_writeb(chip, INTCTL, 0);
 653
 654         /* disable controller CIE and GIE */
 655         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 656                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 657 }
 658
 659 /* clear interrupts */
 660 static void azx_int_clear(struct azx *chip)
 661 {
 662         int i;
 663
 664         /* clear stream status */
 665         for (i = 0; i < chip->num_streams; i++) {
 666                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 667                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 668         }
 669
 670         /* clear STATESTS */
 671         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 672
 673         /* clear rirb status */
 674         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 675
 676         /* clear int status */
 677         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 678 }
 679
 680 /* start a stream */
 681 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 682 {
 683         /* enable SIE */
 684         azx_writeb(chip, INTCTL,
 685                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 686         /* set DMA start and interrupt mask */
 687         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 688                       SD_CTL_DMA_START | SD_INT_MASK);
 689 }
 690
 691 /* stop a stream */
 692 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 693 {
 694         /* stop DMA */
 695         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 696                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 697         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 698         /* disable SIE */
 699         azx_writeb(chip, INTCTL,
 700                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 701 }
 702
 703
 704 /*
 705  * initialize the chip
 706  */
 707 static void azx_init_chip(struct azx *chip)
 708 {
 709         unsigned char reg;
 710
 711         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 712          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 713          * Ensuring these bits are 0 clears playback static on some HD Audio codecs
 714          */
 715         pci_read_config_byte (chip->pci, ICH6_PCIREG_TCSEL, &reg);
 716         pci_write_config_byte(chip->pci, ICH6_PCIREG_TCSEL, reg & 0xf8);
 717
 718         /* reset controller */
 719         azx_reset(chip);
 720
 721         /* initialize interrupts */
 722         azx_int_clear(chip);
 723         azx_int_enable(chip);
 724
 725         /* initialize the codec command I/O */
 726         if (! chip->single_cmd)
 727                 azx_init_cmd_io(chip);
 728
 729         /* program the position buffer */
 730         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 731         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 732
 733         switch (chip->driver_type) {
 734         case AZX_DRIVER_ATI:
 735                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 736                 pci_read_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 737                                      &reg);
 738                 pci_write_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 739                                       (reg & 0xf8) | ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 740                 break;
 741         case AZX_DRIVER_NVIDIA:
 742                 /* For NVIDIA HDA, enable snoop */
 743                 pci_read_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR, &reg);
 744                 pci_write_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR,
 745                                       (reg & 0xf0) | NVIDIA_HDA_ENABLE_COHBITS);
 746                 break;
 747         }
 748 }
 749
 750
 751 /*
 752  * interrupt handler
 753  */
 754 static irqreturn_t azx_interrupt(int irq, void* dev_id, struct pt_regs *regs)
 755 {
 756         struct azx *chip = dev_id;
 757         struct azx_dev *azx_dev;
 758         u32 status;
 759         int i;
 760
 761         spin_lock(&chip->reg_lock);
 762
 763         status = azx_readl(chip, INTSTS);
 764         if (status == 0) {
 765                 spin_unlock(&chip->reg_lock);
 766                 return IRQ_NONE;
 767         }
 768
 769         for (i = 0; i < chip->num_streams; i++) {
 770                 azx_dev = &chip->azx_dev[i];
 771                 if (status & azx_dev->sd_int_sta_mask) {
 772                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 773                         if (azx_dev->substream && azx_dev->running) {
 774                                 azx_dev->period_updating = 1;
 775                                 spin_unlock(&chip->reg_lock);
 776                                 snd_pcm_period_elapsed(azx_dev->substream);
 777                                 spin_lock(&chip->reg_lock);
 778                                 azx_dev->period_updating = 0;
 779                         }
 780                 }
 781         }
 782
 783         /* clear rirb int */
 784         status = azx_readb(chip, RIRBSTS);
 785         if (status & RIRB_INT_MASK) {
 786                 if (! chip->single_cmd && (status & RIRB_INT_RESPONSE))
 787                         azx_update_rirb(chip);
 788                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 789         }
 790
 791 #if 0
 792         /* clear state status int */
 793         if (azx_readb(chip, STATESTS) & 0x04)
 794                 azx_writeb(chip, STATESTS, 0x04);
 795 #endif
 796         spin_unlock(&chip->reg_lock);
 797
 798         return IRQ_HANDLED;
 799 }
 800
 801
 802 /*
 803  * set up BDL entries
 804  */
 805 static void azx_setup_periods(struct azx_dev *azx_dev)
 806 {
 807         u32 *bdl = azx_dev->bdl;
 808         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 809         int idx;
 810
 811         /* reset BDL address */
 812         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 813         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 814
 815         /* program the initial BDL entries */
 816         for (idx = 0; idx < azx_dev->frags; idx++) {
 817                 unsigned int off = idx << 2; /* 4 dword step */
 818                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 819                 /* program the address field of the BDL entry */
 820                 bdl[off] = cpu_to_le32((u32)addr);
 821                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 822
 823                 /* program the size field of the BDL entry */
 824                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 825
 826                 /* program the IOC to enable interrupt when buffer completes */
 827                 bdl[off+3] = cpu_to_le32(0x01);
 828         }
 829 }
 830
 831 /*
 832  * set up the SD for streaming
 833  */
 834 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 835 {
 836         unsigned char val;
 837         int timeout;
 838
 839         /* make sure the run bit is zero for SD */
 840         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) & ~SD_CTL_DMA_START);
 841         /* reset stream */
 842         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) | SD_CTL_STREAM_RESET);
 843         udelay(3);
 844         timeout = 300;
 845         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 846                --timeout)
 847                 ;
 848         val &= ~SD_CTL_STREAM_RESET;
 849         azx_sd_writeb(azx_dev, SD_CTL, val);
 850         udelay(3);
 851
 852         timeout = 300;
 853         /* waiting for hardware to report that the stream is out of reset */
 854         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 855                --timeout)
 856                 ;
 857
 858         /* program the stream_tag */
 859         azx_sd_writel(azx_dev, SD_CTL,
 860                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK) |
 861                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 862
 863         /* program the length of samples in cyclic buffer */
 864         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
 865
 866         /* program the stream format */
 867         /* this value needs to be the same as the one programmed */
 868         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
 869
 870         /* program the stream LVI (last valid index) of the BDL */
 871         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
 872
 873         /* program the BDL address */
 874         /* lower BDL address */
 875         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
 876         /* upper BDL address */
 877         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
 878
 879         /* enable the position buffer */
 880         if (! (azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
 881                 azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr | ICH6_DPLBASE_ENABLE);
 882
 883         /* set the interrupt enable bits in the descriptor control register */
 884         azx_sd_writel(azx_dev, SD_CTL, azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
 885
 886         return 0;
 887 }
 888
 889
 890 /*
 891  * Codec initialization
 892  */
 893
 894 static int __devinit azx_codec_create(struct azx *chip, const char *model)
 895 {
 896         struct hda_bus_template bus_temp;
 897         int c, codecs, err;
 898
 899         memset(&bus_temp, 0, sizeof(bus_temp));
 900         bus_temp.private_data = chip;
 901         bus_temp.modelname = model;
 902         bus_temp.pci = chip->pci;
 903         if (chip->single_cmd) {
 904                 bus_temp.ops.command = azx_single_send_cmd;
 905                 bus_temp.ops.get_response = azx_single_get_response;
 906         } else {
 907                 bus_temp.ops.command = azx_send_cmd;
 908                 bus_temp.ops.get_response = azx_get_response;
 909         }
 910
 911         if ((err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus)) < 0)
 912                 return err;
 913
 914         codecs = 0;
 915         for (c = 0; c < AZX_MAX_CODECS; c++) {
 916                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
 917                         err = snd_hda_codec_new(chip->bus, c, NULL);
 918                         if (err < 0)
 919                                 continue;
 920                         codecs++;
 921                 }
 922         }
 923         if (! codecs) {
 924                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
 925                 return -ENXIO;
 926         }
 927
 928         return 0;
 929 }
 930
 931
 932 /*
 933  * PCM support
 934  */
 935
 936 /* assign a stream for the PCM */
 937 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
 938 {
 939         int dev, i, nums;
 940         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 941                 dev = chip->playback_index_offset;
 942                 nums = chip->playback_streams;
 943         } else {
 944                 dev = chip->capture_index_offset;
 945                 nums = chip->capture_streams;
 946         }
 947         for (i = 0; i < nums; i++, dev++)
 948                 if (! chip->azx_dev[dev].opened) {
 949                         chip->azx_dev[dev].opened = 1;
 950                         return &chip->azx_dev[dev];
 951                 }
 952         return NULL;
 953 }
 954
 955 /* release the assigned stream */
 956 static inline void azx_release_device(struct azx_dev *azx_dev)
 957 {
 958         azx_dev->opened = 0;
 959 }
 960
 961 static struct snd_pcm_hardware azx_pcm_hw = {
 962         .info =                 (SNDRV_PCM_INFO_MMAP | SNDRV_PCM_INFO_INTERLEAVED |
 963                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
 964                                  SNDRV_PCM_INFO_MMAP_VALID |
 965                                  SNDRV_PCM_INFO_PAUSE /*|*/
 966                                  /*SNDRV_PCM_INFO_RESUME*/),
 967         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
 968         .rates =                SNDRV_PCM_RATE_48000,
 969         .rate_min =             48000,
 970         .rate_max =             48000,
 971         .channels_min =         2,
 972         .channels_max =         2,
 973         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
 974         .period_bytes_min =     128,
 975         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
 976         .periods_min =          2,
 977         .periods_max =          AZX_MAX_FRAG,
 978         .fifo_size =            0,
 979 };
 980
 981 struct azx_pcm {
 982         struct azx *chip;
 983         struct hda_codec *codec;
 984         struct hda_pcm_stream *hinfo[2];
 985 };
 986
 987 static int azx_pcm_open(struct snd_pcm_substream *substream)
 988 {
 989         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
 990         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
 991         struct azx *chip = apcm->chip;
 992         struct azx_dev *azx_dev;
 993         struct snd_pcm_runtime *runtime = substream->runtime;
 994         unsigned long flags;
 995         int err;
 996
 997         mutex_lock(&chip->open_mutex);
 998         azx_dev = azx_assign_device(chip, substream->stream);
 999         if (azx_dev == NULL) {
1000                 mutex_unlock(&chip->open_mutex);
1001                 return -EBUSY;
1002         }
1003         runtime->hw = azx_pcm_hw;
1004         runtime->hw.channels_min = hinfo->channels_min;
1005         runtime->hw.channels_max = hinfo->channels_max;
1006         runtime->hw.formats = hinfo->formats;
1007         runtime->hw.rates = hinfo->rates;
1008         snd_pcm_limit_hw_rates(runtime);
1009         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1010         if ((err = hinfo->ops.open(hinfo, apcm->codec, substream)) < 0) {
1011                 azx_release_device(azx_dev);
1012                 mutex_unlock(&chip->open_mutex);
1013                 return err;
1014         }
1015         spin_lock_irqsave(&chip->reg_lock, flags);
1016         azx_dev->substream = substream;
1017         azx_dev->running = 0;
1018         spin_unlock_irqrestore(&chip->reg_lock, flags);
1019
1020         runtime->private_data = azx_dev;
1021         mutex_unlock(&chip->open_mutex);
1022         return 0;
1023 }
1024
1025 static int azx_pcm_close(struct snd_pcm_substream *substream)
1026 {
1027         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1028         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1029         struct azx *chip = apcm->chip;
1030         struct azx_dev *azx_dev = get_azx_dev(substream);
1031         unsigned long flags;
1032
1033         mutex_lock(&chip->open_mutex);
1034         spin_lock_irqsave(&chip->reg_lock, flags);
1035         azx_dev->substream = NULL;
1036         azx_dev->running = 0;
1037         spin_unlock_irqrestore(&chip->reg_lock, flags);
1038         azx_release_device(azx_dev);
1039         hinfo->ops.close(hinfo, apcm->codec, substream);
1040         mutex_unlock(&chip->open_mutex);
1041         return 0;
1042 }
1043
1044 static int azx_pcm_hw_params(struct snd_pcm_substream *substream, struct snd_pcm_hw_params *hw_params)
1045 {
1046         return snd_pcm_lib_malloc_pages(substream, params_buffer_bytes(hw_params));
1047 }
1048
1049 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1050 {
1051         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1052         struct azx_dev *azx_dev = get_azx_dev(substream);
1053         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1054
1055         /* reset BDL address */
1056         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1057         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1058         azx_sd_writel(azx_dev, SD_CTL, 0);
1059
1060         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1061
1062         return snd_pcm_lib_free_pages(substream);
1063 }
1064
1065 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1066 {
1067         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1068         struct azx *chip = apcm->chip;
1069         struct azx_dev *azx_dev = get_azx_dev(substream);
1070         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1071         struct snd_pcm_runtime *runtime = substream->runtime;
1072
1073         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1074         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1075         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1076         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1077                                                          runtime->channels,
1078                                                          runtime->format,
1079                                                          hinfo->maxbps);
1080         if (! azx_dev->format_val) {
1081                 snd_printk(KERN_ERR SFX "invalid format_val, rate=%d, ch=%d, format=%d\n",
1082                            runtime->rate, runtime->channels, runtime->format);
1083                 return -EINVAL;
1084         }
1085
1086         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, format=0x%x\n",
1087                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1088         azx_setup_periods(azx_dev);
1089         azx_setup_controller(chip, azx_dev);
1090         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1091                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1092         else
1093                 azx_dev->fifo_size = 0;
1094         azx_dev->last_pos = 0;
1095
1096         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1097                                   azx_dev->format_val, substream);
1098 }
1099
1100 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1101 {
1102         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1103         struct azx_dev *azx_dev = get_azx_dev(substream);
1104         struct azx *chip = apcm->chip;
1105         int err = 0;
1106
1107         spin_lock(&chip->reg_lock);
1108         switch (cmd) {
1109         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1110         case SNDRV_PCM_TRIGGER_RESUME:
1111         case SNDRV_PCM_TRIGGER_START:
1112                 azx_stream_start(chip, azx_dev);
1113                 azx_dev->running = 1;
1114                 break;
1115         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1116         case SNDRV_PCM_TRIGGER_SUSPEND:
1117         case SNDRV_PCM_TRIGGER_STOP:
1118                 azx_stream_stop(chip, azx_dev);
1119                 azx_dev->running = 0;
1120                 break;
1121         default:
1122                 err = -EINVAL;
1123         }
1124         spin_unlock(&chip->reg_lock);
1125         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1126             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1127             cmd == SNDRV_PCM_TRIGGER_STOP) {
1128                 int timeout = 5000;
1129                 while (azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START && --timeout)
1130                         ;
1131         }
1132         return err;
1133 }
1134
1135 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1136 {
1137         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1138         struct azx *chip = apcm->chip;
1139         struct azx_dev *azx_dev = get_azx_dev(substream);
1140         unsigned int pos;
1141
1142         if (chip->position_fix == POS_FIX_POSBUF) {
1143                 /* use the position buffer */
1144                 pos = *azx_dev->posbuf;
1145         } else {
1146                 /* read LPIB */
1147                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1148                 if (chip->position_fix == POS_FIX_FIFO)
1149                         pos += azx_dev->fifo_size;
1150         }
1151         if (pos >= azx_dev->bufsize)
1152                 pos = 0;
1153         return bytes_to_frames(substream->runtime, pos);
1154 }
1155
1156 static struct snd_pcm_ops azx_pcm_ops = {
1157         .open = azx_pcm_open,
1158         .close = azx_pcm_close,
1159         .ioctl = snd_pcm_lib_ioctl,
1160         .hw_params = azx_pcm_hw_params,
1161         .hw_free = azx_pcm_hw_free,
1162         .prepare = azx_pcm_prepare,
1163         .trigger = azx_pcm_trigger,
1164         .pointer = azx_pcm_pointer,
1165 };
1166
1167 static void azx_pcm_free(struct snd_pcm *pcm)
1168 {
1169         kfree(pcm->private_data);
1170 }
1171
1172 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1173                                       struct hda_pcm *cpcm, int pcm_dev)
1174 {
1175         int err;
1176         struct snd_pcm *pcm;
1177         struct azx_pcm *apcm;
1178
1179         snd_assert(cpcm->stream[0].substreams || cpcm->stream[1].substreams, return -EINVAL);
1180         snd_assert(cpcm->name, return -EINVAL);
1181
1182         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1183                           cpcm->stream[0].substreams, cpcm->stream[1].substreams,
1184                           &pcm);
1185         if (err < 0)
1186                 return err;
1187         strcpy(pcm->name, cpcm->name);
1188         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1189         if (apcm == NULL)
1190                 return -ENOMEM;
1191         apcm->chip = chip;
1192         apcm->codec = codec;
1193         apcm->hinfo[0] = &cpcm->stream[0];
1194         apcm->hinfo[1] = &cpcm->stream[1];
1195         pcm->private_data = apcm;
1196         pcm->private_free = azx_pcm_free;
1197         if (cpcm->stream[0].substreams)
1198                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1199         if (cpcm->stream[1].substreams)
1200                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1201         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1202                                               snd_dma_pci_data(chip->pci),
1203                                               1024 * 64, 1024 * 128);
1204         chip->pcm[pcm_dev] = pcm;
1205         chip->pcm_devs = pcm_dev + 1;
1206
1207         return 0;
1208 }
1209
1210 static int __devinit azx_pcm_create(struct azx *chip)
1211 {
1212         struct list_head *p;
1213         struct hda_codec *codec;
1214         int c, err;
1215         int pcm_dev;
1216
1217         if ((err = snd_hda_build_pcms(chip->bus)) < 0)
1218                 return err;
1219
1220         /* create audio PCMs */
1221         pcm_dev = 0;
1222         list_for_each(p, &chip->bus->codec_list) {
1223                 codec = list_entry(p, struct hda_codec, list);
1224                 for (c = 0; c < codec->num_pcms; c++) {
1225                         if (codec->pcm_info[c].is_modem)
1226                                 continue; /* create later */
1227                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1228                                 snd_printk(KERN_ERR SFX "Too many audio PCMs\n");
1229                                 return -EINVAL;
1230                         }
1231                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1232                         if (err < 0)
1233                                 return err;
1234                         pcm_dev++;
1235                 }
1236         }
1237
1238         /* create modem PCMs */
1239         pcm_dev = AZX_MAX_AUDIO_PCMS;
1240         list_for_each(p, &chip->bus->codec_list) {
1241                 codec = list_entry(p, struct hda_codec, list);
1242                 for (c = 0; c < codec->num_pcms; c++) {
1243                         if (! codec->pcm_info[c].is_modem)
1244                                 continue; /* already created */
1245                         if (pcm_dev >= AZX_MAX_PCMS) {
1246                                 snd_printk(KERN_ERR SFX "Too many modem PCMs\n");
1247                                 return -EINVAL;
1248                         }
1249                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1250                         if (err < 0)
1251                                 return err;
1252                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1253                         pcm_dev++;
1254                 }
1255         }
1256         return 0;
1257 }
1258
1259 /*
1260  * mixer creation - all stuff is implemented in hda module
1261  */
1262 static int __devinit azx_mixer_create(struct azx *chip)
1263 {
1264         return snd_hda_build_controls(chip->bus);
1265 }
1266
1267
1268 /*
1269  * initialize SD streams
1270  */
1271 static int __devinit azx_init_stream(struct azx *chip)
1272 {
1273         int i;
1274
1275         /* initialize each stream (aka device)
1276          * assign the starting bdl address to each stream (device) and initialize
1277          */
1278         for (i = 0; i < chip->num_streams; i++) {
1279                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1280                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1281                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1282                 azx_dev->bdl_addr = chip->bdl.addr + off;
1283                 azx_dev->posbuf = (volatile u32 *)(chip->posbuf.area + i * 8);
1284                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1285                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1286                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1287                 azx_dev->sd_int_sta_mask = 1 << i;
1288                 /* stream tag: must be non-zero and unique */
1289                 azx_dev->index = i;
1290                 azx_dev->stream_tag = i + 1;
1291         }
1292
1293         return 0;
1294 }
1295
1296
1297 #ifdef CONFIG_PM
1298 /*
1299  * power management
1300  */
1301 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1302 {
1303         struct snd_card *card = pci_get_drvdata(pci);
1304         struct azx *chip = card->private_data;
1305         int i;
1306
1307         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1308         for (i = 0; i < chip->pcm_devs; i++)
1309                 snd_pcm_suspend_all(chip->pcm[i]);
1310         snd_hda_suspend(chip->bus, state);
1311         if (! chip->single_cmd)
1312                 azx_free_cmd_io(chip);
1313         pci_disable_device(pci);
1314         pci_save_state(pci);
1315         return 0;
1316 }
1317
1318 static int azx_resume(struct pci_dev *pci)
1319 {
1320         struct snd_card *card = pci_get_drvdata(pci);
1321         struct azx *chip = card->private_data;
1322
1323         pci_restore_state(pci);
1324         pci_enable_device(pci);
1325         pci_set_master(pci);
1326         azx_init_chip(chip);
1327         snd_hda_resume(chip->bus);
1328         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1329         return 0;
1330 }
1331 #endif /* CONFIG_PM */
1332
1333
1334 /*
1335  * destructor
1336  */
1337 static int azx_free(struct azx *chip)
1338 {
1339         if (chip->initialized) {
1340                 int i;
1341
1342                 for (i = 0; i < chip->num_streams; i++)
1343                         azx_stream_stop(chip, &chip->azx_dev[i]);
1344
1345                 /* disable interrupts */
1346                 azx_int_disable(chip);
1347                 azx_int_clear(chip);
1348
1349                 /* disable CORB/RIRB */
1350                 if (! chip->single_cmd)
1351                         azx_free_cmd_io(chip);
1352
1353                 /* disable position buffer */
1354                 azx_writel(chip, DPLBASE, 0);
1355                 azx_writel(chip, DPUBASE, 0);
1356
1357                 /* wait a little for interrupts to finish */
1358                 msleep(1);
1359         }
1360
1361         if (chip->remap_addr)
1362                 iounmap(chip->remap_addr);
1363         if (chip->irq >= 0)
1364                 free_irq(chip->irq, (void*)chip);
1365
1366         if (chip->bdl.area)
1367                 snd_dma_free_pages(&chip->bdl);
1368         if (chip->rb.area)
1369                 snd_dma_free_pages(&chip->rb);
1370         if (chip->posbuf.area)
1371                 snd_dma_free_pages(&chip->posbuf);
1372         pci_release_regions(chip->pci);
1373         pci_disable_device(chip->pci);
1374         kfree(chip->azx_dev);
1375         kfree(chip);
1376
1377         return 0;
1378 }
1379
1380 static int azx_dev_free(struct snd_device *device)
1381 {
1382         return azx_free(device->device_data);
1383 }
1384
1385 /*
1386  * constructor
1387  */
1388 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1389                                 int driver_type,
1390                                 struct azx **rchip)
1391 {
1392         struct azx *chip;
1393         int err = 0;
1394         static struct snd_device_ops ops = {
1395                 .dev_free = azx_dev_free,
1396         };
1397
1398         *rchip = NULL;
1399
1400         if ((err = pci_enable_device(pci)) < 0)
1401                 return err;
1402
1403         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1404
1405         if (NULL == chip) {
1406                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1407                 pci_disable_device(pci);
1408                 return -ENOMEM;
1409         }
1410
1411         spin_lock_init(&chip->reg_lock);
1412         mutex_init(&chip->open_mutex);
1413         chip->card = card;
1414         chip->pci = pci;
1415         chip->irq = -1;
1416         chip->driver_type = driver_type;
1417
1418         chip->position_fix = position_fix ? position_fix : POS_FIX_POSBUF;
1419         chip->single_cmd = single_cmd;
1420
1421 #if BITS_PER_LONG != 64
1422         /* Fix up base address on ULI M5461 */
1423         if (chip->driver_type == AZX_DRIVER_ULI) {
1424                 u16 tmp3;
1425                 pci_read_config_word(pci, 0x40, &tmp3);
1426                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1427                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1428         }
1429 #endif
1430
1431         if ((err = pci_request_regions(pci, "ICH HD audio")) < 0) {
1432                 kfree(chip);
1433                 pci_disable_device(pci);
1434                 return err;
1435         }
1436
1437         chip->addr = pci_resource_start(pci,0);
1438         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1439         if (chip->remap_addr == NULL) {
1440                 snd_printk(KERN_ERR SFX "ioremap error\n");
1441                 err = -ENXIO;
1442                 goto errout;
1443         }
1444
1445         if (request_irq(pci->irq, azx_interrupt, SA_INTERRUPT|SA_SHIRQ,
1446                         "HDA Intel", (void*)chip)) {
1447                 snd_printk(KERN_ERR SFX "unable to grab IRQ %d\n", pci->irq);
1448                 err = -EBUSY;
1449                 goto errout;
1450         }
1451         chip->irq = pci->irq;
1452
1453         pci_set_master(pci);
1454         synchronize_irq(chip->irq);
1455
1456         switch (chip->driver_type) {
1457         case AZX_DRIVER_ULI:
1458                 chip->playback_streams = ULI_NUM_PLAYBACK;
1459                 chip->capture_streams = ULI_NUM_CAPTURE;
1460                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1461                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1462                 break;
1463         default:
1464                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1465                 chip->capture_streams = ICH6_NUM_CAPTURE;
1466                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1467                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1468                 break;
1469         }
1470         chip->num_streams = chip->playback_streams + chip->capture_streams;
1471         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev), GFP_KERNEL);
1472         if (! chip->azx_dev) {
1473                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1474                 goto errout;
1475         }
1476
1477         /* allocate memory for the BDL for each stream */
1478         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1479                                        BDL_SIZE, &chip->bdl)) < 0) {
1480                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1481                 goto errout;
1482         }
1483         /* allocate memory for the position buffer */
1484         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1485                                        chip->num_streams * 8, &chip->posbuf)) < 0) {
1486                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1487                 goto errout;
1488         }
1489         /* allocate CORB/RIRB */
1490         if (! chip->single_cmd)
1491                 if ((err = azx_alloc_cmd_io(chip)) < 0)
1492                         goto errout;
1493
1494         /* initialize streams */
1495         azx_init_stream(chip);
1496
1497         /* initialize chip */
1498         azx_init_chip(chip);
1499
1500         chip->initialized = 1;
1501
1502         /* codec detection */
1503         if (! chip->codec_mask) {
1504                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1505                 err = -ENODEV;
1506                 goto errout;
1507         }
1508
1509         if ((err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops)) <0) {
1510                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1511                 goto errout;
1512         }
1513
1514         strcpy(card->driver, "HDA-Intel");
1515         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1516         sprintf(card->longname, "%s at 0x%lx irq %i", card->shortname, chip->addr, chip->irq);
1517
1518         *rchip = chip;
1519         return 0;
1520
1521  errout:
1522         azx_free(chip);
1523         return err;
1524 }
1525
1526 static int __devinit azx_probe(struct pci_dev *pci, const struct pci_device_id *pci_id)
1527 {
1528         struct snd_card *card;
1529         struct azx *chip;
1530         int err = 0;
1531
1532         card = snd_card_new(index, id, THIS_MODULE, 0);
1533         if (NULL == card) {
1534                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1535                 return -ENOMEM;
1536         }
1537
1538         if ((err = azx_create(card, pci, pci_id->driver_data,
1539                               &chip)) < 0) {
1540                 snd_card_free(card);
1541                 return err;
1542         }
1543         card->private_data = chip;
1544
1545         /* create codec instances */
1546         if ((err = azx_codec_create(chip, model)) < 0) {
1547                 snd_card_free(card);
1548                 return err;
1549         }
1550
1551         /* create PCM streams */
1552         if ((err = azx_pcm_create(chip)) < 0) {
1553                 snd_card_free(card);
1554                 return err;
1555         }
1556
1557         /* create mixer controls */
1558         if ((err = azx_mixer_create(chip)) < 0) {
1559                 snd_card_free(card);
1560                 return err;
1561         }
1562
1563         snd_card_set_dev(card, &pci->dev);
1564
1565         if ((err = snd_card_register(card)) < 0) {
1566                 snd_card_free(card);
1567                 return err;
1568         }
1569
1570         pci_set_drvdata(pci, card);
1571
1572         return err;
1573 }
1574
1575 static void __devexit azx_remove(struct pci_dev *pci)
1576 {
1577         snd_card_free(pci_get_drvdata(pci));
1578         pci_set_drvdata(pci, NULL);
1579 }
1580
1581 /* PCI IDs */
1582 static struct pci_device_id azx_ids[] = {
1583         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1584         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1585         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1586         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1587         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1588         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1589         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1590         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1591         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 026c */
1592         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 0371 */
1593         { 0, }
1594 };
1595 MODULE_DEVICE_TABLE(pci, azx_ids);
1596
1597 /* pci_driver definition */
1598 static struct pci_driver driver = {
1599         .name = "HDA Intel",
1600         .id_table = azx_ids,
1601         .probe = azx_probe,
1602         .remove = __devexit_p(azx_remove),
1603 #ifdef CONFIG_PM
1604         .suspend = azx_suspend,
1605         .resume = azx_resume,
1606 #endif
1607 };
1608
1609 static int __init alsa_card_azx_init(void)
1610 {
1611         return pci_register_driver(&driver);
1612 }
1613
1614 static void __exit alsa_card_azx_exit(void)
1615 {
1616         pci_unregister_driver(&driver);
1617 }
1618
1619 module_init(alsa_card_azx_init)
1620 module_exit(alsa_card_azx_exit)