include/configs/canyonlands.h

   1 /*
   2  * (C) Copyright 2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /************************************************************************
  22  * canyonlands.h - configuration for Canyonlands (460EX)
  23  ***********************************************************************/
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*-----------------------------------------------------------------------
  28  * High Level Configuration Options
  29  *----------------------------------------------------------------------*/
  30 #define CONFIG_CANYONLANDS      1       /* Board is Canyonlands */
  31 #define CONFIG_440              1
  32 #define CONFIG_4xx              1       /* ... PPC4xx family */
  33 #define CONFIG_460EX            1       /* Specific PPC460EX support */
  34
  35 #define CONFIG_SYS_CLK_FREQ     66666667        /* external freq to pll */
  36
  37 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_early_init_f */
  38 #define CONFIG_BOARD_EARLY_INIT_R       1       /* Call board_early_init_r */
  39 #define CONFIG_MISC_INIT_R              1       /* Call misc_init_r */
  40
  41 /*-----------------------------------------------------------------------
  42  * Base addresses -- Note these are effective addresses where the
  43  * actual resources get mapped (not physical addresses)
  44  *----------------------------------------------------------------------*/
  45 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0  */
  46
  47 #define CFG_PCI_MEMBASE         0x80000000      /* mapped PCI memory    */
  48 #define CFG_PCI_BASE            0xd0000000      /* internal PCI regs    */
  49 #define CFG_PCI_TARGBASE        CFG_PCI_MEMBASE
  50
  51 #define CFG_PCIE_MEMBASE        0xb0000000      /* mapped PCIe memory   */
  52 #define CFG_PCIE_MEMSIZE        0x08000000      /* smallest incr for PCIe port */
  53 #define CFG_PCIE_BASE           0xc4000000      /* PCIe UTL regs */
  54
  55 #define CFG_PCIE0_CFGBASE       0xc0000000
  56 #define CFG_PCIE1_CFGBASE       0xc1000000
  57 #define CFG_PCIE0_XCFGBASE      0xc3000000
  58 #define CFG_PCIE1_XCFGBASE      0xc3001000
  59
  60 #define CFG_PCIE0_UTLBASE       0xc08010000ULL  /* 36bit physical addr  */
  61
  62 /* base address of inbound PCIe window */
  63 #define CFG_PCIE_INBOUND_BASE   0x000000000ULL  /* 36bit physical addr  */
  64
  65 /* EBC stuff */
  66 #define CFG_NAND_ADDR           0xE0000000
  67 #define CFG_BCSR_BASE           0xE1000000
  68 #define CFG_BOOT_BASE_ADDR      0xFF000000      /* EBC Boot Space: 0xFF000000   */
  69 #define CFG_FLASH_BASE          0xFC000000      /* later mapped to this addr    */
  70 #define CFG_FLASH_BASE_PHYS_H   0x4
  71 #define CFG_FLASH_BASE_PHYS_L   0xCC000000
  72 #define CFG_FLASH_BASE_PHYS     (((u64)CFG_FLASH_BASE_PHYS_H << 32) | \
  73                                  (u64)CFG_FLASH_BASE_PHYS_L)
  74 #define CFG_FLASH_SIZE          (64 << 20)
  75
  76 #define CFG_OCM_BASE            0xE3000000      /* OCM: 16k             */
  77 #define CFG_SRAM_BASE           0xE8000000      /* SRAM: 256k           */
  78 #define CFG_LOCAL_CONF_REGS     0xEF000000
  79
  80 #define CFG_PERIPHERAL_BASE     0xEF600000      /* internal peripherals */
  81
  82 #define CFG_AHB_BASE            0xE2000000      /* internal AHB peripherals     */
  83
  84 #define CFG_MONITOR_BASE        TEXT_BASE
  85 #define CFG_MONITOR_LEN         (384 * 1024)    /* Reserve 384 kB for Monitor */
  86 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()*/
  87
  88 /*-----------------------------------------------------------------------
  89  * Initial RAM & stack pointer (placed in OCM)
  90  *----------------------------------------------------------------------*/
  91 #define CFG_INIT_RAM_ADDR       CFG_OCM_BASE    /* OCM                  */
  92 #define CFG_INIT_RAM_END        (4 << 10)
  93 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data */
  94 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  95 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
  96
  97 /*-----------------------------------------------------------------------
  98  * Serial Port
  99  *----------------------------------------------------------------------*/
 100 #define CONFIG_BAUDRATE         115200
 101 #define CONFIG_SERIAL_MULTI     1
 102 #undef CONFIG_UART1_CONSOLE     /* define this if you want console on UART1 */
 103
 104 #define CFG_BAUDRATE_TABLE  \
 105     {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 106
 107 /*-----------------------------------------------------------------------
 108  * Environment
 109  *----------------------------------------------------------------------*/
 110 /*
 111  * Define here the location of the environment variables (FLASH).
 112  */
 113 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
 114 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars */
 115 #define CFG_NAND_CS             3       /* NAND chip connected to CSx */
 116 #else
 117 #define CFG_ENV_IS_IN_NAND      1       /* use NAND for environment vars  */
 118 #define CFG_NAND_CS             0       /* NAND chip connected to CSx */
 119 #define CFG_ENV_IS_EMBEDDED     1       /* use embedded environment */
 120 #endif
 121
 122 /*
 123  * IPL (Initial Program Loader, integrated inside CPU)
 124  * Will load first 4k from NAND (SPL) into cache and execute it from there.
 125  *
 126  * SPL (Secondary Program Loader)
 127  * Will load special U-Boot version (NUB) from NAND and execute it. This SPL
 128  * has to fit into 4kByte. It sets up the CPU and configures the SDRAM
 129  * controller and the NAND controller so that the special U-Boot image can be
 130  * loaded from NAND to SDRAM.
 131  *
 132  * NUB (NAND U-Boot)
 133  * This NAND U-Boot (NUB) is a special U-Boot version which can be started
 134  * from RAM. Therefore it mustn't (re-)configure the SDRAM controller.
 135  *
 136  * On 440EPx the SPL is copied to SDRAM before the NAND controller is
 137  * set up. While still running from cache, I experienced problems accessing
 138  * the NAND controller. sr - 2006-08-25
 139  */
 140 #define CFG_NAND_BOOT_SPL_SRC   0xfffff000      /* SPL location               */
 141 #define CFG_NAND_BOOT_SPL_SIZE  (4 << 10)       /* SPL size                   */
 142 #define CFG_NAND_BOOT_SPL_DST   (CFG_OCM_BASE + (12 << 10)) /* Copy SPL here  */
 143 #define CFG_NAND_U_BOOT_DST     0x01000000      /* Load NUB to this addr      */
 144 #define CFG_NAND_U_BOOT_START   CFG_NAND_U_BOOT_DST     /* Start NUB from     */
 145                                                         /*   this addr        */
 146 #define CFG_NAND_BOOT_SPL_DELTA (CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)
 147
 148 /*
 149  * Define the partitioning of the NAND chip (only RAM U-Boot is needed here)
 150  */
 151 #define CFG_NAND_U_BOOT_OFFS    (16 << 10)      /* Offset to RAM U-Boot image */
 152 #define CFG_NAND_U_BOOT_SIZE    (384 << 10)     /* Size of RAM U-Boot image   */
 153
 154 /*
 155  * Now the NAND chip has to be defined (no autodetection used!)
 156  */
 157 #define CFG_NAND_PAGE_SIZE      512             /* NAND chip page size        */
 158 #define CFG_NAND_BLOCK_SIZE     (16 << 10)      /* NAND chip block size       */
 159 #define CFG_NAND_PAGE_COUNT     32              /* NAND chip page count       */
 160 #define CFG_NAND_BAD_BLOCK_POS  5             /* Location of bad block marker */
 161 #undef CFG_NAND_4_ADDR_CYCLE                  /* No fourth addr used (<=32MB) */
 162
 163 #define CFG_NAND_ECCSIZE        256
 164 #define CFG_NAND_ECCBYTES       3
 165 #define CFG_NAND_ECCSTEPS       (CFG_NAND_PAGE_SIZE / CFG_NAND_ECCSIZE)
 166 #define CFG_NAND_OOBSIZE        16
 167 #define CFG_NAND_ECCTOTAL       (CFG_NAND_ECCBYTES * CFG_NAND_ECCSTEPS)
 168 #define CFG_NAND_ECCPOS         {0, 1, 2, 3, 6, 7}
 169
 170 #ifdef CFG_ENV_IS_IN_NAND
 171 /*
 172  * For NAND booting the environment is embedded in the U-Boot image. Please take
 173  * look at the file board/amcc/canyonlands/u-boot-nand.lds for details.
 174  */
 175 #define CFG_ENV_SIZE            CFG_NAND_BLOCK_SIZE
 176 #define CFG_ENV_OFFSET          (CFG_NAND_U_BOOT_OFFS + CFG_ENV_SIZE)
 177 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET + CFG_ENV_SIZE)
 178 #endif
 179
 180 /*-----------------------------------------------------------------------
 181  * FLASH related
 182  *----------------------------------------------------------------------*/
 183 #define CFG_FLASH_CFI                   /* The flash is CFI compatible  */
 184 #define CFG_FLASH_CFI_DRIVER            /* Use common CFI driver        */
 185 #define CFG_FLASH_CFI_AMD_RESET 1       /* Use AMD (Spansion) reset cmd */
 186
 187 #define CFG_FLASH_BANKS_LIST    {CFG_FLASH_BASE}
 188 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 189 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 190
 191 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 192 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 193
 194 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 195 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 196
 197 #ifdef CFG_ENV_IS_IN_FLASH
 198 #define CFG_ENV_SECT_SIZE       0x20000         /* size of one complete sector  */
 199 #define CFG_ENV_ADDR            (CFG_MONITOR_BASE - CFG_ENV_SECT_SIZE)
 200 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 201
 202 /* Address and size of Redundant Environment Sector     */
 203 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR - CFG_ENV_SECT_SIZE)
 204 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 205 #endif /* CFG_ENV_IS_IN_FLASH */
 206
 207 /*-----------------------------------------------------------------------
 208  * NAND-FLASH related
 209  *----------------------------------------------------------------------*/
 210 #define CFG_MAX_NAND_DEVICE     1
 211 #define NAND_MAX_CHIPS          1
 212 #define CFG_NAND_BASE           (CFG_NAND_ADDR + CFG_NAND_CS)
 213 #define CFG_NAND_SELECT_DEVICE  1       /* nand driver supports mutipl. chips   */
 214
 215 /*------------------------------------------------------------------------------
 216  * DDR SDRAM
 217  *----------------------------------------------------------------------------*/
 218 #if !defined(CONFIG_NAND_U_BOOT)
 219 /*
 220  * NAND booting U-Boot version uses a fixed initialization, since the whole
 221  * I2C SPD DIMM autodetection/calibration doesn't fit into the 4k of boot
 222  * code.
 223  */
 224 #define CONFIG_SPD_EEPROM       1       /* Use SPD EEPROM for setup     */
 225 #define SPD_EEPROM_ADDRESS      {0x50, 0x51}    /* SPD i2c spd addresses*/
 226 #define CONFIG_DDR_ECC          1       /* with ECC support             */
 227 #define CONFIG_DDR_RQDC_FIXED   0x80000038 /* fixed value for RQDC      */
 228 #endif
 229 #define CFG_MBYTES_SDRAM        256     /* 256MB                        */
 230
 231 /*-----------------------------------------------------------------------
 232  * I2C
 233  *----------------------------------------------------------------------*/
 234 #define CONFIG_HARD_I2C         1           /* I2C with hardware support        */
 235 #undef  CONFIG_SOFT_I2C                     /* I2C bit-banged           */
 236 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 237 #define CFG_I2C_SLAVE           0x7F
 238
 239 #define CFG_I2C_MULTI_EEPROMS
 240 #define CFG_I2C_EEPROM_ADDR             (0xa8>>1)
 241 #define CFG_I2C_EEPROM_ADDR_LEN         1
 242 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 243 #define CFG_EEPROM_PAGE_WRITE_BITS      3
 244 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10
 245
 246 /* I2C SYSMON (LM75, AD7414 is almost compatible)                       */
 247 #define CONFIG_DTT_LM75         1               /* ON Semi's LM75       */
 248 #define CONFIG_DTT_AD7414       1               /* use AD7414           */
 249 #define CONFIG_DTT_SENSORS      {0}             /* Sensor addresses     */
 250 #define CFG_DTT_MAX_TEMP        70
 251 #define CFG_DTT_LOW_TEMP        -30
 252 #define CFG_DTT_HYSTERESIS      3
 253
 254 /* RTC configuration */
 255 #define CONFIG_RTC_M41T62       1
 256 #define CFG_I2C_RTC_ADDR        0x68
 257
 258 /*-----------------------------------------------------------------------
 259  * Ethernet
 260  *----------------------------------------------------------------------*/
 261 #define CONFIG_IBM_EMAC4_V4     1
 262 #define CONFIG_MII              1       /* MII PHY management           */
 263 #define CONFIG_PHY_ADDR         0       /* PHY address, See schematics  */
 264 #define CONFIG_PHY1_ADDR        1
 265 #define CONFIG_HAS_ETH0         1
 266 #define CONFIG_HAS_ETH1         1       /* add support for "eth1addr"   */
 267 #define CONFIG_NET_MULTI        1
 268
 269 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
 270 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 271 #define CONFIG_PHY_DYNAMIC_ANEG 1
 272
 273 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 274
 275 /*-----------------------------------------------------------------------
 276  * USB-OHCI
 277  *----------------------------------------------------------------------*/
 278 #define CONFIG_USB_OHCI_NEW
 279 #define CONFIG_USB_STORAGE
 280 #undef CFG_OHCI_BE_CONTROLLER           /* 460EX has little endian descriptors  */
 281 #define CFG_OHCI_SWAP_REG_ACCESS        /* 460EX has little endian register     */
 282 #define CFG_OHCI_USE_NPS                /* force NoPowerSwitching mode          */
 283 #define CFG_USB_OHCI_REGS_BASE  (CFG_AHB_BASE | 0xd0000)
 284 #define CFG_USB_OHCI_SLOT_NAME  "ppc440"
 285 #define CFG_USB_OHCI_MAX_ROOT_PORTS 15
 286
 287 /*-----------------------------------------------------------------------
 288  * Default environment
 289  *----------------------------------------------------------------------*/
 290 #define CONFIG_PREBOOT  "echo;" \
 291         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 292         "echo"
 293
 294 #undef  CONFIG_BOOTARGS
 295
 296 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 297         "netdev=eth0\0"                                                 \
 298         "hostname=canyonlands\0"                                        \
 299         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 300                 "nfsroot=${serverip}:${rootpath}\0"                     \
 301         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 302         "addip=setenv bootargs ${bootargs} "                            \
 303                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 304                 ":${hostname}:${netdev}:off panic=1\0"                  \
 305         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 306         "net_nfs=tftp 200000 ${bootfile};"                              \
 307                 "run nfsargs addip addtty;"                             \
 308                 "bootm 200000\0"                                        \
 309         "net_nfs_fdt=tftp 200000 ${bootfile};"                          \
 310                 "tftp ${fdt_addr} ${fdt_file};"                         \
 311                 "run nfsargs addip addtty;"                             \
 312                 "bootm 200000 - ${fdt_addr}\0"                          \
 313         "flash_nfs=run nfsargs addip addtty;"                           \
 314                 "bootm ${kernel_addr}\0"                                \
 315         "flash_self=run ramargs addip addtty;"                          \
 316                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 317         "rootpath=/opt/eldk/ppc_4xxFP\0"                                \
 318         "bootfile=canyonlands/uImage\0"                                 \
 319         "fdt_file=canyonlands/canyonlands.dtb\0"                        \
 320         "fdt_addr=400000\0"                                             \
 321         "kernel_addr=fc000000\0"                                        \
 322         "ramdisk_addr=fc200000\0"                                       \
 323         "initrd_high=30000000\0"                                        \
 324         "load=tftp 200000 canyonlands/u-boot.bin\0"                     \
 325         "update=protect off fffa0000 ffffffff;era fffa0000 ffffffff;"   \
 326                 "cp.b ${fileaddr} fffa0000 ${filesize};"                \
 327                 "setenv filesize;saveenv\0"                             \
 328         "upd=run load update\0"                                         \
 329         "nload=tftp 200000 canyonlands/u-boot-nand.bin\0"               \
 330         "nupdate=nand erase 0 60000;nand write 200000 0 60000;"         \
 331                 "setenv filesize;saveenv\0"                             \
 332         "nupd=run nload nupdate\0"                                      \
 333         "pciconfighost=1\0"                                             \
 334         "pcie_mode=RP:RP\0"                                             \
 335         ""
 336 #define CONFIG_BOOTCOMMAND      "run flash_self"
 337
 338 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 339
 340 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 341 #define CFG_LOADS_BAUD_CHANGE           /* allow baudrate change        */
 342
 343 /*
 344  * BOOTP options
 345  */
 346 #define CONFIG_BOOTP_BOOTFILESIZE
 347 #define CONFIG_BOOTP_BOOTPATH
 348 #define CONFIG_BOOTP_GATEWAY
 349 #define CONFIG_BOOTP_HOSTNAME
 350 #define CONFIG_BOOTP_SUBNETMASK
 351
 352 /*
 353  * Command line configuration.
 354  */
 355 #include <config_cmd_default.h>
 356
 357 #define CONFIG_CMD_ASKENV
 358 #define CONFIG_CMD_DATE
 359 #define CONFIG_CMD_DHCP
 360 #define CONFIG_CMD_DTT
 361 #define CONFIG_CMD_DIAG
 362 #define CONFIG_CMD_EEPROM
 363 #define CONFIG_CMD_ELF
 364 #define CONFIG_CMD_EXT2
 365 #define CONFIG_CMD_FAT
 366 #define CONFIG_CMD_I2C
 367 #define CONFIG_CMD_IRQ
 368 #define CONFIG_CMD_MII
 369 #define CONFIG_CMD_NAND
 370 #define CONFIG_CMD_NET
 371 #define CONFIG_CMD_NFS
 372 #define CONFIG_CMD_PCI
 373 #define CONFIG_CMD_PING
 374 #define CONFIG_CMD_REGINFO
 375 #define CONFIG_CMD_SDRAM
 376 #define CONFIG_CMD_USB
 377
 378 /* Partitions */
 379 #define CONFIG_MAC_PARTITION
 380 #define CONFIG_DOS_PARTITION
 381 #define CONFIG_ISO_PARTITION
 382
 383 /*-----------------------------------------------------------------------
 384  * Miscellaneous configurable options
 385  *----------------------------------------------------------------------*/
 386 #define CFG_LONGHELP                    /* undef to save memory         */
 387 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 388 #if defined(CONFIG_CMD_KGDB)
 389 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 390 #else
 391 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 392 #endif
 393 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 394 #define CFG_MAXARGS             16      /* max number of command args   */
 395 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 396
 397 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 398 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 399
 400 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 401 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 402
 403 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 404
 405 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 406 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 407 #define CONFIG_LOOPW            1       /* enable loopw command         */
 408 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 409 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 410 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 411 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 412
 413 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
 414 #ifdef  CFG_HUSH_PARSER
 415 #define CFG_PROMPT_HUSH_PS2     "> "
 416 #endif
 417
 418 /*-----------------------------------------------------------------------
 419  * PCI stuff
 420  *----------------------------------------------------------------------*/
 421 /* General PCI */
 422 #define CONFIG_PCI                      /* include pci support          */
 423 #define CONFIG_PCI_PNP                  /* do pci plug-and-play   */
 424 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup  */
 425 #define CONFIG_PCI_CONFIG_HOST_BRIDGE
 426
 427 /* Board-specific PCI */
 428 #define CFG_PCI_TARGET_INIT             /* let board init pci target    */
 429 #undef  CFG_PCI_MASTER_INIT
 430
 431 #define CFG_PCI_SUBSYS_VENDORID 0x1014  /* IBM                          */
 432 #define CFG_PCI_SUBSYS_DEVICEID 0xcafe  /* Whatever                     */
 433
 434 /*
 435  * For booting Linux, the board info and command line data
 436  * have to be in the first 8 MB of memory, since this is
 437  * the maximum mapped by the Linux kernel during initialization.
 438  */
 439 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 440
 441 /*
 442  * Internal Definitions
 443  */
 444 #if defined(CONFIG_CMD_KGDB)
 445 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 446 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 447 #endif
 448
 449 /*-----------------------------------------------------------------------
 450  * External Bus Controller (EBC) Setup
 451  *----------------------------------------------------------------------*/
 452
 453 /*
 454  * Canyonlands has 64MBytes of NOR FLASH (Spansion 29GL512), but the
 455  * boot EBC mapping only supports a maximum of 16MBytes
 456  * (4.ff00.0000 - 4.ffff.ffff).
 457  * To solve this problem, the FLASH has to get remapped to another
 458  * EBC address which accepts bigger regions:
 459  *
 460  * 0xfc00.0000 -> 4.cc00.0000
 461  */
 462
 463 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
 464 /* Memory Bank 3 (NOR-FLASH) initialization                                     */
 465 #define CFG_EBC_PB3AP           0x10055e00
 466 #define CFG_EBC_PB3CR           (CFG_BOOT_BASE_ADDR | 0x9a000)
 467
 468 /* Memory Bank 0 (NAND-FLASH) initialization                                            */
 469 #define CFG_EBC_PB0AP           0x018003c0
 470 #define CFG_EBC_PB0CR           (CFG_NAND_ADDR | 0x1E000) /* BAS=NAND,BS=1MB,BU=R/W,BW=32bit*/
 471 #else
 472 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 473 #define CFG_EBC_PB0AP           0x10055e00
 474 #define CFG_EBC_PB0CR           (CFG_BOOT_BASE_ADDR | 0x9a000)
 475
 476 /* Memory Bank 3 (NAND-FLASH) initialization                                            */
 477 #define CFG_EBC_PB3AP           0x018003c0
 478 #define CFG_EBC_PB3CR           (CFG_NAND_ADDR | 0x1E000) /* BAS=NAND,BS=1MB,BU=R/W,BW=32bit*/
 479 #endif
 480
 481 /* Memory Bank 2 (CPLD) initialization                                          */
 482 #define CFG_EBC_PB2AP           0x00804240
 483 #define CFG_EBC_PB2CR           (CFG_BCSR_BASE | 0x18000) /* BAS=CPLD,BS=1M,BU=RW,BW=32bit */
 484
 485 #define CFG_EBC_CFG             0xB8400000              /*  EBC0_CFG */
 486
 487 /*
 488  * PPC4xx GPIO Configuration
 489  */
 490 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 491 {                                                                                       \
 492 /* GPIO Core 0 */                                                                       \
 493 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 GMC1TxD(0)      USB2HostD(0)    */      \
 494 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 GMC1TxD(1)      USB2HostD(1)    */      \
 495 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 GMC1TxD(2)      USB2HostD(2)    */      \
 496 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 GMC1TxD(3)      USB2HostD(3)    */      \
 497 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 GMC1TxD(4)      USB2HostD(4)    */      \
 498 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 GMC1TxD(5)      USB2HostD(5)    */      \
 499 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 GMC1TxD(6)      USB2HostD(6)    */      \
 500 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 GMC1TxD(7)      USB2HostD(7)    */      \
 501 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 GMC1RxD(0)      USB2OTGD(0)     */      \
 502 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 GMC1RxD(1)      USB2OTGD(1)     */      \
 503 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 GMC1RxD(2)     USB2OTGD(2)     */      \
 504 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO11 GMC1RxD(3)     USB2OTGD(3)     */      \
 505 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO12 GMC1RxD(4)     USB2OTGD(4)     */      \
 506 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO13 GMC1RxD(5)     USB2OTGD(5)     */      \
 507 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO14 GMC1RxD(6)     USB2OTGD(6)     */      \
 508 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO15 GMC1RxD(7)     USB2OTGD(7)     */      \
 509 {GPIO0_BASE, GPIO_IN , GPIO_SEL,  GPIO_OUT_0}, /* GPIO16 GMC1TxER       USB2HostStop    */      \
 510 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMC1CD         USB2HostNext    */      \
 511 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMC1RxER       USB2HostDir     */      \
 512 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO19 GMC1TxEN       USB2OTGStop     */      \
 513 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 GMC1CRS        USB2OTGNext     */      \
 514 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 GMC1RxDV       USB2OTGDir      */      \
 515 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO22 NFRDY                          */      \
 516 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 NFREN                          */      \
 517 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 NFWEN                          */      \
 518 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 NFCLE                          */      \
 519 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO26 NFALE                          */      \
 520 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO27 IRQ(0)                         */      \
 521 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO28 IRQ(1)                         */      \
 522 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO29 IRQ(2)                         */      \
 523 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO30 PerPar0        DMAReq2         IRQ(7)*/ \
 524 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO31 PerPar1        DMAAck2         IRQ(8)*/ \
 525 },                                                                                      \
 526 {                                                                                       \
 527 /* GPIO Core 1 */                                                                       \
 528 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO32 PerPar2        EOT2/TC2        IRQ(9)*/ \
 529 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO33 PerPar3        DMAReq3         IRQ(4)*/ \
 530 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_1}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 531 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 532 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N DMAAck3       UART3_SIN*/ \
 533 {GPIO1_BASE, GPIO_BI , GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EOT3/TC3        UART3_SOUT*/ \
 534 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_1}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 535 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 536 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 IRQ(3)                         */      \
 537 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 CS(1)                          */      \
 538 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 CS(2)                          */      \
 539 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 CS(3)          DMAReq1         IRQ(10)*/ \
 540 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO44 CS(4)          DMAAck1         IRQ(11)*/ \
 541 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO45 CS(5)          EOT/TC1         IRQ(12)*/ \
 542 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 PerAddr(5)     DMAReq0         IRQ(13)*/ \
 543 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 PerAddr(6)     DMAAck0         IRQ(14)*/ \
 544 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 PerAddr(7)     EOT/TC0         IRQ(15)*/ \
 545 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 546 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 547 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 548 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 549 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 550 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 551 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 552 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 553 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 554 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 555 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 556 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 557 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 558 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 559 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 560 }                                                                                       \
 561 }
 562
 563 /* pass open firmware flat tree */
 564 #define CONFIG_OF_LIBFDT        1
 565 #define CONFIG_OF_BOARD_SETUP   1
 566
 567 #endif  /* __CONFIG_H */