include/configs/PM826.h

   1 /*
   2  * (C) Copyright 2001-2005
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 #undef CFG_RAMBOOT
  32
  33 /*
  34  * High Level Configuration Options
  35  * (easy to change)
  36  */
  37
  38 #define CONFIG_MPC8260          1       /* This is a MPC8260 CPU        */
  39 #define CONFIG_PM826            1       /* ...on a PM8260 module        */
  40
  41 #undef CONFIG_DB_CR826_J30x_ON          /* J30x jumpers on D.B. carrier */
  42
  43 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  44
  45 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  46
  47 #undef  CONFIG_BOOTARGS
  48 #define CONFIG_BOOTCOMMAND                                                      \
  49         "bootp; "                                                               \
  50         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
  51         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off; "   \
  52         "bootm"
  53
  54 /* enable I2C and select the hardware/software driver */
  55 #undef  CONFIG_HARD_I2C
  56 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
  57 # define CFG_I2C_SPEED          50000
  58 # define CFG_I2C_SLAVE          0xFE
  59 /*
  60  * Software (bit-bang) I2C driver configuration
  61  */
  62 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
  63 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
  64 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
  65 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
  66 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
  67                         else    iop->pdat &= ~0x00010000
  68 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
  69                         else    iop->pdat &= ~0x00020000
  70 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
  71
  72
  73 #define CONFIG_RTC_PCF8563
  74 #define CFG_I2C_RTC_ADDR        0x51
  75
  76 /*
  77  * select serial console configuration
  78  *
  79  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  80  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  81  * for SCC).
  82  *
  83  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  84  * defined elsewhere (for example, on the cogent platform, there are serial
  85  * ports on the motherboard which are used for the serial console - see
  86  * cogent/cma101/serial.[ch]).
  87  */
  88 #define CONFIG_CONS_ON_SMC              /* define if console on SMC */
  89 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
  90 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
  91 #define CONFIG_CONS_INDEX       2       /* which serial channel for console */
  92
  93 /*
  94  * select ethernet configuration
  95  *
  96  * if CONFIG_ETHER_ON_SCC is selected, then
  97  *   - CONFIG_ETHER_INDEX must be set to the channel number (1-4)
  98  *   - CONFIG_NET_MULTI must not be defined
  99  *
 100  * if CONFIG_ETHER_ON_FCC is selected, then
 101  *   - one or more CONFIG_ETHER_ON_FCCx (x=1,2,3) must also be selected
 102  *   - CONFIG_NET_MULTI must be defined
 103  *
 104  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 105  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
 106  * from CONFIG_COMMANDS to remove support for networking.
 107  */
 108 #define CONFIG_NET_MULTI
 109 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
 110
 111 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
 112 #define CONFIG_ETHER_INDEX    1         /* which SCC channel for ethernet */
 113
 114 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
 115 /*
 116  * - Rx-CLK is CLK11
 117  * - Tx-CLK is CLK10
 118  */
 119 #define CONFIG_ETHER_ON_FCC1
 120 # define CFG_CMXFCR_MASK1       (CMXFCR_FC1|CMXFCR_RF1CS_MSK|CMXFCR_TF1CS_MSK)
 121 #ifndef CONFIG_DB_CR826_J30x_ON
 122 # define CFG_CMXFCR_VALUE1      (CMXFCR_RF1CS_CLK11|CMXFCR_TF1CS_CLK10)
 123 #else
 124 # define CFG_CMXFCR_VALUE1      (CMXFCR_RF1CS_CLK11|CMXFCR_TF1CS_CLK12)
 125 #endif
 126 /*
 127  * - Rx-CLK is CLK15
 128  * - Tx-CLK is CLK14
 129  */
 130 #define CONFIG_ETHER_ON_FCC2
 131 # define CFG_CMXFCR_MASK2       (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 132 # define CFG_CMXFCR_VALUE2      (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 133 /*
 134  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
 135  * - Enable Full Duplex in FSMR
 136  */
 137 # define CFG_CPMFCR_RAMTYPE     0
 138 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
 139
 140 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
 141 #define CONFIG_8260_CLKIN       64000000        /* in Hz */
 142
 143 #if defined(CONFIG_CONS_NONE) || defined(CONFIG_CONS_USE_EXTC)
 144 #define CONFIG_BAUDRATE         230400
 145 #else
 146 #define CONFIG_BAUDRATE         9600
 147 #endif
 148
 149 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 150 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
 151
 152 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 153
 154 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT|CONFIG_BOOTP_BOOTFILESIZE)
 155
 156 #ifdef CONFIG_PCI
 157 #define CONFIG_COMMANDS        (CONFIG_CMD_DFL  | \
 158                                 CFG_CMD_BEDBUG  | \
 159                                 CFG_CMD_DATE    | \
 160                                 CFG_CMD_DHCP    | \
 161                                 CFG_CMD_DOC     | \
 162                                 CFG_CMD_EEPROM  | \
 163                                 CFG_CMD_I2C     | \
 164                                 CFG_CMD_NFS     | \
 165                                 CFG_CMD_PCI     | \
 166                                 CFG_CMD_SNTP    )
 167 #else   /* ! PCI */
 168 #define CONFIG_COMMANDS        (CONFIG_CMD_DFL  | \
 169                                 CFG_CMD_BEDBUG  | \
 170                                 CFG_CMD_DATE    | \
 171                                 CFG_CMD_DHCP    | \
 172                                 CFG_CMD_DOC     | \
 173                                 CFG_CMD_EEPROM  | \
 174                                 CFG_CMD_I2C     | \
 175                                 CFG_CMD_NFS     | \
 176                                 CFG_CMD_SNTP    )
 177 #endif  /* CONFIG_PCI */
 178
 179 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 180 #include <cmd_confdefs.h>
 181
 182 /*
 183  * Disk-On-Chip configuration
 184  */
 185
 186 #define CFG_DOC_SHORT_TIMEOUT
 187 #define CFG_MAX_DOC_DEVICE      1       /* Max number of DOC devices    */
 188
 189 #define CFG_DOC_SUPPORT_2000
 190 #define CFG_DOC_SUPPORT_MILLENNIUM
 191
 192 /*
 193  * Miscellaneous configurable options
 194  */
 195 #define CFG_LONGHELP                    /* undef to save memory         */
 196 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 197 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 198 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 199 #else
 200 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 201 #endif
 202 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 203 #define CFG_MAXARGS     16              /* max number of command args   */
 204 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 205
 206 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 207 #define CFG_MEMTEST_END 0x0C00000       /* 4 ... 12 MB in DRAM  */
 208
 209 #define CFG_LOAD_ADDR   0x100000        /* default load address */
 210
 211 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 212
 213 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 214
 215 #define CFG_RESET_ADDRESS 0xFDFFFFFC    /* "bad" address                */
 216
 217 /*
 218  * For booting Linux, the board info and command line data
 219  * have to be in the first 8 MB of memory, since this is
 220  * the maximum mapped by the Linux kernel during initialization.
 221  */
 222 #define CFG_BOOTMAPSZ        (8 << 20)       /* Initial Memory map for Linux */
 223
 224 /*-----------------------------------------------------------------------
 225  * Flash and Boot ROM mapping
 226  */
 227 #ifdef CONFIG_FLASH_32MB
 228 #define CFG_FLASH0_BASE         0x40000000
 229 #define CFG_FLASH0_SIZE         0x02000000
 230 #else
 231 #define CFG_FLASH0_BASE         0xFF000000
 232 #define CFG_FLASH0_SIZE         0x00800000
 233 #endif
 234 #define CFG_BOOTROM_BASE        0xFF800000
 235 #define CFG_BOOTROM_SIZE        0x00080000
 236 #define CFG_DOC_BASE            0xFF800000
 237 #define CFG_DOC_SIZE            0x00100000
 238
 239 /* Flash bank size (for preliminary settings)
 240  */
 241 #define CFG_FLASH_SIZE CFG_FLASH0_SIZE
 242
 243 /*-----------------------------------------------------------------------
 244  * FLASH organization
 245  */
 246 #define CFG_MAX_FLASH_BANKS     1       /* max num of memory banks      */
 247 #ifdef CONFIG_FLASH_32MB
 248 #define CFG_MAX_FLASH_SECT      135     /* max num of sects on one chip */
 249 #else
 250 #define CFG_MAX_FLASH_SECT      128     /* max num of sects on one chip */
 251 #endif
 252 #define CFG_FLASH_ERASE_TOUT    240000  /* Flash Erase Timeout (in ms)  */
 253 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (in ms)  */
 254
 255 #if 0
 256 /* Start port with environment in flash; switch to EEPROM later */
 257 #define CFG_ENV_IS_IN_FLASH     1
 258 #define CFG_ENV_ADDR            (CFG_FLASH_BASE+0x40000)
 259 #define CFG_ENV_SIZE            0x40000
 260 #define CFG_ENV_SECT_SIZE       0x40000
 261 #else
 262 /* Final version: environment in EEPROM */
 263 #define CFG_ENV_IS_IN_EEPROM    1
 264 #define CFG_I2C_EEPROM_ADDR     0x58
 265 #define CFG_I2C_EEPROM_ADDR_LEN 1
 266 #define CFG_EEPROM_PAGE_WRITE_BITS      4
 267 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
 268 #define CFG_ENV_OFFSET          512
 269 #define CFG_ENV_SIZE            (2048 - 512)
 270 #endif
 271
 272 /*-----------------------------------------------------------------------
 273  * Hard Reset Configuration Words
 274  *
 275  * if you change bits in the HRCW, you must also change the CFG_*
 276  * defines for the various registers affected by the HRCW e.g. changing
 277  * HRCW_DPPCxx requires you to also change CFG_SIUMCR.
 278  */
 279 #if defined(CONFIG_BOOT_ROM)
 280 #define CFG_HRCW_MASTER         (HRCW_BPS01 | HRCW_CIP | HRCW_ISB100 | HRCW_BMS)
 281 #else
 282 #define CFG_HRCW_MASTER         (HRCW_CIP | HRCW_ISB100 | HRCW_BMS)
 283 #endif
 284
 285 /* no slaves so just fill with zeros */
 286 #define CFG_HRCW_SLAVE1         0
 287 #define CFG_HRCW_SLAVE2         0
 288 #define CFG_HRCW_SLAVE3         0
 289 #define CFG_HRCW_SLAVE4         0
 290 #define CFG_HRCW_SLAVE5         0
 291 #define CFG_HRCW_SLAVE6         0
 292 #define CFG_HRCW_SLAVE7         0
 293
 294 /*-----------------------------------------------------------------------
 295  * Internal Memory Mapped Register
 296  */
 297 #define CFG_IMMR                0xF0000000
 298
 299 /*-----------------------------------------------------------------------
 300  * Definitions for initial stack pointer and data area (in DPRAM)
 301  */
 302 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 303 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 304 #define CFG_GBL_DATA_SIZE       128 /* size in bytes reserved for initial data*/
 305 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 306 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 307
 308 /*-----------------------------------------------------------------------
 309  * Start addresses for the final memory configuration
 310  * (Set up by the startup code)
 311  * Please note that CFG_SDRAM_BASE _must_ start at 0
 312  *
 313  * 60x SDRAM is mapped at CFG_SDRAM_BASE, local SDRAM
 314  * is mapped at SDRAM_BASE2_PRELIM.
 315  */
 316 #define CFG_SDRAM_BASE          0x00000000
 317 #define CFG_FLASH_BASE          CFG_FLASH0_BASE
 318 #define CFG_MONITOR_BASE        TEXT_BASE
 319 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor */
 320 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()*/
 321
 322 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 323 # define CFG_RAMBOOT
 324 #endif
 325
 326 #ifdef  CONFIG_PCI
 327 #define CONFIG_PCI_PNP
 328 #define CONFIG_EEPRO100
 329 #define CFG_RX_ETH_BUFFER       8               /* use 8 rx buffer on eepro100  */
 330 #endif
 331
 332 /*
 333  * Internal Definitions
 334  *
 335  * Boot Flags
 336  */
 337 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH*/
 338 #define BOOTFLAG_WARM           0x02    /* Software reboot                 */
 339
 340
 341 /*-----------------------------------------------------------------------
 342  * Cache Configuration
 343  */
 344 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
 345 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 346 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
 347 #endif
 348
 349 /*-----------------------------------------------------------------------
 350  * HIDx - Hardware Implementation-dependent Registers                    2-11
 351  *-----------------------------------------------------------------------
 352  * HID0 also contains cache control - initially enable both caches and
 353  * invalidate contents, then the final state leaves only the instruction
 354  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 355  * but Soft reset does not.
 356  *
 357  * HID1 has only read-only information - nothing to set.
 358  */
 359 #define CFG_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
 360                                 HID0_IFEM|HID0_ABE)
 361 #define CFG_HID0_FINAL  (HID0_ICE|HID0_IFEM|HID0_ABE)
 362 #define CFG_HID2        0
 363
 364 /*-----------------------------------------------------------------------
 365  * RMR - Reset Mode Register                                     5-5
 366  *-----------------------------------------------------------------------
 367  * turn on Checkstop Reset Enable
 368  */
 369 #define CFG_RMR         RMR_CSRE
 370
 371 /*-----------------------------------------------------------------------
 372  * BCR - Bus Configuration                                       4-25
 373  *-----------------------------------------------------------------------
 374  */
 375
 376 #define BCR_APD01       0x10000000
 377 #define CFG_BCR         (BCR_APD01|BCR_ETM|BCR_LETM)    /* 8260 mode */
 378
 379 /*-----------------------------------------------------------------------
 380  * SIUMCR - SIU Module Configuration                             4-31
 381  *-----------------------------------------------------------------------
 382  */
 383 #if 0
 384 #define CFG_SIUMCR      (SIUMCR_DPPC00|SIUMCR_APPC10|SIUMCR_CS10PC01)
 385 #else
 386 #define CFG_SIUMCR      (SIUMCR_DPPC10|SIUMCR_APPC10)
 387 #endif
 388
 389
 390 /*-----------------------------------------------------------------------
 391  * SYPCR - System Protection Control                             4-35
 392  * SYPCR can only be written once after reset!
 393  *-----------------------------------------------------------------------
 394  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 395  */
 396 #if defined(CONFIG_WATCHDOG)
 397 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 398                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 399 #else
 400 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 401                          SYPCR_SWRI|SYPCR_SWP)
 402 #endif /* CONFIG_WATCHDOG */
 403
 404 /*-----------------------------------------------------------------------
 405  * TMCNTSC - Time Counter Status and Control                     4-40
 406  *-----------------------------------------------------------------------
 407  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 408  * and enable Time Counter
 409  */
 410 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 411
 412 /*-----------------------------------------------------------------------
 413  * PISCR - Periodic Interrupt Status and Control                 4-42
 414  *-----------------------------------------------------------------------
 415  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 416  * Periodic timer
 417  */
 418 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 419
 420 /*-----------------------------------------------------------------------
 421  * SCCR - System Clock Control                                   9-8
 422  *-----------------------------------------------------------------------
 423  */
 424 #define CFG_SCCR        (SCCR_DFBRG00)
 425
 426 /*-----------------------------------------------------------------------
 427  * RCCR - RISC Controller Configuration                         13-7
 428  *-----------------------------------------------------------------------
 429  */
 430 #define CFG_RCCR        0
 431
 432 /*
 433  * Init Memory Controller:
 434  *
 435  * Bank Bus     Machine PortSz  Device
 436  * ---- ---     ------- ------  ------
 437  *  0   60x     GPCM    64 bit  FLASH
 438  *  1   60x     SDRAM   64 bit  SDRAM
 439  *
 440  */
 441
 442         /* Initialize SDRAM on local bus
 443          */
 444 #define CFG_INIT_LOCAL_SDRAM
 445
 446
 447 /* Minimum mask to separate preliminary
 448  * address ranges for CS[0:2]
 449  */
 450 #define CFG_MIN_AM_MASK 0xC0000000
 451
 452 /*
 453  * we use the same values for 32 MB and 128 MB SDRAM
 454  * refresh rate = 7.73 uS (64 MHz Bus Clock)
 455  */
 456 #define CFG_MPTPR       0x2000
 457 #define CFG_PSRT        0x0E
 458
 459 #define CFG_MRS_OFFS    0x00000000
 460
 461
 462 #if defined(CONFIG_BOOT_ROM)
 463 /*
 464  * Bank 0 - Boot ROM (8 bit wide)
 465  */
 466 #define CFG_BR0_PRELIM  ((CFG_BOOTROM_BASE & BRx_BA_MSK)|\
 467                          BRx_PS_8                       |\
 468                          BRx_MS_GPCM_P                  |\
 469                          BRx_V)
 470
 471 #define CFG_OR0_PRELIM  (P2SZ_TO_AM(CFG_BOOTROM_SIZE)   |\
 472                          ORxG_CSNT                      |\
 473                          ORxG_ACS_DIV1                  |\
 474                          ORxG_SCY_3_CLK                 |\
 475                          ORxG_EHTR                      |\
 476                          ORxG_TRLX)
 477
 478 /*
 479  * Bank 1 - Flash (64 bit wide)
 480  */
 481 #define CFG_BR1_PRELIM  ((CFG_FLASH_BASE & BRx_BA_MSK)  |\
 482                          BRx_PS_64                      |\
 483                          BRx_MS_GPCM_P                  |\
 484                          BRx_V)
 485
 486 #define CFG_OR1_PRELIM  (P2SZ_TO_AM(CFG_FLASH_SIZE)     |\
 487                          ORxG_CSNT                      |\
 488                          ORxG_ACS_DIV1                  |\
 489                          ORxG_SCY_3_CLK                 |\
 490                          ORxG_EHTR                      |\
 491                          ORxG_TRLX)
 492
 493 #else   /* ! CONFIG_BOOT_ROM */
 494
 495 /*
 496  * Bank 0 - Flash (64 bit wide)
 497  */
 498 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE & BRx_BA_MSK)  |\
 499                          BRx_PS_64                      |\
 500                          BRx_MS_GPCM_P                  |\
 501                          BRx_V)
 502
 503 #define CFG_OR0_PRELIM  (P2SZ_TO_AM(CFG_FLASH_SIZE)     |\
 504                          ORxG_CSNT                      |\
 505                          ORxG_ACS_DIV1                  |\
 506                          ORxG_SCY_3_CLK                 |\
 507                          ORxG_EHTR                      |\
 508                          ORxG_TRLX)
 509
 510 /*
 511  * Bank 1 - Disk-On-Chip
 512  */
 513 #define CFG_BR1_PRELIM  ((CFG_DOC_BASE & BRx_BA_MSK)    |\
 514                          BRx_PS_8                       |\
 515                          BRx_MS_GPCM_P                  |\
 516                          BRx_V)
 517
 518 #define CFG_OR1_PRELIM  (P2SZ_TO_AM(CFG_DOC_SIZE)       |\
 519                          ORxG_CSNT                      |\
 520                          ORxG_ACS_DIV1                  |\
 521                          ORxG_SCY_3_CLK                 |\
 522                          ORxG_EHTR                      |\
 523                          ORxG_TRLX)
 524
 525 #endif /* CONFIG_BOOT_ROM */
 526
 527 /* Bank 2 - SDRAM
 528  */
 529
 530 #ifndef CFG_RAMBOOT
 531 #define CFG_BR2_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK)  |\
 532                          BRx_PS_64                      |\
 533                          BRx_MS_SDRAM_P                 |\
 534                          BRx_V)
 535
 536         /* SDRAM initialization values for 8-column chips
 537          */
 538 #define CFG_OR2_8COL    (CFG_MIN_AM_MASK                |\
 539                          ORxS_BPD_4                     |\
 540                          ORxS_ROWST_PBI0_A9             |\
 541                          ORxS_NUMR_12)
 542
 543 #define CFG_PSDMR_8COL  (PSDMR_SDAM_A13_IS_A5           |\
 544                          PSDMR_BSMA_A14_A16             |\
 545                          PSDMR_SDA10_PBI0_A10           |\
 546                          PSDMR_RFRC_7_CLK               |\
 547                          PSDMR_PRETOACT_2W              |\
 548                          PSDMR_ACTTORW_1W               |\
 549                          PSDMR_LDOTOPRE_1C              |\
 550                          PSDMR_WRC_1C                   |\
 551                          PSDMR_CL_2)
 552
 553         /* SDRAM initialization values for 9-column chips
 554          */
 555 #define CFG_OR2_9COL    (CFG_MIN_AM_MASK                |\
 556                          ORxS_BPD_4                     |\
 557                          ORxS_ROWST_PBI0_A7             |\
 558                          ORxS_NUMR_13)
 559
 560 #define CFG_PSDMR_9COL  (PSDMR_SDAM_A14_IS_A5           |\
 561                          PSDMR_BSMA_A13_A15             |\
 562                          PSDMR_SDA10_PBI0_A9            |\
 563                          PSDMR_RFRC_7_CLK               |\
 564                          PSDMR_PRETOACT_2W              |\
 565                          PSDMR_ACTTORW_1W               |\
 566                          PSDMR_LDOTOPRE_1C              |\
 567                          PSDMR_WRC_1C                   |\
 568                          PSDMR_CL_2)
 569
 570 #define CFG_OR2_PRELIM   CFG_OR2_9COL
 571 #define CFG_PSDMR        CFG_PSDMR_9COL
 572
 573 #endif /* CFG_RAMBOOT */
 574
 575 #endif  /* __CONFIG_H */