include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef DMAENGINE_H
  22 #define DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/uio.h>
  26 #include <linux/dma-direction.h>
  27
  28 struct scatterlist;
  29
  30 /**
  31  * typedef dma_cookie_t - an opaque DMA cookie
  32  *
  33  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  34  */
  35 typedef s32 dma_cookie_t;
  36 #define DMA_MIN_COOKIE  1
  37 #define DMA_MAX_COOKIE  INT_MAX
  38
  39 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
  40
  41 /**
  42  * enum dma_status - DMA transaction status
  43  * @DMA_SUCCESS: transaction completed successfully
  44  * @DMA_IN_PROGRESS: transaction not yet processed
  45  * @DMA_PAUSED: transaction is paused
  46  * @DMA_ERROR: transaction failed
  47  */
  48 enum dma_status {
  49         DMA_SUCCESS,
  50         DMA_IN_PROGRESS,
  51         DMA_PAUSED,
  52         DMA_ERROR,
  53 };
  54
  55 /**
  56  * enum dma_transaction_type - DMA transaction types/indexes
  57  *
  58  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  59  * automatically set as dma devices are registered.
  60  */
  61 enum dma_transaction_type {
  62         DMA_MEMCPY,
  63         DMA_XOR,
  64         DMA_PQ,
  65         DMA_XOR_VAL,
  66         DMA_PQ_VAL,
  67         DMA_MEMSET,
  68         DMA_INTERRUPT,
  69         DMA_SG,
  70         DMA_PRIVATE,
  71         DMA_ASYNC_TX,
  72         DMA_SLAVE,
  73         DMA_CYCLIC,
  74 };
  75
  76 /* last transaction type for creation of the capabilities mask */
  77 #define DMA_TX_TYPE_END (DMA_CYCLIC + 1)
  78
  79
  80 /**
  81  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
  82  *  control completion, and communicate status.
  83  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
  84  *  this transaction
  85  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
  86  *  acknowledges receipt, i.e. has has a chance to establish any dependency
  87  *  chains
  88  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
  89  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
  90  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
  91  *      (if not set, do the source dma-unmapping as page)
  92  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
  93  *      (if not set, do the destination dma-unmapping as page)
  94  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
  95  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
  96  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
  97  *  sources that were the result of a previous operation, in the case of a PQ
  98  *  operation it continues the calculation with new sources
  99  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
 100  *  on the result of this operation
 101  */
 102 enum dma_ctrl_flags {
 103         DMA_PREP_INTERRUPT = (1 << 0),
 104         DMA_CTRL_ACK = (1 << 1),
 105         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
 106         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
 107         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
 108         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
 109         DMA_PREP_PQ_DISABLE_P = (1 << 6),
 110         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
 111         DMA_PREP_CONTINUE = (1 << 8),
 112         DMA_PREP_FENCE = (1 << 9),
 113 };
 114
 115 /**
 116  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
 117  * on a running channel.
 118  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
 119  * @DMA_PAUSE: pause ongoing transfers
 120  * @DMA_RESUME: resume paused transfer
 121  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
 122  * that need to runtime reconfigure the slave channels (as opposed to passing
 123  * configuration data in statically from the platform). An additional
 124  * argument of struct dma_slave_config must be passed in with this
 125  * command.
 126  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
 127  * into external start mode.
 128  */
 129 enum dma_ctrl_cmd {
 130         DMA_TERMINATE_ALL,
 131         DMA_PAUSE,
 132         DMA_RESUME,
 133         DMA_SLAVE_CONFIG,
 134         FSLDMA_EXTERNAL_START,
 135 };
 136
 137 /**
 138  * enum sum_check_bits - bit position of pq_check_flags
 139  */
 140 enum sum_check_bits {
 141         SUM_CHECK_P = 0,
 142         SUM_CHECK_Q = 1,
 143 };
 144
 145 /**
 146  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 147  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 148  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 149  */
 150 enum sum_check_flags {
 151         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 152         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 153 };
 154
 155
 156 /**
 157  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 158  * See linux/cpumask.h
 159  */
 160 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 161
 162 /**
 163  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 164  * @memcpy_count: transaction counter
 165  * @bytes_transferred: byte counter
 166  */
 167
 168 struct dma_chan_percpu {
 169         /* stats */
 170         unsigned long memcpy_count;
 171         unsigned long bytes_transferred;
 172 };
 173
 174 /**
 175  * struct dma_chan - devices supply DMA channels, clients use them
 176  * @device: ptr to the dma device who supplies this channel, always !%NULL
 177  * @cookie: last cookie value returned to client
 178  * @chan_id: channel ID for sysfs
 179  * @dev: class device for sysfs
 180  * @device_node: used to add this to the device chan list
 181  * @local: per-cpu pointer to a struct dma_chan_percpu
 182  * @client-count: how many clients are using this channel
 183  * @table_count: number of appearances in the mem-to-mem allocation table
 184  * @private: private data for certain client-channel associations
 185  */
 186 struct dma_chan {
 187         struct dma_device *device;
 188         dma_cookie_t cookie;
 189
 190         /* sysfs */
 191         int chan_id;
 192         struct dma_chan_dev *dev;
 193
 194         struct list_head device_node;
 195         struct dma_chan_percpu __percpu *local;
 196         int client_count;
 197         int table_count;
 198         void *private;
 199 };
 200
 201 /**
 202  * struct dma_chan_dev - relate sysfs device node to backing channel device
 203  * @chan - driver channel device
 204  * @device - sysfs device
 205  * @dev_id - parent dma_device dev_id
 206  * @idr_ref - reference count to gate release of dma_device dev_id
 207  */
 208 struct dma_chan_dev {
 209         struct dma_chan *chan;
 210         struct device device;
 211         int dev_id;
 212         atomic_t *idr_ref;
 213 };
 214
 215 /**
 216  * enum dma_slave_buswidth - defines bus with of the DMA slave
 217  * device, source or target buses
 218  */
 219 enum dma_slave_buswidth {
 220         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
 221         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
 222         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
 223         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
 224         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
 225 };
 226
 227 /**
 228  * struct dma_slave_config - dma slave channel runtime config
 229  * @direction: whether the data shall go in or out on this slave
 230  * channel, right now. DMA_TO_DEVICE and DMA_FROM_DEVICE are
 231  * legal values, DMA_BIDIRECTIONAL is not acceptable since we
 232  * need to differentiate source and target addresses.
 233  * @src_addr: this is the physical address where DMA slave data
 234  * should be read (RX), if the source is memory this argument is
 235  * ignored.
 236  * @dst_addr: this is the physical address where DMA slave data
 237  * should be written (TX), if the source is memory this argument
 238  * is ignored.
 239  * @src_addr_width: this is the width in bytes of the source (RX)
 240  * register where DMA data shall be read. If the source
 241  * is memory this may be ignored depending on architecture.
 242  * Legal values: 1, 2, 4, 8.
 243  * @dst_addr_width: same as src_addr_width but for destination
 244  * target (TX) mutatis mutandis.
 245  * @src_maxburst: the maximum number of words (note: words, as in
 246  * units of the src_addr_width member, not bytes) that can be sent
 247  * in one burst to the device. Typically something like half the
 248  * FIFO depth on I/O peripherals so you don't overflow it. This
 249  * may or may not be applicable on memory sources.
 250  * @dst_maxburst: same as src_maxburst but for destination target
 251  * mutatis mutandis.
 252  *
 253  * This struct is passed in as configuration data to a DMA engine
 254  * in order to set up a certain channel for DMA transport at runtime.
 255  * The DMA device/engine has to provide support for an additional
 256  * command in the channel config interface, DMA_SLAVE_CONFIG
 257  * and this struct will then be passed in as an argument to the
 258  * DMA engine device_control() function.
 259  *
 260  * The rationale for adding configuration information to this struct
 261  * is as follows: if it is likely that most DMA slave controllers in
 262  * the world will support the configuration option, then make it
 263  * generic. If not: if it is fixed so that it be sent in static from
 264  * the platform data, then prefer to do that. Else, if it is neither
 265  * fixed at runtime, nor generic enough (such as bus mastership on
 266  * some CPU family and whatnot) then create a custom slave config
 267  * struct and pass that, then make this config a member of that
 268  * struct, if applicable.
 269  */
 270 struct dma_slave_config {
 271         enum dma_data_direction direction;
 272         dma_addr_t src_addr;
 273         dma_addr_t dst_addr;
 274         enum dma_slave_buswidth src_addr_width;
 275         enum dma_slave_buswidth dst_addr_width;
 276         u32 src_maxburst;
 277         u32 dst_maxburst;
 278 };
 279
 280 static inline const char *dma_chan_name(struct dma_chan *chan)
 281 {
 282         return dev_name(&chan->dev->device);
 283 }
 284
 285 void dma_chan_cleanup(struct kref *kref);
 286
 287 /**
 288  * typedef dma_filter_fn - callback filter for dma_request_channel
 289  * @chan: channel to be reviewed
 290  * @filter_param: opaque parameter passed through dma_request_channel
 291  *
 292  * When this optional parameter is specified in a call to dma_request_channel a
 293  * suitable channel is passed to this routine for further dispositioning before
 294  * being returned.  Where 'suitable' indicates a non-busy channel that
 295  * satisfies the given capability mask.  It returns 'true' to indicate that the
 296  * channel is suitable.
 297  */
 298 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 299
 300 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 301 /**
 302  * struct dma_async_tx_descriptor - async transaction descriptor
 303  * ---dma generic offload fields---
 304  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 305  *      this tx is sitting on a dependency list
 306  * @flags: flags to augment operation preparation, control completion, and
 307  *      communicate status
 308  * @phys: physical address of the descriptor
 309  * @chan: target channel for this operation
 310  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
 311  * @callback: routine to call after this operation is complete
 312  * @callback_param: general parameter to pass to the callback routine
 313  * ---async_tx api specific fields---
 314  * @next: at completion submit this descriptor
 315  * @parent: pointer to the next level up in the dependency chain
 316  * @lock: protect the parent and next pointers
 317  */
 318 struct dma_async_tx_descriptor {
 319         dma_cookie_t cookie;
 320         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 321         dma_addr_t phys;
 322         struct dma_chan *chan;
 323         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 324         dma_async_tx_callback callback;
 325         void *callback_param;
 326 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 327         struct dma_async_tx_descriptor *next;
 328         struct dma_async_tx_descriptor *parent;
 329         spinlock_t lock;
 330 #endif
 331 };
 332
 333 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 334 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 335 {
 336 }
 337 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 338 {
 339 }
 340 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 341 {
 342         BUG();
 343 }
 344 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 345 {
 346 }
 347 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 348 {
 349 }
 350 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 351 {
 352         return NULL;
 353 }
 354 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 355 {
 356         return NULL;
 357 }
 358
 359 #else
 360 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 361 {
 362         spin_lock_bh(&txd->lock);
 363 }
 364 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 365 {
 366         spin_unlock_bh(&txd->lock);
 367 }
 368 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 369 {
 370         txd->next = next;
 371         next->parent = txd;
 372 }
 373 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 374 {
 375         txd->parent = NULL;
 376 }
 377 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 378 {
 379         txd->next = NULL;
 380 }
 381 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 382 {
 383         return txd->parent;
 384 }
 385 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 386 {
 387         return txd->next;
 388 }
 389 #endif
 390
 391 /**
 392  * struct dma_tx_state - filled in to report the status of
 393  * a transfer.
 394  * @last: last completed DMA cookie
 395  * @used: last issued DMA cookie (i.e. the one in progress)
 396  * @residue: the remaining number of bytes left to transmit
 397  *      on the selected transfer for states DMA_IN_PROGRESS and
 398  *      DMA_PAUSED if this is implemented in the driver, else 0
 399  */
 400 struct dma_tx_state {
 401         dma_cookie_t last;
 402         dma_cookie_t used;
 403         u32 residue;
 404 };
 405
 406 /**
 407  * struct dma_device - info on the entity supplying DMA services
 408  * @chancnt: how many DMA channels are supported
 409  * @privatecnt: how many DMA channels are requested by dma_request_channel
 410  * @channels: the list of struct dma_chan
 411  * @global_node: list_head for global dma_device_list
 412  * @cap_mask: one or more dma_capability flags
 413  * @max_xor: maximum number of xor sources, 0 if no capability
 414  * @max_pq: maximum number of PQ sources and PQ-continue capability
 415  * @copy_align: alignment shift for memcpy operations
 416  * @xor_align: alignment shift for xor operations
 417  * @pq_align: alignment shift for pq operations
 418  * @fill_align: alignment shift for memset operations
 419  * @dev_id: unique device ID
 420  * @dev: struct device reference for dma mapping api
 421  * @device_alloc_chan_resources: allocate resources and return the
 422  *      number of allocated descriptors
 423  * @device_free_chan_resources: release DMA channel's resources
 424  * @device_prep_dma_memcpy: prepares a memcpy operation
 425  * @device_prep_dma_xor: prepares a xor operation
 426  * @device_prep_dma_xor_val: prepares a xor validation operation
 427  * @device_prep_dma_pq: prepares a pq operation
 428  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 429  * @device_prep_dma_memset: prepares a memset operation
 430  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 431  * @device_prep_slave_sg: prepares a slave dma operation
 432  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
 433  *      The function takes a buffer of size buf_len. The callback function will
 434  *      be called after period_len bytes have been transferred.
 435  * @device_control: manipulate all pending operations on a channel, returns
 436  *      zero or error code
 437  * @device_tx_status: poll for transaction completion, the optional
 438  *      txstate parameter can be supplied with a pointer to get a
 439  *      struct with auxiliary transfer status information, otherwise the call
 440  *      will just return a simple status code
 441  * @device_issue_pending: push pending transactions to hardware
 442  */
 443 struct dma_device {
 444
 445         unsigned int chancnt;
 446         unsigned int privatecnt;
 447         struct list_head channels;
 448         struct list_head global_node;
 449         dma_cap_mask_t  cap_mask;
 450         unsigned short max_xor;
 451         unsigned short max_pq;
 452         u8 copy_align;
 453         u8 xor_align;
 454         u8 pq_align;
 455         u8 fill_align;
 456         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 457
 458         int dev_id;
 459         struct device *dev;
 460
 461         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 462         void (*device_free_chan_resources)(struct dma_chan *chan);
 463
 464         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 465                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 466                 size_t len, unsigned long flags);
 467         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 468                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 469                 unsigned int src_cnt, size_t len, unsigned long flags);
 470         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 471                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 472                 size_t len, enum sum_check_flags *result, unsigned long flags);
 473         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 474                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 475                 unsigned int src_cnt, const unsigned char *scf,
 476                 size_t len, unsigned long flags);
 477         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 478                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 479                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 480                 enum sum_check_flags *pqres, unsigned long flags);
 481         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
 482                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
 483                 unsigned long flags);
 484         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 485                 struct dma_chan *chan, unsigned long flags);
 486         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
 487                 struct dma_chan *chan,
 488                 struct scatterlist *dst_sg, unsigned int dst_nents,
 489                 struct scatterlist *src_sg, unsigned int src_nents,
 490                 unsigned long flags);
 491
 492         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 493                 struct dma_chan *chan, struct scatterlist *sgl,
 494                 unsigned int sg_len, enum dma_data_direction direction,
 495                 unsigned long flags);
 496         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
 497                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 498                 size_t period_len, enum dma_data_direction direction);
 499         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
 500                 unsigned long arg);
 501
 502         enum dma_status (*device_tx_status)(struct dma_chan *chan,
 503                                             dma_cookie_t cookie,
 504                                             struct dma_tx_state *txstate);
 505         void (*device_issue_pending)(struct dma_chan *chan);
 506 };
 507
 508 static inline int dmaengine_device_control(struct dma_chan *chan,
 509                                            enum dma_ctrl_cmd cmd,
 510                                            unsigned long arg)
 511 {
 512         return chan->device->device_control(chan, cmd, arg);
 513 }
 514
 515 static inline int dmaengine_slave_config(struct dma_chan *chan,
 516                                           struct dma_slave_config *config)
 517 {
 518         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
 519                         (unsigned long)config);
 520 }
 521
 522 static inline int dmaengine_terminate_all(struct dma_chan *chan)
 523 {
 524         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
 525 }
 526
 527 static inline int dmaengine_pause(struct dma_chan *chan)
 528 {
 529         return dmaengine_device_control(chan, DMA_PAUSE, 0);
 530 }
 531
 532 static inline int dmaengine_resume(struct dma_chan *chan)
 533 {
 534         return dmaengine_device_control(chan, DMA_RESUME, 0);
 535 }
 536
 537 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
 538 {
 539         return desc->tx_submit(desc);
 540 }
 541
 542 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 543 {
 544         size_t mask;
 545
 546         if (!align)
 547                 return true;
 548         mask = (1 << align) - 1;
 549         if (mask & (off1 | off2 | len))
 550                 return false;
 551         return true;
 552 }
 553
 554 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 555                                        size_t off2, size_t len)
 556 {
 557         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 558 }
 559
 560 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 561                                       size_t off2, size_t len)
 562 {
 563         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 564 }
 565
 566 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 567                                      size_t off2, size_t len)
 568 {
 569         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 570 }
 571
 572 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 573                                        size_t off2, size_t len)
 574 {
 575         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 576 }
 577
 578 static inline void
 579 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 580 {
 581         dma->max_pq = maxpq;
 582         if (has_pq_continue)
 583                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 584 }
 585
 586 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 587 {
 588         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 589 }
 590
 591 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 592 {
 593         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 594
 595         return (flags & mask) == mask;
 596 }
 597
 598 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 599 {
 600         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 601 }
 602
 603 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 604 {
 605         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 606 }
 607
 608 /* dma_maxpq - reduce maxpq in the face of continued operations
 609  * @dma - dma device with PQ capability
 610  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 611  *
 612  * When an engine does not support native continuation we need 3 extra
 613  * source slots to reuse P and Q with the following coefficients:
 614  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 615  * 2/ {01} * Q : use Q to continue Q' calculation
 616  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 617  *
 618  * In the case where P is disabled we only need 1 extra source:
 619  * 1/ {01} * Q : use Q to continue Q' calculation
 620  */
 621 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 622 {
 623         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 624                 return dma_dev_to_maxpq(dma);
 625         else if (dmaf_p_disabled_continue(flags))
 626                 return dma_dev_to_maxpq(dma) - 1;
 627         else if (dmaf_continue(flags))
 628                 return dma_dev_to_maxpq(dma) - 3;
 629         BUG();
 630 }
 631
 632 /* --- public DMA engine API --- */
 633
 634 #ifdef CONFIG_DMA_ENGINE
 635 void dmaengine_get(void);
 636 void dmaengine_put(void);
 637 #else
 638 static inline void dmaengine_get(void)
 639 {
 640 }
 641 static inline void dmaengine_put(void)
 642 {
 643 }
 644 #endif
 645
 646 #ifdef CONFIG_NET_DMA
 647 #define net_dmaengine_get()     dmaengine_get()
 648 #define net_dmaengine_put()     dmaengine_put()
 649 #else
 650 static inline void net_dmaengine_get(void)
 651 {
 652 }
 653 static inline void net_dmaengine_put(void)
 654 {
 655 }
 656 #endif
 657
 658 #ifdef CONFIG_ASYNC_TX_DMA
 659 #define async_dmaengine_get()   dmaengine_get()
 660 #define async_dmaengine_put()   dmaengine_put()
 661 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 662 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 663 #else
 664 #define async_dma_find_channel(type) dma_find_channel(type)
 665 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
 666 #else
 667 static inline void async_dmaengine_get(void)
 668 {
 669 }
 670 static inline void async_dmaengine_put(void)
 671 {
 672 }
 673 static inline struct dma_chan *
 674 async_dma_find_channel(enum dma_transaction_type type)
 675 {
 676         return NULL;
 677 }
 678 #endif /* CONFIG_ASYNC_TX_DMA */
 679
 680 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
 681         void *dest, void *src, size_t len);
 682 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
 683         struct page *page, unsigned int offset, void *kdata, size_t len);
 684 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
 685         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
 686         unsigned int src_off, size_t len);
 687 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 688         struct dma_chan *chan);
 689
 690 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 691 {
 692         tx->flags |= DMA_CTRL_ACK;
 693 }
 694
 695 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 696 {
 697         tx->flags &= ~DMA_CTRL_ACK;
 698 }
 699
 700 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 701 {
 702         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 703 }
 704
 705 #define first_dma_cap(mask) __first_dma_cap(&(mask))
 706 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
 707 {
 708         return min_t(int, DMA_TX_TYPE_END,
 709                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
 710 }
 711
 712 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
 713 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
 714 {
 715         return min_t(int, DMA_TX_TYPE_END,
 716                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
 717 }
 718
 719 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 720 static inline void
 721 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 722 {
 723         set_bit(tx_type, dstp->bits);
 724 }
 725
 726 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 727 static inline void
 728 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 729 {
 730         clear_bit(tx_type, dstp->bits);
 731 }
 732
 733 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 734 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 735 {
 736         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 737 }
 738
 739 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 740 static inline int
 741 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 742 {
 743         return test_bit(tx_type, srcp->bits);
 744 }
 745
 746 #define for_each_dma_cap_mask(cap, mask) \
 747         for ((cap) = first_dma_cap(mask);       \
 748                 (cap) < DMA_TX_TYPE_END;        \
 749                 (cap) = next_dma_cap((cap), (mask)))
 750
 751 /**
 752  * dma_async_issue_pending - flush pending transactions to HW
 753  * @chan: target DMA channel
 754  *
 755  * This allows drivers to push copies to HW in batches,
 756  * reducing MMIO writes where possible.
 757  */
 758 static inline void dma_async_issue_pending(struct dma_chan *chan)
 759 {
 760         chan->device->device_issue_pending(chan);
 761 }
 762
 763 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
 764
 765 /**
 766  * dma_async_is_tx_complete - poll for transaction completion
 767  * @chan: DMA channel
 768  * @cookie: transaction identifier to check status of
 769  * @last: returns last completed cookie, can be NULL
 770  * @used: returns last issued cookie, can be NULL
 771  *
 772  * If @last and @used are passed in, upon return they reflect the driver
 773  * internal state and can be used with dma_async_is_complete() to check
 774  * the status of multiple cookies without re-checking hardware state.
 775  */
 776 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
 777         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
 778 {
 779         struct dma_tx_state state;
 780         enum dma_status status;
 781
 782         status = chan->device->device_tx_status(chan, cookie, &state);
 783         if (last)
 784                 *last = state.last;
 785         if (used)
 786                 *used = state.used;
 787         return status;
 788 }
 789
 790 #define dma_async_memcpy_complete(chan, cookie, last, used)\
 791         dma_async_is_tx_complete(chan, cookie, last, used)
 792
 793 /**
 794  * dma_async_is_complete - test a cookie against chan state
 795  * @cookie: transaction identifier to test status of
 796  * @last_complete: last know completed transaction
 797  * @last_used: last cookie value handed out
 798  *
 799  * dma_async_is_complete() is used in dma_async_memcpy_complete()
 800  * the test logic is separated for lightweight testing of multiple cookies
 801  */
 802 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
 803                         dma_cookie_t last_complete, dma_cookie_t last_used)
 804 {
 805         if (last_complete <= last_used) {
 806                 if ((cookie <= last_complete) || (cookie > last_used))
 807                         return DMA_SUCCESS;
 808         } else {
 809                 if ((cookie <= last_complete) && (cookie > last_used))
 810                         return DMA_SUCCESS;
 811         }
 812         return DMA_IN_PROGRESS;
 813 }
 814
 815 static inline void
 816 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
 817 {
 818         if (st) {
 819                 st->last = last;
 820                 st->used = used;
 821                 st->residue = residue;
 822         }
 823 }
 824
 825 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
 826 #ifdef CONFIG_DMA_ENGINE
 827 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
 828 void dma_issue_pending_all(void);
 829 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
 830 void dma_release_channel(struct dma_chan *chan);
 831 #else
 832 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
 833 {
 834         return DMA_SUCCESS;
 835 }
 836 static inline void dma_issue_pending_all(void)
 837 {
 838 }
 839 static inline struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask,
 840                                               dma_filter_fn fn, void *fn_param)
 841 {
 842         return NULL;
 843 }
 844 static inline void dma_release_channel(struct dma_chan *chan)
 845 {
 846 }
 847 #endif
 848
 849 /* --- DMA device --- */
 850
 851 int dma_async_device_register(struct dma_device *device);
 852 void dma_async_device_unregister(struct dma_device *device);
 853 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
 854 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
 855 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
 856
 857 /* --- Helper iov-locking functions --- */
 858
 859 struct dma_page_list {
 860         char __user *base_address;
 861         int nr_pages;
 862         struct page **pages;
 863 };
 864
 865 struct dma_pinned_list {
 866         int nr_iovecs;
 867         struct dma_page_list page_list[0];
 868 };
 869
 870 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
 871 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
 872
 873 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
 874         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
 875 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
 876         struct dma_pinned_list *pinned_list, struct page *page,
 877         unsigned int offset, size_t len);
 878
 879 #endif /* DMAENGINE_H */