include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef DMAENGINE_H
  22 #define DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/uio.h>
  26 #include <linux/dma-direction.h>
  27 #include <linux/scatterlist.h>
  28
  29 /**
  30  * typedef dma_cookie_t - an opaque DMA cookie
  31  *
  32  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  33  */
  34 typedef s32 dma_cookie_t;
  35 #define DMA_MIN_COOKIE  1
  36 #define DMA_MAX_COOKIE  INT_MAX
  37
  38 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
  39
  40 /**
  41  * enum dma_status - DMA transaction status
  42  * @DMA_SUCCESS: transaction completed successfully
  43  * @DMA_IN_PROGRESS: transaction not yet processed
  44  * @DMA_PAUSED: transaction is paused
  45  * @DMA_ERROR: transaction failed
  46  */
  47 enum dma_status {
  48         DMA_SUCCESS,
  49         DMA_IN_PROGRESS,
  50         DMA_PAUSED,
  51         DMA_ERROR,
  52 };
  53
  54 /**
  55  * enum dma_transaction_type - DMA transaction types/indexes
  56  *
  57  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  58  * automatically set as dma devices are registered.
  59  */
  60 enum dma_transaction_type {
  61         DMA_MEMCPY,
  62         DMA_XOR,
  63         DMA_PQ,
  64         DMA_XOR_VAL,
  65         DMA_PQ_VAL,
  66         DMA_MEMSET,
  67         DMA_INTERRUPT,
  68         DMA_SG,
  69         DMA_PRIVATE,
  70         DMA_ASYNC_TX,
  71         DMA_SLAVE,
  72         DMA_CYCLIC,
  73 };
  74
  75 /* last transaction type for creation of the capabilities mask */
  76 #define DMA_TX_TYPE_END (DMA_CYCLIC + 1)
  77
  78
  79 /**
  80  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
  81  *  control completion, and communicate status.
  82  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
  83  *  this transaction
  84  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
  85  *  acknowledges receipt, i.e. has has a chance to establish any dependency
  86  *  chains
  87  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
  88  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
  89  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
  90  *      (if not set, do the source dma-unmapping as page)
  91  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
  92  *      (if not set, do the destination dma-unmapping as page)
  93  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
  94  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
  95  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
  96  *  sources that were the result of a previous operation, in the case of a PQ
  97  *  operation it continues the calculation with new sources
  98  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
  99  *  on the result of this operation
 100  */
 101 enum dma_ctrl_flags {
 102         DMA_PREP_INTERRUPT = (1 << 0),
 103         DMA_CTRL_ACK = (1 << 1),
 104         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
 105         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
 106         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
 107         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
 108         DMA_PREP_PQ_DISABLE_P = (1 << 6),
 109         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
 110         DMA_PREP_CONTINUE = (1 << 8),
 111         DMA_PREP_FENCE = (1 << 9),
 112 };
 113
 114 /**
 115  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
 116  * on a running channel.
 117  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
 118  * @DMA_PAUSE: pause ongoing transfers
 119  * @DMA_RESUME: resume paused transfer
 120  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
 121  * that need to runtime reconfigure the slave channels (as opposed to passing
 122  * configuration data in statically from the platform). An additional
 123  * argument of struct dma_slave_config must be passed in with this
 124  * command.
 125  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
 126  * into external start mode.
 127  */
 128 enum dma_ctrl_cmd {
 129         DMA_TERMINATE_ALL,
 130         DMA_PAUSE,
 131         DMA_RESUME,
 132         DMA_SLAVE_CONFIG,
 133         FSLDMA_EXTERNAL_START,
 134 };
 135
 136 /**
 137  * enum sum_check_bits - bit position of pq_check_flags
 138  */
 139 enum sum_check_bits {
 140         SUM_CHECK_P = 0,
 141         SUM_CHECK_Q = 1,
 142 };
 143
 144 /**
 145  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 146  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 147  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 148  */
 149 enum sum_check_flags {
 150         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 151         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 152 };
 153
 154
 155 /**
 156  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 157  * See linux/cpumask.h
 158  */
 159 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 160
 161 /**
 162  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 163  * @memcpy_count: transaction counter
 164  * @bytes_transferred: byte counter
 165  */
 166
 167 struct dma_chan_percpu {
 168         /* stats */
 169         unsigned long memcpy_count;
 170         unsigned long bytes_transferred;
 171 };
 172
 173 /**
 174  * struct dma_chan - devices supply DMA channels, clients use them
 175  * @device: ptr to the dma device who supplies this channel, always !%NULL
 176  * @cookie: last cookie value returned to client
 177  * @chan_id: channel ID for sysfs
 178  * @dev: class device for sysfs
 179  * @device_node: used to add this to the device chan list
 180  * @local: per-cpu pointer to a struct dma_chan_percpu
 181  * @client-count: how many clients are using this channel
 182  * @table_count: number of appearances in the mem-to-mem allocation table
 183  * @private: private data for certain client-channel associations
 184  */
 185 struct dma_chan {
 186         struct dma_device *device;
 187         dma_cookie_t cookie;
 188
 189         /* sysfs */
 190         int chan_id;
 191         struct dma_chan_dev *dev;
 192
 193         struct list_head device_node;
 194         struct dma_chan_percpu __percpu *local;
 195         int client_count;
 196         int table_count;
 197         void *private;
 198 };
 199
 200 /**
 201  * struct dma_chan_dev - relate sysfs device node to backing channel device
 202  * @chan - driver channel device
 203  * @device - sysfs device
 204  * @dev_id - parent dma_device dev_id
 205  * @idr_ref - reference count to gate release of dma_device dev_id
 206  */
 207 struct dma_chan_dev {
 208         struct dma_chan *chan;
 209         struct device device;
 210         int dev_id;
 211         atomic_t *idr_ref;
 212 };
 213
 214 /**
 215  * enum dma_slave_buswidth - defines bus with of the DMA slave
 216  * device, source or target buses
 217  */
 218 enum dma_slave_buswidth {
 219         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
 220         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
 221         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
 222         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
 223         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
 224 };
 225
 226 /**
 227  * struct dma_slave_config - dma slave channel runtime config
 228  * @direction: whether the data shall go in or out on this slave
 229  * channel, right now. DMA_TO_DEVICE and DMA_FROM_DEVICE are
 230  * legal values, DMA_BIDIRECTIONAL is not acceptable since we
 231  * need to differentiate source and target addresses.
 232  * @src_addr: this is the physical address where DMA slave data
 233  * should be read (RX), if the source is memory this argument is
 234  * ignored.
 235  * @dst_addr: this is the physical address where DMA slave data
 236  * should be written (TX), if the source is memory this argument
 237  * is ignored.
 238  * @src_addr_width: this is the width in bytes of the source (RX)
 239  * register where DMA data shall be read. If the source
 240  * is memory this may be ignored depending on architecture.
 241  * Legal values: 1, 2, 4, 8.
 242  * @dst_addr_width: same as src_addr_width but for destination
 243  * target (TX) mutatis mutandis.
 244  * @src_maxburst: the maximum number of words (note: words, as in
 245  * units of the src_addr_width member, not bytes) that can be sent
 246  * in one burst to the device. Typically something like half the
 247  * FIFO depth on I/O peripherals so you don't overflow it. This
 248  * may or may not be applicable on memory sources.
 249  * @dst_maxburst: same as src_maxburst but for destination target
 250  * mutatis mutandis.
 251  *
 252  * This struct is passed in as configuration data to a DMA engine
 253  * in order to set up a certain channel for DMA transport at runtime.
 254  * The DMA device/engine has to provide support for an additional
 255  * command in the channel config interface, DMA_SLAVE_CONFIG
 256  * and this struct will then be passed in as an argument to the
 257  * DMA engine device_control() function.
 258  *
 259  * The rationale for adding configuration information to this struct
 260  * is as follows: if it is likely that most DMA slave controllers in
 261  * the world will support the configuration option, then make it
 262  * generic. If not: if it is fixed so that it be sent in static from
 263  * the platform data, then prefer to do that. Else, if it is neither
 264  * fixed at runtime, nor generic enough (such as bus mastership on
 265  * some CPU family and whatnot) then create a custom slave config
 266  * struct and pass that, then make this config a member of that
 267  * struct, if applicable.
 268  */
 269 struct dma_slave_config {
 270         enum dma_data_direction direction;
 271         dma_addr_t src_addr;
 272         dma_addr_t dst_addr;
 273         enum dma_slave_buswidth src_addr_width;
 274         enum dma_slave_buswidth dst_addr_width;
 275         u32 src_maxburst;
 276         u32 dst_maxburst;
 277 };
 278
 279 static inline const char *dma_chan_name(struct dma_chan *chan)
 280 {
 281         return dev_name(&chan->dev->device);
 282 }
 283
 284 void dma_chan_cleanup(struct kref *kref);
 285
 286 /**
 287  * typedef dma_filter_fn - callback filter for dma_request_channel
 288  * @chan: channel to be reviewed
 289  * @filter_param: opaque parameter passed through dma_request_channel
 290  *
 291  * When this optional parameter is specified in a call to dma_request_channel a
 292  * suitable channel is passed to this routine for further dispositioning before
 293  * being returned.  Where 'suitable' indicates a non-busy channel that
 294  * satisfies the given capability mask.  It returns 'true' to indicate that the
 295  * channel is suitable.
 296  */
 297 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 298
 299 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 300 /**
 301  * struct dma_async_tx_descriptor - async transaction descriptor
 302  * ---dma generic offload fields---
 303  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 304  *      this tx is sitting on a dependency list
 305  * @flags: flags to augment operation preparation, control completion, and
 306  *      communicate status
 307  * @phys: physical address of the descriptor
 308  * @chan: target channel for this operation
 309  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
 310  * @callback: routine to call after this operation is complete
 311  * @callback_param: general parameter to pass to the callback routine
 312  * ---async_tx api specific fields---
 313  * @next: at completion submit this descriptor
 314  * @parent: pointer to the next level up in the dependency chain
 315  * @lock: protect the parent and next pointers
 316  */
 317 struct dma_async_tx_descriptor {
 318         dma_cookie_t cookie;
 319         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 320         dma_addr_t phys;
 321         struct dma_chan *chan;
 322         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 323         dma_async_tx_callback callback;
 324         void *callback_param;
 325 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 326         struct dma_async_tx_descriptor *next;
 327         struct dma_async_tx_descriptor *parent;
 328         spinlock_t lock;
 329 #endif
 330 };
 331
 332 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 333 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 334 {
 335 }
 336 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 337 {
 338 }
 339 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 340 {
 341         BUG();
 342 }
 343 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 344 {
 345 }
 346 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 347 {
 348 }
 349 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 350 {
 351         return NULL;
 352 }
 353 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 354 {
 355         return NULL;
 356 }
 357
 358 #else
 359 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 360 {
 361         spin_lock_bh(&txd->lock);
 362 }
 363 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 364 {
 365         spin_unlock_bh(&txd->lock);
 366 }
 367 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 368 {
 369         txd->next = next;
 370         next->parent = txd;
 371 }
 372 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 373 {
 374         txd->parent = NULL;
 375 }
 376 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 377 {
 378         txd->next = NULL;
 379 }
 380 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 381 {
 382         return txd->parent;
 383 }
 384 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 385 {
 386         return txd->next;
 387 }
 388 #endif
 389
 390 /**
 391  * struct dma_tx_state - filled in to report the status of
 392  * a transfer.
 393  * @last: last completed DMA cookie
 394  * @used: last issued DMA cookie (i.e. the one in progress)
 395  * @residue: the remaining number of bytes left to transmit
 396  *      on the selected transfer for states DMA_IN_PROGRESS and
 397  *      DMA_PAUSED if this is implemented in the driver, else 0
 398  */
 399 struct dma_tx_state {
 400         dma_cookie_t last;
 401         dma_cookie_t used;
 402         u32 residue;
 403 };
 404
 405 /**
 406  * struct dma_device - info on the entity supplying DMA services
 407  * @chancnt: how many DMA channels are supported
 408  * @privatecnt: how many DMA channels are requested by dma_request_channel
 409  * @channels: the list of struct dma_chan
 410  * @global_node: list_head for global dma_device_list
 411  * @cap_mask: one or more dma_capability flags
 412  * @max_xor: maximum number of xor sources, 0 if no capability
 413  * @max_pq: maximum number of PQ sources and PQ-continue capability
 414  * @copy_align: alignment shift for memcpy operations
 415  * @xor_align: alignment shift for xor operations
 416  * @pq_align: alignment shift for pq operations
 417  * @fill_align: alignment shift for memset operations
 418  * @dev_id: unique device ID
 419  * @dev: struct device reference for dma mapping api
 420  * @device_alloc_chan_resources: allocate resources and return the
 421  *      number of allocated descriptors
 422  * @device_free_chan_resources: release DMA channel's resources
 423  * @device_prep_dma_memcpy: prepares a memcpy operation
 424  * @device_prep_dma_xor: prepares a xor operation
 425  * @device_prep_dma_xor_val: prepares a xor validation operation
 426  * @device_prep_dma_pq: prepares a pq operation
 427  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 428  * @device_prep_dma_memset: prepares a memset operation
 429  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 430  * @device_prep_slave_sg: prepares a slave dma operation
 431  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
 432  *      The function takes a buffer of size buf_len. The callback function will
 433  *      be called after period_len bytes have been transferred.
 434  * @device_control: manipulate all pending operations on a channel, returns
 435  *      zero or error code
 436  * @device_tx_status: poll for transaction completion, the optional
 437  *      txstate parameter can be supplied with a pointer to get a
 438  *      struct with auxiliary transfer status information, otherwise the call
 439  *      will just return a simple status code
 440  * @device_issue_pending: push pending transactions to hardware
 441  */
 442 struct dma_device {
 443
 444         unsigned int chancnt;
 445         unsigned int privatecnt;
 446         struct list_head channels;
 447         struct list_head global_node;
 448         dma_cap_mask_t  cap_mask;
 449         unsigned short max_xor;
 450         unsigned short max_pq;
 451         u8 copy_align;
 452         u8 xor_align;
 453         u8 pq_align;
 454         u8 fill_align;
 455         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 456
 457         int dev_id;
 458         struct device *dev;
 459
 460         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 461         void (*device_free_chan_resources)(struct dma_chan *chan);
 462
 463         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 464                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 465                 size_t len, unsigned long flags);
 466         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 467                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 468                 unsigned int src_cnt, size_t len, unsigned long flags);
 469         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 470                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 471                 size_t len, enum sum_check_flags *result, unsigned long flags);
 472         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 473                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 474                 unsigned int src_cnt, const unsigned char *scf,
 475                 size_t len, unsigned long flags);
 476         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 477                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 478                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 479                 enum sum_check_flags *pqres, unsigned long flags);
 480         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
 481                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
 482                 unsigned long flags);
 483         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 484                 struct dma_chan *chan, unsigned long flags);
 485         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
 486                 struct dma_chan *chan,
 487                 struct scatterlist *dst_sg, unsigned int dst_nents,
 488                 struct scatterlist *src_sg, unsigned int src_nents,
 489                 unsigned long flags);
 490
 491         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 492                 struct dma_chan *chan, struct scatterlist *sgl,
 493                 unsigned int sg_len, enum dma_data_direction direction,
 494                 unsigned long flags);
 495         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
 496                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 497                 size_t period_len, enum dma_data_direction direction);
 498         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
 499                 unsigned long arg);
 500
 501         enum dma_status (*device_tx_status)(struct dma_chan *chan,
 502                                             dma_cookie_t cookie,
 503                                             struct dma_tx_state *txstate);
 504         void (*device_issue_pending)(struct dma_chan *chan);
 505 };
 506
 507 static inline int dmaengine_device_control(struct dma_chan *chan,
 508                                            enum dma_ctrl_cmd cmd,
 509                                            unsigned long arg)
 510 {
 511         return chan->device->device_control(chan, cmd, arg);
 512 }
 513
 514 static inline int dmaengine_slave_config(struct dma_chan *chan,
 515                                           struct dma_slave_config *config)
 516 {
 517         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
 518                         (unsigned long)config);
 519 }
 520
 521 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
 522         struct dma_chan *chan, void *buf, size_t len,
 523         enum dma_data_direction dir, unsigned long flags)
 524 {
 525         struct scatterlist sg;
 526         sg_init_one(&sg, buf, len);
 527
 528         return chan->device->device_prep_slave_sg(chan, &sg, 1, dir, flags);
 529 }
 530
 531 static inline int dmaengine_terminate_all(struct dma_chan *chan)
 532 {
 533         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
 534 }
 535
 536 static inline int dmaengine_pause(struct dma_chan *chan)
 537 {
 538         return dmaengine_device_control(chan, DMA_PAUSE, 0);
 539 }
 540
 541 static inline int dmaengine_resume(struct dma_chan *chan)
 542 {
 543         return dmaengine_device_control(chan, DMA_RESUME, 0);
 544 }
 545
 546 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
 547 {
 548         return desc->tx_submit(desc);
 549 }
 550
 551 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 552 {
 553         size_t mask;
 554
 555         if (!align)
 556                 return true;
 557         mask = (1 << align) - 1;
 558         if (mask & (off1 | off2 | len))
 559                 return false;
 560         return true;
 561 }
 562
 563 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 564                                        size_t off2, size_t len)
 565 {
 566         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 567 }
 568
 569 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 570                                       size_t off2, size_t len)
 571 {
 572         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 573 }
 574
 575 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 576                                      size_t off2, size_t len)
 577 {
 578         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 579 }
 580
 581 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 582                                        size_t off2, size_t len)
 583 {
 584         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 585 }
 586
 587 static inline void
 588 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 589 {
 590         dma->max_pq = maxpq;
 591         if (has_pq_continue)
 592                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 593 }
 594
 595 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 596 {
 597         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 598 }
 599
 600 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 601 {
 602         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 603
 604         return (flags & mask) == mask;
 605 }
 606
 607 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 608 {
 609         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 610 }
 611
 612 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 613 {
 614         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 615 }
 616
 617 /* dma_maxpq - reduce maxpq in the face of continued operations
 618  * @dma - dma device with PQ capability
 619  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 620  *
 621  * When an engine does not support native continuation we need 3 extra
 622  * source slots to reuse P and Q with the following coefficients:
 623  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 624  * 2/ {01} * Q : use Q to continue Q' calculation
 625  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 626  *
 627  * In the case where P is disabled we only need 1 extra source:
 628  * 1/ {01} * Q : use Q to continue Q' calculation
 629  */
 630 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 631 {
 632         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 633                 return dma_dev_to_maxpq(dma);
 634         else if (dmaf_p_disabled_continue(flags))
 635                 return dma_dev_to_maxpq(dma) - 1;
 636         else if (dmaf_continue(flags))
 637                 return dma_dev_to_maxpq(dma) - 3;
 638         BUG();
 639 }
 640
 641 /* --- public DMA engine API --- */
 642
 643 #ifdef CONFIG_DMA_ENGINE
 644 void dmaengine_get(void);
 645 void dmaengine_put(void);
 646 #else
 647 static inline void dmaengine_get(void)
 648 {
 649 }
 650 static inline void dmaengine_put(void)
 651 {
 652 }
 653 #endif
 654
 655 #ifdef CONFIG_NET_DMA
 656 #define net_dmaengine_get()     dmaengine_get()
 657 #define net_dmaengine_put()     dmaengine_put()
 658 #else
 659 static inline void net_dmaengine_get(void)
 660 {
 661 }
 662 static inline void net_dmaengine_put(void)
 663 {
 664 }
 665 #endif
 666
 667 #ifdef CONFIG_ASYNC_TX_DMA
 668 #define async_dmaengine_get()   dmaengine_get()
 669 #define async_dmaengine_put()   dmaengine_put()
 670 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 671 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 672 #else
 673 #define async_dma_find_channel(type) dma_find_channel(type)
 674 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
 675 #else
 676 static inline void async_dmaengine_get(void)
 677 {
 678 }
 679 static inline void async_dmaengine_put(void)
 680 {
 681 }
 682 static inline struct dma_chan *
 683 async_dma_find_channel(enum dma_transaction_type type)
 684 {
 685         return NULL;
 686 }
 687 #endif /* CONFIG_ASYNC_TX_DMA */
 688
 689 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
 690         void *dest, void *src, size_t len);
 691 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
 692         struct page *page, unsigned int offset, void *kdata, size_t len);
 693 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
 694         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
 695         unsigned int src_off, size_t len);
 696 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 697         struct dma_chan *chan);
 698
 699 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 700 {
 701         tx->flags |= DMA_CTRL_ACK;
 702 }
 703
 704 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 705 {
 706         tx->flags &= ~DMA_CTRL_ACK;
 707 }
 708
 709 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 710 {
 711         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 712 }
 713
 714 #define first_dma_cap(mask) __first_dma_cap(&(mask))
 715 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
 716 {
 717         return min_t(int, DMA_TX_TYPE_END,
 718                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
 719 }
 720
 721 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
 722 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
 723 {
 724         return min_t(int, DMA_TX_TYPE_END,
 725                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
 726 }
 727
 728 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 729 static inline void
 730 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 731 {
 732         set_bit(tx_type, dstp->bits);
 733 }
 734
 735 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 736 static inline void
 737 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 738 {
 739         clear_bit(tx_type, dstp->bits);
 740 }
 741
 742 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 743 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 744 {
 745         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 746 }
 747
 748 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 749 static inline int
 750 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 751 {
 752         return test_bit(tx_type, srcp->bits);
 753 }
 754
 755 #define for_each_dma_cap_mask(cap, mask) \
 756         for ((cap) = first_dma_cap(mask);       \
 757                 (cap) < DMA_TX_TYPE_END;        \
 758                 (cap) = next_dma_cap((cap), (mask)))
 759
 760 /**
 761  * dma_async_issue_pending - flush pending transactions to HW
 762  * @chan: target DMA channel
 763  *
 764  * This allows drivers to push copies to HW in batches,
 765  * reducing MMIO writes where possible.
 766  */
 767 static inline void dma_async_issue_pending(struct dma_chan *chan)
 768 {
 769         chan->device->device_issue_pending(chan);
 770 }
 771
 772 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
 773
 774 /**
 775  * dma_async_is_tx_complete - poll for transaction completion
 776  * @chan: DMA channel
 777  * @cookie: transaction identifier to check status of
 778  * @last: returns last completed cookie, can be NULL
 779  * @used: returns last issued cookie, can be NULL
 780  *
 781  * If @last and @used are passed in, upon return they reflect the driver
 782  * internal state and can be used with dma_async_is_complete() to check
 783  * the status of multiple cookies without re-checking hardware state.
 784  */
 785 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
 786         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
 787 {
 788         struct dma_tx_state state;
 789         enum dma_status status;
 790
 791         status = chan->device->device_tx_status(chan, cookie, &state);
 792         if (last)
 793                 *last = state.last;
 794         if (used)
 795                 *used = state.used;
 796         return status;
 797 }
 798
 799 #define dma_async_memcpy_complete(chan, cookie, last, used)\
 800         dma_async_is_tx_complete(chan, cookie, last, used)
 801
 802 /**
 803  * dma_async_is_complete - test a cookie against chan state
 804  * @cookie: transaction identifier to test status of
 805  * @last_complete: last know completed transaction
 806  * @last_used: last cookie value handed out
 807  *
 808  * dma_async_is_complete() is used in dma_async_memcpy_complete()
 809  * the test logic is separated for lightweight testing of multiple cookies
 810  */
 811 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
 812                         dma_cookie_t last_complete, dma_cookie_t last_used)
 813 {
 814         if (last_complete <= last_used) {
 815                 if ((cookie <= last_complete) || (cookie > last_used))
 816                         return DMA_SUCCESS;
 817         } else {
 818                 if ((cookie <= last_complete) && (cookie > last_used))
 819                         return DMA_SUCCESS;
 820         }
 821         return DMA_IN_PROGRESS;
 822 }
 823
 824 static inline void
 825 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
 826 {
 827         if (st) {
 828                 st->last = last;
 829                 st->used = used;
 830                 st->residue = residue;
 831         }
 832 }
 833
 834 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
 835 #ifdef CONFIG_DMA_ENGINE
 836 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
 837 void dma_issue_pending_all(void);
 838 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
 839 void dma_release_channel(struct dma_chan *chan);
 840 #else
 841 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
 842 {
 843         return DMA_SUCCESS;
 844 }
 845 static inline void dma_issue_pending_all(void)
 846 {
 847 }
 848 static inline struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask,
 849                                               dma_filter_fn fn, void *fn_param)
 850 {
 851         return NULL;
 852 }
 853 static inline void dma_release_channel(struct dma_chan *chan)
 854 {
 855 }
 856 #endif
 857
 858 /* --- DMA device --- */
 859
 860 int dma_async_device_register(struct dma_device *device);
 861 void dma_async_device_unregister(struct dma_device *device);
 862 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
 863 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
 864 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
 865
 866 /* --- Helper iov-locking functions --- */
 867
 868 struct dma_page_list {
 869         char __user *base_address;
 870         int nr_pages;
 871         struct page **pages;
 872 };
 873
 874 struct dma_pinned_list {
 875         int nr_iovecs;
 876         struct dma_page_list page_list[0];
 877 };
 878
 879 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
 880 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
 881
 882 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
 883         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
 884 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
 885         struct dma_pinned_list *pinned_list, struct page *page,
 886         unsigned int offset, size_t len);
 887
 888 #endif /* DMAENGINE_H */