drivers/staging/gma500/psb_intel_reg.h

   1 /*
   2  * Copyright (c) 2009, Intel Corporation.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along with
  14  * this program; if not, write to the Free Software Foundation, Inc.,
  15  * 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  16  */
  17 #ifndef __PSB_INTEL_REG_H__
  18 #define __PSB_INTEL_REG_H__
  19
  20 #define BLC_PWM_CTL             0x61254
  21 #define BLC_PWM_CTL2            0x61250
  22 #define BLC_PWM_CTL_C           0x62254
  23 #define BLC_PWM_CTL2_C          0x62250
  24 #define BACKLIGHT_MODULATION_FREQ_SHIFT         (17)
  25 /*
  26  * This is the most significant 15 bits of the number of backlight cycles in a
  27  * complete cycle of the modulated backlight control.
  28  *
  29  * The actual value is this field multiplied by two.
  30  */
  31 #define BACKLIGHT_MODULATION_FREQ_MASK  (0x7fff << 17)
  32 #define BLM_LEGACY_MODE                 (1 << 16)
  33 /*
  34  * This is the number of cycles out of the backlight modulation cycle for which
  35  * the backlight is on.
  36  *
  37  * This field must be no greater than the number of cycles in the complete
  38  * backlight modulation cycle.
  39  */
  40 #define BACKLIGHT_DUTY_CYCLE_SHIFT      (0)
  41 #define BACKLIGHT_DUTY_CYCLE_MASK       (0xffff)
  42
  43 #define I915_GCFGC                      0xf0
  44 #define I915_LOW_FREQUENCY_ENABLE       (1 << 7)
  45 #define I915_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
  46 #define I915_DISPLAY_CLOCK_333_MHZ      (4 << 4)
  47 #define I915_DISPLAY_CLOCK_MASK         (7 << 4)
  48
  49 #define I855_HPLLCC                     0xc0
  50 #define I855_CLOCK_CONTROL_MASK         (3 << 0)
  51 #define I855_CLOCK_133_200              (0 << 0)
  52 #define I855_CLOCK_100_200              (1 << 0)
  53 #define I855_CLOCK_100_133              (2 << 0)
  54 #define I855_CLOCK_166_250              (3 << 0)
  55
  56 /* I830 CRTC registers */
  57 #define HTOTAL_A                0x60000
  58 #define HBLANK_A                0x60004
  59 #define HSYNC_A                 0x60008
  60 #define VTOTAL_A                0x6000c
  61 #define VBLANK_A                0x60010
  62 #define VSYNC_A                 0x60014
  63 #define PIPEASRC                0x6001c
  64 #define BCLRPAT_A               0x60020
  65 #define VSYNCSHIFT_A            0x60028
  66
  67 #define HTOTAL_B                0x61000
  68 #define HBLANK_B                0x61004
  69 #define HSYNC_B                 0x61008
  70 #define VTOTAL_B                0x6100c
  71 #define VBLANK_B                0x61010
  72 #define VSYNC_B                 0x61014
  73 #define PIPEBSRC                0x6101c
  74 #define BCLRPAT_B               0x61020
  75 #define VSYNCSHIFT_B            0x61028
  76
  77 #define HTOTAL_C                0x62000
  78 #define HBLANK_C                0x62004
  79 #define HSYNC_C                 0x62008
  80 #define VTOTAL_C                0x6200c
  81 #define VBLANK_C                0x62010
  82 #define VSYNC_C                 0x62014
  83 #define PIPECSRC                0x6201c
  84 #define BCLRPAT_C               0x62020
  85 #define VSYNCSHIFT_C            0x62028
  86
  87 #define PP_STATUS               0x61200
  88 # define PP_ON                          (1 << 31)
  89 /*
  90  * Indicates that all dependencies of the panel are on:
  91  *
  92  * - PLL enabled
  93  * - pipe enabled
  94  * - LVDS/DVOB/DVOC on
  95  */
  96 #define PP_READY                        (1 << 30)
  97 #define PP_SEQUENCE_NONE                (0 << 28)
  98 #define PP_SEQUENCE_ON                  (1 << 28)
  99 #define PP_SEQUENCE_OFF                 (2 << 28)
 100 #define PP_SEQUENCE_MASK                0x30000000
 101 #define PP_CONTROL              0x61204
 102 #define POWER_TARGET_ON                 (1 << 0)
 103
 104 #define LVDSPP_ON               0x61208
 105 #define LVDSPP_OFF              0x6120c
 106 #define PP_CYCLE                0x61210
 107
 108 #define PFIT_CONTROL            0x61230
 109 #define PFIT_ENABLE                     (1 << 31)
 110 #define PFIT_PIPE_MASK                  (3 << 29)
 111 #define PFIT_PIPE_SHIFT                 29
 112 #define PFIT_SCALING_MODE_PILLARBOX     (1 << 27)
 113 #define PFIT_SCALING_MODE_LETTERBOX     (3 << 26)
 114 #define VERT_INTERP_DISABLE             (0 << 10)
 115 #define VERT_INTERP_BILINEAR            (1 << 10)
 116 #define VERT_INTERP_MASK                (3 << 10)
 117 #define VERT_AUTO_SCALE                 (1 << 9)
 118 #define HORIZ_INTERP_DISABLE            (0 << 6)
 119 #define HORIZ_INTERP_BILINEAR           (1 << 6)
 120 #define HORIZ_INTERP_MASK               (3 << 6)
 121 #define HORIZ_AUTO_SCALE                (1 << 5)
 122 #define PANEL_8TO6_DITHER_ENABLE        (1 << 3)
 123
 124 #define PFIT_PGM_RATIOS         0x61234
 125 #define PFIT_VERT_SCALE_MASK                    0xfff00000
 126 #define PFIT_HORIZ_SCALE_MASK                   0x0000fff0
 127
 128 #define PFIT_AUTO_RATIOS        0x61238
 129
 130 #define DPLL_A                  0x06014
 131 #define DPLL_B                  0x06018
 132 #define DPLL_VCO_ENABLE                 (1 << 31)
 133 #define DPLL_DVO_HIGH_SPEED             (1 << 30)
 134 #define DPLL_SYNCLOCK_ENABLE            (1 << 29)
 135 #define DPLL_VGA_MODE_DIS               (1 << 28)
 136 #define DPLLB_MODE_DAC_SERIAL           (1 << 26)       /* i915 */
 137 #define DPLLB_MODE_LVDS                 (2 << 26)       /* i915 */
 138 #define DPLL_MODE_MASK                  (3 << 26)
 139 #define DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24)       /* i915 */
 140 #define DPLL_DAC_SERIAL_P2_CLOCK_DIV_5  (1 << 24)       /* i915 */
 141 #define DPLLB_LVDS_P2_CLOCK_DIV_14      (0 << 24)       /* i915 */
 142 #define DPLLB_LVDS_P2_CLOCK_DIV_7       (1 << 24)       /* i915 */
 143 #define DPLL_P2_CLOCK_DIV_MASK          0x03000000      /* i915 */
 144 #define DPLL_FPA01_P1_POST_DIV_MASK     0x00ff0000      /* i915 */
 145 /*
 146  *  The i830 generation, in DAC/serial mode, defines p1 as two plus this
 147  * bitfield, or just 2 if PLL_P1_DIVIDE_BY_TWO is set.
 148  */
 149 # define DPLL_FPA01_P1_POST_DIV_MASK_I830       0x001f0000
 150 /*
 151  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
 152  * this field (only one bit may be set).
 153  */
 154 #define DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS   0x003f0000
 155 #define DPLL_FPA01_P1_POST_DIV_SHIFT    16
 156 #define PLL_P2_DIVIDE_BY_4              (1 << 23)       /* i830, required
 157                                                          * in DVO non-gang */
 158 # define PLL_P1_DIVIDE_BY_TWO           (1 << 21)       /* i830 */
 159 #define PLL_REF_INPUT_DREFCLK           (0 << 13)
 160 #define PLL_REF_INPUT_TVCLKINA          (1 << 13)       /* i830 */
 161 #define PLL_REF_INPUT_TVCLKINBC         (2 << 13)       /* SDVO
 162                                                                  * TVCLKIN */
 163 #define PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
 164 #define PLL_REF_INPUT_MASK              (3 << 13)
 165 #define PLL_LOAD_PULSE_PHASE_SHIFT      9
 166 /*
 167  * Parallel to Serial Load Pulse phase selection.
 168  * Selects the phase for the 10X DPLL clock for the PCIe
 169  * digital display port. The range is 4 to 13; 10 or more
 170  * is just a flip delay. The default is 6
 171  */
 172 #define PLL_LOAD_PULSE_PHASE_MASK       (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
 173 #define DISPLAY_RATE_SELECT_FPA1        (1 << 8)
 174
 175 /*
 176  * SDVO multiplier for 945G/GM. Not used on 965.
 177  *
 178  * DPLL_MD_UDI_MULTIPLIER_MASK
 179  */
 180 #define SDVO_MULTIPLIER_MASK            0x000000ff
 181 #define SDVO_MULTIPLIER_SHIFT_HIRES     4
 182 #define SDVO_MULTIPLIER_SHIFT_VGA       0
 183
 184 /*
 185  * PLL_MD
 186  */
 187 /* Pipe A SDVO/UDI clock multiplier/divider register for G965. */
 188 #define DPLL_A_MD               0x0601c
 189 /* Pipe B SDVO/UDI clock multiplier/divider register for G965. */
 190 #define DPLL_B_MD               0x06020
 191 /*
 192  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
 193  *
 194  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
 195  */
 196 #define DPLL_MD_UDI_DIVIDER_MASK        0x3f000000
 197 #define DPLL_MD_UDI_DIVIDER_SHIFT       24
 198 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
 199 #define DPLL_MD_VGA_UDI_DIVIDER_MASK    0x003f0000
 200 #define DPLL_MD_VGA_UDI_DIVIDER_SHIFT   16
 201 /*
 202  * SDVO/UDI pixel multiplier.
 203  *
 204  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
 205  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
 206  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
 207  * dummy bytes in the datastream at an increased clock rate, with both sides of
 208  * the link knowing how many bytes are fill.
 209  *
 210  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
 211  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
 212  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
 213  * through an SDVO command.
 214  *
 215  * This register field has values of multiplication factor minus 1, with
 216  * a maximum multiplier of 5 for SDVO.
 217  */
 218 #define DPLL_MD_UDI_MULTIPLIER_MASK     0x00003f00
 219 #define DPLL_MD_UDI_MULTIPLIER_SHIFT    8
 220 /*
 221  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
 222  * This best be set to the default value (3) or the CRT won't work. No,
 223  * I don't entirely understand what this does...
 224  */
 225 #define DPLL_MD_VGA_UDI_MULTIPLIER_MASK 0x0000003f
 226 #define DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT 0
 227
 228 #define DPLL_TEST               0x606c
 229 #define DPLLB_TEST_SDVO_DIV_1           (0 << 22)
 230 #define DPLLB_TEST_SDVO_DIV_2           (1 << 22)
 231 #define DPLLB_TEST_SDVO_DIV_4           (2 << 22)
 232 #define DPLLB_TEST_SDVO_DIV_MASK        (3 << 22)
 233 #define DPLLB_TEST_N_BYPASS             (1 << 19)
 234 #define DPLLB_TEST_M_BYPASS             (1 << 18)
 235 #define DPLLB_INPUT_BUFFER_ENABLE       (1 << 16)
 236 #define DPLLA_TEST_N_BYPASS             (1 << 3)
 237 #define DPLLA_TEST_M_BYPASS             (1 << 2)
 238 #define DPLLA_INPUT_BUFFER_ENABLE       (1 << 0)
 239
 240 #define ADPA                    0x61100
 241 #define ADPA_DAC_ENABLE                 (1 << 31)
 242 #define ADPA_DAC_DISABLE                0
 243 #define ADPA_PIPE_SELECT_MASK           (1 << 30)
 244 #define ADPA_PIPE_A_SELECT              0
 245 #define ADPA_PIPE_B_SELECT              (1 << 30)
 246 #define ADPA_USE_VGA_HVPOLARITY         (1 << 15)
 247 #define ADPA_SETS_HVPOLARITY            0
 248 #define ADPA_VSYNC_CNTL_DISABLE         (1 << 11)
 249 #define ADPA_VSYNC_CNTL_ENABLE          0
 250 #define ADPA_HSYNC_CNTL_DISABLE         (1 << 10)
 251 #define ADPA_HSYNC_CNTL_ENABLE          0
 252 #define ADPA_VSYNC_ACTIVE_HIGH          (1 << 4)
 253 #define ADPA_VSYNC_ACTIVE_LOW           0
 254 #define ADPA_HSYNC_ACTIVE_HIGH          (1 << 3)
 255 #define ADPA_HSYNC_ACTIVE_LOW           0
 256
 257 #define FPA0                    0x06040
 258 #define FPA1                    0x06044
 259 #define FPB0                    0x06048
 260 #define FPB1                    0x0604c
 261 #define FP_N_DIV_MASK                   0x003f0000
 262 #define FP_N_DIV_SHIFT                  16
 263 #define FP_M1_DIV_MASK                  0x00003f00
 264 #define FP_M1_DIV_SHIFT                 8
 265 #define FP_M2_DIV_MASK                  0x0000003f
 266 #define FP_M2_DIV_SHIFT                 0
 267
 268 #define PORT_HOTPLUG_EN         0x61110
 269 #define SDVOB_HOTPLUG_INT_EN            (1 << 26)
 270 #define SDVOC_HOTPLUG_INT_EN            (1 << 25)
 271 #define TV_HOTPLUG_INT_EN               (1 << 18)
 272 #define CRT_HOTPLUG_INT_EN              (1 << 9)
 273 #define CRT_HOTPLUG_FORCE_DETECT        (1 << 3)
 274
 275 #define PORT_HOTPLUG_STAT       0x61114
 276 #define CRT_HOTPLUG_INT_STATUS          (1 << 11)
 277 #define TV_HOTPLUG_INT_STATUS           (1 << 10)
 278 #define CRT_HOTPLUG_MONITOR_MASK        (3 << 8)
 279 #define CRT_HOTPLUG_MONITOR_COLOR       (3 << 8)
 280 #define CRT_HOTPLUG_MONITOR_MONO        (2 << 8)
 281 #define CRT_HOTPLUG_MONITOR_NONE        (0 << 8)
 282 #define SDVOC_HOTPLUG_INT_STATUS        (1 << 7)
 283 #define SDVOB_HOTPLUG_INT_STATUS        (1 << 6)
 284
 285 #define SDVOB                   0x61140
 286 #define SDVOC                   0x61160
 287 #define SDVO_ENABLE                     (1 << 31)
 288 #define SDVO_PIPE_B_SELECT              (1 << 30)
 289 #define SDVO_STALL_SELECT               (1 << 29)
 290 #define SDVO_INTERRUPT_ENABLE           (1 << 26)
 291
 292 /**
 293  * 915G/GM SDVO pixel multiplier.
 294  *
 295  * Programmed value is multiplier - 1, up to 5x.
 296  *
 297  * DPLL_MD_UDI_MULTIPLIER_MASK
 298  */
 299 #define SDVO_PORT_MULTIPLY_MASK         (7 << 23)
 300 #define SDVO_PORT_MULTIPLY_SHIFT        23
 301 #define SDVO_PHASE_SELECT_MASK          (15 << 19)
 302 #define SDVO_PHASE_SELECT_DEFAULT       (6 << 19)
 303 #define SDVO_CLOCK_OUTPUT_INVERT        (1 << 18)
 304 #define SDVOC_GANG_MODE                 (1 << 16)
 305 #define SDVO_BORDER_ENABLE              (1 << 7)
 306 #define SDVOB_PCIE_CONCURRENCY          (1 << 3)
 307 #define SDVO_DETECTED                   (1 << 2)
 308 /* Bits to be preserved when writing */
 309 #define SDVOB_PRESERVE_MASK             ((1 << 17) | (1 << 16) | (1 << 14))
 310 #define SDVOC_PRESERVE_MASK             (1 << 17)
 311
 312 /*
 313  * This register controls the LVDS output enable, pipe selection, and data
 314  * format selection.
 315  *
 316  * All of the clock/data pairs are force powered down by power sequencing.
 317  */
 318 #define LVDS                    0x61180
 319 /*
 320  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
 321  * the DPLL semantics change when the LVDS is assigned to that pipe.
 322  */
 323 #define LVDS_PORT_EN                    (1 << 31)
 324 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
 325 #define LVDS_PIPEB_SELECT               (1 << 30)
 326
 327 /* Turns on border drawing to allow centered display. */
 328 #define LVDS_BORDER_EN                  (1 << 15)
 329
 330 /*
 331  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
 332  * pixel.
 333  */
 334 #define LVDS_A0A2_CLKA_POWER_MASK       (3 << 8)
 335 #define LVDS_A0A2_CLKA_POWER_DOWN       (0 << 8)
 336 #define LVDS_A0A2_CLKA_POWER_UP         (3 << 8)
 337 /*
 338  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
 339  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
 340  * on.
 341  */
 342 #define LVDS_A3_POWER_MASK              (3 << 6)
 343 #define LVDS_A3_POWER_DOWN              (0 << 6)
 344 #define LVDS_A3_POWER_UP                (3 << 6)
 345 /*
 346  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
 347  * is set.
 348  */
 349 #define LVDS_CLKB_POWER_MASK            (3 << 4)
 350 #define LVDS_CLKB_POWER_DOWN            (0 << 4)
 351 #define LVDS_CLKB_POWER_UP              (3 << 4)
 352 /*
 353  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
 354  * setting for whether we are in dual-channel mode.  The B3 pair will
 355  * additionally only be powered up when LVDS_A3_POWER_UP is set.
 356  */
 357 #define LVDS_B0B3_POWER_MASK            (3 << 2)
 358 #define LVDS_B0B3_POWER_DOWN            (0 << 2)
 359 #define LVDS_B0B3_POWER_UP              (3 << 2)
 360
 361 #define PIPEACONF               0x70008
 362 #define PIPEACONF_ENABLE                (1 << 31)
 363 #define PIPEACONF_DISABLE               0
 364 #define PIPEACONF_DOUBLE_WIDE           (1 << 30)
 365 #define PIPECONF_ACTIVE                 (1 << 30)
 366 #define I965_PIPECONF_ACTIVE            (1 << 30)
 367 #define PIPECONF_DSIPLL_LOCK            (1 << 29)
 368 #define PIPEACONF_SINGLE_WIDE           0
 369 #define PIPEACONF_PIPE_UNLOCKED         0
 370 #define PIPEACONF_DSR                   (1 << 26)
 371 #define PIPEACONF_PIPE_LOCKED           (1 << 25)
 372 #define PIPEACONF_PALETTE               0
 373 #define PIPECONF_FORCE_BORDER           (1 << 25)
 374 #define PIPEACONF_GAMMA                 (1 << 24)
 375 #define PIPECONF_PROGRESSIVE            (0 << 21)
 376 #define PIPECONF_INTERLACE_W_FIELD_INDICATION   (6 << 21)
 377 #define PIPECONF_INTERLACE_FIELD_0_ONLY         (7 << 21)
 378 #define PIPECONF_PLANE_OFF              (1 << 19)
 379 #define PIPECONF_CURSOR_OFF             (1 << 18)
 380
 381 #define PIPEBCONF               0x71008
 382 #define PIPEBCONF_ENABLE                (1 << 31)
 383 #define PIPEBCONF_DISABLE               0
 384 #define PIPEBCONF_DOUBLE_WIDE           (1 << 30)
 385 #define PIPEBCONF_DISABLE               0
 386 #define PIPEBCONF_GAMMA                 (1 << 24)
 387 #define PIPEBCONF_PALETTE               0
 388
 389 #define PIPECCONF               0x72008
 390
 391 #define PIPEBGCMAXRED           0x71010
 392 #define PIPEBGCMAXGREEN         0x71014
 393 #define PIPEBGCMAXBLUE          0x71018
 394
 395 #define PIPEASTAT               0x70024
 396 #define PIPEBSTAT               0x71024
 397 #define PIPECSTAT               0x72024
 398 #define PIPE_VBLANK_INTERRUPT_STATUS            (1UL << 1)
 399 #define PIPE_START_VBLANK_INTERRUPT_STATUS      (1UL << 2)
 400 #define PIPE_VBLANK_CLEAR                       (1 << 1)
 401 #define PIPE_VBLANK_STATUS                      (1 << 1)
 402 #define PIPE_TE_STATUS                          (1UL << 6)
 403 #define PIPE_DPST_EVENT_STATUS                  (1UL << 7)
 404 #define PIPE_VSYNC_CLEAR                        (1UL << 9)
 405 #define PIPE_VSYNC_STATUS                       (1UL << 9)
 406 #define PIPE_HDMI_AUDIO_UNDERRUN_STATUS         (1UL << 10)
 407 #define PIPE_HDMI_AUDIO_BUFFER_DONE_STATUS      (1UL << 11)
 408 #define PIPE_VBLANK_INTERRUPT_ENABLE            (1UL << 17)
 409 #define PIPE_START_VBLANK_INTERRUPT_ENABLE      (1UL << 18)
 410 #define PIPE_TE_ENABLE                          (1UL << 22)
 411 #define PIPE_DPST_EVENT_ENABLE                  (1UL << 23)
 412 #define PIPE_VSYNC_ENABL                        (1UL << 25)
 413 #define PIPE_HDMI_AUDIO_UNDERRUN                (1UL << 26)
 414 #define PIPE_HDMI_AUDIO_BUFFER_DONE             (1UL << 27)
 415 #define PIPE_HDMI_AUDIO_INT_MASK                (PIPE_HDMI_AUDIO_UNDERRUN | \
 416                                                 PIPE_HDMI_AUDIO_BUFFER_DONE)
 417 #define PIPE_EVENT_MASK ((1 << 29)|(1 << 28)|(1 << 27)|(1 << 26)|(1 << 24)|(1 << 23)|(1 << 22)|(1 << 21)|(1 << 20)|(1 << 16))
 418 #define PIPE_VBLANK_MASK ((1 << 25)|(1 << 24)|(1 << 18)|(1 << 17))
 419 #define HISTOGRAM_INT_CONTROL           0x61268
 420 #define HISTOGRAM_BIN_DATA              0X61264
 421 #define HISTOGRAM_LOGIC_CONTROL         0x61260
 422 #define PWM_CONTROL_LOGIC               0x61250
 423 #define PIPE_HOTPLUG_INTERRUPT_STATUS           (1UL << 10)
 424 #define HISTOGRAM_INTERRUPT_ENABLE              (1UL << 31)
 425 #define HISTOGRAM_LOGIC_ENABLE                  (1UL << 31)
 426 #define PWM_LOGIC_ENABLE                        (1UL << 31)
 427 #define PWM_PHASEIN_ENABLE                      (1UL << 25)
 428 #define PWM_PHASEIN_INT_ENABLE                  (1UL << 24)
 429 #define PWM_PHASEIN_VB_COUNT                    0x00001f00
 430 #define PWM_PHASEIN_INC                         0x0000001f
 431 #define HISTOGRAM_INT_CTRL_CLEAR                (1UL << 30)
 432 #define DPST_YUV_LUMA_MODE                      0
 433
 434 struct dpst_ie_histogram_control {
 435         union {
 436                 uint32_t data;
 437                 struct {
 438                         uint32_t bin_reg_index:7;
 439                         uint32_t reserved:4;
 440                         uint32_t bin_reg_func_select:1;
 441                         uint32_t sync_to_phase_in:1;
 442                         uint32_t alt_enhancement_mode:2;
 443                         uint32_t reserved1:1;
 444                         uint32_t sync_to_phase_in_count:8;
 445                         uint32_t histogram_mode_select:1;
 446                         uint32_t reserved2:4;
 447                         uint32_t ie_pipe_assignment:1;
 448                         uint32_t ie_mode_table_enabled:1;
 449                         uint32_t ie_histogram_enable:1;
 450                 };
 451         };
 452 };
 453
 454 struct dpst_guardband {
 455         union {
 456                 uint32_t data;
 457                 struct {
 458                         uint32_t guardband:22;
 459                         uint32_t guardband_interrupt_delay:8;
 460                         uint32_t interrupt_status:1;
 461                         uint32_t interrupt_enable:1;
 462                 };
 463         };
 464 };
 465
 466 #define PIPEAFRAMEHIGH          0x70040
 467 #define PIPEAFRAMEPIXEL         0x70044
 468 #define PIPEBFRAMEHIGH          0x71040
 469 #define PIPEBFRAMEPIXEL         0x71044
 470 #define PIPECFRAMEHIGH          0x72040
 471 #define PIPECFRAMEPIXEL         0x72044
 472 #define PIPE_FRAME_HIGH_MASK    0x0000ffff
 473 #define PIPE_FRAME_HIGH_SHIFT   0
 474 #define PIPE_FRAME_LOW_MASK     0xff000000
 475 #define PIPE_FRAME_LOW_SHIFT    24
 476 #define PIPE_PIXEL_MASK         0x00ffffff
 477 #define PIPE_PIXEL_SHIFT        0
 478
 479 #define DSPARB                  0x70030
 480 #define DSPFW1                  0x70034
 481 #define DSPFW2                  0x70038
 482 #define DSPFW3                  0x7003c
 483 #define DSPFW4                  0x70050
 484 #define DSPFW5                  0x70054
 485 #define DSPFW6                  0x70058
 486 #define DSPCHICKENBIT           0x70400
 487 #define DSPACNTR                0x70180
 488 #define DSPBCNTR                0x71180
 489 #define DSPCCNTR                0x72180
 490 #define DISPLAY_PLANE_ENABLE                    (1 << 31)
 491 #define DISPLAY_PLANE_DISABLE                   0
 492 #define DISPPLANE_GAMMA_ENABLE                  (1 << 30)
 493 #define DISPPLANE_GAMMA_DISABLE                 0
 494 #define DISPPLANE_PIXFORMAT_MASK                (0xf << 26)
 495 #define DISPPLANE_8BPP                          (0x2 << 26)
 496 #define DISPPLANE_15_16BPP                      (0x4 << 26)
 497 #define DISPPLANE_16BPP                         (0x5 << 26)
 498 #define DISPPLANE_32BPP_NO_ALPHA                (0x6 << 26)
 499 #define DISPPLANE_32BPP                         (0x7 << 26)
 500 #define DISPPLANE_STEREO_ENABLE                 (1 << 25)
 501 #define DISPPLANE_STEREO_DISABLE                0
 502 #define DISPPLANE_SEL_PIPE_MASK                 (1 << 24)
 503 #define DISPPLANE_SEL_PIPE_POS                  24
 504 #define DISPPLANE_SEL_PIPE_A                    0
 505 #define DISPPLANE_SEL_PIPE_B                    (1 << 24)
 506 #define DISPPLANE_SRC_KEY_ENABLE                (1 << 22)
 507 #define DISPPLANE_SRC_KEY_DISABLE               0
 508 #define DISPPLANE_LINE_DOUBLE                   (1 << 20)
 509 #define DISPPLANE_NO_LINE_DOUBLE                0
 510 #define DISPPLANE_STEREO_POLARITY_FIRST         0
 511 #define DISPPLANE_STEREO_POLARITY_SECOND        (1 << 18)
 512 /* plane B only */
 513 #define DISPPLANE_ALPHA_TRANS_ENABLE            (1 << 15)
 514 #define DISPPLANE_ALPHA_TRANS_DISABLE           0
 515 #define DISPPLANE_SPRITE_ABOVE_DISPLAYA         0
 516 #define DISPPLANE_SPRITE_ABOVE_OVERLAY          (1)
 517 #define DISPPLANE_BOTTOM                        (4)
 518
 519 #define DSPABASE                0x70184
 520 #define DSPALINOFF              0x70184
 521 #define DSPASTRIDE              0x70188
 522
 523 #define DSPBBASE                0x71184
 524 #define DSPBLINOFF              0X71184
 525 #define DSPBADDR                DSPBBASE
 526 #define DSPBSTRIDE              0x71188
 527
 528 #define DSPCBASE                0x72184
 529 #define DSPCLINOFF              0x72184
 530 #define DSPCSTRIDE              0x72188
 531
 532 #define DSPAKEYVAL              0x70194
 533 #define DSPAKEYMASK             0x70198
 534
 535 #define DSPAPOS                 0x7018C /* reserved */
 536 #define DSPASIZE                0x70190
 537 #define DSPBPOS                 0x7118C
 538 #define DSPBSIZE                0x71190
 539 #define DSPCPOS                 0x7218C
 540 #define DSPCSIZE                0x72190
 541
 542 #define DSPASURF                0x7019C
 543 #define DSPATILEOFF             0x701A4
 544
 545 #define DSPBSURF                0x7119C
 546 #define DSPBTILEOFF             0x711A4
 547
 548 #define DSPCSURF                0x7219C
 549 #define DSPCTILEOFF             0x721A4
 550 #define DSPCKEYMAXVAL           0x721A0
 551 #define DSPCKEYMINVAL           0x72194
 552 #define DSPCKEYMSK              0x72198
 553
 554 #define VGACNTRL                0x71400
 555 #define VGA_DISP_DISABLE                (1 << 31)
 556 #define VGA_2X_MODE                     (1 << 30)
 557 #define VGA_PIPE_B_SELECT               (1 << 29)
 558
 559 /*
 560  * Overlay registers
 561  */
 562 #define OV_C_OFFSET             0x08000
 563 #define OV_OVADD                0x30000
 564 #define OV_DOVASTA              0x30008
 565 # define OV_PIPE_SELECT                 ((1 << 6)|(1 << 7))
 566 # define OV_PIPE_SELECT_POS             6
 567 # define OV_PIPE_A                      0
 568 # define OV_PIPE_C                      1
 569 #define OV_OGAMC5               0x30010
 570 #define OV_OGAMC4               0x30014
 571 #define OV_OGAMC3               0x30018
 572 #define OV_OGAMC2               0x3001C
 573 #define OV_OGAMC1               0x30020
 574 #define OV_OGAMC0               0x30024
 575 #define OVC_OVADD               0x38000
 576 #define OVC_DOVCSTA             0x38008
 577 #define OVC_OGAMC5              0x38010
 578 #define OVC_OGAMC4              0x38014
 579 #define OVC_OGAMC3              0x38018
 580 #define OVC_OGAMC2              0x3801C
 581 #define OVC_OGAMC1              0x38020
 582 #define OVC_OGAMC0              0x38024
 583
 584 /*
 585  * Some BIOS scratch area registers.  The 845 (and 830?) store the amount
 586  * of video memory available to the BIOS in SWF1.
 587  */
 588 #define SWF0                    0x71410
 589 #define SWF1                    0x71414
 590 #define SWF2                    0x71418
 591 #define SWF3                    0x7141c
 592 #define SWF4                    0x71420
 593 #define SWF5                    0x71424
 594 #define SWF6                    0x71428
 595
 596 /*
 597  * 855 scratch registers.
 598  */
 599 #define SWF00                   0x70410
 600 #define SWF01                   0x70414
 601 #define SWF02                   0x70418
 602 #define SWF03                   0x7041c
 603 #define SWF04                   0x70420
 604 #define SWF05                   0x70424
 605 #define SWF06                   0x70428
 606
 607 #define SWF10                   SWF0
 608 #define SWF11                   SWF1
 609 #define SWF12                   SWF2
 610 #define SWF13                   SWF3
 611 #define SWF14                   SWF4
 612 #define SWF15                   SWF5
 613 #define SWF16                   SWF6
 614
 615 #define SWF30                   0x72414
 616 #define SWF31                   0x72418
 617 #define SWF32                   0x7241c
 618
 619
 620 /*
 621  * Palette registers
 622  */
 623 #define PALETTE_A               0x0a000
 624 #define PALETTE_B               0x0a800
 625 #define PALETTE_C               0x0ac00
 626
 627 /* Cursor A & B regs */
 628 #define CURACNTR                0x70080
 629 #define CURSOR_MODE_DISABLE             0x00
 630 #define CURSOR_MODE_64_32B_AX           0x07
 631 #define CURSOR_MODE_64_ARGB_AX          ((1 << 5) | CURSOR_MODE_64_32B_AX)
 632 #define MCURSOR_GAMMA_ENABLE            (1 << 26)
 633 #define CURABASE                0x70084
 634 #define CURAPOS                 0x70088
 635 #define CURSOR_POS_MASK                 0x007FF
 636 #define CURSOR_POS_SIGN                 0x8000
 637 #define CURSOR_X_SHIFT                  0
 638 #define CURSOR_Y_SHIFT                  16
 639 #define CURBCNTR                0x700c0
 640 #define CURBBASE                0x700c4
 641 #define CURBPOS                 0x700c8
 642 #define CURCCNTR                0x700e0
 643 #define CURCBASE                0x700e4
 644 #define CURCPOS                 0x700e8
 645
 646 /*
 647  * Interrupt Registers
 648  */
 649 #define IER                     0x020a0
 650 #define IIR                     0x020a4
 651 #define IMR                     0x020a8
 652 #define ISR                     0x020ac
 653
 654 /*
 655  * MOORESTOWN delta registers
 656  */
 657 #define MRST_DPLL_A             0x0f014
 658 #define MDFLD_DPLL_B            0x0f018
 659 #define MDFLD_INPUT_REF_SEL             (1 << 14)
 660 #define MDFLD_VCO_SEL                   (1 << 16)
 661 #define DPLLA_MODE_LVDS                 (2 << 26)       /* mrst */
 662 #define MDFLD_PLL_LATCHEN               (1 << 28)
 663 #define MDFLD_PWR_GATE_EN               (1 << 30)
 664 #define MDFLD_P1_MASK                   (0x1FF << 17)
 665 #define MRST_FPA0               0x0f040
 666 #define MRST_FPA1               0x0f044
 667 #define MDFLD_DPLL_DIV0         0x0f048
 668 #define MDFLD_DPLL_DIV1         0x0f04c
 669 #define MRST_PERF_MODE          0x020f4
 670
 671 /*
 672  * MEDFIELD HDMI registers
 673  */
 674 #define HDMIPHYMISCCTL          0x61134
 675 #define HDMI_PHY_POWER_DOWN             0x7f
 676 #define HDMIB_CONTROL           0x61140
 677 #define HDMIB_PORT_EN                   (1 << 31)
 678 #define HDMIB_PIPE_B_SELECT             (1 << 30)
 679 #define HDMIB_NULL_PACKET               (1 << 9)
 680 #define HDMIB_HDCP_PORT                 (1 << 5)
 681
 682 /* #define LVDS                 0x61180 */
 683 #define MRST_PANEL_8TO6_DITHER_ENABLE   (1 << 25)
 684 #define MRST_PANEL_24_DOT_1_FORMAT      (1 << 24)
 685 #define LVDS_A3_POWER_UP_0_OUTPUT       (1 << 6)
 686
 687 #define MIPI                    0x61190
 688 #define MIPI_C                  0x62190
 689 #define MIPI_PORT_EN                    (1 << 31)
 690 /* Turns on border drawing to allow centered display. */
 691 #define SEL_FLOPPED_HSTX                (1 << 23)
 692 #define PASS_FROM_SPHY_TO_AFE           (1 << 16)
 693 #define MIPI_BORDER_EN                  (1 << 15)
 694 #define MIPIA_3LANE_MIPIC_1LANE         0x1
 695 #define MIPIA_2LANE_MIPIC_2LANE         0x2
 696 #define TE_TRIGGER_DSI_PROTOCOL         (1 << 2)
 697 #define TE_TRIGGER_GPIO_PIN             (1 << 3)
 698 #define MIPI_TE_COUNT           0x61194
 699
 700 /* #define PP_CONTROL   0x61204 */
 701 #define POWER_DOWN_ON_RESET             (1 << 1)
 702
 703 /* #define PFIT_CONTROL 0x61230 */
 704 #define PFIT_PIPE_SELECT                (3 << 29)
 705 #define PFIT_PIPE_SELECT_SHIFT          (29)
 706
 707 /* #define BLC_PWM_CTL          0x61254 */
 708 #define MRST_BACKLIGHT_MODULATION_FREQ_SHIFT    (16)
 709 #define MRST_BACKLIGHT_MODULATION_FREQ_MASK     (0xffff << 16)
 710
 711 /* #define PIPEACONF 0x70008 */
 712 #define PIPEACONF_PIPE_STATE            (1 << 30)
 713 /* #define DSPACNTR             0x70180 */
 714
 715 #define MRST_DSPABASE           0x7019c
 716 #define MRST_DSPBBASE           0x7119c
 717 #define MDFLD_DSPCBASE          0x7219c
 718
 719 /*
 720  * Moorestown registers.
 721  */
 722
 723 /*
 724  *      MIPI IP registers
 725  */
 726 #define MIPIC_REG_OFFSET                0x800
 727
 728 #define DEVICE_READY_REG                0xb000
 729 #define LP_OUTPUT_HOLD                          (1 << 16)
 730 #define EXIT_ULPS_DEV_READY                     0x3
 731 #define LP_OUTPUT_HOLD_RELEASE                  0x810000
 732 # define ENTERING_ULPS                          (2 << 1)
 733 # define EXITING_ULPS                           (1 << 1)
 734 # define ULPS_MASK                              (3 << 1)
 735 # define BUS_POSSESSION                         (1 << 3)
 736 #define INTR_STAT_REG                   0xb004
 737 #define RX_SOT_ERROR                            (1 << 0)
 738 #define RX_SOT_SYNC_ERROR                       (1 << 1)
 739 #define RX_ESCAPE_MODE_ENTRY_ERROR              (1 << 3)
 740 #define RX_LP_TX_SYNC_ERROR                     (1 << 4)
 741 #define RX_HS_RECEIVE_TIMEOUT_ERROR             (1 << 5)
 742 #define RX_FALSE_CONTROL_ERROR                  (1 << 6)
 743 #define RX_ECC_SINGLE_BIT_ERROR                 (1 << 7)
 744 #define RX_ECC_MULTI_BIT_ERROR                  (1 << 8)
 745 #define RX_CHECKSUM_ERROR                       (1 << 9)
 746 #define RX_DSI_DATA_TYPE_NOT_RECOGNIZED         (1 << 10)
 747 #define RX_DSI_VC_ID_INVALID                    (1 << 11)
 748 #define TX_FALSE_CONTROL_ERROR                  (1 << 12)
 749 #define TX_ECC_SINGLE_BIT_ERROR                 (1 << 13)
 750 #define TX_ECC_MULTI_BIT_ERROR                  (1 << 14)
 751 #define TX_CHECKSUM_ERROR                       (1 << 15)
 752 #define TX_DSI_DATA_TYPE_NOT_RECOGNIZED         (1 << 16)
 753 #define TX_DSI_VC_ID_INVALID                    (1 << 17)
 754 #define HIGH_CONTENTION                         (1 << 18)
 755 #define LOW_CONTENTION                          (1 << 19)
 756 #define DPI_FIFO_UNDER_RUN                      (1 << 20)
 757 #define HS_TX_TIMEOUT                           (1 << 21)
 758 #define LP_RX_TIMEOUT                           (1 << 22)
 759 #define TURN_AROUND_ACK_TIMEOUT                 (1 << 23)
 760 #define ACK_WITH_NO_ERROR                       (1 << 24)
 761 #define HS_GENERIC_WR_FIFO_FULL                 (1 << 27)
 762 #define LP_GENERIC_WR_FIFO_FULL                 (1 << 28)
 763 #define SPL_PKT_SENT                            (1 << 30)
 764 #define INTR_EN_REG                     0xb008
 765 #define DSI_FUNC_PRG_REG                0xb00c
 766 #define DPI_CHANNEL_NUMBER_POS                  0x03
 767 #define DBI_CHANNEL_NUMBER_POS                  0x05
 768 #define FMT_DPI_POS                             0x07
 769 #define FMT_DBI_POS                             0x0A
 770 #define DBI_DATA_WIDTH_POS                      0x0D
 771
 772 /* DPI PIXEL FORMATS */
 773 #define RGB_565_FMT                             0x01    /* RGB 565 FORMAT */
 774 #define RGB_666_FMT                             0x02    /* RGB 666 FORMAT */
 775 #define LRGB_666_FMT                            0x03    /* RGB LOOSELY PACKED
 776                                                          * 666 FORMAT
 777                                                          */
 778 #define RGB_888_FMT                             0x04    /* RGB 888 FORMAT */
 779 #define VIRTUAL_CHANNEL_NUMBER_0                0x00    /* Virtual channel 0 */
 780 #define VIRTUAL_CHANNEL_NUMBER_1                0x01    /* Virtual channel 1 */
 781 #define VIRTUAL_CHANNEL_NUMBER_2                0x02    /* Virtual channel 2 */
 782 #define VIRTUAL_CHANNEL_NUMBER_3                0x03    /* Virtual channel 3 */
 783
 784 #define DBI_NOT_SUPPORTED                       0x00    /* command mode
 785                                                          * is not supported
 786                                                          */
 787 #define DBI_DATA_WIDTH_16BIT                    0x01    /* 16 bit data */
 788 #define DBI_DATA_WIDTH_9BIT                     0x02    /* 9 bit data */
 789 #define DBI_DATA_WIDTH_8BIT                     0x03    /* 8 bit data */
 790 #define DBI_DATA_WIDTH_OPT1                     0x04    /* option 1 */
 791 #define DBI_DATA_WIDTH_OPT2                     0x05    /* option 2 */
 792
 793 #define HS_TX_TIMEOUT_REG               0xb010
 794 #define LP_RX_TIMEOUT_REG               0xb014
 795 #define TURN_AROUND_TIMEOUT_REG         0xb018
 796 #define DEVICE_RESET_REG                0xb01C
 797 #define DPI_RESOLUTION_REG              0xb020
 798 #define RES_V_POS                               0x10
 799 #define DBI_RESOLUTION_REG              0xb024 /* Reserved for MDFLD */
 800 #define HORIZ_SYNC_PAD_COUNT_REG        0xb028
 801 #define HORIZ_BACK_PORCH_COUNT_REG      0xb02C
 802 #define HORIZ_FRONT_PORCH_COUNT_REG     0xb030
 803 #define HORIZ_ACTIVE_AREA_COUNT_REG     0xb034
 804 #define VERT_SYNC_PAD_COUNT_REG         0xb038
 805 #define VERT_BACK_PORCH_COUNT_REG       0xb03c
 806 #define VERT_FRONT_PORCH_COUNT_REG      0xb040
 807 #define HIGH_LOW_SWITCH_COUNT_REG       0xb044
 808 #define DPI_CONTROL_REG                 0xb048
 809 #define DPI_SHUT_DOWN                           (1 << 0)
 810 #define DPI_TURN_ON                             (1 << 1)
 811 #define DPI_COLOR_MODE_ON                       (1 << 2)
 812 #define DPI_COLOR_MODE_OFF                      (1 << 3)
 813 #define DPI_BACK_LIGHT_ON                       (1 << 4)
 814 #define DPI_BACK_LIGHT_OFF                      (1 << 5)
 815 #define DPI_LP                                  (1 << 6)
 816 #define DPI_DATA_REG                    0xb04c
 817 #define DPI_BACK_LIGHT_ON_DATA                  0x07
 818 #define DPI_BACK_LIGHT_OFF_DATA                 0x17
 819 #define INIT_COUNT_REG                  0xb050
 820 #define MAX_RET_PAK_REG                 0xb054
 821 #define VIDEO_FMT_REG                   0xb058
 822 #define COMPLETE_LAST_PCKT                      (1 << 2)
 823 #define EOT_DISABLE_REG                 0xb05c
 824 #define ENABLE_CLOCK_STOPPING                   (1 << 1)
 825 #define LP_BYTECLK_REG                  0xb060
 826 #define LP_GEN_DATA_REG                 0xb064
 827 #define HS_GEN_DATA_REG                 0xb068
 828 #define LP_GEN_CTRL_REG                 0xb06C
 829 #define HS_GEN_CTRL_REG                 0xb070
 830 #define DCS_CHANNEL_NUMBER_POS          0x6
 831 #define MCS_COMMANDS_POS                0x8
 832 #define WORD_COUNTS_POS                 0x8
 833 #define MCS_PARAMETER_POS                       0x10
 834 #define GEN_FIFO_STAT_REG               0xb074
 835 #define HS_DATA_FIFO_FULL                       (1 << 0)
 836 #define HS_DATA_FIFO_HALF_EMPTY                 (1 << 1)
 837 #define HS_DATA_FIFO_EMPTY                      (1 << 2)
 838 #define LP_DATA_FIFO_FULL                       (1 << 8)
 839 #define LP_DATA_FIFO_HALF_EMPTY                 (1 << 9)
 840 #define LP_DATA_FIFO_EMPTY                      (1 << 10)
 841 #define HS_CTRL_FIFO_FULL                       (1 << 16)
 842 #define HS_CTRL_FIFO_HALF_EMPTY                 (1 << 17)
 843 #define HS_CTRL_FIFO_EMPTY                      (1 << 18)
 844 #define LP_CTRL_FIFO_FULL                       (1 << 24)
 845 #define LP_CTRL_FIFO_HALF_EMPTY                 (1 << 25)
 846 #define LP_CTRL_FIFO_EMPTY                      (1 << 26)
 847 #define DBI_FIFO_EMPTY                          (1 << 27)
 848 #define DPI_FIFO_EMPTY                          (1 << 28)
 849 #define HS_LS_DBI_ENABLE_REG            0xb078
 850 #define TXCLKESC_REG                    0xb07c
 851 #define DPHY_PARAM_REG                  0xb080
 852 #define DBI_BW_CTRL_REG                 0xb084
 853 #define CLK_LANE_SWT_REG                0xb088
 854
 855 /*
 856  * MIPI Adapter registers
 857  */
 858 #define MIPI_CONTROL_REG                0xb104
 859 #define MIPI_2X_CLOCK_BITS                      ((1 << 0) | (1 << 1))
 860 #define MIPI_DATA_ADDRESS_REG           0xb108
 861 #define MIPI_DATA_LENGTH_REG            0xb10C
 862 #define MIPI_COMMAND_ADDRESS_REG        0xb110
 863 #define MIPI_COMMAND_LENGTH_REG         0xb114
 864 #define MIPI_READ_DATA_RETURN_REG0      0xb118
 865 #define MIPI_READ_DATA_RETURN_REG1      0xb11C
 866 #define MIPI_READ_DATA_RETURN_REG2      0xb120
 867 #define MIPI_READ_DATA_RETURN_REG3      0xb124
 868 #define MIPI_READ_DATA_RETURN_REG4      0xb128
 869 #define MIPI_READ_DATA_RETURN_REG5      0xb12C
 870 #define MIPI_READ_DATA_RETURN_REG6      0xb130
 871 #define MIPI_READ_DATA_RETURN_REG7      0xb134
 872 #define MIPI_READ_DATA_VALID_REG        0xb138
 873
 874 /* DBI COMMANDS */
 875 #define soft_reset                      0x01
 876 /*
 877  *      The display module performs a software reset.
 878  *      Registers are written with their SW Reset default values.
 879  */
 880 #define get_power_mode                  0x0a
 881 /*
 882  *      The display module returns the current power mode
 883  */
 884 #define get_address_mode                0x0b
 885 /*
 886  *      The display module returns the current status.
 887  */
 888 #define get_pixel_format                0x0c
 889 /*
 890  *      This command gets the pixel format for the RGB image data
 891  *      used by the interface.
 892  */
 893 #define get_display_mode                0x0d
 894 /*
 895  *      The display module returns the Display Image Mode status.
 896  */
 897 #define get_signal_mode                 0x0e
 898 /*
 899  *      The display module returns the Display Signal Mode.
 900  */
 901 #define get_diagnostic_result           0x0f
 902 /*
 903  *      The display module returns the self-diagnostic results following
 904  *      a Sleep Out command.
 905  */
 906 #define enter_sleep_mode                0x10
 907 /*
 908  *      This command causes the display module to enter the Sleep mode.
 909  *      In this mode, all unnecessary blocks inside the display module are
 910  *      disabled except interface communication. This is the lowest power
 911  *      mode the display module supports.
 912  */
 913 #define exit_sleep_mode                 0x11
 914 /*
 915  *      This command causes the display module to exit Sleep mode.
 916  *      All blocks inside the display module are enabled.
 917  */
 918 #define enter_partial_mode              0x12
 919 /*
 920  *      This command causes the display module to enter the Partial Display
 921  *      Mode. The Partial Display Mode window is described by the
 922  *      set_partial_area command.
 923  */
 924 #define enter_normal_mode               0x13
 925 /*
 926  *      This command causes the display module to enter the Normal mode.
 927  *      Normal Mode is defined as Partial Display mode and Scroll mode are off
 928  */
 929 #define exit_invert_mode                0x20
 930 /*
 931  *      This command causes the display module to stop inverting the image
 932  *      data on the display device. The frame memory contents remain unchanged.
 933  *      No status bits are changed.
 934  */
 935 #define enter_invert_mode               0x21
 936 /*
 937  *      This command causes the display module to invert the image data only on
 938  *      the display device. The frame memory contents remain unchanged.
 939  *      No status bits are changed.
 940  */
 941 #define set_gamma_curve                 0x26
 942 /*
 943  *      This command selects the desired gamma curve for the display device.
 944  *      Four fixed gamma curves are defined in section DCS spec.
 945  */
 946 #define set_display_off                 0x28
 947 /* ************************************************************************* *\
 948 This command causes the display module to stop displaying the image data
 949 on the display device. The frame memory contents remain unchanged.
 950 No status bits are changed.
 951 \* ************************************************************************* */
 952 #define set_display_on                  0x29
 953 /* ************************************************************************* *\
 954 This command causes the display module to start displaying the image data
 955 on the display device. The frame memory contents remain unchanged.
 956 No status bits are changed.
 957 \* ************************************************************************* */
 958 #define set_column_address              0x2a
 959 /*
 960  *      This command defines the column extent of the frame memory accessed by
 961  *      the hostprocessor with the read_memory_continue and
 962  *      write_memory_continue commands.
 963  *      No status bits are changed.
 964  */
 965 #define set_page_addr                   0x2b
 966 /*
 967  *      This command defines the page extent of the frame memory accessed by
 968  *      the host processor with the write_memory_continue and
 969  *      read_memory_continue command.
 970  *      No status bits are changed.
 971  */
 972 #define write_mem_start                 0x2c
 973 /*
 974  *      This command transfers image data from the host processor to the
 975  *      display modules frame memory starting at the pixel location specified
 976  *      by preceding set_column_address and set_page_address commands.
 977  */
 978 #define set_partial_area                0x30
 979 /*
 980  *      This command defines the Partial Display mode s display area.
 981  *      There are two parameters associated with this command, the first
 982  *      defines the Start Row (SR) and the second the End Row (ER). SR and ER
 983  *      refer to the Frame Memory Line Pointer.
 984  */
 985 #define set_scroll_area                 0x33
 986 /*
 987  *      This command defines the display modules Vertical Scrolling Area.
 988  */
 989 #define set_tear_off                    0x34
 990 /*
 991  *      This command turns off the display modules Tearing Effect output
 992  *      signal on the TE signal line.
 993  */
 994 #define set_tear_on                     0x35
 995 /*
 996  *      This command turns on the display modules Tearing Effect output signal
 997  *      on the TE signal line.
 998  */
 999 #define set_address_mode                0x36
1000 /*
1001  *      This command sets the data order for transfers from the host processor
1002  *      to display modules frame memory,bits B[7:5] and B3, and from the
1003  *      display modules frame memory to the display device, bits B[2:0] and B4.
1004  */
1005 #define set_scroll_start                0x37
1006 /*
1007  *      This command sets the start of the vertical scrolling area in the frame
1008  *      memory. The vertical scrolling area is fully defined when this command
1009  *      is used with the set_scroll_area command The set_scroll_start command
1010  *      has one parameter, the Vertical Scroll Pointer. The VSP defines the
1011  *      line in the frame memory that is written to the display device as the
1012  *      first line of the vertical scroll area.
1013  */
1014 #define exit_idle_mode                  0x38
1015 /*
1016  *      This command causes the display module to exit Idle mode.
1017  */
1018 #define enter_idle_mode                 0x39
1019 /*
1020  *      This command causes the display module to enter Idle Mode.
1021  *      In Idle Mode, color expression is reduced. Colors are shown on the
1022  *      display device using the MSB of each of the R, G and B color
1023  *      components in the frame memory
1024  */
1025 #define set_pixel_format                0x3a
1026 /*
1027  *      This command sets the pixel format for the RGB image data used by the
1028  *      interface.
1029  *      Bits D[6:4]  DPI Pixel Format Definition
1030  *      Bits D[2:0]  DBI Pixel Format Definition
1031  *      Bits D7 and D3 are not used.
1032  */
1033 #define DCS_PIXEL_FORMAT_3bpp           0x1
1034 #define DCS_PIXEL_FORMAT_8bpp           0x2
1035 #define DCS_PIXEL_FORMAT_12bpp          0x3
1036 #define DCS_PIXEL_FORMAT_16bpp          0x5
1037 #define DCS_PIXEL_FORMAT_18bpp          0x6
1038 #define DCS_PIXEL_FORMAT_24bpp          0x7
1039
1040 #define write_mem_cont                  0x3c
1041
1042 /*
1043  *      This command transfers image data from the host processor to the
1044  *      display module's frame memory continuing from the pixel location
1045  *      following the previous write_memory_continue or write_memory_start
1046  *      command.
1047  */
1048 #define set_tear_scanline               0x44
1049 /*
1050  *      This command turns on the display modules Tearing Effect output signal
1051  *      on the TE signal line when the display module reaches line N.
1052  */
1053 #define get_scanline                    0x45
1054 /*
1055  *      The display module returns the current scanline, N, used to update the
1056  *       display device. The total number of scanlines on a display device is
1057  *      defined as VSYNC + VBP + VACT + VFP.The first scanline is defined as
1058  *      the first line of V Sync and is denoted as Line 0.
1059  *      When in Sleep Mode, the value returned by get_scanline is undefined.
1060  */
1061
1062 /* MCS or Generic COMMANDS */
1063 /* MCS/generic data type */
1064 #define GEN_SHORT_WRITE_0       0x03  /* generic short write, no parameters */
1065 #define GEN_SHORT_WRITE_1       0x13  /* generic short write, 1 parameters */
1066 #define GEN_SHORT_WRITE_2       0x23  /* generic short write, 2 parameters */
1067 #define GEN_READ_0              0x04  /* generic read, no parameters */
1068 #define GEN_READ_1              0x14  /* generic read, 1 parameters */
1069 #define GEN_READ_2              0x24  /* generic read, 2 parameters */
1070 #define GEN_LONG_WRITE          0x29  /* generic long write */
1071 #define MCS_SHORT_WRITE_0       0x05  /* MCS short write, no parameters */
1072 #define MCS_SHORT_WRITE_1       0x15  /* MCS short write, 1 parameters */
1073 #define MCS_READ                0x06  /* MCS read, no parameters */
1074 #define MCS_LONG_WRITE          0x39  /* MCS long write */
1075 /* MCS/generic commands */
1076 /* TPO MCS */
1077 #define write_display_profile           0x50
1078 #define write_display_brightness        0x51
1079 #define write_ctrl_display              0x53
1080 #define write_ctrl_cabc                 0x55
1081   #define UI_IMAGE              0x01
1082   #define STILL_IMAGE           0x02
1083   #define MOVING_IMAGE          0x03
1084 #define write_hysteresis                0x57
1085 #define write_gamma_setting             0x58
1086 #define write_cabc_min_bright           0x5e
1087 #define write_kbbc_profile              0x60
1088 /* TMD MCS */
1089 #define tmd_write_display_brightness 0x8c
1090
1091 /*
1092  *      This command is used to control ambient light, panel backlight
1093  *      brightness and gamma settings.
1094  */
1095 #define BRIGHT_CNTL_BLOCK_ON    (1 << 5)
1096 #define AMBIENT_LIGHT_SENSE_ON  (1 << 4)
1097 #define DISPLAY_DIMMING_ON      (1 << 3)
1098 #define BACKLIGHT_ON            (1 << 2)
1099 #define DISPLAY_BRIGHTNESS_AUTO (1 << 1)
1100 #define GAMMA_AUTO              (1 << 0)
1101
1102 /* DCS Interface Pixel Formats */
1103 #define DCS_PIXEL_FORMAT_3BPP   0x1
1104 #define DCS_PIXEL_FORMAT_8BPP   0x2
1105 #define DCS_PIXEL_FORMAT_12BPP  0x3
1106 #define DCS_PIXEL_FORMAT_16BPP  0x5
1107 #define DCS_PIXEL_FORMAT_18BPP  0x6
1108 #define DCS_PIXEL_FORMAT_24BPP  0x7
1109 /* ONE PARAMETER READ DATA */
1110 #define addr_mode_data          0xfc
1111 #define diag_res_data           0x00
1112 #define disp_mode_data          0x23
1113 #define pxl_fmt_data            0x77
1114 #define pwr_mode_data           0x74
1115 #define sig_mode_data           0x00
1116 /* TWO PARAMETERS READ DATA */
1117 #define scanline_data1          0xff
1118 #define scanline_data2          0xff
1119 #define NON_BURST_MODE_SYNC_PULSE       0x01    /* Non Burst Mode
1120                                                  * with Sync Pulse
1121                                                  */
1122 #define NON_BURST_MODE_SYNC_EVENTS      0x02    /* Non Burst Mode
1123                                                  * with Sync events
1124                                                  */
1125 #define BURST_MODE                      0x03    /* Burst Mode */
1126 #define DBI_COMMAND_BUFFER_SIZE         0x240   /* 0x32 */    /* 0x120 */
1127                                                 /* Allocate at least
1128                                                  * 0x100 Byte with 32
1129                                                  * byte alignment
1130                                                  */
1131 #define DBI_DATA_BUFFER_SIZE            0x120   /* Allocate at least
1132                                                  * 0x100 Byte with 32
1133                                                  * byte alignment
1134                                                  */
1135 #define DBI_CB_TIME_OUT                 0xFFFF
1136
1137 #define GEN_FB_TIME_OUT                 2000
1138
1139 #define SKU_83                          0x01
1140 #define SKU_100                         0x02
1141 #define SKU_100L                        0x04
1142 #define SKU_BYPASS                      0x08
1143
1144 #endif