drivers/net/wireless/ath/ath9k/pci.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/nl80211.h>
  18 #include <linux/pci.h>
  19 #include <linux/pci-aspm.h>
  20 #include <linux/ath9k_platform.h>
  21 #include "ath9k.h"
  22
  23 static DEFINE_PCI_DEVICE_TABLE(ath_pci_id_table) = {
  24         { PCI_VDEVICE(ATHEROS, 0x0023) }, /* PCI   */
  25         { PCI_VDEVICE(ATHEROS, 0x0024) }, /* PCI-E */
  26         { PCI_VDEVICE(ATHEROS, 0x0027) }, /* PCI   */
  27         { PCI_VDEVICE(ATHEROS, 0x0029) }, /* PCI   */
  28         { PCI_VDEVICE(ATHEROS, 0x002A) }, /* PCI-E */
  29         { PCI_VDEVICE(ATHEROS, 0x002B) }, /* PCI-E */
  30         { PCI_VDEVICE(ATHEROS, 0x002C) }, /* PCI-E 802.11n bonded out */
  31         { PCI_VDEVICE(ATHEROS, 0x002D) }, /* PCI   */
  32         { PCI_VDEVICE(ATHEROS, 0x002E) }, /* PCI-E */
  33         { PCI_VDEVICE(ATHEROS, 0x0030) }, /* PCI-E  AR9300 */
  34         { PCI_VDEVICE(ATHEROS, 0x0032) }, /* PCI-E  AR9485 */
  35         { 0 }
  36 };
  37
  38
  39 /* return bus cachesize in 4B word units */
  40 static void ath_pci_read_cachesize(struct ath_common *common, int *csz)
  41 {
  42         struct ath_softc *sc = (struct ath_softc *) common->priv;
  43         u8 u8tmp;
  44
  45         pci_read_config_byte(to_pci_dev(sc->dev), PCI_CACHE_LINE_SIZE, &u8tmp);
  46         *csz = (int)u8tmp;
  47
  48         /*
  49          * This check was put in to avoid "unpleasant" consequences if
  50          * the bootrom has not fully initialized all PCI devices.
  51          * Sometimes the cache line size register is not set
  52          */
  53
  54         if (*csz == 0)
  55                 *csz = DEFAULT_CACHELINE >> 2;   /* Use the default size */
  56 }
  57
  58 static bool ath_pci_eeprom_read(struct ath_common *common, u32 off, u16 *data)
  59 {
  60         struct ath_softc *sc = (struct ath_softc *) common->priv;
  61         struct ath9k_platform_data *pdata = sc->dev->platform_data;
  62
  63         if (pdata) {
  64                 if (off >= (ARRAY_SIZE(pdata->eeprom_data))) {
  65                         ath_err(common,
  66                                 "%s: eeprom read failed, offset %08x is out of range\n",
  67                                 __func__, off);
  68                 }
  69
  70                 *data = pdata->eeprom_data[off];
  71         } else {
  72                 struct ath_hw *ah = (struct ath_hw *) common->ah;
  73
  74                 common->ops->read(ah, AR5416_EEPROM_OFFSET +
  75                                       (off << AR5416_EEPROM_S));
  76
  77                 if (!ath9k_hw_wait(ah,
  78                                    AR_EEPROM_STATUS_DATA,
  79                                    AR_EEPROM_STATUS_DATA_BUSY |
  80                                    AR_EEPROM_STATUS_DATA_PROT_ACCESS, 0,
  81                                    AH_WAIT_TIMEOUT)) {
  82                         return false;
  83                 }
  84
  85                 *data = MS(common->ops->read(ah, AR_EEPROM_STATUS_DATA),
  86                            AR_EEPROM_STATUS_DATA_VAL);
  87         }
  88
  89         return true;
  90 }
  91
  92 static void ath_pci_extn_synch_enable(struct ath_common *common)
  93 {
  94         struct ath_softc *sc = (struct ath_softc *) common->priv;
  95         struct pci_dev *pdev = to_pci_dev(sc->dev);
  96         u8 lnkctl;
  97
  98         pci_read_config_byte(pdev, sc->sc_ah->caps.pcie_lcr_offset, &lnkctl);
  99         lnkctl |= PCI_EXP_LNKCTL_ES;
 100         pci_write_config_byte(pdev, sc->sc_ah->caps.pcie_lcr_offset, lnkctl);
 101 }
 102
 103 /* Need to be called after we discover btcoex capabilities */
 104 static void ath_pci_aspm_init(struct ath_common *common)
 105 {
 106         struct ath_softc *sc = (struct ath_softc *) common->priv;
 107         struct ath_hw *ah = sc->sc_ah;
 108         struct pci_dev *pdev = to_pci_dev(sc->dev);
 109         struct pci_dev *parent;
 110         int pos;
 111         u8 aspm;
 112
 113         pos = pci_pcie_cap(pdev);
 114         if (!pos)
 115                 return;
 116
 117         parent = pdev->bus->self;
 118
 119         if (ah->btcoex_hw.scheme != ATH_BTCOEX_CFG_NONE) {
 120                 /* Bluetooth coexistance requires disabling ASPM. */
 121                 pci_read_config_byte(pdev, pos + PCI_EXP_LNKCTL, &aspm);
 122                 aspm &= ~(PCIE_LINK_STATE_L0S | PCIE_LINK_STATE_L1);
 123                 pci_write_config_byte(pdev, pos + PCI_EXP_LNKCTL, aspm);
 124
 125                 /*
 126                  * Both upstream and downstream PCIe components should
 127                  * have the same ASPM settings.
 128                  */
 129                 if (WARN_ON(!parent))
 130                         return;
 131
 132                 pos = pci_pcie_cap(parent);
 133                 pci_read_config_byte(parent, pos + PCI_EXP_LNKCTL, &aspm);
 134                 aspm &= ~(PCIE_LINK_STATE_L0S | PCIE_LINK_STATE_L1);
 135                 pci_write_config_byte(parent, pos + PCI_EXP_LNKCTL, aspm);
 136
 137                 return;
 138         }
 139
 140         if (WARN_ON(!parent))
 141                 return;
 142
 143         pos = pci_pcie_cap(parent);
 144         pci_read_config_byte(parent, pos +  PCI_EXP_LNKCTL, &aspm);
 145         if (aspm & (PCIE_LINK_STATE_L0S | PCIE_LINK_STATE_L1)) {
 146                 ah->aspm_enabled = true;
 147                 /* Initialize PCIe PM and SERDES registers. */
 148                 ath9k_hw_configpcipowersave(ah, false);
 149         }
 150 }
 151
 152 static const struct ath_bus_ops ath_pci_bus_ops = {
 153         .ath_bus_type = ATH_PCI,
 154         .read_cachesize = ath_pci_read_cachesize,
 155         .eeprom_read = ath_pci_eeprom_read,
 156         .extn_synch_en = ath_pci_extn_synch_enable,
 157         .aspm_init = ath_pci_aspm_init,
 158 };
 159
 160 static int ath_pci_probe(struct pci_dev *pdev, const struct pci_device_id *id)
 161 {
 162         void __iomem *mem;
 163         struct ath_softc *sc;
 164         struct ieee80211_hw *hw;
 165         u8 csz;
 166         u32 val;
 167         int ret = 0;
 168         char hw_name[64];
 169
 170         if (pci_enable_device(pdev))
 171                 return -EIO;
 172
 173         ret =  pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 174         if (ret) {
 175                 printk(KERN_ERR "ath9k: 32-bit DMA not available\n");
 176                 goto err_dma;
 177         }
 178
 179         ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 180         if (ret) {
 181                 printk(KERN_ERR "ath9k: 32-bit DMA consistent "
 182                         "DMA enable failed\n");
 183                 goto err_dma;
 184         }
 185
 186         /*
 187          * Cache line size is used to size and align various
 188          * structures used to communicate with the hardware.
 189          */
 190         pci_read_config_byte(pdev, PCI_CACHE_LINE_SIZE, &csz);
 191         if (csz == 0) {
 192                 /*
 193                  * Linux 2.4.18 (at least) writes the cache line size
 194                  * register as a 16-bit wide register which is wrong.
 195                  * We must have this setup properly for rx buffer
 196                  * DMA to work so force a reasonable value here if it
 197                  * comes up zero.
 198                  */
 199                 csz = L1_CACHE_BYTES / sizeof(u32);
 200                 pci_write_config_byte(pdev, PCI_CACHE_LINE_SIZE, csz);
 201         }
 202         /*
 203          * The default setting of latency timer yields poor results,
 204          * set it to the value used by other systems. It may be worth
 205          * tweaking this setting more.
 206          */
 207         pci_write_config_byte(pdev, PCI_LATENCY_TIMER, 0xa8);
 208
 209         pci_set_master(pdev);
 210
 211         /*
 212          * Disable the RETRY_TIMEOUT register (0x41) to keep
 213          * PCI Tx retries from interfering with C3 CPU state.
 214          */
 215         pci_read_config_dword(pdev, 0x40, &val);
 216         if ((val & 0x0000ff00) != 0)
 217                 pci_write_config_dword(pdev, 0x40, val & 0xffff00ff);
 218
 219         ret = pci_request_region(pdev, 0, "ath9k");
 220         if (ret) {
 221                 dev_err(&pdev->dev, "PCI memory region reserve error\n");
 222                 ret = -ENODEV;
 223                 goto err_region;
 224         }
 225
 226         mem = pci_iomap(pdev, 0, 0);
 227         if (!mem) {
 228                 printk(KERN_ERR "PCI memory map error\n") ;
 229                 ret = -EIO;
 230                 goto err_iomap;
 231         }
 232
 233         hw = ieee80211_alloc_hw(sizeof(struct ath_softc), &ath9k_ops);
 234         if (!hw) {
 235                 dev_err(&pdev->dev, "No memory for ieee80211_hw\n");
 236                 ret = -ENOMEM;
 237                 goto err_alloc_hw;
 238         }
 239
 240         SET_IEEE80211_DEV(hw, &pdev->dev);
 241         pci_set_drvdata(pdev, hw);
 242
 243         sc = hw->priv;
 244         sc->hw = hw;
 245         sc->dev = &pdev->dev;
 246         sc->mem = mem;
 247
 248         /* Will be cleared in ath9k_start() */
 249         sc->sc_flags |= SC_OP_INVALID;
 250
 251         ret = request_irq(pdev->irq, ath_isr, IRQF_SHARED, "ath9k", sc);
 252         if (ret) {
 253                 dev_err(&pdev->dev, "request_irq failed\n");
 254                 goto err_irq;
 255         }
 256
 257         sc->irq = pdev->irq;
 258
 259         ret = ath9k_init_device(id->device, sc, &ath_pci_bus_ops);
 260         if (ret) {
 261                 dev_err(&pdev->dev, "Failed to initialize device\n");
 262                 goto err_init;
 263         }
 264
 265         ath9k_hw_name(sc->sc_ah, hw_name, sizeof(hw_name));
 266         wiphy_info(hw->wiphy, "%s mem=0x%lx, irq=%d\n",
 267                    hw_name, (unsigned long)mem, pdev->irq);
 268
 269         return 0;
 270
 271 err_init:
 272         free_irq(sc->irq, sc);
 273 err_irq:
 274         ieee80211_free_hw(hw);
 275 err_alloc_hw:
 276         pci_iounmap(pdev, mem);
 277 err_iomap:
 278         pci_release_region(pdev, 0);
 279 err_region:
 280         /* Nothing */
 281 err_dma:
 282         pci_disable_device(pdev);
 283         return ret;
 284 }
 285
 286 static void ath_pci_remove(struct pci_dev *pdev)
 287 {
 288         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
 289         struct ath_softc *sc = hw->priv;
 290         void __iomem *mem = sc->mem;
 291
 292         if (!is_ath9k_unloaded)
 293                 sc->sc_ah->ah_flags |= AH_UNPLUGGED;
 294         ath9k_deinit_device(sc);
 295         free_irq(sc->irq, sc);
 296         ieee80211_free_hw(sc->hw);
 297
 298         pci_iounmap(pdev, mem);
 299         pci_disable_device(pdev);
 300         pci_release_region(pdev, 0);
 301 }
 302
 303 #ifdef CONFIG_PM
 304
 305 static int ath_pci_suspend(struct device *device)
 306 {
 307         struct pci_dev *pdev = to_pci_dev(device);
 308         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
 309         struct ath_softc *sc = hw->priv;
 310
 311         ath9k_hw_set_gpio(sc->sc_ah, sc->sc_ah->led_pin, 1);
 312
 313         /* The device has to be moved to FULLSLEEP forcibly.
 314          * Otherwise the chip never moved to full sleep,
 315          * when no interface is up.
 316          */
 317         ath9k_hw_setpower(sc->sc_ah, ATH9K_PM_FULL_SLEEP);
 318
 319         return 0;
 320 }
 321
 322 static int ath_pci_resume(struct device *device)
 323 {
 324         struct pci_dev *pdev = to_pci_dev(device);
 325         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
 326         struct ath_softc *sc = hw->priv;
 327         u32 val;
 328
 329         /*
 330          * Suspend/Resume resets the PCI configuration space, so we have to
 331          * re-disable the RETRY_TIMEOUT register (0x41) to keep
 332          * PCI Tx retries from interfering with C3 CPU state
 333          */
 334         pci_read_config_dword(pdev, 0x40, &val);
 335         if ((val & 0x0000ff00) != 0)
 336                 pci_write_config_dword(pdev, 0x40, val & 0xffff00ff);
 337
 338         /* Enable LED */
 339         ath9k_hw_cfg_output(sc->sc_ah, sc->sc_ah->led_pin,
 340                             AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
 341         ath9k_hw_set_gpio(sc->sc_ah, sc->sc_ah->led_pin, 1);
 342
 343           /*
 344            * Reset key cache to sane defaults (all entries cleared) instead of
 345            * semi-random values after suspend/resume.
 346            */
 347         ath9k_ps_wakeup(sc);
 348         ath9k_init_crypto(sc);
 349         ath9k_ps_restore(sc);
 350
 351         sc->ps_idle = true;
 352         ath_radio_disable(sc, hw);
 353
 354         return 0;
 355 }
 356
 357 static const struct dev_pm_ops ath9k_pm_ops = {
 358         .suspend = ath_pci_suspend,
 359         .resume = ath_pci_resume,
 360         .freeze = ath_pci_suspend,
 361         .thaw = ath_pci_resume,
 362         .poweroff = ath_pci_suspend,
 363         .restore = ath_pci_resume,
 364 };
 365
 366 #define ATH9K_PM_OPS    (&ath9k_pm_ops)
 367
 368 #else /* !CONFIG_PM */
 369
 370 #define ATH9K_PM_OPS    NULL
 371
 372 #endif /* !CONFIG_PM */
 373
 374
 375 MODULE_DEVICE_TABLE(pci, ath_pci_id_table);
 376
 377 static struct pci_driver ath_pci_driver = {
 378         .name       = "ath9k",
 379         .id_table   = ath_pci_id_table,
 380         .probe      = ath_pci_probe,
 381         .remove     = ath_pci_remove,
 382         .driver.pm  = ATH9K_PM_OPS,
 383 };
 384
 385 int ath_pci_init(void)
 386 {
 387         return pci_register_driver(&ath_pci_driver);
 388 }
 389
 390 void ath_pci_exit(void)
 391 {
 392         pci_unregister_driver(&ath_pci_driver);
 393 }