drivers/net/wireless/ath/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22 #include <linux/io.h>
  23
  24 #include "mac.h"
  25 #include "ani.h"
  26 #include "eeprom.h"
  27 #include "calib.h"
  28 #include "reg.h"
  29 #include "phy.h"
  30 #include "btcoex.h"
  31
  32 #include "../regd.h"
  33
  34 #define ATHEROS_VENDOR_ID       0x168c
  35
  36 #define AR5416_DEVID_PCI        0x0023
  37 #define AR5416_DEVID_PCIE       0x0024
  38 #define AR9160_DEVID_PCI        0x0027
  39 #define AR9280_DEVID_PCI        0x0029
  40 #define AR9280_DEVID_PCIE       0x002a
  41 #define AR9285_DEVID_PCIE       0x002b
  42 #define AR2427_DEVID_PCIE       0x002c
  43 #define AR9287_DEVID_PCI        0x002d
  44 #define AR9287_DEVID_PCIE       0x002e
  45 #define AR9300_DEVID_PCIE       0x0030
  46 #define AR9300_DEVID_AR9340     0x0031
  47 #define AR9300_DEVID_AR9485_PCIE 0x0032
  48 #define AR9300_DEVID_AR9580     0x0033
  49 #define AR9300_DEVID_AR9462     0x0034
  50 #define AR9300_DEVID_AR9330     0x0035
  51 #define AR9485_DEVID_AR1111     0x0037
  52
  53 #define AR5416_AR9100_DEVID     0x000b
  54
  55 #define AR_SUBVENDOR_ID_NOG     0x0e11
  56 #define AR_SUBVENDOR_ID_NEW_A   0x7065
  57 #define AR5416_MAGIC            0x19641014
  58
  59 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
  60 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
  61 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
  62
  63 #define AR9300_NUM_BT_WEIGHTS   4
  64 #define AR9300_NUM_WLAN_WEIGHTS 4
  65
  66 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
  67
  68 #define ATH_DEFAULT_NOISE_FLOOR -95
  69
  70 #define ATH9K_RSSI_BAD                  -128
  71
  72 #define ATH9K_NUM_CHANNELS      38
  73
  74 /* Register read/write primitives */
  75 #define REG_WRITE(_ah, _reg, _val) \
  76         (_ah)->reg_ops.write((_ah), (_val), (_reg))
  77
  78 #define REG_READ(_ah, _reg) \
  79         (_ah)->reg_ops.read((_ah), (_reg))
  80
  81 #define REG_READ_MULTI(_ah, _addr, _val, _cnt)          \
  82         (_ah)->reg_ops.multi_read((_ah), (_addr), (_val), (_cnt))
  83
  84 #define REG_RMW(_ah, _reg, _set, _clr) \
  85         (_ah)->reg_ops.rmw((_ah), (_reg), (_set), (_clr))
  86
  87 #define ENABLE_REGWRITE_BUFFER(_ah)                                     \
  88         do {                                                            \
  89                 if ((_ah)->reg_ops.enable_write_buffer) \
  90                         (_ah)->reg_ops.enable_write_buffer((_ah)); \
  91         } while (0)
  92
  93 #define REGWRITE_BUFFER_FLUSH(_ah)                                      \
  94         do {                                                            \
  95                 if ((_ah)->reg_ops.write_flush)         \
  96                         (_ah)->reg_ops.write_flush((_ah));      \
  97         } while (0)
  98
  99 #define PR_EEP(_s, _val)                                                \
 100         do {                                                            \
 101                 len += snprintf(buf + len, size - len, "%20s : %10d\n", \
 102                                 _s, (_val));                            \
 103         } while (0)
 104
 105 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
 106 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
 107 #define REG_RMW_FIELD(_a, _r, _f, _v) \
 108         REG_RMW(_a, _r, (((_v) << _f##_S) & _f), (_f))
 109 #define REG_READ_FIELD(_a, _r, _f) \
 110         (((REG_READ(_a, _r) & _f) >> _f##_S))
 111 #define REG_SET_BIT(_a, _r, _f) \
 112         REG_RMW(_a, _r, (_f), 0)
 113 #define REG_CLR_BIT(_a, _r, _f) \
 114         REG_RMW(_a, _r, 0, (_f))
 115
 116 #define DO_DELAY(x) do {                                        \
 117                 if (((++(x) % 64) == 0) &&                      \
 118                     (ath9k_hw_common(ah)->bus_ops->ath_bus_type \
 119                         != ATH_USB))                            \
 120                         udelay(1);                              \
 121         } while (0)
 122
 123 #define REG_WRITE_ARRAY(iniarray, column, regWr) \
 124         ath9k_hw_write_array(ah, iniarray, column, &(regWr))
 125
 126 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
 127 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
 128 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
 129 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
 130 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
 131 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
 132 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
 133
 134 #define AR_GPIOD_MASK               0x00001FFF
 135 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
 136
 137 #define BASE_ACTIVATE_DELAY         100
 138 #define RTC_PLL_SETTLE_DELAY        (AR_SREV_9340(ah) ? 1000 : 100)
 139 #define COEF_SCALE_S                24
 140 #define HT40_CHANNEL_CENTER_SHIFT   10
 141
 142 #define ATH9K_ANTENNA0_CHAINMASK    0x1
 143 #define ATH9K_ANTENNA1_CHAINMASK    0x2
 144
 145 #define ATH9K_NUM_DMA_DEBUG_REGS    8
 146 #define ATH9K_NUM_QUEUES            10
 147
 148 #define MAX_RATE_POWER              63
 149 #define AH_WAIT_TIMEOUT             100000 /* (us) */
 150 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
 151 #define AH_TIME_QUANTUM             10
 152 #define AR_KEYTABLE_SIZE            128
 153 #define POWER_UP_TIME               10000
 154 #define SPUR_RSSI_THRESH            40
 155 #define UPPER_5G_SUB_BAND_START         5700
 156 #define MID_5G_SUB_BAND_START           5400
 157
 158 #define CAB_TIMEOUT_VAL             10
 159 #define BEACON_TIMEOUT_VAL          10
 160 #define MIN_BEACON_TIMEOUT_VAL      1
 161 #define SLEEP_SLOP                  3
 162
 163 #define INIT_CONFIG_STATUS          0x00000000
 164 #define INIT_RSSI_THR               0x00000700
 165 #define INIT_BCON_CNTRL_REG         0x00000000
 166
 167 #define TU_TO_USEC(_tu)             ((_tu) << 10)
 168
 169 #define ATH9K_HW_RX_HP_QDEPTH   16
 170 #define ATH9K_HW_RX_LP_QDEPTH   128
 171
 172 #define PAPRD_GAIN_TABLE_ENTRIES        32
 173 #define PAPRD_TABLE_SZ                  24
 174 #define PAPRD_IDEAL_AGC2_PWR_RANGE      0xe0
 175
 176 enum ath_hw_txq_subtype {
 177         ATH_TXQ_AC_BK = 0,
 178         ATH_TXQ_AC_BE = 1,
 179         ATH_TXQ_AC_VI = 2,
 180         ATH_TXQ_AC_VO = 3,
 181 };
 182
 183 enum ath_ini_subsys {
 184         ATH_INI_PRE = 0,
 185         ATH_INI_CORE,
 186         ATH_INI_POST,
 187         ATH_INI_NUM_SPLIT,
 188 };
 189
 190 enum ath9k_hw_caps {
 191         ATH9K_HW_CAP_HT                         = BIT(0),
 192         ATH9K_HW_CAP_RFSILENT                   = BIT(1),
 193         ATH9K_HW_CAP_CST                        = BIT(2),
 194         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(4),
 195         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(5),
 196         ATH9K_HW_CAP_EDMA                       = BIT(6),
 197         ATH9K_HW_CAP_RAC_SUPPORTED              = BIT(7),
 198         ATH9K_HW_CAP_LDPC                       = BIT(8),
 199         ATH9K_HW_CAP_FASTCLOCK                  = BIT(9),
 200         ATH9K_HW_CAP_SGI_20                     = BIT(10),
 201         ATH9K_HW_CAP_PAPRD                      = BIT(11),
 202         ATH9K_HW_CAP_ANT_DIV_COMB               = BIT(12),
 203         ATH9K_HW_CAP_2GHZ                       = BIT(13),
 204         ATH9K_HW_CAP_5GHZ                       = BIT(14),
 205         ATH9K_HW_CAP_APM                        = BIT(15),
 206         ATH9K_HW_CAP_RTT                        = BIT(16),
 207 };
 208
 209 struct ath9k_hw_capabilities {
 210         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
 211         u16 rts_aggr_limit;
 212         u8 tx_chainmask;
 213         u8 rx_chainmask;
 214         u8 max_txchains;
 215         u8 max_rxchains;
 216         u8 num_gpio_pins;
 217         u8 rx_hp_qdepth;
 218         u8 rx_lp_qdepth;
 219         u8 rx_status_len;
 220         u8 tx_desc_len;
 221         u8 txs_len;
 222         u16 pcie_lcr_offset;
 223         bool pcie_lcr_extsync_en;
 224 };
 225
 226 struct ath9k_ops_config {
 227         int dma_beacon_response_time;
 228         int sw_beacon_response_time;
 229         int additional_swba_backoff;
 230         int ack_6mb;
 231         u32 cwm_ignore_extcca;
 232         bool pcieSerDesWrite;
 233         u8 pcie_clock_req;
 234         u32 pcie_waen;
 235         u8 analog_shiftreg;
 236         u8 paprd_disable;
 237         u32 ofdm_trig_low;
 238         u32 ofdm_trig_high;
 239         u32 cck_trig_high;
 240         u32 cck_trig_low;
 241         u32 enable_ani;
 242         int serialize_regmode;
 243         bool rx_intr_mitigation;
 244         bool tx_intr_mitigation;
 245 #define SPUR_DISABLE            0
 246 #define SPUR_ENABLE_IOCTL       1
 247 #define SPUR_ENABLE_EEPROM      2
 248 #define AR_SPUR_5413_1          1640
 249 #define AR_SPUR_5413_2          1200
 250 #define AR_NO_SPUR              0x8000
 251 #define AR_BASE_FREQ_2GHZ       2300
 252 #define AR_BASE_FREQ_5GHZ       4900
 253 #define AR_SPUR_FEEQ_BOUND_HT40 19
 254 #define AR_SPUR_FEEQ_BOUND_HT20 10
 255         int spurmode;
 256         u16 spurchans[AR_EEPROM_MODAL_SPURS][2];
 257         u8 max_txtrig_level;
 258         u16 ani_poll_interval; /* ANI poll interval in ms */
 259 };
 260
 261 enum ath9k_int {
 262         ATH9K_INT_RX = 0x00000001,
 263         ATH9K_INT_RXDESC = 0x00000002,
 264         ATH9K_INT_RXHP = 0x00000001,
 265         ATH9K_INT_RXLP = 0x00000002,
 266         ATH9K_INT_RXNOFRM = 0x00000008,
 267         ATH9K_INT_RXEOL = 0x00000010,
 268         ATH9K_INT_RXORN = 0x00000020,
 269         ATH9K_INT_TX = 0x00000040,
 270         ATH9K_INT_TXDESC = 0x00000080,
 271         ATH9K_INT_TIM_TIMER = 0x00000100,
 272         ATH9K_INT_BB_WATCHDOG = 0x00000400,
 273         ATH9K_INT_TXURN = 0x00000800,
 274         ATH9K_INT_MIB = 0x00001000,
 275         ATH9K_INT_RXPHY = 0x00004000,
 276         ATH9K_INT_RXKCM = 0x00008000,
 277         ATH9K_INT_SWBA = 0x00010000,
 278         ATH9K_INT_BMISS = 0x00040000,
 279         ATH9K_INT_BNR = 0x00100000,
 280         ATH9K_INT_TIM = 0x00200000,
 281         ATH9K_INT_DTIM = 0x00400000,
 282         ATH9K_INT_DTIMSYNC = 0x00800000,
 283         ATH9K_INT_GPIO = 0x01000000,
 284         ATH9K_INT_CABEND = 0x02000000,
 285         ATH9K_INT_TSFOOR = 0x04000000,
 286         ATH9K_INT_GENTIMER = 0x08000000,
 287         ATH9K_INT_CST = 0x10000000,
 288         ATH9K_INT_GTT = 0x20000000,
 289         ATH9K_INT_FATAL = 0x40000000,
 290         ATH9K_INT_GLOBAL = 0x80000000,
 291         ATH9K_INT_BMISC = ATH9K_INT_TIM |
 292                 ATH9K_INT_DTIM |
 293                 ATH9K_INT_DTIMSYNC |
 294                 ATH9K_INT_TSFOOR |
 295                 ATH9K_INT_CABEND,
 296         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
 297                 ATH9K_INT_RXDESC |
 298                 ATH9K_INT_RXEOL |
 299                 ATH9K_INT_RXORN |
 300                 ATH9K_INT_TXURN |
 301                 ATH9K_INT_TXDESC |
 302                 ATH9K_INT_MIB |
 303                 ATH9K_INT_RXPHY |
 304                 ATH9K_INT_RXKCM |
 305                 ATH9K_INT_SWBA |
 306                 ATH9K_INT_BMISS |
 307                 ATH9K_INT_GPIO,
 308         ATH9K_INT_NOCARD = 0xffffffff
 309 };
 310
 311 #define CHANNEL_CW_INT    0x00002
 312 #define CHANNEL_CCK       0x00020
 313 #define CHANNEL_OFDM      0x00040
 314 #define CHANNEL_2GHZ      0x00080
 315 #define CHANNEL_5GHZ      0x00100
 316 #define CHANNEL_PASSIVE   0x00200
 317 #define CHANNEL_DYN       0x00400
 318 #define CHANNEL_HALF      0x04000
 319 #define CHANNEL_QUARTER   0x08000
 320 #define CHANNEL_HT20      0x10000
 321 #define CHANNEL_HT40PLUS  0x20000
 322 #define CHANNEL_HT40MINUS 0x40000
 323
 324 #define CHANNEL_A           (CHANNEL_5GHZ|CHANNEL_OFDM)
 325 #define CHANNEL_B           (CHANNEL_2GHZ|CHANNEL_CCK)
 326 #define CHANNEL_G           (CHANNEL_2GHZ|CHANNEL_OFDM)
 327 #define CHANNEL_G_HT20      (CHANNEL_2GHZ|CHANNEL_HT20)
 328 #define CHANNEL_A_HT20      (CHANNEL_5GHZ|CHANNEL_HT20)
 329 #define CHANNEL_G_HT40PLUS  (CHANNEL_2GHZ|CHANNEL_HT40PLUS)
 330 #define CHANNEL_G_HT40MINUS (CHANNEL_2GHZ|CHANNEL_HT40MINUS)
 331 #define CHANNEL_A_HT40PLUS  (CHANNEL_5GHZ|CHANNEL_HT40PLUS)
 332 #define CHANNEL_A_HT40MINUS (CHANNEL_5GHZ|CHANNEL_HT40MINUS)
 333 #define CHANNEL_ALL                             \
 334         (CHANNEL_OFDM|                          \
 335          CHANNEL_CCK|                           \
 336          CHANNEL_2GHZ |                         \
 337          CHANNEL_5GHZ |                         \
 338          CHANNEL_HT20 |                         \
 339          CHANNEL_HT40PLUS |                     \
 340          CHANNEL_HT40MINUS)
 341
 342 #define MAX_RTT_TABLE_ENTRY     6
 343 #define RTT_HIST_MAX            3
 344 struct ath9k_rtt_hist {
 345         u32 table[AR9300_MAX_CHAINS][RTT_HIST_MAX][MAX_RTT_TABLE_ENTRY];
 346         u8 num_readings;
 347 };
 348
 349 #define MAX_IQCAL_MEASUREMENT   8
 350 #define MAX_CL_TAB_ENTRY        16
 351
 352 struct ath9k_hw_cal_data {
 353         u16 channel;
 354         u32 channelFlags;
 355         u32 chanmode;
 356         int32_t CalValid;
 357         int8_t iCoff;
 358         int8_t qCoff;
 359         bool paprd_done;
 360         bool nfcal_pending;
 361         bool nfcal_interference;
 362         bool done_txiqcal_once;
 363         bool done_txclcal_once;
 364         u16 small_signal_gain[AR9300_MAX_CHAINS];
 365         u32 pa_table[AR9300_MAX_CHAINS][PAPRD_TABLE_SZ];
 366         u32 num_measures[AR9300_MAX_CHAINS];
 367         int tx_corr_coeff[MAX_IQCAL_MEASUREMENT][AR9300_MAX_CHAINS];
 368         u32 tx_clcal[AR9300_MAX_CHAINS][MAX_CL_TAB_ENTRY];
 369         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
 370         struct ath9k_rtt_hist rtt_hist;
 371 };
 372
 373 struct ath9k_channel {
 374         struct ieee80211_channel *chan;
 375         struct ar5416AniState ani;
 376         u16 channel;
 377         u32 channelFlags;
 378         u32 chanmode;
 379         s16 noisefloor;
 380 };
 381
 382 #define IS_CHAN_G(_c) ((((_c)->channelFlags & (CHANNEL_G)) == CHANNEL_G) || \
 383        (((_c)->channelFlags & CHANNEL_G_HT20) == CHANNEL_G_HT20) || \
 384        (((_c)->channelFlags & CHANNEL_G_HT40PLUS) == CHANNEL_G_HT40PLUS) || \
 385        (((_c)->channelFlags & CHANNEL_G_HT40MINUS) == CHANNEL_G_HT40MINUS))
 386 #define IS_CHAN_OFDM(_c) (((_c)->channelFlags & CHANNEL_OFDM) != 0)
 387 #define IS_CHAN_5GHZ(_c) (((_c)->channelFlags & CHANNEL_5GHZ) != 0)
 388 #define IS_CHAN_2GHZ(_c) (((_c)->channelFlags & CHANNEL_2GHZ) != 0)
 389 #define IS_CHAN_HALF_RATE(_c) (((_c)->channelFlags & CHANNEL_HALF) != 0)
 390 #define IS_CHAN_QUARTER_RATE(_c) (((_c)->channelFlags & CHANNEL_QUARTER) != 0)
 391 #define IS_CHAN_A_FAST_CLOCK(_ah, _c)                   \
 392         ((((_c)->channelFlags & CHANNEL_5GHZ) != 0) &&  \
 393          ((_ah)->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK))
 394
 395 /* These macros check chanmode and not channelFlags */
 396 #define IS_CHAN_B(_c) ((_c)->chanmode == CHANNEL_B)
 397 #define IS_CHAN_HT20(_c) (((_c)->chanmode == CHANNEL_A_HT20) || \
 398                           ((_c)->chanmode == CHANNEL_G_HT20))
 399 #define IS_CHAN_HT40(_c) (((_c)->chanmode == CHANNEL_A_HT40PLUS) ||     \
 400                           ((_c)->chanmode == CHANNEL_A_HT40MINUS) ||    \
 401                           ((_c)->chanmode == CHANNEL_G_HT40PLUS) ||     \
 402                           ((_c)->chanmode == CHANNEL_G_HT40MINUS))
 403 #define IS_CHAN_HT(_c) (IS_CHAN_HT20((_c)) || IS_CHAN_HT40((_c)))
 404
 405 enum ath9k_power_mode {
 406         ATH9K_PM_AWAKE = 0,
 407         ATH9K_PM_FULL_SLEEP,
 408         ATH9K_PM_NETWORK_SLEEP,
 409         ATH9K_PM_UNDEFINED
 410 };
 411
 412 enum ser_reg_mode {
 413         SER_REG_MODE_OFF = 0,
 414         SER_REG_MODE_ON = 1,
 415         SER_REG_MODE_AUTO = 2,
 416 };
 417
 418 enum ath9k_rx_qtype {
 419         ATH9K_RX_QUEUE_HP,
 420         ATH9K_RX_QUEUE_LP,
 421         ATH9K_RX_QUEUE_MAX,
 422 };
 423
 424 struct ath9k_beacon_state {
 425         u32 bs_nexttbtt;
 426         u32 bs_nextdtim;
 427         u32 bs_intval;
 428 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
 429         u32 bs_dtimperiod;
 430         u16 bs_cfpperiod;
 431         u16 bs_cfpmaxduration;
 432         u32 bs_cfpnext;
 433         u16 bs_timoffset;
 434         u16 bs_bmissthreshold;
 435         u32 bs_sleepduration;
 436         u32 bs_tsfoor_threshold;
 437 };
 438
 439 struct chan_centers {
 440         u16 synth_center;
 441         u16 ctl_center;
 442         u16 ext_center;
 443 };
 444
 445 enum {
 446         ATH9K_RESET_POWER_ON,
 447         ATH9K_RESET_WARM,
 448         ATH9K_RESET_COLD,
 449 };
 450
 451 struct ath9k_hw_version {
 452         u32 magic;
 453         u16 devid;
 454         u16 subvendorid;
 455         u32 macVersion;
 456         u16 macRev;
 457         u16 phyRev;
 458         u16 analog5GhzRev;
 459         u16 analog2GhzRev;
 460         enum ath_usb_dev usbdev;
 461 };
 462
 463 /* Generic TSF timer definitions */
 464
 465 #define ATH_MAX_GEN_TIMER       16
 466
 467 #define AR_GENTMR_BIT(_index)   (1 << (_index))
 468
 469 /*
 470  * Using de Bruijin sequence to look up 1's index in a 32 bit number
 471  * debruijn32 = 0000 0111 0111 1100 1011 0101 0011 0001
 472  */
 473 #define debruijn32 0x077CB531U
 474
 475 struct ath_gen_timer_configuration {
 476         u32 next_addr;
 477         u32 period_addr;
 478         u32 mode_addr;
 479         u32 mode_mask;
 480 };
 481
 482 struct ath_gen_timer {
 483         void (*trigger)(void *arg);
 484         void (*overflow)(void *arg);
 485         void *arg;
 486         u8 index;
 487 };
 488
 489 struct ath_gen_timer_table {
 490         u32 gen_timer_index[32];
 491         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
 492         union {
 493                 unsigned long timer_bits;
 494                 u16 val;
 495         } timer_mask;
 496 };
 497
 498 struct ath_hw_antcomb_conf {
 499         u8 main_lna_conf;
 500         u8 alt_lna_conf;
 501         u8 fast_div_bias;
 502         u8 main_gaintb;
 503         u8 alt_gaintb;
 504         int lna1_lna2_delta;
 505         u8 div_group;
 506 };
 507
 508 /**
 509  * struct ath_hw_radar_conf - radar detection initialization parameters
 510  *
 511  * @pulse_inband: threshold for checking the ratio of in-band power
 512  *      to total power for short radar pulses (half dB steps)
 513  * @pulse_inband_step: threshold for checking an in-band power to total
 514  *      power ratio increase for short radar pulses (half dB steps)
 515  * @pulse_height: threshold for detecting the beginning of a short
 516  *      radar pulse (dB step)
 517  * @pulse_rssi: threshold for detecting if a short radar pulse is
 518  *      gone (dB step)
 519  * @pulse_maxlen: maximum pulse length (0.8 us steps)
 520  *
 521  * @radar_rssi: RSSI threshold for starting long radar detection (dB steps)
 522  * @radar_inband: threshold for checking the ratio of in-band power
 523  *      to total power for long radar pulses (half dB steps)
 524  * @fir_power: threshold for detecting the end of a long radar pulse (dB)
 525  *
 526  * @ext_channel: enable extension channel radar detection
 527  */
 528 struct ath_hw_radar_conf {
 529         unsigned int pulse_inband;
 530         unsigned int pulse_inband_step;
 531         unsigned int pulse_height;
 532         unsigned int pulse_rssi;
 533         unsigned int pulse_maxlen;
 534
 535         unsigned int radar_rssi;
 536         unsigned int radar_inband;
 537         int fir_power;
 538
 539         bool ext_channel;
 540 };
 541
 542 /**
 543  * struct ath_hw_private_ops - callbacks used internally by hardware code
 544  *
 545  * This structure contains private callbacks designed to only be used internally
 546  * by the hardware core.
 547  *
 548  * @init_cal_settings: setup types of calibrations supported
 549  * @init_cal: starts actual calibration
 550  *
 551  * @init_mode_regs: Initializes mode registers
 552  * @init_mode_gain_regs: Initialize TX/RX gain registers
 553  *
 554  * @rf_set_freq: change frequency
 555  * @spur_mitigate_freq: spur mitigation
 556  * @rf_alloc_ext_banks:
 557  * @rf_free_ext_banks:
 558  * @set_rf_regs:
 559  * @compute_pll_control: compute the PLL control value to use for
 560  *      AR_RTC_PLL_CONTROL for a given channel
 561  * @setup_calibration: set up calibration
 562  * @iscal_supported: used to query if a type of calibration is supported
 563  *
 564  * @ani_cache_ini_regs: cache the values for ANI from the initial
 565  *      register settings through the register initialization.
 566  */
 567 struct ath_hw_private_ops {
 568         /* Calibration ops */
 569         void (*init_cal_settings)(struct ath_hw *ah);
 570         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
 571
 572         void (*init_mode_regs)(struct ath_hw *ah);
 573         void (*init_mode_gain_regs)(struct ath_hw *ah);
 574         void (*setup_calibration)(struct ath_hw *ah,
 575                                   struct ath9k_cal_list *currCal);
 576
 577         /* PHY ops */
 578         int (*rf_set_freq)(struct ath_hw *ah,
 579                            struct ath9k_channel *chan);
 580         void (*spur_mitigate_freq)(struct ath_hw *ah,
 581                                    struct ath9k_channel *chan);
 582         int (*rf_alloc_ext_banks)(struct ath_hw *ah);
 583         void (*rf_free_ext_banks)(struct ath_hw *ah);
 584         bool (*set_rf_regs)(struct ath_hw *ah,
 585                             struct ath9k_channel *chan,
 586                             u16 modesIndex);
 587         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
 588         void (*init_bb)(struct ath_hw *ah,
 589                         struct ath9k_channel *chan);
 590         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
 591         void (*olc_init)(struct ath_hw *ah);
 592         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
 593         void (*mark_phy_inactive)(struct ath_hw *ah);
 594         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
 595         bool (*rfbus_req)(struct ath_hw *ah);
 596         void (*rfbus_done)(struct ath_hw *ah);
 597         void (*restore_chainmask)(struct ath_hw *ah);
 598         u32 (*compute_pll_control)(struct ath_hw *ah,
 599                                    struct ath9k_channel *chan);
 600         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
 601                             int param);
 602         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
 603         void (*set_radar_params)(struct ath_hw *ah,
 604                                  struct ath_hw_radar_conf *conf);
 605         int (*fast_chan_change)(struct ath_hw *ah, struct ath9k_channel *chan,
 606                                 u8 *ini_reloaded);
 607
 608         /* ANI */
 609         void (*ani_cache_ini_regs)(struct ath_hw *ah);
 610 };
 611
 612 /**
 613  * struct ath_hw_ops - callbacks used by hardware code and driver code
 614  *
 615  * This structure contains callbacks designed to to be used internally by
 616  * hardware code and also by the lower level driver.
 617  *
 618  * @config_pci_powersave:
 619  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
 620  */
 621 struct ath_hw_ops {
 622         void (*config_pci_powersave)(struct ath_hw *ah,
 623                                      bool power_off);
 624         void (*rx_enable)(struct ath_hw *ah);
 625         void (*set_desc_link)(void *ds, u32 link);
 626         bool (*calibrate)(struct ath_hw *ah,
 627                           struct ath9k_channel *chan,
 628                           u8 rxchainmask,
 629                           bool longcal);
 630         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked);
 631         void (*set_txdesc)(struct ath_hw *ah, void *ds,
 632                            struct ath_tx_info *i);
 633         int (*proc_txdesc)(struct ath_hw *ah, void *ds,
 634                            struct ath_tx_status *ts);
 635         void (*antdiv_comb_conf_get)(struct ath_hw *ah,
 636                         struct ath_hw_antcomb_conf *antconf);
 637         void (*antdiv_comb_conf_set)(struct ath_hw *ah,
 638                         struct ath_hw_antcomb_conf *antconf);
 639
 640 };
 641
 642 struct ath_nf_limits {
 643         s16 max;
 644         s16 min;
 645         s16 nominal;
 646 };
 647
 648 enum ath_cal_list {
 649         TX_IQ_CAL         =     BIT(0),
 650         TX_IQ_ON_AGC_CAL  =     BIT(1),
 651         TX_CL_CAL         =     BIT(2),
 652 };
 653
 654 /* ah_flags */
 655 #define AH_USE_EEPROM   0x1
 656 #define AH_UNPLUGGED    0x2 /* The card has been physically removed. */
 657 #define AH_FASTCC       0x4
 658
 659 struct ath_hw {
 660         struct ath_ops reg_ops;
 661
 662         struct ieee80211_hw *hw;
 663         struct ath_common common;
 664         struct ath9k_hw_version hw_version;
 665         struct ath9k_ops_config config;
 666         struct ath9k_hw_capabilities caps;
 667         struct ath9k_channel channels[ATH9K_NUM_CHANNELS];
 668         struct ath9k_channel *curchan;
 669
 670         union {
 671                 struct ar5416_eeprom_def def;
 672                 struct ar5416_eeprom_4k map4k;
 673                 struct ar9287_eeprom map9287;
 674                 struct ar9300_eeprom ar9300_eep;
 675         } eeprom;
 676         const struct eeprom_ops *eep_ops;
 677
 678         bool sw_mgmt_crypto;
 679         bool is_pciexpress;
 680         bool aspm_enabled;
 681         bool is_monitoring;
 682         bool need_an_top2_fixup;
 683         u16 tx_trig_level;
 684
 685         u32 nf_regs[6];
 686         struct ath_nf_limits nf_2g;
 687         struct ath_nf_limits nf_5g;
 688         u16 rfsilent;
 689         u32 rfkill_gpio;
 690         u32 rfkill_polarity;
 691         u32 ah_flags;
 692
 693         bool htc_reset_init;
 694
 695         enum nl80211_iftype opmode;
 696         enum ath9k_power_mode power_mode;
 697
 698         s8 noise;
 699         struct ath9k_hw_cal_data *caldata;
 700         struct ath9k_pacal_info pacal_info;
 701         struct ar5416Stats stats;
 702         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
 703
 704         int16_t curchan_rad_index;
 705         enum ath9k_int imask;
 706         u32 imrs2_reg;
 707         u32 txok_interrupt_mask;
 708         u32 txerr_interrupt_mask;
 709         u32 txdesc_interrupt_mask;
 710         u32 txeol_interrupt_mask;
 711         u32 txurn_interrupt_mask;
 712         atomic_t intr_ref_cnt;
 713         bool chip_fullsleep;
 714         u32 atim_window;
 715         u32 modes_index;
 716
 717         /* Calibration */
 718         u32 supp_cals;
 719         struct ath9k_cal_list iq_caldata;
 720         struct ath9k_cal_list adcgain_caldata;
 721         struct ath9k_cal_list adcdc_caldata;
 722         struct ath9k_cal_list tempCompCalData;
 723         struct ath9k_cal_list *cal_list;
 724         struct ath9k_cal_list *cal_list_last;
 725         struct ath9k_cal_list *cal_list_curr;
 726 #define totalPowerMeasI meas0.unsign
 727 #define totalPowerMeasQ meas1.unsign
 728 #define totalIqCorrMeas meas2.sign
 729 #define totalAdcIOddPhase  meas0.unsign
 730 #define totalAdcIEvenPhase meas1.unsign
 731 #define totalAdcQOddPhase  meas2.unsign
 732 #define totalAdcQEvenPhase meas3.unsign
 733 #define totalAdcDcOffsetIOddPhase  meas0.sign
 734 #define totalAdcDcOffsetIEvenPhase meas1.sign
 735 #define totalAdcDcOffsetQOddPhase  meas2.sign
 736 #define totalAdcDcOffsetQEvenPhase meas3.sign
 737         union {
 738                 u32 unsign[AR5416_MAX_CHAINS];
 739                 int32_t sign[AR5416_MAX_CHAINS];
 740         } meas0;
 741         union {
 742                 u32 unsign[AR5416_MAX_CHAINS];
 743                 int32_t sign[AR5416_MAX_CHAINS];
 744         } meas1;
 745         union {
 746                 u32 unsign[AR5416_MAX_CHAINS];
 747                 int32_t sign[AR5416_MAX_CHAINS];
 748         } meas2;
 749         union {
 750                 u32 unsign[AR5416_MAX_CHAINS];
 751                 int32_t sign[AR5416_MAX_CHAINS];
 752         } meas3;
 753         u16 cal_samples;
 754         u8 enabled_cals;
 755
 756         u32 sta_id1_defaults;
 757         u32 misc_mode;
 758         enum {
 759                 AUTO_32KHZ,
 760                 USE_32KHZ,
 761                 DONT_USE_32KHZ,
 762         } enable_32kHz_clock;
 763
 764         /* Private to hardware code */
 765         struct ath_hw_private_ops private_ops;
 766         /* Accessed by the lower level driver */
 767         struct ath_hw_ops ops;
 768
 769         /* Used to program the radio on non single-chip devices */
 770         u32 *analogBank0Data;
 771         u32 *analogBank1Data;
 772         u32 *analogBank2Data;
 773         u32 *analogBank3Data;
 774         u32 *analogBank6Data;
 775         u32 *analogBank6TPCData;
 776         u32 *analogBank7Data;
 777         u32 *bank6Temp;
 778
 779         u8 txpower_limit;
 780         int coverage_class;
 781         u32 slottime;
 782         u32 globaltxtimeout;
 783
 784         /* ANI */
 785         u32 proc_phyerr;
 786         u32 aniperiod;
 787         int totalSizeDesired[5];
 788         int coarse_high[5];
 789         int coarse_low[5];
 790         int firpwr[5];
 791         enum ath9k_ani_cmd ani_function;
 792
 793         /* Bluetooth coexistance */
 794         struct ath_btcoex_hw btcoex_hw;
 795         u32 bt_coex_bt_weight[AR9300_NUM_BT_WEIGHTS];
 796         u32 bt_coex_wlan_weight[AR9300_NUM_WLAN_WEIGHTS];
 797
 798         u32 intr_txqs;
 799         u8 txchainmask;
 800         u8 rxchainmask;
 801
 802         struct ath_hw_radar_conf radar_conf;
 803
 804         u32 originalGain[22];
 805         int initPDADC;
 806         int PDADCdelta;
 807         int led_pin;
 808         u32 gpio_mask;
 809         u32 gpio_val;
 810
 811         struct ar5416IniArray iniModes;
 812         struct ar5416IniArray iniCommon;
 813         struct ar5416IniArray iniBank0;
 814         struct ar5416IniArray iniBB_RfGain;
 815         struct ar5416IniArray iniBank1;
 816         struct ar5416IniArray iniBank2;
 817         struct ar5416IniArray iniBank3;
 818         struct ar5416IniArray iniBank6;
 819         struct ar5416IniArray iniBank6TPC;
 820         struct ar5416IniArray iniBank7;
 821         struct ar5416IniArray iniAddac;
 822         struct ar5416IniArray iniPcieSerdes;
 823         struct ar5416IniArray iniPcieSerdesLowPower;
 824         struct ar5416IniArray iniModesAdditional;
 825         struct ar5416IniArray iniModesAdditional_40M;
 826         struct ar5416IniArray iniModesRxGain;
 827         struct ar5416IniArray iniModesTxGain;
 828         struct ar5416IniArray iniModes_9271_1_0_only;
 829         struct ar5416IniArray iniCckfirNormal;
 830         struct ar5416IniArray iniCckfirJapan2484;
 831         struct ar5416IniArray ini_japan2484;
 832         struct ar5416IniArray iniCommon_normal_cck_fir_coeff_9271;
 833         struct ar5416IniArray iniCommon_japan_2484_cck_fir_coeff_9271;
 834         struct ar5416IniArray iniModes_9271_ANI_reg;
 835         struct ar5416IniArray iniModes_high_power_tx_gain_9271;
 836         struct ar5416IniArray iniModes_normal_power_tx_gain_9271;
 837         struct ar5416IniArray ini_radio_post_sys2ant;
 838         struct ar5416IniArray ini_BTCOEX_MAX_TXPWR;
 839
 840         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
 841         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
 842         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
 843         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
 844
 845         u32 intr_gen_timer_trigger;
 846         u32 intr_gen_timer_thresh;
 847         struct ath_gen_timer_table hw_gen_timers;
 848
 849         struct ar9003_txs *ts_ring;
 850         void *ts_start;
 851         u32 ts_paddr_start;
 852         u32 ts_paddr_end;
 853         u16 ts_tail;
 854         u8 ts_size;
 855
 856         u32 bb_watchdog_last_status;
 857         u32 bb_watchdog_timeout_ms; /* in ms, 0 to disable */
 858         u8 bb_hang_rx_ofdm; /* true if bb hang due to rx_ofdm */
 859
 860         unsigned int paprd_target_power;
 861         unsigned int paprd_training_power;
 862         unsigned int paprd_ratemask;
 863         unsigned int paprd_ratemask_ht40;
 864         bool paprd_table_write_done;
 865         u32 paprd_gain_table_entries[PAPRD_GAIN_TABLE_ENTRIES];
 866         u8 paprd_gain_table_index[PAPRD_GAIN_TABLE_ENTRIES];
 867         /*
 868          * Store the permanent value of Reg 0x4004in WARegVal
 869          * so we dont have to R/M/W. We should not be reading
 870          * this register when in sleep states.
 871          */
 872         u32 WARegVal;
 873
 874         /* Enterprise mode cap */
 875         u32 ent_mode;
 876
 877         bool is_clk_25mhz;
 878         int (*get_mac_revision)(void);
 879         int (*external_reset)(void);
 880 };
 881
 882 struct ath_bus_ops {
 883         enum ath_bus_type ath_bus_type;
 884         void (*read_cachesize)(struct ath_common *common, int *csz);
 885         bool (*eeprom_read)(struct ath_common *common, u32 off, u16 *data);
 886         void (*bt_coex_prep)(struct ath_common *common);
 887         void (*extn_synch_en)(struct ath_common *common);
 888         void (*aspm_init)(struct ath_common *common);
 889 };
 890
 891 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
 892 {
 893         return &ah->common;
 894 }
 895
 896 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
 897 {
 898         return &(ath9k_hw_common(ah)->regulatory);
 899 }
 900
 901 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
 902 {
 903         return &ah->private_ops;
 904 }
 905
 906 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
 907 {
 908         return &ah->ops;
 909 }
 910
 911 static inline u8 get_streams(int mask)
 912 {
 913         return !!(mask & BIT(0)) + !!(mask & BIT(1)) + !!(mask & BIT(2));
 914 }
 915
 916 /* Initialization, Detach, Reset */
 917 const char *ath9k_hw_probe(u16 vendorid, u16 devid);
 918 void ath9k_hw_deinit(struct ath_hw *ah);
 919 int ath9k_hw_init(struct ath_hw *ah);
 920 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
 921                    struct ath9k_hw_cal_data *caldata, bool bChannelChange);
 922 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
 923 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
 924
 925 /* GPIO / RFKILL / Antennae */
 926 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
 927 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
 928 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
 929                          u32 ah_signal_type);
 930 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
 931 u32 ath9k_hw_getdefantenna(struct ath_hw *ah);
 932 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
 933
 934 /* General Operation */
 935 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
 936 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 937                           int column, unsigned int *writecnt);
 938 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
 939 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 940                            u8 phy, int kbps,
 941                            u32 frameLen, u16 rateix, bool shortPreamble);
 942 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 943                                   struct ath9k_channel *chan,
 944                                   struct chan_centers *centers);
 945 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
 946 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
 947 bool ath9k_hw_phy_disable(struct ath_hw *ah);
 948 bool ath9k_hw_disable(struct ath_hw *ah);
 949 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test);
 950 void ath9k_hw_setopmode(struct ath_hw *ah);
 951 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
 952 void ath9k_hw_setbssidmask(struct ath_hw *ah);
 953 void ath9k_hw_write_associd(struct ath_hw *ah);
 954 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
 955 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
 956 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
 957 void ath9k_hw_reset_tsf(struct ath_hw *ah);
 958 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting);
 959 void ath9k_hw_init_global_settings(struct ath_hw *ah);
 960 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah);
 961 void ath9k_hw_set11nmac2040(struct ath_hw *ah);
 962 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
 963 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
 964                                     const struct ath9k_beacon_state *bs);
 965 bool ath9k_hw_check_alive(struct ath_hw *ah);
 966
 967 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
 968
 969 /* Generic hw timer primitives */
 970 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
 971                                           void (*trigger)(void *),
 972                                           void (*overflow)(void *),
 973                                           void *arg,
 974                                           u8 timer_index);
 975 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
 976                               struct ath_gen_timer *timer,
 977                               u32 timer_next,
 978                               u32 timer_period);
 979 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
 980
 981 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
 982 void ath_gen_timer_isr(struct ath_hw *hw);
 983
 984 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
 985
 986 /* HTC */
 987 void ath9k_hw_htc_resetinit(struct ath_hw *ah);
 988
 989 /* PHY */
 990 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 991                                    u32 *coef_mantissa, u32 *coef_exponent);
 992 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan);
 993
 994 /*
 995  * Code Specific to AR5008, AR9001 or AR9002,
 996  * we stuff these here to avoid callbacks for AR9003.
 997  */
 998 void ar9002_hw_cck_chan14_spread(struct ath_hw *ah);
 999 int ar9002_hw_rf_claim(struct ath_hw *ah);
1000 void ar9002_hw_enable_async_fifo(struct ath_hw *ah);
1001
1002 /*
1003  * Code specific to AR9003, we stuff these here to avoid callbacks
1004  * for older families
1005  */
1006 void ar9003_hw_bb_watchdog_config(struct ath_hw *ah);
1007 void ar9003_hw_bb_watchdog_read(struct ath_hw *ah);
1008 void ar9003_hw_bb_watchdog_dbg_info(struct ath_hw *ah);
1009 void ar9003_hw_disable_phy_restart(struct ath_hw *ah);
1010 void ar9003_paprd_enable(struct ath_hw *ah, bool val);
1011 void ar9003_paprd_populate_single_table(struct ath_hw *ah,
1012                                         struct ath9k_hw_cal_data *caldata,
1013                                         int chain);
1014 int ar9003_paprd_create_curve(struct ath_hw *ah,
1015                               struct ath9k_hw_cal_data *caldata, int chain);
1016 int ar9003_paprd_setup_gain_table(struct ath_hw *ah, int chain);
1017 int ar9003_paprd_init_table(struct ath_hw *ah);
1018 bool ar9003_paprd_is_done(struct ath_hw *ah);
1019 void ar9003_hw_set_paprd_txdesc(struct ath_hw *ah, void *ds, u8 chains);
1020 void ar9003_hw_set_chain_masks(struct ath_hw *ah, u8 rx, u8 tx);
1021
1022 /* Hardware family op attach helpers */
1023 void ar5008_hw_attach_phy_ops(struct ath_hw *ah);
1024 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
1025 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
1026
1027 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
1028 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
1029
1030 void ar9002_hw_attach_ops(struct ath_hw *ah);
1031 void ar9003_hw_attach_ops(struct ath_hw *ah);
1032
1033 void ar9002_hw_load_ani_reg(struct ath_hw *ah, struct ath9k_channel *chan);
1034 /*
1035  * ANI work can be shared between all families but a next
1036  * generation implementation of ANI will be used only for AR9003 only
1037  * for now as the other families still need to be tested with the same
1038  * next generation ANI. Feel free to start testing it though for the
1039  * older families (AR5008, AR9001, AR9002) by using modparam_force_new_ani.
1040  */
1041 extern int modparam_force_new_ani;
1042 void ath9k_ani_reset(struct ath_hw *ah, bool is_scanning);
1043 void ath9k_hw_proc_mib_event(struct ath_hw *ah);
1044 void ath9k_hw_ani_monitor(struct ath_hw *ah, struct ath9k_channel *chan);
1045
1046 #define ATH9K_CLOCK_RATE_CCK            22
1047 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
1048 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
1049 #define ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM 44
1050
1051 #endif