drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87         struct ath_common *common = ath9k_hw_common(ah);
  88         unsigned int clockrate;
  89
  90         if (!ah->curchan) /* should really check for CCK instead */
  91                 clockrate = ATH9K_CLOCK_RATE_CCK;
  92         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  93                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  94         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  95                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  96         else
  97                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  98
  99         if (conf_is_ht40(conf))
 100                 clockrate *= 2;
 101
 102         common->clockrate = clockrate;
 103 }
 104
 105 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 106 {
 107         struct ath_common *common = ath9k_hw_common(ah);
 108
 109         return usecs * common->clockrate;
 110 }
 111
 112 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 113 {
 114         int i;
 115
 116         BUG_ON(timeout < AH_TIME_QUANTUM);
 117
 118         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 119                 if ((REG_READ(ah, reg) & mask) == val)
 120                         return true;
 121
 122                 udelay(AH_TIME_QUANTUM);
 123         }
 124
 125         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 126                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 127                 timeout, reg, REG_READ(ah, reg), mask, val);
 128
 129         return false;
 130 }
 131 EXPORT_SYMBOL(ath9k_hw_wait);
 132
 133 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 134                           int column, unsigned int *writecnt)
 135 {
 136         int r;
 137
 138         ENABLE_REGWRITE_BUFFER(ah);
 139         for (r = 0; r < array->ia_rows; r++) {
 140                 REG_WRITE(ah, INI_RA(array, r, 0),
 141                           INI_RA(array, r, column));
 142                 DO_DELAY(*writecnt);
 143         }
 144         REGWRITE_BUFFER_FLUSH(ah);
 145 }
 146
 147 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 148 {
 149         u32 retval;
 150         int i;
 151
 152         for (i = 0, retval = 0; i < n; i++) {
 153                 retval = (retval << 1) | (val & 1);
 154                 val >>= 1;
 155         }
 156         return retval;
 157 }
 158
 159 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 160                            u8 phy, int kbps,
 161                            u32 frameLen, u16 rateix,
 162                            bool shortPreamble)
 163 {
 164         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 165
 166         if (kbps == 0)
 167                 return 0;
 168
 169         switch (phy) {
 170         case WLAN_RC_PHY_CCK:
 171                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 172                 if (shortPreamble)
 173                         phyTime >>= 1;
 174                 numBits = frameLen << 3;
 175                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 176                 break;
 177         case WLAN_RC_PHY_OFDM:
 178                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 179                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 180                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 181                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 182                         txTime = OFDM_SIFS_TIME_QUARTER
 183                                 + OFDM_PREAMBLE_TIME_QUARTER
 184                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 185                 } else if (ah->curchan &&
 186                            IS_CHAN_HALF_RATE(ah->curchan)) {
 187                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 188                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 189                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 190                         txTime = OFDM_SIFS_TIME_HALF +
 191                                 OFDM_PREAMBLE_TIME_HALF
 192                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 193                 } else {
 194                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 195                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 196                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 197                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 198                                 + (numSymbols * OFDM_SYMBOL_TIME);
 199                 }
 200                 break;
 201         default:
 202                 ath_err(ath9k_hw_common(ah),
 203                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 204                 txTime = 0;
 205                 break;
 206         }
 207
 208         return txTime;
 209 }
 210 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 211
 212 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 213                                   struct ath9k_channel *chan,
 214                                   struct chan_centers *centers)
 215 {
 216         int8_t extoff;
 217
 218         if (!IS_CHAN_HT40(chan)) {
 219                 centers->ctl_center = centers->ext_center =
 220                         centers->synth_center = chan->channel;
 221                 return;
 222         }
 223
 224         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 225             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 226                 centers->synth_center =
 227                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 228                 extoff = 1;
 229         } else {
 230                 centers->synth_center =
 231                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 232                 extoff = -1;
 233         }
 234
 235         centers->ctl_center =
 236                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 237         /* 25 MHz spacing is supported by hw but not on upper layers */
 238         centers->ext_center =
 239                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 240 }
 241
 242 /******************/
 243 /* Chip Revisions */
 244 /******************/
 245
 246 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 247 {
 248         u32 val;
 249
 250         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 251
 252         if (val == 0xFF) {
 253                 val = REG_READ(ah, AR_SREV);
 254                 ah->hw_version.macVersion =
 255                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 256                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 257                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 258         } else {
 259                 if (!AR_SREV_9100(ah))
 260                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 261
 262                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 263
 264                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 265                         ah->is_pciexpress = true;
 266         }
 267 }
 268
 269 /************************************/
 270 /* HW Attach, Detach, Init Routines */
 271 /************************************/
 272
 273 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 274 {
 275         if (!AR_SREV_5416(ah))
 276                 return;
 277
 278         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 279         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 280         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 281         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 282         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 285         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 287
 288         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 289 }
 290
 291 /* This should work for all families including legacy */
 292 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 293 {
 294         struct ath_common *common = ath9k_hw_common(ah);
 295         u32 regAddr[2] = { AR_STA_ID0 };
 296         u32 regHold[2];
 297         static const u32 patternData[4] = {
 298                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 299         };
 300         int i, j, loop_max;
 301
 302         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 303                 loop_max = 2;
 304                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 305         } else
 306                 loop_max = 1;
 307
 308         for (i = 0; i < loop_max; i++) {
 309                 u32 addr = regAddr[i];
 310                 u32 wrData, rdData;
 311
 312                 regHold[i] = REG_READ(ah, addr);
 313                 for (j = 0; j < 0x100; j++) {
 314                         wrData = (j << 16) | j;
 315                         REG_WRITE(ah, addr, wrData);
 316                         rdData = REG_READ(ah, addr);
 317                         if (rdData != wrData) {
 318                                 ath_err(common,
 319                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 320                                         addr, wrData, rdData);
 321                                 return false;
 322                         }
 323                 }
 324                 for (j = 0; j < 4; j++) {
 325                         wrData = patternData[j];
 326                         REG_WRITE(ah, addr, wrData);
 327                         rdData = REG_READ(ah, addr);
 328                         if (wrData != rdData) {
 329                                 ath_err(common,
 330                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 331                                         addr, wrData, rdData);
 332                                 return false;
 333                         }
 334                 }
 335                 REG_WRITE(ah, regAddr[i], regHold[i]);
 336         }
 337         udelay(100);
 338
 339         return true;
 340 }
 341
 342 static void ath9k_hw_init_config(struct ath_hw *ah)
 343 {
 344         int i;
 345
 346         ah->config.dma_beacon_response_time = 2;
 347         ah->config.sw_beacon_response_time = 10;
 348         ah->config.additional_swba_backoff = 0;
 349         ah->config.ack_6mb = 0x0;
 350         ah->config.cwm_ignore_extcca = 0;
 351         ah->config.pcie_powersave_enable = 0;
 352         ah->config.pcie_clock_req = 0;
 353         ah->config.pcie_waen = 0;
 354         ah->config.analog_shiftreg = 1;
 355         ah->config.enable_ani = true;
 356
 357         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 358                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 359                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 360         }
 361
 362         /* PAPRD needs some more work to be enabled */
 363         ah->config.paprd_disable = 1;
 364
 365         ah->config.rx_intr_mitigation = true;
 366         ah->config.pcieSerDesWrite = true;
 367
 368         /*
 369          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 370          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 371          * This means we use it for all AR5416 devices, and the few
 372          * minor PCI AR9280 devices out there.
 373          *
 374          * Serialization is required because these devices do not handle
 375          * well the case of two concurrent reads/writes due to the latency
 376          * involved. During one read/write another read/write can be issued
 377          * on another CPU while the previous read/write may still be working
 378          * on our hardware, if we hit this case the hardware poops in a loop.
 379          * We prevent this by serializing reads and writes.
 380          *
 381          * This issue is not present on PCI-Express devices or pre-AR5416
 382          * devices (legacy, 802.11abg).
 383          */
 384         if (num_possible_cpus() > 1)
 385                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 386 }
 387
 388 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 389 {
 390         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 391
 392         regulatory->country_code = CTRY_DEFAULT;
 393         regulatory->power_limit = MAX_RATE_POWER;
 394         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 395
 396         ah->hw_version.magic = AR5416_MAGIC;
 397         ah->hw_version.subvendorid = 0;
 398
 399         ah->atim_window = 0;
 400         ah->sta_id1_defaults =
 401                 AR_STA_ID1_CRPT_MIC_ENABLE |
 402                 AR_STA_ID1_MCAST_KSRCH;
 403         if (AR_SREV_9100(ah))
 404                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 405         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 406         ah->slottime = 20;
 407         ah->globaltxtimeout = (u32) -1;
 408         ah->power_mode = ATH9K_PM_UNDEFINED;
 409 }
 410
 411 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 412 {
 413         struct ath_common *common = ath9k_hw_common(ah);
 414         u32 sum;
 415         int i;
 416         u16 eeval;
 417         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 418
 419         sum = 0;
 420         for (i = 0; i < 3; i++) {
 421                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 422                 sum += eeval;
 423                 common->macaddr[2 * i] = eeval >> 8;
 424                 common->macaddr[2 * i + 1] = eeval & 0xff;
 425         }
 426         if (sum == 0 || sum == 0xffff * 3)
 427                 return -EADDRNOTAVAIL;
 428
 429         return 0;
 430 }
 431
 432 static int ath9k_hw_post_init(struct ath_hw *ah)
 433 {
 434         struct ath_common *common = ath9k_hw_common(ah);
 435         int ecode;
 436
 437         if (common->bus_ops->ath_bus_type != ATH_USB) {
 438                 if (!ath9k_hw_chip_test(ah))
 439                         return -ENODEV;
 440         }
 441
 442         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 443                 ecode = ar9002_hw_rf_claim(ah);
 444                 if (ecode != 0)
 445                         return ecode;
 446         }
 447
 448         ecode = ath9k_hw_eeprom_init(ah);
 449         if (ecode != 0)
 450                 return ecode;
 451
 452         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 453                 "Eeprom VER: %d, REV: %d\n",
 454                 ah->eep_ops->get_eeprom_ver(ah),
 455                 ah->eep_ops->get_eeprom_rev(ah));
 456
 457         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 458         if (ecode) {
 459                 ath_err(ath9k_hw_common(ah),
 460                         "Failed allocating banks for external radio\n");
 461                 ath9k_hw_rf_free_ext_banks(ah);
 462                 return ecode;
 463         }
 464
 465         if (!AR_SREV_9100(ah) && !AR_SREV_9340(ah)) {
 466                 ath9k_hw_ani_setup(ah);
 467                 ath9k_hw_ani_init(ah);
 468         }
 469
 470         return 0;
 471 }
 472
 473 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 474 {
 475         if (AR_SREV_9300_20_OR_LATER(ah))
 476                 ar9003_hw_attach_ops(ah);
 477         else
 478                 ar9002_hw_attach_ops(ah);
 479 }
 480
 481 /* Called for all hardware families */
 482 static int __ath9k_hw_init(struct ath_hw *ah)
 483 {
 484         struct ath_common *common = ath9k_hw_common(ah);
 485         int r = 0;
 486
 487         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 488                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 489
 490         ath9k_hw_read_revisions(ah);
 491
 492         /*
 493          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 494          * We need to do this to avoid RMW of this register. We cannot
 495          * read the reg when chip is asleep.
 496          */
 497         ah->WARegVal = REG_READ(ah, AR_WA);
 498         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 499                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 500
 501         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 502                 ath_err(common, "Couldn't reset chip\n");
 503                 return -EIO;
 504         }
 505
 506         ath9k_hw_init_defaults(ah);
 507         ath9k_hw_init_config(ah);
 508
 509         ath9k_hw_attach_ops(ah);
 510
 511         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 512                 ath_err(common, "Couldn't wakeup chip\n");
 513                 return -EIO;
 514         }
 515
 516         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 517                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 518                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 519                      !ah->is_pciexpress)) {
 520                         ah->config.serialize_regmode =
 521                                 SER_REG_MODE_ON;
 522                 } else {
 523                         ah->config.serialize_regmode =
 524                                 SER_REG_MODE_OFF;
 525                 }
 526         }
 527
 528         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 529                 ah->config.serialize_regmode);
 530
 531         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 532                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 533         else
 534                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 535
 536         switch (ah->hw_version.macVersion) {
 537         case AR_SREV_VERSION_5416_PCI:
 538         case AR_SREV_VERSION_5416_PCIE:
 539         case AR_SREV_VERSION_9160:
 540         case AR_SREV_VERSION_9100:
 541         case AR_SREV_VERSION_9280:
 542         case AR_SREV_VERSION_9285:
 543         case AR_SREV_VERSION_9287:
 544         case AR_SREV_VERSION_9271:
 545         case AR_SREV_VERSION_9300:
 546         case AR_SREV_VERSION_9485:
 547                 break;
 548         default:
 549                 ath_err(common,
 550                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 551                         ah->hw_version.macVersion, ah->hw_version.macRev);
 552                 return -EOPNOTSUPP;
 553         }
 554
 555         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah))
 556                 ah->is_pciexpress = false;
 557
 558         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 559         ath9k_hw_init_cal_settings(ah);
 560
 561         ah->ani_function = ATH9K_ANI_ALL;
 562         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 563                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 564         if (!AR_SREV_9300_20_OR_LATER(ah))
 565                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 566
 567         ath9k_hw_init_mode_regs(ah);
 568
 569
 570         if (ah->is_pciexpress)
 571                 ath9k_hw_configpcipowersave(ah, 0, 0);
 572         else
 573                 ath9k_hw_disablepcie(ah);
 574
 575         if (!AR_SREV_9300_20_OR_LATER(ah))
 576                 ar9002_hw_cck_chan14_spread(ah);
 577
 578         r = ath9k_hw_post_init(ah);
 579         if (r)
 580                 return r;
 581
 582         ath9k_hw_init_mode_gain_regs(ah);
 583         r = ath9k_hw_fill_cap_info(ah);
 584         if (r)
 585                 return r;
 586
 587         r = ath9k_hw_init_macaddr(ah);
 588         if (r) {
 589                 ath_err(common, "Failed to initialize MAC address\n");
 590                 return r;
 591         }
 592
 593         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 594                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 595         else
 596                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 597
 598         ah->bb_watchdog_timeout_ms = 25;
 599
 600         common->state = ATH_HW_INITIALIZED;
 601
 602         return 0;
 603 }
 604
 605 int ath9k_hw_init(struct ath_hw *ah)
 606 {
 607         int ret;
 608         struct ath_common *common = ath9k_hw_common(ah);
 609
 610         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 611         switch (ah->hw_version.devid) {
 612         case AR5416_DEVID_PCI:
 613         case AR5416_DEVID_PCIE:
 614         case AR5416_AR9100_DEVID:
 615         case AR9160_DEVID_PCI:
 616         case AR9280_DEVID_PCI:
 617         case AR9280_DEVID_PCIE:
 618         case AR9285_DEVID_PCIE:
 619         case AR9287_DEVID_PCI:
 620         case AR9287_DEVID_PCIE:
 621         case AR2427_DEVID_PCIE:
 622         case AR9300_DEVID_PCIE:
 623         case AR9300_DEVID_AR9485_PCIE:
 624                 break;
 625         default:
 626                 if (common->bus_ops->ath_bus_type == ATH_USB)
 627                         break;
 628                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 629                         ah->hw_version.devid);
 630                 return -EOPNOTSUPP;
 631         }
 632
 633         ret = __ath9k_hw_init(ah);
 634         if (ret) {
 635                 ath_err(common,
 636                         "Unable to initialize hardware; initialization status: %d\n",
 637                         ret);
 638                 return ret;
 639         }
 640
 641         return 0;
 642 }
 643 EXPORT_SYMBOL(ath9k_hw_init);
 644
 645 static void ath9k_hw_init_qos(struct ath_hw *ah)
 646 {
 647         ENABLE_REGWRITE_BUFFER(ah);
 648
 649         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 650         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 651
 652         REG_WRITE(ah, AR_QOS_NO_ACK,
 653                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 654                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 655                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 656
 657         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 658         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 659         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 660         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 661         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 662
 663         REGWRITE_BUFFER_FLUSH(ah);
 664 }
 665
 666 unsigned long ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 667 {
 668         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 669         udelay(100);
 670         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 671
 672         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 673                 udelay(100);
 674
 675         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 676 }
 677 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 678
 679 #define DPLL3_PHASE_SHIFT_VAL 0x1
 680 static void ath9k_hw_init_pll(struct ath_hw *ah,
 681                               struct ath9k_channel *chan)
 682 {
 683         u32 pll;
 684
 685         if (AR_SREV_9485(ah)) {
 686
 687                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 688                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 689                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 690                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 691                               AR_CH0_DPLL2_KD, 0x40);
 692                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 693                               AR_CH0_DPLL2_KI, 0x4);
 694
 695                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 696                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 697                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 698                               AR_CH0_BB_DPLL1_NINI, 0x58);
 699                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 700                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 701
 702                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 703                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 704                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 705                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 706                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 707                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 708
 709                 /* program BB PLL phase_shift to 0x6 */
 710                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 711                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 712
 713                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 714                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 715                 udelay(1000);
 716
 717                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 718                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 719         } else if (AR_SREV_9340(ah)) {
 720                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 721
 722                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 723                 udelay(1000);
 724
 725                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 726                 udelay(100);
 727
 728                 if (ah->is_clk_25mhz) {
 729                         pll2_divint = 0x54;
 730                         pll2_divfrac = 0x1eb85;
 731                         refdiv = 3;
 732                 } else {
 733                         pll2_divint = 88;
 734                         pll2_divfrac = 0;
 735                         refdiv = 5;
 736                 }
 737
 738                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 739                 regval |= (0x1 << 16);
 740                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 741                 udelay(100);
 742
 743                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 744                           (pll2_divint << 18) | pll2_divfrac);
 745                 udelay(100);
 746
 747                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 748                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 749                          (0x4 << 26) | (0x18 << 19);
 750                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 751                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 752                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 753                 udelay(1000);
 754         }
 755
 756         pll = ath9k_hw_compute_pll_control(ah, chan);
 757
 758         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 759
 760         if (AR_SREV_9485(ah) || AR_SREV_9340(ah))
 761                 udelay(1000);
 762
 763         /* Switch the core clock for ar9271 to 117Mhz */
 764         if (AR_SREV_9271(ah)) {
 765                 udelay(500);
 766                 REG_WRITE(ah, 0x50040, 0x304);
 767         }
 768
 769         udelay(RTC_PLL_SETTLE_DELAY);
 770
 771         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 772
 773         if (AR_SREV_9340(ah)) {
 774                 if (ah->is_clk_25mhz) {
 775                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 776                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 777                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 778                 } else {
 779                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 780                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 781                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 782                 }
 783                 udelay(100);
 784         }
 785 }
 786
 787 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 788                                           enum nl80211_iftype opmode)
 789 {
 790         u32 imr_reg = AR_IMR_TXERR |
 791                 AR_IMR_TXURN |
 792                 AR_IMR_RXERR |
 793                 AR_IMR_RXORN |
 794                 AR_IMR_BCNMISC;
 795
 796         if (AR_SREV_9300_20_OR_LATER(ah)) {
 797                 imr_reg |= AR_IMR_RXOK_HP;
 798                 if (ah->config.rx_intr_mitigation)
 799                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 800                 else
 801                         imr_reg |= AR_IMR_RXOK_LP;
 802
 803         } else {
 804                 if (ah->config.rx_intr_mitigation)
 805                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 806                 else
 807                         imr_reg |= AR_IMR_RXOK;
 808         }
 809
 810         if (ah->config.tx_intr_mitigation)
 811                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 812         else
 813                 imr_reg |= AR_IMR_TXOK;
 814
 815         if (opmode == NL80211_IFTYPE_AP)
 816                 imr_reg |= AR_IMR_MIB;
 817
 818         ENABLE_REGWRITE_BUFFER(ah);
 819
 820         REG_WRITE(ah, AR_IMR, imr_reg);
 821         ah->imrs2_reg |= AR_IMR_S2_GTT;
 822         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 823
 824         if (!AR_SREV_9100(ah)) {
 825                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 826                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 827                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 828         }
 829
 830         REGWRITE_BUFFER_FLUSH(ah);
 831
 832         if (AR_SREV_9300_20_OR_LATER(ah)) {
 833                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 834                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 835                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 836                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 837         }
 838 }
 839
 840 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 841 {
 842         u32 val = ath9k_hw_mac_to_clks(ah, us);
 843         val = min(val, (u32) 0xFFFF);
 844         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 845 }
 846
 847 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 848 {
 849         u32 val = ath9k_hw_mac_to_clks(ah, us);
 850         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 851         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 852 }
 853
 854 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 855 {
 856         u32 val = ath9k_hw_mac_to_clks(ah, us);
 857         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 858         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 859 }
 860
 861 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 862 {
 863         if (tu > 0xFFFF) {
 864                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 865                         "bad global tx timeout %u\n", tu);
 866                 ah->globaltxtimeout = (u32) -1;
 867                 return false;
 868         } else {
 869                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 870                 ah->globaltxtimeout = tu;
 871                 return true;
 872         }
 873 }
 874
 875 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 876 {
 877         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 878         int acktimeout;
 879         int slottime;
 880         int sifstime;
 881
 882         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 883                 ah->misc_mode);
 884
 885         if (ah->misc_mode != 0)
 886                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 887
 888         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 889                 sifstime = 16;
 890         else
 891                 sifstime = 10;
 892
 893         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 894         slottime = ah->slottime + 3 * ah->coverage_class;
 895         acktimeout = slottime + sifstime;
 896
 897         /*
 898          * Workaround for early ACK timeouts, add an offset to match the
 899          * initval's 64us ack timeout value.
 900          * This was initially only meant to work around an issue with delayed
 901          * BA frames in some implementations, but it has been found to fix ACK
 902          * timeout issues in other cases as well.
 903          */
 904         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 905                 acktimeout += 64 - sifstime - ah->slottime;
 906
 907         ath9k_hw_setslottime(ah, ah->slottime);
 908         ath9k_hw_set_ack_timeout(ah, acktimeout);
 909         ath9k_hw_set_cts_timeout(ah, acktimeout);
 910         if (ah->globaltxtimeout != (u32) -1)
 911                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 912 }
 913 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 914
 915 void ath9k_hw_deinit(struct ath_hw *ah)
 916 {
 917         struct ath_common *common = ath9k_hw_common(ah);
 918
 919         if (common->state < ATH_HW_INITIALIZED)
 920                 goto free_hw;
 921
 922         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 923
 924 free_hw:
 925         ath9k_hw_rf_free_ext_banks(ah);
 926 }
 927 EXPORT_SYMBOL(ath9k_hw_deinit);
 928
 929 /*******/
 930 /* INI */
 931 /*******/
 932
 933 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 934 {
 935         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 936
 937         if (IS_CHAN_B(chan))
 938                 ctl |= CTL_11B;
 939         else if (IS_CHAN_G(chan))
 940                 ctl |= CTL_11G;
 941         else
 942                 ctl |= CTL_11A;
 943
 944         return ctl;
 945 }
 946
 947 /****************************************/
 948 /* Reset and Channel Switching Routines */
 949 /****************************************/
 950
 951 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 952 {
 953         struct ath_common *common = ath9k_hw_common(ah);
 954
 955         ENABLE_REGWRITE_BUFFER(ah);
 956
 957         /*
 958          * set AHB_MODE not to do cacheline prefetches
 959         */
 960         if (!AR_SREV_9300_20_OR_LATER(ah))
 961                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
 962
 963         /*
 964          * let mac dma reads be in 128 byte chunks
 965          */
 966         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
 967
 968         REGWRITE_BUFFER_FLUSH(ah);
 969
 970         /*
 971          * Restore TX Trigger Level to its pre-reset value.
 972          * The initial value depends on whether aggregation is enabled, and is
 973          * adjusted whenever underruns are detected.
 974          */
 975         if (!AR_SREV_9300_20_OR_LATER(ah))
 976                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 977
 978         ENABLE_REGWRITE_BUFFER(ah);
 979
 980         /*
 981          * let mac dma writes be in 128 byte chunks
 982          */
 983         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
 984
 985         /*
 986          * Setup receive FIFO threshold to hold off TX activities
 987          */
 988         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 989
 990         if (AR_SREV_9300_20_OR_LATER(ah)) {
 991                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 992                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 993
 994                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 995                         ah->caps.rx_status_len);
 996         }
 997
 998         /*
 999          * reduce the number of usable entries in PCU TXBUF to avoid
1000          * wrap around issues.
1001          */
1002         if (AR_SREV_9285(ah)) {
1003                 /* For AR9285 the number of Fifos are reduced to half.
1004                  * So set the usable tx buf size also to half to
1005                  * avoid data/delimiter underruns
1006                  */
1007                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1008                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1009         } else if (!AR_SREV_9271(ah)) {
1010                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1011                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1012         }
1013
1014         REGWRITE_BUFFER_FLUSH(ah);
1015
1016         if (AR_SREV_9300_20_OR_LATER(ah))
1017                 ath9k_hw_reset_txstatus_ring(ah);
1018 }
1019
1020 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1021 {
1022         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1023         u32 set = AR_STA_ID1_KSRCH_MODE;
1024
1025         switch (opmode) {
1026         case NL80211_IFTYPE_ADHOC:
1027         case NL80211_IFTYPE_MESH_POINT:
1028                 set |= AR_STA_ID1_ADHOC;
1029                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1030                 break;
1031         case NL80211_IFTYPE_AP:
1032                 set |= AR_STA_ID1_STA_AP;
1033                 /* fall through */
1034         case NL80211_IFTYPE_STATION:
1035                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1036                 break;
1037         default:
1038                 if (!ah->is_monitoring)
1039                         set = 0;
1040                 break;
1041         }
1042         REG_RMW(ah, AR_STA_ID1, set, mask);
1043 }
1044
1045 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1046                                    u32 *coef_mantissa, u32 *coef_exponent)
1047 {
1048         u32 coef_exp, coef_man;
1049
1050         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1051                 if ((coef_scaled >> coef_exp) & 0x1)
1052                         break;
1053
1054         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1055
1056         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1057
1058         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1059         *coef_exponent = coef_exp - 16;
1060 }
1061
1062 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1063 {
1064         u32 rst_flags;
1065         u32 tmpReg;
1066
1067         if (AR_SREV_9100(ah)) {
1068                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1069                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1070                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1071         }
1072
1073         ENABLE_REGWRITE_BUFFER(ah);
1074
1075         if (AR_SREV_9300_20_OR_LATER(ah)) {
1076                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1077                 udelay(10);
1078         }
1079
1080         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1081                   AR_RTC_FORCE_WAKE_ON_INT);
1082
1083         if (AR_SREV_9100(ah)) {
1084                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1085                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1086         } else {
1087                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1088                 if (tmpReg &
1089                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1090                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1091                         u32 val;
1092                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1093
1094                         val = AR_RC_HOSTIF;
1095                         if (!AR_SREV_9300_20_OR_LATER(ah))
1096                                 val |= AR_RC_AHB;
1097                         REG_WRITE(ah, AR_RC, val);
1098
1099                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1100                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1101
1102                 rst_flags = AR_RTC_RC_MAC_WARM;
1103                 if (type == ATH9K_RESET_COLD)
1104                         rst_flags |= AR_RTC_RC_MAC_COLD;
1105         }
1106
1107         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1108
1109         REGWRITE_BUFFER_FLUSH(ah);
1110
1111         udelay(50);
1112
1113         REG_WRITE(ah, AR_RTC_RC, 0);
1114         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1115                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1116                         "RTC stuck in MAC reset\n");
1117                 return false;
1118         }
1119
1120         if (!AR_SREV_9100(ah))
1121                 REG_WRITE(ah, AR_RC, 0);
1122
1123         if (AR_SREV_9100(ah))
1124                 udelay(50);
1125
1126         return true;
1127 }
1128
1129 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1130 {
1131         ENABLE_REGWRITE_BUFFER(ah);
1132
1133         if (AR_SREV_9300_20_OR_LATER(ah)) {
1134                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1135                 udelay(10);
1136         }
1137
1138         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1139                   AR_RTC_FORCE_WAKE_ON_INT);
1140
1141         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1142                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1143
1144         REG_WRITE(ah, AR_RTC_RESET, 0);
1145
1146         REGWRITE_BUFFER_FLUSH(ah);
1147
1148         if (!AR_SREV_9300_20_OR_LATER(ah))
1149                 udelay(2);
1150
1151         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1152                 REG_WRITE(ah, AR_RC, 0);
1153
1154         REG_WRITE(ah, AR_RTC_RESET, 1);
1155
1156         if (!ath9k_hw_wait(ah,
1157                            AR_RTC_STATUS,
1158                            AR_RTC_STATUS_M,
1159                            AR_RTC_STATUS_ON,
1160                            AH_WAIT_TIMEOUT)) {
1161                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1162                         "RTC not waking up\n");
1163                 return false;
1164         }
1165
1166         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1167 }
1168
1169 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1170 {
1171         if (AR_SREV_9300_20_OR_LATER(ah)) {
1172                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1173                 udelay(10);
1174         }
1175
1176         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1177                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1178
1179         switch (type) {
1180         case ATH9K_RESET_POWER_ON:
1181                 return ath9k_hw_set_reset_power_on(ah);
1182         case ATH9K_RESET_WARM:
1183         case ATH9K_RESET_COLD:
1184                 return ath9k_hw_set_reset(ah, type);
1185         default:
1186                 return false;
1187         }
1188 }
1189
1190 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1191                                 struct ath9k_channel *chan)
1192 {
1193         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1194                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1195                         return false;
1196         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1197                 return false;
1198
1199         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1200                 return false;
1201
1202         ah->chip_fullsleep = false;
1203         ath9k_hw_init_pll(ah, chan);
1204         ath9k_hw_set_rfmode(ah, chan);
1205
1206         return true;
1207 }
1208
1209 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1210                                     struct ath9k_channel *chan)
1211 {
1212         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1213         struct ath_common *common = ath9k_hw_common(ah);
1214         struct ieee80211_channel *channel = chan->chan;
1215         u32 qnum;
1216         int r;
1217
1218         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1219                 if (ath9k_hw_numtxpending(ah, qnum)) {
1220                         ath_dbg(common, ATH_DBG_QUEUE,
1221                                 "Transmit frames pending on queue %d\n", qnum);
1222                         return false;
1223                 }
1224         }
1225
1226         if (!ath9k_hw_rfbus_req(ah)) {
1227                 ath_err(common, "Could not kill baseband RX\n");
1228                 return false;
1229         }
1230
1231         ath9k_hw_set_channel_regs(ah, chan);
1232
1233         r = ath9k_hw_rf_set_freq(ah, chan);
1234         if (r) {
1235                 ath_err(common, "Failed to set channel\n");
1236                 return false;
1237         }
1238         ath9k_hw_set_clockrate(ah);
1239
1240         ah->eep_ops->set_txpower(ah, chan,
1241                              ath9k_regd_get_ctl(regulatory, chan),
1242                              channel->max_antenna_gain * 2,
1243                              channel->max_power * 2,
1244                              min((u32) MAX_RATE_POWER,
1245                              (u32) regulatory->power_limit), false);
1246
1247         ath9k_hw_rfbus_done(ah);
1248
1249         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1250                 ath9k_hw_set_delta_slope(ah, chan);
1251
1252         ath9k_hw_spur_mitigate_freq(ah, chan);
1253
1254         return true;
1255 }
1256
1257 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1258 {
1259         u32 gpio_mask = ah->gpio_mask;
1260         int i;
1261
1262         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1263                 if (!(gpio_mask & 1))
1264                         continue;
1265
1266                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1267                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1268         }
1269 }
1270
1271 bool ath9k_hw_check_alive(struct ath_hw *ah)
1272 {
1273         int count = 50;
1274         u32 reg;
1275
1276         if (AR_SREV_9285_12_OR_LATER(ah))
1277                 return true;
1278
1279         do {
1280                 reg = REG_READ(ah, AR_OBS_BUS_1);
1281
1282                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1283                         continue;
1284
1285                 switch (reg & 0x7E000B00) {
1286                 case 0x1E000000:
1287                 case 0x52000B00:
1288                 case 0x18000B00:
1289                         continue;
1290                 default:
1291                         return true;
1292                 }
1293         } while (count-- > 0);
1294
1295         return false;
1296 }
1297 EXPORT_SYMBOL(ath9k_hw_check_alive);
1298
1299 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1300                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1301 {
1302         struct ath_common *common = ath9k_hw_common(ah);
1303         u32 saveLedState;
1304         struct ath9k_channel *curchan = ah->curchan;
1305         u32 saveDefAntenna;
1306         u32 macStaId1;
1307         u64 tsf = 0;
1308         int i, r;
1309
1310         ah->txchainmask = common->tx_chainmask;
1311         ah->rxchainmask = common->rx_chainmask;
1312
1313         if ((common->bus_ops->ath_bus_type != ATH_USB) && !ah->chip_fullsleep) {
1314                 ath9k_hw_abortpcurecv(ah);
1315                 if (!ath9k_hw_stopdmarecv(ah)) {
1316                         ath_dbg(common, ATH_DBG_XMIT,
1317                                 "Failed to stop receive dma\n");
1318                         bChannelChange = false;
1319                 }
1320         }
1321
1322         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1323                 return -EIO;
1324
1325         if (curchan && !ah->chip_fullsleep)
1326                 ath9k_hw_getnf(ah, curchan);
1327
1328         ah->caldata = caldata;
1329         if (caldata &&
1330             (chan->channel != caldata->channel ||
1331              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1332              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1333                 /* Operating channel changed, reset channel calibration data */
1334                 memset(caldata, 0, sizeof(*caldata));
1335                 ath9k_init_nfcal_hist_buffer(ah, chan);
1336         }
1337
1338         if (bChannelChange &&
1339             (ah->chip_fullsleep != true) &&
1340             (ah->curchan != NULL) &&
1341             (chan->channel != ah->curchan->channel) &&
1342             ((chan->channelFlags & CHANNEL_ALL) ==
1343              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1344             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1345
1346                 if (ath9k_hw_channel_change(ah, chan)) {
1347                         ath9k_hw_loadnf(ah, ah->curchan);
1348                         ath9k_hw_start_nfcal(ah, true);
1349                         if (AR_SREV_9271(ah))
1350                                 ar9002_hw_load_ani_reg(ah, chan);
1351                         return 0;
1352                 }
1353         }
1354
1355         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1356         if (saveDefAntenna == 0)
1357                 saveDefAntenna = 1;
1358
1359         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1360
1361         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1362         if (AR_SREV_9100(ah) ||
1363             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1364                 tsf = ath9k_hw_gettsf64(ah);
1365
1366         saveLedState = REG_READ(ah, AR_CFG_LED) &
1367                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1368                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1369
1370         ath9k_hw_mark_phy_inactive(ah);
1371
1372         ah->paprd_table_write_done = false;
1373
1374         /* Only required on the first reset */
1375         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1376                 REG_WRITE(ah,
1377                           AR9271_RESET_POWER_DOWN_CONTROL,
1378                           AR9271_RADIO_RF_RST);
1379                 udelay(50);
1380         }
1381
1382         if (!ath9k_hw_chip_reset(ah, chan)) {
1383                 ath_err(common, "Chip reset failed\n");
1384                 return -EINVAL;
1385         }
1386
1387         /* Only required on the first reset */
1388         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1389                 ah->htc_reset_init = false;
1390                 REG_WRITE(ah,
1391                           AR9271_RESET_POWER_DOWN_CONTROL,
1392                           AR9271_GATE_MAC_CTL);
1393                 udelay(50);
1394         }
1395
1396         /* Restore TSF */
1397         if (tsf)
1398                 ath9k_hw_settsf64(ah, tsf);
1399
1400         if (AR_SREV_9280_20_OR_LATER(ah))
1401                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1402
1403         if (!AR_SREV_9300_20_OR_LATER(ah))
1404                 ar9002_hw_enable_async_fifo(ah);
1405
1406         r = ath9k_hw_process_ini(ah, chan);
1407         if (r)
1408                 return r;
1409
1410         /*
1411          * Some AR91xx SoC devices frequently fail to accept TSF writes
1412          * right after the chip reset. When that happens, write a new
1413          * value after the initvals have been applied, with an offset
1414          * based on measured time difference
1415          */
1416         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1417                 tsf += 1500;
1418                 ath9k_hw_settsf64(ah, tsf);
1419         }
1420
1421         /* Setup MFP options for CCMP */
1422         if (AR_SREV_9280_20_OR_LATER(ah)) {
1423                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1424                  * frames when constructing CCMP AAD. */
1425                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1426                               0xc7ff);
1427                 ah->sw_mgmt_crypto = false;
1428         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1429                 /* Disable hardware crypto for management frames */
1430                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1431                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1432                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1433                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1434                 ah->sw_mgmt_crypto = true;
1435         } else
1436                 ah->sw_mgmt_crypto = true;
1437
1438         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1439                 ath9k_hw_set_delta_slope(ah, chan);
1440
1441         ath9k_hw_spur_mitigate_freq(ah, chan);
1442         ah->eep_ops->set_board_values(ah, chan);
1443
1444         ENABLE_REGWRITE_BUFFER(ah);
1445
1446         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1447         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1448                   | macStaId1
1449                   | AR_STA_ID1_RTS_USE_DEF
1450                   | (ah->config.
1451                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1452                   | ah->sta_id1_defaults);
1453         ath_hw_setbssidmask(common);
1454         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1455         ath9k_hw_write_associd(ah);
1456         REG_WRITE(ah, AR_ISR, ~0);
1457         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1458
1459         REGWRITE_BUFFER_FLUSH(ah);
1460
1461         ath9k_hw_set_operating_mode(ah, ah->opmode);
1462
1463         r = ath9k_hw_rf_set_freq(ah, chan);
1464         if (r)
1465                 return r;
1466
1467         ath9k_hw_set_clockrate(ah);
1468
1469         ENABLE_REGWRITE_BUFFER(ah);
1470
1471         for (i = 0; i < AR_NUM_DCU; i++)
1472                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1473
1474         REGWRITE_BUFFER_FLUSH(ah);
1475
1476         ah->intr_txqs = 0;
1477         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1478                 ath9k_hw_resettxqueue(ah, i);
1479
1480         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1481         ath9k_hw_ani_cache_ini_regs(ah);
1482         ath9k_hw_init_qos(ah);
1483
1484         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1485                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1486
1487         ath9k_hw_init_global_settings(ah);
1488
1489         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1490                 ar9002_hw_update_async_fifo(ah);
1491                 ar9002_hw_enable_wep_aggregation(ah);
1492         }
1493
1494         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1495
1496         ath9k_hw_set_dma(ah);
1497
1498         REG_WRITE(ah, AR_OBS, 8);
1499
1500         if (ah->config.rx_intr_mitigation) {
1501                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1502                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1503         }
1504
1505         if (ah->config.tx_intr_mitigation) {
1506                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1507                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1508         }
1509
1510         ath9k_hw_init_bb(ah, chan);
1511
1512         if (!ath9k_hw_init_cal(ah, chan))
1513                 return -EIO;
1514
1515         ENABLE_REGWRITE_BUFFER(ah);
1516
1517         ath9k_hw_restore_chainmask(ah);
1518         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1519
1520         REGWRITE_BUFFER_FLUSH(ah);
1521
1522         /*
1523          * For big endian systems turn on swapping for descriptors
1524          */
1525         if (AR_SREV_9100(ah)) {
1526                 u32 mask;
1527                 mask = REG_READ(ah, AR_CFG);
1528                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1529                         ath_dbg(common, ATH_DBG_RESET,
1530                                 "CFG Byte Swap Set 0x%x\n", mask);
1531                 } else {
1532                         mask =
1533                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1534                         REG_WRITE(ah, AR_CFG, mask);
1535                         ath_dbg(common, ATH_DBG_RESET,
1536                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1537                 }
1538         } else {
1539                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1540                         /* Configure AR9271 target WLAN */
1541                         if (AR_SREV_9271(ah))
1542                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1543                         else
1544                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1545                 }
1546 #ifdef __BIG_ENDIAN
1547                 else
1548                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1549 #endif
1550         }
1551
1552         if (ah->btcoex_hw.enabled)
1553                 ath9k_hw_btcoex_enable(ah);
1554
1555         if (AR_SREV_9300_20_OR_LATER(ah))
1556                 ar9003_hw_bb_watchdog_config(ah);
1557
1558         ath9k_hw_apply_gpio_override(ah);
1559
1560         return 0;
1561 }
1562 EXPORT_SYMBOL(ath9k_hw_reset);
1563
1564 /******************************/
1565 /* Power Management (Chipset) */
1566 /******************************/
1567
1568 /*
1569  * Notify Power Mgt is disabled in self-generated frames.
1570  * If requested, force chip to sleep.
1571  */
1572 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1573 {
1574         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1575         if (setChip) {
1576                 /*
1577                  * Clear the RTC force wake bit to allow the
1578                  * mac to go to sleep.
1579                  */
1580                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1581                             AR_RTC_FORCE_WAKE_EN);
1582                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1583                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1584
1585                 /* Shutdown chip. Active low */
1586                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1587                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1588                                     AR_RTC_RESET_EN);
1589         }
1590
1591         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1592         if (AR_SREV_9300_20_OR_LATER(ah))
1593                 REG_WRITE(ah, AR_WA,
1594                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1595 }
1596
1597 /*
1598  * Notify Power Management is enabled in self-generating
1599  * frames. If request, set power mode of chip to
1600  * auto/normal.  Duration in units of 128us (1/8 TU).
1601  */
1602 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1603 {
1604         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1605         if (setChip) {
1606                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1607
1608                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1609                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1610                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1611                                   AR_RTC_FORCE_WAKE_ON_INT);
1612                 } else {
1613                         /*
1614                          * Clear the RTC force wake bit to allow the
1615                          * mac to go to sleep.
1616                          */
1617                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1618                                     AR_RTC_FORCE_WAKE_EN);
1619                 }
1620         }
1621
1622         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1623         if (AR_SREV_9300_20_OR_LATER(ah))
1624                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1625 }
1626
1627 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1628 {
1629         u32 val;
1630         int i;
1631
1632         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1633         if (AR_SREV_9300_20_OR_LATER(ah)) {
1634                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1635                 udelay(10);
1636         }
1637
1638         if (setChip) {
1639                 if ((REG_READ(ah, AR_RTC_STATUS) &
1640                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1641                         if (ath9k_hw_set_reset_reg(ah,
1642                                            ATH9K_RESET_POWER_ON) != true) {
1643                                 return false;
1644                         }
1645                         if (!AR_SREV_9300_20_OR_LATER(ah))
1646                                 ath9k_hw_init_pll(ah, NULL);
1647                 }
1648                 if (AR_SREV_9100(ah))
1649                         REG_SET_BIT(ah, AR_RTC_RESET,
1650                                     AR_RTC_RESET_EN);
1651
1652                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1653                             AR_RTC_FORCE_WAKE_EN);
1654                 udelay(50);
1655
1656                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1657                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1658                         if (val == AR_RTC_STATUS_ON)
1659                                 break;
1660                         udelay(50);
1661                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1662                                     AR_RTC_FORCE_WAKE_EN);
1663                 }
1664                 if (i == 0) {
1665                         ath_err(ath9k_hw_common(ah),
1666                                 "Failed to wakeup in %uus\n",
1667                                 POWER_UP_TIME / 20);
1668                         return false;
1669                 }
1670         }
1671
1672         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1673
1674         return true;
1675 }
1676
1677 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1678 {
1679         struct ath_common *common = ath9k_hw_common(ah);
1680         int status = true, setChip = true;
1681         static const char *modes[] = {
1682                 "AWAKE",
1683                 "FULL-SLEEP",
1684                 "NETWORK SLEEP",
1685                 "UNDEFINED"
1686         };
1687
1688         if (ah->power_mode == mode)
1689                 return status;
1690
1691         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1692                 modes[ah->power_mode], modes[mode]);
1693
1694         switch (mode) {
1695         case ATH9K_PM_AWAKE:
1696                 status = ath9k_hw_set_power_awake(ah, setChip);
1697                 break;
1698         case ATH9K_PM_FULL_SLEEP:
1699                 ath9k_set_power_sleep(ah, setChip);
1700                 ah->chip_fullsleep = true;
1701                 break;
1702         case ATH9K_PM_NETWORK_SLEEP:
1703                 ath9k_set_power_network_sleep(ah, setChip);
1704                 break;
1705         default:
1706                 ath_err(common, "Unknown power mode %u\n", mode);
1707                 return false;
1708         }
1709         ah->power_mode = mode;
1710
1711         /*
1712          * XXX: If this warning never comes up after a while then
1713          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1714          * ath9k_hw_setpower() return type void.
1715          */
1716
1717         if (!(ah->ah_flags & AH_UNPLUGGED))
1718                 ATH_DBG_WARN_ON_ONCE(!status);
1719
1720         return status;
1721 }
1722 EXPORT_SYMBOL(ath9k_hw_setpower);
1723
1724 /*******************/
1725 /* Beacon Handling */
1726 /*******************/
1727
1728 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1729 {
1730         int flags = 0;
1731
1732         ENABLE_REGWRITE_BUFFER(ah);
1733
1734         switch (ah->opmode) {
1735         case NL80211_IFTYPE_ADHOC:
1736         case NL80211_IFTYPE_MESH_POINT:
1737                 REG_SET_BIT(ah, AR_TXCFG,
1738                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1739                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
1740                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
1741                 flags |= AR_NDP_TIMER_EN;
1742         case NL80211_IFTYPE_AP:
1743                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
1744                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
1745                           TU_TO_USEC(ah->config.dma_beacon_response_time));
1746                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
1747                           TU_TO_USEC(ah->config.sw_beacon_response_time));
1748                 flags |=
1749                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1750                 break;
1751         default:
1752                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1753                         "%s: unsupported opmode: %d\n",
1754                         __func__, ah->opmode);
1755                 return;
1756                 break;
1757         }
1758
1759         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
1760         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
1761         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
1762         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
1763
1764         REGWRITE_BUFFER_FLUSH(ah);
1765
1766         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1767 }
1768 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1769
1770 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1771                                     const struct ath9k_beacon_state *bs)
1772 {
1773         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1774         struct ath9k_hw_capabilities *pCap = &ah->caps;
1775         struct ath_common *common = ath9k_hw_common(ah);
1776
1777         ENABLE_REGWRITE_BUFFER(ah);
1778
1779         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1780
1781         REG_WRITE(ah, AR_BEACON_PERIOD,
1782                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1783         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1784                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1785
1786         REGWRITE_BUFFER_FLUSH(ah);
1787
1788         REG_RMW_FIELD(ah, AR_RSSI_THR,
1789                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1790
1791         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1792
1793         if (bs->bs_sleepduration > beaconintval)
1794                 beaconintval = bs->bs_sleepduration;
1795
1796         dtimperiod = bs->bs_dtimperiod;
1797         if (bs->bs_sleepduration > dtimperiod)
1798                 dtimperiod = bs->bs_sleepduration;
1799
1800         if (beaconintval == dtimperiod)
1801                 nextTbtt = bs->bs_nextdtim;
1802         else
1803                 nextTbtt = bs->bs_nexttbtt;
1804
1805         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1806         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1807         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1808         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1809
1810         ENABLE_REGWRITE_BUFFER(ah);
1811
1812         REG_WRITE(ah, AR_NEXT_DTIM,
1813                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1814         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1815
1816         REG_WRITE(ah, AR_SLEEP1,
1817                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1818                   | AR_SLEEP1_ASSUME_DTIM);
1819
1820         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1821                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1822         else
1823                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1824
1825         REG_WRITE(ah, AR_SLEEP2,
1826                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1827
1828         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1829         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1830
1831         REGWRITE_BUFFER_FLUSH(ah);
1832
1833         REG_SET_BIT(ah, AR_TIMER_MODE,
1834                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1835                     AR_DTIM_TIMER_EN);
1836
1837         /* TSF Out of Range Threshold */
1838         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1839 }
1840 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1841
1842 /*******************/
1843 /* HW Capabilities */
1844 /*******************/
1845
1846 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1847 {
1848         struct ath9k_hw_capabilities *pCap = &ah->caps;
1849         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1850         struct ath_common *common = ath9k_hw_common(ah);
1851         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1852
1853         u16 capField = 0, eeval;
1854         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1855
1856         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1857         regulatory->current_rd = eeval;
1858
1859         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1860         if (AR_SREV_9285_12_OR_LATER(ah))
1861                 eeval |= AR9285_RDEXT_DEFAULT;
1862         regulatory->current_rd_ext = eeval;
1863
1864         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1865
1866         if (ah->opmode != NL80211_IFTYPE_AP &&
1867             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1868                 if (regulatory->current_rd == 0x64 ||
1869                     regulatory->current_rd == 0x65)
1870                         regulatory->current_rd += 5;
1871                 else if (regulatory->current_rd == 0x41)
1872                         regulatory->current_rd = 0x43;
1873                 ath_dbg(common, ATH_DBG_REGULATORY,
1874                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1875         }
1876
1877         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1878         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1879                 ath_err(common,
1880                         "no band has been marked as supported in EEPROM\n");
1881                 return -EINVAL;
1882         }
1883
1884         if (eeval & AR5416_OPFLAGS_11A)
1885                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1886
1887         if (eeval & AR5416_OPFLAGS_11G)
1888                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1889
1890         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1891         /*
1892          * For AR9271 we will temporarilly uses the rx chainmax as read from
1893          * the EEPROM.
1894          */
1895         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1896             !(eeval & AR5416_OPFLAGS_11A) &&
1897             !(AR_SREV_9271(ah)))
1898                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1899                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1900         else if (AR_SREV_9100(ah))
1901                 pCap->rx_chainmask = 0x7;
1902         else
1903                 /* Use rx_chainmask from EEPROM. */
1904                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1905
1906         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1907
1908         /* enable key search for every frame in an aggregate */
1909         if (AR_SREV_9300_20_OR_LATER(ah))
1910                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1911
1912         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1913
1914         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
1915                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1916         else
1917                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1918
1919         if (AR_SREV_9271(ah))
1920                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1921         else if (AR_DEVID_7010(ah))
1922                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1923         else if (AR_SREV_9285_12_OR_LATER(ah))
1924                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1925         else if (AR_SREV_9280_20_OR_LATER(ah))
1926                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1927         else
1928                 pCap->num_gpio_pins = AR_NUM_GPIO;
1929
1930         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1931                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1932                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1933         } else {
1934                 pCap->rts_aggr_limit = (8 * 1024);
1935         }
1936
1937 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1938         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1939         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1940                 ah->rfkill_gpio =
1941                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1942                 ah->rfkill_polarity =
1943                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1944
1945                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1946         }
1947 #endif
1948         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1949                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1950         else
1951                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1952
1953         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1954                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1955         else
1956                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1957
1958         if (AR_SREV_9280_20_OR_LATER(ah) && common->btcoex_enabled) {
1959                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1960                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1961
1962                 if (AR_SREV_9285(ah)) {
1963                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1964                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1965                 } else {
1966                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1967                 }
1968         } else {
1969                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1970         }
1971
1972         if (AR_SREV_9300_20_OR_LATER(ah)) {
1973                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1974                 if (!AR_SREV_9485(ah))
1975                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1976
1977                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1978                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1979                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1980                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1981                 pCap->txs_len = sizeof(struct ar9003_txs);
1982                 if (!ah->config.paprd_disable &&
1983                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1984                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1985         } else {
1986                 pCap->tx_desc_len = sizeof(struct ath_desc);
1987                 if (AR_SREV_9280_20(ah) &&
1988                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1989                       AR5416_EEP_MINOR_VER_16) ||
1990                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1991                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1992         }
1993
1994         if (AR_SREV_9300_20_OR_LATER(ah))
1995                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1996
1997         if (AR_SREV_9300_20_OR_LATER(ah))
1998                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1999
2000         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2001                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2002
2003         if (AR_SREV_9285(ah))
2004                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2005                         ant_div_ctl1 =
2006                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2007                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2008                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2009                 }
2010         if (AR_SREV_9300_20_OR_LATER(ah)) {
2011                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2012                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2013         }
2014
2015
2016
2017         if (AR_SREV_9485_10(ah)) {
2018                 pCap->pcie_lcr_extsync_en = true;
2019                 pCap->pcie_lcr_offset = 0x80;
2020         }
2021
2022         tx_chainmask = pCap->tx_chainmask;
2023         rx_chainmask = pCap->rx_chainmask;
2024         while (tx_chainmask || rx_chainmask) {
2025                 if (tx_chainmask & BIT(0))
2026                         pCap->max_txchains++;
2027                 if (rx_chainmask & BIT(0))
2028                         pCap->max_rxchains++;
2029
2030                 tx_chainmask >>= 1;
2031                 rx_chainmask >>= 1;
2032         }
2033
2034         return 0;
2035 }
2036
2037 /****************************/
2038 /* GPIO / RFKILL / Antennae */
2039 /****************************/
2040
2041 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2042                                          u32 gpio, u32 type)
2043 {
2044         int addr;
2045         u32 gpio_shift, tmp;
2046
2047         if (gpio > 11)
2048                 addr = AR_GPIO_OUTPUT_MUX3;
2049         else if (gpio > 5)
2050                 addr = AR_GPIO_OUTPUT_MUX2;
2051         else
2052                 addr = AR_GPIO_OUTPUT_MUX1;
2053
2054         gpio_shift = (gpio % 6) * 5;
2055
2056         if (AR_SREV_9280_20_OR_LATER(ah)
2057             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2058                 REG_RMW(ah, addr, (type << gpio_shift),
2059                         (0x1f << gpio_shift));
2060         } else {
2061                 tmp = REG_READ(ah, addr);
2062                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2063                 tmp &= ~(0x1f << gpio_shift);
2064                 tmp |= (type << gpio_shift);
2065                 REG_WRITE(ah, addr, tmp);
2066         }
2067 }
2068
2069 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2070 {
2071         u32 gpio_shift;
2072
2073         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2074
2075         if (AR_DEVID_7010(ah)) {
2076                 gpio_shift = gpio;
2077                 REG_RMW(ah, AR7010_GPIO_OE,
2078                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2079                         (AR7010_GPIO_OE_MASK << gpio_shift));
2080                 return;
2081         }
2082
2083         gpio_shift = gpio << 1;
2084         REG_RMW(ah,
2085                 AR_GPIO_OE_OUT,
2086                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2087                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2088 }
2089 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2090
2091 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2092 {
2093 #define MS_REG_READ(x, y) \
2094         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2095
2096         if (gpio >= ah->caps.num_gpio_pins)
2097                 return 0xffffffff;
2098
2099         if (AR_DEVID_7010(ah)) {
2100                 u32 val;
2101                 val = REG_READ(ah, AR7010_GPIO_IN);
2102                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2103         } else if (AR_SREV_9300_20_OR_LATER(ah))
2104                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2105                         AR_GPIO_BIT(gpio)) != 0;
2106         else if (AR_SREV_9271(ah))
2107                 return MS_REG_READ(AR9271, gpio) != 0;
2108         else if (AR_SREV_9287_11_OR_LATER(ah))
2109                 return MS_REG_READ(AR9287, gpio) != 0;
2110         else if (AR_SREV_9285_12_OR_LATER(ah))
2111                 return MS_REG_READ(AR9285, gpio) != 0;
2112         else if (AR_SREV_9280_20_OR_LATER(ah))
2113                 return MS_REG_READ(AR928X, gpio) != 0;
2114         else
2115                 return MS_REG_READ(AR, gpio) != 0;
2116 }
2117 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2118
2119 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2120                          u32 ah_signal_type)
2121 {
2122         u32 gpio_shift;
2123
2124         if (AR_DEVID_7010(ah)) {
2125                 gpio_shift = gpio;
2126                 REG_RMW(ah, AR7010_GPIO_OE,
2127                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2128                         (AR7010_GPIO_OE_MASK << gpio_shift));
2129                 return;
2130         }
2131
2132         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2133         gpio_shift = 2 * gpio;
2134         REG_RMW(ah,
2135                 AR_GPIO_OE_OUT,
2136                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2137                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2138 }
2139 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2140
2141 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2142 {
2143         if (AR_DEVID_7010(ah)) {
2144                 val = val ? 0 : 1;
2145                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2146                         AR_GPIO_BIT(gpio));
2147                 return;
2148         }
2149
2150         if (AR_SREV_9271(ah))
2151                 val = ~val;
2152
2153         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2154                 AR_GPIO_BIT(gpio));
2155 }
2156 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2157
2158 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2159 {
2160         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2161 }
2162 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2163
2164 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2165 {
2166         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2167 }
2168 EXPORT_SYMBOL(ath9k_hw_setantenna);
2169
2170 /*********************/
2171 /* General Operation */
2172 /*********************/
2173
2174 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2175 {
2176         u32 bits = REG_READ(ah, AR_RX_FILTER);
2177         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2178
2179         if (phybits & AR_PHY_ERR_RADAR)
2180                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2181         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2182                 bits |= ATH9K_RX_FILTER_PHYERR;
2183
2184         return bits;
2185 }
2186 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2187
2188 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2189 {
2190         u32 phybits;
2191
2192         ENABLE_REGWRITE_BUFFER(ah);
2193
2194         REG_WRITE(ah, AR_RX_FILTER, bits);
2195
2196         phybits = 0;
2197         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2198                 phybits |= AR_PHY_ERR_RADAR;
2199         if (bits & ATH9K_RX_FILTER_PHYERR)
2200                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2201         REG_WRITE(ah, AR_PHY_ERR, phybits);
2202
2203         if (phybits)
2204                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2205         else
2206                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2207
2208         REGWRITE_BUFFER_FLUSH(ah);
2209 }
2210 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2211
2212 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2213 {
2214         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2215                 return false;
2216
2217         ath9k_hw_init_pll(ah, NULL);
2218         return true;
2219 }
2220 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2221
2222 bool ath9k_hw_disable(struct ath_hw *ah)
2223 {
2224         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2225                 return false;
2226
2227         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2228                 return false;
2229
2230         ath9k_hw_init_pll(ah, NULL);
2231         return true;
2232 }
2233 EXPORT_SYMBOL(ath9k_hw_disable);
2234
2235 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2236 {
2237         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2238         struct ath9k_channel *chan = ah->curchan;
2239         struct ieee80211_channel *channel = chan->chan;
2240
2241         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2242
2243         ah->eep_ops->set_txpower(ah, chan,
2244                                  ath9k_regd_get_ctl(regulatory, chan),
2245                                  channel->max_antenna_gain * 2,
2246                                  channel->max_power * 2,
2247                                  min((u32) MAX_RATE_POWER,
2248                                  (u32) regulatory->power_limit), test);
2249 }
2250 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2251
2252 void ath9k_hw_setopmode(struct ath_hw *ah)
2253 {
2254         ath9k_hw_set_operating_mode(ah, ah->opmode);
2255 }
2256 EXPORT_SYMBOL(ath9k_hw_setopmode);
2257
2258 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2259 {
2260         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2261         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2262 }
2263 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2264
2265 void ath9k_hw_write_associd(struct ath_hw *ah)
2266 {
2267         struct ath_common *common = ath9k_hw_common(ah);
2268
2269         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2270         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2271                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2272 }
2273 EXPORT_SYMBOL(ath9k_hw_write_associd);
2274
2275 #define ATH9K_MAX_TSF_READ 10
2276
2277 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2278 {
2279         u32 tsf_lower, tsf_upper1, tsf_upper2;
2280         int i;
2281
2282         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2283         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2284                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2285                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2286                 if (tsf_upper2 == tsf_upper1)
2287                         break;
2288                 tsf_upper1 = tsf_upper2;
2289         }
2290
2291         WARN_ON( i == ATH9K_MAX_TSF_READ );
2292
2293         return (((u64)tsf_upper1 << 32) | tsf_lower);
2294 }
2295 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2296
2297 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2298 {
2299         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2300         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2301 }
2302 EXPORT_SYMBOL(ath9k_hw_settsf64);
2303
2304 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2305 {
2306         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2307                            AH_TSF_WRITE_TIMEOUT))
2308                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2309                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2310
2311         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2312 }
2313 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2314
2315 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2316 {
2317         if (setting)
2318                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2319         else
2320                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2321 }
2322 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2323
2324 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2325 {
2326         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2327         u32 macmode;
2328
2329         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2330                 macmode = AR_2040_JOINED_RX_CLEAR;
2331         else
2332                 macmode = 0;
2333
2334         REG_WRITE(ah, AR_2040_MODE, macmode);
2335 }
2336
2337 /* HW Generic timers configuration */
2338
2339 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2340 {
2341         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2342         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2343         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2344         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2345         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2346         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2347         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2348         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2349         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2350         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2351                                 AR_NDP2_TIMER_MODE, 0x0002},
2352         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2353                                 AR_NDP2_TIMER_MODE, 0x0004},
2354         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2355                                 AR_NDP2_TIMER_MODE, 0x0008},
2356         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2357                                 AR_NDP2_TIMER_MODE, 0x0010},
2358         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2359                                 AR_NDP2_TIMER_MODE, 0x0020},
2360         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2361                                 AR_NDP2_TIMER_MODE, 0x0040},
2362         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2363                                 AR_NDP2_TIMER_MODE, 0x0080}
2364 };
2365
2366 /* HW generic timer primitives */
2367
2368 /* compute and clear index of rightmost 1 */
2369 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2370 {
2371         u32 b;
2372
2373         b = *mask;
2374         b &= (0-b);
2375         *mask &= ~b;
2376         b *= debruijn32;
2377         b >>= 27;
2378
2379         return timer_table->gen_timer_index[b];
2380 }
2381
2382 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2383 {
2384         return REG_READ(ah, AR_TSF_L32);
2385 }
2386 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2387
2388 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2389                                           void (*trigger)(void *),
2390                                           void (*overflow)(void *),
2391                                           void *arg,
2392                                           u8 timer_index)
2393 {
2394         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2395         struct ath_gen_timer *timer;
2396
2397         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2398
2399         if (timer == NULL) {
2400                 ath_err(ath9k_hw_common(ah),
2401                         "Failed to allocate memory for hw timer[%d]\n",
2402                         timer_index);
2403                 return NULL;
2404         }
2405
2406         /* allocate a hardware generic timer slot */
2407         timer_table->timers[timer_index] = timer;
2408         timer->index = timer_index;
2409         timer->trigger = trigger;
2410         timer->overflow = overflow;
2411         timer->arg = arg;
2412
2413         return timer;
2414 }
2415 EXPORT_SYMBOL(ath_gen_timer_alloc);
2416
2417 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2418                               struct ath_gen_timer *timer,
2419                               u32 timer_next,
2420                               u32 timer_period)
2421 {
2422         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2423         u32 tsf;
2424
2425         BUG_ON(!timer_period);
2426
2427         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2428
2429         tsf = ath9k_hw_gettsf32(ah);
2430
2431         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2432                 "current tsf %x period %x timer_next %x\n",
2433                 tsf, timer_period, timer_next);
2434
2435         /*
2436          * Pull timer_next forward if the current TSF already passed it
2437          * because of software latency
2438          */
2439         if (timer_next < tsf)
2440                 timer_next = tsf + timer_period;
2441
2442         /*
2443          * Program generic timer registers
2444          */
2445         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2446                  timer_next);
2447         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2448                   timer_period);
2449         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2450                     gen_tmr_configuration[timer->index].mode_mask);
2451
2452         /* Enable both trigger and thresh interrupt masks */
2453         REG_SET_BIT(ah, AR_IMR_S5,
2454                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2455                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2456 }
2457 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2458
2459 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2460 {
2461         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2462
2463         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2464                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2465                 return;
2466         }
2467
2468         /* Clear generic timer enable bits. */
2469         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2470                         gen_tmr_configuration[timer->index].mode_mask);
2471
2472         /* Disable both trigger and thresh interrupt masks */
2473         REG_CLR_BIT(ah, AR_IMR_S5,
2474                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2475                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2476
2477         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2478 }
2479 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2480
2481 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2482 {
2483         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2484
2485         /* free the hardware generic timer slot */
2486         timer_table->timers[timer->index] = NULL;
2487         kfree(timer);
2488 }
2489 EXPORT_SYMBOL(ath_gen_timer_free);
2490
2491 /*
2492  * Generic Timer Interrupts handling
2493  */
2494 void ath_gen_timer_isr(struct ath_hw *ah)
2495 {
2496         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2497         struct ath_gen_timer *timer;
2498         struct ath_common *common = ath9k_hw_common(ah);
2499         u32 trigger_mask, thresh_mask, index;
2500
2501         /* get hardware generic timer interrupt status */
2502         trigger_mask = ah->intr_gen_timer_trigger;
2503         thresh_mask = ah->intr_gen_timer_thresh;
2504         trigger_mask &= timer_table->timer_mask.val;
2505         thresh_mask &= timer_table->timer_mask.val;
2506
2507         trigger_mask &= ~thresh_mask;
2508
2509         while (thresh_mask) {
2510                 index = rightmost_index(timer_table, &thresh_mask);
2511                 timer = timer_table->timers[index];
2512                 BUG_ON(!timer);
2513                 ath_dbg(common, ATH_DBG_HWTIMER,
2514                         "TSF overflow for Gen timer %d\n", index);
2515                 timer->overflow(timer->arg);
2516         }
2517
2518         while (trigger_mask) {
2519                 index = rightmost_index(timer_table, &trigger_mask);
2520                 timer = timer_table->timers[index];
2521                 BUG_ON(!timer);
2522                 ath_dbg(common, ATH_DBG_HWTIMER,
2523                         "Gen timer[%d] trigger\n", index);
2524                 timer->trigger(timer->arg);
2525         }
2526 }
2527 EXPORT_SYMBOL(ath_gen_timer_isr);
2528
2529 /********/
2530 /* HTC  */
2531 /********/
2532
2533 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2534 {
2535         ah->htc_reset_init = true;
2536 }
2537 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2538
2539 static struct {
2540         u32 version;
2541         const char * name;
2542 } ath_mac_bb_names[] = {
2543         /* Devices with external radios */
2544         { AR_SREV_VERSION_5416_PCI,     "5416" },
2545         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2546         { AR_SREV_VERSION_9100,         "9100" },
2547         { AR_SREV_VERSION_9160,         "9160" },
2548         /* Single-chip solutions */
2549         { AR_SREV_VERSION_9280,         "9280" },
2550         { AR_SREV_VERSION_9285,         "9285" },
2551         { AR_SREV_VERSION_9287,         "9287" },
2552         { AR_SREV_VERSION_9271,         "9271" },
2553         { AR_SREV_VERSION_9300,         "9300" },
2554         { AR_SREV_VERSION_9485,         "9485" },
2555 };
2556
2557 /* For devices with external radios */
2558 static struct {
2559         u16 version;
2560         const char * name;
2561 } ath_rf_names[] = {
2562         { 0,                            "5133" },
2563         { AR_RAD5133_SREV_MAJOR,        "5133" },
2564         { AR_RAD5122_SREV_MAJOR,        "5122" },
2565         { AR_RAD2133_SREV_MAJOR,        "2133" },
2566         { AR_RAD2122_SREV_MAJOR,        "2122" }
2567 };
2568
2569 /*
2570  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2571  */
2572 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2573 {
2574         int i;
2575
2576         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2577                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2578                         return ath_mac_bb_names[i].name;
2579                 }
2580         }
2581
2582         return "????";
2583 }
2584
2585 /*
2586  * Return the RF name. "????" is returned if the RF is unknown.
2587  * Used for devices with external radios.
2588  */
2589 static const char *ath9k_hw_rf_name(u16 rf_version)
2590 {
2591         int i;
2592
2593         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2594                 if (ath_rf_names[i].version == rf_version) {
2595                         return ath_rf_names[i].name;
2596                 }
2597         }
2598
2599         return "????";
2600 }
2601
2602 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2603 {
2604         int used;
2605
2606         /* chipsets >= AR9280 are single-chip */
2607         if (AR_SREV_9280_20_OR_LATER(ah)) {
2608                 used = snprintf(hw_name, len,
2609                                "Atheros AR%s Rev:%x",
2610                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2611                                ah->hw_version.macRev);
2612         }
2613         else {
2614                 used = snprintf(hw_name, len,
2615                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2616                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2617                                ah->hw_version.macRev,
2618                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2619                                                 AR_RADIO_SREV_MAJOR)),
2620                                ah->hw_version.phyRev);
2621         }
2622
2623         hw_name[used] = '\0';
2624 }
2625 EXPORT_SYMBOL(ath9k_hw_name);