drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87         struct ath_common *common = ath9k_hw_common(ah);
  88         unsigned int clockrate;
  89
  90         if (!ah->curchan) /* should really check for CCK instead */
  91                 clockrate = ATH9K_CLOCK_RATE_CCK;
  92         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  93                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  94         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  95                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  96         else
  97                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  98
  99         if (conf_is_ht40(conf))
 100                 clockrate *= 2;
 101
 102         common->clockrate = clockrate;
 103 }
 104
 105 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 106 {
 107         struct ath_common *common = ath9k_hw_common(ah);
 108
 109         return usecs * common->clockrate;
 110 }
 111
 112 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 113 {
 114         int i;
 115
 116         BUG_ON(timeout < AH_TIME_QUANTUM);
 117
 118         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 119                 if ((REG_READ(ah, reg) & mask) == val)
 120                         return true;
 121
 122                 udelay(AH_TIME_QUANTUM);
 123         }
 124
 125         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 126                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 127                 timeout, reg, REG_READ(ah, reg), mask, val);
 128
 129         return false;
 130 }
 131 EXPORT_SYMBOL(ath9k_hw_wait);
 132
 133 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 134 {
 135         u32 retval;
 136         int i;
 137
 138         for (i = 0, retval = 0; i < n; i++) {
 139                 retval = (retval << 1) | (val & 1);
 140                 val >>= 1;
 141         }
 142         return retval;
 143 }
 144
 145 bool ath9k_get_channel_edges(struct ath_hw *ah,
 146                              u16 flags, u16 *low,
 147                              u16 *high)
 148 {
 149         struct ath9k_hw_capabilities *pCap = &ah->caps;
 150
 151         if (flags & CHANNEL_5GHZ) {
 152                 *low = pCap->low_5ghz_chan;
 153                 *high = pCap->high_5ghz_chan;
 154                 return true;
 155         }
 156         if ((flags & CHANNEL_2GHZ)) {
 157                 *low = pCap->low_2ghz_chan;
 158                 *high = pCap->high_2ghz_chan;
 159                 return true;
 160         }
 161         return false;
 162 }
 163
 164 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 165                            u8 phy, int kbps,
 166                            u32 frameLen, u16 rateix,
 167                            bool shortPreamble)
 168 {
 169         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 170
 171         if (kbps == 0)
 172                 return 0;
 173
 174         switch (phy) {
 175         case WLAN_RC_PHY_CCK:
 176                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 177                 if (shortPreamble)
 178                         phyTime >>= 1;
 179                 numBits = frameLen << 3;
 180                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 181                 break;
 182         case WLAN_RC_PHY_OFDM:
 183                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 184                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 185                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 186                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 187                         txTime = OFDM_SIFS_TIME_QUARTER
 188                                 + OFDM_PREAMBLE_TIME_QUARTER
 189                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 190                 } else if (ah->curchan &&
 191                            IS_CHAN_HALF_RATE(ah->curchan)) {
 192                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 193                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 194                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 195                         txTime = OFDM_SIFS_TIME_HALF +
 196                                 OFDM_PREAMBLE_TIME_HALF
 197                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 198                 } else {
 199                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 200                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 201                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 202                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 203                                 + (numSymbols * OFDM_SYMBOL_TIME);
 204                 }
 205                 break;
 206         default:
 207                 ath_err(ath9k_hw_common(ah),
 208                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 209                 txTime = 0;
 210                 break;
 211         }
 212
 213         return txTime;
 214 }
 215 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 216
 217 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 218                                   struct ath9k_channel *chan,
 219                                   struct chan_centers *centers)
 220 {
 221         int8_t extoff;
 222
 223         if (!IS_CHAN_HT40(chan)) {
 224                 centers->ctl_center = centers->ext_center =
 225                         centers->synth_center = chan->channel;
 226                 return;
 227         }
 228
 229         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 230             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 231                 centers->synth_center =
 232                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 233                 extoff = 1;
 234         } else {
 235                 centers->synth_center =
 236                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 237                 extoff = -1;
 238         }
 239
 240         centers->ctl_center =
 241                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 242         /* 25 MHz spacing is supported by hw but not on upper layers */
 243         centers->ext_center =
 244                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 245 }
 246
 247 /******************/
 248 /* Chip Revisions */
 249 /******************/
 250
 251 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 252 {
 253         u32 val;
 254
 255         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 256
 257         if (val == 0xFF) {
 258                 val = REG_READ(ah, AR_SREV);
 259                 ah->hw_version.macVersion =
 260                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 261                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 262                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 263         } else {
 264                 if (!AR_SREV_9100(ah))
 265                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 266
 267                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 268
 269                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 270                         ah->is_pciexpress = true;
 271         }
 272 }
 273
 274 /************************************/
 275 /* HW Attach, Detach, Init Routines */
 276 /************************************/
 277
 278 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 279 {
 280         if (!AR_SREV_5416(ah))
 281                 return;
 282
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 285         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 287         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 288         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 292
 293         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 294 }
 295
 296 /* This should work for all families including legacy */
 297 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 298 {
 299         struct ath_common *common = ath9k_hw_common(ah);
 300         u32 regAddr[2] = { AR_STA_ID0 };
 301         u32 regHold[2];
 302         static const u32 patternData[4] = {
 303                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 304         };
 305         int i, j, loop_max;
 306
 307         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 308                 loop_max = 2;
 309                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 310         } else
 311                 loop_max = 1;
 312
 313         for (i = 0; i < loop_max; i++) {
 314                 u32 addr = regAddr[i];
 315                 u32 wrData, rdData;
 316
 317                 regHold[i] = REG_READ(ah, addr);
 318                 for (j = 0; j < 0x100; j++) {
 319                         wrData = (j << 16) | j;
 320                         REG_WRITE(ah, addr, wrData);
 321                         rdData = REG_READ(ah, addr);
 322                         if (rdData != wrData) {
 323                                 ath_err(common,
 324                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 325                                         addr, wrData, rdData);
 326                                 return false;
 327                         }
 328                 }
 329                 for (j = 0; j < 4; j++) {
 330                         wrData = patternData[j];
 331                         REG_WRITE(ah, addr, wrData);
 332                         rdData = REG_READ(ah, addr);
 333                         if (wrData != rdData) {
 334                                 ath_err(common,
 335                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 336                                         addr, wrData, rdData);
 337                                 return false;
 338                         }
 339                 }
 340                 REG_WRITE(ah, regAddr[i], regHold[i]);
 341         }
 342         udelay(100);
 343
 344         return true;
 345 }
 346
 347 static void ath9k_hw_init_config(struct ath_hw *ah)
 348 {
 349         int i;
 350
 351         ah->config.dma_beacon_response_time = 2;
 352         ah->config.sw_beacon_response_time = 10;
 353         ah->config.additional_swba_backoff = 0;
 354         ah->config.ack_6mb = 0x0;
 355         ah->config.cwm_ignore_extcca = 0;
 356         ah->config.pcie_powersave_enable = 0;
 357         ah->config.pcie_clock_req = 0;
 358         ah->config.pcie_waen = 0;
 359         ah->config.analog_shiftreg = 1;
 360         ah->config.enable_ani = true;
 361
 362         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 363                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 364                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 365         }
 366
 367         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 368                 ah->config.ht_enable = 1;
 369         else
 370                 ah->config.ht_enable = 0;
 371
 372         ah->config.rx_intr_mitigation = true;
 373         ah->config.pcieSerDesWrite = true;
 374
 375         /*
 376          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 377          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 378          * This means we use it for all AR5416 devices, and the few
 379          * minor PCI AR9280 devices out there.
 380          *
 381          * Serialization is required because these devices do not handle
 382          * well the case of two concurrent reads/writes due to the latency
 383          * involved. During one read/write another read/write can be issued
 384          * on another CPU while the previous read/write may still be working
 385          * on our hardware, if we hit this case the hardware poops in a loop.
 386          * We prevent this by serializing reads and writes.
 387          *
 388          * This issue is not present on PCI-Express devices or pre-AR5416
 389          * devices (legacy, 802.11abg).
 390          */
 391         if (num_possible_cpus() > 1)
 392                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 393 }
 394
 395 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 396 {
 397         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 398
 399         regulatory->country_code = CTRY_DEFAULT;
 400         regulatory->power_limit = MAX_RATE_POWER;
 401         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 402
 403         ah->hw_version.magic = AR5416_MAGIC;
 404         ah->hw_version.subvendorid = 0;
 405
 406         ah->atim_window = 0;
 407         ah->sta_id1_defaults =
 408                 AR_STA_ID1_CRPT_MIC_ENABLE |
 409                 AR_STA_ID1_MCAST_KSRCH;
 410         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 411         ah->slottime = 20;
 412         ah->globaltxtimeout = (u32) -1;
 413         ah->power_mode = ATH9K_PM_UNDEFINED;
 414 }
 415
 416 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 417 {
 418         struct ath_common *common = ath9k_hw_common(ah);
 419         u32 sum;
 420         int i;
 421         u16 eeval;
 422         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 423
 424         sum = 0;
 425         for (i = 0; i < 3; i++) {
 426                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 427                 sum += eeval;
 428                 common->macaddr[2 * i] = eeval >> 8;
 429                 common->macaddr[2 * i + 1] = eeval & 0xff;
 430         }
 431         if (sum == 0 || sum == 0xffff * 3)
 432                 return -EADDRNOTAVAIL;
 433
 434         return 0;
 435 }
 436
 437 static int ath9k_hw_post_init(struct ath_hw *ah)
 438 {
 439         struct ath_common *common = ath9k_hw_common(ah);
 440         int ecode;
 441
 442         if (common->bus_ops->ath_bus_type != ATH_USB) {
 443                 if (!ath9k_hw_chip_test(ah))
 444                         return -ENODEV;
 445         }
 446
 447         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 448                 ecode = ar9002_hw_rf_claim(ah);
 449                 if (ecode != 0)
 450                         return ecode;
 451         }
 452
 453         ecode = ath9k_hw_eeprom_init(ah);
 454         if (ecode != 0)
 455                 return ecode;
 456
 457         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 458                 "Eeprom VER: %d, REV: %d\n",
 459                 ah->eep_ops->get_eeprom_ver(ah),
 460                 ah->eep_ops->get_eeprom_rev(ah));
 461
 462         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 463         if (ecode) {
 464                 ath_err(ath9k_hw_common(ah),
 465                         "Failed allocating banks for external radio\n");
 466                 ath9k_hw_rf_free_ext_banks(ah);
 467                 return ecode;
 468         }
 469
 470         if (!AR_SREV_9100(ah)) {
 471                 ath9k_hw_ani_setup(ah);
 472                 ath9k_hw_ani_init(ah);
 473         }
 474
 475         return 0;
 476 }
 477
 478 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 479 {
 480         if (AR_SREV_9300_20_OR_LATER(ah))
 481                 ar9003_hw_attach_ops(ah);
 482         else
 483                 ar9002_hw_attach_ops(ah);
 484 }
 485
 486 /* Called for all hardware families */
 487 static int __ath9k_hw_init(struct ath_hw *ah)
 488 {
 489         struct ath_common *common = ath9k_hw_common(ah);
 490         int r = 0;
 491
 492         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 493                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 494
 495         ath9k_hw_read_revisions(ah);
 496
 497         /*
 498          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 499          * We need to do this to avoid RMW of this register. We cannot
 500          * read the reg when chip is asleep.
 501          */
 502         ah->WARegVal = REG_READ(ah, AR_WA);
 503         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 504                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 505
 506         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 507                 ath_err(common, "Couldn't reset chip\n");
 508                 return -EIO;
 509         }
 510
 511         ath9k_hw_init_defaults(ah);
 512         ath9k_hw_init_config(ah);
 513
 514         ath9k_hw_attach_ops(ah);
 515
 516         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 517                 ath_err(common, "Couldn't wakeup chip\n");
 518                 return -EIO;
 519         }
 520
 521         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 522                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 523                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 524                      !ah->is_pciexpress)) {
 525                         ah->config.serialize_regmode =
 526                                 SER_REG_MODE_ON;
 527                 } else {
 528                         ah->config.serialize_regmode =
 529                                 SER_REG_MODE_OFF;
 530                 }
 531         }
 532
 533         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 534                 ah->config.serialize_regmode);
 535
 536         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 537                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 538         else
 539                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 540
 541         switch (ah->hw_version.macVersion) {
 542         case AR_SREV_VERSION_5416_PCI:
 543         case AR_SREV_VERSION_5416_PCIE:
 544         case AR_SREV_VERSION_9160:
 545         case AR_SREV_VERSION_9100:
 546         case AR_SREV_VERSION_9280:
 547         case AR_SREV_VERSION_9285:
 548         case AR_SREV_VERSION_9287:
 549         case AR_SREV_VERSION_9271:
 550         case AR_SREV_VERSION_9300:
 551         case AR_SREV_VERSION_9485:
 552                 break;
 553         default:
 554                 ath_err(common,
 555                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 556                         ah->hw_version.macVersion, ah->hw_version.macRev);
 557                 return -EOPNOTSUPP;
 558         }
 559
 560         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 561                 ah->is_pciexpress = false;
 562
 563         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 564         ath9k_hw_init_cal_settings(ah);
 565
 566         ah->ani_function = ATH9K_ANI_ALL;
 567         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 568                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 569         if (!AR_SREV_9300_20_OR_LATER(ah))
 570                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 571
 572         ath9k_hw_init_mode_regs(ah);
 573
 574
 575         if (ah->is_pciexpress)
 576                 ath9k_hw_configpcipowersave(ah, 0, 0);
 577         else
 578                 ath9k_hw_disablepcie(ah);
 579
 580         if (!AR_SREV_9300_20_OR_LATER(ah))
 581                 ar9002_hw_cck_chan14_spread(ah);
 582
 583         r = ath9k_hw_post_init(ah);
 584         if (r)
 585                 return r;
 586
 587         ath9k_hw_init_mode_gain_regs(ah);
 588         r = ath9k_hw_fill_cap_info(ah);
 589         if (r)
 590                 return r;
 591
 592         r = ath9k_hw_init_macaddr(ah);
 593         if (r) {
 594                 ath_err(common, "Failed to initialize MAC address\n");
 595                 return r;
 596         }
 597
 598         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 599                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 600         else
 601                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 602
 603         ah->bb_watchdog_timeout_ms = 25;
 604
 605         common->state = ATH_HW_INITIALIZED;
 606
 607         return 0;
 608 }
 609
 610 int ath9k_hw_init(struct ath_hw *ah)
 611 {
 612         int ret;
 613         struct ath_common *common = ath9k_hw_common(ah);
 614
 615         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 616         switch (ah->hw_version.devid) {
 617         case AR5416_DEVID_PCI:
 618         case AR5416_DEVID_PCIE:
 619         case AR5416_AR9100_DEVID:
 620         case AR9160_DEVID_PCI:
 621         case AR9280_DEVID_PCI:
 622         case AR9280_DEVID_PCIE:
 623         case AR9285_DEVID_PCIE:
 624         case AR9287_DEVID_PCI:
 625         case AR9287_DEVID_PCIE:
 626         case AR2427_DEVID_PCIE:
 627         case AR9300_DEVID_PCIE:
 628         case AR9300_DEVID_AR9485_PCIE:
 629                 break;
 630         default:
 631                 if (common->bus_ops->ath_bus_type == ATH_USB)
 632                         break;
 633                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 634                         ah->hw_version.devid);
 635                 return -EOPNOTSUPP;
 636         }
 637
 638         ret = __ath9k_hw_init(ah);
 639         if (ret) {
 640                 ath_err(common,
 641                         "Unable to initialize hardware; initialization status: %d\n",
 642                         ret);
 643                 return ret;
 644         }
 645
 646         return 0;
 647 }
 648 EXPORT_SYMBOL(ath9k_hw_init);
 649
 650 static void ath9k_hw_init_qos(struct ath_hw *ah)
 651 {
 652         ENABLE_REGWRITE_BUFFER(ah);
 653
 654         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 655         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 656
 657         REG_WRITE(ah, AR_QOS_NO_ACK,
 658                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 659                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 660                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 661
 662         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 663         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 664         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 665         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 666         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 667
 668         REGWRITE_BUFFER_FLUSH(ah);
 669 }
 670
 671 unsigned long ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 672 {
 673                 REG_WRITE(ah, PLL3, (REG_READ(ah, PLL3) & ~(PLL3_DO_MEAS_MASK)));
 674                 udelay(100);
 675                 REG_WRITE(ah, PLL3, (REG_READ(ah, PLL3) | PLL3_DO_MEAS_MASK));
 676
 677                 while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 678                         udelay(100);
 679
 680                 return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 681 }
 682 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 683
 684 #define DPLL2_KD_VAL            0x3D
 685 #define DPLL2_KI_VAL            0x06
 686 #define DPLL3_PHASE_SHIFT_VAL   0x1
 687
 688 static void ath9k_hw_init_pll(struct ath_hw *ah,
 689                               struct ath9k_channel *chan)
 690 {
 691         u32 pll;
 692
 693         if (AR_SREV_9485(ah)) {
 694                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, 0x886666);
 695                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, 0x19e82f01);
 696
 697                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 698                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 699
 700                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 701                 udelay(100);
 702
 703                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, 0x886666);
 704
 705                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 706                               AR_CH0_DPLL2_KD, DPLL2_KD_VAL);
 707                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 708                               AR_CH0_DPLL2_KI, DPLL2_KI_VAL);
 709
 710                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 711                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 712                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x142c);
 713                 udelay(110);
 714         }
 715
 716         pll = ath9k_hw_compute_pll_control(ah, chan);
 717
 718         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 719
 720         /* Switch the core clock for ar9271 to 117Mhz */
 721         if (AR_SREV_9271(ah)) {
 722                 udelay(500);
 723                 REG_WRITE(ah, 0x50040, 0x304);
 724         }
 725
 726         udelay(RTC_PLL_SETTLE_DELAY);
 727
 728         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 729 }
 730
 731 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 732                                           enum nl80211_iftype opmode)
 733 {
 734         u32 imr_reg = AR_IMR_TXERR |
 735                 AR_IMR_TXURN |
 736                 AR_IMR_RXERR |
 737                 AR_IMR_RXORN |
 738                 AR_IMR_BCNMISC;
 739
 740         if (AR_SREV_9300_20_OR_LATER(ah)) {
 741                 imr_reg |= AR_IMR_RXOK_HP;
 742                 if (ah->config.rx_intr_mitigation)
 743                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 744                 else
 745                         imr_reg |= AR_IMR_RXOK_LP;
 746
 747         } else {
 748                 if (ah->config.rx_intr_mitigation)
 749                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 750                 else
 751                         imr_reg |= AR_IMR_RXOK;
 752         }
 753
 754         if (ah->config.tx_intr_mitigation)
 755                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 756         else
 757                 imr_reg |= AR_IMR_TXOK;
 758
 759         if (opmode == NL80211_IFTYPE_AP)
 760                 imr_reg |= AR_IMR_MIB;
 761
 762         ENABLE_REGWRITE_BUFFER(ah);
 763
 764         REG_WRITE(ah, AR_IMR, imr_reg);
 765         ah->imrs2_reg |= AR_IMR_S2_GTT;
 766         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 767
 768         if (!AR_SREV_9100(ah)) {
 769                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 770                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 771                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 772         }
 773
 774         REGWRITE_BUFFER_FLUSH(ah);
 775
 776         if (AR_SREV_9300_20_OR_LATER(ah)) {
 777                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 778                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 779                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 780                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 781         }
 782 }
 783
 784 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 785 {
 786         u32 val = ath9k_hw_mac_to_clks(ah, us);
 787         val = min(val, (u32) 0xFFFF);
 788         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 789 }
 790
 791 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 792 {
 793         u32 val = ath9k_hw_mac_to_clks(ah, us);
 794         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 795         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 796 }
 797
 798 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 799 {
 800         u32 val = ath9k_hw_mac_to_clks(ah, us);
 801         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 802         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 803 }
 804
 805 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 806 {
 807         if (tu > 0xFFFF) {
 808                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 809                         "bad global tx timeout %u\n", tu);
 810                 ah->globaltxtimeout = (u32) -1;
 811                 return false;
 812         } else {
 813                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 814                 ah->globaltxtimeout = tu;
 815                 return true;
 816         }
 817 }
 818
 819 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 820 {
 821         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 822         int acktimeout;
 823         int slottime;
 824         int sifstime;
 825
 826         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 827                 ah->misc_mode);
 828
 829         if (ah->misc_mode != 0)
 830                 REG_WRITE(ah, AR_PCU_MISC,
 831                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 832
 833         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 834                 sifstime = 16;
 835         else
 836                 sifstime = 10;
 837
 838         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 839         slottime = ah->slottime + 3 * ah->coverage_class;
 840         acktimeout = slottime + sifstime;
 841
 842         /*
 843          * Workaround for early ACK timeouts, add an offset to match the
 844          * initval's 64us ack timeout value.
 845          * This was initially only meant to work around an issue with delayed
 846          * BA frames in some implementations, but it has been found to fix ACK
 847          * timeout issues in other cases as well.
 848          */
 849         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 850                 acktimeout += 64 - sifstime - ah->slottime;
 851
 852         ath9k_hw_setslottime(ah, ah->slottime);
 853         ath9k_hw_set_ack_timeout(ah, acktimeout);
 854         ath9k_hw_set_cts_timeout(ah, acktimeout);
 855         if (ah->globaltxtimeout != (u32) -1)
 856                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 857 }
 858 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 859
 860 void ath9k_hw_deinit(struct ath_hw *ah)
 861 {
 862         struct ath_common *common = ath9k_hw_common(ah);
 863
 864         if (common->state < ATH_HW_INITIALIZED)
 865                 goto free_hw;
 866
 867         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 868
 869 free_hw:
 870         ath9k_hw_rf_free_ext_banks(ah);
 871 }
 872 EXPORT_SYMBOL(ath9k_hw_deinit);
 873
 874 /*******/
 875 /* INI */
 876 /*******/
 877
 878 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 879 {
 880         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 881
 882         if (IS_CHAN_B(chan))
 883                 ctl |= CTL_11B;
 884         else if (IS_CHAN_G(chan))
 885                 ctl |= CTL_11G;
 886         else
 887                 ctl |= CTL_11A;
 888
 889         return ctl;
 890 }
 891
 892 /****************************************/
 893 /* Reset and Channel Switching Routines */
 894 /****************************************/
 895
 896 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 897 {
 898         struct ath_common *common = ath9k_hw_common(ah);
 899         u32 regval;
 900
 901         ENABLE_REGWRITE_BUFFER(ah);
 902
 903         /*
 904          * set AHB_MODE not to do cacheline prefetches
 905         */
 906         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 907                 regval = REG_READ(ah, AR_AHB_MODE);
 908                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 909         }
 910
 911         /*
 912          * let mac dma reads be in 128 byte chunks
 913          */
 914         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 915         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 916
 917         REGWRITE_BUFFER_FLUSH(ah);
 918
 919         /*
 920          * Restore TX Trigger Level to its pre-reset value.
 921          * The initial value depends on whether aggregation is enabled, and is
 922          * adjusted whenever underruns are detected.
 923          */
 924         if (!AR_SREV_9300_20_OR_LATER(ah))
 925                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 926
 927         ENABLE_REGWRITE_BUFFER(ah);
 928
 929         /*
 930          * let mac dma writes be in 128 byte chunks
 931          */
 932         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 933         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 934
 935         /*
 936          * Setup receive FIFO threshold to hold off TX activities
 937          */
 938         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 939
 940         if (AR_SREV_9300_20_OR_LATER(ah)) {
 941                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 942                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 943
 944                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 945                         ah->caps.rx_status_len);
 946         }
 947
 948         /*
 949          * reduce the number of usable entries in PCU TXBUF to avoid
 950          * wrap around issues.
 951          */
 952         if (AR_SREV_9285(ah)) {
 953                 /* For AR9285 the number of Fifos are reduced to half.
 954                  * So set the usable tx buf size also to half to
 955                  * avoid data/delimiter underruns
 956                  */
 957                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 958                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 959         } else if (!AR_SREV_9271(ah)) {
 960                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 961                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 962         }
 963
 964         REGWRITE_BUFFER_FLUSH(ah);
 965
 966         if (AR_SREV_9300_20_OR_LATER(ah))
 967                 ath9k_hw_reset_txstatus_ring(ah);
 968 }
 969
 970 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 971 {
 972         u32 val;
 973
 974         val = REG_READ(ah, AR_STA_ID1);
 975         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 976         switch (opmode) {
 977         case NL80211_IFTYPE_AP:
 978                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 979                           | AR_STA_ID1_KSRCH_MODE);
 980                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 981                 break;
 982         case NL80211_IFTYPE_ADHOC:
 983         case NL80211_IFTYPE_MESH_POINT:
 984                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 985                           | AR_STA_ID1_KSRCH_MODE);
 986                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 987                 break;
 988         case NL80211_IFTYPE_STATION:
 989                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 990                 break;
 991         default:
 992                 if (ah->is_monitoring)
 993                         REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 994                 break;
 995         }
 996 }
 997
 998 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 999                                    u32 *coef_mantissa, u32 *coef_exponent)
1000 {
1001         u32 coef_exp, coef_man;
1002
1003         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1004                 if ((coef_scaled >> coef_exp) & 0x1)
1005                         break;
1006
1007         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1008
1009         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1010
1011         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1012         *coef_exponent = coef_exp - 16;
1013 }
1014
1015 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1016 {
1017         u32 rst_flags;
1018         u32 tmpReg;
1019
1020         if (AR_SREV_9100(ah)) {
1021                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
1022                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
1023                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
1024                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
1025                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1026         }
1027
1028         ENABLE_REGWRITE_BUFFER(ah);
1029
1030         if (AR_SREV_9300_20_OR_LATER(ah)) {
1031                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1032                 udelay(10);
1033         }
1034
1035         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1036                   AR_RTC_FORCE_WAKE_ON_INT);
1037
1038         if (AR_SREV_9100(ah)) {
1039                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1040                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1041         } else {
1042                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1043                 if (tmpReg &
1044                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1045                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1046                         u32 val;
1047                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1048
1049                         val = AR_RC_HOSTIF;
1050                         if (!AR_SREV_9300_20_OR_LATER(ah))
1051                                 val |= AR_RC_AHB;
1052                         REG_WRITE(ah, AR_RC, val);
1053
1054                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1055                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1056
1057                 rst_flags = AR_RTC_RC_MAC_WARM;
1058                 if (type == ATH9K_RESET_COLD)
1059                         rst_flags |= AR_RTC_RC_MAC_COLD;
1060         }
1061
1062         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1063
1064         REGWRITE_BUFFER_FLUSH(ah);
1065
1066         udelay(50);
1067
1068         REG_WRITE(ah, AR_RTC_RC, 0);
1069         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1070                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1071                         "RTC stuck in MAC reset\n");
1072                 return false;
1073         }
1074
1075         if (!AR_SREV_9100(ah))
1076                 REG_WRITE(ah, AR_RC, 0);
1077
1078         if (AR_SREV_9100(ah))
1079                 udelay(50);
1080
1081         return true;
1082 }
1083
1084 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1085 {
1086         ENABLE_REGWRITE_BUFFER(ah);
1087
1088         if (AR_SREV_9300_20_OR_LATER(ah)) {
1089                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1090                 udelay(10);
1091         }
1092
1093         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1094                   AR_RTC_FORCE_WAKE_ON_INT);
1095
1096         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1097                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1098
1099         REG_WRITE(ah, AR_RTC_RESET, 0);
1100         udelay(2);
1101
1102         REGWRITE_BUFFER_FLUSH(ah);
1103
1104         if (!AR_SREV_9300_20_OR_LATER(ah))
1105                 udelay(2);
1106
1107         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1108                 REG_WRITE(ah, AR_RC, 0);
1109
1110         REG_WRITE(ah, AR_RTC_RESET, 1);
1111
1112         if (!ath9k_hw_wait(ah,
1113                            AR_RTC_STATUS,
1114                            AR_RTC_STATUS_M,
1115                            AR_RTC_STATUS_ON,
1116                            AH_WAIT_TIMEOUT)) {
1117                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1118                         "RTC not waking up\n");
1119                 return false;
1120         }
1121
1122         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1123 }
1124
1125 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1126 {
1127         if (AR_SREV_9300_20_OR_LATER(ah)) {
1128                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1129                 udelay(10);
1130         }
1131
1132         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1133                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1134
1135         switch (type) {
1136         case ATH9K_RESET_POWER_ON:
1137                 return ath9k_hw_set_reset_power_on(ah);
1138         case ATH9K_RESET_WARM:
1139         case ATH9K_RESET_COLD:
1140                 return ath9k_hw_set_reset(ah, type);
1141         default:
1142                 return false;
1143         }
1144 }
1145
1146 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1147                                 struct ath9k_channel *chan)
1148 {
1149         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1150                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1151                         return false;
1152         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1153                 return false;
1154
1155         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1156                 return false;
1157
1158         ah->chip_fullsleep = false;
1159         ath9k_hw_init_pll(ah, chan);
1160         ath9k_hw_set_rfmode(ah, chan);
1161
1162         return true;
1163 }
1164
1165 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1166                                     struct ath9k_channel *chan)
1167 {
1168         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1169         struct ath_common *common = ath9k_hw_common(ah);
1170         struct ieee80211_channel *channel = chan->chan;
1171         u32 qnum;
1172         int r;
1173
1174         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1175                 if (ath9k_hw_numtxpending(ah, qnum)) {
1176                         ath_dbg(common, ATH_DBG_QUEUE,
1177                                 "Transmit frames pending on queue %d\n", qnum);
1178                         return false;
1179                 }
1180         }
1181
1182         if (!ath9k_hw_rfbus_req(ah)) {
1183                 ath_err(common, "Could not kill baseband RX\n");
1184                 return false;
1185         }
1186
1187         ath9k_hw_set_channel_regs(ah, chan);
1188
1189         r = ath9k_hw_rf_set_freq(ah, chan);
1190         if (r) {
1191                 ath_err(common, "Failed to set channel\n");
1192                 return false;
1193         }
1194         ath9k_hw_set_clockrate(ah);
1195
1196         ah->eep_ops->set_txpower(ah, chan,
1197                              ath9k_regd_get_ctl(regulatory, chan),
1198                              channel->max_antenna_gain * 2,
1199                              channel->max_power * 2,
1200                              min((u32) MAX_RATE_POWER,
1201                              (u32) regulatory->power_limit), false);
1202
1203         ath9k_hw_rfbus_done(ah);
1204
1205         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1206                 ath9k_hw_set_delta_slope(ah, chan);
1207
1208         ath9k_hw_spur_mitigate_freq(ah, chan);
1209
1210         return true;
1211 }
1212
1213 bool ath9k_hw_check_alive(struct ath_hw *ah)
1214 {
1215         int count = 50;
1216         u32 reg;
1217
1218         if (AR_SREV_9285_12_OR_LATER(ah))
1219                 return true;
1220
1221         do {
1222                 reg = REG_READ(ah, AR_OBS_BUS_1);
1223
1224                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1225                         continue;
1226
1227                 switch (reg & 0x7E000B00) {
1228                 case 0x1E000000:
1229                 case 0x52000B00:
1230                 case 0x18000B00:
1231                         continue;
1232                 default:
1233                         return true;
1234                 }
1235         } while (count-- > 0);
1236
1237         return false;
1238 }
1239 EXPORT_SYMBOL(ath9k_hw_check_alive);
1240
1241 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1242                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1243 {
1244         struct ath_common *common = ath9k_hw_common(ah);
1245         u32 saveLedState;
1246         struct ath9k_channel *curchan = ah->curchan;
1247         u32 saveDefAntenna;
1248         u32 macStaId1;
1249         u64 tsf = 0;
1250         int i, r;
1251
1252         ah->txchainmask = common->tx_chainmask;
1253         ah->rxchainmask = common->rx_chainmask;
1254
1255         if ((common->bus_ops->ath_bus_type != ATH_USB) && !ah->chip_fullsleep) {
1256                 ath9k_hw_abortpcurecv(ah);
1257                 if (!ath9k_hw_stopdmarecv(ah)) {
1258                         ath_dbg(common, ATH_DBG_XMIT,
1259                                 "Failed to stop receive dma\n");
1260                         bChannelChange = false;
1261                 }
1262         }
1263
1264         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1265                 return -EIO;
1266
1267         if (curchan && !ah->chip_fullsleep)
1268                 ath9k_hw_getnf(ah, curchan);
1269
1270         ah->caldata = caldata;
1271         if (caldata &&
1272             (chan->channel != caldata->channel ||
1273              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1274              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1275                 /* Operating channel changed, reset channel calibration data */
1276                 memset(caldata, 0, sizeof(*caldata));
1277                 ath9k_init_nfcal_hist_buffer(ah, chan);
1278         }
1279
1280         if (bChannelChange &&
1281             (ah->chip_fullsleep != true) &&
1282             (ah->curchan != NULL) &&
1283             (chan->channel != ah->curchan->channel) &&
1284             ((chan->channelFlags & CHANNEL_ALL) ==
1285              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1286             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1287
1288                 if (ath9k_hw_channel_change(ah, chan)) {
1289                         ath9k_hw_loadnf(ah, ah->curchan);
1290                         ath9k_hw_start_nfcal(ah, true);
1291                         if (AR_SREV_9271(ah))
1292                                 ar9002_hw_load_ani_reg(ah, chan);
1293                         return 0;
1294                 }
1295         }
1296
1297         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1298         if (saveDefAntenna == 0)
1299                 saveDefAntenna = 1;
1300
1301         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1302
1303         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1304         if (AR_SREV_9100(ah) ||
1305             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1306                 tsf = ath9k_hw_gettsf64(ah);
1307
1308         saveLedState = REG_READ(ah, AR_CFG_LED) &
1309                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1310                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1311
1312         ath9k_hw_mark_phy_inactive(ah);
1313
1314         ah->paprd_table_write_done = false;
1315
1316         /* Only required on the first reset */
1317         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1318                 REG_WRITE(ah,
1319                           AR9271_RESET_POWER_DOWN_CONTROL,
1320                           AR9271_RADIO_RF_RST);
1321                 udelay(50);
1322         }
1323
1324         if (!ath9k_hw_chip_reset(ah, chan)) {
1325                 ath_err(common, "Chip reset failed\n");
1326                 return -EINVAL;
1327         }
1328
1329         /* Only required on the first reset */
1330         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1331                 ah->htc_reset_init = false;
1332                 REG_WRITE(ah,
1333                           AR9271_RESET_POWER_DOWN_CONTROL,
1334                           AR9271_GATE_MAC_CTL);
1335                 udelay(50);
1336         }
1337
1338         /* Restore TSF */
1339         if (tsf)
1340                 ath9k_hw_settsf64(ah, tsf);
1341
1342         if (AR_SREV_9280_20_OR_LATER(ah))
1343                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1344
1345         if (!AR_SREV_9300_20_OR_LATER(ah))
1346                 ar9002_hw_enable_async_fifo(ah);
1347
1348         r = ath9k_hw_process_ini(ah, chan);
1349         if (r)
1350                 return r;
1351
1352         /*
1353          * Some AR91xx SoC devices frequently fail to accept TSF writes
1354          * right after the chip reset. When that happens, write a new
1355          * value after the initvals have been applied, with an offset
1356          * based on measured time difference
1357          */
1358         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1359                 tsf += 1500;
1360                 ath9k_hw_settsf64(ah, tsf);
1361         }
1362
1363         /* Setup MFP options for CCMP */
1364         if (AR_SREV_9280_20_OR_LATER(ah)) {
1365                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1366                  * frames when constructing CCMP AAD. */
1367                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1368                               0xc7ff);
1369                 ah->sw_mgmt_crypto = false;
1370         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1371                 /* Disable hardware crypto for management frames */
1372                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1373                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1374                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1375                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1376                 ah->sw_mgmt_crypto = true;
1377         } else
1378                 ah->sw_mgmt_crypto = true;
1379
1380         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1381                 ath9k_hw_set_delta_slope(ah, chan);
1382
1383         ath9k_hw_spur_mitigate_freq(ah, chan);
1384         ah->eep_ops->set_board_values(ah, chan);
1385
1386         ENABLE_REGWRITE_BUFFER(ah);
1387
1388         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1389         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1390                   | macStaId1
1391                   | AR_STA_ID1_RTS_USE_DEF
1392                   | (ah->config.
1393                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1394                   | ah->sta_id1_defaults);
1395         ath_hw_setbssidmask(common);
1396         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1397         ath9k_hw_write_associd(ah);
1398         REG_WRITE(ah, AR_ISR, ~0);
1399         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1400
1401         REGWRITE_BUFFER_FLUSH(ah);
1402
1403         ath9k_hw_set_operating_mode(ah, ah->opmode);
1404
1405         r = ath9k_hw_rf_set_freq(ah, chan);
1406         if (r)
1407                 return r;
1408
1409         ath9k_hw_set_clockrate(ah);
1410
1411         ENABLE_REGWRITE_BUFFER(ah);
1412
1413         for (i = 0; i < AR_NUM_DCU; i++)
1414                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1415
1416         REGWRITE_BUFFER_FLUSH(ah);
1417
1418         ah->intr_txqs = 0;
1419         for (i = 0; i < ah->caps.total_queues; i++)
1420                 ath9k_hw_resettxqueue(ah, i);
1421
1422         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1423         ath9k_hw_ani_cache_ini_regs(ah);
1424         ath9k_hw_init_qos(ah);
1425
1426         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1427                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1428
1429         ath9k_hw_init_global_settings(ah);
1430
1431         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1432                 ar9002_hw_update_async_fifo(ah);
1433                 ar9002_hw_enable_wep_aggregation(ah);
1434         }
1435
1436         REG_WRITE(ah, AR_STA_ID1,
1437                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1438
1439         ath9k_hw_set_dma(ah);
1440
1441         REG_WRITE(ah, AR_OBS, 8);
1442
1443         if (ah->config.rx_intr_mitigation) {
1444                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1445                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1446         }
1447
1448         if (ah->config.tx_intr_mitigation) {
1449                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1450                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1451         }
1452
1453         ath9k_hw_init_bb(ah, chan);
1454
1455         if (!ath9k_hw_init_cal(ah, chan))
1456                 return -EIO;
1457
1458         ENABLE_REGWRITE_BUFFER(ah);
1459
1460         ath9k_hw_restore_chainmask(ah);
1461         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1462
1463         REGWRITE_BUFFER_FLUSH(ah);
1464
1465         /*
1466          * For big endian systems turn on swapping for descriptors
1467          */
1468         if (AR_SREV_9100(ah)) {
1469                 u32 mask;
1470                 mask = REG_READ(ah, AR_CFG);
1471                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1472                         ath_dbg(common, ATH_DBG_RESET,
1473                                 "CFG Byte Swap Set 0x%x\n", mask);
1474                 } else {
1475                         mask =
1476                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1477                         REG_WRITE(ah, AR_CFG, mask);
1478                         ath_dbg(common, ATH_DBG_RESET,
1479                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1480                 }
1481         } else {
1482                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1483                         /* Configure AR9271 target WLAN */
1484                         if (AR_SREV_9271(ah))
1485                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1486                         else
1487                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1488                 }
1489 #ifdef __BIG_ENDIAN
1490                 else
1491                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1492 #endif
1493         }
1494
1495         if (ah->btcoex_hw.enabled)
1496                 ath9k_hw_btcoex_enable(ah);
1497
1498         if (AR_SREV_9300_20_OR_LATER(ah))
1499                 ar9003_hw_bb_watchdog_config(ah);
1500
1501         return 0;
1502 }
1503 EXPORT_SYMBOL(ath9k_hw_reset);
1504
1505 /******************************/
1506 /* Power Management (Chipset) */
1507 /******************************/
1508
1509 /*
1510  * Notify Power Mgt is disabled in self-generated frames.
1511  * If requested, force chip to sleep.
1512  */
1513 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1514 {
1515         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1516         if (setChip) {
1517                 /*
1518                  * Clear the RTC force wake bit to allow the
1519                  * mac to go to sleep.
1520                  */
1521                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1522                             AR_RTC_FORCE_WAKE_EN);
1523                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1524                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1525
1526                 /* Shutdown chip. Active low */
1527                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1528                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1529                                     AR_RTC_RESET_EN);
1530         }
1531
1532         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1533         if (AR_SREV_9300_20_OR_LATER(ah))
1534                 REG_WRITE(ah, AR_WA,
1535                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1536 }
1537
1538 /*
1539  * Notify Power Management is enabled in self-generating
1540  * frames. If request, set power mode of chip to
1541  * auto/normal.  Duration in units of 128us (1/8 TU).
1542  */
1543 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1544 {
1545         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1546         if (setChip) {
1547                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1548
1549                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1550                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1551                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1552                                   AR_RTC_FORCE_WAKE_ON_INT);
1553                 } else {
1554                         /*
1555                          * Clear the RTC force wake bit to allow the
1556                          * mac to go to sleep.
1557                          */
1558                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1559                                     AR_RTC_FORCE_WAKE_EN);
1560                 }
1561         }
1562
1563         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1564         if (AR_SREV_9300_20_OR_LATER(ah))
1565                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1566 }
1567
1568 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1569 {
1570         u32 val;
1571         int i;
1572
1573         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1574         if (AR_SREV_9300_20_OR_LATER(ah)) {
1575                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1576                 udelay(10);
1577         }
1578
1579         if (setChip) {
1580                 if ((REG_READ(ah, AR_RTC_STATUS) &
1581                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1582                         if (ath9k_hw_set_reset_reg(ah,
1583                                            ATH9K_RESET_POWER_ON) != true) {
1584                                 return false;
1585                         }
1586                         if (!AR_SREV_9300_20_OR_LATER(ah))
1587                                 ath9k_hw_init_pll(ah, NULL);
1588                 }
1589                 if (AR_SREV_9100(ah))
1590                         REG_SET_BIT(ah, AR_RTC_RESET,
1591                                     AR_RTC_RESET_EN);
1592
1593                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1594                             AR_RTC_FORCE_WAKE_EN);
1595                 udelay(50);
1596
1597                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1598                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1599                         if (val == AR_RTC_STATUS_ON)
1600                                 break;
1601                         udelay(50);
1602                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1603                                     AR_RTC_FORCE_WAKE_EN);
1604                 }
1605                 if (i == 0) {
1606                         ath_err(ath9k_hw_common(ah),
1607                                 "Failed to wakeup in %uus\n",
1608                                 POWER_UP_TIME / 20);
1609                         return false;
1610                 }
1611         }
1612
1613         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1614
1615         return true;
1616 }
1617
1618 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1619 {
1620         struct ath_common *common = ath9k_hw_common(ah);
1621         int status = true, setChip = true;
1622         static const char *modes[] = {
1623                 "AWAKE",
1624                 "FULL-SLEEP",
1625                 "NETWORK SLEEP",
1626                 "UNDEFINED"
1627         };
1628
1629         if (ah->power_mode == mode)
1630                 return status;
1631
1632         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1633                 modes[ah->power_mode], modes[mode]);
1634
1635         switch (mode) {
1636         case ATH9K_PM_AWAKE:
1637                 status = ath9k_hw_set_power_awake(ah, setChip);
1638                 break;
1639         case ATH9K_PM_FULL_SLEEP:
1640                 ath9k_set_power_sleep(ah, setChip);
1641                 ah->chip_fullsleep = true;
1642                 break;
1643         case ATH9K_PM_NETWORK_SLEEP:
1644                 ath9k_set_power_network_sleep(ah, setChip);
1645                 break;
1646         default:
1647                 ath_err(common, "Unknown power mode %u\n", mode);
1648                 return false;
1649         }
1650         ah->power_mode = mode;
1651
1652         /*
1653          * XXX: If this warning never comes up after a while then
1654          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1655          * ath9k_hw_setpower() return type void.
1656          */
1657
1658         if (!(ah->ah_flags & AH_UNPLUGGED))
1659                 ATH_DBG_WARN_ON_ONCE(!status);
1660
1661         return status;
1662 }
1663 EXPORT_SYMBOL(ath9k_hw_setpower);
1664
1665 /*******************/
1666 /* Beacon Handling */
1667 /*******************/
1668
1669 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1670 {
1671         int flags = 0;
1672
1673         ENABLE_REGWRITE_BUFFER(ah);
1674
1675         switch (ah->opmode) {
1676         case NL80211_IFTYPE_ADHOC:
1677         case NL80211_IFTYPE_MESH_POINT:
1678                 REG_SET_BIT(ah, AR_TXCFG,
1679                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1680                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1681                           TU_TO_USEC(next_beacon +
1682                                      (ah->atim_window ? ah->
1683                                       atim_window : 1)));
1684                 flags |= AR_NDP_TIMER_EN;
1685         case NL80211_IFTYPE_AP:
1686                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1687                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1688                           TU_TO_USEC(next_beacon -
1689                                      ah->config.
1690                                      dma_beacon_response_time));
1691                 REG_WRITE(ah, AR_NEXT_SWBA,
1692                           TU_TO_USEC(next_beacon -
1693                                      ah->config.
1694                                      sw_beacon_response_time));
1695                 flags |=
1696                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1697                 break;
1698         default:
1699                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1700                         "%s: unsupported opmode: %d\n",
1701                         __func__, ah->opmode);
1702                 return;
1703                 break;
1704         }
1705
1706         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1707         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1708         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1709         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1710
1711         REGWRITE_BUFFER_FLUSH(ah);
1712
1713         beacon_period &= ~ATH9K_BEACON_ENA;
1714         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1715                 ath9k_hw_reset_tsf(ah);
1716         }
1717
1718         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1719 }
1720 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1721
1722 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1723                                     const struct ath9k_beacon_state *bs)
1724 {
1725         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1726         struct ath9k_hw_capabilities *pCap = &ah->caps;
1727         struct ath_common *common = ath9k_hw_common(ah);
1728
1729         ENABLE_REGWRITE_BUFFER(ah);
1730
1731         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1732
1733         REG_WRITE(ah, AR_BEACON_PERIOD,
1734                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1735         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1736                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1737
1738         REGWRITE_BUFFER_FLUSH(ah);
1739
1740         REG_RMW_FIELD(ah, AR_RSSI_THR,
1741                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1742
1743         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1744
1745         if (bs->bs_sleepduration > beaconintval)
1746                 beaconintval = bs->bs_sleepduration;
1747
1748         dtimperiod = bs->bs_dtimperiod;
1749         if (bs->bs_sleepduration > dtimperiod)
1750                 dtimperiod = bs->bs_sleepduration;
1751
1752         if (beaconintval == dtimperiod)
1753                 nextTbtt = bs->bs_nextdtim;
1754         else
1755                 nextTbtt = bs->bs_nexttbtt;
1756
1757         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1758         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1759         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1760         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1761
1762         ENABLE_REGWRITE_BUFFER(ah);
1763
1764         REG_WRITE(ah, AR_NEXT_DTIM,
1765                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1766         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1767
1768         REG_WRITE(ah, AR_SLEEP1,
1769                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1770                   | AR_SLEEP1_ASSUME_DTIM);
1771
1772         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1773                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1774         else
1775                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1776
1777         REG_WRITE(ah, AR_SLEEP2,
1778                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1779
1780         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1781         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1782
1783         REGWRITE_BUFFER_FLUSH(ah);
1784
1785         REG_SET_BIT(ah, AR_TIMER_MODE,
1786                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1787                     AR_DTIM_TIMER_EN);
1788
1789         /* TSF Out of Range Threshold */
1790         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1791 }
1792 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1793
1794 /*******************/
1795 /* HW Capabilities */
1796 /*******************/
1797
1798 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1799 {
1800         struct ath9k_hw_capabilities *pCap = &ah->caps;
1801         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1802         struct ath_common *common = ath9k_hw_common(ah);
1803         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1804
1805         u16 capField = 0, eeval;
1806         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1807
1808         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1809         regulatory->current_rd = eeval;
1810
1811         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1812         if (AR_SREV_9285_12_OR_LATER(ah))
1813                 eeval |= AR9285_RDEXT_DEFAULT;
1814         regulatory->current_rd_ext = eeval;
1815
1816         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1817
1818         if (ah->opmode != NL80211_IFTYPE_AP &&
1819             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1820                 if (regulatory->current_rd == 0x64 ||
1821                     regulatory->current_rd == 0x65)
1822                         regulatory->current_rd += 5;
1823                 else if (regulatory->current_rd == 0x41)
1824                         regulatory->current_rd = 0x43;
1825                 ath_dbg(common, ATH_DBG_REGULATORY,
1826                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1827         }
1828
1829         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1830         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1831                 ath_err(common,
1832                         "no band has been marked as supported in EEPROM\n");
1833                 return -EINVAL;
1834         }
1835
1836         if (eeval & AR5416_OPFLAGS_11A)
1837                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1838
1839         if (eeval & AR5416_OPFLAGS_11G)
1840                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1841
1842         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1843         /*
1844          * For AR9271 we will temporarilly uses the rx chainmax as read from
1845          * the EEPROM.
1846          */
1847         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1848             !(eeval & AR5416_OPFLAGS_11A) &&
1849             !(AR_SREV_9271(ah)))
1850                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1851                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1852         else
1853                 /* Use rx_chainmask from EEPROM. */
1854                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1855
1856         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1857
1858         /* enable key search for every frame in an aggregate */
1859         if (AR_SREV_9300_20_OR_LATER(ah))
1860                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1861
1862         pCap->low_2ghz_chan = 2312;
1863         pCap->high_2ghz_chan = 2732;
1864
1865         pCap->low_5ghz_chan = 4920;
1866         pCap->high_5ghz_chan = 6100;
1867
1868         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1869
1870         if (ah->config.ht_enable)
1871                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1872         else
1873                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1874
1875         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1876                 pCap->total_queues =
1877                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1878         else
1879                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1880
1881         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1882                 pCap->keycache_size =
1883                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1884         else
1885                 pCap->keycache_size = AR_KEYTABLE_SIZE;
1886
1887         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
1888                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
1889         else
1890                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
1891
1892         if (AR_SREV_9271(ah))
1893                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1894         else if (AR_DEVID_7010(ah))
1895                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1896         else if (AR_SREV_9285_12_OR_LATER(ah))
1897                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1898         else if (AR_SREV_9280_20_OR_LATER(ah))
1899                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1900         else
1901                 pCap->num_gpio_pins = AR_NUM_GPIO;
1902
1903         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1904                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1905                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1906         } else {
1907                 pCap->rts_aggr_limit = (8 * 1024);
1908         }
1909
1910         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
1911
1912 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1913         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1914         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1915                 ah->rfkill_gpio =
1916                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1917                 ah->rfkill_polarity =
1918                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1919
1920                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1921         }
1922 #endif
1923         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1924                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1925         else
1926                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1927
1928         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1929                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1930         else
1931                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1932
1933         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
1934                 pCap->reg_cap =
1935                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1936                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
1937                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
1938                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
1939         } else {
1940                 pCap->reg_cap =
1941                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1942                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
1943         }
1944
1945         /* Advertise midband for AR5416 with FCC midband set in eeprom */
1946         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
1947             AR_SREV_5416(ah))
1948                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
1949
1950         if (AR_SREV_9280_20_OR_LATER(ah) && common->btcoex_enabled) {
1951                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1952                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1953
1954                 if (AR_SREV_9285(ah)) {
1955                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1956                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1957                 } else {
1958                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1959                 }
1960         } else {
1961                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1962         }
1963
1964         if (AR_SREV_9300_20_OR_LATER(ah)) {
1965                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1966                 if (!AR_SREV_9485(ah))
1967                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1968
1969                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1970                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1971                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1972                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1973                 pCap->txs_len = sizeof(struct ar9003_txs);
1974                 if (ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1975                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1976         } else {
1977                 pCap->tx_desc_len = sizeof(struct ath_desc);
1978                 if (AR_SREV_9280_20(ah) &&
1979                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1980                       AR5416_EEP_MINOR_VER_16) ||
1981                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1982                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1983         }
1984
1985         if (AR_SREV_9300_20_OR_LATER(ah))
1986                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1987
1988         if (AR_SREV_9300_20_OR_LATER(ah))
1989                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1990
1991         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1992                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1993
1994         if (AR_SREV_9285(ah))
1995                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1996                         ant_div_ctl1 =
1997                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1998                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1999                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2000                 }
2001         if (AR_SREV_9300_20_OR_LATER(ah)) {
2002                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2003                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2004         }
2005
2006
2007
2008         if (AR_SREV_9485_10(ah)) {
2009                 pCap->pcie_lcr_extsync_en = true;
2010                 pCap->pcie_lcr_offset = 0x80;
2011         }
2012
2013         tx_chainmask = pCap->tx_chainmask;
2014         rx_chainmask = pCap->rx_chainmask;
2015         while (tx_chainmask || rx_chainmask) {
2016                 if (tx_chainmask & BIT(0))
2017                         pCap->max_txchains++;
2018                 if (rx_chainmask & BIT(0))
2019                         pCap->max_rxchains++;
2020
2021                 tx_chainmask >>= 1;
2022                 rx_chainmask >>= 1;
2023         }
2024
2025         return 0;
2026 }
2027
2028 /****************************/
2029 /* GPIO / RFKILL / Antennae */
2030 /****************************/
2031
2032 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2033                                          u32 gpio, u32 type)
2034 {
2035         int addr;
2036         u32 gpio_shift, tmp;
2037
2038         if (gpio > 11)
2039                 addr = AR_GPIO_OUTPUT_MUX3;
2040         else if (gpio > 5)
2041                 addr = AR_GPIO_OUTPUT_MUX2;
2042         else
2043                 addr = AR_GPIO_OUTPUT_MUX1;
2044
2045         gpio_shift = (gpio % 6) * 5;
2046
2047         if (AR_SREV_9280_20_OR_LATER(ah)
2048             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2049                 REG_RMW(ah, addr, (type << gpio_shift),
2050                         (0x1f << gpio_shift));
2051         } else {
2052                 tmp = REG_READ(ah, addr);
2053                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2054                 tmp &= ~(0x1f << gpio_shift);
2055                 tmp |= (type << gpio_shift);
2056                 REG_WRITE(ah, addr, tmp);
2057         }
2058 }
2059
2060 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2061 {
2062         u32 gpio_shift;
2063
2064         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2065
2066         if (AR_DEVID_7010(ah)) {
2067                 gpio_shift = gpio;
2068                 REG_RMW(ah, AR7010_GPIO_OE,
2069                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2070                         (AR7010_GPIO_OE_MASK << gpio_shift));
2071                 return;
2072         }
2073
2074         gpio_shift = gpio << 1;
2075         REG_RMW(ah,
2076                 AR_GPIO_OE_OUT,
2077                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2078                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2079 }
2080 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2081
2082 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2083 {
2084 #define MS_REG_READ(x, y) \
2085         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2086
2087         if (gpio >= ah->caps.num_gpio_pins)
2088                 return 0xffffffff;
2089
2090         if (AR_DEVID_7010(ah)) {
2091                 u32 val;
2092                 val = REG_READ(ah, AR7010_GPIO_IN);
2093                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2094         } else if (AR_SREV_9300_20_OR_LATER(ah))
2095                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2096                         AR_GPIO_BIT(gpio)) != 0;
2097         else if (AR_SREV_9271(ah))
2098                 return MS_REG_READ(AR9271, gpio) != 0;
2099         else if (AR_SREV_9287_11_OR_LATER(ah))
2100                 return MS_REG_READ(AR9287, gpio) != 0;
2101         else if (AR_SREV_9285_12_OR_LATER(ah))
2102                 return MS_REG_READ(AR9285, gpio) != 0;
2103         else if (AR_SREV_9280_20_OR_LATER(ah))
2104                 return MS_REG_READ(AR928X, gpio) != 0;
2105         else
2106                 return MS_REG_READ(AR, gpio) != 0;
2107 }
2108 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2109
2110 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2111                          u32 ah_signal_type)
2112 {
2113         u32 gpio_shift;
2114
2115         if (AR_DEVID_7010(ah)) {
2116                 gpio_shift = gpio;
2117                 REG_RMW(ah, AR7010_GPIO_OE,
2118                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2119                         (AR7010_GPIO_OE_MASK << gpio_shift));
2120                 return;
2121         }
2122
2123         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2124         gpio_shift = 2 * gpio;
2125         REG_RMW(ah,
2126                 AR_GPIO_OE_OUT,
2127                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2128                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2129 }
2130 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2131
2132 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2133 {
2134         if (AR_DEVID_7010(ah)) {
2135                 val = val ? 0 : 1;
2136                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2137                         AR_GPIO_BIT(gpio));
2138                 return;
2139         }
2140
2141         if (AR_SREV_9271(ah))
2142                 val = ~val;
2143
2144         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2145                 AR_GPIO_BIT(gpio));
2146 }
2147 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2148
2149 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2150 {
2151         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2152 }
2153 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2154
2155 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2156 {
2157         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2158 }
2159 EXPORT_SYMBOL(ath9k_hw_setantenna);
2160
2161 /*********************/
2162 /* General Operation */
2163 /*********************/
2164
2165 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2166 {
2167         u32 bits = REG_READ(ah, AR_RX_FILTER);
2168         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2169
2170         if (phybits & AR_PHY_ERR_RADAR)
2171                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2172         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2173                 bits |= ATH9K_RX_FILTER_PHYERR;
2174
2175         return bits;
2176 }
2177 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2178
2179 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2180 {
2181         u32 phybits;
2182
2183         ENABLE_REGWRITE_BUFFER(ah);
2184
2185         REG_WRITE(ah, AR_RX_FILTER, bits);
2186
2187         phybits = 0;
2188         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2189                 phybits |= AR_PHY_ERR_RADAR;
2190         if (bits & ATH9K_RX_FILTER_PHYERR)
2191                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2192         REG_WRITE(ah, AR_PHY_ERR, phybits);
2193
2194         if (phybits)
2195                 REG_WRITE(ah, AR_RXCFG,
2196                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2197         else
2198                 REG_WRITE(ah, AR_RXCFG,
2199                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2200
2201         REGWRITE_BUFFER_FLUSH(ah);
2202 }
2203 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2204
2205 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2206 {
2207         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2208                 return false;
2209
2210         ath9k_hw_init_pll(ah, NULL);
2211         return true;
2212 }
2213 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2214
2215 bool ath9k_hw_disable(struct ath_hw *ah)
2216 {
2217         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2218                 return false;
2219
2220         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2221                 return false;
2222
2223         ath9k_hw_init_pll(ah, NULL);
2224         return true;
2225 }
2226 EXPORT_SYMBOL(ath9k_hw_disable);
2227
2228 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2229 {
2230         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2231         struct ath9k_channel *chan = ah->curchan;
2232         struct ieee80211_channel *channel = chan->chan;
2233
2234         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2235
2236         ah->eep_ops->set_txpower(ah, chan,
2237                                  ath9k_regd_get_ctl(regulatory, chan),
2238                                  channel->max_antenna_gain * 2,
2239                                  channel->max_power * 2,
2240                                  min((u32) MAX_RATE_POWER,
2241                                  (u32) regulatory->power_limit), test);
2242 }
2243 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2244
2245 void ath9k_hw_setopmode(struct ath_hw *ah)
2246 {
2247         ath9k_hw_set_operating_mode(ah, ah->opmode);
2248 }
2249 EXPORT_SYMBOL(ath9k_hw_setopmode);
2250
2251 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2252 {
2253         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2254         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2255 }
2256 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2257
2258 void ath9k_hw_write_associd(struct ath_hw *ah)
2259 {
2260         struct ath_common *common = ath9k_hw_common(ah);
2261
2262         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2263         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2264                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2265 }
2266 EXPORT_SYMBOL(ath9k_hw_write_associd);
2267
2268 #define ATH9K_MAX_TSF_READ 10
2269
2270 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2271 {
2272         u32 tsf_lower, tsf_upper1, tsf_upper2;
2273         int i;
2274
2275         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2276         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2277                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2278                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2279                 if (tsf_upper2 == tsf_upper1)
2280                         break;
2281                 tsf_upper1 = tsf_upper2;
2282         }
2283
2284         WARN_ON( i == ATH9K_MAX_TSF_READ );
2285
2286         return (((u64)tsf_upper1 << 32) | tsf_lower);
2287 }
2288 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2289
2290 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2291 {
2292         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2293         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2294 }
2295 EXPORT_SYMBOL(ath9k_hw_settsf64);
2296
2297 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2298 {
2299         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2300                            AH_TSF_WRITE_TIMEOUT))
2301                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2302                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2303
2304         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2305 }
2306 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2307
2308 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2309 {
2310         if (setting)
2311                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2312         else
2313                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2314 }
2315 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2316
2317 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2318 {
2319         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2320         u32 macmode;
2321
2322         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2323                 macmode = AR_2040_JOINED_RX_CLEAR;
2324         else
2325                 macmode = 0;
2326
2327         REG_WRITE(ah, AR_2040_MODE, macmode);
2328 }
2329
2330 /* HW Generic timers configuration */
2331
2332 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2333 {
2334         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2335         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2336         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2337         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2338         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2339         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2340         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2341         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2342         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2343         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2344                                 AR_NDP2_TIMER_MODE, 0x0002},
2345         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2346                                 AR_NDP2_TIMER_MODE, 0x0004},
2347         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2348                                 AR_NDP2_TIMER_MODE, 0x0008},
2349         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2350                                 AR_NDP2_TIMER_MODE, 0x0010},
2351         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2352                                 AR_NDP2_TIMER_MODE, 0x0020},
2353         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2354                                 AR_NDP2_TIMER_MODE, 0x0040},
2355         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2356                                 AR_NDP2_TIMER_MODE, 0x0080}
2357 };
2358
2359 /* HW generic timer primitives */
2360
2361 /* compute and clear index of rightmost 1 */
2362 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2363 {
2364         u32 b;
2365
2366         b = *mask;
2367         b &= (0-b);
2368         *mask &= ~b;
2369         b *= debruijn32;
2370         b >>= 27;
2371
2372         return timer_table->gen_timer_index[b];
2373 }
2374
2375 static u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2376 {
2377         return REG_READ(ah, AR_TSF_L32);
2378 }
2379
2380 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2381                                           void (*trigger)(void *),
2382                                           void (*overflow)(void *),
2383                                           void *arg,
2384                                           u8 timer_index)
2385 {
2386         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2387         struct ath_gen_timer *timer;
2388
2389         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2390
2391         if (timer == NULL) {
2392                 ath_err(ath9k_hw_common(ah),
2393                         "Failed to allocate memory for hw timer[%d]\n",
2394                         timer_index);
2395                 return NULL;
2396         }
2397
2398         /* allocate a hardware generic timer slot */
2399         timer_table->timers[timer_index] = timer;
2400         timer->index = timer_index;
2401         timer->trigger = trigger;
2402         timer->overflow = overflow;
2403         timer->arg = arg;
2404
2405         return timer;
2406 }
2407 EXPORT_SYMBOL(ath_gen_timer_alloc);
2408
2409 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2410                               struct ath_gen_timer *timer,
2411                               u32 timer_next,
2412                               u32 timer_period)
2413 {
2414         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2415         u32 tsf;
2416
2417         BUG_ON(!timer_period);
2418
2419         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2420
2421         tsf = ath9k_hw_gettsf32(ah);
2422
2423         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2424                 "current tsf %x period %x timer_next %x\n",
2425                 tsf, timer_period, timer_next);
2426
2427         /*
2428          * Pull timer_next forward if the current TSF already passed it
2429          * because of software latency
2430          */
2431         if (timer_next < tsf)
2432                 timer_next = tsf + timer_period;
2433
2434         /*
2435          * Program generic timer registers
2436          */
2437         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2438                  timer_next);
2439         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2440                   timer_period);
2441         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2442                     gen_tmr_configuration[timer->index].mode_mask);
2443
2444         /* Enable both trigger and thresh interrupt masks */
2445         REG_SET_BIT(ah, AR_IMR_S5,
2446                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2447                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2448 }
2449 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2450
2451 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2452 {
2453         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2454
2455         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2456                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2457                 return;
2458         }
2459
2460         /* Clear generic timer enable bits. */
2461         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2462                         gen_tmr_configuration[timer->index].mode_mask);
2463
2464         /* Disable both trigger and thresh interrupt masks */
2465         REG_CLR_BIT(ah, AR_IMR_S5,
2466                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2467                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2468
2469         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2470 }
2471 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2472
2473 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2474 {
2475         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2476
2477         /* free the hardware generic timer slot */
2478         timer_table->timers[timer->index] = NULL;
2479         kfree(timer);
2480 }
2481 EXPORT_SYMBOL(ath_gen_timer_free);
2482
2483 /*
2484  * Generic Timer Interrupts handling
2485  */
2486 void ath_gen_timer_isr(struct ath_hw *ah)
2487 {
2488         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2489         struct ath_gen_timer *timer;
2490         struct ath_common *common = ath9k_hw_common(ah);
2491         u32 trigger_mask, thresh_mask, index;
2492
2493         /* get hardware generic timer interrupt status */
2494         trigger_mask = ah->intr_gen_timer_trigger;
2495         thresh_mask = ah->intr_gen_timer_thresh;
2496         trigger_mask &= timer_table->timer_mask.val;
2497         thresh_mask &= timer_table->timer_mask.val;
2498
2499         trigger_mask &= ~thresh_mask;
2500
2501         while (thresh_mask) {
2502                 index = rightmost_index(timer_table, &thresh_mask);
2503                 timer = timer_table->timers[index];
2504                 BUG_ON(!timer);
2505                 ath_dbg(common, ATH_DBG_HWTIMER,
2506                         "TSF overflow for Gen timer %d\n", index);
2507                 timer->overflow(timer->arg);
2508         }
2509
2510         while (trigger_mask) {
2511                 index = rightmost_index(timer_table, &trigger_mask);
2512                 timer = timer_table->timers[index];
2513                 BUG_ON(!timer);
2514                 ath_dbg(common, ATH_DBG_HWTIMER,
2515                         "Gen timer[%d] trigger\n", index);
2516                 timer->trigger(timer->arg);
2517         }
2518 }
2519 EXPORT_SYMBOL(ath_gen_timer_isr);
2520
2521 /********/
2522 /* HTC  */
2523 /********/
2524
2525 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2526 {
2527         ah->htc_reset_init = true;
2528 }
2529 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2530
2531 static struct {
2532         u32 version;
2533         const char * name;
2534 } ath_mac_bb_names[] = {
2535         /* Devices with external radios */
2536         { AR_SREV_VERSION_5416_PCI,     "5416" },
2537         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2538         { AR_SREV_VERSION_9100,         "9100" },
2539         { AR_SREV_VERSION_9160,         "9160" },
2540         /* Single-chip solutions */
2541         { AR_SREV_VERSION_9280,         "9280" },
2542         { AR_SREV_VERSION_9285,         "9285" },
2543         { AR_SREV_VERSION_9287,         "9287" },
2544         { AR_SREV_VERSION_9271,         "9271" },
2545         { AR_SREV_VERSION_9300,         "9300" },
2546 };
2547
2548 /* For devices with external radios */
2549 static struct {
2550         u16 version;
2551         const char * name;
2552 } ath_rf_names[] = {
2553         { 0,                            "5133" },
2554         { AR_RAD5133_SREV_MAJOR,        "5133" },
2555         { AR_RAD5122_SREV_MAJOR,        "5122" },
2556         { AR_RAD2133_SREV_MAJOR,        "2133" },
2557         { AR_RAD2122_SREV_MAJOR,        "2122" }
2558 };
2559
2560 /*
2561  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2562  */
2563 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2564 {
2565         int i;
2566
2567         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2568                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2569                         return ath_mac_bb_names[i].name;
2570                 }
2571         }
2572
2573         return "????";
2574 }
2575
2576 /*
2577  * Return the RF name. "????" is returned if the RF is unknown.
2578  * Used for devices with external radios.
2579  */
2580 static const char *ath9k_hw_rf_name(u16 rf_version)
2581 {
2582         int i;
2583
2584         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2585                 if (ath_rf_names[i].version == rf_version) {
2586                         return ath_rf_names[i].name;
2587                 }
2588         }
2589
2590         return "????";
2591 }
2592
2593 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2594 {
2595         int used;
2596
2597         /* chipsets >= AR9280 are single-chip */
2598         if (AR_SREV_9280_20_OR_LATER(ah)) {
2599                 used = snprintf(hw_name, len,
2600                                "Atheros AR%s Rev:%x",
2601                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2602                                ah->hw_version.macRev);
2603         }
2604         else {
2605                 used = snprintf(hw_name, len,
2606                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2607                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2608                                ah->hw_version.macRev,
2609                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2610                                                 AR_RADIO_SREV_MAJOR)),
2611                                ah->hw_version.phyRev);
2612         }
2613
2614         hw_name[used] = '\0';
2615 }
2616 EXPORT_SYMBOL(ath9k_hw_name);