drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26
  27 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  28
  29 MODULE_AUTHOR("Atheros Communications");
  30 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  31 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  32 MODULE_LICENSE("Dual BSD/GPL");
  33
  34 static int __init ath9k_init(void)
  35 {
  36         return 0;
  37 }
  38 module_init(ath9k_init);
  39
  40 static void __exit ath9k_exit(void)
  41 {
  42         return;
  43 }
  44 module_exit(ath9k_exit);
  45
  46 /* Private hardware callbacks */
  47
  48 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  49 {
  50         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  51 }
  52
  53 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  54 {
  55         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  56 }
  57
  58 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  59                                         struct ath9k_channel *chan)
  60 {
  61         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  62 }
  63
  64 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  65 {
  66         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  67                 return;
  68
  69         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  70 }
  71
  72 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  73 {
  74         /* You will not have this callback if using the old ANI */
  75         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  76                 return;
  77
  78         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  79 }
  80
  81 /********************/
  82 /* Helper Functions */
  83 /********************/
  84
  85 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  86 {
  87         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  88         struct ath_common *common = ath9k_hw_common(ah);
  89         unsigned int clockrate;
  90
  91         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  92         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  93                 clockrate = 117;
  94         else if (!ah->curchan) /* should really check for CCK instead */
  95                 clockrate = ATH9K_CLOCK_RATE_CCK;
  96         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  97                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  98         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  99                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 100         else
 101                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 102
 103         if (conf_is_ht40(conf))
 104                 clockrate *= 2;
 105
 106         if (ah->curchan) {
 107                 if (IS_CHAN_HALF_RATE(ah->curchan))
 108                         clockrate /= 2;
 109                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 110                         clockrate /= 4;
 111         }
 112
 113         common->clockrate = clockrate;
 114 }
 115
 116 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 117 {
 118         struct ath_common *common = ath9k_hw_common(ah);
 119
 120         return usecs * common->clockrate;
 121 }
 122
 123 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 124 {
 125         int i;
 126
 127         BUG_ON(timeout < AH_TIME_QUANTUM);
 128
 129         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 130                 if ((REG_READ(ah, reg) & mask) == val)
 131                         return true;
 132
 133                 udelay(AH_TIME_QUANTUM);
 134         }
 135
 136         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 137                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 138                 timeout, reg, REG_READ(ah, reg), mask, val);
 139
 140         return false;
 141 }
 142 EXPORT_SYMBOL(ath9k_hw_wait);
 143
 144 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 145                           int column, unsigned int *writecnt)
 146 {
 147         int r;
 148
 149         ENABLE_REGWRITE_BUFFER(ah);
 150         for (r = 0; r < array->ia_rows; r++) {
 151                 REG_WRITE(ah, INI_RA(array, r, 0),
 152                           INI_RA(array, r, column));
 153                 DO_DELAY(*writecnt);
 154         }
 155         REGWRITE_BUFFER_FLUSH(ah);
 156 }
 157
 158 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 159 {
 160         u32 retval;
 161         int i;
 162
 163         for (i = 0, retval = 0; i < n; i++) {
 164                 retval = (retval << 1) | (val & 1);
 165                 val >>= 1;
 166         }
 167         return retval;
 168 }
 169
 170 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 171                            u8 phy, int kbps,
 172                            u32 frameLen, u16 rateix,
 173                            bool shortPreamble)
 174 {
 175         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 176
 177         if (kbps == 0)
 178                 return 0;
 179
 180         switch (phy) {
 181         case WLAN_RC_PHY_CCK:
 182                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 183                 if (shortPreamble)
 184                         phyTime >>= 1;
 185                 numBits = frameLen << 3;
 186                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 187                 break;
 188         case WLAN_RC_PHY_OFDM:
 189                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 190                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 191                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 192                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 193                         txTime = OFDM_SIFS_TIME_QUARTER
 194                                 + OFDM_PREAMBLE_TIME_QUARTER
 195                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 196                 } else if (ah->curchan &&
 197                            IS_CHAN_HALF_RATE(ah->curchan)) {
 198                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 199                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 200                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 201                         txTime = OFDM_SIFS_TIME_HALF +
 202                                 OFDM_PREAMBLE_TIME_HALF
 203                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 204                 } else {
 205                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 206                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 207                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 208                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 209                                 + (numSymbols * OFDM_SYMBOL_TIME);
 210                 }
 211                 break;
 212         default:
 213                 ath_err(ath9k_hw_common(ah),
 214                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 215                 txTime = 0;
 216                 break;
 217         }
 218
 219         return txTime;
 220 }
 221 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 222
 223 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 224                                   struct ath9k_channel *chan,
 225                                   struct chan_centers *centers)
 226 {
 227         int8_t extoff;
 228
 229         if (!IS_CHAN_HT40(chan)) {
 230                 centers->ctl_center = centers->ext_center =
 231                         centers->synth_center = chan->channel;
 232                 return;
 233         }
 234
 235         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 236             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 237                 centers->synth_center =
 238                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 239                 extoff = 1;
 240         } else {
 241                 centers->synth_center =
 242                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 243                 extoff = -1;
 244         }
 245
 246         centers->ctl_center =
 247                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 248         /* 25 MHz spacing is supported by hw but not on upper layers */
 249         centers->ext_center =
 250                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 251 }
 252
 253 /******************/
 254 /* Chip Revisions */
 255 /******************/
 256
 257 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 258 {
 259         u32 val;
 260
 261         switch (ah->hw_version.devid) {
 262         case AR5416_AR9100_DEVID:
 263                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 264                 break;
 265         case AR9300_DEVID_AR9330:
 266                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 267                 if (ah->get_mac_revision) {
 268                         ah->hw_version.macRev = ah->get_mac_revision();
 269                 } else {
 270                         val = REG_READ(ah, AR_SREV);
 271                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 272                 }
 273                 return;
 274         case AR9300_DEVID_AR9340:
 275                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 276                 val = REG_READ(ah, AR_SREV);
 277                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 278                 return;
 279         }
 280
 281         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 282
 283         if (val == 0xFF) {
 284                 val = REG_READ(ah, AR_SREV);
 285                 ah->hw_version.macVersion =
 286                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 287                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 288
 289                 if (AR_SREV_9462(ah))
 290                         ah->is_pciexpress = true;
 291                 else
 292                         ah->is_pciexpress = (val &
 293                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 294         } else {
 295                 if (!AR_SREV_9100(ah))
 296                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 297
 298                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 299
 300                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 301                         ah->is_pciexpress = true;
 302         }
 303 }
 304
 305 /************************************/
 306 /* HW Attach, Detach, Init Routines */
 307 /************************************/
 308
 309 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 310 {
 311         if (!AR_SREV_5416(ah))
 312                 return;
 313
 314         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 315         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 316         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 317         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 318         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 319         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 320         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 321         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 322         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 323
 324         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 325 }
 326
 327 static void ath9k_hw_aspm_init(struct ath_hw *ah)
 328 {
 329         struct ath_common *common = ath9k_hw_common(ah);
 330
 331         if (common->bus_ops->aspm_init)
 332                 common->bus_ops->aspm_init(common);
 333 }
 334
 335 /* This should work for all families including legacy */
 336 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 337 {
 338         struct ath_common *common = ath9k_hw_common(ah);
 339         u32 regAddr[2] = { AR_STA_ID0 };
 340         u32 regHold[2];
 341         static const u32 patternData[4] = {
 342                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 343         };
 344         int i, j, loop_max;
 345
 346         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 347                 loop_max = 2;
 348                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 349         } else
 350                 loop_max = 1;
 351
 352         for (i = 0; i < loop_max; i++) {
 353                 u32 addr = regAddr[i];
 354                 u32 wrData, rdData;
 355
 356                 regHold[i] = REG_READ(ah, addr);
 357                 for (j = 0; j < 0x100; j++) {
 358                         wrData = (j << 16) | j;
 359                         REG_WRITE(ah, addr, wrData);
 360                         rdData = REG_READ(ah, addr);
 361                         if (rdData != wrData) {
 362                                 ath_err(common,
 363                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 364                                         addr, wrData, rdData);
 365                                 return false;
 366                         }
 367                 }
 368                 for (j = 0; j < 4; j++) {
 369                         wrData = patternData[j];
 370                         REG_WRITE(ah, addr, wrData);
 371                         rdData = REG_READ(ah, addr);
 372                         if (wrData != rdData) {
 373                                 ath_err(common,
 374                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 375                                         addr, wrData, rdData);
 376                                 return false;
 377                         }
 378                 }
 379                 REG_WRITE(ah, regAddr[i], regHold[i]);
 380         }
 381         udelay(100);
 382
 383         return true;
 384 }
 385
 386 static void ath9k_hw_init_config(struct ath_hw *ah)
 387 {
 388         int i;
 389
 390         ah->config.dma_beacon_response_time = 2;
 391         ah->config.sw_beacon_response_time = 10;
 392         ah->config.additional_swba_backoff = 0;
 393         ah->config.ack_6mb = 0x0;
 394         ah->config.cwm_ignore_extcca = 0;
 395         ah->config.pcie_clock_req = 0;
 396         ah->config.pcie_waen = 0;
 397         ah->config.analog_shiftreg = 1;
 398         ah->config.enable_ani = true;
 399
 400         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 401                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 402                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 403         }
 404
 405         /* PAPRD needs some more work to be enabled */
 406         ah->config.paprd_disable = 1;
 407
 408         ah->config.rx_intr_mitigation = true;
 409         ah->config.pcieSerDesWrite = true;
 410
 411         /*
 412          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 413          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 414          * This means we use it for all AR5416 devices, and the few
 415          * minor PCI AR9280 devices out there.
 416          *
 417          * Serialization is required because these devices do not handle
 418          * well the case of two concurrent reads/writes due to the latency
 419          * involved. During one read/write another read/write can be issued
 420          * on another CPU while the previous read/write may still be working
 421          * on our hardware, if we hit this case the hardware poops in a loop.
 422          * We prevent this by serializing reads and writes.
 423          *
 424          * This issue is not present on PCI-Express devices or pre-AR5416
 425          * devices (legacy, 802.11abg).
 426          */
 427         if (num_possible_cpus() > 1)
 428                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 429 }
 430
 431 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 432 {
 433         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 434
 435         regulatory->country_code = CTRY_DEFAULT;
 436         regulatory->power_limit = MAX_RATE_POWER;
 437
 438         ah->hw_version.magic = AR5416_MAGIC;
 439         ah->hw_version.subvendorid = 0;
 440
 441         ah->atim_window = 0;
 442         ah->sta_id1_defaults =
 443                 AR_STA_ID1_CRPT_MIC_ENABLE |
 444                 AR_STA_ID1_MCAST_KSRCH;
 445         if (AR_SREV_9100(ah))
 446                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 447         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 448         ah->slottime = ATH9K_SLOT_TIME_9;
 449         ah->globaltxtimeout = (u32) -1;
 450         ah->power_mode = ATH9K_PM_UNDEFINED;
 451 }
 452
 453 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 454 {
 455         struct ath_common *common = ath9k_hw_common(ah);
 456         u32 sum;
 457         int i;
 458         u16 eeval;
 459         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 460
 461         sum = 0;
 462         for (i = 0; i < 3; i++) {
 463                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 464                 sum += eeval;
 465                 common->macaddr[2 * i] = eeval >> 8;
 466                 common->macaddr[2 * i + 1] = eeval & 0xff;
 467         }
 468         if (sum == 0 || sum == 0xffff * 3)
 469                 return -EADDRNOTAVAIL;
 470
 471         return 0;
 472 }
 473
 474 static int ath9k_hw_post_init(struct ath_hw *ah)
 475 {
 476         struct ath_common *common = ath9k_hw_common(ah);
 477         int ecode;
 478
 479         if (common->bus_ops->ath_bus_type != ATH_USB) {
 480                 if (!ath9k_hw_chip_test(ah))
 481                         return -ENODEV;
 482         }
 483
 484         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 485                 ecode = ar9002_hw_rf_claim(ah);
 486                 if (ecode != 0)
 487                         return ecode;
 488         }
 489
 490         ecode = ath9k_hw_eeprom_init(ah);
 491         if (ecode != 0)
 492                 return ecode;
 493
 494         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 495                 "Eeprom VER: %d, REV: %d\n",
 496                 ah->eep_ops->get_eeprom_ver(ah),
 497                 ah->eep_ops->get_eeprom_rev(ah));
 498
 499         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 500         if (ecode) {
 501                 ath_err(ath9k_hw_common(ah),
 502                         "Failed allocating banks for external radio\n");
 503                 ath9k_hw_rf_free_ext_banks(ah);
 504                 return ecode;
 505         }
 506
 507         if (!AR_SREV_9100(ah) && !AR_SREV_9340(ah)) {
 508                 ath9k_hw_ani_setup(ah);
 509                 ath9k_hw_ani_init(ah);
 510         }
 511
 512         return 0;
 513 }
 514
 515 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 516 {
 517         if (AR_SREV_9300_20_OR_LATER(ah))
 518                 ar9003_hw_attach_ops(ah);
 519         else
 520                 ar9002_hw_attach_ops(ah);
 521 }
 522
 523 /* Called for all hardware families */
 524 static int __ath9k_hw_init(struct ath_hw *ah)
 525 {
 526         struct ath_common *common = ath9k_hw_common(ah);
 527         int r = 0;
 528
 529         ath9k_hw_read_revisions(ah);
 530
 531         /*
 532          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 533          * We need to do this to avoid RMW of this register. We cannot
 534          * read the reg when chip is asleep.
 535          */
 536         ah->WARegVal = REG_READ(ah, AR_WA);
 537         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 538                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 539
 540         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 541                 ath_err(common, "Couldn't reset chip\n");
 542                 return -EIO;
 543         }
 544
 545         if (AR_SREV_9462(ah))
 546                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 547
 548         ath9k_hw_init_defaults(ah);
 549         ath9k_hw_init_config(ah);
 550
 551         ath9k_hw_attach_ops(ah);
 552
 553         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 554                 ath_err(common, "Couldn't wakeup chip\n");
 555                 return -EIO;
 556         }
 557
 558         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 559                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 560                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 561                      !ah->is_pciexpress)) {
 562                         ah->config.serialize_regmode =
 563                                 SER_REG_MODE_ON;
 564                 } else {
 565                         ah->config.serialize_regmode =
 566                                 SER_REG_MODE_OFF;
 567                 }
 568         }
 569
 570         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 571                 ah->config.serialize_regmode);
 572
 573         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 574                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 575         else
 576                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 577
 578         switch (ah->hw_version.macVersion) {
 579         case AR_SREV_VERSION_5416_PCI:
 580         case AR_SREV_VERSION_5416_PCIE:
 581         case AR_SREV_VERSION_9160:
 582         case AR_SREV_VERSION_9100:
 583         case AR_SREV_VERSION_9280:
 584         case AR_SREV_VERSION_9285:
 585         case AR_SREV_VERSION_9287:
 586         case AR_SREV_VERSION_9271:
 587         case AR_SREV_VERSION_9300:
 588         case AR_SREV_VERSION_9330:
 589         case AR_SREV_VERSION_9485:
 590         case AR_SREV_VERSION_9340:
 591         case AR_SREV_VERSION_9462:
 592                 break;
 593         default:
 594                 ath_err(common,
 595                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 596                         ah->hw_version.macVersion, ah->hw_version.macRev);
 597                 return -EOPNOTSUPP;
 598         }
 599
 600         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 601             AR_SREV_9330(ah))
 602                 ah->is_pciexpress = false;
 603
 604         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 605         ath9k_hw_init_cal_settings(ah);
 606
 607         ah->ani_function = ATH9K_ANI_ALL;
 608         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 609                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 610         if (!AR_SREV_9300_20_OR_LATER(ah))
 611                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 612
 613         ath9k_hw_init_mode_regs(ah);
 614
 615         if (!ah->is_pciexpress)
 616                 ath9k_hw_disablepcie(ah);
 617
 618         if (!AR_SREV_9300_20_OR_LATER(ah))
 619                 ar9002_hw_cck_chan14_spread(ah);
 620
 621         r = ath9k_hw_post_init(ah);
 622         if (r)
 623                 return r;
 624
 625         ath9k_hw_init_mode_gain_regs(ah);
 626         r = ath9k_hw_fill_cap_info(ah);
 627         if (r)
 628                 return r;
 629
 630         if (ah->is_pciexpress)
 631                 ath9k_hw_aspm_init(ah);
 632
 633         r = ath9k_hw_init_macaddr(ah);
 634         if (r) {
 635                 ath_err(common, "Failed to initialize MAC address\n");
 636                 return r;
 637         }
 638
 639         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 640                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 641         else
 642                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 643
 644         if (AR_SREV_9330(ah))
 645                 ah->bb_watchdog_timeout_ms = 85;
 646         else
 647                 ah->bb_watchdog_timeout_ms = 25;
 648
 649         common->state = ATH_HW_INITIALIZED;
 650
 651         return 0;
 652 }
 653
 654 int ath9k_hw_init(struct ath_hw *ah)
 655 {
 656         int ret;
 657         struct ath_common *common = ath9k_hw_common(ah);
 658
 659         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 660         switch (ah->hw_version.devid) {
 661         case AR5416_DEVID_PCI:
 662         case AR5416_DEVID_PCIE:
 663         case AR5416_AR9100_DEVID:
 664         case AR9160_DEVID_PCI:
 665         case AR9280_DEVID_PCI:
 666         case AR9280_DEVID_PCIE:
 667         case AR9285_DEVID_PCIE:
 668         case AR9287_DEVID_PCI:
 669         case AR9287_DEVID_PCIE:
 670         case AR2427_DEVID_PCIE:
 671         case AR9300_DEVID_PCIE:
 672         case AR9300_DEVID_AR9485_PCIE:
 673         case AR9300_DEVID_AR9330:
 674         case AR9300_DEVID_AR9340:
 675         case AR9300_DEVID_AR9580:
 676         case AR9300_DEVID_AR9462:
 677         case AR9485_DEVID_AR1111:
 678                 break;
 679         default:
 680                 if (common->bus_ops->ath_bus_type == ATH_USB)
 681                         break;
 682                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 683                         ah->hw_version.devid);
 684                 return -EOPNOTSUPP;
 685         }
 686
 687         ret = __ath9k_hw_init(ah);
 688         if (ret) {
 689                 ath_err(common,
 690                         "Unable to initialize hardware; initialization status: %d\n",
 691                         ret);
 692                 return ret;
 693         }
 694
 695         return 0;
 696 }
 697 EXPORT_SYMBOL(ath9k_hw_init);
 698
 699 static void ath9k_hw_init_qos(struct ath_hw *ah)
 700 {
 701         ENABLE_REGWRITE_BUFFER(ah);
 702
 703         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 704         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 705
 706         REG_WRITE(ah, AR_QOS_NO_ACK,
 707                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 708                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 709                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 710
 711         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 712         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 713         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 714         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 715         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 716
 717         REGWRITE_BUFFER_FLUSH(ah);
 718 }
 719
 720 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 721 {
 722         struct ath_common *common = ath9k_hw_common(ah);
 723         int i = 0;
 724
 725         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 726         udelay(100);
 727         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 728
 729         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 730
 731                 udelay(100);
 732
 733                 if (WARN_ON_ONCE(i >= 100)) {
 734                         ath_err(common, "PLL4 meaurement not done\n");
 735                         break;
 736                 }
 737
 738                 i++;
 739         }
 740
 741         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 742 }
 743 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 744
 745 static void ath9k_hw_init_pll(struct ath_hw *ah,
 746                               struct ath9k_channel *chan)
 747 {
 748         u32 pll;
 749
 750         if (AR_SREV_9485(ah)) {
 751
 752                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 753                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 754                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 755                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 756                               AR_CH0_DPLL2_KD, 0x40);
 757                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 758                               AR_CH0_DPLL2_KI, 0x4);
 759
 760                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 761                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 762                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 763                               AR_CH0_BB_DPLL1_NINI, 0x58);
 764                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 765                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 766
 767                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 768                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 769                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 770                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 771                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 772                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 773
 774                 /* program BB PLL phase_shift to 0x6 */
 775                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 776                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 777
 778                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 779                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 780                 udelay(1000);
 781         } else if (AR_SREV_9330(ah)) {
 782                 u32 ddr_dpll2, pll_control2, kd;
 783
 784                 if (ah->is_clk_25mhz) {
 785                         ddr_dpll2 = 0x18e82f01;
 786                         pll_control2 = 0xe04a3d;
 787                         kd = 0x1d;
 788                 } else {
 789                         ddr_dpll2 = 0x19e82f01;
 790                         pll_control2 = 0x886666;
 791                         kd = 0x3d;
 792                 }
 793
 794                 /* program DDR PLL ki and kd value */
 795                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 796
 797                 /* program DDR PLL phase_shift */
 798                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 799                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 800
 801                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 802                 udelay(1000);
 803
 804                 /* program refdiv, nint, frac to RTC register */
 805                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 806
 807                 /* program BB PLL kd and ki value */
 808                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 809                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 810
 811                 /* program BB PLL phase_shift */
 812                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 813                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 814         } else if (AR_SREV_9340(ah)) {
 815                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 816
 817                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 818                 udelay(1000);
 819
 820                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 821                 udelay(100);
 822
 823                 if (ah->is_clk_25mhz) {
 824                         pll2_divint = 0x54;
 825                         pll2_divfrac = 0x1eb85;
 826                         refdiv = 3;
 827                 } else {
 828                         pll2_divint = 88;
 829                         pll2_divfrac = 0;
 830                         refdiv = 5;
 831                 }
 832
 833                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 834                 regval |= (0x1 << 16);
 835                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 836                 udelay(100);
 837
 838                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 839                           (pll2_divint << 18) | pll2_divfrac);
 840                 udelay(100);
 841
 842                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 843                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 844                          (0x4 << 26) | (0x18 << 19);
 845                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 846                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 847                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 848                 udelay(1000);
 849         }
 850
 851         pll = ath9k_hw_compute_pll_control(ah, chan);
 852
 853         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 854
 855         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah))
 856                 udelay(1000);
 857
 858         /* Switch the core clock for ar9271 to 117Mhz */
 859         if (AR_SREV_9271(ah)) {
 860                 udelay(500);
 861                 REG_WRITE(ah, 0x50040, 0x304);
 862         }
 863
 864         udelay(RTC_PLL_SETTLE_DELAY);
 865
 866         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 867
 868         if (AR_SREV_9340(ah)) {
 869                 if (ah->is_clk_25mhz) {
 870                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 871                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 872                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 873                 } else {
 874                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 875                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 876                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 877                 }
 878                 udelay(100);
 879         }
 880 }
 881
 882 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 883                                           enum nl80211_iftype opmode)
 884 {
 885         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 886         u32 imr_reg = AR_IMR_TXERR |
 887                 AR_IMR_TXURN |
 888                 AR_IMR_RXERR |
 889                 AR_IMR_RXORN |
 890                 AR_IMR_BCNMISC;
 891
 892         if (AR_SREV_9340(ah))
 893                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 894
 895         if (AR_SREV_9300_20_OR_LATER(ah)) {
 896                 imr_reg |= AR_IMR_RXOK_HP;
 897                 if (ah->config.rx_intr_mitigation)
 898                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 899                 else
 900                         imr_reg |= AR_IMR_RXOK_LP;
 901
 902         } else {
 903                 if (ah->config.rx_intr_mitigation)
 904                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 905                 else
 906                         imr_reg |= AR_IMR_RXOK;
 907         }
 908
 909         if (ah->config.tx_intr_mitigation)
 910                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 911         else
 912                 imr_reg |= AR_IMR_TXOK;
 913
 914         if (opmode == NL80211_IFTYPE_AP)
 915                 imr_reg |= AR_IMR_MIB;
 916
 917         ENABLE_REGWRITE_BUFFER(ah);
 918
 919         REG_WRITE(ah, AR_IMR, imr_reg);
 920         ah->imrs2_reg |= AR_IMR_S2_GTT;
 921         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 922
 923         if (!AR_SREV_9100(ah)) {
 924                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 925                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 926                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 927         }
 928
 929         REGWRITE_BUFFER_FLUSH(ah);
 930
 931         if (AR_SREV_9300_20_OR_LATER(ah)) {
 932                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 933                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 934                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 935                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 936         }
 937 }
 938
 939 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 940 {
 941         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 942         val = min(val, (u32) 0xFFFF);
 943         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 944 }
 945
 946 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 947 {
 948         u32 val = ath9k_hw_mac_to_clks(ah, us);
 949         val = min(val, (u32) 0xFFFF);
 950         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 951 }
 952
 953 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 954 {
 955         u32 val = ath9k_hw_mac_to_clks(ah, us);
 956         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 957         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 958 }
 959
 960 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 961 {
 962         u32 val = ath9k_hw_mac_to_clks(ah, us);
 963         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 964         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 965 }
 966
 967 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 968 {
 969         if (tu > 0xFFFF) {
 970                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 971                         "bad global tx timeout %u\n", tu);
 972                 ah->globaltxtimeout = (u32) -1;
 973                 return false;
 974         } else {
 975                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 976                 ah->globaltxtimeout = tu;
 977                 return true;
 978         }
 979 }
 980
 981 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 982 {
 983         struct ath_common *common = ath9k_hw_common(ah);
 984         struct ieee80211_conf *conf = &common->hw->conf;
 985         const struct ath9k_channel *chan = ah->curchan;
 986         int acktimeout, ctstimeout;
 987         int slottime;
 988         int sifstime;
 989         int rx_lat = 0, tx_lat = 0, eifs = 0;
 990         u32 reg;
 991
 992         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 993                 ah->misc_mode);
 994
 995         if (!chan)
 996                 return;
 997
 998         if (ah->misc_mode != 0)
 999                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1000
1001         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1002                 rx_lat = 41;
1003         else
1004                 rx_lat = 37;
1005         tx_lat = 54;
1006
1007         if (IS_CHAN_HALF_RATE(chan)) {
1008                 eifs = 175;
1009                 rx_lat *= 2;
1010                 tx_lat *= 2;
1011                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1012                     tx_lat += 11;
1013
1014                 slottime = 13;
1015                 sifstime = 32;
1016         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1017                 eifs = 340;
1018                 rx_lat = (rx_lat * 4) - 1;
1019                 tx_lat *= 4;
1020                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1021                     tx_lat += 22;
1022
1023                 slottime = 21;
1024                 sifstime = 64;
1025         } else {
1026                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1027                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1028                         reg = AR_USEC_ASYNC_FIFO;
1029                 } else {
1030                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1031                                 common->clockrate;
1032                         reg = REG_READ(ah, AR_USEC);
1033                 }
1034                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1035                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1036
1037                 slottime = ah->slottime;
1038                 if (IS_CHAN_5GHZ(chan))
1039                         sifstime = 16;
1040                 else
1041                         sifstime = 10;
1042         }
1043
1044         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1045         acktimeout = slottime + sifstime + 3 * ah->coverage_class;
1046         ctstimeout = acktimeout;
1047
1048         /*
1049          * Workaround for early ACK timeouts, add an offset to match the
1050          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1051          * This was initially only meant to work around an issue with delayed
1052          * BA frames in some implementations, but it has been found to fix ACK
1053          * timeout issues in other cases as well.
1054          */
1055         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ) {
1056                 acktimeout += 64 - sifstime - ah->slottime;
1057                 ctstimeout += 48 - sifstime - ah->slottime;
1058         }
1059
1060
1061         ath9k_hw_set_sifs_time(ah, sifstime);
1062         ath9k_hw_setslottime(ah, slottime);
1063         ath9k_hw_set_ack_timeout(ah, acktimeout);
1064         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1065         if (ah->globaltxtimeout != (u32) -1)
1066                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1067
1068         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1069         REG_RMW(ah, AR_USEC,
1070                 (common->clockrate - 1) |
1071                 SM(rx_lat, AR_USEC_RX_LAT) |
1072                 SM(tx_lat, AR_USEC_TX_LAT),
1073                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1074
1075 }
1076 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1077
1078 void ath9k_hw_deinit(struct ath_hw *ah)
1079 {
1080         struct ath_common *common = ath9k_hw_common(ah);
1081
1082         if (common->state < ATH_HW_INITIALIZED)
1083                 goto free_hw;
1084
1085         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1086
1087 free_hw:
1088         ath9k_hw_rf_free_ext_banks(ah);
1089 }
1090 EXPORT_SYMBOL(ath9k_hw_deinit);
1091
1092 /*******/
1093 /* INI */
1094 /*******/
1095
1096 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1097 {
1098         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1099
1100         if (IS_CHAN_B(chan))
1101                 ctl |= CTL_11B;
1102         else if (IS_CHAN_G(chan))
1103                 ctl |= CTL_11G;
1104         else
1105                 ctl |= CTL_11A;
1106
1107         return ctl;
1108 }
1109
1110 /****************************************/
1111 /* Reset and Channel Switching Routines */
1112 /****************************************/
1113
1114 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1115 {
1116         struct ath_common *common = ath9k_hw_common(ah);
1117
1118         ENABLE_REGWRITE_BUFFER(ah);
1119
1120         /*
1121          * set AHB_MODE not to do cacheline prefetches
1122         */
1123         if (!AR_SREV_9300_20_OR_LATER(ah))
1124                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1125
1126         /*
1127          * let mac dma reads be in 128 byte chunks
1128          */
1129         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1130
1131         REGWRITE_BUFFER_FLUSH(ah);
1132
1133         /*
1134          * Restore TX Trigger Level to its pre-reset value.
1135          * The initial value depends on whether aggregation is enabled, and is
1136          * adjusted whenever underruns are detected.
1137          */
1138         if (!AR_SREV_9300_20_OR_LATER(ah))
1139                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1140
1141         ENABLE_REGWRITE_BUFFER(ah);
1142
1143         /*
1144          * let mac dma writes be in 128 byte chunks
1145          */
1146         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1147
1148         /*
1149          * Setup receive FIFO threshold to hold off TX activities
1150          */
1151         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1152
1153         if (AR_SREV_9300_20_OR_LATER(ah)) {
1154                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1155                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1156
1157                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1158                         ah->caps.rx_status_len);
1159         }
1160
1161         /*
1162          * reduce the number of usable entries in PCU TXBUF to avoid
1163          * wrap around issues.
1164          */
1165         if (AR_SREV_9285(ah)) {
1166                 /* For AR9285 the number of Fifos are reduced to half.
1167                  * So set the usable tx buf size also to half to
1168                  * avoid data/delimiter underruns
1169                  */
1170                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1171                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1172         } else if (!AR_SREV_9271(ah)) {
1173                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1174                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1175         }
1176
1177         REGWRITE_BUFFER_FLUSH(ah);
1178
1179         if (AR_SREV_9300_20_OR_LATER(ah))
1180                 ath9k_hw_reset_txstatus_ring(ah);
1181 }
1182
1183 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1184 {
1185         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1186         u32 set = AR_STA_ID1_KSRCH_MODE;
1187
1188         switch (opmode) {
1189         case NL80211_IFTYPE_ADHOC:
1190         case NL80211_IFTYPE_MESH_POINT:
1191                 set |= AR_STA_ID1_ADHOC;
1192                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1193                 break;
1194         case NL80211_IFTYPE_AP:
1195                 set |= AR_STA_ID1_STA_AP;
1196                 /* fall through */
1197         case NL80211_IFTYPE_STATION:
1198                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1199                 break;
1200         default:
1201                 if (!ah->is_monitoring)
1202                         set = 0;
1203                 break;
1204         }
1205         REG_RMW(ah, AR_STA_ID1, set, mask);
1206 }
1207
1208 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1209                                    u32 *coef_mantissa, u32 *coef_exponent)
1210 {
1211         u32 coef_exp, coef_man;
1212
1213         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1214                 if ((coef_scaled >> coef_exp) & 0x1)
1215                         break;
1216
1217         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1218
1219         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1220
1221         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1222         *coef_exponent = coef_exp - 16;
1223 }
1224
1225 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1226 {
1227         u32 rst_flags;
1228         u32 tmpReg;
1229
1230         if (AR_SREV_9100(ah)) {
1231                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1232                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1233                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1234         }
1235
1236         ENABLE_REGWRITE_BUFFER(ah);
1237
1238         if (AR_SREV_9300_20_OR_LATER(ah)) {
1239                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1240                 udelay(10);
1241         }
1242
1243         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1244                   AR_RTC_FORCE_WAKE_ON_INT);
1245
1246         if (AR_SREV_9100(ah)) {
1247                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1248                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1249         } else {
1250                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1251                 if (tmpReg &
1252                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1253                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1254                         u32 val;
1255                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1256
1257                         val = AR_RC_HOSTIF;
1258                         if (!AR_SREV_9300_20_OR_LATER(ah))
1259                                 val |= AR_RC_AHB;
1260                         REG_WRITE(ah, AR_RC, val);
1261
1262                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1263                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1264
1265                 rst_flags = AR_RTC_RC_MAC_WARM;
1266                 if (type == ATH9K_RESET_COLD)
1267                         rst_flags |= AR_RTC_RC_MAC_COLD;
1268         }
1269
1270         if (AR_SREV_9330(ah)) {
1271                 int npend = 0;
1272                 int i;
1273
1274                 /* AR9330 WAR:
1275                  * call external reset function to reset WMAC if:
1276                  * - doing a cold reset
1277                  * - we have pending frames in the TX queues
1278                  */
1279
1280                 for (i = 0; i < AR_NUM_QCU; i++) {
1281                         npend = ath9k_hw_numtxpending(ah, i);
1282                         if (npend)
1283                                 break;
1284                 }
1285
1286                 if (ah->external_reset &&
1287                     (npend || type == ATH9K_RESET_COLD)) {
1288                         int reset_err = 0;
1289
1290                         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1291                                 "reset MAC via external reset\n");
1292
1293                         reset_err = ah->external_reset();
1294                         if (reset_err) {
1295                                 ath_err(ath9k_hw_common(ah),
1296                                         "External reset failed, err=%d\n",
1297                                         reset_err);
1298                                 return false;
1299                         }
1300
1301                         REG_WRITE(ah, AR_RTC_RESET, 1);
1302                 }
1303         }
1304
1305         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1306
1307         REGWRITE_BUFFER_FLUSH(ah);
1308
1309         udelay(50);
1310
1311         REG_WRITE(ah, AR_RTC_RC, 0);
1312         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1313                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1314                         "RTC stuck in MAC reset\n");
1315                 return false;
1316         }
1317
1318         if (!AR_SREV_9100(ah))
1319                 REG_WRITE(ah, AR_RC, 0);
1320
1321         if (AR_SREV_9100(ah))
1322                 udelay(50);
1323
1324         return true;
1325 }
1326
1327 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1328 {
1329         ENABLE_REGWRITE_BUFFER(ah);
1330
1331         if (AR_SREV_9300_20_OR_LATER(ah)) {
1332                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1333                 udelay(10);
1334         }
1335
1336         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1337                   AR_RTC_FORCE_WAKE_ON_INT);
1338
1339         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1340                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1341
1342         REG_WRITE(ah, AR_RTC_RESET, 0);
1343
1344         REGWRITE_BUFFER_FLUSH(ah);
1345
1346         if (!AR_SREV_9300_20_OR_LATER(ah))
1347                 udelay(2);
1348
1349         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1350                 REG_WRITE(ah, AR_RC, 0);
1351
1352         REG_WRITE(ah, AR_RTC_RESET, 1);
1353
1354         if (!ath9k_hw_wait(ah,
1355                            AR_RTC_STATUS,
1356                            AR_RTC_STATUS_M,
1357                            AR_RTC_STATUS_ON,
1358                            AH_WAIT_TIMEOUT)) {
1359                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1360                         "RTC not waking up\n");
1361                 return false;
1362         }
1363
1364         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1365 }
1366
1367 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1368 {
1369
1370         if (AR_SREV_9300_20_OR_LATER(ah)) {
1371                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1372                 udelay(10);
1373         }
1374
1375         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1376                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1377
1378         switch (type) {
1379         case ATH9K_RESET_POWER_ON:
1380                 return ath9k_hw_set_reset_power_on(ah);
1381         case ATH9K_RESET_WARM:
1382         case ATH9K_RESET_COLD:
1383                 return ath9k_hw_set_reset(ah, type);
1384         default:
1385                 return false;
1386         }
1387 }
1388
1389 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1390                                 struct ath9k_channel *chan)
1391 {
1392         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1393                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1394                         return false;
1395         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1396                 return false;
1397
1398         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1399                 return false;
1400
1401         ah->chip_fullsleep = false;
1402         ath9k_hw_init_pll(ah, chan);
1403         ath9k_hw_set_rfmode(ah, chan);
1404
1405         return true;
1406 }
1407
1408 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1409                                     struct ath9k_channel *chan)
1410 {
1411         struct ath_common *common = ath9k_hw_common(ah);
1412         u32 qnum;
1413         int r;
1414         bool edma = !!(ah->caps.hw_caps & ATH9K_HW_CAP_EDMA);
1415         bool band_switch, mode_diff;
1416         u8 ini_reloaded;
1417
1418         band_switch = (chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ)) !=
1419                       (ah->curchan->channelFlags & (CHANNEL_2GHZ |
1420                                                     CHANNEL_5GHZ));
1421         mode_diff = (chan->chanmode != ah->curchan->chanmode);
1422
1423         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1424                 if (ath9k_hw_numtxpending(ah, qnum)) {
1425                         ath_dbg(common, ATH_DBG_QUEUE,
1426                                 "Transmit frames pending on queue %d\n", qnum);
1427                         return false;
1428                 }
1429         }
1430
1431         if (!ath9k_hw_rfbus_req(ah)) {
1432                 ath_err(common, "Could not kill baseband RX\n");
1433                 return false;
1434         }
1435
1436         if (edma && (band_switch || mode_diff)) {
1437                 ath9k_hw_mark_phy_inactive(ah);
1438                 udelay(5);
1439
1440                 ath9k_hw_init_pll(ah, NULL);
1441
1442                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1443                         ath_err(common, "Failed to do fast channel change\n");
1444                         return false;
1445                 }
1446         }
1447
1448         ath9k_hw_set_channel_regs(ah, chan);
1449
1450         r = ath9k_hw_rf_set_freq(ah, chan);
1451         if (r) {
1452                 ath_err(common, "Failed to set channel\n");
1453                 return false;
1454         }
1455         ath9k_hw_set_clockrate(ah);
1456         ath9k_hw_apply_txpower(ah, chan);
1457         ath9k_hw_rfbus_done(ah);
1458
1459         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1460                 ath9k_hw_set_delta_slope(ah, chan);
1461
1462         ath9k_hw_spur_mitigate_freq(ah, chan);
1463
1464         if (edma && (band_switch || mode_diff)) {
1465                 ah->ah_flags |= AH_FASTCC;
1466                 if (band_switch || ini_reloaded)
1467                         ah->eep_ops->set_board_values(ah, chan);
1468
1469                 ath9k_hw_init_bb(ah, chan);
1470
1471                 if (band_switch || ini_reloaded)
1472                         ath9k_hw_init_cal(ah, chan);
1473                 ah->ah_flags &= ~AH_FASTCC;
1474         }
1475
1476         return true;
1477 }
1478
1479 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1480 {
1481         u32 gpio_mask = ah->gpio_mask;
1482         int i;
1483
1484         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1485                 if (!(gpio_mask & 1))
1486                         continue;
1487
1488                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1489                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1490         }
1491 }
1492
1493 bool ath9k_hw_check_alive(struct ath_hw *ah)
1494 {
1495         int count = 50;
1496         u32 reg;
1497
1498         if (AR_SREV_9285_12_OR_LATER(ah))
1499                 return true;
1500
1501         do {
1502                 reg = REG_READ(ah, AR_OBS_BUS_1);
1503
1504                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1505                         continue;
1506
1507                 switch (reg & 0x7E000B00) {
1508                 case 0x1E000000:
1509                 case 0x52000B00:
1510                 case 0x18000B00:
1511                         continue;
1512                 default:
1513                         return true;
1514                 }
1515         } while (count-- > 0);
1516
1517         return false;
1518 }
1519 EXPORT_SYMBOL(ath9k_hw_check_alive);
1520
1521 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1522                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1523 {
1524         struct ath_common *common = ath9k_hw_common(ah);
1525         u32 saveLedState;
1526         struct ath9k_channel *curchan = ah->curchan;
1527         u32 saveDefAntenna;
1528         u32 macStaId1;
1529         u64 tsf = 0;
1530         int i, r;
1531         bool allow_fbs = false;
1532
1533         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1534                 return -EIO;
1535
1536         if (curchan && !ah->chip_fullsleep)
1537                 ath9k_hw_getnf(ah, curchan);
1538
1539         ah->caldata = caldata;
1540         if (caldata &&
1541             (chan->channel != caldata->channel ||
1542              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1543              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1544                 /* Operating channel changed, reset channel calibration data */
1545                 memset(caldata, 0, sizeof(*caldata));
1546                 ath9k_init_nfcal_hist_buffer(ah, chan);
1547         }
1548         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1549
1550         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1551                 bChannelChange = false;
1552
1553         if (caldata &&
1554             caldata->done_txiqcal_once &&
1555             caldata->done_txclcal_once &&
1556             caldata->rtt_hist.num_readings)
1557                 allow_fbs = true;
1558
1559         if (bChannelChange &&
1560             (ah->chip_fullsleep != true) &&
1561             (ah->curchan != NULL) &&
1562             (chan->channel != ah->curchan->channel) &&
1563             (allow_fbs ||
1564              ((chan->channelFlags & CHANNEL_ALL) ==
1565               (ah->curchan->channelFlags & CHANNEL_ALL)))) {
1566                 if (ath9k_hw_channel_change(ah, chan)) {
1567                         ath9k_hw_loadnf(ah, ah->curchan);
1568                         ath9k_hw_start_nfcal(ah, true);
1569                         if (AR_SREV_9271(ah))
1570                                 ar9002_hw_load_ani_reg(ah, chan);
1571                         return 0;
1572                 }
1573         }
1574
1575         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1576         if (saveDefAntenna == 0)
1577                 saveDefAntenna = 1;
1578
1579         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1580
1581         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1582         if (AR_SREV_9100(ah) ||
1583             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1584                 tsf = ath9k_hw_gettsf64(ah);
1585
1586         saveLedState = REG_READ(ah, AR_CFG_LED) &
1587                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1588                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1589
1590         ath9k_hw_mark_phy_inactive(ah);
1591
1592         ah->paprd_table_write_done = false;
1593
1594         /* Only required on the first reset */
1595         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1596                 REG_WRITE(ah,
1597                           AR9271_RESET_POWER_DOWN_CONTROL,
1598                           AR9271_RADIO_RF_RST);
1599                 udelay(50);
1600         }
1601
1602         if (!ath9k_hw_chip_reset(ah, chan)) {
1603                 ath_err(common, "Chip reset failed\n");
1604                 return -EINVAL;
1605         }
1606
1607         /* Only required on the first reset */
1608         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1609                 ah->htc_reset_init = false;
1610                 REG_WRITE(ah,
1611                           AR9271_RESET_POWER_DOWN_CONTROL,
1612                           AR9271_GATE_MAC_CTL);
1613                 udelay(50);
1614         }
1615
1616         /* Restore TSF */
1617         if (tsf)
1618                 ath9k_hw_settsf64(ah, tsf);
1619
1620         if (AR_SREV_9280_20_OR_LATER(ah))
1621                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1622
1623         if (!AR_SREV_9300_20_OR_LATER(ah))
1624                 ar9002_hw_enable_async_fifo(ah);
1625
1626         r = ath9k_hw_process_ini(ah, chan);
1627         if (r)
1628                 return r;
1629
1630         /*
1631          * Some AR91xx SoC devices frequently fail to accept TSF writes
1632          * right after the chip reset. When that happens, write a new
1633          * value after the initvals have been applied, with an offset
1634          * based on measured time difference
1635          */
1636         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1637                 tsf += 1500;
1638                 ath9k_hw_settsf64(ah, tsf);
1639         }
1640
1641         /* Setup MFP options for CCMP */
1642         if (AR_SREV_9280_20_OR_LATER(ah)) {
1643                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1644                  * frames when constructing CCMP AAD. */
1645                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1646                               0xc7ff);
1647                 ah->sw_mgmt_crypto = false;
1648         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1649                 /* Disable hardware crypto for management frames */
1650                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1651                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1652                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1653                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1654                 ah->sw_mgmt_crypto = true;
1655         } else
1656                 ah->sw_mgmt_crypto = true;
1657
1658         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1659                 ath9k_hw_set_delta_slope(ah, chan);
1660
1661         ath9k_hw_spur_mitigate_freq(ah, chan);
1662         ah->eep_ops->set_board_values(ah, chan);
1663
1664         ENABLE_REGWRITE_BUFFER(ah);
1665
1666         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1667         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1668                   | macStaId1
1669                   | AR_STA_ID1_RTS_USE_DEF
1670                   | (ah->config.
1671                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1672                   | ah->sta_id1_defaults);
1673         ath_hw_setbssidmask(common);
1674         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1675         ath9k_hw_write_associd(ah);
1676         REG_WRITE(ah, AR_ISR, ~0);
1677         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1678
1679         REGWRITE_BUFFER_FLUSH(ah);
1680
1681         ath9k_hw_set_operating_mode(ah, ah->opmode);
1682
1683         r = ath9k_hw_rf_set_freq(ah, chan);
1684         if (r)
1685                 return r;
1686
1687         ath9k_hw_set_clockrate(ah);
1688
1689         ENABLE_REGWRITE_BUFFER(ah);
1690
1691         for (i = 0; i < AR_NUM_DCU; i++)
1692                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1693
1694         REGWRITE_BUFFER_FLUSH(ah);
1695
1696         ah->intr_txqs = 0;
1697         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1698                 ath9k_hw_resettxqueue(ah, i);
1699
1700         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1701         ath9k_hw_ani_cache_ini_regs(ah);
1702         ath9k_hw_init_qos(ah);
1703
1704         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1705                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1706
1707         ath9k_hw_init_global_settings(ah);
1708
1709         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1710                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1711                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1712                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1713                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1714                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1715                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1716         }
1717
1718         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1719
1720         ath9k_hw_set_dma(ah);
1721
1722         REG_WRITE(ah, AR_OBS, 8);
1723
1724         if (ah->config.rx_intr_mitigation) {
1725                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1726                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1727         }
1728
1729         if (ah->config.tx_intr_mitigation) {
1730                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1731                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1732         }
1733
1734         ath9k_hw_init_bb(ah, chan);
1735
1736         if (caldata) {
1737                 caldata->done_txiqcal_once = false;
1738                 caldata->done_txclcal_once = false;
1739                 caldata->rtt_hist.num_readings = 0;
1740         }
1741         if (!ath9k_hw_init_cal(ah, chan))
1742                 return -EIO;
1743
1744         ath9k_hw_loadnf(ah, chan);
1745         ath9k_hw_start_nfcal(ah, true);
1746
1747         ENABLE_REGWRITE_BUFFER(ah);
1748
1749         ath9k_hw_restore_chainmask(ah);
1750         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1751
1752         REGWRITE_BUFFER_FLUSH(ah);
1753
1754         /*
1755          * For big endian systems turn on swapping for descriptors
1756          */
1757         if (AR_SREV_9100(ah)) {
1758                 u32 mask;
1759                 mask = REG_READ(ah, AR_CFG);
1760                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1761                         ath_dbg(common, ATH_DBG_RESET,
1762                                 "CFG Byte Swap Set 0x%x\n", mask);
1763                 } else {
1764                         mask =
1765                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1766                         REG_WRITE(ah, AR_CFG, mask);
1767                         ath_dbg(common, ATH_DBG_RESET,
1768                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1769                 }
1770         } else {
1771                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1772                         /* Configure AR9271 target WLAN */
1773                         if (AR_SREV_9271(ah))
1774                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1775                         else
1776                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1777                 }
1778 #ifdef __BIG_ENDIAN
1779                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah))
1780                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1781                 else
1782                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1783 #endif
1784         }
1785
1786         if (ah->btcoex_hw.enabled)
1787                 ath9k_hw_btcoex_enable(ah);
1788
1789         if (AR_SREV_9300_20_OR_LATER(ah)) {
1790                 ar9003_hw_bb_watchdog_config(ah);
1791
1792                 ar9003_hw_disable_phy_restart(ah);
1793         }
1794
1795         ath9k_hw_apply_gpio_override(ah);
1796
1797         return 0;
1798 }
1799 EXPORT_SYMBOL(ath9k_hw_reset);
1800
1801 /******************************/
1802 /* Power Management (Chipset) */
1803 /******************************/
1804
1805 /*
1806  * Notify Power Mgt is disabled in self-generated frames.
1807  * If requested, force chip to sleep.
1808  */
1809 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1810 {
1811         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1812         if (setChip) {
1813                 if (AR_SREV_9462(ah)) {
1814                         REG_WRITE(ah, AR_TIMER_MODE,
1815                                   REG_READ(ah, AR_TIMER_MODE) & 0xFFFFFF00);
1816                         REG_WRITE(ah, AR_NDP2_TIMER_MODE, REG_READ(ah,
1817                                   AR_NDP2_TIMER_MODE) & 0xFFFFFF00);
1818                         REG_WRITE(ah, AR_SLP32_INC,
1819                                   REG_READ(ah, AR_SLP32_INC) & 0xFFF00000);
1820                         /* xxx Required for WLAN only case ? */
1821                         REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
1822                         udelay(100);
1823                 }
1824
1825                 /*
1826                  * Clear the RTC force wake bit to allow the
1827                  * mac to go to sleep.
1828                  */
1829                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
1830
1831                 if (AR_SREV_9462(ah))
1832                         udelay(100);
1833
1834                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1835                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1836
1837                 /* Shutdown chip. Active low */
1838                 if (!AR_SREV_5416(ah) &&
1839                                 !AR_SREV_9271(ah) && !AR_SREV_9462_10(ah)) {
1840                         REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
1841                         udelay(2);
1842                 }
1843         }
1844
1845         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1846         if (AR_SREV_9300_20_OR_LATER(ah))
1847                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1848 }
1849
1850 /*
1851  * Notify Power Management is enabled in self-generating
1852  * frames. If request, set power mode of chip to
1853  * auto/normal.  Duration in units of 128us (1/8 TU).
1854  */
1855 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1856 {
1857         u32 val;
1858
1859         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1860         if (setChip) {
1861                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1862
1863                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1864                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1865                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1866                                   AR_RTC_FORCE_WAKE_ON_INT);
1867                 } else {
1868
1869                         /* When chip goes into network sleep, it could be waken
1870                          * up by MCI_INT interrupt caused by BT's HW messages
1871                          * (LNA_xxx, CONT_xxx) which chould be in a very fast
1872                          * rate (~100us). This will cause chip to leave and
1873                          * re-enter network sleep mode frequently, which in
1874                          * consequence will have WLAN MCI HW to generate lots of
1875                          * SYS_WAKING and SYS_SLEEPING messages which will make
1876                          * BT CPU to busy to process.
1877                          */
1878                         if (AR_SREV_9462(ah)) {
1879                                 val = REG_READ(ah, AR_MCI_INTERRUPT_RX_MSG_EN) &
1880                                         ~AR_MCI_INTERRUPT_RX_HW_MSG_MASK;
1881                                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, val);
1882                         }
1883                         /*
1884                          * Clear the RTC force wake bit to allow the
1885                          * mac to go to sleep.
1886                          */
1887                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1888                                     AR_RTC_FORCE_WAKE_EN);
1889
1890                         if (AR_SREV_9462(ah))
1891                                 udelay(30);
1892                 }
1893         }
1894
1895         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1896         if (AR_SREV_9300_20_OR_LATER(ah))
1897                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1898 }
1899
1900 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1901 {
1902         u32 val;
1903         int i;
1904
1905         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1906         if (AR_SREV_9300_20_OR_LATER(ah)) {
1907                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1908                 udelay(10);
1909         }
1910
1911         if (setChip) {
1912                 if ((REG_READ(ah, AR_RTC_STATUS) &
1913                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1914                         if (ath9k_hw_set_reset_reg(ah,
1915                                            ATH9K_RESET_POWER_ON) != true) {
1916                                 return false;
1917                         }
1918                         if (!AR_SREV_9300_20_OR_LATER(ah))
1919                                 ath9k_hw_init_pll(ah, NULL);
1920                 }
1921                 if (AR_SREV_9100(ah))
1922                         REG_SET_BIT(ah, AR_RTC_RESET,
1923                                     AR_RTC_RESET_EN);
1924
1925                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1926                             AR_RTC_FORCE_WAKE_EN);
1927                 udelay(50);
1928
1929                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1930                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1931                         if (val == AR_RTC_STATUS_ON)
1932                                 break;
1933                         udelay(50);
1934                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1935                                     AR_RTC_FORCE_WAKE_EN);
1936                 }
1937                 if (i == 0) {
1938                         ath_err(ath9k_hw_common(ah),
1939                                 "Failed to wakeup in %uus\n",
1940                                 POWER_UP_TIME / 20);
1941                         return false;
1942                 }
1943         }
1944
1945         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1946
1947         return true;
1948 }
1949
1950 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1951 {
1952         struct ath_common *common = ath9k_hw_common(ah);
1953         int status = true, setChip = true;
1954         static const char *modes[] = {
1955                 "AWAKE",
1956                 "FULL-SLEEP",
1957                 "NETWORK SLEEP",
1958                 "UNDEFINED"
1959         };
1960
1961         if (ah->power_mode == mode)
1962                 return status;
1963
1964         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1965                 modes[ah->power_mode], modes[mode]);
1966
1967         switch (mode) {
1968         case ATH9K_PM_AWAKE:
1969                 status = ath9k_hw_set_power_awake(ah, setChip);
1970                 break;
1971         case ATH9K_PM_FULL_SLEEP:
1972                 ath9k_set_power_sleep(ah, setChip);
1973                 ah->chip_fullsleep = true;
1974                 break;
1975         case ATH9K_PM_NETWORK_SLEEP:
1976                 ath9k_set_power_network_sleep(ah, setChip);
1977                 break;
1978         default:
1979                 ath_err(common, "Unknown power mode %u\n", mode);
1980                 return false;
1981         }
1982         ah->power_mode = mode;
1983
1984         /*
1985          * XXX: If this warning never comes up after a while then
1986          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1987          * ath9k_hw_setpower() return type void.
1988          */
1989
1990         if (!(ah->ah_flags & AH_UNPLUGGED))
1991                 ATH_DBG_WARN_ON_ONCE(!status);
1992
1993         return status;
1994 }
1995 EXPORT_SYMBOL(ath9k_hw_setpower);
1996
1997 /*******************/
1998 /* Beacon Handling */
1999 /*******************/
2000
2001 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2002 {
2003         int flags = 0;
2004
2005         ENABLE_REGWRITE_BUFFER(ah);
2006
2007         switch (ah->opmode) {
2008         case NL80211_IFTYPE_ADHOC:
2009         case NL80211_IFTYPE_MESH_POINT:
2010                 REG_SET_BIT(ah, AR_TXCFG,
2011                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2012                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2013                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2014                 flags |= AR_NDP_TIMER_EN;
2015         case NL80211_IFTYPE_AP:
2016                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2017                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2018                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2019                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2020                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2021                 flags |=
2022                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2023                 break;
2024         default:
2025                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
2026                         "%s: unsupported opmode: %d\n",
2027                         __func__, ah->opmode);
2028                 return;
2029                 break;
2030         }
2031
2032         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2033         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2034         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2035         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2036
2037         REGWRITE_BUFFER_FLUSH(ah);
2038
2039         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2040 }
2041 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2042
2043 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2044                                     const struct ath9k_beacon_state *bs)
2045 {
2046         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2047         struct ath9k_hw_capabilities *pCap = &ah->caps;
2048         struct ath_common *common = ath9k_hw_common(ah);
2049
2050         ENABLE_REGWRITE_BUFFER(ah);
2051
2052         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2053
2054         REG_WRITE(ah, AR_BEACON_PERIOD,
2055                   TU_TO_USEC(bs->bs_intval));
2056         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2057                   TU_TO_USEC(bs->bs_intval));
2058
2059         REGWRITE_BUFFER_FLUSH(ah);
2060
2061         REG_RMW_FIELD(ah, AR_RSSI_THR,
2062                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2063
2064         beaconintval = bs->bs_intval;
2065
2066         if (bs->bs_sleepduration > beaconintval)
2067                 beaconintval = bs->bs_sleepduration;
2068
2069         dtimperiod = bs->bs_dtimperiod;
2070         if (bs->bs_sleepduration > dtimperiod)
2071                 dtimperiod = bs->bs_sleepduration;
2072
2073         if (beaconintval == dtimperiod)
2074                 nextTbtt = bs->bs_nextdtim;
2075         else
2076                 nextTbtt = bs->bs_nexttbtt;
2077
2078         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2079         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
2080         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
2081         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
2082
2083         ENABLE_REGWRITE_BUFFER(ah);
2084
2085         REG_WRITE(ah, AR_NEXT_DTIM,
2086                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2087         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2088
2089         REG_WRITE(ah, AR_SLEEP1,
2090                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2091                   | AR_SLEEP1_ASSUME_DTIM);
2092
2093         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2094                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2095         else
2096                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2097
2098         REG_WRITE(ah, AR_SLEEP2,
2099                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2100
2101         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2102         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2103
2104         REGWRITE_BUFFER_FLUSH(ah);
2105
2106         REG_SET_BIT(ah, AR_TIMER_MODE,
2107                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2108                     AR_DTIM_TIMER_EN);
2109
2110         /* TSF Out of Range Threshold */
2111         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2112 }
2113 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2114
2115 /*******************/
2116 /* HW Capabilities */
2117 /*******************/
2118
2119 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2120 {
2121         eeprom_chainmask &= chip_chainmask;
2122         if (eeprom_chainmask)
2123                 return eeprom_chainmask;
2124         else
2125                 return chip_chainmask;
2126 }
2127
2128 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2129 {
2130         struct ath9k_hw_capabilities *pCap = &ah->caps;
2131         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2132         struct ath_common *common = ath9k_hw_common(ah);
2133         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
2134         unsigned int chip_chainmask;
2135
2136         u16 eeval;
2137         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2138
2139         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2140         regulatory->current_rd = eeval;
2141
2142         if (ah->opmode != NL80211_IFTYPE_AP &&
2143             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2144                 if (regulatory->current_rd == 0x64 ||
2145                     regulatory->current_rd == 0x65)
2146                         regulatory->current_rd += 5;
2147                 else if (regulatory->current_rd == 0x41)
2148                         regulatory->current_rd = 0x43;
2149                 ath_dbg(common, ATH_DBG_REGULATORY,
2150                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
2151         }
2152
2153         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2154         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2155                 ath_err(common,
2156                         "no band has been marked as supported in EEPROM\n");
2157                 return -EINVAL;
2158         }
2159
2160         if (eeval & AR5416_OPFLAGS_11A)
2161                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2162
2163         if (eeval & AR5416_OPFLAGS_11G)
2164                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2165
2166         if (AR_SREV_9485(ah) || AR_SREV_9285(ah) || AR_SREV_9330(ah))
2167                 chip_chainmask = 1;
2168         else if (!AR_SREV_9280_20_OR_LATER(ah))
2169                 chip_chainmask = 7;
2170         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2171                 chip_chainmask = 3;
2172         else
2173                 chip_chainmask = 7;
2174
2175         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2176         /*
2177          * For AR9271 we will temporarilly uses the rx chainmax as read from
2178          * the EEPROM.
2179          */
2180         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2181             !(eeval & AR5416_OPFLAGS_11A) &&
2182             !(AR_SREV_9271(ah)))
2183                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2184                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2185         else if (AR_SREV_9100(ah))
2186                 pCap->rx_chainmask = 0x7;
2187         else
2188                 /* Use rx_chainmask from EEPROM. */
2189                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2190
2191         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2192         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2193         ah->txchainmask = pCap->tx_chainmask;
2194         ah->rxchainmask = pCap->rx_chainmask;
2195
2196         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2197
2198         /* enable key search for every frame in an aggregate */
2199         if (AR_SREV_9300_20_OR_LATER(ah))
2200                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2201
2202         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2203
2204         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2205                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2206         else
2207                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2208
2209         if (AR_SREV_9271(ah))
2210                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2211         else if (AR_DEVID_7010(ah))
2212                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2213         else if (AR_SREV_9300_20_OR_LATER(ah))
2214                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2215         else if (AR_SREV_9287_11_OR_LATER(ah))
2216                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2217         else if (AR_SREV_9285_12_OR_LATER(ah))
2218                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2219         else if (AR_SREV_9280_20_OR_LATER(ah))
2220                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2221         else
2222                 pCap->num_gpio_pins = AR_NUM_GPIO;
2223
2224         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
2225                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
2226                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2227         } else {
2228                 pCap->rts_aggr_limit = (8 * 1024);
2229         }
2230
2231 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2232         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2233         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2234                 ah->rfkill_gpio =
2235                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2236                 ah->rfkill_polarity =
2237                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2238
2239                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2240         }
2241 #endif
2242         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2243                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2244         else
2245                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2246
2247         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2248                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2249         else
2250                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2251
2252         if (common->btcoex_enabled) {
2253                 if (AR_SREV_9300_20_OR_LATER(ah)) {
2254                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2255                         btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO_9300;
2256                         btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO_9300;
2257                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO_9300;
2258                 } else if (AR_SREV_9280_20_OR_LATER(ah)) {
2259                         btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO_9280;
2260                         btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO_9280;
2261
2262                         if (AR_SREV_9285(ah)) {
2263                                 btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2264                                 btcoex_hw->btpriority_gpio =
2265                                                 ATH_BTPRIORITY_GPIO_9285;
2266                         } else {
2267                                 btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
2268                         }
2269                 }
2270         } else {
2271                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
2272         }
2273
2274         if (AR_SREV_9300_20_OR_LATER(ah)) {
2275                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2276                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah))
2277                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2278
2279                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2280                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2281                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2282                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2283                 pCap->txs_len = sizeof(struct ar9003_txs);
2284                 if (!ah->config.paprd_disable &&
2285                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2286                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2287         } else {
2288                 pCap->tx_desc_len = sizeof(struct ath_desc);
2289                 if (AR_SREV_9280_20(ah))
2290                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2291         }
2292
2293         if (AR_SREV_9300_20_OR_LATER(ah))
2294                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2295
2296         if (AR_SREV_9300_20_OR_LATER(ah))
2297                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2298
2299         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2300                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2301
2302         if (AR_SREV_9285(ah))
2303                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2304                         ant_div_ctl1 =
2305                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2306                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2307                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2308                 }
2309         if (AR_SREV_9300_20_OR_LATER(ah)) {
2310                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2311                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2312         }
2313
2314
2315         if (AR_SREV_9330(ah) || AR_SREV_9485(ah)) {
2316                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2317                 /*
2318                  * enable the diversity-combining algorithm only when
2319                  * both enable_lna_div and enable_fast_div are set
2320                  *              Table for Diversity
2321                  * ant_div_alt_lnaconf          bit 0-1
2322                  * ant_div_main_lnaconf         bit 2-3
2323                  * ant_div_alt_gaintb           bit 4
2324                  * ant_div_main_gaintb          bit 5
2325                  * enable_ant_div_lnadiv        bit 6
2326                  * enable_ant_fast_div          bit 7
2327                  */
2328                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2329                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2330         }
2331
2332         if (AR_SREV_9485_10(ah)) {
2333                 pCap->pcie_lcr_extsync_en = true;
2334                 pCap->pcie_lcr_offset = 0x80;
2335         }
2336
2337         tx_chainmask = pCap->tx_chainmask;
2338         rx_chainmask = pCap->rx_chainmask;
2339         while (tx_chainmask || rx_chainmask) {
2340                 if (tx_chainmask & BIT(0))
2341                         pCap->max_txchains++;
2342                 if (rx_chainmask & BIT(0))
2343                         pCap->max_rxchains++;
2344
2345                 tx_chainmask >>= 1;
2346                 rx_chainmask >>= 1;
2347         }
2348
2349         if (AR_SREV_9300_20_OR_LATER(ah)) {
2350                 ah->enabled_cals |= TX_IQ_CAL;
2351                 if (!AR_SREV_9330(ah))
2352                         ah->enabled_cals |= TX_IQ_ON_AGC_CAL;
2353         }
2354         if (AR_SREV_9462(ah))
2355                 pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2356
2357         return 0;
2358 }
2359
2360 /****************************/
2361 /* GPIO / RFKILL / Antennae */
2362 /****************************/
2363
2364 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2365                                          u32 gpio, u32 type)
2366 {
2367         int addr;
2368         u32 gpio_shift, tmp;
2369
2370         if (gpio > 11)
2371                 addr = AR_GPIO_OUTPUT_MUX3;
2372         else if (gpio > 5)
2373                 addr = AR_GPIO_OUTPUT_MUX2;
2374         else
2375                 addr = AR_GPIO_OUTPUT_MUX1;
2376
2377         gpio_shift = (gpio % 6) * 5;
2378
2379         if (AR_SREV_9280_20_OR_LATER(ah)
2380             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2381                 REG_RMW(ah, addr, (type << gpio_shift),
2382                         (0x1f << gpio_shift));
2383         } else {
2384                 tmp = REG_READ(ah, addr);
2385                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2386                 tmp &= ~(0x1f << gpio_shift);
2387                 tmp |= (type << gpio_shift);
2388                 REG_WRITE(ah, addr, tmp);
2389         }
2390 }
2391
2392 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2393 {
2394         u32 gpio_shift;
2395
2396         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2397
2398         if (AR_DEVID_7010(ah)) {
2399                 gpio_shift = gpio;
2400                 REG_RMW(ah, AR7010_GPIO_OE,
2401                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2402                         (AR7010_GPIO_OE_MASK << gpio_shift));
2403                 return;
2404         }
2405
2406         gpio_shift = gpio << 1;
2407         REG_RMW(ah,
2408                 AR_GPIO_OE_OUT,
2409                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2410                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2411 }
2412 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2413
2414 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2415 {
2416 #define MS_REG_READ(x, y) \
2417         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2418
2419         if (gpio >= ah->caps.num_gpio_pins)
2420                 return 0xffffffff;
2421
2422         if (AR_DEVID_7010(ah)) {
2423                 u32 val;
2424                 val = REG_READ(ah, AR7010_GPIO_IN);
2425                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2426         } else if (AR_SREV_9300_20_OR_LATER(ah))
2427                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2428                         AR_GPIO_BIT(gpio)) != 0;
2429         else if (AR_SREV_9271(ah))
2430                 return MS_REG_READ(AR9271, gpio) != 0;
2431         else if (AR_SREV_9287_11_OR_LATER(ah))
2432                 return MS_REG_READ(AR9287, gpio) != 0;
2433         else if (AR_SREV_9285_12_OR_LATER(ah))
2434                 return MS_REG_READ(AR9285, gpio) != 0;
2435         else if (AR_SREV_9280_20_OR_LATER(ah))
2436                 return MS_REG_READ(AR928X, gpio) != 0;
2437         else
2438                 return MS_REG_READ(AR, gpio) != 0;
2439 }
2440 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2441
2442 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2443                          u32 ah_signal_type)
2444 {
2445         u32 gpio_shift;
2446
2447         if (AR_DEVID_7010(ah)) {
2448                 gpio_shift = gpio;
2449                 REG_RMW(ah, AR7010_GPIO_OE,
2450                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2451                         (AR7010_GPIO_OE_MASK << gpio_shift));
2452                 return;
2453         }
2454
2455         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2456         gpio_shift = 2 * gpio;
2457         REG_RMW(ah,
2458                 AR_GPIO_OE_OUT,
2459                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2460                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2461 }
2462 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2463
2464 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2465 {
2466         if (AR_DEVID_7010(ah)) {
2467                 val = val ? 0 : 1;
2468                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2469                         AR_GPIO_BIT(gpio));
2470                 return;
2471         }
2472
2473         if (AR_SREV_9271(ah))
2474                 val = ~val;
2475
2476         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2477                 AR_GPIO_BIT(gpio));
2478 }
2479 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2480
2481 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2482 {
2483         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2484 }
2485 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2486
2487 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2488 {
2489         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2490 }
2491 EXPORT_SYMBOL(ath9k_hw_setantenna);
2492
2493 /*********************/
2494 /* General Operation */
2495 /*********************/
2496
2497 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2498 {
2499         u32 bits = REG_READ(ah, AR_RX_FILTER);
2500         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2501
2502         if (phybits & AR_PHY_ERR_RADAR)
2503                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2504         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2505                 bits |= ATH9K_RX_FILTER_PHYERR;
2506
2507         return bits;
2508 }
2509 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2510
2511 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2512 {
2513         u32 phybits;
2514
2515         ENABLE_REGWRITE_BUFFER(ah);
2516
2517         if (AR_SREV_9462(ah))
2518                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2519
2520         REG_WRITE(ah, AR_RX_FILTER, bits);
2521
2522         phybits = 0;
2523         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2524                 phybits |= AR_PHY_ERR_RADAR;
2525         if (bits & ATH9K_RX_FILTER_PHYERR)
2526                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2527         REG_WRITE(ah, AR_PHY_ERR, phybits);
2528
2529         if (phybits)
2530                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2531         else
2532                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2533
2534         REGWRITE_BUFFER_FLUSH(ah);
2535 }
2536 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2537
2538 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2539 {
2540         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2541                 return false;
2542
2543         ath9k_hw_init_pll(ah, NULL);
2544         return true;
2545 }
2546 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2547
2548 bool ath9k_hw_disable(struct ath_hw *ah)
2549 {
2550         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2551                 return false;
2552
2553         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2554                 return false;
2555
2556         ath9k_hw_init_pll(ah, NULL);
2557         return true;
2558 }
2559 EXPORT_SYMBOL(ath9k_hw_disable);
2560
2561 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2562 {
2563         enum eeprom_param gain_param;
2564
2565         if (IS_CHAN_2GHZ(chan))
2566                 gain_param = EEP_ANTENNA_GAIN_2G;
2567         else
2568                 gain_param = EEP_ANTENNA_GAIN_5G;
2569
2570         return ah->eep_ops->get_eeprom(ah, gain_param);
2571 }
2572
2573 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan)
2574 {
2575         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2576         struct ieee80211_channel *channel;
2577         int chan_pwr, new_pwr, max_gain;
2578         int ant_gain, ant_reduction = 0;
2579
2580         if (!chan)
2581                 return;
2582
2583         channel = chan->chan;
2584         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2585         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2586         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2587
2588         ant_gain = get_antenna_gain(ah, chan);
2589         if (ant_gain > max_gain)
2590                 ant_reduction = ant_gain - max_gain;
2591
2592         ah->eep_ops->set_txpower(ah, chan,
2593                                  ath9k_regd_get_ctl(reg, chan),
2594                                  ant_reduction, new_pwr, false);
2595 }
2596
2597 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2598 {
2599         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2600         struct ath9k_channel *chan = ah->curchan;
2601         struct ieee80211_channel *channel = chan->chan;
2602
2603         reg->power_limit = min_t(int, limit, MAX_RATE_POWER);
2604         if (test)
2605                 channel->max_power = MAX_RATE_POWER / 2;
2606
2607         ath9k_hw_apply_txpower(ah, chan);
2608
2609         if (test)
2610                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2611 }
2612 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2613
2614 void ath9k_hw_setopmode(struct ath_hw *ah)
2615 {
2616         ath9k_hw_set_operating_mode(ah, ah->opmode);
2617 }
2618 EXPORT_SYMBOL(ath9k_hw_setopmode);
2619
2620 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2621 {
2622         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2623         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2624 }
2625 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2626
2627 void ath9k_hw_write_associd(struct ath_hw *ah)
2628 {
2629         struct ath_common *common = ath9k_hw_common(ah);
2630
2631         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2632         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2633                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2634 }
2635 EXPORT_SYMBOL(ath9k_hw_write_associd);
2636
2637 #define ATH9K_MAX_TSF_READ 10
2638
2639 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2640 {
2641         u32 tsf_lower, tsf_upper1, tsf_upper2;
2642         int i;
2643
2644         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2645         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2646                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2647                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2648                 if (tsf_upper2 == tsf_upper1)
2649                         break;
2650                 tsf_upper1 = tsf_upper2;
2651         }
2652
2653         WARN_ON( i == ATH9K_MAX_TSF_READ );
2654
2655         return (((u64)tsf_upper1 << 32) | tsf_lower);
2656 }
2657 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2658
2659 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2660 {
2661         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2662         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2663 }
2664 EXPORT_SYMBOL(ath9k_hw_settsf64);
2665
2666 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2667 {
2668         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2669                            AH_TSF_WRITE_TIMEOUT))
2670                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2671                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2672
2673         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2674 }
2675 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2676
2677 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2678 {
2679         if (setting)
2680                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2681         else
2682                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2683 }
2684 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2685
2686 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2687 {
2688         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2689         u32 macmode;
2690
2691         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2692                 macmode = AR_2040_JOINED_RX_CLEAR;
2693         else
2694                 macmode = 0;
2695
2696         REG_WRITE(ah, AR_2040_MODE, macmode);
2697 }
2698
2699 /* HW Generic timers configuration */
2700
2701 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2702 {
2703         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2704         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2705         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2706         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2707         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2708         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2709         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2710         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2711         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2712         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2713                                 AR_NDP2_TIMER_MODE, 0x0002},
2714         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2715                                 AR_NDP2_TIMER_MODE, 0x0004},
2716         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2717                                 AR_NDP2_TIMER_MODE, 0x0008},
2718         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2719                                 AR_NDP2_TIMER_MODE, 0x0010},
2720         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2721                                 AR_NDP2_TIMER_MODE, 0x0020},
2722         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2723                                 AR_NDP2_TIMER_MODE, 0x0040},
2724         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2725                                 AR_NDP2_TIMER_MODE, 0x0080}
2726 };
2727
2728 /* HW generic timer primitives */
2729
2730 /* compute and clear index of rightmost 1 */
2731 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2732 {
2733         u32 b;
2734
2735         b = *mask;
2736         b &= (0-b);
2737         *mask &= ~b;
2738         b *= debruijn32;
2739         b >>= 27;
2740
2741         return timer_table->gen_timer_index[b];
2742 }
2743
2744 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2745 {
2746         return REG_READ(ah, AR_TSF_L32);
2747 }
2748 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2749
2750 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2751                                           void (*trigger)(void *),
2752                                           void (*overflow)(void *),
2753                                           void *arg,
2754                                           u8 timer_index)
2755 {
2756         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2757         struct ath_gen_timer *timer;
2758
2759         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2760
2761         if (timer == NULL) {
2762                 ath_err(ath9k_hw_common(ah),
2763                         "Failed to allocate memory for hw timer[%d]\n",
2764                         timer_index);
2765                 return NULL;
2766         }
2767
2768         /* allocate a hardware generic timer slot */
2769         timer_table->timers[timer_index] = timer;
2770         timer->index = timer_index;
2771         timer->trigger = trigger;
2772         timer->overflow = overflow;
2773         timer->arg = arg;
2774
2775         return timer;
2776 }
2777 EXPORT_SYMBOL(ath_gen_timer_alloc);
2778
2779 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2780                               struct ath_gen_timer *timer,
2781                               u32 trig_timeout,
2782                               u32 timer_period)
2783 {
2784         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2785         u32 tsf, timer_next;
2786
2787         BUG_ON(!timer_period);
2788
2789         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2790
2791         tsf = ath9k_hw_gettsf32(ah);
2792
2793         timer_next = tsf + trig_timeout;
2794
2795         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2796                 "current tsf %x period %x timer_next %x\n",
2797                 tsf, timer_period, timer_next);
2798
2799         /*
2800          * Program generic timer registers
2801          */
2802         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2803                  timer_next);
2804         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2805                   timer_period);
2806         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2807                     gen_tmr_configuration[timer->index].mode_mask);
2808
2809         if (AR_SREV_9462(ah)) {
2810                 /*
2811                  * Starting from AR9462, each generic timer can select which tsf
2812                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2813                  * 8 - 15  use tsf2.
2814                  */
2815                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2816                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2817                                        (1 << timer->index));
2818                 else
2819                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2820                                        (1 << timer->index));
2821         }
2822
2823         /* Enable both trigger and thresh interrupt masks */
2824         REG_SET_BIT(ah, AR_IMR_S5,
2825                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2826                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2827 }
2828 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2829
2830 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2831 {
2832         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2833
2834         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2835                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2836                 return;
2837         }
2838
2839         /* Clear generic timer enable bits. */
2840         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2841                         gen_tmr_configuration[timer->index].mode_mask);
2842
2843         /* Disable both trigger and thresh interrupt masks */
2844         REG_CLR_BIT(ah, AR_IMR_S5,
2845                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2846                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2847
2848         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2849 }
2850 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2851
2852 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2853 {
2854         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2855
2856         /* free the hardware generic timer slot */
2857         timer_table->timers[timer->index] = NULL;
2858         kfree(timer);
2859 }
2860 EXPORT_SYMBOL(ath_gen_timer_free);
2861
2862 /*
2863  * Generic Timer Interrupts handling
2864  */
2865 void ath_gen_timer_isr(struct ath_hw *ah)
2866 {
2867         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2868         struct ath_gen_timer *timer;
2869         struct ath_common *common = ath9k_hw_common(ah);
2870         u32 trigger_mask, thresh_mask, index;
2871
2872         /* get hardware generic timer interrupt status */
2873         trigger_mask = ah->intr_gen_timer_trigger;
2874         thresh_mask = ah->intr_gen_timer_thresh;
2875         trigger_mask &= timer_table->timer_mask.val;
2876         thresh_mask &= timer_table->timer_mask.val;
2877
2878         trigger_mask &= ~thresh_mask;
2879
2880         while (thresh_mask) {
2881                 index = rightmost_index(timer_table, &thresh_mask);
2882                 timer = timer_table->timers[index];
2883                 BUG_ON(!timer);
2884                 ath_dbg(common, ATH_DBG_HWTIMER,
2885                         "TSF overflow for Gen timer %d\n", index);
2886                 timer->overflow(timer->arg);
2887         }
2888
2889         while (trigger_mask) {
2890                 index = rightmost_index(timer_table, &trigger_mask);
2891                 timer = timer_table->timers[index];
2892                 BUG_ON(!timer);
2893                 ath_dbg(common, ATH_DBG_HWTIMER,
2894                         "Gen timer[%d] trigger\n", index);
2895                 timer->trigger(timer->arg);
2896         }
2897 }
2898 EXPORT_SYMBOL(ath_gen_timer_isr);
2899
2900 /********/
2901 /* HTC  */
2902 /********/
2903
2904 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2905 {
2906         ah->htc_reset_init = true;
2907 }
2908 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2909
2910 static struct {
2911         u32 version;
2912         const char * name;
2913 } ath_mac_bb_names[] = {
2914         /* Devices with external radios */
2915         { AR_SREV_VERSION_5416_PCI,     "5416" },
2916         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2917         { AR_SREV_VERSION_9100,         "9100" },
2918         { AR_SREV_VERSION_9160,         "9160" },
2919         /* Single-chip solutions */
2920         { AR_SREV_VERSION_9280,         "9280" },
2921         { AR_SREV_VERSION_9285,         "9285" },
2922         { AR_SREV_VERSION_9287,         "9287" },
2923         { AR_SREV_VERSION_9271,         "9271" },
2924         { AR_SREV_VERSION_9300,         "9300" },
2925         { AR_SREV_VERSION_9330,         "9330" },
2926         { AR_SREV_VERSION_9340,         "9340" },
2927         { AR_SREV_VERSION_9485,         "9485" },
2928         { AR_SREV_VERSION_9462,         "9462" },
2929 };
2930
2931 /* For devices with external radios */
2932 static struct {
2933         u16 version;
2934         const char * name;
2935 } ath_rf_names[] = {
2936         { 0,                            "5133" },
2937         { AR_RAD5133_SREV_MAJOR,        "5133" },
2938         { AR_RAD5122_SREV_MAJOR,        "5122" },
2939         { AR_RAD2133_SREV_MAJOR,        "2133" },
2940         { AR_RAD2122_SREV_MAJOR,        "2122" }
2941 };
2942
2943 /*
2944  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2945  */
2946 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2947 {
2948         int i;
2949
2950         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2951                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2952                         return ath_mac_bb_names[i].name;
2953                 }
2954         }
2955
2956         return "????";
2957 }
2958
2959 /*
2960  * Return the RF name. "????" is returned if the RF is unknown.
2961  * Used for devices with external radios.
2962  */
2963 static const char *ath9k_hw_rf_name(u16 rf_version)
2964 {
2965         int i;
2966
2967         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2968                 if (ath_rf_names[i].version == rf_version) {
2969                         return ath_rf_names[i].name;
2970                 }
2971         }
2972
2973         return "????";
2974 }
2975
2976 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2977 {
2978         int used;
2979
2980         /* chipsets >= AR9280 are single-chip */
2981         if (AR_SREV_9280_20_OR_LATER(ah)) {
2982                 used = snprintf(hw_name, len,
2983                                "Atheros AR%s Rev:%x",
2984                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2985                                ah->hw_version.macRev);
2986         }
2987         else {
2988                 used = snprintf(hw_name, len,
2989                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2990                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2991                                ah->hw_version.macRev,
2992                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2993                                                 AR_RADIO_SREV_MAJOR)),
2994                                ah->hw_version.phyRev);
2995         }
2996
2997         hw_name[used] = '\0';
2998 }
2999 EXPORT_SYMBOL(ath9k_hw_name);