drivers/net/wireless/ath/ath5k/base.c

   1 /*-
   2  * Copyright (c) 2002-2005 Sam Leffler, Errno Consulting
   3  * Copyright (c) 2004-2005 Atheros Communications, Inc.
   4  * Copyright (c) 2006 Devicescape Software, Inc.
   5  * Copyright (c) 2007 Jiri Slaby <jirislaby@gmail.com>
   6  * Copyright (c) 2007 Luis R. Rodriguez <mcgrof@winlab.rutgers.edu>
   7  *
   8  * All rights reserved.
   9  *
  10  * Redistribution and use in source and binary forms, with or without
  11  * modification, are permitted provided that the following conditions
  12  * are met:
  13  * 1. Redistributions of source code must retain the above copyright
  14  *    notice, this list of conditions and the following disclaimer,
  15  *    without modification.
  16  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
  17  *    similar to the "NO WARRANTY" disclaimer below ("Disclaimer") and any
  18  *    redistribution must be conditioned upon including a substantially
  19  *    similar Disclaimer requirement for further binary redistribution.
  20  * 3. Neither the names of the above-listed copyright holders nor the names
  21  *    of any contributors may be used to endorse or promote products derived
  22  *    from this software without specific prior written permission.
  23  *
  24  * Alternatively, this software may be distributed under the terms of the
  25  * GNU General Public License ("GPL") version 2 as published by the Free
  26  * Software Foundation.
  27  *
  28  * NO WARRANTY
  29  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  30  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  31  * LIMITED TO, THE IMPLIED WARRANTIES OF NONINFRINGEMENT, MERCHANTIBILITY
  32  * AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL
  33  * THE COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY,
  34  * OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  35  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  36  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER
  37  * IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  38  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  39  * THE POSSIBILITY OF SUCH DAMAGES.
  40  *
  41  */
  42
  43 #include <linux/module.h>
  44 #include <linux/delay.h>
  45 #include <linux/hardirq.h>
  46 #include <linux/if.h>
  47 #include <linux/io.h>
  48 #include <linux/netdevice.h>
  49 #include <linux/cache.h>
  50 #include <linux/ethtool.h>
  51 #include <linux/uaccess.h>
  52 #include <linux/slab.h>
  53 #include <linux/etherdevice.h>
  54
  55 #include <net/ieee80211_radiotap.h>
  56
  57 #include <asm/unaligned.h>
  58
  59 #include "base.h"
  60 #include "reg.h"
  61 #include "debug.h"
  62 #include "ani.h"
  63
  64 #define CREATE_TRACE_POINTS
  65 #include "trace.h"
  66
  67 int ath5k_modparam_nohwcrypt;
  68 module_param_named(nohwcrypt, ath5k_modparam_nohwcrypt, bool, S_IRUGO);
  69 MODULE_PARM_DESC(nohwcrypt, "Disable hardware encryption.");
  70
  71 static int modparam_all_channels;
  72 module_param_named(all_channels, modparam_all_channels, bool, S_IRUGO);
  73 MODULE_PARM_DESC(all_channels, "Expose all channels the device can use.");
  74
  75 static int modparam_fastchanswitch;
  76 module_param_named(fastchanswitch, modparam_fastchanswitch, bool, S_IRUGO);
  77 MODULE_PARM_DESC(fastchanswitch, "Enable fast channel switching for AR2413/AR5413 radios.");
  78
  79
  80 /* Module info */
  81 MODULE_AUTHOR("Jiri Slaby");
  82 MODULE_AUTHOR("Nick Kossifidis");
  83 MODULE_DESCRIPTION("Support for 5xxx series of Atheros 802.11 wireless LAN cards.");
  84 MODULE_SUPPORTED_DEVICE("Atheros 5xxx WLAN cards");
  85 MODULE_LICENSE("Dual BSD/GPL");
  86
  87 static int ath5k_init(struct ieee80211_hw *hw);
  88 static int ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
  89                                                                 bool skip_pcu);
  90
  91 /* Known SREVs */
  92 static const struct ath5k_srev_name srev_names[] = {
  93 #ifdef CONFIG_ATHEROS_AR231X
  94         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R2 },
  95         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R7 },
  96         { "2313",       AR5K_VERSION_MAC,       AR5K_SREV_AR2313_R8 },
  97         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R6 },
  98         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R7 },
  99         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R1 },
 100         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R2 },
 101 #else
 102         { "5210",       AR5K_VERSION_MAC,       AR5K_SREV_AR5210 },
 103         { "5311",       AR5K_VERSION_MAC,       AR5K_SREV_AR5311 },
 104         { "5311A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311A },
 105         { "5311B",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311B },
 106         { "5211",       AR5K_VERSION_MAC,       AR5K_SREV_AR5211 },
 107         { "5212",       AR5K_VERSION_MAC,       AR5K_SREV_AR5212 },
 108         { "5213",       AR5K_VERSION_MAC,       AR5K_SREV_AR5213 },
 109         { "5213A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5213A },
 110         { "2413",       AR5K_VERSION_MAC,       AR5K_SREV_AR2413 },
 111         { "2414",       AR5K_VERSION_MAC,       AR5K_SREV_AR2414 },
 112         { "5424",       AR5K_VERSION_MAC,       AR5K_SREV_AR5424 },
 113         { "5413",       AR5K_VERSION_MAC,       AR5K_SREV_AR5413 },
 114         { "5414",       AR5K_VERSION_MAC,       AR5K_SREV_AR5414 },
 115         { "2415",       AR5K_VERSION_MAC,       AR5K_SREV_AR2415 },
 116         { "5416",       AR5K_VERSION_MAC,       AR5K_SREV_AR5416 },
 117         { "5418",       AR5K_VERSION_MAC,       AR5K_SREV_AR5418 },
 118         { "2425",       AR5K_VERSION_MAC,       AR5K_SREV_AR2425 },
 119         { "2417",       AR5K_VERSION_MAC,       AR5K_SREV_AR2417 },
 120 #endif
 121         { "xxxxx",      AR5K_VERSION_MAC,       AR5K_SREV_UNKNOWN },
 122         { "5110",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5110 },
 123         { "5111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111 },
 124         { "5111A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111A },
 125         { "2111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2111 },
 126         { "5112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112 },
 127         { "5112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112A },
 128         { "5112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112B },
 129         { "2112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112 },
 130         { "2112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112A },
 131         { "2112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112B },
 132         { "2413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2413 },
 133         { "5413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5413 },
 134         { "5424",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5424 },
 135         { "5133",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5133 },
 136 #ifdef CONFIG_ATHEROS_AR231X
 137         { "2316",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2316 },
 138         { "2317",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2317 },
 139 #endif
 140         { "xxxxx",      AR5K_VERSION_RAD,       AR5K_SREV_UNKNOWN },
 141 };
 142
 143 static const struct ieee80211_rate ath5k_rates[] = {
 144         { .bitrate = 10,
 145           .hw_value = ATH5K_RATE_CODE_1M, },
 146         { .bitrate = 20,
 147           .hw_value = ATH5K_RATE_CODE_2M,
 148           .hw_value_short = ATH5K_RATE_CODE_2M | AR5K_SET_SHORT_PREAMBLE,
 149           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 150         { .bitrate = 55,
 151           .hw_value = ATH5K_RATE_CODE_5_5M,
 152           .hw_value_short = ATH5K_RATE_CODE_5_5M | AR5K_SET_SHORT_PREAMBLE,
 153           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 154         { .bitrate = 110,
 155           .hw_value = ATH5K_RATE_CODE_11M,
 156           .hw_value_short = ATH5K_RATE_CODE_11M | AR5K_SET_SHORT_PREAMBLE,
 157           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 158         { .bitrate = 60,
 159           .hw_value = ATH5K_RATE_CODE_6M,
 160           .flags = 0 },
 161         { .bitrate = 90,
 162           .hw_value = ATH5K_RATE_CODE_9M,
 163           .flags = 0 },
 164         { .bitrate = 120,
 165           .hw_value = ATH5K_RATE_CODE_12M,
 166           .flags = 0 },
 167         { .bitrate = 180,
 168           .hw_value = ATH5K_RATE_CODE_18M,
 169           .flags = 0 },
 170         { .bitrate = 240,
 171           .hw_value = ATH5K_RATE_CODE_24M,
 172           .flags = 0 },
 173         { .bitrate = 360,
 174           .hw_value = ATH5K_RATE_CODE_36M,
 175           .flags = 0 },
 176         { .bitrate = 480,
 177           .hw_value = ATH5K_RATE_CODE_48M,
 178           .flags = 0 },
 179         { .bitrate = 540,
 180           .hw_value = ATH5K_RATE_CODE_54M,
 181           .flags = 0 },
 182         /* XR missing */
 183 };
 184
 185 static inline u64 ath5k_extend_tsf(struct ath5k_hw *ah, u32 rstamp)
 186 {
 187         u64 tsf = ath5k_hw_get_tsf64(ah);
 188
 189         if ((tsf & 0x7fff) < rstamp)
 190                 tsf -= 0x8000;
 191
 192         return (tsf & ~0x7fff) | rstamp;
 193 }
 194
 195 const char *
 196 ath5k_chip_name(enum ath5k_srev_type type, u_int16_t val)
 197 {
 198         const char *name = "xxxxx";
 199         unsigned int i;
 200
 201         for (i = 0; i < ARRAY_SIZE(srev_names); i++) {
 202                 if (srev_names[i].sr_type != type)
 203                         continue;
 204
 205                 if ((val & 0xf0) == srev_names[i].sr_val)
 206                         name = srev_names[i].sr_name;
 207
 208                 if ((val & 0xff) == srev_names[i].sr_val) {
 209                         name = srev_names[i].sr_name;
 210                         break;
 211                 }
 212         }
 213
 214         return name;
 215 }
 216 static unsigned int ath5k_ioread32(void *hw_priv, u32 reg_offset)
 217 {
 218         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
 219         return ath5k_hw_reg_read(ah, reg_offset);
 220 }
 221
 222 static void ath5k_iowrite32(void *hw_priv, u32 val, u32 reg_offset)
 223 {
 224         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
 225         ath5k_hw_reg_write(ah, val, reg_offset);
 226 }
 227
 228 static const struct ath_ops ath5k_common_ops = {
 229         .read = ath5k_ioread32,
 230         .write = ath5k_iowrite32,
 231 };
 232
 233 /***********************\
 234 * Driver Initialization *
 235 \***********************/
 236
 237 static int ath5k_reg_notifier(struct wiphy *wiphy, struct regulatory_request *request)
 238 {
 239         struct ieee80211_hw *hw = wiphy_to_ieee80211_hw(wiphy);
 240         struct ath5k_softc *sc = hw->priv;
 241         struct ath_regulatory *regulatory = ath5k_hw_regulatory(sc->ah);
 242
 243         return ath_reg_notifier_apply(wiphy, request, regulatory);
 244 }
 245
 246 /********************\
 247 * Channel/mode setup *
 248 \********************/
 249
 250 /*
 251  * Returns true for the channel numbers used without all_channels modparam.
 252  */
 253 static bool ath5k_is_standard_channel(short chan, enum ieee80211_band band)
 254 {
 255         if (band == IEEE80211_BAND_2GHZ && chan <= 14)
 256                 return true;
 257
 258         return  /* UNII 1,2 */
 259                 (((chan & 3) == 0 && chan >= 36 && chan <= 64) ||
 260                 /* midband */
 261                 ((chan & 3) == 0 && chan >= 100 && chan <= 140) ||
 262                 /* UNII-3 */
 263                 ((chan & 3) == 1 && chan >= 149 && chan <= 165) ||
 264                 /* 802.11j 5.030-5.080 GHz (20MHz) */
 265                 (chan == 8 || chan == 12 || chan == 16) ||
 266                 /* 802.11j 4.9GHz (20MHz) */
 267                 (chan == 184 || chan == 188 || chan == 192 || chan == 196));
 268 }
 269
 270 static unsigned int
 271 ath5k_setup_channels(struct ath5k_hw *ah, struct ieee80211_channel *channels,
 272                 unsigned int mode, unsigned int max)
 273 {
 274         unsigned int count, size, chfreq, freq, ch;
 275         enum ieee80211_band band;
 276
 277         switch (mode) {
 278         case AR5K_MODE_11A:
 279                 /* 1..220, but 2GHz frequencies are filtered by check_channel */
 280                 size = 220;
 281                 chfreq = CHANNEL_5GHZ;
 282                 band = IEEE80211_BAND_5GHZ;
 283                 break;
 284         case AR5K_MODE_11B:
 285         case AR5K_MODE_11G:
 286                 size = 26;
 287                 chfreq = CHANNEL_2GHZ;
 288                 band = IEEE80211_BAND_2GHZ;
 289                 break;
 290         default:
 291                 ATH5K_WARN(ah->ah_sc, "bad mode, not copying channels\n");
 292                 return 0;
 293         }
 294
 295         count = 0;
 296         for (ch = 1; ch <= size && count < max; ch++) {
 297                 freq = ieee80211_channel_to_frequency(ch, band);
 298
 299                 if (freq == 0) /* mapping failed - not a standard channel */
 300                         continue;
 301
 302                 /* Check if channel is supported by the chipset */
 303                 if (!ath5k_channel_ok(ah, freq, chfreq))
 304                         continue;
 305
 306                 if (!modparam_all_channels &&
 307                     !ath5k_is_standard_channel(ch, band))
 308                         continue;
 309
 310                 /* Write channel info and increment counter */
 311                 channels[count].center_freq = freq;
 312                 channels[count].band = band;
 313                 switch (mode) {
 314                 case AR5K_MODE_11A:
 315                 case AR5K_MODE_11G:
 316                         channels[count].hw_value = chfreq | CHANNEL_OFDM;
 317                         break;
 318                 case AR5K_MODE_11B:
 319                         channels[count].hw_value = CHANNEL_B;
 320                 }
 321
 322                 count++;
 323         }
 324
 325         return count;
 326 }
 327
 328 static void
 329 ath5k_setup_rate_idx(struct ath5k_softc *sc, struct ieee80211_supported_band *b)
 330 {
 331         u8 i;
 332
 333         for (i = 0; i < AR5K_MAX_RATES; i++)
 334                 sc->rate_idx[b->band][i] = -1;
 335
 336         for (i = 0; i < b->n_bitrates; i++) {
 337                 sc->rate_idx[b->band][b->bitrates[i].hw_value] = i;
 338                 if (b->bitrates[i].hw_value_short)
 339                         sc->rate_idx[b->band][b->bitrates[i].hw_value_short] = i;
 340         }
 341 }
 342
 343 static int
 344 ath5k_setup_bands(struct ieee80211_hw *hw)
 345 {
 346         struct ath5k_softc *sc = hw->priv;
 347         struct ath5k_hw *ah = sc->ah;
 348         struct ieee80211_supported_band *sband;
 349         int max_c, count_c = 0;
 350         int i;
 351
 352         BUILD_BUG_ON(ARRAY_SIZE(sc->sbands) < IEEE80211_NUM_BANDS);
 353         max_c = ARRAY_SIZE(sc->channels);
 354
 355         /* 2GHz band */
 356         sband = &sc->sbands[IEEE80211_BAND_2GHZ];
 357         sband->band = IEEE80211_BAND_2GHZ;
 358         sband->bitrates = &sc->rates[IEEE80211_BAND_2GHZ][0];
 359
 360         if (test_bit(AR5K_MODE_11G, sc->ah->ah_capabilities.cap_mode)) {
 361                 /* G mode */
 362                 memcpy(sband->bitrates, &ath5k_rates[0],
 363                        sizeof(struct ieee80211_rate) * 12);
 364                 sband->n_bitrates = 12;
 365
 366                 sband->channels = sc->channels;
 367                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
 368                                         AR5K_MODE_11G, max_c);
 369
 370                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
 371                 count_c = sband->n_channels;
 372                 max_c -= count_c;
 373         } else if (test_bit(AR5K_MODE_11B, sc->ah->ah_capabilities.cap_mode)) {
 374                 /* B mode */
 375                 memcpy(sband->bitrates, &ath5k_rates[0],
 376                        sizeof(struct ieee80211_rate) * 4);
 377                 sband->n_bitrates = 4;
 378
 379                 /* 5211 only supports B rates and uses 4bit rate codes
 380                  * (e.g normally we have 0x1B for 1M, but on 5211 we have 0x0B)
 381                  * fix them up here:
 382                  */
 383                 if (ah->ah_version == AR5K_AR5211) {
 384                         for (i = 0; i < 4; i++) {
 385                                 sband->bitrates[i].hw_value =
 386                                         sband->bitrates[i].hw_value & 0xF;
 387                                 sband->bitrates[i].hw_value_short =
 388                                         sband->bitrates[i].hw_value_short & 0xF;
 389                         }
 390                 }
 391
 392                 sband->channels = sc->channels;
 393                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
 394                                         AR5K_MODE_11B, max_c);
 395
 396                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
 397                 count_c = sband->n_channels;
 398                 max_c -= count_c;
 399         }
 400         ath5k_setup_rate_idx(sc, sband);
 401
 402         /* 5GHz band, A mode */
 403         if (test_bit(AR5K_MODE_11A, sc->ah->ah_capabilities.cap_mode)) {
 404                 sband = &sc->sbands[IEEE80211_BAND_5GHZ];
 405                 sband->band = IEEE80211_BAND_5GHZ;
 406                 sband->bitrates = &sc->rates[IEEE80211_BAND_5GHZ][0];
 407
 408                 memcpy(sband->bitrates, &ath5k_rates[4],
 409                        sizeof(struct ieee80211_rate) * 8);
 410                 sband->n_bitrates = 8;
 411
 412                 sband->channels = &sc->channels[count_c];
 413                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
 414                                         AR5K_MODE_11A, max_c);
 415
 416                 hw->wiphy->bands[IEEE80211_BAND_5GHZ] = sband;
 417         }
 418         ath5k_setup_rate_idx(sc, sband);
 419
 420         ath5k_debug_dump_bands(sc);
 421
 422         return 0;
 423 }
 424
 425 /*
 426  * Set/change channels. We always reset the chip.
 427  * To accomplish this we must first cleanup any pending DMA,
 428  * then restart stuff after a la  ath5k_init.
 429  *
 430  * Called with sc->lock.
 431  */
 432 int
 433 ath5k_chan_set(struct ath5k_softc *sc, struct ieee80211_channel *chan)
 434 {
 435         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
 436                   "channel set, resetting (%u -> %u MHz)\n",
 437                   sc->curchan->center_freq, chan->center_freq);
 438
 439         /*
 440          * To switch channels clear any pending DMA operations;
 441          * wait long enough for the RX fifo to drain, reset the
 442          * hardware at the new frequency, and then re-enable
 443          * the relevant bits of the h/w.
 444          */
 445         return ath5k_reset(sc, chan, true);
 446 }
 447
 448 void ath5k_vif_iter(void *data, u8 *mac, struct ieee80211_vif *vif)
 449 {
 450         struct ath5k_vif_iter_data *iter_data = data;
 451         int i;
 452         struct ath5k_vif *avf = (void *)vif->drv_priv;
 453
 454         if (iter_data->hw_macaddr)
 455                 for (i = 0; i < ETH_ALEN; i++)
 456                         iter_data->mask[i] &=
 457                                 ~(iter_data->hw_macaddr[i] ^ mac[i]);
 458
 459         if (!iter_data->found_active) {
 460                 iter_data->found_active = true;
 461                 memcpy(iter_data->active_mac, mac, ETH_ALEN);
 462         }
 463
 464         if (iter_data->need_set_hw_addr && iter_data->hw_macaddr)
 465                 if (compare_ether_addr(iter_data->hw_macaddr, mac) == 0)
 466                         iter_data->need_set_hw_addr = false;
 467
 468         if (!iter_data->any_assoc) {
 469                 if (avf->assoc)
 470                         iter_data->any_assoc = true;
 471         }
 472
 473         /* Calculate combined mode - when APs are active, operate in AP mode.
 474          * Otherwise use the mode of the new interface. This can currently
 475          * only deal with combinations of APs and STAs. Only one ad-hoc
 476          * interfaces is allowed.
 477          */
 478         if (avf->opmode == NL80211_IFTYPE_AP)
 479                 iter_data->opmode = NL80211_IFTYPE_AP;
 480         else {
 481                 if (avf->opmode == NL80211_IFTYPE_STATION)
 482                         iter_data->n_stas++;
 483                 if (iter_data->opmode == NL80211_IFTYPE_UNSPECIFIED)
 484                         iter_data->opmode = avf->opmode;
 485         }
 486 }
 487
 488 void
 489 ath5k_update_bssid_mask_and_opmode(struct ath5k_softc *sc,
 490                                    struct ieee80211_vif *vif)
 491 {
 492         struct ath_common *common = ath5k_hw_common(sc->ah);
 493         struct ath5k_vif_iter_data iter_data;
 494         u32 rfilt;
 495
 496         /*
 497          * Use the hardware MAC address as reference, the hardware uses it
 498          * together with the BSSID mask when matching addresses.
 499          */
 500         iter_data.hw_macaddr = common->macaddr;
 501         memset(&iter_data.mask, 0xff, ETH_ALEN);
 502         iter_data.found_active = false;
 503         iter_data.need_set_hw_addr = true;
 504         iter_data.opmode = NL80211_IFTYPE_UNSPECIFIED;
 505         iter_data.n_stas = 0;
 506
 507         if (vif)
 508                 ath5k_vif_iter(&iter_data, vif->addr, vif);
 509
 510         /* Get list of all active MAC addresses */
 511         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath5k_vif_iter,
 512                                                    &iter_data);
 513         memcpy(sc->bssidmask, iter_data.mask, ETH_ALEN);
 514
 515         sc->opmode = iter_data.opmode;
 516         if (sc->opmode == NL80211_IFTYPE_UNSPECIFIED)
 517                 /* Nothing active, default to station mode */
 518                 sc->opmode = NL80211_IFTYPE_STATION;
 519
 520         ath5k_hw_set_opmode(sc->ah, sc->opmode);
 521         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "mode setup opmode %d (%s)\n",
 522                   sc->opmode, ath_opmode_to_string(sc->opmode));
 523
 524         if (iter_data.need_set_hw_addr && iter_data.found_active)
 525                 ath5k_hw_set_lladdr(sc->ah, iter_data.active_mac);
 526
 527         if (ath5k_hw_hasbssidmask(sc->ah))
 528                 ath5k_hw_set_bssid_mask(sc->ah, sc->bssidmask);
 529
 530         /* Set up RX Filter */
 531         if (iter_data.n_stas > 1) {
 532                 /* If you have multiple STA interfaces connected to
 533                  * different APs, ARPs are not received (most of the time?)
 534                  * Enabling PROMISC appears to fix that probem.
 535                  */
 536                 sc->filter_flags |= AR5K_RX_FILTER_PROM;
 537         }
 538
 539         rfilt = sc->filter_flags;
 540         ath5k_hw_set_rx_filter(sc->ah, rfilt);
 541         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "RX filter 0x%x\n", rfilt);
 542 }
 543
 544 static inline int
 545 ath5k_hw_to_driver_rix(struct ath5k_softc *sc, int hw_rix)
 546 {
 547         int rix;
 548
 549         /* return base rate on errors */
 550         if (WARN(hw_rix < 0 || hw_rix >= AR5K_MAX_RATES,
 551                         "hw_rix out of bounds: %x\n", hw_rix))
 552                 return 0;
 553
 554         rix = sc->rate_idx[sc->curchan->band][hw_rix];
 555         if (WARN(rix < 0, "invalid hw_rix: %x\n", hw_rix))
 556                 rix = 0;
 557
 558         return rix;
 559 }
 560
 561 /***************\
 562 * Buffers setup *
 563 \***************/
 564
 565 static
 566 struct sk_buff *ath5k_rx_skb_alloc(struct ath5k_softc *sc, dma_addr_t *skb_addr)
 567 {
 568         struct ath_common *common = ath5k_hw_common(sc->ah);
 569         struct sk_buff *skb;
 570
 571         /*
 572          * Allocate buffer with headroom_needed space for the
 573          * fake physical layer header at the start.
 574          */
 575         skb = ath_rxbuf_alloc(common,
 576                               common->rx_bufsize,
 577                               GFP_ATOMIC);
 578
 579         if (!skb) {
 580                 ATH5K_ERR(sc, "can't alloc skbuff of size %u\n",
 581                                 common->rx_bufsize);
 582                 return NULL;
 583         }
 584
 585         *skb_addr = dma_map_single(sc->dev,
 586                                    skb->data, common->rx_bufsize,
 587                                    DMA_FROM_DEVICE);
 588
 589         if (unlikely(dma_mapping_error(sc->dev, *skb_addr))) {
 590                 ATH5K_ERR(sc, "%s: DMA mapping failed\n", __func__);
 591                 dev_kfree_skb(skb);
 592                 return NULL;
 593         }
 594         return skb;
 595 }
 596
 597 static int
 598 ath5k_rxbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
 599 {
 600         struct ath5k_hw *ah = sc->ah;
 601         struct sk_buff *skb = bf->skb;
 602         struct ath5k_desc *ds;
 603         int ret;
 604
 605         if (!skb) {
 606                 skb = ath5k_rx_skb_alloc(sc, &bf->skbaddr);
 607                 if (!skb)
 608                         return -ENOMEM;
 609                 bf->skb = skb;
 610         }
 611
 612         /*
 613          * Setup descriptors.  For receive we always terminate
 614          * the descriptor list with a self-linked entry so we'll
 615          * not get overrun under high load (as can happen with a
 616          * 5212 when ANI processing enables PHY error frames).
 617          *
 618          * To ensure the last descriptor is self-linked we create
 619          * each descriptor as self-linked and add it to the end.  As
 620          * each additional descriptor is added the previous self-linked
 621          * entry is "fixed" naturally.  This should be safe even
 622          * if DMA is happening.  When processing RX interrupts we
 623          * never remove/process the last, self-linked, entry on the
 624          * descriptor list.  This ensures the hardware always has
 625          * someplace to write a new frame.
 626          */
 627         ds = bf->desc;
 628         ds->ds_link = bf->daddr;        /* link to self */
 629         ds->ds_data = bf->skbaddr;
 630         ret = ath5k_hw_setup_rx_desc(ah, ds, ah->common.rx_bufsize, 0);
 631         if (ret) {
 632                 ATH5K_ERR(sc, "%s: could not setup RX desc\n", __func__);
 633                 return ret;
 634         }
 635
 636         if (sc->rxlink != NULL)
 637                 *sc->rxlink = bf->daddr;
 638         sc->rxlink = &ds->ds_link;
 639         return 0;
 640 }
 641
 642 static enum ath5k_pkt_type get_hw_packet_type(struct sk_buff *skb)
 643 {
 644         struct ieee80211_hdr *hdr;
 645         enum ath5k_pkt_type htype;
 646         __le16 fc;
 647
 648         hdr = (struct ieee80211_hdr *)skb->data;
 649         fc = hdr->frame_control;
 650
 651         if (ieee80211_is_beacon(fc))
 652                 htype = AR5K_PKT_TYPE_BEACON;
 653         else if (ieee80211_is_probe_resp(fc))
 654                 htype = AR5K_PKT_TYPE_PROBE_RESP;
 655         else if (ieee80211_is_atim(fc))
 656                 htype = AR5K_PKT_TYPE_ATIM;
 657         else if (ieee80211_is_pspoll(fc))
 658                 htype = AR5K_PKT_TYPE_PSPOLL;
 659         else
 660                 htype = AR5K_PKT_TYPE_NORMAL;
 661
 662         return htype;
 663 }
 664
 665 static int
 666 ath5k_txbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf,
 667                   struct ath5k_txq *txq, int padsize)
 668 {
 669         struct ath5k_hw *ah = sc->ah;
 670         struct ath5k_desc *ds = bf->desc;
 671         struct sk_buff *skb = bf->skb;
 672         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
 673         unsigned int pktlen, flags, keyidx = AR5K_TXKEYIX_INVALID;
 674         struct ieee80211_rate *rate;
 675         unsigned int mrr_rate[3], mrr_tries[3];
 676         int i, ret;
 677         u16 hw_rate;
 678         u16 cts_rate = 0;
 679         u16 duration = 0;
 680         u8 rc_flags;
 681
 682         flags = AR5K_TXDESC_INTREQ | AR5K_TXDESC_CLRDMASK;
 683
 684         /* XXX endianness */
 685         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
 686                         DMA_TO_DEVICE);
 687
 688         rate = ieee80211_get_tx_rate(sc->hw, info);
 689         if (!rate) {
 690                 ret = -EINVAL;
 691                 goto err_unmap;
 692         }
 693
 694         if (info->flags & IEEE80211_TX_CTL_NO_ACK)
 695                 flags |= AR5K_TXDESC_NOACK;
 696
 697         rc_flags = info->control.rates[0].flags;
 698         hw_rate = (rc_flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE) ?
 699                 rate->hw_value_short : rate->hw_value;
 700
 701         pktlen = skb->len;
 702
 703         /* FIXME: If we are in g mode and rate is a CCK rate
 704          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
 705          * from tx power (value is in dB units already) */
 706         if (info->control.hw_key) {
 707                 keyidx = info->control.hw_key->hw_key_idx;
 708                 pktlen += info->control.hw_key->icv_len;
 709         }
 710         if (rc_flags & IEEE80211_TX_RC_USE_RTS_CTS) {
 711                 flags |= AR5K_TXDESC_RTSENA;
 712                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
 713                 duration = le16_to_cpu(ieee80211_rts_duration(sc->hw,
 714                         info->control.vif, pktlen, info));
 715         }
 716         if (rc_flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
 717                 flags |= AR5K_TXDESC_CTSENA;
 718                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
 719                 duration = le16_to_cpu(ieee80211_ctstoself_duration(sc->hw,
 720                         info->control.vif, pktlen, info));
 721         }
 722         ret = ah->ah_setup_tx_desc(ah, ds, pktlen,
 723                 ieee80211_get_hdrlen_from_skb(skb), padsize,
 724                 get_hw_packet_type(skb),
 725                 (sc->power_level * 2),
 726                 hw_rate,
 727                 info->control.rates[0].count, keyidx, ah->ah_tx_ant, flags,
 728                 cts_rate, duration);
 729         if (ret)
 730                 goto err_unmap;
 731
 732         memset(mrr_rate, 0, sizeof(mrr_rate));
 733         memset(mrr_tries, 0, sizeof(mrr_tries));
 734         for (i = 0; i < 3; i++) {
 735                 rate = ieee80211_get_alt_retry_rate(sc->hw, info, i);
 736                 if (!rate)
 737                         break;
 738
 739                 mrr_rate[i] = rate->hw_value;
 740                 mrr_tries[i] = info->control.rates[i + 1].count;
 741         }
 742
 743         ath5k_hw_setup_mrr_tx_desc(ah, ds,
 744                 mrr_rate[0], mrr_tries[0],
 745                 mrr_rate[1], mrr_tries[1],
 746                 mrr_rate[2], mrr_tries[2]);
 747
 748         ds->ds_link = 0;
 749         ds->ds_data = bf->skbaddr;
 750
 751         spin_lock_bh(&txq->lock);
 752         list_add_tail(&bf->list, &txq->q);
 753         txq->txq_len++;
 754         if (txq->link == NULL) /* is this first packet? */
 755                 ath5k_hw_set_txdp(ah, txq->qnum, bf->daddr);
 756         else /* no, so only link it */
 757                 *txq->link = bf->daddr;
 758
 759         txq->link = &ds->ds_link;
 760         ath5k_hw_start_tx_dma(ah, txq->qnum);
 761         mmiowb();
 762         spin_unlock_bh(&txq->lock);
 763
 764         return 0;
 765 err_unmap:
 766         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
 767         return ret;
 768 }
 769
 770 /*******************\
 771 * Descriptors setup *
 772 \*******************/
 773
 774 static int
 775 ath5k_desc_alloc(struct ath5k_softc *sc)
 776 {
 777         struct ath5k_desc *ds;
 778         struct ath5k_buf *bf;
 779         dma_addr_t da;
 780         unsigned int i;
 781         int ret;
 782
 783         /* allocate descriptors */
 784         sc->desc_len = sizeof(struct ath5k_desc) *
 785                         (ATH_TXBUF + ATH_RXBUF + ATH_BCBUF + 1);
 786
 787         sc->desc = dma_alloc_coherent(sc->dev, sc->desc_len,
 788                                 &sc->desc_daddr, GFP_KERNEL);
 789         if (sc->desc == NULL) {
 790                 ATH5K_ERR(sc, "can't allocate descriptors\n");
 791                 ret = -ENOMEM;
 792                 goto err;
 793         }
 794         ds = sc->desc;
 795         da = sc->desc_daddr;
 796         ATH5K_DBG(sc, ATH5K_DEBUG_ANY, "DMA map: %p (%zu) -> %llx\n",
 797                 ds, sc->desc_len, (unsigned long long)sc->desc_daddr);
 798
 799         bf = kcalloc(1 + ATH_TXBUF + ATH_RXBUF + ATH_BCBUF,
 800                         sizeof(struct ath5k_buf), GFP_KERNEL);
 801         if (bf == NULL) {
 802                 ATH5K_ERR(sc, "can't allocate bufptr\n");
 803                 ret = -ENOMEM;
 804                 goto err_free;
 805         }
 806         sc->bufptr = bf;
 807
 808         INIT_LIST_HEAD(&sc->rxbuf);
 809         for (i = 0; i < ATH_RXBUF; i++, bf++, ds++, da += sizeof(*ds)) {
 810                 bf->desc = ds;
 811                 bf->daddr = da;
 812                 list_add_tail(&bf->list, &sc->rxbuf);
 813         }
 814
 815         INIT_LIST_HEAD(&sc->txbuf);
 816         sc->txbuf_len = ATH_TXBUF;
 817         for (i = 0; i < ATH_TXBUF; i++, bf++, ds++,
 818                         da += sizeof(*ds)) {
 819                 bf->desc = ds;
 820                 bf->daddr = da;
 821                 list_add_tail(&bf->list, &sc->txbuf);
 822         }
 823
 824         /* beacon buffers */
 825         INIT_LIST_HEAD(&sc->bcbuf);
 826         for (i = 0; i < ATH_BCBUF; i++, bf++, ds++, da += sizeof(*ds)) {
 827                 bf->desc = ds;
 828                 bf->daddr = da;
 829                 list_add_tail(&bf->list, &sc->bcbuf);
 830         }
 831
 832         return 0;
 833 err_free:
 834         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
 835 err:
 836         sc->desc = NULL;
 837         return ret;
 838 }
 839
 840 void
 841 ath5k_txbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
 842 {
 843         BUG_ON(!bf);
 844         if (!bf->skb)
 845                 return;
 846         dma_unmap_single(sc->dev, bf->skbaddr, bf->skb->len,
 847                         DMA_TO_DEVICE);
 848         dev_kfree_skb_any(bf->skb);
 849         bf->skb = NULL;
 850         bf->skbaddr = 0;
 851         bf->desc->ds_data = 0;
 852 }
 853
 854 void
 855 ath5k_rxbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
 856 {
 857         struct ath5k_hw *ah = sc->ah;
 858         struct ath_common *common = ath5k_hw_common(ah);
 859
 860         BUG_ON(!bf);
 861         if (!bf->skb)
 862                 return;
 863         dma_unmap_single(sc->dev, bf->skbaddr, common->rx_bufsize,
 864                         DMA_FROM_DEVICE);
 865         dev_kfree_skb_any(bf->skb);
 866         bf->skb = NULL;
 867         bf->skbaddr = 0;
 868         bf->desc->ds_data = 0;
 869 }
 870
 871 static void
 872 ath5k_desc_free(struct ath5k_softc *sc)
 873 {
 874         struct ath5k_buf *bf;
 875
 876         list_for_each_entry(bf, &sc->txbuf, list)
 877                 ath5k_txbuf_free_skb(sc, bf);
 878         list_for_each_entry(bf, &sc->rxbuf, list)
 879                 ath5k_rxbuf_free_skb(sc, bf);
 880         list_for_each_entry(bf, &sc->bcbuf, list)
 881                 ath5k_txbuf_free_skb(sc, bf);
 882
 883         /* Free memory associated with all descriptors */
 884         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
 885         sc->desc = NULL;
 886         sc->desc_daddr = 0;
 887
 888         kfree(sc->bufptr);
 889         sc->bufptr = NULL;
 890 }
 891
 892
 893 /**************\
 894 * Queues setup *
 895 \**************/
 896
 897 static struct ath5k_txq *
 898 ath5k_txq_setup(struct ath5k_softc *sc,
 899                 int qtype, int subtype)
 900 {
 901         struct ath5k_hw *ah = sc->ah;
 902         struct ath5k_txq *txq;
 903         struct ath5k_txq_info qi = {
 904                 .tqi_subtype = subtype,
 905                 /* XXX: default values not correct for B and XR channels,
 906                  * but who cares? */
 907                 .tqi_aifs = AR5K_TUNE_AIFS,
 908                 .tqi_cw_min = AR5K_TUNE_CWMIN,
 909                 .tqi_cw_max = AR5K_TUNE_CWMAX
 910         };
 911         int qnum;
 912
 913         /*
 914          * Enable interrupts only for EOL and DESC conditions.
 915          * We mark tx descriptors to receive a DESC interrupt
 916          * when a tx queue gets deep; otherwise we wait for the
 917          * EOL to reap descriptors.  Note that this is done to
 918          * reduce interrupt load and this only defers reaping
 919          * descriptors, never transmitting frames.  Aside from
 920          * reducing interrupts this also permits more concurrency.
 921          * The only potential downside is if the tx queue backs
 922          * up in which case the top half of the kernel may backup
 923          * due to a lack of tx descriptors.
 924          */
 925         qi.tqi_flags = AR5K_TXQ_FLAG_TXEOLINT_ENABLE |
 926                                 AR5K_TXQ_FLAG_TXDESCINT_ENABLE;
 927         qnum = ath5k_hw_setup_tx_queue(ah, qtype, &qi);
 928         if (qnum < 0) {
 929                 /*
 930                  * NB: don't print a message, this happens
 931                  * normally on parts with too few tx queues
 932                  */
 933                 return ERR_PTR(qnum);
 934         }
 935         if (qnum >= ARRAY_SIZE(sc->txqs)) {
 936                 ATH5K_ERR(sc, "hw qnum %u out of range, max %tu!\n",
 937                         qnum, ARRAY_SIZE(sc->txqs));
 938                 ath5k_hw_release_tx_queue(ah, qnum);
 939                 return ERR_PTR(-EINVAL);
 940         }
 941         txq = &sc->txqs[qnum];
 942         if (!txq->setup) {
 943                 txq->qnum = qnum;
 944                 txq->link = NULL;
 945                 INIT_LIST_HEAD(&txq->q);
 946                 spin_lock_init(&txq->lock);
 947                 txq->setup = true;
 948                 txq->txq_len = 0;
 949                 txq->txq_max = ATH5K_TXQ_LEN_MAX;
 950                 txq->txq_poll_mark = false;
 951                 txq->txq_stuck = 0;
 952         }
 953         return &sc->txqs[qnum];
 954 }
 955
 956 static int
 957 ath5k_beaconq_setup(struct ath5k_hw *ah)
 958 {
 959         struct ath5k_txq_info qi = {
 960                 /* XXX: default values not correct for B and XR channels,
 961                  * but who cares? */
 962                 .tqi_aifs = AR5K_TUNE_AIFS,
 963                 .tqi_cw_min = AR5K_TUNE_CWMIN,
 964                 .tqi_cw_max = AR5K_TUNE_CWMAX,
 965                 /* NB: for dynamic turbo, don't enable any other interrupts */
 966                 .tqi_flags = AR5K_TXQ_FLAG_TXDESCINT_ENABLE
 967         };
 968
 969         return ath5k_hw_setup_tx_queue(ah, AR5K_TX_QUEUE_BEACON, &qi);
 970 }
 971
 972 static int
 973 ath5k_beaconq_config(struct ath5k_softc *sc)
 974 {
 975         struct ath5k_hw *ah = sc->ah;
 976         struct ath5k_txq_info qi;
 977         int ret;
 978
 979         ret = ath5k_hw_get_tx_queueprops(ah, sc->bhalq, &qi);
 980         if (ret)
 981                 goto err;
 982
 983         if (sc->opmode == NL80211_IFTYPE_AP ||
 984                 sc->opmode == NL80211_IFTYPE_MESH_POINT) {
 985                 /*
 986                  * Always burst out beacon and CAB traffic
 987                  * (aifs = cwmin = cwmax = 0)
 988                  */
 989                 qi.tqi_aifs = 0;
 990                 qi.tqi_cw_min = 0;
 991                 qi.tqi_cw_max = 0;
 992         } else if (sc->opmode == NL80211_IFTYPE_ADHOC) {
 993                 /*
 994                  * Adhoc mode; backoff between 0 and (2 * cw_min).
 995                  */
 996                 qi.tqi_aifs = 0;
 997                 qi.tqi_cw_min = 0;
 998                 qi.tqi_cw_max = 2 * AR5K_TUNE_CWMIN;
 999         }
1000
1001         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1002                 "beacon queueprops tqi_aifs:%d tqi_cw_min:%d tqi_cw_max:%d\n",
1003                 qi.tqi_aifs, qi.tqi_cw_min, qi.tqi_cw_max);
1004
1005         ret = ath5k_hw_set_tx_queueprops(ah, sc->bhalq, &qi);
1006         if (ret) {
1007                 ATH5K_ERR(sc, "%s: unable to update parameters for beacon "
1008                         "hardware queue!\n", __func__);
1009                 goto err;
1010         }
1011         ret = ath5k_hw_reset_tx_queue(ah, sc->bhalq); /* push to h/w */
1012         if (ret)
1013                 goto err;
1014
1015         /* reconfigure cabq with ready time to 80% of beacon_interval */
1016         ret = ath5k_hw_get_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1017         if (ret)
1018                 goto err;
1019
1020         qi.tqi_ready_time = (sc->bintval * 80) / 100;
1021         ret = ath5k_hw_set_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1022         if (ret)
1023                 goto err;
1024
1025         ret = ath5k_hw_reset_tx_queue(ah, AR5K_TX_QUEUE_ID_CAB);
1026 err:
1027         return ret;
1028 }
1029
1030 /**
1031  * ath5k_drain_tx_buffs - Empty tx buffers
1032  *
1033  * @sc The &struct ath5k_softc
1034  *
1035  * Empty tx buffers from all queues in preparation
1036  * of a reset or during shutdown.
1037  *
1038  * NB:  this assumes output has been stopped and
1039  *      we do not need to block ath5k_tx_tasklet
1040  */
1041 static void
1042 ath5k_drain_tx_buffs(struct ath5k_softc *sc)
1043 {
1044         struct ath5k_txq *txq;
1045         struct ath5k_buf *bf, *bf0;
1046         int i;
1047
1048         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
1049                 if (sc->txqs[i].setup) {
1050                         txq = &sc->txqs[i];
1051                         spin_lock_bh(&txq->lock);
1052                         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1053                                 ath5k_debug_printtxbuf(sc, bf);
1054
1055                                 ath5k_txbuf_free_skb(sc, bf);
1056
1057                                 spin_lock_bh(&sc->txbuflock);
1058                                 list_move_tail(&bf->list, &sc->txbuf);
1059                                 sc->txbuf_len++;
1060                                 txq->txq_len--;
1061                                 spin_unlock_bh(&sc->txbuflock);
1062                         }
1063                         txq->link = NULL;
1064                         txq->txq_poll_mark = false;
1065                         spin_unlock_bh(&txq->lock);
1066                 }
1067         }
1068 }
1069
1070 static void
1071 ath5k_txq_release(struct ath5k_softc *sc)
1072 {
1073         struct ath5k_txq *txq = sc->txqs;
1074         unsigned int i;
1075
1076         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++, txq++)
1077                 if (txq->setup) {
1078                         ath5k_hw_release_tx_queue(sc->ah, txq->qnum);
1079                         txq->setup = false;
1080                 }
1081 }
1082
1083
1084 /*************\
1085 * RX Handling *
1086 \*************/
1087
1088 /*
1089  * Enable the receive h/w following a reset.
1090  */
1091 static int
1092 ath5k_rx_start(struct ath5k_softc *sc)
1093 {
1094         struct ath5k_hw *ah = sc->ah;
1095         struct ath_common *common = ath5k_hw_common(ah);
1096         struct ath5k_buf *bf;
1097         int ret;
1098
1099         common->rx_bufsize = roundup(IEEE80211_MAX_FRAME_LEN, common->cachelsz);
1100
1101         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "cachelsz %u rx_bufsize %u\n",
1102                   common->cachelsz, common->rx_bufsize);
1103
1104         spin_lock_bh(&sc->rxbuflock);
1105         sc->rxlink = NULL;
1106         list_for_each_entry(bf, &sc->rxbuf, list) {
1107                 ret = ath5k_rxbuf_setup(sc, bf);
1108                 if (ret != 0) {
1109                         spin_unlock_bh(&sc->rxbuflock);
1110                         goto err;
1111                 }
1112         }
1113         bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1114         ath5k_hw_set_rxdp(ah, bf->daddr);
1115         spin_unlock_bh(&sc->rxbuflock);
1116
1117         ath5k_hw_start_rx_dma(ah);      /* enable recv descriptors */
1118         ath5k_update_bssid_mask_and_opmode(sc, NULL); /* set filters, etc. */
1119         ath5k_hw_start_rx_pcu(ah);      /* re-enable PCU/DMA engine */
1120
1121         return 0;
1122 err:
1123         return ret;
1124 }
1125
1126 /*
1127  * Disable the receive logic on PCU (DRU)
1128  * In preparation for a shutdown.
1129  *
1130  * Note: Doesn't stop rx DMA, ath5k_hw_dma_stop
1131  * does.
1132  */
1133 static void
1134 ath5k_rx_stop(struct ath5k_softc *sc)
1135 {
1136         struct ath5k_hw *ah = sc->ah;
1137
1138         ath5k_hw_set_rx_filter(ah, 0);  /* clear recv filter */
1139         ath5k_hw_stop_rx_pcu(ah);       /* disable PCU */
1140
1141         ath5k_debug_printrxbuffs(sc, ah);
1142 }
1143
1144 static unsigned int
1145 ath5k_rx_decrypted(struct ath5k_softc *sc, struct sk_buff *skb,
1146                    struct ath5k_rx_status *rs)
1147 {
1148         struct ath5k_hw *ah = sc->ah;
1149         struct ath_common *common = ath5k_hw_common(ah);
1150         struct ieee80211_hdr *hdr = (void *)skb->data;
1151         unsigned int keyix, hlen;
1152
1153         if (!(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1154                         rs->rs_keyix != AR5K_RXKEYIX_INVALID)
1155                 return RX_FLAG_DECRYPTED;
1156
1157         /* Apparently when a default key is used to decrypt the packet
1158            the hw does not set the index used to decrypt.  In such cases
1159            get the index from the packet. */
1160         hlen = ieee80211_hdrlen(hdr->frame_control);
1161         if (ieee80211_has_protected(hdr->frame_control) &&
1162             !(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1163             skb->len >= hlen + 4) {
1164                 keyix = skb->data[hlen + 3] >> 6;
1165
1166                 if (test_bit(keyix, common->keymap))
1167                         return RX_FLAG_DECRYPTED;
1168         }
1169
1170         return 0;
1171 }
1172
1173
1174 static void
1175 ath5k_check_ibss_tsf(struct ath5k_softc *sc, struct sk_buff *skb,
1176                      struct ieee80211_rx_status *rxs)
1177 {
1178         struct ath_common *common = ath5k_hw_common(sc->ah);
1179         u64 tsf, bc_tstamp;
1180         u32 hw_tu;
1181         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1182
1183         if (ieee80211_is_beacon(mgmt->frame_control) &&
1184             le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS &&
1185             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) == 0) {
1186                 /*
1187                  * Received an IBSS beacon with the same BSSID. Hardware *must*
1188                  * have updated the local TSF. We have to work around various
1189                  * hardware bugs, though...
1190                  */
1191                 tsf = ath5k_hw_get_tsf64(sc->ah);
1192                 bc_tstamp = le64_to_cpu(mgmt->u.beacon.timestamp);
1193                 hw_tu = TSF_TO_TU(tsf);
1194
1195                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1196                         "beacon %llx mactime %llx (diff %lld) tsf now %llx\n",
1197                         (unsigned long long)bc_tstamp,
1198                         (unsigned long long)rxs->mactime,
1199                         (unsigned long long)(rxs->mactime - bc_tstamp),
1200                         (unsigned long long)tsf);
1201
1202                 /*
1203                  * Sometimes the HW will give us a wrong tstamp in the rx
1204                  * status, causing the timestamp extension to go wrong.
1205                  * (This seems to happen especially with beacon frames bigger
1206                  * than 78 byte (incl. FCS))
1207                  * But we know that the receive timestamp must be later than the
1208                  * timestamp of the beacon since HW must have synced to that.
1209                  *
1210                  * NOTE: here we assume mactime to be after the frame was
1211                  * received, not like mac80211 which defines it at the start.
1212                  */
1213                 if (bc_tstamp > rxs->mactime) {
1214                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1215                                 "fixing mactime from %llx to %llx\n",
1216                                 (unsigned long long)rxs->mactime,
1217                                 (unsigned long long)tsf);
1218                         rxs->mactime = tsf;
1219                 }
1220
1221                 /*
1222                  * Local TSF might have moved higher than our beacon timers,
1223                  * in that case we have to update them to continue sending
1224                  * beacons. This also takes care of synchronizing beacon sending
1225                  * times with other stations.
1226                  */
1227                 if (hw_tu >= sc->nexttbtt)
1228                         ath5k_beacon_update_timers(sc, bc_tstamp);
1229
1230                 /* Check if the beacon timers are still correct, because a TSF
1231                  * update might have created a window between them - for a
1232                  * longer description see the comment of this function: */
1233                 if (!ath5k_hw_check_beacon_timers(sc->ah, sc->bintval)) {
1234                         ath5k_beacon_update_timers(sc, bc_tstamp);
1235                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1236                                 "fixed beacon timers after beacon receive\n");
1237                 }
1238         }
1239 }
1240
1241 static void
1242 ath5k_update_beacon_rssi(struct ath5k_softc *sc, struct sk_buff *skb, int rssi)
1243 {
1244         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1245         struct ath5k_hw *ah = sc->ah;
1246         struct ath_common *common = ath5k_hw_common(ah);
1247
1248         /* only beacons from our BSSID */
1249         if (!ieee80211_is_beacon(mgmt->frame_control) ||
1250             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) != 0)
1251                 return;
1252
1253         ewma_add(&ah->ah_beacon_rssi_avg, rssi);
1254
1255         /* in IBSS mode we should keep RSSI statistics per neighbour */
1256         /* le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS */
1257 }
1258
1259 /*
1260  * Compute padding position. skb must contain an IEEE 802.11 frame
1261  */
1262 static int ath5k_common_padpos(struct sk_buff *skb)
1263 {
1264         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1265         __le16 frame_control = hdr->frame_control;
1266         int padpos = 24;
1267
1268         if (ieee80211_has_a4(frame_control)) {
1269                 padpos += ETH_ALEN;
1270         }
1271         if (ieee80211_is_data_qos(frame_control)) {
1272                 padpos += IEEE80211_QOS_CTL_LEN;
1273         }
1274
1275         return padpos;
1276 }
1277
1278 /*
1279  * This function expects an 802.11 frame and returns the number of
1280  * bytes added, or -1 if we don't have enough header room.
1281  */
1282 static int ath5k_add_padding(struct sk_buff *skb)
1283 {
1284         int padpos = ath5k_common_padpos(skb);
1285         int padsize = padpos & 3;
1286
1287         if (padsize && skb->len>padpos) {
1288
1289                 if (skb_headroom(skb) < padsize)
1290                         return -1;
1291
1292                 skb_push(skb, padsize);
1293                 memmove(skb->data, skb->data+padsize, padpos);
1294                 return padsize;
1295         }
1296
1297         return 0;
1298 }
1299
1300 /*
1301  * The MAC header is padded to have 32-bit boundary if the
1302  * packet payload is non-zero. The general calculation for
1303  * padsize would take into account odd header lengths:
1304  * padsize = 4 - (hdrlen & 3); however, since only
1305  * even-length headers are used, padding can only be 0 or 2
1306  * bytes and we can optimize this a bit.  We must not try to
1307  * remove padding from short control frames that do not have a
1308  * payload.
1309  *
1310  * This function expects an 802.11 frame and returns the number of
1311  * bytes removed.
1312  */
1313 static int ath5k_remove_padding(struct sk_buff *skb)
1314 {
1315         int padpos = ath5k_common_padpos(skb);
1316         int padsize = padpos & 3;
1317
1318         if (padsize && skb->len>=padpos+padsize) {
1319                 memmove(skb->data + padsize, skb->data, padpos);
1320                 skb_pull(skb, padsize);
1321                 return padsize;
1322         }
1323
1324         return 0;
1325 }
1326
1327 static void
1328 ath5k_receive_frame(struct ath5k_softc *sc, struct sk_buff *skb,
1329                     struct ath5k_rx_status *rs)
1330 {
1331         struct ieee80211_rx_status *rxs;
1332
1333         ath5k_remove_padding(skb);
1334
1335         rxs = IEEE80211_SKB_RXCB(skb);
1336
1337         rxs->flag = 0;
1338         if (unlikely(rs->rs_status & AR5K_RXERR_MIC))
1339                 rxs->flag |= RX_FLAG_MMIC_ERROR;
1340
1341         /*
1342          * always extend the mac timestamp, since this information is
1343          * also needed for proper IBSS merging.
1344          *
1345          * XXX: it might be too late to do it here, since rs_tstamp is
1346          * 15bit only. that means TSF extension has to be done within
1347          * 32768usec (about 32ms). it might be necessary to move this to
1348          * the interrupt handler, like it is done in madwifi.
1349          *
1350          * Unfortunately we don't know when the hardware takes the rx
1351          * timestamp (beginning of phy frame, data frame, end of rx?).
1352          * The only thing we know is that it is hardware specific...
1353          * On AR5213 it seems the rx timestamp is at the end of the
1354          * frame, but i'm not sure.
1355          *
1356          * NOTE: mac80211 defines mactime at the beginning of the first
1357          * data symbol. Since we don't have any time references it's
1358          * impossible to comply to that. This affects IBSS merge only
1359          * right now, so it's not too bad...
1360          */
1361         rxs->mactime = ath5k_extend_tsf(sc->ah, rs->rs_tstamp);
1362         rxs->flag |= RX_FLAG_MACTIME_MPDU;
1363
1364         rxs->freq = sc->curchan->center_freq;
1365         rxs->band = sc->curchan->band;
1366
1367         rxs->signal = sc->ah->ah_noise_floor + rs->rs_rssi;
1368
1369         rxs->antenna = rs->rs_antenna;
1370
1371         if (rs->rs_antenna > 0 && rs->rs_antenna < 5)
1372                 sc->stats.antenna_rx[rs->rs_antenna]++;
1373         else
1374                 sc->stats.antenna_rx[0]++; /* invalid */
1375
1376         rxs->rate_idx = ath5k_hw_to_driver_rix(sc, rs->rs_rate);
1377         rxs->flag |= ath5k_rx_decrypted(sc, skb, rs);
1378
1379         if (rxs->rate_idx >= 0 && rs->rs_rate ==
1380             sc->sbands[sc->curchan->band].bitrates[rxs->rate_idx].hw_value_short)
1381                 rxs->flag |= RX_FLAG_SHORTPRE;
1382
1383         trace_ath5k_rx(sc, skb);
1384
1385         ath5k_update_beacon_rssi(sc, skb, rs->rs_rssi);
1386
1387         /* check beacons in IBSS mode */
1388         if (sc->opmode == NL80211_IFTYPE_ADHOC)
1389                 ath5k_check_ibss_tsf(sc, skb, rxs);
1390
1391         ieee80211_rx(sc->hw, skb);
1392 }
1393
1394 /** ath5k_frame_receive_ok() - Do we want to receive this frame or not?
1395  *
1396  * Check if we want to further process this frame or not. Also update
1397  * statistics. Return true if we want this frame, false if not.
1398  */
1399 static bool
1400 ath5k_receive_frame_ok(struct ath5k_softc *sc, struct ath5k_rx_status *rs)
1401 {
1402         sc->stats.rx_all_count++;
1403         sc->stats.rx_bytes_count += rs->rs_datalen;
1404
1405         if (unlikely(rs->rs_status)) {
1406                 if (rs->rs_status & AR5K_RXERR_CRC)
1407                         sc->stats.rxerr_crc++;
1408                 if (rs->rs_status & AR5K_RXERR_FIFO)
1409                         sc->stats.rxerr_fifo++;
1410                 if (rs->rs_status & AR5K_RXERR_PHY) {
1411                         sc->stats.rxerr_phy++;
1412                         if (rs->rs_phyerr > 0 && rs->rs_phyerr < 32)
1413                                 sc->stats.rxerr_phy_code[rs->rs_phyerr]++;
1414                         return false;
1415                 }
1416                 if (rs->rs_status & AR5K_RXERR_DECRYPT) {
1417                         /*
1418                          * Decrypt error.  If the error occurred
1419                          * because there was no hardware key, then
1420                          * let the frame through so the upper layers
1421                          * can process it.  This is necessary for 5210
1422                          * parts which have no way to setup a ``clear''
1423                          * key cache entry.
1424                          *
1425                          * XXX do key cache faulting
1426                          */
1427                         sc->stats.rxerr_decrypt++;
1428                         if (rs->rs_keyix == AR5K_RXKEYIX_INVALID &&
1429                             !(rs->rs_status & AR5K_RXERR_CRC))
1430                                 return true;
1431                 }
1432                 if (rs->rs_status & AR5K_RXERR_MIC) {
1433                         sc->stats.rxerr_mic++;
1434                         return true;
1435                 }
1436
1437                 /* reject any frames with non-crypto errors */
1438                 if (rs->rs_status & ~(AR5K_RXERR_DECRYPT))
1439                         return false;
1440         }
1441
1442         if (unlikely(rs->rs_more)) {
1443                 sc->stats.rxerr_jumbo++;
1444                 return false;
1445         }
1446         return true;
1447 }
1448
1449 static void
1450 ath5k_set_current_imask(struct ath5k_softc *sc)
1451 {
1452         enum ath5k_int imask = sc->imask;
1453         unsigned long flags;
1454
1455         spin_lock_irqsave(&sc->irqlock, flags);
1456         if (sc->rx_pending)
1457                 imask &= ~AR5K_INT_RX_ALL;
1458         if (sc->tx_pending)
1459                 imask &= ~AR5K_INT_TX_ALL;
1460         ath5k_hw_set_imr(sc->ah, imask);
1461         spin_unlock_irqrestore(&sc->irqlock, flags);
1462 }
1463
1464 static void
1465 ath5k_tasklet_rx(unsigned long data)
1466 {
1467         struct ath5k_rx_status rs = {};
1468         struct sk_buff *skb, *next_skb;
1469         dma_addr_t next_skb_addr;
1470         struct ath5k_softc *sc = (void *)data;
1471         struct ath5k_hw *ah = sc->ah;
1472         struct ath_common *common = ath5k_hw_common(ah);
1473         struct ath5k_buf *bf;
1474         struct ath5k_desc *ds;
1475         int ret;
1476
1477         spin_lock(&sc->rxbuflock);
1478         if (list_empty(&sc->rxbuf)) {
1479                 ATH5K_WARN(sc, "empty rx buf pool\n");
1480                 goto unlock;
1481         }
1482         do {
1483                 bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1484                 BUG_ON(bf->skb == NULL);
1485                 skb = bf->skb;
1486                 ds = bf->desc;
1487
1488                 /* bail if HW is still using self-linked descriptor */
1489                 if (ath5k_hw_get_rxdp(sc->ah) == bf->daddr)
1490                         break;
1491
1492                 ret = sc->ah->ah_proc_rx_desc(sc->ah, ds, &rs);
1493                 if (unlikely(ret == -EINPROGRESS))
1494                         break;
1495                 else if (unlikely(ret)) {
1496                         ATH5K_ERR(sc, "error in processing rx descriptor\n");
1497                         sc->stats.rxerr_proc++;
1498                         break;
1499                 }
1500
1501                 if (ath5k_receive_frame_ok(sc, &rs)) {
1502                         next_skb = ath5k_rx_skb_alloc(sc, &next_skb_addr);
1503
1504                         /*
1505                          * If we can't replace bf->skb with a new skb under
1506                          * memory pressure, just skip this packet
1507                          */
1508                         if (!next_skb)
1509                                 goto next;
1510
1511                         dma_unmap_single(sc->dev, bf->skbaddr,
1512                                          common->rx_bufsize,
1513                                          DMA_FROM_DEVICE);
1514
1515                         skb_put(skb, rs.rs_datalen);
1516
1517                         ath5k_receive_frame(sc, skb, &rs);
1518
1519                         bf->skb = next_skb;
1520                         bf->skbaddr = next_skb_addr;
1521                 }
1522 next:
1523                 list_move_tail(&bf->list, &sc->rxbuf);
1524         } while (ath5k_rxbuf_setup(sc, bf) == 0);
1525 unlock:
1526         spin_unlock(&sc->rxbuflock);
1527         sc->rx_pending = false;
1528         ath5k_set_current_imask(sc);
1529 }
1530
1531
1532 /*************\
1533 * TX Handling *
1534 \*************/
1535
1536 void
1537 ath5k_tx_queue(struct ieee80211_hw *hw, struct sk_buff *skb,
1538                struct ath5k_txq *txq)
1539 {
1540         struct ath5k_softc *sc = hw->priv;
1541         struct ath5k_buf *bf;
1542         unsigned long flags;
1543         int padsize;
1544
1545         trace_ath5k_tx(sc, skb, txq);
1546
1547         /*
1548          * The hardware expects the header padded to 4 byte boundaries.
1549          * If this is not the case, we add the padding after the header.
1550          */
1551         padsize = ath5k_add_padding(skb);
1552         if (padsize < 0) {
1553                 ATH5K_ERR(sc, "tx hdrlen not %%4: not enough"
1554                           " headroom to pad");
1555                 goto drop_packet;
1556         }
1557
1558         if (txq->txq_len >= txq->txq_max)
1559                 ieee80211_stop_queue(hw, txq->qnum);
1560
1561         spin_lock_irqsave(&sc->txbuflock, flags);
1562         if (list_empty(&sc->txbuf)) {
1563                 ATH5K_ERR(sc, "no further txbuf available, dropping packet\n");
1564                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1565                 ieee80211_stop_queues(hw);
1566                 goto drop_packet;
1567         }
1568         bf = list_first_entry(&sc->txbuf, struct ath5k_buf, list);
1569         list_del(&bf->list);
1570         sc->txbuf_len--;
1571         if (list_empty(&sc->txbuf))
1572                 ieee80211_stop_queues(hw);
1573         spin_unlock_irqrestore(&sc->txbuflock, flags);
1574
1575         bf->skb = skb;
1576
1577         if (ath5k_txbuf_setup(sc, bf, txq, padsize)) {
1578                 bf->skb = NULL;
1579                 spin_lock_irqsave(&sc->txbuflock, flags);
1580                 list_add_tail(&bf->list, &sc->txbuf);
1581                 sc->txbuf_len++;
1582                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1583                 goto drop_packet;
1584         }
1585         return;
1586
1587 drop_packet:
1588         dev_kfree_skb_any(skb);
1589 }
1590
1591 static void
1592 ath5k_tx_frame_completed(struct ath5k_softc *sc, struct sk_buff *skb,
1593                          struct ath5k_txq *txq, struct ath5k_tx_status *ts)
1594 {
1595         struct ieee80211_tx_info *info;
1596         u8 tries[3];
1597         int i;
1598
1599         sc->stats.tx_all_count++;
1600         sc->stats.tx_bytes_count += skb->len;
1601         info = IEEE80211_SKB_CB(skb);
1602
1603         tries[0] = info->status.rates[0].count;
1604         tries[1] = info->status.rates[1].count;
1605         tries[2] = info->status.rates[2].count;
1606
1607         ieee80211_tx_info_clear_status(info);
1608
1609         for (i = 0; i < ts->ts_final_idx; i++) {
1610                 struct ieee80211_tx_rate *r =
1611                         &info->status.rates[i];
1612
1613                 r->count = tries[i];
1614         }
1615
1616         info->status.rates[ts->ts_final_idx].count = ts->ts_final_retry;
1617         info->status.rates[ts->ts_final_idx + 1].idx = -1;
1618
1619         if (unlikely(ts->ts_status)) {
1620                 sc->stats.ack_fail++;
1621                 if (ts->ts_status & AR5K_TXERR_FILT) {
1622                         info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1623                         sc->stats.txerr_filt++;
1624                 }
1625                 if (ts->ts_status & AR5K_TXERR_XRETRY)
1626                         sc->stats.txerr_retry++;
1627                 if (ts->ts_status & AR5K_TXERR_FIFO)
1628                         sc->stats.txerr_fifo++;
1629         } else {
1630                 info->flags |= IEEE80211_TX_STAT_ACK;
1631                 info->status.ack_signal = ts->ts_rssi;
1632
1633                 /* count the successful attempt as well */
1634                 info->status.rates[ts->ts_final_idx].count++;
1635         }
1636
1637         /*
1638         * Remove MAC header padding before giving the frame
1639         * back to mac80211.
1640         */
1641         ath5k_remove_padding(skb);
1642
1643         if (ts->ts_antenna > 0 && ts->ts_antenna < 5)
1644                 sc->stats.antenna_tx[ts->ts_antenna]++;
1645         else
1646                 sc->stats.antenna_tx[0]++; /* invalid */
1647
1648         trace_ath5k_tx_complete(sc, skb, txq, ts);
1649         ieee80211_tx_status(sc->hw, skb);
1650 }
1651
1652 static void
1653 ath5k_tx_processq(struct ath5k_softc *sc, struct ath5k_txq *txq)
1654 {
1655         struct ath5k_tx_status ts = {};
1656         struct ath5k_buf *bf, *bf0;
1657         struct ath5k_desc *ds;
1658         struct sk_buff *skb;
1659         int ret;
1660
1661         spin_lock(&txq->lock);
1662         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1663
1664                 txq->txq_poll_mark = false;
1665
1666                 /* skb might already have been processed last time. */
1667                 if (bf->skb != NULL) {
1668                         ds = bf->desc;
1669
1670                         ret = sc->ah->ah_proc_tx_desc(sc->ah, ds, &ts);
1671                         if (unlikely(ret == -EINPROGRESS))
1672                                 break;
1673                         else if (unlikely(ret)) {
1674                                 ATH5K_ERR(sc,
1675                                         "error %d while processing "
1676                                         "queue %u\n", ret, txq->qnum);
1677                                 break;
1678                         }
1679
1680                         skb = bf->skb;
1681                         bf->skb = NULL;
1682
1683                         dma_unmap_single(sc->dev, bf->skbaddr, skb->len,
1684                                         DMA_TO_DEVICE);
1685                         ath5k_tx_frame_completed(sc, skb, txq, &ts);
1686                 }
1687
1688                 /*
1689                  * It's possible that the hardware can say the buffer is
1690                  * completed when it hasn't yet loaded the ds_link from
1691                  * host memory and moved on.
1692                  * Always keep the last descriptor to avoid HW races...
1693                  */
1694                 if (ath5k_hw_get_txdp(sc->ah, txq->qnum) != bf->daddr) {
1695                         spin_lock(&sc->txbuflock);
1696                         list_move_tail(&bf->list, &sc->txbuf);
1697                         sc->txbuf_len++;
1698                         txq->txq_len--;
1699                         spin_unlock(&sc->txbuflock);
1700                 }
1701         }
1702         spin_unlock(&txq->lock);
1703         if (txq->txq_len < ATH5K_TXQ_LEN_LOW && txq->qnum < 4)
1704                 ieee80211_wake_queue(sc->hw, txq->qnum);
1705 }
1706
1707 static void
1708 ath5k_tasklet_tx(unsigned long data)
1709 {
1710         int i;
1711         struct ath5k_softc *sc = (void *)data;
1712
1713         for (i=0; i < AR5K_NUM_TX_QUEUES; i++)
1714                 if (sc->txqs[i].setup && (sc->ah->ah_txq_isr & BIT(i)))
1715                         ath5k_tx_processq(sc, &sc->txqs[i]);
1716
1717         sc->tx_pending = false;
1718         ath5k_set_current_imask(sc);
1719 }
1720
1721
1722 /*****************\
1723 * Beacon handling *
1724 \*****************/
1725
1726 /*
1727  * Setup the beacon frame for transmit.
1728  */
1729 static int
1730 ath5k_beacon_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
1731 {
1732         struct sk_buff *skb = bf->skb;
1733         struct  ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1734         struct ath5k_hw *ah = sc->ah;
1735         struct ath5k_desc *ds;
1736         int ret = 0;
1737         u8 antenna;
1738         u32 flags;
1739         const int padsize = 0;
1740
1741         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
1742                         DMA_TO_DEVICE);
1743         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "skb %p [data %p len %u] "
1744                         "skbaddr %llx\n", skb, skb->data, skb->len,
1745                         (unsigned long long)bf->skbaddr);
1746
1747         if (dma_mapping_error(sc->dev, bf->skbaddr)) {
1748                 ATH5K_ERR(sc, "beacon DMA mapping failed\n");
1749                 return -EIO;
1750         }
1751
1752         ds = bf->desc;
1753         antenna = ah->ah_tx_ant;
1754
1755         flags = AR5K_TXDESC_NOACK;
1756         if (sc->opmode == NL80211_IFTYPE_ADHOC && ath5k_hw_hasveol(ah)) {
1757                 ds->ds_link = bf->daddr;        /* self-linked */
1758                 flags |= AR5K_TXDESC_VEOL;
1759         } else
1760                 ds->ds_link = 0;
1761
1762         /*
1763          * If we use multiple antennas on AP and use
1764          * the Sectored AP scenario, switch antenna every
1765          * 4 beacons to make sure everybody hears our AP.
1766          * When a client tries to associate, hw will keep
1767          * track of the tx antenna to be used for this client
1768          * automaticaly, based on ACKed packets.
1769          *
1770          * Note: AP still listens and transmits RTS on the
1771          * default antenna which is supposed to be an omni.
1772          *
1773          * Note2: On sectored scenarios it's possible to have
1774          * multiple antennas (1 omni -- the default -- and 14
1775          * sectors), so if we choose to actually support this
1776          * mode, we need to allow the user to set how many antennas
1777          * we have and tweak the code below to send beacons
1778          * on all of them.
1779          */
1780         if (ah->ah_ant_mode == AR5K_ANTMODE_SECTOR_AP)
1781                 antenna = sc->bsent & 4 ? 2 : 1;
1782
1783
1784         /* FIXME: If we are in g mode and rate is a CCK rate
1785          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
1786          * from tx power (value is in dB units already) */
1787         ds->ds_data = bf->skbaddr;
1788         ret = ah->ah_setup_tx_desc(ah, ds, skb->len,
1789                         ieee80211_get_hdrlen_from_skb(skb), padsize,
1790                         AR5K_PKT_TYPE_BEACON, (sc->power_level * 2),
1791                         ieee80211_get_tx_rate(sc->hw, info)->hw_value,
1792                         1, AR5K_TXKEYIX_INVALID,
1793                         antenna, flags, 0, 0);
1794         if (ret)
1795                 goto err_unmap;
1796
1797         return 0;
1798 err_unmap:
1799         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
1800         return ret;
1801 }
1802
1803 /*
1804  * Updates the beacon that is sent by ath5k_beacon_send.  For adhoc,
1805  * this is called only once at config_bss time, for AP we do it every
1806  * SWBA interrupt so that the TIM will reflect buffered frames.
1807  *
1808  * Called with the beacon lock.
1809  */
1810 int
1811 ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif)
1812 {
1813         int ret;
1814         struct ath5k_softc *sc = hw->priv;
1815         struct ath5k_vif *avf = (void *)vif->drv_priv;
1816         struct sk_buff *skb;
1817
1818         if (WARN_ON(!vif)) {
1819                 ret = -EINVAL;
1820                 goto out;
1821         }
1822
1823         skb = ieee80211_beacon_get(hw, vif);
1824
1825         if (!skb) {
1826                 ret = -ENOMEM;
1827                 goto out;
1828         }
1829
1830         ath5k_txbuf_free_skb(sc, avf->bbuf);
1831         avf->bbuf->skb = skb;
1832         ret = ath5k_beacon_setup(sc, avf->bbuf);
1833         if (ret)
1834                 avf->bbuf->skb = NULL;
1835 out:
1836         return ret;
1837 }
1838
1839 /*
1840  * Transmit a beacon frame at SWBA.  Dynamic updates to the
1841  * frame contents are done as needed and the slot time is
1842  * also adjusted based on current state.
1843  *
1844  * This is called from software irq context (beacontq tasklets)
1845  * or user context from ath5k_beacon_config.
1846  */
1847 static void
1848 ath5k_beacon_send(struct ath5k_softc *sc)
1849 {
1850         struct ath5k_hw *ah = sc->ah;
1851         struct ieee80211_vif *vif;
1852         struct ath5k_vif *avf;
1853         struct ath5k_buf *bf;
1854         struct sk_buff *skb;
1855
1856         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "in beacon_send\n");
1857
1858         /*
1859          * Check if the previous beacon has gone out.  If
1860          * not, don't don't try to post another: skip this
1861          * period and wait for the next.  Missed beacons
1862          * indicate a problem and should not occur.  If we
1863          * miss too many consecutive beacons reset the device.
1864          */
1865         if (unlikely(ath5k_hw_num_tx_pending(ah, sc->bhalq) != 0)) {
1866                 sc->bmisscount++;
1867                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1868                         "missed %u consecutive beacons\n", sc->bmisscount);
1869                 if (sc->bmisscount > 10) {      /* NB: 10 is a guess */
1870                         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1871                                 "stuck beacon time (%u missed)\n",
1872                                 sc->bmisscount);
1873                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
1874                                   "stuck beacon, resetting\n");
1875                         ieee80211_queue_work(sc->hw, &sc->reset_work);
1876                 }
1877                 return;
1878         }
1879         if (unlikely(sc->bmisscount != 0)) {
1880                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1881                         "resume beacon xmit after %u misses\n",
1882                         sc->bmisscount);
1883                 sc->bmisscount = 0;
1884         }
1885
1886         if ((sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) ||
1887                         sc->opmode == NL80211_IFTYPE_MESH_POINT) {
1888                 u64 tsf = ath5k_hw_get_tsf64(ah);
1889                 u32 tsftu = TSF_TO_TU(tsf);
1890                 int slot = ((tsftu % sc->bintval) * ATH_BCBUF) / sc->bintval;
1891                 vif = sc->bslot[(slot + 1) % ATH_BCBUF];
1892                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1893                         "tsf %llx tsftu %x intval %u slot %u vif %p\n",
1894                         (unsigned long long)tsf, tsftu, sc->bintval, slot, vif);
1895         } else /* only one interface */
1896                 vif = sc->bslot[0];
1897
1898         if (!vif)
1899                 return;
1900
1901         avf = (void *)vif->drv_priv;
1902         bf = avf->bbuf;
1903         if (unlikely(bf->skb == NULL || sc->opmode == NL80211_IFTYPE_STATION ||
1904                         sc->opmode == NL80211_IFTYPE_MONITOR)) {
1905                 ATH5K_WARN(sc, "bf=%p bf_skb=%p\n", bf, bf ? bf->skb : NULL);
1906                 return;
1907         }
1908
1909         /*
1910          * Stop any current dma and put the new frame on the queue.
1911          * This should never fail since we check above that no frames
1912          * are still pending on the queue.
1913          */
1914         if (unlikely(ath5k_hw_stop_beacon_queue(ah, sc->bhalq))) {
1915                 ATH5K_WARN(sc, "beacon queue %u didn't start/stop ?\n", sc->bhalq);
1916                 /* NB: hw still stops DMA, so proceed */
1917         }
1918
1919         /* refresh the beacon for AP or MESH mode */
1920         if (sc->opmode == NL80211_IFTYPE_AP ||
1921                         sc->opmode == NL80211_IFTYPE_MESH_POINT)
1922                 ath5k_beacon_update(sc->hw, vif);
1923
1924         trace_ath5k_tx(sc, bf->skb, &sc->txqs[sc->bhalq]);
1925
1926         ath5k_hw_set_txdp(ah, sc->bhalq, bf->daddr);
1927         ath5k_hw_start_tx_dma(ah, sc->bhalq);
1928         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "TXDP[%u] = %llx (%p)\n",
1929                 sc->bhalq, (unsigned long long)bf->daddr, bf->desc);
1930
1931         skb = ieee80211_get_buffered_bc(sc->hw, vif);
1932         while (skb) {
1933                 ath5k_tx_queue(sc->hw, skb, sc->cabq);
1934                 skb = ieee80211_get_buffered_bc(sc->hw, vif);
1935         }
1936
1937         sc->bsent++;
1938 }
1939
1940 /**
1941  * ath5k_beacon_update_timers - update beacon timers
1942  *
1943  * @sc: struct ath5k_softc pointer we are operating on
1944  * @bc_tsf: the timestamp of the beacon. 0 to reset the TSF. -1 to perform a
1945  *          beacon timer update based on the current HW TSF.
1946  *
1947  * Calculate the next target beacon transmit time (TBTT) based on the timestamp
1948  * of a received beacon or the current local hardware TSF and write it to the
1949  * beacon timer registers.
1950  *
1951  * This is called in a variety of situations, e.g. when a beacon is received,
1952  * when a TSF update has been detected, but also when an new IBSS is created or
1953  * when we otherwise know we have to update the timers, but we keep it in this
1954  * function to have it all together in one place.
1955  */
1956 void
1957 ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf)
1958 {
1959         struct ath5k_hw *ah = sc->ah;
1960         u32 nexttbtt, intval, hw_tu, bc_tu;
1961         u64 hw_tsf;
1962
1963         intval = sc->bintval & AR5K_BEACON_PERIOD;
1964         if (sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) {
1965                 intval /= ATH_BCBUF;    /* staggered multi-bss beacons */
1966                 if (intval < 15)
1967                         ATH5K_WARN(sc, "intval %u is too low, min 15\n",
1968                                    intval);
1969         }
1970         if (WARN_ON(!intval))
1971                 return;
1972
1973         /* beacon TSF converted to TU */
1974         bc_tu = TSF_TO_TU(bc_tsf);
1975
1976         /* current TSF converted to TU */
1977         hw_tsf = ath5k_hw_get_tsf64(ah);
1978         hw_tu = TSF_TO_TU(hw_tsf);
1979
1980 #define FUDGE AR5K_TUNE_SW_BEACON_RESP + 3
1981         /* We use FUDGE to make sure the next TBTT is ahead of the current TU.
1982          * Since we later subtract AR5K_TUNE_SW_BEACON_RESP (10) in the timer
1983          * configuration we need to make sure it is bigger than that. */
1984
1985         if (bc_tsf == -1) {
1986                 /*
1987                  * no beacons received, called internally.
1988                  * just need to refresh timers based on HW TSF.
1989                  */
1990                 nexttbtt = roundup(hw_tu + FUDGE, intval);
1991         } else if (bc_tsf == 0) {
1992                 /*
1993                  * no beacon received, probably called by ath5k_reset_tsf().
1994                  * reset TSF to start with 0.
1995                  */
1996                 nexttbtt = intval;
1997                 intval |= AR5K_BEACON_RESET_TSF;
1998         } else if (bc_tsf > hw_tsf) {
1999                 /*
2000                  * beacon received, SW merge happened but HW TSF not yet updated.
2001                  * not possible to reconfigure timers yet, but next time we
2002                  * receive a beacon with the same BSSID, the hardware will
2003                  * automatically update the TSF and then we need to reconfigure
2004                  * the timers.
2005                  */
2006                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2007                         "need to wait for HW TSF sync\n");
2008                 return;
2009         } else {
2010                 /*
2011                  * most important case for beacon synchronization between STA.
2012                  *
2013                  * beacon received and HW TSF has been already updated by HW.
2014                  * update next TBTT based on the TSF of the beacon, but make
2015                  * sure it is ahead of our local TSF timer.
2016                  */
2017                 nexttbtt = bc_tu + roundup(hw_tu + FUDGE - bc_tu, intval);
2018         }
2019 #undef FUDGE
2020
2021         sc->nexttbtt = nexttbtt;
2022
2023         intval |= AR5K_BEACON_ENA;
2024         ath5k_hw_init_beacon(ah, nexttbtt, intval);
2025
2026         /*
2027          * debugging output last in order to preserve the time critical aspect
2028          * of this function
2029          */
2030         if (bc_tsf == -1)
2031                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2032                         "reconfigured timers based on HW TSF\n");
2033         else if (bc_tsf == 0)
2034                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2035                         "reset HW TSF and timers\n");
2036         else
2037                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2038                         "updated timers based on beacon TSF\n");
2039
2040         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2041                           "bc_tsf %llx hw_tsf %llx bc_tu %u hw_tu %u nexttbtt %u\n",
2042                           (unsigned long long) bc_tsf,
2043                           (unsigned long long) hw_tsf, bc_tu, hw_tu, nexttbtt);
2044         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "intval %u %s %s\n",
2045                 intval & AR5K_BEACON_PERIOD,
2046                 intval & AR5K_BEACON_ENA ? "AR5K_BEACON_ENA" : "",
2047                 intval & AR5K_BEACON_RESET_TSF ? "AR5K_BEACON_RESET_TSF" : "");
2048 }
2049
2050 /**
2051  * ath5k_beacon_config - Configure the beacon queues and interrupts
2052  *
2053  * @sc: struct ath5k_softc pointer we are operating on
2054  *
2055  * In IBSS mode we use a self-linked tx descriptor if possible. We enable SWBA
2056  * interrupts to detect TSF updates only.
2057  */
2058 void
2059 ath5k_beacon_config(struct ath5k_softc *sc)
2060 {
2061         struct ath5k_hw *ah = sc->ah;
2062         unsigned long flags;
2063
2064         spin_lock_irqsave(&sc->block, flags);
2065         sc->bmisscount = 0;
2066         sc->imask &= ~(AR5K_INT_BMISS | AR5K_INT_SWBA);
2067
2068         if (sc->enable_beacon) {
2069                 /*
2070                  * In IBSS mode we use a self-linked tx descriptor and let the
2071                  * hardware send the beacons automatically. We have to load it
2072                  * only once here.
2073                  * We use the SWBA interrupt only to keep track of the beacon
2074                  * timers in order to detect automatic TSF updates.
2075                  */
2076                 ath5k_beaconq_config(sc);
2077
2078                 sc->imask |= AR5K_INT_SWBA;
2079
2080                 if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2081                         if (ath5k_hw_hasveol(ah))
2082                                 ath5k_beacon_send(sc);
2083                 } else
2084                         ath5k_beacon_update_timers(sc, -1);
2085         } else {
2086                 ath5k_hw_stop_beacon_queue(sc->ah, sc->bhalq);
2087         }
2088
2089         ath5k_hw_set_imr(ah, sc->imask);
2090         mmiowb();
2091         spin_unlock_irqrestore(&sc->block, flags);
2092 }
2093
2094 static void ath5k_tasklet_beacon(unsigned long data)
2095 {
2096         struct ath5k_softc *sc = (struct ath5k_softc *) data;
2097
2098         /*
2099          * Software beacon alert--time to send a beacon.
2100          *
2101          * In IBSS mode we use this interrupt just to
2102          * keep track of the next TBTT (target beacon
2103          * transmission time) in order to detect wether
2104          * automatic TSF updates happened.
2105          */
2106         if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2107                 /* XXX: only if VEOL suppported */
2108                 u64 tsf = ath5k_hw_get_tsf64(sc->ah);
2109                 sc->nexttbtt += sc->bintval;
2110                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2111                                 "SWBA nexttbtt: %x hw_tu: %x "
2112                                 "TSF: %llx\n",
2113                                 sc->nexttbtt,
2114                                 TSF_TO_TU(tsf),
2115                                 (unsigned long long) tsf);
2116         } else {
2117                 spin_lock(&sc->block);
2118                 ath5k_beacon_send(sc);
2119                 spin_unlock(&sc->block);
2120         }
2121 }
2122
2123
2124 /********************\
2125 * Interrupt handling *
2126 \********************/
2127
2128 static void
2129 ath5k_intr_calibration_poll(struct ath5k_hw *ah)
2130 {
2131         if (time_is_before_eq_jiffies(ah->ah_cal_next_ani) &&
2132             !(ah->ah_cal_mask & AR5K_CALIBRATION_FULL)) {
2133                 /* run ANI only when full calibration is not active */
2134                 ah->ah_cal_next_ani = jiffies +
2135                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_ANI);
2136                 tasklet_schedule(&ah->ah_sc->ani_tasklet);
2137
2138         } else if (time_is_before_eq_jiffies(ah->ah_cal_next_full)) {
2139                 ah->ah_cal_next_full = jiffies +
2140                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_FULL);
2141                 tasklet_schedule(&ah->ah_sc->calib);
2142         }
2143         /* we could use SWI to generate enough interrupts to meet our
2144          * calibration interval requirements, if necessary:
2145          * AR5K_REG_ENABLE_BITS(ah, AR5K_CR, AR5K_CR_SWI); */
2146 }
2147
2148 static void
2149 ath5k_schedule_rx(struct ath5k_softc *sc)
2150 {
2151         sc->rx_pending = true;
2152         tasklet_schedule(&sc->rxtq);
2153 }
2154
2155 static void
2156 ath5k_schedule_tx(struct ath5k_softc *sc)
2157 {
2158         sc->tx_pending = true;
2159         tasklet_schedule(&sc->txtq);
2160 }
2161
2162 static irqreturn_t
2163 ath5k_intr(int irq, void *dev_id)
2164 {
2165         struct ath5k_softc *sc = dev_id;
2166         struct ath5k_hw *ah = sc->ah;
2167         enum ath5k_int status;
2168         unsigned int counter = 1000;
2169
2170         if (unlikely(test_bit(ATH_STAT_INVALID, sc->status) ||
2171                 ((ath5k_get_bus_type(ah) != ATH_AHB) &&
2172                                 !ath5k_hw_is_intr_pending(ah))))
2173                 return IRQ_NONE;
2174
2175         do {
2176                 ath5k_hw_get_isr(ah, &status);          /* NB: clears IRQ too */
2177                 ATH5K_DBG(sc, ATH5K_DEBUG_INTR, "status 0x%x/0x%x\n",
2178                                 status, sc->imask);
2179                 if (unlikely(status & AR5K_INT_FATAL)) {
2180                         /*
2181                          * Fatal errors are unrecoverable.
2182                          * Typically these are caused by DMA errors.
2183                          */
2184                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2185                                   "fatal int, resetting\n");
2186                         ieee80211_queue_work(sc->hw, &sc->reset_work);
2187                 } else if (unlikely(status & AR5K_INT_RXORN)) {
2188                         /*
2189                          * Receive buffers are full. Either the bus is busy or
2190                          * the CPU is not fast enough to process all received
2191                          * frames.
2192                          * Older chipsets need a reset to come out of this
2193                          * condition, but we treat it as RX for newer chips.
2194                          * We don't know exactly which versions need a reset -
2195                          * this guess is copied from the HAL.
2196                          */
2197                         sc->stats.rxorn_intr++;
2198                         if (ah->ah_mac_srev < AR5K_SREV_AR5212) {
2199                                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2200                                           "rx overrun, resetting\n");
2201                                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2202                         }
2203                         else
2204                                 ath5k_schedule_rx(sc);
2205                 } else {
2206                         if (status & AR5K_INT_SWBA) {
2207                                 tasklet_hi_schedule(&sc->beacontq);
2208                         }
2209                         if (status & AR5K_INT_RXEOL) {
2210                                 /*
2211                                 * NB: the hardware should re-read the link when
2212                                 *     RXE bit is written, but it doesn't work at
2213                                 *     least on older hardware revs.
2214                                 */
2215                                 sc->stats.rxeol_intr++;
2216                         }
2217                         if (status & AR5K_INT_TXURN) {
2218                                 /* bump tx trigger level */
2219                                 ath5k_hw_update_tx_triglevel(ah, true);
2220                         }
2221                         if (status & (AR5K_INT_RXOK | AR5K_INT_RXERR))
2222                                 ath5k_schedule_rx(sc);
2223                         if (status & (AR5K_INT_TXOK | AR5K_INT_TXDESC
2224                                         | AR5K_INT_TXERR | AR5K_INT_TXEOL))
2225                                 ath5k_schedule_tx(sc);
2226                         if (status & AR5K_INT_BMISS) {
2227                                 /* TODO */
2228                         }
2229                         if (status & AR5K_INT_MIB) {
2230                                 sc->stats.mib_intr++;
2231                                 ath5k_hw_update_mib_counters(ah);
2232                                 ath5k_ani_mib_intr(ah);
2233                         }
2234                         if (status & AR5K_INT_GPIO)
2235                                 tasklet_schedule(&sc->rf_kill.toggleq);
2236
2237                 }
2238
2239                 if (ath5k_get_bus_type(ah) == ATH_AHB)
2240                         break;
2241
2242         } while (ath5k_hw_is_intr_pending(ah) && --counter > 0);
2243
2244         if (sc->rx_pending || sc->tx_pending)
2245                 ath5k_set_current_imask(sc);
2246
2247         if (unlikely(!counter))
2248                 ATH5K_WARN(sc, "too many interrupts, giving up for now\n");
2249
2250         ath5k_intr_calibration_poll(ah);
2251
2252         return IRQ_HANDLED;
2253 }
2254
2255 /*
2256  * Periodically recalibrate the PHY to account
2257  * for temperature/environment changes.
2258  */
2259 static void
2260 ath5k_tasklet_calibrate(unsigned long data)
2261 {
2262         struct ath5k_softc *sc = (void *)data;
2263         struct ath5k_hw *ah = sc->ah;
2264
2265         /* Only full calibration for now */
2266         ah->ah_cal_mask |= AR5K_CALIBRATION_FULL;
2267
2268         ATH5K_DBG(sc, ATH5K_DEBUG_CALIBRATE, "channel %u/%x\n",
2269                 ieee80211_frequency_to_channel(sc->curchan->center_freq),
2270                 sc->curchan->hw_value);
2271
2272         if (ath5k_hw_gainf_calibrate(ah) == AR5K_RFGAIN_NEED_CHANGE) {
2273                 /*
2274                  * Rfgain is out of bounds, reset the chip
2275                  * to load new gain values.
2276                  */
2277                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "calibration, resetting\n");
2278                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2279         }
2280         if (ath5k_hw_phy_calibrate(ah, sc->curchan))
2281                 ATH5K_ERR(sc, "calibration of channel %u failed\n",
2282                         ieee80211_frequency_to_channel(
2283                                 sc->curchan->center_freq));
2284
2285         /* Noise floor calibration interrupts rx/tx path while I/Q calibration
2286          * doesn't.
2287          * TODO: We should stop TX here, so that it doesn't interfere.
2288          * Note that stopping the queues is not enough to stop TX! */
2289         if (time_is_before_eq_jiffies(ah->ah_cal_next_nf)) {
2290                 ah->ah_cal_next_nf = jiffies +
2291                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_NF);
2292                 ath5k_hw_update_noise_floor(ah);
2293         }
2294
2295         ah->ah_cal_mask &= ~AR5K_CALIBRATION_FULL;
2296 }
2297
2298
2299 static void
2300 ath5k_tasklet_ani(unsigned long data)
2301 {
2302         struct ath5k_softc *sc = (void *)data;
2303         struct ath5k_hw *ah = sc->ah;
2304
2305         ah->ah_cal_mask |= AR5K_CALIBRATION_ANI;
2306         ath5k_ani_calibration(ah);
2307         ah->ah_cal_mask &= ~AR5K_CALIBRATION_ANI;
2308 }
2309
2310
2311 static void
2312 ath5k_tx_complete_poll_work(struct work_struct *work)
2313 {
2314         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2315                         tx_complete_work.work);
2316         struct ath5k_txq *txq;
2317         int i;
2318         bool needreset = false;
2319
2320         mutex_lock(&sc->lock);
2321
2322         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
2323                 if (sc->txqs[i].setup) {
2324                         txq = &sc->txqs[i];
2325                         spin_lock_bh(&txq->lock);
2326                         if (txq->txq_len > 1) {
2327                                 if (txq->txq_poll_mark) {
2328                                         ATH5K_DBG(sc, ATH5K_DEBUG_XMIT,
2329                                                   "TX queue stuck %d\n",
2330                                                   txq->qnum);
2331                                         needreset = true;
2332                                         txq->txq_stuck++;
2333                                         spin_unlock_bh(&txq->lock);
2334                                         break;
2335                                 } else {
2336                                         txq->txq_poll_mark = true;
2337                                 }
2338                         }
2339                         spin_unlock_bh(&txq->lock);
2340                 }
2341         }
2342
2343         if (needreset) {
2344                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2345                           "TX queues stuck, resetting\n");
2346                 ath5k_reset(sc, NULL, true);
2347         }
2348
2349         mutex_unlock(&sc->lock);
2350
2351         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2352                 msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2353 }
2354
2355
2356 /*************************\
2357 * Initialization routines *
2358 \*************************/
2359
2360 int
2361 ath5k_init_softc(struct ath5k_softc *sc, const struct ath_bus_ops *bus_ops)
2362 {
2363         struct ieee80211_hw *hw = sc->hw;
2364         struct ath_common *common;
2365         int ret;
2366         int csz;
2367
2368         /* Initialize driver private data */
2369         SET_IEEE80211_DEV(hw, sc->dev);
2370         hw->flags = IEEE80211_HW_RX_INCLUDES_FCS |
2371                         IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING |
2372                         IEEE80211_HW_SIGNAL_DBM |
2373                         IEEE80211_HW_REPORTS_TX_ACK_STATUS;
2374
2375         hw->wiphy->interface_modes =
2376                 BIT(NL80211_IFTYPE_AP) |
2377                 BIT(NL80211_IFTYPE_STATION) |
2378                 BIT(NL80211_IFTYPE_ADHOC) |
2379                 BIT(NL80211_IFTYPE_MESH_POINT);
2380
2381         /* both antennas can be configured as RX or TX */
2382         hw->wiphy->available_antennas_tx = 0x3;
2383         hw->wiphy->available_antennas_rx = 0x3;
2384
2385         hw->extra_tx_headroom = 2;
2386         hw->channel_change_time = 5000;
2387
2388         /*
2389          * Mark the device as detached to avoid processing
2390          * interrupts until setup is complete.
2391          */
2392         __set_bit(ATH_STAT_INVALID, sc->status);
2393
2394         sc->opmode = NL80211_IFTYPE_STATION;
2395         sc->bintval = 1000;
2396         mutex_init(&sc->lock);
2397         spin_lock_init(&sc->rxbuflock);
2398         spin_lock_init(&sc->txbuflock);
2399         spin_lock_init(&sc->block);
2400         spin_lock_init(&sc->irqlock);
2401
2402         /* Setup interrupt handler */
2403         ret = request_irq(sc->irq, ath5k_intr, IRQF_SHARED, "ath", sc);
2404         if (ret) {
2405                 ATH5K_ERR(sc, "request_irq failed\n");
2406                 goto err;
2407         }
2408
2409         /* If we passed the test, malloc an ath5k_hw struct */
2410         sc->ah = kzalloc(sizeof(struct ath5k_hw), GFP_KERNEL);
2411         if (!sc->ah) {
2412                 ret = -ENOMEM;
2413                 ATH5K_ERR(sc, "out of memory\n");
2414                 goto err_irq;
2415         }
2416
2417         sc->ah->ah_sc = sc;
2418         sc->ah->ah_iobase = sc->iobase;
2419         common = ath5k_hw_common(sc->ah);
2420         common->ops = &ath5k_common_ops;
2421         common->bus_ops = bus_ops;
2422         common->ah = sc->ah;
2423         common->hw = hw;
2424         common->priv = sc;
2425
2426         /*
2427          * Cache line size is used to size and align various
2428          * structures used to communicate with the hardware.
2429          */
2430         ath5k_read_cachesize(common, &csz);
2431         common->cachelsz = csz << 2; /* convert to bytes */
2432
2433         spin_lock_init(&common->cc_lock);
2434
2435         /* Initialize device */
2436         ret = ath5k_hw_init(sc);
2437         if (ret)
2438                 goto err_free_ah;
2439
2440         /* set up multi-rate retry capabilities */
2441         if (sc->ah->ah_version == AR5K_AR5212) {
2442                 hw->max_rates = 4;
2443                 hw->max_rate_tries = max(AR5K_INIT_RETRY_SHORT,
2444                                          AR5K_INIT_RETRY_LONG);
2445         }
2446
2447         hw->vif_data_size = sizeof(struct ath5k_vif);
2448
2449         /* Finish private driver data initialization */
2450         ret = ath5k_init(hw);
2451         if (ret)
2452                 goto err_ah;
2453
2454         ATH5K_INFO(sc, "Atheros AR%s chip found (MAC: 0x%x, PHY: 0x%x)\n",
2455                         ath5k_chip_name(AR5K_VERSION_MAC, sc->ah->ah_mac_srev),
2456                                         sc->ah->ah_mac_srev,
2457                                         sc->ah->ah_phy_revision);
2458
2459         if (!sc->ah->ah_single_chip) {
2460                 /* Single chip radio (!RF5111) */
2461                 if (sc->ah->ah_radio_5ghz_revision &&
2462                         !sc->ah->ah_radio_2ghz_revision) {
2463                         /* No 5GHz support -> report 2GHz radio */
2464                         if (!test_bit(AR5K_MODE_11A,
2465                                 sc->ah->ah_capabilities.cap_mode)) {
2466                                 ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2467                                         ath5k_chip_name(AR5K_VERSION_RAD,
2468                                                 sc->ah->ah_radio_5ghz_revision),
2469                                                 sc->ah->ah_radio_5ghz_revision);
2470                         /* No 2GHz support (5110 and some
2471                          * 5Ghz only cards) -> report 5Ghz radio */
2472                         } else if (!test_bit(AR5K_MODE_11B,
2473                                 sc->ah->ah_capabilities.cap_mode)) {
2474                                 ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2475                                         ath5k_chip_name(AR5K_VERSION_RAD,
2476                                                 sc->ah->ah_radio_5ghz_revision),
2477                                                 sc->ah->ah_radio_5ghz_revision);
2478                         /* Multiband radio */
2479                         } else {
2480                                 ATH5K_INFO(sc, "RF%s multiband radio found"
2481                                         " (0x%x)\n",
2482                                         ath5k_chip_name(AR5K_VERSION_RAD,
2483                                                 sc->ah->ah_radio_5ghz_revision),
2484                                                 sc->ah->ah_radio_5ghz_revision);
2485                         }
2486                 }
2487                 /* Multi chip radio (RF5111 - RF2111) ->
2488                  * report both 2GHz/5GHz radios */
2489                 else if (sc->ah->ah_radio_5ghz_revision &&
2490                                 sc->ah->ah_radio_2ghz_revision){
2491                         ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2492                                 ath5k_chip_name(AR5K_VERSION_RAD,
2493                                         sc->ah->ah_radio_5ghz_revision),
2494                                         sc->ah->ah_radio_5ghz_revision);
2495                         ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2496                                 ath5k_chip_name(AR5K_VERSION_RAD,
2497                                         sc->ah->ah_radio_2ghz_revision),
2498                                         sc->ah->ah_radio_2ghz_revision);
2499                 }
2500         }
2501
2502         ath5k_debug_init_device(sc);
2503
2504         /* ready to process interrupts */
2505         __clear_bit(ATH_STAT_INVALID, sc->status);
2506
2507         return 0;
2508 err_ah:
2509         ath5k_hw_deinit(sc->ah);
2510 err_free_ah:
2511         kfree(sc->ah);
2512 err_irq:
2513         free_irq(sc->irq, sc);
2514 err:
2515         return ret;
2516 }
2517
2518 static int
2519 ath5k_stop_locked(struct ath5k_softc *sc)
2520 {
2521         struct ath5k_hw *ah = sc->ah;
2522
2523         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "invalid %u\n",
2524                         test_bit(ATH_STAT_INVALID, sc->status));
2525
2526         /*
2527          * Shutdown the hardware and driver:
2528          *    stop output from above
2529          *    disable interrupts
2530          *    turn off timers
2531          *    turn off the radio
2532          *    clear transmit machinery
2533          *    clear receive machinery
2534          *    drain and release tx queues
2535          *    reclaim beacon resources
2536          *    power down hardware
2537          *
2538          * Note that some of this work is not possible if the
2539          * hardware is gone (invalid).
2540          */
2541         ieee80211_stop_queues(sc->hw);
2542
2543         if (!test_bit(ATH_STAT_INVALID, sc->status)) {
2544                 ath5k_led_off(sc);
2545                 ath5k_hw_set_imr(ah, 0);
2546                 synchronize_irq(sc->irq);
2547                 ath5k_rx_stop(sc);
2548                 ath5k_hw_dma_stop(ah);
2549                 ath5k_drain_tx_buffs(sc);
2550                 ath5k_hw_phy_disable(ah);
2551         }
2552
2553         return 0;
2554 }
2555
2556 int
2557 ath5k_init_hw(struct ath5k_softc *sc)
2558 {
2559         struct ath5k_hw *ah = sc->ah;
2560         struct ath_common *common = ath5k_hw_common(ah);
2561         int ret, i;
2562
2563         mutex_lock(&sc->lock);
2564
2565         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "mode %d\n", sc->opmode);
2566
2567         /*
2568          * Stop anything previously setup.  This is safe
2569          * no matter this is the first time through or not.
2570          */
2571         ath5k_stop_locked(sc);
2572
2573         /*
2574          * The basic interface to setting the hardware in a good
2575          * state is ``reset''.  On return the hardware is known to
2576          * be powered up and with interrupts disabled.  This must
2577          * be followed by initialization of the appropriate bits
2578          * and then setup of the interrupt mask.
2579          */
2580         sc->curchan = sc->hw->conf.channel;
2581         sc->imask = AR5K_INT_RXOK | AR5K_INT_RXERR | AR5K_INT_RXEOL |
2582                 AR5K_INT_RXORN | AR5K_INT_TXDESC | AR5K_INT_TXEOL |
2583                 AR5K_INT_FATAL | AR5K_INT_GLOBAL | AR5K_INT_MIB;
2584
2585         ret = ath5k_reset(sc, NULL, false);
2586         if (ret)
2587                 goto done;
2588
2589         ath5k_rfkill_hw_start(ah);
2590
2591         /*
2592          * Reset the key cache since some parts do not reset the
2593          * contents on initial power up or resume from suspend.
2594          */
2595         for (i = 0; i < common->keymax; i++)
2596                 ath_hw_keyreset(common, (u16) i);
2597
2598         /* Use higher rates for acks instead of base
2599          * rate */
2600         ah->ah_ack_bitrate_high = true;
2601
2602         for (i = 0; i < ARRAY_SIZE(sc->bslot); i++)
2603                 sc->bslot[i] = NULL;
2604
2605         ret = 0;
2606 done:
2607         mmiowb();
2608         mutex_unlock(&sc->lock);
2609
2610         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2611                         msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2612
2613         return ret;
2614 }
2615
2616 static void ath5k_stop_tasklets(struct ath5k_softc *sc)
2617 {
2618         sc->rx_pending = false;
2619         sc->tx_pending = false;
2620         tasklet_kill(&sc->rxtq);
2621         tasklet_kill(&sc->txtq);
2622         tasklet_kill(&sc->calib);
2623         tasklet_kill(&sc->beacontq);
2624         tasklet_kill(&sc->ani_tasklet);
2625 }
2626
2627 /*
2628  * Stop the device, grabbing the top-level lock to protect
2629  * against concurrent entry through ath5k_init (which can happen
2630  * if another thread does a system call and the thread doing the
2631  * stop is preempted).
2632  */
2633 int
2634 ath5k_stop_hw(struct ath5k_softc *sc)
2635 {
2636         int ret;
2637
2638         mutex_lock(&sc->lock);
2639         ret = ath5k_stop_locked(sc);
2640         if (ret == 0 && !test_bit(ATH_STAT_INVALID, sc->status)) {
2641                 /*
2642                  * Don't set the card in full sleep mode!
2643                  *
2644                  * a) When the device is in this state it must be carefully
2645                  * woken up or references to registers in the PCI clock
2646                  * domain may freeze the bus (and system).  This varies
2647                  * by chip and is mostly an issue with newer parts
2648                  * (madwifi sources mentioned srev >= 0x78) that go to
2649                  * sleep more quickly.
2650                  *
2651                  * b) On older chips full sleep results a weird behaviour
2652                  * during wakeup. I tested various cards with srev < 0x78
2653                  * and they don't wake up after module reload, a second
2654                  * module reload is needed to bring the card up again.
2655                  *
2656                  * Until we figure out what's going on don't enable
2657                  * full chip reset on any chip (this is what Legacy HAL
2658                  * and Sam's HAL do anyway). Instead Perform a full reset
2659                  * on the device (same as initial state after attach) and
2660                  * leave it idle (keep MAC/BB on warm reset) */
2661                 ret = ath5k_hw_on_hold(sc->ah);
2662
2663                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2664                                 "putting device to sleep\n");
2665         }
2666
2667         mmiowb();
2668         mutex_unlock(&sc->lock);
2669
2670         ath5k_stop_tasklets(sc);
2671
2672         cancel_delayed_work_sync(&sc->tx_complete_work);
2673
2674         ath5k_rfkill_hw_stop(sc->ah);
2675
2676         return ret;
2677 }
2678
2679 /*
2680  * Reset the hardware.  If chan is not NULL, then also pause rx/tx
2681  * and change to the given channel.
2682  *
2683  * This should be called with sc->lock.
2684  */
2685 static int
2686 ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
2687                                                         bool skip_pcu)
2688 {
2689         struct ath5k_hw *ah = sc->ah;
2690         struct ath_common *common = ath5k_hw_common(ah);
2691         int ret, ani_mode;
2692         bool fast;
2693
2694         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "resetting\n");
2695
2696         ath5k_hw_set_imr(ah, 0);
2697         synchronize_irq(sc->irq);
2698         ath5k_stop_tasklets(sc);
2699
2700         /* Save ani mode and disable ANI during
2701          * reset. If we don't we might get false
2702          * PHY error interrupts. */
2703         ani_mode = ah->ah_sc->ani_state.ani_mode;
2704         ath5k_ani_init(ah, ATH5K_ANI_MODE_OFF);
2705
2706         /* We are going to empty hw queues
2707          * so we should also free any remaining
2708          * tx buffers */
2709         ath5k_drain_tx_buffs(sc);
2710         if (chan)
2711                 sc->curchan = chan;
2712
2713         fast = ((chan != NULL) && modparam_fastchanswitch) ? 1 : 0;
2714
2715         ret = ath5k_hw_reset(ah, sc->opmode, sc->curchan, fast,
2716                                                                 skip_pcu);
2717         if (ret) {
2718                 ATH5K_ERR(sc, "can't reset hardware (%d)\n", ret);
2719                 goto err;
2720         }
2721
2722         ret = ath5k_rx_start(sc);
2723         if (ret) {
2724                 ATH5K_ERR(sc, "can't start recv logic\n");
2725                 goto err;
2726         }
2727
2728         ath5k_ani_init(ah, ani_mode);
2729
2730         ah->ah_cal_next_full = jiffies;
2731         ah->ah_cal_next_ani = jiffies;
2732         ah->ah_cal_next_nf = jiffies;
2733         ewma_init(&ah->ah_beacon_rssi_avg, 1024, 8);
2734
2735         /* clear survey data and cycle counters */
2736         memset(&sc->survey, 0, sizeof(sc->survey));
2737         spin_lock_bh(&common->cc_lock);
2738         ath_hw_cycle_counters_update(common);
2739         memset(&common->cc_survey, 0, sizeof(common->cc_survey));
2740         memset(&common->cc_ani, 0, sizeof(common->cc_ani));
2741         spin_unlock_bh(&common->cc_lock);
2742
2743         /*
2744          * Change channels and update the h/w rate map if we're switching;
2745          * e.g. 11a to 11b/g.
2746          *
2747          * We may be doing a reset in response to an ioctl that changes the
2748          * channel so update any state that might change as a result.
2749          *
2750          * XXX needed?
2751          */
2752 /*      ath5k_chan_change(sc, c); */
2753
2754         ath5k_beacon_config(sc);
2755         /* intrs are enabled by ath5k_beacon_config */
2756
2757         ieee80211_wake_queues(sc->hw);
2758
2759         return 0;
2760 err:
2761         return ret;
2762 }
2763
2764 static void ath5k_reset_work(struct work_struct *work)
2765 {
2766         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2767                 reset_work);
2768
2769         mutex_lock(&sc->lock);
2770         ath5k_reset(sc, NULL, true);
2771         mutex_unlock(&sc->lock);
2772 }
2773
2774 static int
2775 ath5k_init(struct ieee80211_hw *hw)
2776 {
2777
2778         struct ath5k_softc *sc = hw->priv;
2779         struct ath5k_hw *ah = sc->ah;
2780         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
2781         struct ath5k_txq *txq;
2782         u8 mac[ETH_ALEN] = {};
2783         int ret;
2784
2785
2786         /*
2787          * Check if the MAC has multi-rate retry support.
2788          * We do this by trying to setup a fake extended
2789          * descriptor.  MACs that don't have support will
2790          * return false w/o doing anything.  MACs that do
2791          * support it will return true w/o doing anything.
2792          */
2793         ret = ath5k_hw_setup_mrr_tx_desc(ah, NULL, 0, 0, 0, 0, 0, 0);
2794
2795         if (ret < 0)
2796                 goto err;
2797         if (ret > 0)
2798                 __set_bit(ATH_STAT_MRRETRY, sc->status);
2799
2800         /*
2801          * Collect the channel list.  The 802.11 layer
2802          * is resposible for filtering this list based
2803          * on settings like the phy mode and regulatory
2804          * domain restrictions.
2805          */
2806         ret = ath5k_setup_bands(hw);
2807         if (ret) {
2808                 ATH5K_ERR(sc, "can't get channels\n");
2809                 goto err;
2810         }
2811
2812         /*
2813          * Allocate tx+rx descriptors and populate the lists.
2814          */
2815         ret = ath5k_desc_alloc(sc);
2816         if (ret) {
2817                 ATH5K_ERR(sc, "can't allocate descriptors\n");
2818                 goto err;
2819         }
2820
2821         /*
2822          * Allocate hardware transmit queues: one queue for
2823          * beacon frames and one data queue for each QoS
2824          * priority.  Note that hw functions handle resetting
2825          * these queues at the needed time.
2826          */
2827         ret = ath5k_beaconq_setup(ah);
2828         if (ret < 0) {
2829                 ATH5K_ERR(sc, "can't setup a beacon xmit queue\n");
2830                 goto err_desc;
2831         }
2832         sc->bhalq = ret;
2833         sc->cabq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_CAB, 0);
2834         if (IS_ERR(sc->cabq)) {
2835                 ATH5K_ERR(sc, "can't setup cab queue\n");
2836                 ret = PTR_ERR(sc->cabq);
2837                 goto err_bhal;
2838         }
2839
2840         /* 5211 and 5212 usually support 10 queues but we better rely on the
2841          * capability information */
2842         if (ah->ah_capabilities.cap_queues.q_tx_num >= 6) {
2843                 /* This order matches mac80211's queue priority, so we can
2844                 * directly use the mac80211 queue number without any mapping */
2845                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VO);
2846                 if (IS_ERR(txq)) {
2847                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2848                         ret = PTR_ERR(txq);
2849                         goto err_queues;
2850                 }
2851                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VI);
2852                 if (IS_ERR(txq)) {
2853                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2854                         ret = PTR_ERR(txq);
2855                         goto err_queues;
2856                 }
2857                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2858                 if (IS_ERR(txq)) {
2859                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2860                         ret = PTR_ERR(txq);
2861                         goto err_queues;
2862                 }
2863                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BK);
2864                 if (IS_ERR(txq)) {
2865                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2866                         ret = PTR_ERR(txq);
2867                         goto err_queues;
2868                 }
2869                 hw->queues = 4;
2870         } else {
2871                 /* older hardware (5210) can only support one data queue */
2872                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2873                 if (IS_ERR(txq)) {
2874                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2875                         ret = PTR_ERR(txq);
2876                         goto err_queues;
2877                 }
2878                 hw->queues = 1;
2879         }
2880
2881         tasklet_init(&sc->rxtq, ath5k_tasklet_rx, (unsigned long)sc);
2882         tasklet_init(&sc->txtq, ath5k_tasklet_tx, (unsigned long)sc);
2883         tasklet_init(&sc->calib, ath5k_tasklet_calibrate, (unsigned long)sc);
2884         tasklet_init(&sc->beacontq, ath5k_tasklet_beacon, (unsigned long)sc);
2885         tasklet_init(&sc->ani_tasklet, ath5k_tasklet_ani, (unsigned long)sc);
2886
2887         INIT_WORK(&sc->reset_work, ath5k_reset_work);
2888         INIT_DELAYED_WORK(&sc->tx_complete_work, ath5k_tx_complete_poll_work);
2889
2890         ret = ath5k_hw_common(ah)->bus_ops->eeprom_read_mac(ah, mac);
2891         if (ret) {
2892                 ATH5K_ERR(sc, "unable to read address from EEPROM\n");
2893                 goto err_queues;
2894         }
2895
2896         SET_IEEE80211_PERM_ADDR(hw, mac);
2897         memcpy(&sc->lladdr, mac, ETH_ALEN);
2898         /* All MAC address bits matter for ACKs */
2899         ath5k_update_bssid_mask_and_opmode(sc, NULL);
2900
2901         regulatory->current_rd = ah->ah_capabilities.cap_eeprom.ee_regdomain;
2902         ret = ath_regd_init(regulatory, hw->wiphy, ath5k_reg_notifier);
2903         if (ret) {
2904                 ATH5K_ERR(sc, "can't initialize regulatory system\n");
2905                 goto err_queues;
2906         }
2907
2908         ret = ieee80211_register_hw(hw);
2909         if (ret) {
2910                 ATH5K_ERR(sc, "can't register ieee80211 hw\n");
2911                 goto err_queues;
2912         }
2913
2914         if (!ath_is_world_regd(regulatory))
2915                 regulatory_hint(hw->wiphy, regulatory->alpha2);
2916
2917         ath5k_init_leds(sc);
2918
2919         ath5k_sysfs_register(sc);
2920
2921         return 0;
2922 err_queues:
2923         ath5k_txq_release(sc);
2924 err_bhal:
2925         ath5k_hw_release_tx_queue(ah, sc->bhalq);
2926 err_desc:
2927         ath5k_desc_free(sc);
2928 err:
2929         return ret;
2930 }
2931
2932 void
2933 ath5k_deinit_softc(struct ath5k_softc *sc)
2934 {
2935         struct ieee80211_hw *hw = sc->hw;
2936
2937         /*
2938          * NB: the order of these is important:
2939          * o call the 802.11 layer before detaching ath5k_hw to
2940          *   ensure callbacks into the driver to delete global
2941          *   key cache entries can be handled
2942          * o reclaim the tx queue data structures after calling
2943          *   the 802.11 layer as we'll get called back to reclaim
2944          *   node state and potentially want to use them
2945          * o to cleanup the tx queues the hal is called, so detach
2946          *   it last
2947          * XXX: ??? detach ath5k_hw ???
2948          * Other than that, it's straightforward...
2949          */
2950         ieee80211_unregister_hw(hw);
2951         ath5k_desc_free(sc);
2952         ath5k_txq_release(sc);
2953         ath5k_hw_release_tx_queue(sc->ah, sc->bhalq);
2954         ath5k_unregister_leds(sc);
2955
2956         ath5k_sysfs_unregister(sc);
2957         /*
2958          * NB: can't reclaim these until after ieee80211_ifdetach
2959          * returns because we'll get called back to reclaim node
2960          * state and potentially want to use them.
2961          */
2962         ath5k_hw_deinit(sc->ah);
2963         free_irq(sc->irq, sc);
2964 }
2965
2966 bool
2967 ath5k_any_vif_assoc(struct ath5k_softc *sc)
2968 {
2969         struct ath5k_vif_iter_data iter_data;
2970         iter_data.hw_macaddr = NULL;
2971         iter_data.any_assoc = false;
2972         iter_data.need_set_hw_addr = false;
2973         iter_data.found_active = true;
2974
2975         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath5k_vif_iter,
2976                                                    &iter_data);
2977         return iter_data.any_assoc;
2978 }
2979
2980 void
2981 ath5k_set_beacon_filter(struct ieee80211_hw *hw, bool enable)
2982 {
2983         struct ath5k_softc *sc = hw->priv;
2984         struct ath5k_hw *ah = sc->ah;
2985         u32 rfilt;
2986         rfilt = ath5k_hw_get_rx_filter(ah);
2987         if (enable)
2988                 rfilt |= AR5K_RX_FILTER_BEACON;
2989         else
2990                 rfilt &= ~AR5K_RX_FILTER_BEACON;
2991         ath5k_hw_set_rx_filter(ah, rfilt);
2992         sc->filter_flags = rfilt;
2993 }