drivers/net/wireless/ath/ath5k/base.c

   1 /*-
   2  * Copyright (c) 2002-2005 Sam Leffler, Errno Consulting
   3  * Copyright (c) 2004-2005 Atheros Communications, Inc.
   4  * Copyright (c) 2006 Devicescape Software, Inc.
   5  * Copyright (c) 2007 Jiri Slaby <jirislaby@gmail.com>
   6  * Copyright (c) 2007 Luis R. Rodriguez <mcgrof@winlab.rutgers.edu>
   7  *
   8  * All rights reserved.
   9  *
  10  * Redistribution and use in source and binary forms, with or without
  11  * modification, are permitted provided that the following conditions
  12  * are met:
  13  * 1. Redistributions of source code must retain the above copyright
  14  *    notice, this list of conditions and the following disclaimer,
  15  *    without modification.
  16  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
  17  *    similar to the "NO WARRANTY" disclaimer below ("Disclaimer") and any
  18  *    redistribution must be conditioned upon including a substantially
  19  *    similar Disclaimer requirement for further binary redistribution.
  20  * 3. Neither the names of the above-listed copyright holders nor the names
  21  *    of any contributors may be used to endorse or promote products derived
  22  *    from this software without specific prior written permission.
  23  *
  24  * Alternatively, this software may be distributed under the terms of the
  25  * GNU General Public License ("GPL") version 2 as published by the Free
  26  * Software Foundation.
  27  *
  28  * NO WARRANTY
  29  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  30  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  31  * LIMITED TO, THE IMPLIED WARRANTIES OF NONINFRINGEMENT, MERCHANTIBILITY
  32  * AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL
  33  * THE COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY,
  34  * OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  35  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  36  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER
  37  * IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  38  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  39  * THE POSSIBILITY OF SUCH DAMAGES.
  40  *
  41  */
  42
  43 #include <linux/module.h>
  44 #include <linux/delay.h>
  45 #include <linux/dma-mapping.h>
  46 #include <linux/hardirq.h>
  47 #include <linux/if.h>
  48 #include <linux/io.h>
  49 #include <linux/netdevice.h>
  50 #include <linux/cache.h>
  51 #include <linux/ethtool.h>
  52 #include <linux/uaccess.h>
  53 #include <linux/slab.h>
  54 #include <linux/etherdevice.h>
  55
  56 #include <net/ieee80211_radiotap.h>
  57
  58 #include <asm/unaligned.h>
  59
  60 #include "base.h"
  61 #include "reg.h"
  62 #include "debug.h"
  63 #include "ani.h"
  64
  65 #define CREATE_TRACE_POINTS
  66 #include "trace.h"
  67
  68 int ath5k_modparam_nohwcrypt;
  69 module_param_named(nohwcrypt, ath5k_modparam_nohwcrypt, bool, S_IRUGO);
  70 MODULE_PARM_DESC(nohwcrypt, "Disable hardware encryption.");
  71
  72 static int modparam_all_channels;
  73 module_param_named(all_channels, modparam_all_channels, bool, S_IRUGO);
  74 MODULE_PARM_DESC(all_channels, "Expose all channels the device can use.");
  75
  76 static int modparam_fastchanswitch;
  77 module_param_named(fastchanswitch, modparam_fastchanswitch, bool, S_IRUGO);
  78 MODULE_PARM_DESC(fastchanswitch, "Enable fast channel switching for AR2413/AR5413 radios.");
  79
  80
  81 /* Module info */
  82 MODULE_AUTHOR("Jiri Slaby");
  83 MODULE_AUTHOR("Nick Kossifidis");
  84 MODULE_DESCRIPTION("Support for 5xxx series of Atheros 802.11 wireless LAN cards.");
  85 MODULE_SUPPORTED_DEVICE("Atheros 5xxx WLAN cards");
  86 MODULE_LICENSE("Dual BSD/GPL");
  87
  88 static int ath5k_init(struct ieee80211_hw *hw);
  89 static int ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
  90                                                                 bool skip_pcu);
  91
  92 /* Known SREVs */
  93 static const struct ath5k_srev_name srev_names[] = {
  94 #ifdef CONFIG_ATHEROS_AR231X
  95         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R2 },
  96         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R7 },
  97         { "2313",       AR5K_VERSION_MAC,       AR5K_SREV_AR2313_R8 },
  98         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R6 },
  99         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R7 },
 100         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R1 },
 101         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R2 },
 102 #else
 103         { "5210",       AR5K_VERSION_MAC,       AR5K_SREV_AR5210 },
 104         { "5311",       AR5K_VERSION_MAC,       AR5K_SREV_AR5311 },
 105         { "5311A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311A },
 106         { "5311B",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311B },
 107         { "5211",       AR5K_VERSION_MAC,       AR5K_SREV_AR5211 },
 108         { "5212",       AR5K_VERSION_MAC,       AR5K_SREV_AR5212 },
 109         { "5213",       AR5K_VERSION_MAC,       AR5K_SREV_AR5213 },
 110         { "5213A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5213A },
 111         { "2413",       AR5K_VERSION_MAC,       AR5K_SREV_AR2413 },
 112         { "2414",       AR5K_VERSION_MAC,       AR5K_SREV_AR2414 },
 113         { "5424",       AR5K_VERSION_MAC,       AR5K_SREV_AR5424 },
 114         { "5413",       AR5K_VERSION_MAC,       AR5K_SREV_AR5413 },
 115         { "5414",       AR5K_VERSION_MAC,       AR5K_SREV_AR5414 },
 116         { "2415",       AR5K_VERSION_MAC,       AR5K_SREV_AR2415 },
 117         { "5416",       AR5K_VERSION_MAC,       AR5K_SREV_AR5416 },
 118         { "5418",       AR5K_VERSION_MAC,       AR5K_SREV_AR5418 },
 119         { "2425",       AR5K_VERSION_MAC,       AR5K_SREV_AR2425 },
 120         { "2417",       AR5K_VERSION_MAC,       AR5K_SREV_AR2417 },
 121 #endif
 122         { "xxxxx",      AR5K_VERSION_MAC,       AR5K_SREV_UNKNOWN },
 123         { "5110",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5110 },
 124         { "5111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111 },
 125         { "5111A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111A },
 126         { "2111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2111 },
 127         { "5112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112 },
 128         { "5112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112A },
 129         { "5112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112B },
 130         { "2112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112 },
 131         { "2112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112A },
 132         { "2112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112B },
 133         { "2413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2413 },
 134         { "5413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5413 },
 135         { "5424",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5424 },
 136         { "5133",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5133 },
 137 #ifdef CONFIG_ATHEROS_AR231X
 138         { "2316",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2316 },
 139         { "2317",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2317 },
 140 #endif
 141         { "xxxxx",      AR5K_VERSION_RAD,       AR5K_SREV_UNKNOWN },
 142 };
 143
 144 static const struct ieee80211_rate ath5k_rates[] = {
 145         { .bitrate = 10,
 146           .hw_value = ATH5K_RATE_CODE_1M, },
 147         { .bitrate = 20,
 148           .hw_value = ATH5K_RATE_CODE_2M,
 149           .hw_value_short = ATH5K_RATE_CODE_2M | AR5K_SET_SHORT_PREAMBLE,
 150           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 151         { .bitrate = 55,
 152           .hw_value = ATH5K_RATE_CODE_5_5M,
 153           .hw_value_short = ATH5K_RATE_CODE_5_5M | AR5K_SET_SHORT_PREAMBLE,
 154           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 155         { .bitrate = 110,
 156           .hw_value = ATH5K_RATE_CODE_11M,
 157           .hw_value_short = ATH5K_RATE_CODE_11M | AR5K_SET_SHORT_PREAMBLE,
 158           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 159         { .bitrate = 60,
 160           .hw_value = ATH5K_RATE_CODE_6M,
 161           .flags = 0 },
 162         { .bitrate = 90,
 163           .hw_value = ATH5K_RATE_CODE_9M,
 164           .flags = 0 },
 165         { .bitrate = 120,
 166           .hw_value = ATH5K_RATE_CODE_12M,
 167           .flags = 0 },
 168         { .bitrate = 180,
 169           .hw_value = ATH5K_RATE_CODE_18M,
 170           .flags = 0 },
 171         { .bitrate = 240,
 172           .hw_value = ATH5K_RATE_CODE_24M,
 173           .flags = 0 },
 174         { .bitrate = 360,
 175           .hw_value = ATH5K_RATE_CODE_36M,
 176           .flags = 0 },
 177         { .bitrate = 480,
 178           .hw_value = ATH5K_RATE_CODE_48M,
 179           .flags = 0 },
 180         { .bitrate = 540,
 181           .hw_value = ATH5K_RATE_CODE_54M,
 182           .flags = 0 },
 183         /* XR missing */
 184 };
 185
 186 static inline u64 ath5k_extend_tsf(struct ath5k_hw *ah, u32 rstamp)
 187 {
 188         u64 tsf = ath5k_hw_get_tsf64(ah);
 189
 190         if ((tsf & 0x7fff) < rstamp)
 191                 tsf -= 0x8000;
 192
 193         return (tsf & ~0x7fff) | rstamp;
 194 }
 195
 196 const char *
 197 ath5k_chip_name(enum ath5k_srev_type type, u_int16_t val)
 198 {
 199         const char *name = "xxxxx";
 200         unsigned int i;
 201
 202         for (i = 0; i < ARRAY_SIZE(srev_names); i++) {
 203                 if (srev_names[i].sr_type != type)
 204                         continue;
 205
 206                 if ((val & 0xf0) == srev_names[i].sr_val)
 207                         name = srev_names[i].sr_name;
 208
 209                 if ((val & 0xff) == srev_names[i].sr_val) {
 210                         name = srev_names[i].sr_name;
 211                         break;
 212                 }
 213         }
 214
 215         return name;
 216 }
 217 static unsigned int ath5k_ioread32(void *hw_priv, u32 reg_offset)
 218 {
 219         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
 220         return ath5k_hw_reg_read(ah, reg_offset);
 221 }
 222
 223 static void ath5k_iowrite32(void *hw_priv, u32 val, u32 reg_offset)
 224 {
 225         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
 226         ath5k_hw_reg_write(ah, val, reg_offset);
 227 }
 228
 229 static const struct ath_ops ath5k_common_ops = {
 230         .read = ath5k_ioread32,
 231         .write = ath5k_iowrite32,
 232 };
 233
 234 /***********************\
 235 * Driver Initialization *
 236 \***********************/
 237
 238 static int ath5k_reg_notifier(struct wiphy *wiphy, struct regulatory_request *request)
 239 {
 240         struct ieee80211_hw *hw = wiphy_to_ieee80211_hw(wiphy);
 241         struct ath5k_softc *sc = hw->priv;
 242         struct ath_regulatory *regulatory = ath5k_hw_regulatory(sc->ah);
 243
 244         return ath_reg_notifier_apply(wiphy, request, regulatory);
 245 }
 246
 247 /********************\
 248 * Channel/mode setup *
 249 \********************/
 250
 251 /*
 252  * Returns true for the channel numbers used without all_channels modparam.
 253  */
 254 static bool ath5k_is_standard_channel(short chan, enum ieee80211_band band)
 255 {
 256         if (band == IEEE80211_BAND_2GHZ && chan <= 14)
 257                 return true;
 258
 259         return  /* UNII 1,2 */
 260                 (((chan & 3) == 0 && chan >= 36 && chan <= 64) ||
 261                 /* midband */
 262                 ((chan & 3) == 0 && chan >= 100 && chan <= 140) ||
 263                 /* UNII-3 */
 264                 ((chan & 3) == 1 && chan >= 149 && chan <= 165) ||
 265                 /* 802.11j 5.030-5.080 GHz (20MHz) */
 266                 (chan == 8 || chan == 12 || chan == 16) ||
 267                 /* 802.11j 4.9GHz (20MHz) */
 268                 (chan == 184 || chan == 188 || chan == 192 || chan == 196));
 269 }
 270
 271 static unsigned int
 272 ath5k_setup_channels(struct ath5k_hw *ah, struct ieee80211_channel *channels,
 273                 unsigned int mode, unsigned int max)
 274 {
 275         unsigned int count, size, chfreq, freq, ch;
 276         enum ieee80211_band band;
 277
 278         switch (mode) {
 279         case AR5K_MODE_11A:
 280                 /* 1..220, but 2GHz frequencies are filtered by check_channel */
 281                 size = 220;
 282                 chfreq = CHANNEL_5GHZ;
 283                 band = IEEE80211_BAND_5GHZ;
 284                 break;
 285         case AR5K_MODE_11B:
 286         case AR5K_MODE_11G:
 287                 size = 26;
 288                 chfreq = CHANNEL_2GHZ;
 289                 band = IEEE80211_BAND_2GHZ;
 290                 break;
 291         default:
 292                 ATH5K_WARN(ah->ah_sc, "bad mode, not copying channels\n");
 293                 return 0;
 294         }
 295
 296         count = 0;
 297         for (ch = 1; ch <= size && count < max; ch++) {
 298                 freq = ieee80211_channel_to_frequency(ch, band);
 299
 300                 if (freq == 0) /* mapping failed - not a standard channel */
 301                         continue;
 302
 303                 /* Check if channel is supported by the chipset */
 304                 if (!ath5k_channel_ok(ah, freq, chfreq))
 305                         continue;
 306
 307                 if (!modparam_all_channels &&
 308                     !ath5k_is_standard_channel(ch, band))
 309                         continue;
 310
 311                 /* Write channel info and increment counter */
 312                 channels[count].center_freq = freq;
 313                 channels[count].band = band;
 314                 switch (mode) {
 315                 case AR5K_MODE_11A:
 316                 case AR5K_MODE_11G:
 317                         channels[count].hw_value = chfreq | CHANNEL_OFDM;
 318                         break;
 319                 case AR5K_MODE_11B:
 320                         channels[count].hw_value = CHANNEL_B;
 321                 }
 322
 323                 count++;
 324         }
 325
 326         return count;
 327 }
 328
 329 static void
 330 ath5k_setup_rate_idx(struct ath5k_softc *sc, struct ieee80211_supported_band *b)
 331 {
 332         u8 i;
 333
 334         for (i = 0; i < AR5K_MAX_RATES; i++)
 335                 sc->rate_idx[b->band][i] = -1;
 336
 337         for (i = 0; i < b->n_bitrates; i++) {
 338                 sc->rate_idx[b->band][b->bitrates[i].hw_value] = i;
 339                 if (b->bitrates[i].hw_value_short)
 340                         sc->rate_idx[b->band][b->bitrates[i].hw_value_short] = i;
 341         }
 342 }
 343
 344 static int
 345 ath5k_setup_bands(struct ieee80211_hw *hw)
 346 {
 347         struct ath5k_softc *sc = hw->priv;
 348         struct ath5k_hw *ah = sc->ah;
 349         struct ieee80211_supported_band *sband;
 350         int max_c, count_c = 0;
 351         int i;
 352
 353         BUILD_BUG_ON(ARRAY_SIZE(sc->sbands) < IEEE80211_NUM_BANDS);
 354         max_c = ARRAY_SIZE(sc->channels);
 355
 356         /* 2GHz band */
 357         sband = &sc->sbands[IEEE80211_BAND_2GHZ];
 358         sband->band = IEEE80211_BAND_2GHZ;
 359         sband->bitrates = &sc->rates[IEEE80211_BAND_2GHZ][0];
 360
 361         if (test_bit(AR5K_MODE_11G, sc->ah->ah_capabilities.cap_mode)) {
 362                 /* G mode */
 363                 memcpy(sband->bitrates, &ath5k_rates[0],
 364                        sizeof(struct ieee80211_rate) * 12);
 365                 sband->n_bitrates = 12;
 366
 367                 sband->channels = sc->channels;
 368                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
 369                                         AR5K_MODE_11G, max_c);
 370
 371                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
 372                 count_c = sband->n_channels;
 373                 max_c -= count_c;
 374         } else if (test_bit(AR5K_MODE_11B, sc->ah->ah_capabilities.cap_mode)) {
 375                 /* B mode */
 376                 memcpy(sband->bitrates, &ath5k_rates[0],
 377                        sizeof(struct ieee80211_rate) * 4);
 378                 sband->n_bitrates = 4;
 379
 380                 /* 5211 only supports B rates and uses 4bit rate codes
 381                  * (e.g normally we have 0x1B for 1M, but on 5211 we have 0x0B)
 382                  * fix them up here:
 383                  */
 384                 if (ah->ah_version == AR5K_AR5211) {
 385                         for (i = 0; i < 4; i++) {
 386                                 sband->bitrates[i].hw_value =
 387                                         sband->bitrates[i].hw_value & 0xF;
 388                                 sband->bitrates[i].hw_value_short =
 389                                         sband->bitrates[i].hw_value_short & 0xF;
 390                         }
 391                 }
 392
 393                 sband->channels = sc->channels;
 394                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
 395                                         AR5K_MODE_11B, max_c);
 396
 397                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
 398                 count_c = sband->n_channels;
 399                 max_c -= count_c;
 400         }
 401         ath5k_setup_rate_idx(sc, sband);
 402
 403         /* 5GHz band, A mode */
 404         if (test_bit(AR5K_MODE_11A, sc->ah->ah_capabilities.cap_mode)) {
 405                 sband = &sc->sbands[IEEE80211_BAND_5GHZ];
 406                 sband->band = IEEE80211_BAND_5GHZ;
 407                 sband->bitrates = &sc->rates[IEEE80211_BAND_5GHZ][0];
 408
 409                 memcpy(sband->bitrates, &ath5k_rates[4],
 410                        sizeof(struct ieee80211_rate) * 8);
 411                 sband->n_bitrates = 8;
 412
 413                 sband->channels = &sc->channels[count_c];
 414                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
 415                                         AR5K_MODE_11A, max_c);
 416
 417                 hw->wiphy->bands[IEEE80211_BAND_5GHZ] = sband;
 418         }
 419         ath5k_setup_rate_idx(sc, sband);
 420
 421         ath5k_debug_dump_bands(sc);
 422
 423         return 0;
 424 }
 425
 426 /*
 427  * Set/change channels. We always reset the chip.
 428  * To accomplish this we must first cleanup any pending DMA,
 429  * then restart stuff after a la  ath5k_init.
 430  *
 431  * Called with sc->lock.
 432  */
 433 int
 434 ath5k_chan_set(struct ath5k_softc *sc, struct ieee80211_channel *chan)
 435 {
 436         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
 437                   "channel set, resetting (%u -> %u MHz)\n",
 438                   sc->curchan->center_freq, chan->center_freq);
 439
 440         /*
 441          * To switch channels clear any pending DMA operations;
 442          * wait long enough for the RX fifo to drain, reset the
 443          * hardware at the new frequency, and then re-enable
 444          * the relevant bits of the h/w.
 445          */
 446         return ath5k_reset(sc, chan, true);
 447 }
 448
 449 void ath5k_vif_iter(void *data, u8 *mac, struct ieee80211_vif *vif)
 450 {
 451         struct ath5k_vif_iter_data *iter_data = data;
 452         int i;
 453         struct ath5k_vif *avf = (void *)vif->drv_priv;
 454
 455         if (iter_data->hw_macaddr)
 456                 for (i = 0; i < ETH_ALEN; i++)
 457                         iter_data->mask[i] &=
 458                                 ~(iter_data->hw_macaddr[i] ^ mac[i]);
 459
 460         if (!iter_data->found_active) {
 461                 iter_data->found_active = true;
 462                 memcpy(iter_data->active_mac, mac, ETH_ALEN);
 463         }
 464
 465         if (iter_data->need_set_hw_addr && iter_data->hw_macaddr)
 466                 if (compare_ether_addr(iter_data->hw_macaddr, mac) == 0)
 467                         iter_data->need_set_hw_addr = false;
 468
 469         if (!iter_data->any_assoc) {
 470                 if (avf->assoc)
 471                         iter_data->any_assoc = true;
 472         }
 473
 474         /* Calculate combined mode - when APs are active, operate in AP mode.
 475          * Otherwise use the mode of the new interface. This can currently
 476          * only deal with combinations of APs and STAs. Only one ad-hoc
 477          * interfaces is allowed.
 478          */
 479         if (avf->opmode == NL80211_IFTYPE_AP)
 480                 iter_data->opmode = NL80211_IFTYPE_AP;
 481         else {
 482                 if (avf->opmode == NL80211_IFTYPE_STATION)
 483                         iter_data->n_stas++;
 484                 if (iter_data->opmode == NL80211_IFTYPE_UNSPECIFIED)
 485                         iter_data->opmode = avf->opmode;
 486         }
 487 }
 488
 489 void
 490 ath5k_update_bssid_mask_and_opmode(struct ath5k_softc *sc,
 491                                    struct ieee80211_vif *vif)
 492 {
 493         struct ath_common *common = ath5k_hw_common(sc->ah);
 494         struct ath5k_vif_iter_data iter_data;
 495         u32 rfilt;
 496
 497         /*
 498          * Use the hardware MAC address as reference, the hardware uses it
 499          * together with the BSSID mask when matching addresses.
 500          */
 501         iter_data.hw_macaddr = common->macaddr;
 502         memset(&iter_data.mask, 0xff, ETH_ALEN);
 503         iter_data.found_active = false;
 504         iter_data.need_set_hw_addr = true;
 505         iter_data.opmode = NL80211_IFTYPE_UNSPECIFIED;
 506         iter_data.n_stas = 0;
 507
 508         if (vif)
 509                 ath5k_vif_iter(&iter_data, vif->addr, vif);
 510
 511         /* Get list of all active MAC addresses */
 512         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath5k_vif_iter,
 513                                                    &iter_data);
 514         memcpy(sc->bssidmask, iter_data.mask, ETH_ALEN);
 515
 516         sc->opmode = iter_data.opmode;
 517         if (sc->opmode == NL80211_IFTYPE_UNSPECIFIED)
 518                 /* Nothing active, default to station mode */
 519                 sc->opmode = NL80211_IFTYPE_STATION;
 520
 521         ath5k_hw_set_opmode(sc->ah, sc->opmode);
 522         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "mode setup opmode %d (%s)\n",
 523                   sc->opmode, ath_opmode_to_string(sc->opmode));
 524
 525         if (iter_data.need_set_hw_addr && iter_data.found_active)
 526                 ath5k_hw_set_lladdr(sc->ah, iter_data.active_mac);
 527
 528         if (ath5k_hw_hasbssidmask(sc->ah))
 529                 ath5k_hw_set_bssid_mask(sc->ah, sc->bssidmask);
 530
 531         /* Set up RX Filter */
 532         if (iter_data.n_stas > 1) {
 533                 /* If you have multiple STA interfaces connected to
 534                  * different APs, ARPs are not received (most of the time?)
 535                  * Enabling PROMISC appears to fix that probem.
 536                  */
 537                 sc->filter_flags |= AR5K_RX_FILTER_PROM;
 538         }
 539
 540         rfilt = sc->filter_flags;
 541         ath5k_hw_set_rx_filter(sc->ah, rfilt);
 542         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "RX filter 0x%x\n", rfilt);
 543 }
 544
 545 static inline int
 546 ath5k_hw_to_driver_rix(struct ath5k_softc *sc, int hw_rix)
 547 {
 548         int rix;
 549
 550         /* return base rate on errors */
 551         if (WARN(hw_rix < 0 || hw_rix >= AR5K_MAX_RATES,
 552                         "hw_rix out of bounds: %x\n", hw_rix))
 553                 return 0;
 554
 555         rix = sc->rate_idx[sc->curchan->band][hw_rix];
 556         if (WARN(rix < 0, "invalid hw_rix: %x\n", hw_rix))
 557                 rix = 0;
 558
 559         return rix;
 560 }
 561
 562 /***************\
 563 * Buffers setup *
 564 \***************/
 565
 566 static
 567 struct sk_buff *ath5k_rx_skb_alloc(struct ath5k_softc *sc, dma_addr_t *skb_addr)
 568 {
 569         struct ath_common *common = ath5k_hw_common(sc->ah);
 570         struct sk_buff *skb;
 571
 572         /*
 573          * Allocate buffer with headroom_needed space for the
 574          * fake physical layer header at the start.
 575          */
 576         skb = ath_rxbuf_alloc(common,
 577                               common->rx_bufsize,
 578                               GFP_ATOMIC);
 579
 580         if (!skb) {
 581                 ATH5K_ERR(sc, "can't alloc skbuff of size %u\n",
 582                                 common->rx_bufsize);
 583                 return NULL;
 584         }
 585
 586         *skb_addr = dma_map_single(sc->dev,
 587                                    skb->data, common->rx_bufsize,
 588                                    DMA_FROM_DEVICE);
 589
 590         if (unlikely(dma_mapping_error(sc->dev, *skb_addr))) {
 591                 ATH5K_ERR(sc, "%s: DMA mapping failed\n", __func__);
 592                 dev_kfree_skb(skb);
 593                 return NULL;
 594         }
 595         return skb;
 596 }
 597
 598 static int
 599 ath5k_rxbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
 600 {
 601         struct ath5k_hw *ah = sc->ah;
 602         struct sk_buff *skb = bf->skb;
 603         struct ath5k_desc *ds;
 604         int ret;
 605
 606         if (!skb) {
 607                 skb = ath5k_rx_skb_alloc(sc, &bf->skbaddr);
 608                 if (!skb)
 609                         return -ENOMEM;
 610                 bf->skb = skb;
 611         }
 612
 613         /*
 614          * Setup descriptors.  For receive we always terminate
 615          * the descriptor list with a self-linked entry so we'll
 616          * not get overrun under high load (as can happen with a
 617          * 5212 when ANI processing enables PHY error frames).
 618          *
 619          * To ensure the last descriptor is self-linked we create
 620          * each descriptor as self-linked and add it to the end.  As
 621          * each additional descriptor is added the previous self-linked
 622          * entry is "fixed" naturally.  This should be safe even
 623          * if DMA is happening.  When processing RX interrupts we
 624          * never remove/process the last, self-linked, entry on the
 625          * descriptor list.  This ensures the hardware always has
 626          * someplace to write a new frame.
 627          */
 628         ds = bf->desc;
 629         ds->ds_link = bf->daddr;        /* link to self */
 630         ds->ds_data = bf->skbaddr;
 631         ret = ath5k_hw_setup_rx_desc(ah, ds, ah->common.rx_bufsize, 0);
 632         if (ret) {
 633                 ATH5K_ERR(sc, "%s: could not setup RX desc\n", __func__);
 634                 return ret;
 635         }
 636
 637         if (sc->rxlink != NULL)
 638                 *sc->rxlink = bf->daddr;
 639         sc->rxlink = &ds->ds_link;
 640         return 0;
 641 }
 642
 643 static enum ath5k_pkt_type get_hw_packet_type(struct sk_buff *skb)
 644 {
 645         struct ieee80211_hdr *hdr;
 646         enum ath5k_pkt_type htype;
 647         __le16 fc;
 648
 649         hdr = (struct ieee80211_hdr *)skb->data;
 650         fc = hdr->frame_control;
 651
 652         if (ieee80211_is_beacon(fc))
 653                 htype = AR5K_PKT_TYPE_BEACON;
 654         else if (ieee80211_is_probe_resp(fc))
 655                 htype = AR5K_PKT_TYPE_PROBE_RESP;
 656         else if (ieee80211_is_atim(fc))
 657                 htype = AR5K_PKT_TYPE_ATIM;
 658         else if (ieee80211_is_pspoll(fc))
 659                 htype = AR5K_PKT_TYPE_PSPOLL;
 660         else
 661                 htype = AR5K_PKT_TYPE_NORMAL;
 662
 663         return htype;
 664 }
 665
 666 static int
 667 ath5k_txbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf,
 668                   struct ath5k_txq *txq, int padsize)
 669 {
 670         struct ath5k_hw *ah = sc->ah;
 671         struct ath5k_desc *ds = bf->desc;
 672         struct sk_buff *skb = bf->skb;
 673         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
 674         unsigned int pktlen, flags, keyidx = AR5K_TXKEYIX_INVALID;
 675         struct ieee80211_rate *rate;
 676         unsigned int mrr_rate[3], mrr_tries[3];
 677         int i, ret;
 678         u16 hw_rate;
 679         u16 cts_rate = 0;
 680         u16 duration = 0;
 681         u8 rc_flags;
 682
 683         flags = AR5K_TXDESC_INTREQ | AR5K_TXDESC_CLRDMASK;
 684
 685         /* XXX endianness */
 686         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
 687                         DMA_TO_DEVICE);
 688
 689         rate = ieee80211_get_tx_rate(sc->hw, info);
 690         if (!rate) {
 691                 ret = -EINVAL;
 692                 goto err_unmap;
 693         }
 694
 695         if (info->flags & IEEE80211_TX_CTL_NO_ACK)
 696                 flags |= AR5K_TXDESC_NOACK;
 697
 698         rc_flags = info->control.rates[0].flags;
 699         hw_rate = (rc_flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE) ?
 700                 rate->hw_value_short : rate->hw_value;
 701
 702         pktlen = skb->len;
 703
 704         /* FIXME: If we are in g mode and rate is a CCK rate
 705          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
 706          * from tx power (value is in dB units already) */
 707         if (info->control.hw_key) {
 708                 keyidx = info->control.hw_key->hw_key_idx;
 709                 pktlen += info->control.hw_key->icv_len;
 710         }
 711         if (rc_flags & IEEE80211_TX_RC_USE_RTS_CTS) {
 712                 flags |= AR5K_TXDESC_RTSENA;
 713                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
 714                 duration = le16_to_cpu(ieee80211_rts_duration(sc->hw,
 715                         info->control.vif, pktlen, info));
 716         }
 717         if (rc_flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
 718                 flags |= AR5K_TXDESC_CTSENA;
 719                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
 720                 duration = le16_to_cpu(ieee80211_ctstoself_duration(sc->hw,
 721                         info->control.vif, pktlen, info));
 722         }
 723         ret = ah->ah_setup_tx_desc(ah, ds, pktlen,
 724                 ieee80211_get_hdrlen_from_skb(skb), padsize,
 725                 get_hw_packet_type(skb),
 726                 (sc->power_level * 2),
 727                 hw_rate,
 728                 info->control.rates[0].count, keyidx, ah->ah_tx_ant, flags,
 729                 cts_rate, duration);
 730         if (ret)
 731                 goto err_unmap;
 732
 733         memset(mrr_rate, 0, sizeof(mrr_rate));
 734         memset(mrr_tries, 0, sizeof(mrr_tries));
 735         for (i = 0; i < 3; i++) {
 736                 rate = ieee80211_get_alt_retry_rate(sc->hw, info, i);
 737                 if (!rate)
 738                         break;
 739
 740                 mrr_rate[i] = rate->hw_value;
 741                 mrr_tries[i] = info->control.rates[i + 1].count;
 742         }
 743
 744         ath5k_hw_setup_mrr_tx_desc(ah, ds,
 745                 mrr_rate[0], mrr_tries[0],
 746                 mrr_rate[1], mrr_tries[1],
 747                 mrr_rate[2], mrr_tries[2]);
 748
 749         ds->ds_link = 0;
 750         ds->ds_data = bf->skbaddr;
 751
 752         spin_lock_bh(&txq->lock);
 753         list_add_tail(&bf->list, &txq->q);
 754         txq->txq_len++;
 755         if (txq->link == NULL) /* is this first packet? */
 756                 ath5k_hw_set_txdp(ah, txq->qnum, bf->daddr);
 757         else /* no, so only link it */
 758                 *txq->link = bf->daddr;
 759
 760         txq->link = &ds->ds_link;
 761         ath5k_hw_start_tx_dma(ah, txq->qnum);
 762         mmiowb();
 763         spin_unlock_bh(&txq->lock);
 764
 765         return 0;
 766 err_unmap:
 767         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
 768         return ret;
 769 }
 770
 771 /*******************\
 772 * Descriptors setup *
 773 \*******************/
 774
 775 static int
 776 ath5k_desc_alloc(struct ath5k_softc *sc)
 777 {
 778         struct ath5k_desc *ds;
 779         struct ath5k_buf *bf;
 780         dma_addr_t da;
 781         unsigned int i;
 782         int ret;
 783
 784         /* allocate descriptors */
 785         sc->desc_len = sizeof(struct ath5k_desc) *
 786                         (ATH_TXBUF + ATH_RXBUF + ATH_BCBUF + 1);
 787
 788         sc->desc = dma_alloc_coherent(sc->dev, sc->desc_len,
 789                                 &sc->desc_daddr, GFP_KERNEL);
 790         if (sc->desc == NULL) {
 791                 ATH5K_ERR(sc, "can't allocate descriptors\n");
 792                 ret = -ENOMEM;
 793                 goto err;
 794         }
 795         ds = sc->desc;
 796         da = sc->desc_daddr;
 797         ATH5K_DBG(sc, ATH5K_DEBUG_ANY, "DMA map: %p (%zu) -> %llx\n",
 798                 ds, sc->desc_len, (unsigned long long)sc->desc_daddr);
 799
 800         bf = kcalloc(1 + ATH_TXBUF + ATH_RXBUF + ATH_BCBUF,
 801                         sizeof(struct ath5k_buf), GFP_KERNEL);
 802         if (bf == NULL) {
 803                 ATH5K_ERR(sc, "can't allocate bufptr\n");
 804                 ret = -ENOMEM;
 805                 goto err_free;
 806         }
 807         sc->bufptr = bf;
 808
 809         INIT_LIST_HEAD(&sc->rxbuf);
 810         for (i = 0; i < ATH_RXBUF; i++, bf++, ds++, da += sizeof(*ds)) {
 811                 bf->desc = ds;
 812                 bf->daddr = da;
 813                 list_add_tail(&bf->list, &sc->rxbuf);
 814         }
 815
 816         INIT_LIST_HEAD(&sc->txbuf);
 817         sc->txbuf_len = ATH_TXBUF;
 818         for (i = 0; i < ATH_TXBUF; i++, bf++, ds++,
 819                         da += sizeof(*ds)) {
 820                 bf->desc = ds;
 821                 bf->daddr = da;
 822                 list_add_tail(&bf->list, &sc->txbuf);
 823         }
 824
 825         /* beacon buffers */
 826         INIT_LIST_HEAD(&sc->bcbuf);
 827         for (i = 0; i < ATH_BCBUF; i++, bf++, ds++, da += sizeof(*ds)) {
 828                 bf->desc = ds;
 829                 bf->daddr = da;
 830                 list_add_tail(&bf->list, &sc->bcbuf);
 831         }
 832
 833         return 0;
 834 err_free:
 835         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
 836 err:
 837         sc->desc = NULL;
 838         return ret;
 839 }
 840
 841 void
 842 ath5k_txbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
 843 {
 844         BUG_ON(!bf);
 845         if (!bf->skb)
 846                 return;
 847         dma_unmap_single(sc->dev, bf->skbaddr, bf->skb->len,
 848                         DMA_TO_DEVICE);
 849         dev_kfree_skb_any(bf->skb);
 850         bf->skb = NULL;
 851         bf->skbaddr = 0;
 852         bf->desc->ds_data = 0;
 853 }
 854
 855 void
 856 ath5k_rxbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
 857 {
 858         struct ath5k_hw *ah = sc->ah;
 859         struct ath_common *common = ath5k_hw_common(ah);
 860
 861         BUG_ON(!bf);
 862         if (!bf->skb)
 863                 return;
 864         dma_unmap_single(sc->dev, bf->skbaddr, common->rx_bufsize,
 865                         DMA_FROM_DEVICE);
 866         dev_kfree_skb_any(bf->skb);
 867         bf->skb = NULL;
 868         bf->skbaddr = 0;
 869         bf->desc->ds_data = 0;
 870 }
 871
 872 static void
 873 ath5k_desc_free(struct ath5k_softc *sc)
 874 {
 875         struct ath5k_buf *bf;
 876
 877         list_for_each_entry(bf, &sc->txbuf, list)
 878                 ath5k_txbuf_free_skb(sc, bf);
 879         list_for_each_entry(bf, &sc->rxbuf, list)
 880                 ath5k_rxbuf_free_skb(sc, bf);
 881         list_for_each_entry(bf, &sc->bcbuf, list)
 882                 ath5k_txbuf_free_skb(sc, bf);
 883
 884         /* Free memory associated with all descriptors */
 885         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
 886         sc->desc = NULL;
 887         sc->desc_daddr = 0;
 888
 889         kfree(sc->bufptr);
 890         sc->bufptr = NULL;
 891 }
 892
 893
 894 /**************\
 895 * Queues setup *
 896 \**************/
 897
 898 static struct ath5k_txq *
 899 ath5k_txq_setup(struct ath5k_softc *sc,
 900                 int qtype, int subtype)
 901 {
 902         struct ath5k_hw *ah = sc->ah;
 903         struct ath5k_txq *txq;
 904         struct ath5k_txq_info qi = {
 905                 .tqi_subtype = subtype,
 906                 /* XXX: default values not correct for B and XR channels,
 907                  * but who cares? */
 908                 .tqi_aifs = AR5K_TUNE_AIFS,
 909                 .tqi_cw_min = AR5K_TUNE_CWMIN,
 910                 .tqi_cw_max = AR5K_TUNE_CWMAX
 911         };
 912         int qnum;
 913
 914         /*
 915          * Enable interrupts only for EOL and DESC conditions.
 916          * We mark tx descriptors to receive a DESC interrupt
 917          * when a tx queue gets deep; otherwise we wait for the
 918          * EOL to reap descriptors.  Note that this is done to
 919          * reduce interrupt load and this only defers reaping
 920          * descriptors, never transmitting frames.  Aside from
 921          * reducing interrupts this also permits more concurrency.
 922          * The only potential downside is if the tx queue backs
 923          * up in which case the top half of the kernel may backup
 924          * due to a lack of tx descriptors.
 925          */
 926         qi.tqi_flags = AR5K_TXQ_FLAG_TXEOLINT_ENABLE |
 927                                 AR5K_TXQ_FLAG_TXDESCINT_ENABLE;
 928         qnum = ath5k_hw_setup_tx_queue(ah, qtype, &qi);
 929         if (qnum < 0) {
 930                 /*
 931                  * NB: don't print a message, this happens
 932                  * normally on parts with too few tx queues
 933                  */
 934                 return ERR_PTR(qnum);
 935         }
 936         if (qnum >= ARRAY_SIZE(sc->txqs)) {
 937                 ATH5K_ERR(sc, "hw qnum %u out of range, max %tu!\n",
 938                         qnum, ARRAY_SIZE(sc->txqs));
 939                 ath5k_hw_release_tx_queue(ah, qnum);
 940                 return ERR_PTR(-EINVAL);
 941         }
 942         txq = &sc->txqs[qnum];
 943         if (!txq->setup) {
 944                 txq->qnum = qnum;
 945                 txq->link = NULL;
 946                 INIT_LIST_HEAD(&txq->q);
 947                 spin_lock_init(&txq->lock);
 948                 txq->setup = true;
 949                 txq->txq_len = 0;
 950                 txq->txq_max = ATH5K_TXQ_LEN_MAX;
 951                 txq->txq_poll_mark = false;
 952                 txq->txq_stuck = 0;
 953         }
 954         return &sc->txqs[qnum];
 955 }
 956
 957 static int
 958 ath5k_beaconq_setup(struct ath5k_hw *ah)
 959 {
 960         struct ath5k_txq_info qi = {
 961                 /* XXX: default values not correct for B and XR channels,
 962                  * but who cares? */
 963                 .tqi_aifs = AR5K_TUNE_AIFS,
 964                 .tqi_cw_min = AR5K_TUNE_CWMIN,
 965                 .tqi_cw_max = AR5K_TUNE_CWMAX,
 966                 /* NB: for dynamic turbo, don't enable any other interrupts */
 967                 .tqi_flags = AR5K_TXQ_FLAG_TXDESCINT_ENABLE
 968         };
 969
 970         return ath5k_hw_setup_tx_queue(ah, AR5K_TX_QUEUE_BEACON, &qi);
 971 }
 972
 973 static int
 974 ath5k_beaconq_config(struct ath5k_softc *sc)
 975 {
 976         struct ath5k_hw *ah = sc->ah;
 977         struct ath5k_txq_info qi;
 978         int ret;
 979
 980         ret = ath5k_hw_get_tx_queueprops(ah, sc->bhalq, &qi);
 981         if (ret)
 982                 goto err;
 983
 984         if (sc->opmode == NL80211_IFTYPE_AP ||
 985                 sc->opmode == NL80211_IFTYPE_MESH_POINT) {
 986                 /*
 987                  * Always burst out beacon and CAB traffic
 988                  * (aifs = cwmin = cwmax = 0)
 989                  */
 990                 qi.tqi_aifs = 0;
 991                 qi.tqi_cw_min = 0;
 992                 qi.tqi_cw_max = 0;
 993         } else if (sc->opmode == NL80211_IFTYPE_ADHOC) {
 994                 /*
 995                  * Adhoc mode; backoff between 0 and (2 * cw_min).
 996                  */
 997                 qi.tqi_aifs = 0;
 998                 qi.tqi_cw_min = 0;
 999                 qi.tqi_cw_max = 2 * AR5K_TUNE_CWMIN;
1000         }
1001
1002         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1003                 "beacon queueprops tqi_aifs:%d tqi_cw_min:%d tqi_cw_max:%d\n",
1004                 qi.tqi_aifs, qi.tqi_cw_min, qi.tqi_cw_max);
1005
1006         ret = ath5k_hw_set_tx_queueprops(ah, sc->bhalq, &qi);
1007         if (ret) {
1008                 ATH5K_ERR(sc, "%s: unable to update parameters for beacon "
1009                         "hardware queue!\n", __func__);
1010                 goto err;
1011         }
1012         ret = ath5k_hw_reset_tx_queue(ah, sc->bhalq); /* push to h/w */
1013         if (ret)
1014                 goto err;
1015
1016         /* reconfigure cabq with ready time to 80% of beacon_interval */
1017         ret = ath5k_hw_get_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1018         if (ret)
1019                 goto err;
1020
1021         qi.tqi_ready_time = (sc->bintval * 80) / 100;
1022         ret = ath5k_hw_set_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1023         if (ret)
1024                 goto err;
1025
1026         ret = ath5k_hw_reset_tx_queue(ah, AR5K_TX_QUEUE_ID_CAB);
1027 err:
1028         return ret;
1029 }
1030
1031 /**
1032  * ath5k_drain_tx_buffs - Empty tx buffers
1033  *
1034  * @sc The &struct ath5k_softc
1035  *
1036  * Empty tx buffers from all queues in preparation
1037  * of a reset or during shutdown.
1038  *
1039  * NB:  this assumes output has been stopped and
1040  *      we do not need to block ath5k_tx_tasklet
1041  */
1042 static void
1043 ath5k_drain_tx_buffs(struct ath5k_softc *sc)
1044 {
1045         struct ath5k_txq *txq;
1046         struct ath5k_buf *bf, *bf0;
1047         int i;
1048
1049         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
1050                 if (sc->txqs[i].setup) {
1051                         txq = &sc->txqs[i];
1052                         spin_lock_bh(&txq->lock);
1053                         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1054                                 ath5k_debug_printtxbuf(sc, bf);
1055
1056                                 ath5k_txbuf_free_skb(sc, bf);
1057
1058                                 spin_lock_bh(&sc->txbuflock);
1059                                 list_move_tail(&bf->list, &sc->txbuf);
1060                                 sc->txbuf_len++;
1061                                 txq->txq_len--;
1062                                 spin_unlock_bh(&sc->txbuflock);
1063                         }
1064                         txq->link = NULL;
1065                         txq->txq_poll_mark = false;
1066                         spin_unlock_bh(&txq->lock);
1067                 }
1068         }
1069 }
1070
1071 static void
1072 ath5k_txq_release(struct ath5k_softc *sc)
1073 {
1074         struct ath5k_txq *txq = sc->txqs;
1075         unsigned int i;
1076
1077         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++, txq++)
1078                 if (txq->setup) {
1079                         ath5k_hw_release_tx_queue(sc->ah, txq->qnum);
1080                         txq->setup = false;
1081                 }
1082 }
1083
1084
1085 /*************\
1086 * RX Handling *
1087 \*************/
1088
1089 /*
1090  * Enable the receive h/w following a reset.
1091  */
1092 static int
1093 ath5k_rx_start(struct ath5k_softc *sc)
1094 {
1095         struct ath5k_hw *ah = sc->ah;
1096         struct ath_common *common = ath5k_hw_common(ah);
1097         struct ath5k_buf *bf;
1098         int ret;
1099
1100         common->rx_bufsize = roundup(IEEE80211_MAX_FRAME_LEN, common->cachelsz);
1101
1102         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "cachelsz %u rx_bufsize %u\n",
1103                   common->cachelsz, common->rx_bufsize);
1104
1105         spin_lock_bh(&sc->rxbuflock);
1106         sc->rxlink = NULL;
1107         list_for_each_entry(bf, &sc->rxbuf, list) {
1108                 ret = ath5k_rxbuf_setup(sc, bf);
1109                 if (ret != 0) {
1110                         spin_unlock_bh(&sc->rxbuflock);
1111                         goto err;
1112                 }
1113         }
1114         bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1115         ath5k_hw_set_rxdp(ah, bf->daddr);
1116         spin_unlock_bh(&sc->rxbuflock);
1117
1118         ath5k_hw_start_rx_dma(ah);      /* enable recv descriptors */
1119         ath5k_update_bssid_mask_and_opmode(sc, NULL); /* set filters, etc. */
1120         ath5k_hw_start_rx_pcu(ah);      /* re-enable PCU/DMA engine */
1121
1122         return 0;
1123 err:
1124         return ret;
1125 }
1126
1127 /*
1128  * Disable the receive logic on PCU (DRU)
1129  * In preparation for a shutdown.
1130  *
1131  * Note: Doesn't stop rx DMA, ath5k_hw_dma_stop
1132  * does.
1133  */
1134 static void
1135 ath5k_rx_stop(struct ath5k_softc *sc)
1136 {
1137         struct ath5k_hw *ah = sc->ah;
1138
1139         ath5k_hw_set_rx_filter(ah, 0);  /* clear recv filter */
1140         ath5k_hw_stop_rx_pcu(ah);       /* disable PCU */
1141
1142         ath5k_debug_printrxbuffs(sc, ah);
1143 }
1144
1145 static unsigned int
1146 ath5k_rx_decrypted(struct ath5k_softc *sc, struct sk_buff *skb,
1147                    struct ath5k_rx_status *rs)
1148 {
1149         struct ath5k_hw *ah = sc->ah;
1150         struct ath_common *common = ath5k_hw_common(ah);
1151         struct ieee80211_hdr *hdr = (void *)skb->data;
1152         unsigned int keyix, hlen;
1153
1154         if (!(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1155                         rs->rs_keyix != AR5K_RXKEYIX_INVALID)
1156                 return RX_FLAG_DECRYPTED;
1157
1158         /* Apparently when a default key is used to decrypt the packet
1159            the hw does not set the index used to decrypt.  In such cases
1160            get the index from the packet. */
1161         hlen = ieee80211_hdrlen(hdr->frame_control);
1162         if (ieee80211_has_protected(hdr->frame_control) &&
1163             !(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1164             skb->len >= hlen + 4) {
1165                 keyix = skb->data[hlen + 3] >> 6;
1166
1167                 if (test_bit(keyix, common->keymap))
1168                         return RX_FLAG_DECRYPTED;
1169         }
1170
1171         return 0;
1172 }
1173
1174
1175 static void
1176 ath5k_check_ibss_tsf(struct ath5k_softc *sc, struct sk_buff *skb,
1177                      struct ieee80211_rx_status *rxs)
1178 {
1179         struct ath_common *common = ath5k_hw_common(sc->ah);
1180         u64 tsf, bc_tstamp;
1181         u32 hw_tu;
1182         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1183
1184         if (ieee80211_is_beacon(mgmt->frame_control) &&
1185             le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS &&
1186             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) == 0) {
1187                 /*
1188                  * Received an IBSS beacon with the same BSSID. Hardware *must*
1189                  * have updated the local TSF. We have to work around various
1190                  * hardware bugs, though...
1191                  */
1192                 tsf = ath5k_hw_get_tsf64(sc->ah);
1193                 bc_tstamp = le64_to_cpu(mgmt->u.beacon.timestamp);
1194                 hw_tu = TSF_TO_TU(tsf);
1195
1196                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1197                         "beacon %llx mactime %llx (diff %lld) tsf now %llx\n",
1198                         (unsigned long long)bc_tstamp,
1199                         (unsigned long long)rxs->mactime,
1200                         (unsigned long long)(rxs->mactime - bc_tstamp),
1201                         (unsigned long long)tsf);
1202
1203                 /*
1204                  * Sometimes the HW will give us a wrong tstamp in the rx
1205                  * status, causing the timestamp extension to go wrong.
1206                  * (This seems to happen especially with beacon frames bigger
1207                  * than 78 byte (incl. FCS))
1208                  * But we know that the receive timestamp must be later than the
1209                  * timestamp of the beacon since HW must have synced to that.
1210                  *
1211                  * NOTE: here we assume mactime to be after the frame was
1212                  * received, not like mac80211 which defines it at the start.
1213                  */
1214                 if (bc_tstamp > rxs->mactime) {
1215                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1216                                 "fixing mactime from %llx to %llx\n",
1217                                 (unsigned long long)rxs->mactime,
1218                                 (unsigned long long)tsf);
1219                         rxs->mactime = tsf;
1220                 }
1221
1222                 /*
1223                  * Local TSF might have moved higher than our beacon timers,
1224                  * in that case we have to update them to continue sending
1225                  * beacons. This also takes care of synchronizing beacon sending
1226                  * times with other stations.
1227                  */
1228                 if (hw_tu >= sc->nexttbtt)
1229                         ath5k_beacon_update_timers(sc, bc_tstamp);
1230
1231                 /* Check if the beacon timers are still correct, because a TSF
1232                  * update might have created a window between them - for a
1233                  * longer description see the comment of this function: */
1234                 if (!ath5k_hw_check_beacon_timers(sc->ah, sc->bintval)) {
1235                         ath5k_beacon_update_timers(sc, bc_tstamp);
1236                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1237                                 "fixed beacon timers after beacon receive\n");
1238                 }
1239         }
1240 }
1241
1242 static void
1243 ath5k_update_beacon_rssi(struct ath5k_softc *sc, struct sk_buff *skb, int rssi)
1244 {
1245         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1246         struct ath5k_hw *ah = sc->ah;
1247         struct ath_common *common = ath5k_hw_common(ah);
1248
1249         /* only beacons from our BSSID */
1250         if (!ieee80211_is_beacon(mgmt->frame_control) ||
1251             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) != 0)
1252                 return;
1253
1254         ewma_add(&ah->ah_beacon_rssi_avg, rssi);
1255
1256         /* in IBSS mode we should keep RSSI statistics per neighbour */
1257         /* le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS */
1258 }
1259
1260 /*
1261  * Compute padding position. skb must contain an IEEE 802.11 frame
1262  */
1263 static int ath5k_common_padpos(struct sk_buff *skb)
1264 {
1265         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1266         __le16 frame_control = hdr->frame_control;
1267         int padpos = 24;
1268
1269         if (ieee80211_has_a4(frame_control)) {
1270                 padpos += ETH_ALEN;
1271         }
1272         if (ieee80211_is_data_qos(frame_control)) {
1273                 padpos += IEEE80211_QOS_CTL_LEN;
1274         }
1275
1276         return padpos;
1277 }
1278
1279 /*
1280  * This function expects an 802.11 frame and returns the number of
1281  * bytes added, or -1 if we don't have enough header room.
1282  */
1283 static int ath5k_add_padding(struct sk_buff *skb)
1284 {
1285         int padpos = ath5k_common_padpos(skb);
1286         int padsize = padpos & 3;
1287
1288         if (padsize && skb->len>padpos) {
1289
1290                 if (skb_headroom(skb) < padsize)
1291                         return -1;
1292
1293                 skb_push(skb, padsize);
1294                 memmove(skb->data, skb->data+padsize, padpos);
1295                 return padsize;
1296         }
1297
1298         return 0;
1299 }
1300
1301 /*
1302  * The MAC header is padded to have 32-bit boundary if the
1303  * packet payload is non-zero. The general calculation for
1304  * padsize would take into account odd header lengths:
1305  * padsize = 4 - (hdrlen & 3); however, since only
1306  * even-length headers are used, padding can only be 0 or 2
1307  * bytes and we can optimize this a bit.  We must not try to
1308  * remove padding from short control frames that do not have a
1309  * payload.
1310  *
1311  * This function expects an 802.11 frame and returns the number of
1312  * bytes removed.
1313  */
1314 static int ath5k_remove_padding(struct sk_buff *skb)
1315 {
1316         int padpos = ath5k_common_padpos(skb);
1317         int padsize = padpos & 3;
1318
1319         if (padsize && skb->len>=padpos+padsize) {
1320                 memmove(skb->data + padsize, skb->data, padpos);
1321                 skb_pull(skb, padsize);
1322                 return padsize;
1323         }
1324
1325         return 0;
1326 }
1327
1328 static void
1329 ath5k_receive_frame(struct ath5k_softc *sc, struct sk_buff *skb,
1330                     struct ath5k_rx_status *rs)
1331 {
1332         struct ieee80211_rx_status *rxs;
1333
1334         ath5k_remove_padding(skb);
1335
1336         rxs = IEEE80211_SKB_RXCB(skb);
1337
1338         rxs->flag = 0;
1339         if (unlikely(rs->rs_status & AR5K_RXERR_MIC))
1340                 rxs->flag |= RX_FLAG_MMIC_ERROR;
1341
1342         /*
1343          * always extend the mac timestamp, since this information is
1344          * also needed for proper IBSS merging.
1345          *
1346          * XXX: it might be too late to do it here, since rs_tstamp is
1347          * 15bit only. that means TSF extension has to be done within
1348          * 32768usec (about 32ms). it might be necessary to move this to
1349          * the interrupt handler, like it is done in madwifi.
1350          *
1351          * Unfortunately we don't know when the hardware takes the rx
1352          * timestamp (beginning of phy frame, data frame, end of rx?).
1353          * The only thing we know is that it is hardware specific...
1354          * On AR5213 it seems the rx timestamp is at the end of the
1355          * frame, but i'm not sure.
1356          *
1357          * NOTE: mac80211 defines mactime at the beginning of the first
1358          * data symbol. Since we don't have any time references it's
1359          * impossible to comply to that. This affects IBSS merge only
1360          * right now, so it's not too bad...
1361          */
1362         rxs->mactime = ath5k_extend_tsf(sc->ah, rs->rs_tstamp);
1363         rxs->flag |= RX_FLAG_MACTIME_MPDU;
1364
1365         rxs->freq = sc->curchan->center_freq;
1366         rxs->band = sc->curchan->band;
1367
1368         rxs->signal = sc->ah->ah_noise_floor + rs->rs_rssi;
1369
1370         rxs->antenna = rs->rs_antenna;
1371
1372         if (rs->rs_antenna > 0 && rs->rs_antenna < 5)
1373                 sc->stats.antenna_rx[rs->rs_antenna]++;
1374         else
1375                 sc->stats.antenna_rx[0]++; /* invalid */
1376
1377         rxs->rate_idx = ath5k_hw_to_driver_rix(sc, rs->rs_rate);
1378         rxs->flag |= ath5k_rx_decrypted(sc, skb, rs);
1379
1380         if (rxs->rate_idx >= 0 && rs->rs_rate ==
1381             sc->sbands[sc->curchan->band].bitrates[rxs->rate_idx].hw_value_short)
1382                 rxs->flag |= RX_FLAG_SHORTPRE;
1383
1384         trace_ath5k_rx(sc, skb);
1385
1386         ath5k_update_beacon_rssi(sc, skb, rs->rs_rssi);
1387
1388         /* check beacons in IBSS mode */
1389         if (sc->opmode == NL80211_IFTYPE_ADHOC)
1390                 ath5k_check_ibss_tsf(sc, skb, rxs);
1391
1392         ieee80211_rx(sc->hw, skb);
1393 }
1394
1395 /** ath5k_frame_receive_ok() - Do we want to receive this frame or not?
1396  *
1397  * Check if we want to further process this frame or not. Also update
1398  * statistics. Return true if we want this frame, false if not.
1399  */
1400 static bool
1401 ath5k_receive_frame_ok(struct ath5k_softc *sc, struct ath5k_rx_status *rs)
1402 {
1403         sc->stats.rx_all_count++;
1404         sc->stats.rx_bytes_count += rs->rs_datalen;
1405
1406         if (unlikely(rs->rs_status)) {
1407                 if (rs->rs_status & AR5K_RXERR_CRC)
1408                         sc->stats.rxerr_crc++;
1409                 if (rs->rs_status & AR5K_RXERR_FIFO)
1410                         sc->stats.rxerr_fifo++;
1411                 if (rs->rs_status & AR5K_RXERR_PHY) {
1412                         sc->stats.rxerr_phy++;
1413                         if (rs->rs_phyerr > 0 && rs->rs_phyerr < 32)
1414                                 sc->stats.rxerr_phy_code[rs->rs_phyerr]++;
1415                         return false;
1416                 }
1417                 if (rs->rs_status & AR5K_RXERR_DECRYPT) {
1418                         /*
1419                          * Decrypt error.  If the error occurred
1420                          * because there was no hardware key, then
1421                          * let the frame through so the upper layers
1422                          * can process it.  This is necessary for 5210
1423                          * parts which have no way to setup a ``clear''
1424                          * key cache entry.
1425                          *
1426                          * XXX do key cache faulting
1427                          */
1428                         sc->stats.rxerr_decrypt++;
1429                         if (rs->rs_keyix == AR5K_RXKEYIX_INVALID &&
1430                             !(rs->rs_status & AR5K_RXERR_CRC))
1431                                 return true;
1432                 }
1433                 if (rs->rs_status & AR5K_RXERR_MIC) {
1434                         sc->stats.rxerr_mic++;
1435                         return true;
1436                 }
1437
1438                 /* reject any frames with non-crypto errors */
1439                 if (rs->rs_status & ~(AR5K_RXERR_DECRYPT))
1440                         return false;
1441         }
1442
1443         if (unlikely(rs->rs_more)) {
1444                 sc->stats.rxerr_jumbo++;
1445                 return false;
1446         }
1447         return true;
1448 }
1449
1450 static void
1451 ath5k_set_current_imask(struct ath5k_softc *sc)
1452 {
1453         enum ath5k_int imask = sc->imask;
1454         unsigned long flags;
1455
1456         spin_lock_irqsave(&sc->irqlock, flags);
1457         if (sc->rx_pending)
1458                 imask &= ~AR5K_INT_RX_ALL;
1459         if (sc->tx_pending)
1460                 imask &= ~AR5K_INT_TX_ALL;
1461         ath5k_hw_set_imr(sc->ah, imask);
1462         spin_unlock_irqrestore(&sc->irqlock, flags);
1463 }
1464
1465 static void
1466 ath5k_tasklet_rx(unsigned long data)
1467 {
1468         struct ath5k_rx_status rs = {};
1469         struct sk_buff *skb, *next_skb;
1470         dma_addr_t next_skb_addr;
1471         struct ath5k_softc *sc = (void *)data;
1472         struct ath5k_hw *ah = sc->ah;
1473         struct ath_common *common = ath5k_hw_common(ah);
1474         struct ath5k_buf *bf;
1475         struct ath5k_desc *ds;
1476         int ret;
1477
1478         spin_lock(&sc->rxbuflock);
1479         if (list_empty(&sc->rxbuf)) {
1480                 ATH5K_WARN(sc, "empty rx buf pool\n");
1481                 goto unlock;
1482         }
1483         do {
1484                 bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1485                 BUG_ON(bf->skb == NULL);
1486                 skb = bf->skb;
1487                 ds = bf->desc;
1488
1489                 /* bail if HW is still using self-linked descriptor */
1490                 if (ath5k_hw_get_rxdp(sc->ah) == bf->daddr)
1491                         break;
1492
1493                 ret = sc->ah->ah_proc_rx_desc(sc->ah, ds, &rs);
1494                 if (unlikely(ret == -EINPROGRESS))
1495                         break;
1496                 else if (unlikely(ret)) {
1497                         ATH5K_ERR(sc, "error in processing rx descriptor\n");
1498                         sc->stats.rxerr_proc++;
1499                         break;
1500                 }
1501
1502                 if (ath5k_receive_frame_ok(sc, &rs)) {
1503                         next_skb = ath5k_rx_skb_alloc(sc, &next_skb_addr);
1504
1505                         /*
1506                          * If we can't replace bf->skb with a new skb under
1507                          * memory pressure, just skip this packet
1508                          */
1509                         if (!next_skb)
1510                                 goto next;
1511
1512                         dma_unmap_single(sc->dev, bf->skbaddr,
1513                                          common->rx_bufsize,
1514                                          DMA_FROM_DEVICE);
1515
1516                         skb_put(skb, rs.rs_datalen);
1517
1518                         ath5k_receive_frame(sc, skb, &rs);
1519
1520                         bf->skb = next_skb;
1521                         bf->skbaddr = next_skb_addr;
1522                 }
1523 next:
1524                 list_move_tail(&bf->list, &sc->rxbuf);
1525         } while (ath5k_rxbuf_setup(sc, bf) == 0);
1526 unlock:
1527         spin_unlock(&sc->rxbuflock);
1528         sc->rx_pending = false;
1529         ath5k_set_current_imask(sc);
1530 }
1531
1532
1533 /*************\
1534 * TX Handling *
1535 \*************/
1536
1537 void
1538 ath5k_tx_queue(struct ieee80211_hw *hw, struct sk_buff *skb,
1539                struct ath5k_txq *txq)
1540 {
1541         struct ath5k_softc *sc = hw->priv;
1542         struct ath5k_buf *bf;
1543         unsigned long flags;
1544         int padsize;
1545
1546         trace_ath5k_tx(sc, skb, txq);
1547
1548         /*
1549          * The hardware expects the header padded to 4 byte boundaries.
1550          * If this is not the case, we add the padding after the header.
1551          */
1552         padsize = ath5k_add_padding(skb);
1553         if (padsize < 0) {
1554                 ATH5K_ERR(sc, "tx hdrlen not %%4: not enough"
1555                           " headroom to pad");
1556                 goto drop_packet;
1557         }
1558
1559         if (txq->txq_len >= txq->txq_max)
1560                 ieee80211_stop_queue(hw, txq->qnum);
1561
1562         spin_lock_irqsave(&sc->txbuflock, flags);
1563         if (list_empty(&sc->txbuf)) {
1564                 ATH5K_ERR(sc, "no further txbuf available, dropping packet\n");
1565                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1566                 ieee80211_stop_queues(hw);
1567                 goto drop_packet;
1568         }
1569         bf = list_first_entry(&sc->txbuf, struct ath5k_buf, list);
1570         list_del(&bf->list);
1571         sc->txbuf_len--;
1572         if (list_empty(&sc->txbuf))
1573                 ieee80211_stop_queues(hw);
1574         spin_unlock_irqrestore(&sc->txbuflock, flags);
1575
1576         bf->skb = skb;
1577
1578         if (ath5k_txbuf_setup(sc, bf, txq, padsize)) {
1579                 bf->skb = NULL;
1580                 spin_lock_irqsave(&sc->txbuflock, flags);
1581                 list_add_tail(&bf->list, &sc->txbuf);
1582                 sc->txbuf_len++;
1583                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1584                 goto drop_packet;
1585         }
1586         return;
1587
1588 drop_packet:
1589         dev_kfree_skb_any(skb);
1590 }
1591
1592 static void
1593 ath5k_tx_frame_completed(struct ath5k_softc *sc, struct sk_buff *skb,
1594                          struct ath5k_txq *txq, struct ath5k_tx_status *ts)
1595 {
1596         struct ieee80211_tx_info *info;
1597         u8 tries[3];
1598         int i;
1599
1600         sc->stats.tx_all_count++;
1601         sc->stats.tx_bytes_count += skb->len;
1602         info = IEEE80211_SKB_CB(skb);
1603
1604         tries[0] = info->status.rates[0].count;
1605         tries[1] = info->status.rates[1].count;
1606         tries[2] = info->status.rates[2].count;
1607
1608         ieee80211_tx_info_clear_status(info);
1609
1610         for (i = 0; i < ts->ts_final_idx; i++) {
1611                 struct ieee80211_tx_rate *r =
1612                         &info->status.rates[i];
1613
1614                 r->count = tries[i];
1615         }
1616
1617         info->status.rates[ts->ts_final_idx].count = ts->ts_final_retry;
1618         info->status.rates[ts->ts_final_idx + 1].idx = -1;
1619
1620         if (unlikely(ts->ts_status)) {
1621                 sc->stats.ack_fail++;
1622                 if (ts->ts_status & AR5K_TXERR_FILT) {
1623                         info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1624                         sc->stats.txerr_filt++;
1625                 }
1626                 if (ts->ts_status & AR5K_TXERR_XRETRY)
1627                         sc->stats.txerr_retry++;
1628                 if (ts->ts_status & AR5K_TXERR_FIFO)
1629                         sc->stats.txerr_fifo++;
1630         } else {
1631                 info->flags |= IEEE80211_TX_STAT_ACK;
1632                 info->status.ack_signal = ts->ts_rssi;
1633
1634                 /* count the successful attempt as well */
1635                 info->status.rates[ts->ts_final_idx].count++;
1636         }
1637
1638         /*
1639         * Remove MAC header padding before giving the frame
1640         * back to mac80211.
1641         */
1642         ath5k_remove_padding(skb);
1643
1644         if (ts->ts_antenna > 0 && ts->ts_antenna < 5)
1645                 sc->stats.antenna_tx[ts->ts_antenna]++;
1646         else
1647                 sc->stats.antenna_tx[0]++; /* invalid */
1648
1649         trace_ath5k_tx_complete(sc, skb, txq, ts);
1650         ieee80211_tx_status(sc->hw, skb);
1651 }
1652
1653 static void
1654 ath5k_tx_processq(struct ath5k_softc *sc, struct ath5k_txq *txq)
1655 {
1656         struct ath5k_tx_status ts = {};
1657         struct ath5k_buf *bf, *bf0;
1658         struct ath5k_desc *ds;
1659         struct sk_buff *skb;
1660         int ret;
1661
1662         spin_lock(&txq->lock);
1663         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1664
1665                 txq->txq_poll_mark = false;
1666
1667                 /* skb might already have been processed last time. */
1668                 if (bf->skb != NULL) {
1669                         ds = bf->desc;
1670
1671                         ret = sc->ah->ah_proc_tx_desc(sc->ah, ds, &ts);
1672                         if (unlikely(ret == -EINPROGRESS))
1673                                 break;
1674                         else if (unlikely(ret)) {
1675                                 ATH5K_ERR(sc,
1676                                         "error %d while processing "
1677                                         "queue %u\n", ret, txq->qnum);
1678                                 break;
1679                         }
1680
1681                         skb = bf->skb;
1682                         bf->skb = NULL;
1683
1684                         dma_unmap_single(sc->dev, bf->skbaddr, skb->len,
1685                                         DMA_TO_DEVICE);
1686                         ath5k_tx_frame_completed(sc, skb, txq, &ts);
1687                 }
1688
1689                 /*
1690                  * It's possible that the hardware can say the buffer is
1691                  * completed when it hasn't yet loaded the ds_link from
1692                  * host memory and moved on.
1693                  * Always keep the last descriptor to avoid HW races...
1694                  */
1695                 if (ath5k_hw_get_txdp(sc->ah, txq->qnum) != bf->daddr) {
1696                         spin_lock(&sc->txbuflock);
1697                         list_move_tail(&bf->list, &sc->txbuf);
1698                         sc->txbuf_len++;
1699                         txq->txq_len--;
1700                         spin_unlock(&sc->txbuflock);
1701                 }
1702         }
1703         spin_unlock(&txq->lock);
1704         if (txq->txq_len < ATH5K_TXQ_LEN_LOW && txq->qnum < 4)
1705                 ieee80211_wake_queue(sc->hw, txq->qnum);
1706 }
1707
1708 static void
1709 ath5k_tasklet_tx(unsigned long data)
1710 {
1711         int i;
1712         struct ath5k_softc *sc = (void *)data;
1713
1714         for (i=0; i < AR5K_NUM_TX_QUEUES; i++)
1715                 if (sc->txqs[i].setup && (sc->ah->ah_txq_isr & BIT(i)))
1716                         ath5k_tx_processq(sc, &sc->txqs[i]);
1717
1718         sc->tx_pending = false;
1719         ath5k_set_current_imask(sc);
1720 }
1721
1722
1723 /*****************\
1724 * Beacon handling *
1725 \*****************/
1726
1727 /*
1728  * Setup the beacon frame for transmit.
1729  */
1730 static int
1731 ath5k_beacon_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
1732 {
1733         struct sk_buff *skb = bf->skb;
1734         struct  ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1735         struct ath5k_hw *ah = sc->ah;
1736         struct ath5k_desc *ds;
1737         int ret = 0;
1738         u8 antenna;
1739         u32 flags;
1740         const int padsize = 0;
1741
1742         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
1743                         DMA_TO_DEVICE);
1744         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "skb %p [data %p len %u] "
1745                         "skbaddr %llx\n", skb, skb->data, skb->len,
1746                         (unsigned long long)bf->skbaddr);
1747
1748         if (dma_mapping_error(sc->dev, bf->skbaddr)) {
1749                 ATH5K_ERR(sc, "beacon DMA mapping failed\n");
1750                 return -EIO;
1751         }
1752
1753         ds = bf->desc;
1754         antenna = ah->ah_tx_ant;
1755
1756         flags = AR5K_TXDESC_NOACK;
1757         if (sc->opmode == NL80211_IFTYPE_ADHOC && ath5k_hw_hasveol(ah)) {
1758                 ds->ds_link = bf->daddr;        /* self-linked */
1759                 flags |= AR5K_TXDESC_VEOL;
1760         } else
1761                 ds->ds_link = 0;
1762
1763         /*
1764          * If we use multiple antennas on AP and use
1765          * the Sectored AP scenario, switch antenna every
1766          * 4 beacons to make sure everybody hears our AP.
1767          * When a client tries to associate, hw will keep
1768          * track of the tx antenna to be used for this client
1769          * automaticaly, based on ACKed packets.
1770          *
1771          * Note: AP still listens and transmits RTS on the
1772          * default antenna which is supposed to be an omni.
1773          *
1774          * Note2: On sectored scenarios it's possible to have
1775          * multiple antennas (1 omni -- the default -- and 14
1776          * sectors), so if we choose to actually support this
1777          * mode, we need to allow the user to set how many antennas
1778          * we have and tweak the code below to send beacons
1779          * on all of them.
1780          */
1781         if (ah->ah_ant_mode == AR5K_ANTMODE_SECTOR_AP)
1782                 antenna = sc->bsent & 4 ? 2 : 1;
1783
1784
1785         /* FIXME: If we are in g mode and rate is a CCK rate
1786          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
1787          * from tx power (value is in dB units already) */
1788         ds->ds_data = bf->skbaddr;
1789         ret = ah->ah_setup_tx_desc(ah, ds, skb->len,
1790                         ieee80211_get_hdrlen_from_skb(skb), padsize,
1791                         AR5K_PKT_TYPE_BEACON, (sc->power_level * 2),
1792                         ieee80211_get_tx_rate(sc->hw, info)->hw_value,
1793                         1, AR5K_TXKEYIX_INVALID,
1794                         antenna, flags, 0, 0);
1795         if (ret)
1796                 goto err_unmap;
1797
1798         return 0;
1799 err_unmap:
1800         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
1801         return ret;
1802 }
1803
1804 /*
1805  * Updates the beacon that is sent by ath5k_beacon_send.  For adhoc,
1806  * this is called only once at config_bss time, for AP we do it every
1807  * SWBA interrupt so that the TIM will reflect buffered frames.
1808  *
1809  * Called with the beacon lock.
1810  */
1811 int
1812 ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif)
1813 {
1814         int ret;
1815         struct ath5k_softc *sc = hw->priv;
1816         struct ath5k_vif *avf = (void *)vif->drv_priv;
1817         struct sk_buff *skb;
1818
1819         if (WARN_ON(!vif)) {
1820                 ret = -EINVAL;
1821                 goto out;
1822         }
1823
1824         skb = ieee80211_beacon_get(hw, vif);
1825
1826         if (!skb) {
1827                 ret = -ENOMEM;
1828                 goto out;
1829         }
1830
1831         ath5k_txbuf_free_skb(sc, avf->bbuf);
1832         avf->bbuf->skb = skb;
1833         ret = ath5k_beacon_setup(sc, avf->bbuf);
1834         if (ret)
1835                 avf->bbuf->skb = NULL;
1836 out:
1837         return ret;
1838 }
1839
1840 /*
1841  * Transmit a beacon frame at SWBA.  Dynamic updates to the
1842  * frame contents are done as needed and the slot time is
1843  * also adjusted based on current state.
1844  *
1845  * This is called from software irq context (beacontq tasklets)
1846  * or user context from ath5k_beacon_config.
1847  */
1848 static void
1849 ath5k_beacon_send(struct ath5k_softc *sc)
1850 {
1851         struct ath5k_hw *ah = sc->ah;
1852         struct ieee80211_vif *vif;
1853         struct ath5k_vif *avf;
1854         struct ath5k_buf *bf;
1855         struct sk_buff *skb;
1856
1857         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "in beacon_send\n");
1858
1859         /*
1860          * Check if the previous beacon has gone out.  If
1861          * not, don't don't try to post another: skip this
1862          * period and wait for the next.  Missed beacons
1863          * indicate a problem and should not occur.  If we
1864          * miss too many consecutive beacons reset the device.
1865          */
1866         if (unlikely(ath5k_hw_num_tx_pending(ah, sc->bhalq) != 0)) {
1867                 sc->bmisscount++;
1868                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1869                         "missed %u consecutive beacons\n", sc->bmisscount);
1870                 if (sc->bmisscount > 10) {      /* NB: 10 is a guess */
1871                         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1872                                 "stuck beacon time (%u missed)\n",
1873                                 sc->bmisscount);
1874                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
1875                                   "stuck beacon, resetting\n");
1876                         ieee80211_queue_work(sc->hw, &sc->reset_work);
1877                 }
1878                 return;
1879         }
1880         if (unlikely(sc->bmisscount != 0)) {
1881                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1882                         "resume beacon xmit after %u misses\n",
1883                         sc->bmisscount);
1884                 sc->bmisscount = 0;
1885         }
1886
1887         if ((sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) ||
1888                         sc->opmode == NL80211_IFTYPE_MESH_POINT) {
1889                 u64 tsf = ath5k_hw_get_tsf64(ah);
1890                 u32 tsftu = TSF_TO_TU(tsf);
1891                 int slot = ((tsftu % sc->bintval) * ATH_BCBUF) / sc->bintval;
1892                 vif = sc->bslot[(slot + 1) % ATH_BCBUF];
1893                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1894                         "tsf %llx tsftu %x intval %u slot %u vif %p\n",
1895                         (unsigned long long)tsf, tsftu, sc->bintval, slot, vif);
1896         } else /* only one interface */
1897                 vif = sc->bslot[0];
1898
1899         if (!vif)
1900                 return;
1901
1902         avf = (void *)vif->drv_priv;
1903         bf = avf->bbuf;
1904         if (unlikely(bf->skb == NULL || sc->opmode == NL80211_IFTYPE_STATION ||
1905                         sc->opmode == NL80211_IFTYPE_MONITOR)) {
1906                 ATH5K_WARN(sc, "bf=%p bf_skb=%p\n", bf, bf ? bf->skb : NULL);
1907                 return;
1908         }
1909
1910         /*
1911          * Stop any current dma and put the new frame on the queue.
1912          * This should never fail since we check above that no frames
1913          * are still pending on the queue.
1914          */
1915         if (unlikely(ath5k_hw_stop_beacon_queue(ah, sc->bhalq))) {
1916                 ATH5K_WARN(sc, "beacon queue %u didn't start/stop ?\n", sc->bhalq);
1917                 /* NB: hw still stops DMA, so proceed */
1918         }
1919
1920         /* refresh the beacon for AP or MESH mode */
1921         if (sc->opmode == NL80211_IFTYPE_AP ||
1922                         sc->opmode == NL80211_IFTYPE_MESH_POINT)
1923                 ath5k_beacon_update(sc->hw, vif);
1924
1925         trace_ath5k_tx(sc, bf->skb, &sc->txqs[sc->bhalq]);
1926
1927         ath5k_hw_set_txdp(ah, sc->bhalq, bf->daddr);
1928         ath5k_hw_start_tx_dma(ah, sc->bhalq);
1929         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "TXDP[%u] = %llx (%p)\n",
1930                 sc->bhalq, (unsigned long long)bf->daddr, bf->desc);
1931
1932         skb = ieee80211_get_buffered_bc(sc->hw, vif);
1933         while (skb) {
1934                 ath5k_tx_queue(sc->hw, skb, sc->cabq);
1935                 skb = ieee80211_get_buffered_bc(sc->hw, vif);
1936         }
1937
1938         sc->bsent++;
1939 }
1940
1941 /**
1942  * ath5k_beacon_update_timers - update beacon timers
1943  *
1944  * @sc: struct ath5k_softc pointer we are operating on
1945  * @bc_tsf: the timestamp of the beacon. 0 to reset the TSF. -1 to perform a
1946  *          beacon timer update based on the current HW TSF.
1947  *
1948  * Calculate the next target beacon transmit time (TBTT) based on the timestamp
1949  * of a received beacon or the current local hardware TSF and write it to the
1950  * beacon timer registers.
1951  *
1952  * This is called in a variety of situations, e.g. when a beacon is received,
1953  * when a TSF update has been detected, but also when an new IBSS is created or
1954  * when we otherwise know we have to update the timers, but we keep it in this
1955  * function to have it all together in one place.
1956  */
1957 void
1958 ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf)
1959 {
1960         struct ath5k_hw *ah = sc->ah;
1961         u32 nexttbtt, intval, hw_tu, bc_tu;
1962         u64 hw_tsf;
1963
1964         intval = sc->bintval & AR5K_BEACON_PERIOD;
1965         if (sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) {
1966                 intval /= ATH_BCBUF;    /* staggered multi-bss beacons */
1967                 if (intval < 15)
1968                         ATH5K_WARN(sc, "intval %u is too low, min 15\n",
1969                                    intval);
1970         }
1971         if (WARN_ON(!intval))
1972                 return;
1973
1974         /* beacon TSF converted to TU */
1975         bc_tu = TSF_TO_TU(bc_tsf);
1976
1977         /* current TSF converted to TU */
1978         hw_tsf = ath5k_hw_get_tsf64(ah);
1979         hw_tu = TSF_TO_TU(hw_tsf);
1980
1981 #define FUDGE AR5K_TUNE_SW_BEACON_RESP + 3
1982         /* We use FUDGE to make sure the next TBTT is ahead of the current TU.
1983          * Since we later subtract AR5K_TUNE_SW_BEACON_RESP (10) in the timer
1984          * configuration we need to make sure it is bigger than that. */
1985
1986         if (bc_tsf == -1) {
1987                 /*
1988                  * no beacons received, called internally.
1989                  * just need to refresh timers based on HW TSF.
1990                  */
1991                 nexttbtt = roundup(hw_tu + FUDGE, intval);
1992         } else if (bc_tsf == 0) {
1993                 /*
1994                  * no beacon received, probably called by ath5k_reset_tsf().
1995                  * reset TSF to start with 0.
1996                  */
1997                 nexttbtt = intval;
1998                 intval |= AR5K_BEACON_RESET_TSF;
1999         } else if (bc_tsf > hw_tsf) {
2000                 /*
2001                  * beacon received, SW merge happened but HW TSF not yet updated.
2002                  * not possible to reconfigure timers yet, but next time we
2003                  * receive a beacon with the same BSSID, the hardware will
2004                  * automatically update the TSF and then we need to reconfigure
2005                  * the timers.
2006                  */
2007                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2008                         "need to wait for HW TSF sync\n");
2009                 return;
2010         } else {
2011                 /*
2012                  * most important case for beacon synchronization between STA.
2013                  *
2014                  * beacon received and HW TSF has been already updated by HW.
2015                  * update next TBTT based on the TSF of the beacon, but make
2016                  * sure it is ahead of our local TSF timer.
2017                  */
2018                 nexttbtt = bc_tu + roundup(hw_tu + FUDGE - bc_tu, intval);
2019         }
2020 #undef FUDGE
2021
2022         sc->nexttbtt = nexttbtt;
2023
2024         intval |= AR5K_BEACON_ENA;
2025         ath5k_hw_init_beacon(ah, nexttbtt, intval);
2026
2027         /*
2028          * debugging output last in order to preserve the time critical aspect
2029          * of this function
2030          */
2031         if (bc_tsf == -1)
2032                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2033                         "reconfigured timers based on HW TSF\n");
2034         else if (bc_tsf == 0)
2035                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2036                         "reset HW TSF and timers\n");
2037         else
2038                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2039                         "updated timers based on beacon TSF\n");
2040
2041         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2042                           "bc_tsf %llx hw_tsf %llx bc_tu %u hw_tu %u nexttbtt %u\n",
2043                           (unsigned long long) bc_tsf,
2044                           (unsigned long long) hw_tsf, bc_tu, hw_tu, nexttbtt);
2045         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "intval %u %s %s\n",
2046                 intval & AR5K_BEACON_PERIOD,
2047                 intval & AR5K_BEACON_ENA ? "AR5K_BEACON_ENA" : "",
2048                 intval & AR5K_BEACON_RESET_TSF ? "AR5K_BEACON_RESET_TSF" : "");
2049 }
2050
2051 /**
2052  * ath5k_beacon_config - Configure the beacon queues and interrupts
2053  *
2054  * @sc: struct ath5k_softc pointer we are operating on
2055  *
2056  * In IBSS mode we use a self-linked tx descriptor if possible. We enable SWBA
2057  * interrupts to detect TSF updates only.
2058  */
2059 void
2060 ath5k_beacon_config(struct ath5k_softc *sc)
2061 {
2062         struct ath5k_hw *ah = sc->ah;
2063         unsigned long flags;
2064
2065         spin_lock_irqsave(&sc->block, flags);
2066         sc->bmisscount = 0;
2067         sc->imask &= ~(AR5K_INT_BMISS | AR5K_INT_SWBA);
2068
2069         if (sc->enable_beacon) {
2070                 /*
2071                  * In IBSS mode we use a self-linked tx descriptor and let the
2072                  * hardware send the beacons automatically. We have to load it
2073                  * only once here.
2074                  * We use the SWBA interrupt only to keep track of the beacon
2075                  * timers in order to detect automatic TSF updates.
2076                  */
2077                 ath5k_beaconq_config(sc);
2078
2079                 sc->imask |= AR5K_INT_SWBA;
2080
2081                 if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2082                         if (ath5k_hw_hasveol(ah))
2083                                 ath5k_beacon_send(sc);
2084                 } else
2085                         ath5k_beacon_update_timers(sc, -1);
2086         } else {
2087                 ath5k_hw_stop_beacon_queue(sc->ah, sc->bhalq);
2088         }
2089
2090         ath5k_hw_set_imr(ah, sc->imask);
2091         mmiowb();
2092         spin_unlock_irqrestore(&sc->block, flags);
2093 }
2094
2095 static void ath5k_tasklet_beacon(unsigned long data)
2096 {
2097         struct ath5k_softc *sc = (struct ath5k_softc *) data;
2098
2099         /*
2100          * Software beacon alert--time to send a beacon.
2101          *
2102          * In IBSS mode we use this interrupt just to
2103          * keep track of the next TBTT (target beacon
2104          * transmission time) in order to detect wether
2105          * automatic TSF updates happened.
2106          */
2107         if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2108                 /* XXX: only if VEOL suppported */
2109                 u64 tsf = ath5k_hw_get_tsf64(sc->ah);
2110                 sc->nexttbtt += sc->bintval;
2111                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2112                                 "SWBA nexttbtt: %x hw_tu: %x "
2113                                 "TSF: %llx\n",
2114                                 sc->nexttbtt,
2115                                 TSF_TO_TU(tsf),
2116                                 (unsigned long long) tsf);
2117         } else {
2118                 spin_lock(&sc->block);
2119                 ath5k_beacon_send(sc);
2120                 spin_unlock(&sc->block);
2121         }
2122 }
2123
2124
2125 /********************\
2126 * Interrupt handling *
2127 \********************/
2128
2129 static void
2130 ath5k_intr_calibration_poll(struct ath5k_hw *ah)
2131 {
2132         if (time_is_before_eq_jiffies(ah->ah_cal_next_ani) &&
2133             !(ah->ah_cal_mask & AR5K_CALIBRATION_FULL)) {
2134                 /* run ANI only when full calibration is not active */
2135                 ah->ah_cal_next_ani = jiffies +
2136                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_ANI);
2137                 tasklet_schedule(&ah->ah_sc->ani_tasklet);
2138
2139         } else if (time_is_before_eq_jiffies(ah->ah_cal_next_full)) {
2140                 ah->ah_cal_next_full = jiffies +
2141                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_FULL);
2142                 tasklet_schedule(&ah->ah_sc->calib);
2143         }
2144         /* we could use SWI to generate enough interrupts to meet our
2145          * calibration interval requirements, if necessary:
2146          * AR5K_REG_ENABLE_BITS(ah, AR5K_CR, AR5K_CR_SWI); */
2147 }
2148
2149 static void
2150 ath5k_schedule_rx(struct ath5k_softc *sc)
2151 {
2152         sc->rx_pending = true;
2153         tasklet_schedule(&sc->rxtq);
2154 }
2155
2156 static void
2157 ath5k_schedule_tx(struct ath5k_softc *sc)
2158 {
2159         sc->tx_pending = true;
2160         tasklet_schedule(&sc->txtq);
2161 }
2162
2163 static irqreturn_t
2164 ath5k_intr(int irq, void *dev_id)
2165 {
2166         struct ath5k_softc *sc = dev_id;
2167         struct ath5k_hw *ah = sc->ah;
2168         enum ath5k_int status;
2169         unsigned int counter = 1000;
2170
2171         if (unlikely(test_bit(ATH_STAT_INVALID, sc->status) ||
2172                 ((ath5k_get_bus_type(ah) != ATH_AHB) &&
2173                                 !ath5k_hw_is_intr_pending(ah))))
2174                 return IRQ_NONE;
2175
2176         do {
2177                 ath5k_hw_get_isr(ah, &status);          /* NB: clears IRQ too */
2178                 ATH5K_DBG(sc, ATH5K_DEBUG_INTR, "status 0x%x/0x%x\n",
2179                                 status, sc->imask);
2180                 if (unlikely(status & AR5K_INT_FATAL)) {
2181                         /*
2182                          * Fatal errors are unrecoverable.
2183                          * Typically these are caused by DMA errors.
2184                          */
2185                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2186                                   "fatal int, resetting\n");
2187                         ieee80211_queue_work(sc->hw, &sc->reset_work);
2188                 } else if (unlikely(status & AR5K_INT_RXORN)) {
2189                         /*
2190                          * Receive buffers are full. Either the bus is busy or
2191                          * the CPU is not fast enough to process all received
2192                          * frames.
2193                          * Older chipsets need a reset to come out of this
2194                          * condition, but we treat it as RX for newer chips.
2195                          * We don't know exactly which versions need a reset -
2196                          * this guess is copied from the HAL.
2197                          */
2198                         sc->stats.rxorn_intr++;
2199                         if (ah->ah_mac_srev < AR5K_SREV_AR5212) {
2200                                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2201                                           "rx overrun, resetting\n");
2202                                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2203                         }
2204                         else
2205                                 ath5k_schedule_rx(sc);
2206                 } else {
2207                         if (status & AR5K_INT_SWBA) {
2208                                 tasklet_hi_schedule(&sc->beacontq);
2209                         }
2210                         if (status & AR5K_INT_RXEOL) {
2211                                 /*
2212                                 * NB: the hardware should re-read the link when
2213                                 *     RXE bit is written, but it doesn't work at
2214                                 *     least on older hardware revs.
2215                                 */
2216                                 sc->stats.rxeol_intr++;
2217                         }
2218                         if (status & AR5K_INT_TXURN) {
2219                                 /* bump tx trigger level */
2220                                 ath5k_hw_update_tx_triglevel(ah, true);
2221                         }
2222                         if (status & (AR5K_INT_RXOK | AR5K_INT_RXERR))
2223                                 ath5k_schedule_rx(sc);
2224                         if (status & (AR5K_INT_TXOK | AR5K_INT_TXDESC
2225                                         | AR5K_INT_TXERR | AR5K_INT_TXEOL))
2226                                 ath5k_schedule_tx(sc);
2227                         if (status & AR5K_INT_BMISS) {
2228                                 /* TODO */
2229                         }
2230                         if (status & AR5K_INT_MIB) {
2231                                 sc->stats.mib_intr++;
2232                                 ath5k_hw_update_mib_counters(ah);
2233                                 ath5k_ani_mib_intr(ah);
2234                         }
2235                         if (status & AR5K_INT_GPIO)
2236                                 tasklet_schedule(&sc->rf_kill.toggleq);
2237
2238                 }
2239
2240                 if (ath5k_get_bus_type(ah) == ATH_AHB)
2241                         break;
2242
2243         } while (ath5k_hw_is_intr_pending(ah) && --counter > 0);
2244
2245         if (sc->rx_pending || sc->tx_pending)
2246                 ath5k_set_current_imask(sc);
2247
2248         if (unlikely(!counter))
2249                 ATH5K_WARN(sc, "too many interrupts, giving up for now\n");
2250
2251         ath5k_intr_calibration_poll(ah);
2252
2253         return IRQ_HANDLED;
2254 }
2255
2256 /*
2257  * Periodically recalibrate the PHY to account
2258  * for temperature/environment changes.
2259  */
2260 static void
2261 ath5k_tasklet_calibrate(unsigned long data)
2262 {
2263         struct ath5k_softc *sc = (void *)data;
2264         struct ath5k_hw *ah = sc->ah;
2265
2266         /* Only full calibration for now */
2267         ah->ah_cal_mask |= AR5K_CALIBRATION_FULL;
2268
2269         ATH5K_DBG(sc, ATH5K_DEBUG_CALIBRATE, "channel %u/%x\n",
2270                 ieee80211_frequency_to_channel(sc->curchan->center_freq),
2271                 sc->curchan->hw_value);
2272
2273         if (ath5k_hw_gainf_calibrate(ah) == AR5K_RFGAIN_NEED_CHANGE) {
2274                 /*
2275                  * Rfgain is out of bounds, reset the chip
2276                  * to load new gain values.
2277                  */
2278                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "calibration, resetting\n");
2279                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2280         }
2281         if (ath5k_hw_phy_calibrate(ah, sc->curchan))
2282                 ATH5K_ERR(sc, "calibration of channel %u failed\n",
2283                         ieee80211_frequency_to_channel(
2284                                 sc->curchan->center_freq));
2285
2286         /* Noise floor calibration interrupts rx/tx path while I/Q calibration
2287          * doesn't.
2288          * TODO: We should stop TX here, so that it doesn't interfere.
2289          * Note that stopping the queues is not enough to stop TX! */
2290         if (time_is_before_eq_jiffies(ah->ah_cal_next_nf)) {
2291                 ah->ah_cal_next_nf = jiffies +
2292                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_NF);
2293                 ath5k_hw_update_noise_floor(ah);
2294         }
2295
2296         ah->ah_cal_mask &= ~AR5K_CALIBRATION_FULL;
2297 }
2298
2299
2300 static void
2301 ath5k_tasklet_ani(unsigned long data)
2302 {
2303         struct ath5k_softc *sc = (void *)data;
2304         struct ath5k_hw *ah = sc->ah;
2305
2306         ah->ah_cal_mask |= AR5K_CALIBRATION_ANI;
2307         ath5k_ani_calibration(ah);
2308         ah->ah_cal_mask &= ~AR5K_CALIBRATION_ANI;
2309 }
2310
2311
2312 static void
2313 ath5k_tx_complete_poll_work(struct work_struct *work)
2314 {
2315         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2316                         tx_complete_work.work);
2317         struct ath5k_txq *txq;
2318         int i;
2319         bool needreset = false;
2320
2321         mutex_lock(&sc->lock);
2322
2323         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
2324                 if (sc->txqs[i].setup) {
2325                         txq = &sc->txqs[i];
2326                         spin_lock_bh(&txq->lock);
2327                         if (txq->txq_len > 1) {
2328                                 if (txq->txq_poll_mark) {
2329                                         ATH5K_DBG(sc, ATH5K_DEBUG_XMIT,
2330                                                   "TX queue stuck %d\n",
2331                                                   txq->qnum);
2332                                         needreset = true;
2333                                         txq->txq_stuck++;
2334                                         spin_unlock_bh(&txq->lock);
2335                                         break;
2336                                 } else {
2337                                         txq->txq_poll_mark = true;
2338                                 }
2339                         }
2340                         spin_unlock_bh(&txq->lock);
2341                 }
2342         }
2343
2344         if (needreset) {
2345                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2346                           "TX queues stuck, resetting\n");
2347                 ath5k_reset(sc, NULL, true);
2348         }
2349
2350         mutex_unlock(&sc->lock);
2351
2352         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2353                 msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2354 }
2355
2356
2357 /*************************\
2358 * Initialization routines *
2359 \*************************/
2360
2361 int
2362 ath5k_init_softc(struct ath5k_softc *sc, const struct ath_bus_ops *bus_ops)
2363 {
2364         struct ieee80211_hw *hw = sc->hw;
2365         struct ath_common *common;
2366         int ret;
2367         int csz;
2368
2369         /* Initialize driver private data */
2370         SET_IEEE80211_DEV(hw, sc->dev);
2371         hw->flags = IEEE80211_HW_RX_INCLUDES_FCS |
2372                         IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING |
2373                         IEEE80211_HW_SIGNAL_DBM |
2374                         IEEE80211_HW_REPORTS_TX_ACK_STATUS;
2375
2376         hw->wiphy->interface_modes =
2377                 BIT(NL80211_IFTYPE_AP) |
2378                 BIT(NL80211_IFTYPE_STATION) |
2379                 BIT(NL80211_IFTYPE_ADHOC) |
2380                 BIT(NL80211_IFTYPE_MESH_POINT);
2381
2382         /* both antennas can be configured as RX or TX */
2383         hw->wiphy->available_antennas_tx = 0x3;
2384         hw->wiphy->available_antennas_rx = 0x3;
2385
2386         hw->extra_tx_headroom = 2;
2387         hw->channel_change_time = 5000;
2388
2389         /*
2390          * Mark the device as detached to avoid processing
2391          * interrupts until setup is complete.
2392          */
2393         __set_bit(ATH_STAT_INVALID, sc->status);
2394
2395         sc->opmode = NL80211_IFTYPE_STATION;
2396         sc->bintval = 1000;
2397         mutex_init(&sc->lock);
2398         spin_lock_init(&sc->rxbuflock);
2399         spin_lock_init(&sc->txbuflock);
2400         spin_lock_init(&sc->block);
2401         spin_lock_init(&sc->irqlock);
2402
2403         /* Setup interrupt handler */
2404         ret = request_irq(sc->irq, ath5k_intr, IRQF_SHARED, "ath", sc);
2405         if (ret) {
2406                 ATH5K_ERR(sc, "request_irq failed\n");
2407                 goto err;
2408         }
2409
2410         /* If we passed the test, malloc an ath5k_hw struct */
2411         sc->ah = kzalloc(sizeof(struct ath5k_hw), GFP_KERNEL);
2412         if (!sc->ah) {
2413                 ret = -ENOMEM;
2414                 ATH5K_ERR(sc, "out of memory\n");
2415                 goto err_irq;
2416         }
2417
2418         sc->ah->ah_sc = sc;
2419         sc->ah->ah_iobase = sc->iobase;
2420         common = ath5k_hw_common(sc->ah);
2421         common->ops = &ath5k_common_ops;
2422         common->bus_ops = bus_ops;
2423         common->ah = sc->ah;
2424         common->hw = hw;
2425         common->priv = sc;
2426
2427         /*
2428          * Cache line size is used to size and align various
2429          * structures used to communicate with the hardware.
2430          */
2431         ath5k_read_cachesize(common, &csz);
2432         common->cachelsz = csz << 2; /* convert to bytes */
2433
2434         spin_lock_init(&common->cc_lock);
2435
2436         /* Initialize device */
2437         ret = ath5k_hw_init(sc);
2438         if (ret)
2439                 goto err_free_ah;
2440
2441         /* set up multi-rate retry capabilities */
2442         if (sc->ah->ah_version == AR5K_AR5212) {
2443                 hw->max_rates = 4;
2444                 hw->max_rate_tries = max(AR5K_INIT_RETRY_SHORT,
2445                                          AR5K_INIT_RETRY_LONG);
2446         }
2447
2448         hw->vif_data_size = sizeof(struct ath5k_vif);
2449
2450         /* Finish private driver data initialization */
2451         ret = ath5k_init(hw);
2452         if (ret)
2453                 goto err_ah;
2454
2455         ATH5K_INFO(sc, "Atheros AR%s chip found (MAC: 0x%x, PHY: 0x%x)\n",
2456                         ath5k_chip_name(AR5K_VERSION_MAC, sc->ah->ah_mac_srev),
2457                                         sc->ah->ah_mac_srev,
2458                                         sc->ah->ah_phy_revision);
2459
2460         if (!sc->ah->ah_single_chip) {
2461                 /* Single chip radio (!RF5111) */
2462                 if (sc->ah->ah_radio_5ghz_revision &&
2463                         !sc->ah->ah_radio_2ghz_revision) {
2464                         /* No 5GHz support -> report 2GHz radio */
2465                         if (!test_bit(AR5K_MODE_11A,
2466                                 sc->ah->ah_capabilities.cap_mode)) {
2467                                 ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2468                                         ath5k_chip_name(AR5K_VERSION_RAD,
2469                                                 sc->ah->ah_radio_5ghz_revision),
2470                                                 sc->ah->ah_radio_5ghz_revision);
2471                         /* No 2GHz support (5110 and some
2472                          * 5Ghz only cards) -> report 5Ghz radio */
2473                         } else if (!test_bit(AR5K_MODE_11B,
2474                                 sc->ah->ah_capabilities.cap_mode)) {
2475                                 ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2476                                         ath5k_chip_name(AR5K_VERSION_RAD,
2477                                                 sc->ah->ah_radio_5ghz_revision),
2478                                                 sc->ah->ah_radio_5ghz_revision);
2479                         /* Multiband radio */
2480                         } else {
2481                                 ATH5K_INFO(sc, "RF%s multiband radio found"
2482                                         " (0x%x)\n",
2483                                         ath5k_chip_name(AR5K_VERSION_RAD,
2484                                                 sc->ah->ah_radio_5ghz_revision),
2485                                                 sc->ah->ah_radio_5ghz_revision);
2486                         }
2487                 }
2488                 /* Multi chip radio (RF5111 - RF2111) ->
2489                  * report both 2GHz/5GHz radios */
2490                 else if (sc->ah->ah_radio_5ghz_revision &&
2491                                 sc->ah->ah_radio_2ghz_revision){
2492                         ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2493                                 ath5k_chip_name(AR5K_VERSION_RAD,
2494                                         sc->ah->ah_radio_5ghz_revision),
2495                                         sc->ah->ah_radio_5ghz_revision);
2496                         ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2497                                 ath5k_chip_name(AR5K_VERSION_RAD,
2498                                         sc->ah->ah_radio_2ghz_revision),
2499                                         sc->ah->ah_radio_2ghz_revision);
2500                 }
2501         }
2502
2503         ath5k_debug_init_device(sc);
2504
2505         /* ready to process interrupts */
2506         __clear_bit(ATH_STAT_INVALID, sc->status);
2507
2508         return 0;
2509 err_ah:
2510         ath5k_hw_deinit(sc->ah);
2511 err_free_ah:
2512         kfree(sc->ah);
2513 err_irq:
2514         free_irq(sc->irq, sc);
2515 err:
2516         return ret;
2517 }
2518
2519 static int
2520 ath5k_stop_locked(struct ath5k_softc *sc)
2521 {
2522         struct ath5k_hw *ah = sc->ah;
2523
2524         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "invalid %u\n",
2525                         test_bit(ATH_STAT_INVALID, sc->status));
2526
2527         /*
2528          * Shutdown the hardware and driver:
2529          *    stop output from above
2530          *    disable interrupts
2531          *    turn off timers
2532          *    turn off the radio
2533          *    clear transmit machinery
2534          *    clear receive machinery
2535          *    drain and release tx queues
2536          *    reclaim beacon resources
2537          *    power down hardware
2538          *
2539          * Note that some of this work is not possible if the
2540          * hardware is gone (invalid).
2541          */
2542         ieee80211_stop_queues(sc->hw);
2543
2544         if (!test_bit(ATH_STAT_INVALID, sc->status)) {
2545                 ath5k_led_off(sc);
2546                 ath5k_hw_set_imr(ah, 0);
2547                 synchronize_irq(sc->irq);
2548                 ath5k_rx_stop(sc);
2549                 ath5k_hw_dma_stop(ah);
2550                 ath5k_drain_tx_buffs(sc);
2551                 ath5k_hw_phy_disable(ah);
2552         }
2553
2554         return 0;
2555 }
2556
2557 int
2558 ath5k_init_hw(struct ath5k_softc *sc)
2559 {
2560         struct ath5k_hw *ah = sc->ah;
2561         struct ath_common *common = ath5k_hw_common(ah);
2562         int ret, i;
2563
2564         mutex_lock(&sc->lock);
2565
2566         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "mode %d\n", sc->opmode);
2567
2568         /*
2569          * Stop anything previously setup.  This is safe
2570          * no matter this is the first time through or not.
2571          */
2572         ath5k_stop_locked(sc);
2573
2574         /*
2575          * The basic interface to setting the hardware in a good
2576          * state is ``reset''.  On return the hardware is known to
2577          * be powered up and with interrupts disabled.  This must
2578          * be followed by initialization of the appropriate bits
2579          * and then setup of the interrupt mask.
2580          */
2581         sc->curchan = sc->hw->conf.channel;
2582         sc->imask = AR5K_INT_RXOK | AR5K_INT_RXERR | AR5K_INT_RXEOL |
2583                 AR5K_INT_RXORN | AR5K_INT_TXDESC | AR5K_INT_TXEOL |
2584                 AR5K_INT_FATAL | AR5K_INT_GLOBAL | AR5K_INT_MIB;
2585
2586         ret = ath5k_reset(sc, NULL, false);
2587         if (ret)
2588                 goto done;
2589
2590         ath5k_rfkill_hw_start(ah);
2591
2592         /*
2593          * Reset the key cache since some parts do not reset the
2594          * contents on initial power up or resume from suspend.
2595          */
2596         for (i = 0; i < common->keymax; i++)
2597                 ath_hw_keyreset(common, (u16) i);
2598
2599         /* Use higher rates for acks instead of base
2600          * rate */
2601         ah->ah_ack_bitrate_high = true;
2602
2603         for (i = 0; i < ARRAY_SIZE(sc->bslot); i++)
2604                 sc->bslot[i] = NULL;
2605
2606         ret = 0;
2607 done:
2608         mmiowb();
2609         mutex_unlock(&sc->lock);
2610
2611         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2612                         msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2613
2614         return ret;
2615 }
2616
2617 static void ath5k_stop_tasklets(struct ath5k_softc *sc)
2618 {
2619         sc->rx_pending = false;
2620         sc->tx_pending = false;
2621         tasklet_kill(&sc->rxtq);
2622         tasklet_kill(&sc->txtq);
2623         tasklet_kill(&sc->calib);
2624         tasklet_kill(&sc->beacontq);
2625         tasklet_kill(&sc->ani_tasklet);
2626 }
2627
2628 /*
2629  * Stop the device, grabbing the top-level lock to protect
2630  * against concurrent entry through ath5k_init (which can happen
2631  * if another thread does a system call and the thread doing the
2632  * stop is preempted).
2633  */
2634 int
2635 ath5k_stop_hw(struct ath5k_softc *sc)
2636 {
2637         int ret;
2638
2639         mutex_lock(&sc->lock);
2640         ret = ath5k_stop_locked(sc);
2641         if (ret == 0 && !test_bit(ATH_STAT_INVALID, sc->status)) {
2642                 /*
2643                  * Don't set the card in full sleep mode!
2644                  *
2645                  * a) When the device is in this state it must be carefully
2646                  * woken up or references to registers in the PCI clock
2647                  * domain may freeze the bus (and system).  This varies
2648                  * by chip and is mostly an issue with newer parts
2649                  * (madwifi sources mentioned srev >= 0x78) that go to
2650                  * sleep more quickly.
2651                  *
2652                  * b) On older chips full sleep results a weird behaviour
2653                  * during wakeup. I tested various cards with srev < 0x78
2654                  * and they don't wake up after module reload, a second
2655                  * module reload is needed to bring the card up again.
2656                  *
2657                  * Until we figure out what's going on don't enable
2658                  * full chip reset on any chip (this is what Legacy HAL
2659                  * and Sam's HAL do anyway). Instead Perform a full reset
2660                  * on the device (same as initial state after attach) and
2661                  * leave it idle (keep MAC/BB on warm reset) */
2662                 ret = ath5k_hw_on_hold(sc->ah);
2663
2664                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2665                                 "putting device to sleep\n");
2666         }
2667
2668         mmiowb();
2669         mutex_unlock(&sc->lock);
2670
2671         ath5k_stop_tasklets(sc);
2672
2673         cancel_delayed_work_sync(&sc->tx_complete_work);
2674
2675         ath5k_rfkill_hw_stop(sc->ah);
2676
2677         return ret;
2678 }
2679
2680 /*
2681  * Reset the hardware.  If chan is not NULL, then also pause rx/tx
2682  * and change to the given channel.
2683  *
2684  * This should be called with sc->lock.
2685  */
2686 static int
2687 ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
2688                                                         bool skip_pcu)
2689 {
2690         struct ath5k_hw *ah = sc->ah;
2691         struct ath_common *common = ath5k_hw_common(ah);
2692         int ret, ani_mode;
2693         bool fast;
2694
2695         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "resetting\n");
2696
2697         ath5k_hw_set_imr(ah, 0);
2698         synchronize_irq(sc->irq);
2699         ath5k_stop_tasklets(sc);
2700
2701         /* Save ani mode and disable ANI during
2702          * reset. If we don't we might get false
2703          * PHY error interrupts. */
2704         ani_mode = ah->ah_sc->ani_state.ani_mode;
2705         ath5k_ani_init(ah, ATH5K_ANI_MODE_OFF);
2706
2707         /* We are going to empty hw queues
2708          * so we should also free any remaining
2709          * tx buffers */
2710         ath5k_drain_tx_buffs(sc);
2711         if (chan)
2712                 sc->curchan = chan;
2713
2714         fast = ((chan != NULL) && modparam_fastchanswitch) ? 1 : 0;
2715
2716         ret = ath5k_hw_reset(ah, sc->opmode, sc->curchan, fast,
2717                                                                 skip_pcu);
2718         if (ret) {
2719                 ATH5K_ERR(sc, "can't reset hardware (%d)\n", ret);
2720                 goto err;
2721         }
2722
2723         ret = ath5k_rx_start(sc);
2724         if (ret) {
2725                 ATH5K_ERR(sc, "can't start recv logic\n");
2726                 goto err;
2727         }
2728
2729         ath5k_ani_init(ah, ani_mode);
2730
2731         ah->ah_cal_next_full = jiffies;
2732         ah->ah_cal_next_ani = jiffies;
2733         ah->ah_cal_next_nf = jiffies;
2734         ewma_init(&ah->ah_beacon_rssi_avg, 1024, 8);
2735
2736         /* clear survey data and cycle counters */
2737         memset(&sc->survey, 0, sizeof(sc->survey));
2738         spin_lock_bh(&common->cc_lock);
2739         ath_hw_cycle_counters_update(common);
2740         memset(&common->cc_survey, 0, sizeof(common->cc_survey));
2741         memset(&common->cc_ani, 0, sizeof(common->cc_ani));
2742         spin_unlock_bh(&common->cc_lock);
2743
2744         /*
2745          * Change channels and update the h/w rate map if we're switching;
2746          * e.g. 11a to 11b/g.
2747          *
2748          * We may be doing a reset in response to an ioctl that changes the
2749          * channel so update any state that might change as a result.
2750          *
2751          * XXX needed?
2752          */
2753 /*      ath5k_chan_change(sc, c); */
2754
2755         ath5k_beacon_config(sc);
2756         /* intrs are enabled by ath5k_beacon_config */
2757
2758         ieee80211_wake_queues(sc->hw);
2759
2760         return 0;
2761 err:
2762         return ret;
2763 }
2764
2765 static void ath5k_reset_work(struct work_struct *work)
2766 {
2767         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2768                 reset_work);
2769
2770         mutex_lock(&sc->lock);
2771         ath5k_reset(sc, NULL, true);
2772         mutex_unlock(&sc->lock);
2773 }
2774
2775 static int
2776 ath5k_init(struct ieee80211_hw *hw)
2777 {
2778
2779         struct ath5k_softc *sc = hw->priv;
2780         struct ath5k_hw *ah = sc->ah;
2781         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
2782         struct ath5k_txq *txq;
2783         u8 mac[ETH_ALEN] = {};
2784         int ret;
2785
2786
2787         /*
2788          * Check if the MAC has multi-rate retry support.
2789          * We do this by trying to setup a fake extended
2790          * descriptor.  MACs that don't have support will
2791          * return false w/o doing anything.  MACs that do
2792          * support it will return true w/o doing anything.
2793          */
2794         ret = ath5k_hw_setup_mrr_tx_desc(ah, NULL, 0, 0, 0, 0, 0, 0);
2795
2796         if (ret < 0)
2797                 goto err;
2798         if (ret > 0)
2799                 __set_bit(ATH_STAT_MRRETRY, sc->status);
2800
2801         /*
2802          * Collect the channel list.  The 802.11 layer
2803          * is resposible for filtering this list based
2804          * on settings like the phy mode and regulatory
2805          * domain restrictions.
2806          */
2807         ret = ath5k_setup_bands(hw);
2808         if (ret) {
2809                 ATH5K_ERR(sc, "can't get channels\n");
2810                 goto err;
2811         }
2812
2813         /*
2814          * Allocate tx+rx descriptors and populate the lists.
2815          */
2816         ret = ath5k_desc_alloc(sc);
2817         if (ret) {
2818                 ATH5K_ERR(sc, "can't allocate descriptors\n");
2819                 goto err;
2820         }
2821
2822         /*
2823          * Allocate hardware transmit queues: one queue for
2824          * beacon frames and one data queue for each QoS
2825          * priority.  Note that hw functions handle resetting
2826          * these queues at the needed time.
2827          */
2828         ret = ath5k_beaconq_setup(ah);
2829         if (ret < 0) {
2830                 ATH5K_ERR(sc, "can't setup a beacon xmit queue\n");
2831                 goto err_desc;
2832         }
2833         sc->bhalq = ret;
2834         sc->cabq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_CAB, 0);
2835         if (IS_ERR(sc->cabq)) {
2836                 ATH5K_ERR(sc, "can't setup cab queue\n");
2837                 ret = PTR_ERR(sc->cabq);
2838                 goto err_bhal;
2839         }
2840
2841         /* 5211 and 5212 usually support 10 queues but we better rely on the
2842          * capability information */
2843         if (ah->ah_capabilities.cap_queues.q_tx_num >= 6) {
2844                 /* This order matches mac80211's queue priority, so we can
2845                 * directly use the mac80211 queue number without any mapping */
2846                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VO);
2847                 if (IS_ERR(txq)) {
2848                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2849                         ret = PTR_ERR(txq);
2850                         goto err_queues;
2851                 }
2852                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VI);
2853                 if (IS_ERR(txq)) {
2854                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2855                         ret = PTR_ERR(txq);
2856                         goto err_queues;
2857                 }
2858                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2859                 if (IS_ERR(txq)) {
2860                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2861                         ret = PTR_ERR(txq);
2862                         goto err_queues;
2863                 }
2864                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BK);
2865                 if (IS_ERR(txq)) {
2866                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2867                         ret = PTR_ERR(txq);
2868                         goto err_queues;
2869                 }
2870                 hw->queues = 4;
2871         } else {
2872                 /* older hardware (5210) can only support one data queue */
2873                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2874                 if (IS_ERR(txq)) {
2875                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2876                         ret = PTR_ERR(txq);
2877                         goto err_queues;
2878                 }
2879                 hw->queues = 1;
2880         }
2881
2882         tasklet_init(&sc->rxtq, ath5k_tasklet_rx, (unsigned long)sc);
2883         tasklet_init(&sc->txtq, ath5k_tasklet_tx, (unsigned long)sc);
2884         tasklet_init(&sc->calib, ath5k_tasklet_calibrate, (unsigned long)sc);
2885         tasklet_init(&sc->beacontq, ath5k_tasklet_beacon, (unsigned long)sc);
2886         tasklet_init(&sc->ani_tasklet, ath5k_tasklet_ani, (unsigned long)sc);
2887
2888         INIT_WORK(&sc->reset_work, ath5k_reset_work);
2889         INIT_DELAYED_WORK(&sc->tx_complete_work, ath5k_tx_complete_poll_work);
2890
2891         ret = ath5k_hw_common(ah)->bus_ops->eeprom_read_mac(ah, mac);
2892         if (ret) {
2893                 ATH5K_ERR(sc, "unable to read address from EEPROM\n");
2894                 goto err_queues;
2895         }
2896
2897         SET_IEEE80211_PERM_ADDR(hw, mac);
2898         memcpy(&sc->lladdr, mac, ETH_ALEN);
2899         /* All MAC address bits matter for ACKs */
2900         ath5k_update_bssid_mask_and_opmode(sc, NULL);
2901
2902         regulatory->current_rd = ah->ah_capabilities.cap_eeprom.ee_regdomain;
2903         ret = ath_regd_init(regulatory, hw->wiphy, ath5k_reg_notifier);
2904         if (ret) {
2905                 ATH5K_ERR(sc, "can't initialize regulatory system\n");
2906                 goto err_queues;
2907         }
2908
2909         ret = ieee80211_register_hw(hw);
2910         if (ret) {
2911                 ATH5K_ERR(sc, "can't register ieee80211 hw\n");
2912                 goto err_queues;
2913         }
2914
2915         if (!ath_is_world_regd(regulatory))
2916                 regulatory_hint(hw->wiphy, regulatory->alpha2);
2917
2918         ath5k_init_leds(sc);
2919
2920         ath5k_sysfs_register(sc);
2921
2922         return 0;
2923 err_queues:
2924         ath5k_txq_release(sc);
2925 err_bhal:
2926         ath5k_hw_release_tx_queue(ah, sc->bhalq);
2927 err_desc:
2928         ath5k_desc_free(sc);
2929 err:
2930         return ret;
2931 }
2932
2933 void
2934 ath5k_deinit_softc(struct ath5k_softc *sc)
2935 {
2936         struct ieee80211_hw *hw = sc->hw;
2937
2938         /*
2939          * NB: the order of these is important:
2940          * o call the 802.11 layer before detaching ath5k_hw to
2941          *   ensure callbacks into the driver to delete global
2942          *   key cache entries can be handled
2943          * o reclaim the tx queue data structures after calling
2944          *   the 802.11 layer as we'll get called back to reclaim
2945          *   node state and potentially want to use them
2946          * o to cleanup the tx queues the hal is called, so detach
2947          *   it last
2948          * XXX: ??? detach ath5k_hw ???
2949          * Other than that, it's straightforward...
2950          */
2951         ieee80211_unregister_hw(hw);
2952         ath5k_desc_free(sc);
2953         ath5k_txq_release(sc);
2954         ath5k_hw_release_tx_queue(sc->ah, sc->bhalq);
2955         ath5k_unregister_leds(sc);
2956
2957         ath5k_sysfs_unregister(sc);
2958         /*
2959          * NB: can't reclaim these until after ieee80211_ifdetach
2960          * returns because we'll get called back to reclaim node
2961          * state and potentially want to use them.
2962          */
2963         ath5k_hw_deinit(sc->ah);
2964         kfree(sc->ah);
2965         free_irq(sc->irq, sc);
2966 }
2967
2968 bool
2969 ath5k_any_vif_assoc(struct ath5k_softc *sc)
2970 {
2971         struct ath5k_vif_iter_data iter_data;
2972         iter_data.hw_macaddr = NULL;
2973         iter_data.any_assoc = false;
2974         iter_data.need_set_hw_addr = false;
2975         iter_data.found_active = true;
2976
2977         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath5k_vif_iter,
2978                                                    &iter_data);
2979         return iter_data.any_assoc;
2980 }
2981
2982 void
2983 ath5k_set_beacon_filter(struct ieee80211_hw *hw, bool enable)
2984 {
2985         struct ath5k_softc *sc = hw->priv;
2986         struct ath5k_hw *ah = sc->ah;
2987         u32 rfilt;
2988         rfilt = ath5k_hw_get_rx_filter(ah);
2989         if (enable)
2990                 rfilt |= AR5K_RX_FILTER_BEACON;
2991         else
2992                 rfilt &= ~AR5K_RX_FILTER_BEACON;
2993         ath5k_hw_set_rx_filter(ah, rfilt);
2994         sc->filter_flags = rfilt;
2995 }