drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <net/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/debugfs.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.22"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3.
  61  */
  62
  63 #define RX_LE_SIZE              1024
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67
  68 #define TX_RING_SIZE            512
  69 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  70 #define TX_MIN_PENDING          64
  71 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  72
  73 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  74 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  75 #define TX_WATCHDOG             (5 * HZ)
  76 #define NAPI_WEIGHT             64
  77 #define PHY_RETRIES             1000
  78
  79 #define SKY2_EEPROM_MAGIC       0x9955aabb
  80
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 128;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 102         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 141         { 0 }
 142 };
 143
 144 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 145
 146 /* Avoid conditionals by using array */
 147 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 148 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 149 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 150
 151 static void sky2_set_multicast(struct net_device *dev);
 152
 153 /* Access to PHY via serial interconnect */
 154 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 155 {
 156         int i;
 157
 158         gma_write16(hw, port, GM_SMI_DATA, val);
 159         gma_write16(hw, port, GM_SMI_CTRL,
 160                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 161
 162         for (i = 0; i < PHY_RETRIES; i++) {
 163                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 164                 if (ctrl == 0xffff)
 165                         goto io_error;
 166
 167                 if (!(ctrl & GM_SMI_CT_BUSY))
 168                         return 0;
 169
 170                 udelay(10);
 171         }
 172
 173         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 174         return -ETIMEDOUT;
 175
 176 io_error:
 177         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 178         return -EIO;
 179 }
 180
 181 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 182 {
 183         int i;
 184
 185         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 186                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 187
 188         for (i = 0; i < PHY_RETRIES; i++) {
 189                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 190                 if (ctrl == 0xffff)
 191                         goto io_error;
 192
 193                 if (ctrl & GM_SMI_CT_RD_VAL) {
 194                         *val = gma_read16(hw, port, GM_SMI_DATA);
 195                         return 0;
 196                 }
 197
 198                 udelay(10);
 199         }
 200
 201         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 202         return -ETIMEDOUT;
 203 io_error:
 204         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 205         return -EIO;
 206 }
 207
 208 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 209 {
 210         u16 v;
 211         __gm_phy_read(hw, port, reg, &v);
 212         return v;
 213 }
 214
 215
 216 static void sky2_power_on(struct sky2_hw *hw)
 217 {
 218         /* switch power to VCC (WA for VAUX problem) */
 219         sky2_write8(hw, B0_POWER_CTRL,
 220                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 221
 222         /* disable Core Clock Division, */
 223         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 224
 225         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 226                 /* enable bits are inverted */
 227                 sky2_write8(hw, B2_Y2_CLK_GATE,
 228                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 229                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 230                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 231         else
 232                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 233
 234         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 235                 u32 reg;
 236
 237                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 238
 239                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 240                 /* set all bits to 0 except bits 15..12 and 8 */
 241                 reg &= P_ASPM_CONTROL_MSK;
 242                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 243
 244                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 245                 /* set all bits to 0 except bits 28 & 27 */
 246                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 247                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 248
 249                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 250
 251                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 252                 reg = sky2_read32(hw, B2_GP_IO);
 253                 reg |= GLB_GPIO_STAT_RACE_DIS;
 254                 sky2_write32(hw, B2_GP_IO, reg);
 255
 256                 sky2_read32(hw, B2_GP_IO);
 257         }
 258 }
 259
 260 static void sky2_power_aux(struct sky2_hw *hw)
 261 {
 262         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 263                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 264         else
 265                 /* enable bits are inverted */
 266                 sky2_write8(hw, B2_Y2_CLK_GATE,
 267                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 268                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 269                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 270
 271         /* switch power to VAUX */
 272         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
 273                 sky2_write8(hw, B0_POWER_CTRL,
 274                             (PC_VAUX_ENA | PC_VCC_ENA |
 275                              PC_VAUX_ON | PC_VCC_OFF));
 276 }
 277
 278 static void sky2_power_state(struct sky2_hw *hw, pci_power_t state)
 279 {
 280         u16 power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 281         int pex = pci_find_capability(hw->pdev, PCI_CAP_ID_EXP);
 282         u32 reg;
 283
 284         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 285
 286         switch (state) {
 287         case PCI_D0:
 288                 break;
 289
 290         case PCI_D1:
 291                 power_control |= 1;
 292                 break;
 293
 294         case PCI_D2:
 295                 power_control |= 2;
 296                 break;
 297
 298         case PCI_D3hot:
 299         case PCI_D3cold:
 300                 power_control |= 3;
 301                 if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 302                         /* additional power saving measurements */
 303                         reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 304
 305                         /* set gating core clock for LTSSM in L1 state */
 306                         reg |= P_PEX_LTSSM_STAT(P_PEX_LTSSM_L1_STAT) |
 307                                 /* auto clock gated scheme controlled by CLKREQ */
 308                                 P_ASPM_A1_MODE_SELECT |
 309                                 /* enable Gate Root Core Clock */
 310                                 P_CLK_GATE_ROOT_COR_ENA;
 311
 312                         if (pex && (hw->flags & SKY2_HW_CLK_POWER)) {
 313                                 /* enable Clock Power Management (CLKREQ) */
 314                                 u16 ctrl = sky2_pci_read16(hw, pex + PCI_EXP_DEVCTL);
 315
 316                                 ctrl |= PCI_EXP_DEVCTL_AUX_PME;
 317                                 sky2_pci_write16(hw, pex + PCI_EXP_DEVCTL, ctrl);
 318                         } else
 319                                 /* force CLKREQ Enable in Our4 (A1b only) */
 320                                 reg |= P_ASPM_FORCE_CLKREQ_ENA;
 321
 322                         /* set Mask Register for Release/Gate Clock */
 323                         sky2_pci_write32(hw, PCI_DEV_REG5,
 324                                          P_REL_PCIE_EXIT_L1_ST | P_GAT_PCIE_ENTER_L1_ST |
 325                                          P_REL_PCIE_RX_EX_IDLE | P_GAT_PCIE_RX_EL_IDLE |
 326                                          P_REL_GPHY_LINK_UP | P_GAT_GPHY_LINK_DOWN);
 327                 } else
 328                         sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_CLK_HALT);
 329
 330                 /* put CPU into reset state */
 331                 sky2_write8(hw,  B28_Y2_ASF_STAT_CMD, HCU_CCSR_ASF_RESET);
 332                 if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev == CHIP_REV_YU_SU_A0)
 333                         /* put CPU into halt state */
 334                         sky2_write8(hw, B28_Y2_ASF_STAT_CMD, HCU_CCSR_ASF_HALTED);
 335
 336                 if (pex && !(hw->flags & SKY2_HW_RAM_BUFFER)) {
 337                         reg = sky2_pci_read32(hw, PCI_DEV_REG1);
 338                         /* force to PCIe L1 */
 339                         reg |= PCI_FORCE_PEX_L1;
 340                         sky2_pci_write32(hw, PCI_DEV_REG1, reg);
 341                 }
 342                 break;
 343
 344         default:
 345                 dev_warn(&hw->pdev->dev, PFX "Invalid power state (%d) ",
 346                        state);
 347                 return;
 348         }
 349
 350         power_control |= PCI_PM_CTRL_PME_ENABLE;
 351         /* Finally, set the new power state. */
 352         sky2_pci_write32(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 353
 354         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 355         sky2_pci_read32(hw, B0_CTST);
 356 }
 357
 358 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 359 {
 360         u16 reg;
 361
 362         /* disable all GMAC IRQ's */
 363         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 364
 365         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 366         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 367         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 368         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 369
 370         reg = gma_read16(hw, port, GM_RX_CTRL);
 371         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 372         gma_write16(hw, port, GM_RX_CTRL, reg);
 373 }
 374
 375 /* flow control to advertise bits */
 376 static const u16 copper_fc_adv[] = {
 377         [FC_NONE]       = 0,
 378         [FC_TX]         = PHY_M_AN_ASP,
 379         [FC_RX]         = PHY_M_AN_PC,
 380         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 381 };
 382
 383 /* flow control to advertise bits when using 1000BaseX */
 384 static const u16 fiber_fc_adv[] = {
 385         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 386         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 387         [FC_RX]   = PHY_M_P_SYM_MD_X,
 388         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 389 };
 390
 391 /* flow control to GMA disable bits */
 392 static const u16 gm_fc_disable[] = {
 393         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 394         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 395         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 396         [FC_BOTH] = 0,
 397 };
 398
 399
 400 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 401 {
 402         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 403         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 404
 405         if (sky2->autoneg == AUTONEG_ENABLE &&
 406             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 407                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 408
 409                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 410                            PHY_M_EC_MAC_S_MSK);
 411                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 412
 413                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 414                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 415                         /* set downshift counter to 3x and enable downshift */
 416                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 417                 else
 418                         /* set master & slave downshift counter to 1x */
 419                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 420
 421                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 422         }
 423
 424         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 425         if (sky2_is_copper(hw)) {
 426                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 427                         /* enable automatic crossover */
 428                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 429
 430                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 431                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 432                                 u16 spec;
 433
 434                                 /* Enable Class A driver for FE+ A0 */
 435                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 436                                 spec |= PHY_M_FESC_SEL_CL_A;
 437                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 438                         }
 439                 } else {
 440                         /* disable energy detect */
 441                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 442
 443                         /* enable automatic crossover */
 444                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 445
 446                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 447                         if (sky2->autoneg == AUTONEG_ENABLE
 448                             && (hw->flags & SKY2_HW_NEWER_PHY)) {
 449                                 /* set downshift counter to 3x and enable downshift */
 450                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 451                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 452                         }
 453                 }
 454         } else {
 455                 /* workaround for deviation #4.88 (CRC errors) */
 456                 /* disable Automatic Crossover */
 457
 458                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 459         }
 460
 461         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 462
 463         /* special setup for PHY 88E1112 Fiber */
 464         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 465                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 466
 467                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 468                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 469                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 470                 ctrl &= ~PHY_M_MAC_MD_MSK;
 471                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 472                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 473
 474                 if (hw->pmd_type  == 'P') {
 475                         /* select page 1 to access Fiber registers */
 476                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 477
 478                         /* for SFP-module set SIGDET polarity to low */
 479                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 480                         ctrl |= PHY_M_FIB_SIGD_POL;
 481                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 482                 }
 483
 484                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 485         }
 486
 487         ctrl = PHY_CT_RESET;
 488         ct1000 = 0;
 489         adv = PHY_AN_CSMA;
 490         reg = 0;
 491
 492         if (sky2->autoneg == AUTONEG_ENABLE) {
 493                 if (sky2_is_copper(hw)) {
 494                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 495                                 ct1000 |= PHY_M_1000C_AFD;
 496                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 497                                 ct1000 |= PHY_M_1000C_AHD;
 498                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 499                                 adv |= PHY_M_AN_100_FD;
 500                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 501                                 adv |= PHY_M_AN_100_HD;
 502                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 503                                 adv |= PHY_M_AN_10_FD;
 504                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 505                                 adv |= PHY_M_AN_10_HD;
 506
 507                         adv |= copper_fc_adv[sky2->flow_mode];
 508                 } else {        /* special defines for FIBER (88E1040S only) */
 509                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 510                                 adv |= PHY_M_AN_1000X_AFD;
 511                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 512                                 adv |= PHY_M_AN_1000X_AHD;
 513
 514                         adv |= fiber_fc_adv[sky2->flow_mode];
 515                 }
 516
 517                 /* Restart Auto-negotiation */
 518                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 519         } else {
 520                 /* forced speed/duplex settings */
 521                 ct1000 = PHY_M_1000C_MSE;
 522
 523                 /* Disable auto update for duplex flow control and speed */
 524                 reg |= GM_GPCR_AU_ALL_DIS;
 525
 526                 switch (sky2->speed) {
 527                 case SPEED_1000:
 528                         ctrl |= PHY_CT_SP1000;
 529                         reg |= GM_GPCR_SPEED_1000;
 530                         break;
 531                 case SPEED_100:
 532                         ctrl |= PHY_CT_SP100;
 533                         reg |= GM_GPCR_SPEED_100;
 534                         break;
 535                 }
 536
 537                 if (sky2->duplex == DUPLEX_FULL) {
 538                         reg |= GM_GPCR_DUP_FULL;
 539                         ctrl |= PHY_CT_DUP_MD;
 540                 } else if (sky2->speed < SPEED_1000)
 541                         sky2->flow_mode = FC_NONE;
 542
 543
 544                 reg |= gm_fc_disable[sky2->flow_mode];
 545
 546                 /* Forward pause packets to GMAC? */
 547                 if (sky2->flow_mode & FC_RX)
 548                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 549                 else
 550                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 551         }
 552
 553         gma_write16(hw, port, GM_GP_CTRL, reg);
 554
 555         if (hw->flags & SKY2_HW_GIGABIT)
 556                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 557
 558         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 559         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 560
 561         /* Setup Phy LED's */
 562         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 563         ledover = 0;
 564
 565         switch (hw->chip_id) {
 566         case CHIP_ID_YUKON_FE:
 567                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 568                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 569
 570                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 571
 572                 /* delete ACT LED control bits */
 573                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 574                 /* change ACT LED control to blink mode */
 575                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 576                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 577                 break;
 578
 579         case CHIP_ID_YUKON_FE_P:
 580                 /* Enable Link Partner Next Page */
 581                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 582                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 583
 584                 /* disable Energy Detect and enable scrambler */
 585                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 586                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 587
 588                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 589                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 590                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 591                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 592
 593                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 594                 break;
 595
 596         case CHIP_ID_YUKON_XL:
 597                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 598
 599                 /* select page 3 to access LED control register */
 600                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 601
 602                 /* set LED Function Control register */
 603                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 604                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 605                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 606                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 607                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 608
 609                 /* set Polarity Control register */
 610                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 611                              (PHY_M_POLC_LS1_P_MIX(4) |
 612                               PHY_M_POLC_IS0_P_MIX(4) |
 613                               PHY_M_POLC_LOS_CTRL(2) |
 614                               PHY_M_POLC_INIT_CTRL(2) |
 615                               PHY_M_POLC_STA1_CTRL(2) |
 616                               PHY_M_POLC_STA0_CTRL(2)));
 617
 618                 /* restore page register */
 619                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 620                 break;
 621
 622         case CHIP_ID_YUKON_EC_U:
 623         case CHIP_ID_YUKON_EX:
 624         case CHIP_ID_YUKON_SUPR:
 625                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 626
 627                 /* select page 3 to access LED control register */
 628                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 629
 630                 /* set LED Function Control register */
 631                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 632                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 633                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 634                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 635                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 636
 637                 /* set Blink Rate in LED Timer Control Register */
 638                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 639                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 640                 /* restore page register */
 641                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 642                 break;
 643
 644         default:
 645                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 646                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 647
 648                 /* turn off the Rx LED (LED_RX) */
 649                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 650         }
 651
 652         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 653                 /* apply fixes in PHY AFE */
 654                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 655
 656                 /* increase differential signal amplitude in 10BASE-T */
 657                 gm_phy_write(hw, port, 0x18, 0xaa99);
 658                 gm_phy_write(hw, port, 0x17, 0x2011);
 659
 660                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 661                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 662                         gm_phy_write(hw, port, 0x18, 0xa204);
 663                         gm_phy_write(hw, port, 0x17, 0x2002);
 664                 }
 665
 666                 /* set page register to 0 */
 667                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 668         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 669                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 670                 /* apply workaround for integrated resistors calibration */
 671                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 672                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 673         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 674                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 675                 /* no effect on Yukon-XL */
 676                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 677
 678                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 679                         /* turn on 100 Mbps LED (LED_LINK100) */
 680                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 681                 }
 682
 683                 if (ledover)
 684                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 685
 686         }
 687
 688         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 689         if (sky2->autoneg == AUTONEG_ENABLE)
 690                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 691         else
 692                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 693 }
 694
 695 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 696 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 697
 698 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 699 {
 700         u32 reg1;
 701
 702         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 703         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 704         reg1 &= ~phy_power[port];
 705
 706         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 707                 reg1 |= coma_mode[port];
 708
 709         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 710         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 711         sky2_pci_read32(hw, PCI_DEV_REG1);
 712 }
 713
 714 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 715 {
 716         u32 reg1;
 717         u16 ctrl;
 718
 719         /* release GPHY Control reset */
 720         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 721
 722         /* release GMAC reset */
 723         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 724
 725         if (hw->flags & SKY2_HW_NEWER_PHY) {
 726                 /* select page 2 to access MAC control register */
 727                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 728
 729                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 730                 /* allow GMII Power Down */
 731                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 732                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 733
 734                 /* set page register back to 0 */
 735                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 736         }
 737
 738         /* setup General Purpose Control Register */
 739         gma_write16(hw, port, GM_GP_CTRL,
 740                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 | GM_GPCR_AU_ALL_DIS);
 741
 742         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 743                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 744                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 745
 746                         /* enable Power Down */
 747                         ctrl |= PHY_M_PC_POW_D_ENA;
 748                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 749                 }
 750
 751                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 752                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 753         }
 754
 755         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 756         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 757         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 758         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 759         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 760 }
 761
 762 /* Force a renegotiation */
 763 static void sky2_phy_reinit(struct sky2_port *sky2)
 764 {
 765         spin_lock_bh(&sky2->phy_lock);
 766         sky2_phy_init(sky2->hw, sky2->port);
 767         spin_unlock_bh(&sky2->phy_lock);
 768 }
 769
 770 /* Put device in state to listen for Wake On Lan */
 771 static void sky2_wol_init(struct sky2_port *sky2)
 772 {
 773         struct sky2_hw *hw = sky2->hw;
 774         unsigned port = sky2->port;
 775         enum flow_control save_mode;
 776         u16 ctrl;
 777         u32 reg1;
 778
 779         /* Bring hardware out of reset */
 780         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 781         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 782
 783         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 784         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 785
 786         /* Force to 10/100
 787          * sky2_reset will re-enable on resume
 788          */
 789         save_mode = sky2->flow_mode;
 790         ctrl = sky2->advertising;
 791
 792         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 793         sky2->flow_mode = FC_NONE;
 794
 795         spin_lock_bh(&sky2->phy_lock);
 796         sky2_phy_power_up(hw, port);
 797         sky2_phy_init(hw, port);
 798         spin_unlock_bh(&sky2->phy_lock);
 799
 800         sky2->flow_mode = save_mode;
 801         sky2->advertising = ctrl;
 802
 803         /* Set GMAC to no flow control and auto update for speed/duplex */
 804         gma_write16(hw, port, GM_GP_CTRL,
 805                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 806                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 807
 808         /* Set WOL address */
 809         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 810                     sky2->netdev->dev_addr, ETH_ALEN);
 811
 812         /* Turn on appropriate WOL control bits */
 813         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 814         ctrl = 0;
 815         if (sky2->wol & WAKE_PHY)
 816                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 817         else
 818                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 819
 820         if (sky2->wol & WAKE_MAGIC)
 821                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 822         else
 823                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 824
 825         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 826         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 827
 828         /* Turn on legacy PCI-Express PME mode */
 829         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 830         reg1 |= PCI_Y2_PME_LEGACY;
 831         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 832
 833         /* block receiver */
 834         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 835
 836 }
 837
 838 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 839 {
 840         struct net_device *dev = hw->dev[port];
 841
 842         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 843               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 844              hw->chip_id == CHIP_ID_YUKON_FE_P ||
 845              hw->chip_id == CHIP_ID_YUKON_SUPR) {
 846                 /* Yukon-Extreme B0 and further Extreme devices */
 847                 /* enable Store & Forward mode for TX */
 848
 849                 if (dev->mtu <= ETH_DATA_LEN)
 850                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 851                                      TX_JUMBO_DIS | TX_STFW_ENA);
 852
 853                 else
 854                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 855                                      TX_JUMBO_ENA| TX_STFW_ENA);
 856         } else {
 857                 if (dev->mtu <= ETH_DATA_LEN)
 858                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 859                 else {
 860                         /* set Tx GMAC FIFO Almost Empty Threshold */
 861                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 862                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 863
 864                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 865
 866                         /* Can't do offload because of lack of store/forward */
 867                         dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
 868                 }
 869         }
 870 }
 871
 872 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 873 {
 874         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 875         u16 reg;
 876         u32 rx_reg;
 877         int i;
 878         const u8 *addr = hw->dev[port]->dev_addr;
 879
 880         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 881         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 882
 883         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 884
 885         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 886                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 887                 /* clear GMAC 1 Control reset */
 888                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 889                 do {
 890                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 891                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 892                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 893                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 894                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 895         }
 896
 897         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 898
 899         /* Enable Transmit FIFO Underrun */
 900         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 901
 902         spin_lock_bh(&sky2->phy_lock);
 903         sky2_phy_power_up(hw, port);
 904         sky2_phy_init(hw, port);
 905         spin_unlock_bh(&sky2->phy_lock);
 906
 907         /* MIB clear */
 908         reg = gma_read16(hw, port, GM_PHY_ADDR);
 909         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 910
 911         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 912                 gma_read16(hw, port, i);
 913         gma_write16(hw, port, GM_PHY_ADDR, reg);
 914
 915         /* transmit control */
 916         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 917
 918         /* receive control reg: unicast + multicast + no FCS  */
 919         gma_write16(hw, port, GM_RX_CTRL,
 920                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 921
 922         /* transmit flow control */
 923         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 924
 925         /* transmit parameter */
 926         gma_write16(hw, port, GM_TX_PARAM,
 927                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 928                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 929                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 930                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 931
 932         /* serial mode register */
 933         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 934                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 935
 936         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 937                 reg |= GM_SMOD_JUMBO_ENA;
 938
 939         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 940
 941         /* virtual address for data */
 942         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 943
 944         /* physical address: used for pause frames */
 945         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 946
 947         /* ignore counter overflows */
 948         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 949         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 950         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 951
 952         /* Configure Rx MAC FIFO */
 953         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 954         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 955         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 956             hw->chip_id == CHIP_ID_YUKON_FE_P)
 957                 rx_reg |= GMF_RX_OVER_ON;
 958
 959         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 960
 961         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 962                 /* Hardware errata - clear flush mask */
 963                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 964         } else {
 965                 /* Flush Rx MAC FIFO on any flow control or error */
 966                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 967         }
 968
 969         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 970         reg = RX_GMF_FL_THR_DEF + 1;
 971         /* Another magic mystery workaround from sk98lin */
 972         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 973             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 974                 reg = 0x178;
 975         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 976
 977         /* Configure Tx MAC FIFO */
 978         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 979         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 980
 981         /* On chips without ram buffer, pause is controled by MAC level */
 982         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 983                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 984                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 985
 986                 sky2_set_tx_stfwd(hw, port);
 987         }
 988
 989         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 990             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 991                 /* disable dynamic watermark */
 992                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 993                 reg &= ~TX_DYN_WM_ENA;
 994                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 995         }
 996 }
 997
 998 /* Assign Ram Buffer allocation to queue */
 999 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
1000 {
1001         u32 end;
1002
1003         /* convert from K bytes to qwords used for hw register */
1004         start *= 1024/8;
1005         space *= 1024/8;
1006         end = start + space - 1;
1007
1008         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
1009         sky2_write32(hw, RB_ADDR(q, RB_START), start);
1010         sky2_write32(hw, RB_ADDR(q, RB_END), end);
1011         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
1012         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
1013
1014         if (q == Q_R1 || q == Q_R2) {
1015                 u32 tp = space - space/4;
1016
1017                 /* On receive queue's set the thresholds
1018                  * give receiver priority when > 3/4 full
1019                  * send pause when down to 2K
1020                  */
1021                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
1022                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
1023
1024                 tp = space - 2048/8;
1025                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
1026                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
1027         } else {
1028                 /* Enable store & forward on Tx queue's because
1029                  * Tx FIFO is only 1K on Yukon
1030                  */
1031                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1032         }
1033
1034         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1035         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1036 }
1037
1038 /* Setup Bus Memory Interface */
1039 static void sky2_qset(struct sky2_hw *hw, u16 q)
1040 {
1041         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1042         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1043         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1044         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1045 }
1046
1047 /* Setup prefetch unit registers. This is the interface between
1048  * hardware and driver list elements
1049  */
1050 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1051                                       u64 addr, u32 last)
1052 {
1053         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1054         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1055         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
1056         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
1057         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1058         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1059
1060         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1061 }
1062
1063 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
1064 {
1065         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
1066
1067         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
1068         le->ctrl = 0;
1069         return le;
1070 }
1071
1072 static void tx_init(struct sky2_port *sky2)
1073 {
1074         struct sky2_tx_le *le;
1075
1076         sky2->tx_prod = sky2->tx_cons = 0;
1077         sky2->tx_tcpsum = 0;
1078         sky2->tx_last_mss = 0;
1079
1080         le = get_tx_le(sky2);
1081         le->addr = 0;
1082         le->opcode = OP_ADDR64 | HW_OWNER;
1083 }
1084
1085 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
1086                                             struct sky2_tx_le *le)
1087 {
1088         return sky2->tx_ring + (le - sky2->tx_le);
1089 }
1090
1091 /* Update chip's next pointer */
1092 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1093 {
1094         /* Make sure write' to descriptors are complete before we tell hardware */
1095         wmb();
1096         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1097
1098         /* Synchronize I/O on since next processor may write to tail */
1099         mmiowb();
1100 }
1101
1102
1103 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1104 {
1105         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1106         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1107         le->ctrl = 0;
1108         return le;
1109 }
1110
1111 /* Build description to hardware for one receive segment */
1112 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1113                         dma_addr_t map, unsigned len)
1114 {
1115         struct sky2_rx_le *le;
1116
1117         if (sizeof(dma_addr_t) > sizeof(u32)) {
1118                 le = sky2_next_rx(sky2);
1119                 le->addr = cpu_to_le32(upper_32_bits(map));
1120                 le->opcode = OP_ADDR64 | HW_OWNER;
1121         }
1122
1123         le = sky2_next_rx(sky2);
1124         le->addr = cpu_to_le32((u32) map);
1125         le->length = cpu_to_le16(len);
1126         le->opcode = op | HW_OWNER;
1127 }
1128
1129 /* Build description to hardware for one possibly fragmented skb */
1130 static void sky2_rx_submit(struct sky2_port *sky2,
1131                            const struct rx_ring_info *re)
1132 {
1133         int i;
1134
1135         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1136
1137         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1138                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1139 }
1140
1141
1142 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1143                             unsigned size)
1144 {
1145         struct sk_buff *skb = re->skb;
1146         int i;
1147
1148         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1149         pci_unmap_len_set(re, data_size, size);
1150
1151         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1152                 re->frag_addr[i] = pci_map_page(pdev,
1153                                                 skb_shinfo(skb)->frags[i].page,
1154                                                 skb_shinfo(skb)->frags[i].page_offset,
1155                                                 skb_shinfo(skb)->frags[i].size,
1156                                                 PCI_DMA_FROMDEVICE);
1157 }
1158
1159 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1160 {
1161         struct sk_buff *skb = re->skb;
1162         int i;
1163
1164         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1165                          PCI_DMA_FROMDEVICE);
1166
1167         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1168                 pci_unmap_page(pdev, re->frag_addr[i],
1169                                skb_shinfo(skb)->frags[i].size,
1170                                PCI_DMA_FROMDEVICE);
1171 }
1172
1173 /* Tell chip where to start receive checksum.
1174  * Actually has two checksums, but set both same to avoid possible byte
1175  * order problems.
1176  */
1177 static void rx_set_checksum(struct sky2_port *sky2)
1178 {
1179         struct sky2_rx_le *le = sky2_next_rx(sky2);
1180
1181         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1182         le->ctrl = 0;
1183         le->opcode = OP_TCPSTART | HW_OWNER;
1184
1185         sky2_write32(sky2->hw,
1186                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1187                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1188 }
1189
1190 /*
1191  * The RX Stop command will not work for Yukon-2 if the BMU does not
1192  * reach the end of packet and since we can't make sure that we have
1193  * incoming data, we must reset the BMU while it is not doing a DMA
1194  * transfer. Since it is possible that the RX path is still active,
1195  * the RX RAM buffer will be stopped first, so any possible incoming
1196  * data will not trigger a DMA. After the RAM buffer is stopped, the
1197  * BMU is polled until any DMA in progress is ended and only then it
1198  * will be reset.
1199  */
1200 static void sky2_rx_stop(struct sky2_port *sky2)
1201 {
1202         struct sky2_hw *hw = sky2->hw;
1203         unsigned rxq = rxqaddr[sky2->port];
1204         int i;
1205
1206         /* disable the RAM Buffer receive queue */
1207         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1208
1209         for (i = 0; i < 0xffff; i++)
1210                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1211                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1212                         goto stopped;
1213
1214         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1215                sky2->netdev->name);
1216 stopped:
1217         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1218
1219         /* reset the Rx prefetch unit */
1220         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1221         mmiowb();
1222 }
1223
1224 /* Clean out receive buffer area, assumes receiver hardware stopped */
1225 static void sky2_rx_clean(struct sky2_port *sky2)
1226 {
1227         unsigned i;
1228
1229         memset(sky2->rx_le, 0, RX_LE_BYTES);
1230         for (i = 0; i < sky2->rx_pending; i++) {
1231                 struct rx_ring_info *re = sky2->rx_ring + i;
1232
1233                 if (re->skb) {
1234                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1235                         kfree_skb(re->skb);
1236                         re->skb = NULL;
1237                 }
1238         }
1239 }
1240
1241 /* Basic MII support */
1242 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1243 {
1244         struct mii_ioctl_data *data = if_mii(ifr);
1245         struct sky2_port *sky2 = netdev_priv(dev);
1246         struct sky2_hw *hw = sky2->hw;
1247         int err = -EOPNOTSUPP;
1248
1249         if (!netif_running(dev))
1250                 return -ENODEV; /* Phy still in reset */
1251
1252         switch (cmd) {
1253         case SIOCGMIIPHY:
1254                 data->phy_id = PHY_ADDR_MARV;
1255
1256                 /* fallthru */
1257         case SIOCGMIIREG: {
1258                 u16 val = 0;
1259
1260                 spin_lock_bh(&sky2->phy_lock);
1261                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1262                 spin_unlock_bh(&sky2->phy_lock);
1263
1264                 data->val_out = val;
1265                 break;
1266         }
1267
1268         case SIOCSMIIREG:
1269                 if (!capable(CAP_NET_ADMIN))
1270                         return -EPERM;
1271
1272                 spin_lock_bh(&sky2->phy_lock);
1273                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1274                                    data->val_in);
1275                 spin_unlock_bh(&sky2->phy_lock);
1276                 break;
1277         }
1278         return err;
1279 }
1280
1281 #ifdef SKY2_VLAN_TAG_USED
1282 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1283 {
1284         if (onoff) {
1285                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1286                              RX_VLAN_STRIP_ON);
1287                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1288                              TX_VLAN_TAG_ON);
1289         } else {
1290                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1291                              RX_VLAN_STRIP_OFF);
1292                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1293                              TX_VLAN_TAG_OFF);
1294         }
1295 }
1296
1297 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1298 {
1299         struct sky2_port *sky2 = netdev_priv(dev);
1300         struct sky2_hw *hw = sky2->hw;
1301         u16 port = sky2->port;
1302
1303         netif_tx_lock_bh(dev);
1304         napi_disable(&hw->napi);
1305
1306         sky2->vlgrp = grp;
1307         sky2_set_vlan_mode(hw, port, grp != NULL);
1308
1309         sky2_read32(hw, B0_Y2_SP_LISR);
1310         napi_enable(&hw->napi);
1311         netif_tx_unlock_bh(dev);
1312 }
1313 #endif
1314
1315 /*
1316  * Allocate an skb for receiving. If the MTU is large enough
1317  * make the skb non-linear with a fragment list of pages.
1318  */
1319 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1320 {
1321         struct sk_buff *skb;
1322         int i;
1323
1324         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1325                 unsigned char *start;
1326                 /*
1327                  * Workaround for a bug in FIFO that cause hang
1328                  * if the FIFO if the receive buffer is not 64 byte aligned.
1329                  * The buffer returned from netdev_alloc_skb is
1330                  * aligned except if slab debugging is enabled.
1331                  */
1332                 skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + 8);
1333                 if (!skb)
1334                         goto nomem;
1335                 start = PTR_ALIGN(skb->data, 8);
1336                 skb_reserve(skb, start - skb->data);
1337         } else {
1338                 skb = netdev_alloc_skb(sky2->netdev,
1339                                        sky2->rx_data_size + NET_IP_ALIGN);
1340                 if (!skb)
1341                         goto nomem;
1342                 skb_reserve(skb, NET_IP_ALIGN);
1343         }
1344
1345         for (i = 0; i < sky2->rx_nfrags; i++) {
1346                 struct page *page = alloc_page(GFP_ATOMIC);
1347
1348                 if (!page)
1349                         goto free_partial;
1350                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1351         }
1352
1353         return skb;
1354 free_partial:
1355         kfree_skb(skb);
1356 nomem:
1357         return NULL;
1358 }
1359
1360 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1361 {
1362         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1363 }
1364
1365 /*
1366  * Allocate and setup receiver buffer pool.
1367  * Normal case this ends up creating one list element for skb
1368  * in the receive ring. Worst case if using large MTU and each
1369  * allocation falls on a different 64 bit region, that results
1370  * in 6 list elements per ring entry.
1371  * One element is used for checksum enable/disable, and one
1372  * extra to avoid wrap.
1373  */
1374 static int sky2_rx_start(struct sky2_port *sky2)
1375 {
1376         struct sky2_hw *hw = sky2->hw;
1377         struct rx_ring_info *re;
1378         unsigned rxq = rxqaddr[sky2->port];
1379         unsigned i, size, thresh;
1380
1381         sky2->rx_put = sky2->rx_next = 0;
1382         sky2_qset(hw, rxq);
1383
1384         /* On PCI express lowering the watermark gives better performance */
1385         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1386                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1387
1388         /* These chips have no ram buffer?
1389          * MAC Rx RAM Read is controlled by hardware */
1390         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1391             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1392              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1393                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1394
1395         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1396
1397         if (!(hw->flags & SKY2_HW_NEW_LE))
1398                 rx_set_checksum(sky2);
1399
1400         /* Space needed for frame data + headers rounded up */
1401         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1402
1403         /* Stopping point for hardware truncation */
1404         thresh = (size - 8) / sizeof(u32);
1405
1406         sky2->rx_nfrags = size >> PAGE_SHIFT;
1407         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1408
1409         /* Compute residue after pages */
1410         size -= sky2->rx_nfrags << PAGE_SHIFT;
1411
1412         /* Optimize to handle small packets and headers */
1413         if (size < copybreak)
1414                 size = copybreak;
1415         if (size < ETH_HLEN)
1416                 size = ETH_HLEN;
1417
1418         sky2->rx_data_size = size;
1419
1420         /* Fill Rx ring */
1421         for (i = 0; i < sky2->rx_pending; i++) {
1422                 re = sky2->rx_ring + i;
1423
1424                 re->skb = sky2_rx_alloc(sky2);
1425                 if (!re->skb)
1426                         goto nomem;
1427
1428                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1429                 sky2_rx_submit(sky2, re);
1430         }
1431
1432         /*
1433          * The receiver hangs if it receives frames larger than the
1434          * packet buffer. As a workaround, truncate oversize frames, but
1435          * the register is limited to 9 bits, so if you do frames > 2052
1436          * you better get the MTU right!
1437          */
1438         if (thresh > 0x1ff)
1439                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1440         else {
1441                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1442                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1443         }
1444
1445         /* Tell chip about available buffers */
1446         sky2_rx_update(sky2, rxq);
1447         return 0;
1448 nomem:
1449         sky2_rx_clean(sky2);
1450         return -ENOMEM;
1451 }
1452
1453 /* Bring up network interface. */
1454 static int sky2_up(struct net_device *dev)
1455 {
1456         struct sky2_port *sky2 = netdev_priv(dev);
1457         struct sky2_hw *hw = sky2->hw;
1458         unsigned port = sky2->port;
1459         u32 imask, ramsize;
1460         int cap, err = -ENOMEM;
1461         struct net_device *otherdev = hw->dev[sky2->port^1];
1462
1463         /*
1464          * On dual port PCI-X card, there is an problem where status
1465          * can be received out of order due to split transactions
1466          */
1467         if (otherdev && netif_running(otherdev) &&
1468             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1469                 u16 cmd;
1470
1471                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1472                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1473                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1474
1475         }
1476
1477         if (netif_msg_ifup(sky2))
1478                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1479
1480         netif_carrier_off(dev);
1481
1482         /* must be power of 2 */
1483         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1484                                            TX_RING_SIZE *
1485                                            sizeof(struct sky2_tx_le),
1486                                            &sky2->tx_le_map);
1487         if (!sky2->tx_le)
1488                 goto err_out;
1489
1490         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1491                                 GFP_KERNEL);
1492         if (!sky2->tx_ring)
1493                 goto err_out;
1494
1495         tx_init(sky2);
1496
1497         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1498                                            &sky2->rx_le_map);
1499         if (!sky2->rx_le)
1500                 goto err_out;
1501         memset(sky2->rx_le, 0, RX_LE_BYTES);
1502
1503         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1504                                 GFP_KERNEL);
1505         if (!sky2->rx_ring)
1506                 goto err_out;
1507
1508         sky2_mac_init(hw, port);
1509
1510         /* Register is number of 4K blocks on internal RAM buffer. */
1511         ramsize = sky2_read8(hw, B2_E_0) * 4;
1512         if (ramsize > 0) {
1513                 u32 rxspace;
1514
1515                 hw->flags |= SKY2_HW_RAM_BUFFER;
1516                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1517                 if (ramsize < 16)
1518                         rxspace = ramsize / 2;
1519                 else
1520                         rxspace = 8 + (2*(ramsize - 16))/3;
1521
1522                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1523                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1524
1525                 /* Make sure SyncQ is disabled */
1526                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1527                             RB_RST_SET);
1528         }
1529
1530         sky2_qset(hw, txqaddr[port]);
1531
1532         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1533         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1534                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1535
1536         /* Set almost empty threshold */
1537         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1538             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1539                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1540
1541         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1542                            TX_RING_SIZE - 1);
1543
1544 #ifdef SKY2_VLAN_TAG_USED
1545         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1546 #endif
1547
1548         err = sky2_rx_start(sky2);
1549         if (err)
1550                 goto err_out;
1551
1552         /* Enable interrupts from phy/mac for port */
1553         imask = sky2_read32(hw, B0_IMSK);
1554         imask |= portirq_msk[port];
1555         sky2_write32(hw, B0_IMSK, imask);
1556
1557         sky2_set_multicast(dev);
1558         return 0;
1559
1560 err_out:
1561         if (sky2->rx_le) {
1562                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1563                                     sky2->rx_le, sky2->rx_le_map);
1564                 sky2->rx_le = NULL;
1565         }
1566         if (sky2->tx_le) {
1567                 pci_free_consistent(hw->pdev,
1568                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1569                                     sky2->tx_le, sky2->tx_le_map);
1570                 sky2->tx_le = NULL;
1571         }
1572         kfree(sky2->tx_ring);
1573         kfree(sky2->rx_ring);
1574
1575         sky2->tx_ring = NULL;
1576         sky2->rx_ring = NULL;
1577         return err;
1578 }
1579
1580 /* Modular subtraction in ring */
1581 static inline int tx_dist(unsigned tail, unsigned head)
1582 {
1583         return (head - tail) & (TX_RING_SIZE - 1);
1584 }
1585
1586 /* Number of list elements available for next tx */
1587 static inline int tx_avail(const struct sky2_port *sky2)
1588 {
1589         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1590 }
1591
1592 /* Estimate of number of transmit list elements required */
1593 static unsigned tx_le_req(const struct sk_buff *skb)
1594 {
1595         unsigned count;
1596
1597         count = sizeof(dma_addr_t) / sizeof(u32);
1598         count += skb_shinfo(skb)->nr_frags * count;
1599
1600         if (skb_is_gso(skb))
1601                 ++count;
1602
1603         if (skb->ip_summed == CHECKSUM_PARTIAL)
1604                 ++count;
1605
1606         return count;
1607 }
1608
1609 /*
1610  * Put one packet in ring for transmit.
1611  * A single packet can generate multiple list elements, and
1612  * the number of ring elements will probably be less than the number
1613  * of list elements used.
1614  */
1615 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1616 {
1617         struct sky2_port *sky2 = netdev_priv(dev);
1618         struct sky2_hw *hw = sky2->hw;
1619         struct sky2_tx_le *le = NULL;
1620         struct tx_ring_info *re;
1621         unsigned i, len;
1622         dma_addr_t mapping;
1623         u16 mss;
1624         u8 ctrl;
1625
1626         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1627                 return NETDEV_TX_BUSY;
1628
1629         if (unlikely(netif_msg_tx_queued(sky2)))
1630                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1631                        dev->name, sky2->tx_prod, skb->len);
1632
1633         len = skb_headlen(skb);
1634         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1635
1636         /* Send high bits if needed */
1637         if (sizeof(dma_addr_t) > sizeof(u32)) {
1638                 le = get_tx_le(sky2);
1639                 le->addr = cpu_to_le32(upper_32_bits(mapping));
1640                 le->opcode = OP_ADDR64 | HW_OWNER;
1641         }
1642
1643         /* Check for TCP Segmentation Offload */
1644         mss = skb_shinfo(skb)->gso_size;
1645         if (mss != 0) {
1646
1647                 if (!(hw->flags & SKY2_HW_NEW_LE))
1648                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1649
1650                 if (mss != sky2->tx_last_mss) {
1651                         le = get_tx_le(sky2);
1652                         le->addr = cpu_to_le32(mss);
1653
1654                         if (hw->flags & SKY2_HW_NEW_LE)
1655                                 le->opcode = OP_MSS | HW_OWNER;
1656                         else
1657                                 le->opcode = OP_LRGLEN | HW_OWNER;
1658                         sky2->tx_last_mss = mss;
1659                 }
1660         }
1661
1662         ctrl = 0;
1663 #ifdef SKY2_VLAN_TAG_USED
1664         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1665         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1666                 if (!le) {
1667                         le = get_tx_le(sky2);
1668                         le->addr = 0;
1669                         le->opcode = OP_VLAN|HW_OWNER;
1670                 } else
1671                         le->opcode |= OP_VLAN;
1672                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1673                 ctrl |= INS_VLAN;
1674         }
1675 #endif
1676
1677         /* Handle TCP checksum offload */
1678         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1679                 /* On Yukon EX (some versions) encoding change. */
1680                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1681                         ctrl |= CALSUM; /* auto checksum */
1682                 else {
1683                         const unsigned offset = skb_transport_offset(skb);
1684                         u32 tcpsum;
1685
1686                         tcpsum = offset << 16;                  /* sum start */
1687                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1688
1689                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1690                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1691                                 ctrl |= UDPTCP;
1692
1693                         if (tcpsum != sky2->tx_tcpsum) {
1694                                 sky2->tx_tcpsum = tcpsum;
1695
1696                                 le = get_tx_le(sky2);
1697                                 le->addr = cpu_to_le32(tcpsum);
1698                                 le->length = 0; /* initial checksum value */
1699                                 le->ctrl = 1;   /* one packet */
1700                                 le->opcode = OP_TCPLISW | HW_OWNER;
1701                         }
1702                 }
1703         }
1704
1705         le = get_tx_le(sky2);
1706         le->addr = cpu_to_le32((u32) mapping);
1707         le->length = cpu_to_le16(len);
1708         le->ctrl = ctrl;
1709         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1710
1711         re = tx_le_re(sky2, le);
1712         re->skb = skb;
1713         pci_unmap_addr_set(re, mapaddr, mapping);
1714         pci_unmap_len_set(re, maplen, len);
1715
1716         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1717                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1718
1719                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1720                                        frag->size, PCI_DMA_TODEVICE);
1721
1722                 if (sizeof(dma_addr_t) > sizeof(u32)) {
1723                         le = get_tx_le(sky2);
1724                         le->addr = cpu_to_le32(upper_32_bits(mapping));
1725                         le->ctrl = 0;
1726                         le->opcode = OP_ADDR64 | HW_OWNER;
1727                 }
1728
1729                 le = get_tx_le(sky2);
1730                 le->addr = cpu_to_le32((u32) mapping);
1731                 le->length = cpu_to_le16(frag->size);
1732                 le->ctrl = ctrl;
1733                 le->opcode = OP_BUFFER | HW_OWNER;
1734
1735                 re = tx_le_re(sky2, le);
1736                 re->skb = skb;
1737                 pci_unmap_addr_set(re, mapaddr, mapping);
1738                 pci_unmap_len_set(re, maplen, frag->size);
1739         }
1740
1741         le->ctrl |= EOP;
1742
1743         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1744                 netif_stop_queue(dev);
1745
1746         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1747
1748         dev->trans_start = jiffies;
1749         return NETDEV_TX_OK;
1750 }
1751
1752 /*
1753  * Free ring elements from starting at tx_cons until "done"
1754  *
1755  * NB: the hardware will tell us about partial completion of multi-part
1756  *     buffers so make sure not to free skb to early.
1757  */
1758 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1759 {
1760         struct net_device *dev = sky2->netdev;
1761         struct pci_dev *pdev = sky2->hw->pdev;
1762         unsigned idx;
1763
1764         BUG_ON(done >= TX_RING_SIZE);
1765
1766         for (idx = sky2->tx_cons; idx != done;
1767              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1768                 struct sky2_tx_le *le = sky2->tx_le + idx;
1769                 struct tx_ring_info *re = sky2->tx_ring + idx;
1770
1771                 switch(le->opcode & ~HW_OWNER) {
1772                 case OP_LARGESEND:
1773                 case OP_PACKET:
1774                         pci_unmap_single(pdev,
1775                                          pci_unmap_addr(re, mapaddr),
1776                                          pci_unmap_len(re, maplen),
1777                                          PCI_DMA_TODEVICE);
1778                         break;
1779                 case OP_BUFFER:
1780                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1781                                        pci_unmap_len(re, maplen),
1782                                        PCI_DMA_TODEVICE);
1783                         break;
1784                 }
1785
1786                 if (le->ctrl & EOP) {
1787                         if (unlikely(netif_msg_tx_done(sky2)))
1788                                 printk(KERN_DEBUG "%s: tx done %u\n",
1789                                        dev->name, idx);
1790
1791                         dev->stats.tx_packets++;
1792                         dev->stats.tx_bytes += re->skb->len;
1793
1794                         dev_kfree_skb_any(re->skb);
1795                         sky2->tx_next = RING_NEXT(idx, TX_RING_SIZE);
1796                 }
1797         }
1798
1799         sky2->tx_cons = idx;
1800         smp_mb();
1801
1802         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1803                 netif_wake_queue(dev);
1804 }
1805
1806 /* Cleanup all untransmitted buffers, assume transmitter not running */
1807 static void sky2_tx_clean(struct net_device *dev)
1808 {
1809         struct sky2_port *sky2 = netdev_priv(dev);
1810
1811         netif_tx_lock_bh(dev);
1812         sky2_tx_complete(sky2, sky2->tx_prod);
1813         netif_tx_unlock_bh(dev);
1814 }
1815
1816 /* Network shutdown */
1817 static int sky2_down(struct net_device *dev)
1818 {
1819         struct sky2_port *sky2 = netdev_priv(dev);
1820         struct sky2_hw *hw = sky2->hw;
1821         unsigned port = sky2->port;
1822         u16 ctrl;
1823         u32 imask;
1824
1825         /* Never really got started! */
1826         if (!sky2->tx_le)
1827                 return 0;
1828
1829         if (netif_msg_ifdown(sky2))
1830                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1831
1832         /* Stop more packets from being queued */
1833         netif_stop_queue(dev);
1834
1835         /* Disable port IRQ */
1836         imask = sky2_read32(hw, B0_IMSK);
1837         imask &= ~portirq_msk[port];
1838         sky2_write32(hw, B0_IMSK, imask);
1839
1840         synchronize_irq(hw->pdev->irq);
1841
1842         sky2_gmac_reset(hw, port);
1843
1844         /* Stop transmitter */
1845         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1846         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1847
1848         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1849                      RB_RST_SET | RB_DIS_OP_MD);
1850
1851         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1852         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1853         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1854
1855         /* Make sure no packets are pending */
1856         napi_synchronize(&hw->napi);
1857
1858         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1859
1860         /* Workaround shared GMAC reset */
1861         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1862               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1863                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1864
1865         /* Disable Force Sync bit and Enable Alloc bit */
1866         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1867                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1868
1869         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1870         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1871         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1872
1873         /* Reset the PCI FIFO of the async Tx queue */
1874         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1875                      BMU_RST_SET | BMU_FIFO_RST);
1876
1877         /* Reset the Tx prefetch units */
1878         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1879                      PREF_UNIT_RST_SET);
1880
1881         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1882
1883         sky2_rx_stop(sky2);
1884
1885         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1886         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1887
1888         sky2_phy_power_down(hw, port);
1889
1890         netif_carrier_off(dev);
1891
1892         /* turn off LED's */
1893         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1894
1895         sky2_tx_clean(dev);
1896         sky2_rx_clean(sky2);
1897
1898         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1899                             sky2->rx_le, sky2->rx_le_map);
1900         kfree(sky2->rx_ring);
1901
1902         pci_free_consistent(hw->pdev,
1903                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1904                             sky2->tx_le, sky2->tx_le_map);
1905         kfree(sky2->tx_ring);
1906
1907         sky2->tx_le = NULL;
1908         sky2->rx_le = NULL;
1909
1910         sky2->rx_ring = NULL;
1911         sky2->tx_ring = NULL;
1912
1913         return 0;
1914 }
1915
1916 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1917 {
1918         if (hw->flags & SKY2_HW_FIBRE_PHY)
1919                 return SPEED_1000;
1920
1921         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1922                 if (aux & PHY_M_PS_SPEED_100)
1923                         return SPEED_100;
1924                 else
1925                         return SPEED_10;
1926         }
1927
1928         switch (aux & PHY_M_PS_SPEED_MSK) {
1929         case PHY_M_PS_SPEED_1000:
1930                 return SPEED_1000;
1931         case PHY_M_PS_SPEED_100:
1932                 return SPEED_100;
1933         default:
1934                 return SPEED_10;
1935         }
1936 }
1937
1938 static void sky2_link_up(struct sky2_port *sky2)
1939 {
1940         struct sky2_hw *hw = sky2->hw;
1941         unsigned port = sky2->port;
1942         u16 reg;
1943         static const char *fc_name[] = {
1944                 [FC_NONE]       = "none",
1945                 [FC_TX]         = "tx",
1946                 [FC_RX]         = "rx",
1947                 [FC_BOTH]       = "both",
1948         };
1949
1950         /* enable Rx/Tx */
1951         reg = gma_read16(hw, port, GM_GP_CTRL);
1952         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1953         gma_write16(hw, port, GM_GP_CTRL, reg);
1954
1955         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1956
1957         netif_carrier_on(sky2->netdev);
1958
1959         mod_timer(&hw->watchdog_timer, jiffies + 1);
1960
1961         /* Turn on link LED */
1962         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1963                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1964
1965         if (netif_msg_link(sky2))
1966                 printk(KERN_INFO PFX
1967                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1968                        sky2->netdev->name, sky2->speed,
1969                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1970                        fc_name[sky2->flow_status]);
1971 }
1972
1973 static void sky2_link_down(struct sky2_port *sky2)
1974 {
1975         struct sky2_hw *hw = sky2->hw;
1976         unsigned port = sky2->port;
1977         u16 reg;
1978
1979         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1980
1981         reg = gma_read16(hw, port, GM_GP_CTRL);
1982         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1983         gma_write16(hw, port, GM_GP_CTRL, reg);
1984
1985         netif_carrier_off(sky2->netdev);
1986
1987         /* Turn on link LED */
1988         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1989
1990         if (netif_msg_link(sky2))
1991                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1992
1993         sky2_phy_init(hw, port);
1994 }
1995
1996 static enum flow_control sky2_flow(int rx, int tx)
1997 {
1998         if (rx)
1999                 return tx ? FC_BOTH : FC_RX;
2000         else
2001                 return tx ? FC_TX : FC_NONE;
2002 }
2003
2004 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2005 {
2006         struct sky2_hw *hw = sky2->hw;
2007         unsigned port = sky2->port;
2008         u16 advert, lpa;
2009
2010         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2011         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2012         if (lpa & PHY_M_AN_RF) {
2013                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2014                 return -1;
2015         }
2016
2017         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2018                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2019                        sky2->netdev->name);
2020                 return -1;
2021         }
2022
2023         sky2->speed = sky2_phy_speed(hw, aux);
2024         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2025
2026         /* Since the pause result bits seem to in different positions on
2027          * different chips. look at registers.
2028          */
2029         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2030                 /* Shift for bits in fiber PHY */
2031                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2032                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2033
2034                 if (advert & ADVERTISE_1000XPAUSE)
2035                         advert |= ADVERTISE_PAUSE_CAP;
2036                 if (advert & ADVERTISE_1000XPSE_ASYM)
2037                         advert |= ADVERTISE_PAUSE_ASYM;
2038                 if (lpa & LPA_1000XPAUSE)
2039                         lpa |= LPA_PAUSE_CAP;
2040                 if (lpa & LPA_1000XPAUSE_ASYM)
2041                         lpa |= LPA_PAUSE_ASYM;
2042         }
2043
2044         sky2->flow_status = FC_NONE;
2045         if (advert & ADVERTISE_PAUSE_CAP) {
2046                 if (lpa & LPA_PAUSE_CAP)
2047                         sky2->flow_status = FC_BOTH;
2048                 else if (advert & ADVERTISE_PAUSE_ASYM)
2049                         sky2->flow_status = FC_RX;
2050         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2051                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2052                         sky2->flow_status = FC_TX;
2053         }
2054
2055         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
2056             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2057                 sky2->flow_status = FC_NONE;
2058
2059         if (sky2->flow_status & FC_TX)
2060                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2061         else
2062                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2063
2064         return 0;
2065 }
2066
2067 /* Interrupt from PHY */
2068 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2069 {
2070         struct net_device *dev = hw->dev[port];
2071         struct sky2_port *sky2 = netdev_priv(dev);
2072         u16 istatus, phystat;
2073
2074         if (!netif_running(dev))
2075                 return;
2076
2077         spin_lock(&sky2->phy_lock);
2078         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2079         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2080
2081         if (netif_msg_intr(sky2))
2082                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2083                        sky2->netdev->name, istatus, phystat);
2084
2085         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
2086                 if (sky2_autoneg_done(sky2, phystat) == 0)
2087                         sky2_link_up(sky2);
2088                 goto out;
2089         }
2090
2091         if (istatus & PHY_M_IS_LSP_CHANGE)
2092                 sky2->speed = sky2_phy_speed(hw, phystat);
2093
2094         if (istatus & PHY_M_IS_DUP_CHANGE)
2095                 sky2->duplex =
2096                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2097
2098         if (istatus & PHY_M_IS_LST_CHANGE) {
2099                 if (phystat & PHY_M_PS_LINK_UP)
2100                         sky2_link_up(sky2);
2101                 else
2102                         sky2_link_down(sky2);
2103         }
2104 out:
2105         spin_unlock(&sky2->phy_lock);
2106 }
2107
2108 /* Transmit timeout is only called if we are running, carrier is up
2109  * and tx queue is full (stopped).
2110  */
2111 static void sky2_tx_timeout(struct net_device *dev)
2112 {
2113         struct sky2_port *sky2 = netdev_priv(dev);
2114         struct sky2_hw *hw = sky2->hw;
2115
2116         if (netif_msg_timer(sky2))
2117                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2118
2119         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2120                dev->name, sky2->tx_cons, sky2->tx_prod,
2121                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2122                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2123
2124         /* can't restart safely under softirq */
2125         schedule_work(&hw->restart_work);
2126 }
2127
2128 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2129 {
2130         struct sky2_port *sky2 = netdev_priv(dev);
2131         struct sky2_hw *hw = sky2->hw;
2132         unsigned port = sky2->port;
2133         int err;
2134         u16 ctl, mode;
2135         u32 imask;
2136
2137         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2138                 return -EINVAL;
2139
2140         if (new_mtu > ETH_DATA_LEN &&
2141             (hw->chip_id == CHIP_ID_YUKON_FE ||
2142              hw->chip_id == CHIP_ID_YUKON_FE_P))
2143                 return -EINVAL;
2144
2145         if (!netif_running(dev)) {
2146                 dev->mtu = new_mtu;
2147                 return 0;
2148         }
2149
2150         imask = sky2_read32(hw, B0_IMSK);
2151         sky2_write32(hw, B0_IMSK, 0);
2152
2153         dev->trans_start = jiffies;     /* prevent tx timeout */
2154         netif_stop_queue(dev);
2155         napi_disable(&hw->napi);
2156
2157         synchronize_irq(hw->pdev->irq);
2158
2159         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2160                 sky2_set_tx_stfwd(hw, port);
2161
2162         ctl = gma_read16(hw, port, GM_GP_CTRL);
2163         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2164         sky2_rx_stop(sky2);
2165         sky2_rx_clean(sky2);
2166
2167         dev->mtu = new_mtu;
2168
2169         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2170                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2171
2172         if (dev->mtu > ETH_DATA_LEN)
2173                 mode |= GM_SMOD_JUMBO_ENA;
2174
2175         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2176
2177         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2178
2179         err = sky2_rx_start(sky2);
2180         sky2_write32(hw, B0_IMSK, imask);
2181
2182         sky2_read32(hw, B0_Y2_SP_LISR);
2183         napi_enable(&hw->napi);
2184
2185         if (err)
2186                 dev_close(dev);
2187         else {
2188                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2189
2190                 netif_wake_queue(dev);
2191         }
2192
2193         return err;
2194 }
2195
2196 /* For small just reuse existing skb for next receive */
2197 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2198                                     const struct rx_ring_info *re,
2199                                     unsigned length)
2200 {
2201         struct sk_buff *skb;
2202
2203         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2204         if (likely(skb)) {
2205                 skb_reserve(skb, 2);
2206                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2207                                             length, PCI_DMA_FROMDEVICE);
2208                 skb_copy_from_linear_data(re->skb, skb->data, length);
2209                 skb->ip_summed = re->skb->ip_summed;
2210                 skb->csum = re->skb->csum;
2211                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2212                                                length, PCI_DMA_FROMDEVICE);
2213                 re->skb->ip_summed = CHECKSUM_NONE;
2214                 skb_put(skb, length);
2215         }
2216         return skb;
2217 }
2218
2219 /* Adjust length of skb with fragments to match received data */
2220 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2221                           unsigned int length)
2222 {
2223         int i, num_frags;
2224         unsigned int size;
2225
2226         /* put header into skb */
2227         size = min(length, hdr_space);
2228         skb->tail += size;
2229         skb->len += size;
2230         length -= size;
2231
2232         num_frags = skb_shinfo(skb)->nr_frags;
2233         for (i = 0; i < num_frags; i++) {
2234                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2235
2236                 if (length == 0) {
2237                         /* don't need this page */
2238                         __free_page(frag->page);
2239                         --skb_shinfo(skb)->nr_frags;
2240                 } else {
2241                         size = min(length, (unsigned) PAGE_SIZE);
2242
2243                         frag->size = size;
2244                         skb->data_len += size;
2245                         skb->truesize += size;
2246                         skb->len += size;
2247                         length -= size;
2248                 }
2249         }
2250 }
2251
2252 /* Normal packet - take skb from ring element and put in a new one  */
2253 static struct sk_buff *receive_new(struct sky2_port *sky2,
2254                                    struct rx_ring_info *re,
2255                                    unsigned int length)
2256 {
2257         struct sk_buff *skb, *nskb;
2258         unsigned hdr_space = sky2->rx_data_size;
2259
2260         /* Don't be tricky about reusing pages (yet) */
2261         nskb = sky2_rx_alloc(sky2);
2262         if (unlikely(!nskb))
2263                 return NULL;
2264
2265         skb = re->skb;
2266         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2267
2268         prefetch(skb->data);
2269         re->skb = nskb;
2270         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2271
2272         if (skb_shinfo(skb)->nr_frags)
2273                 skb_put_frags(skb, hdr_space, length);
2274         else
2275                 skb_put(skb, length);
2276         return skb;
2277 }
2278
2279 /*
2280  * Receive one packet.
2281  * For larger packets, get new buffer.
2282  */
2283 static struct sk_buff *sky2_receive(struct net_device *dev,
2284                                     u16 length, u32 status)
2285 {
2286         struct sky2_port *sky2 = netdev_priv(dev);
2287         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2288         struct sk_buff *skb = NULL;
2289         u16 count = (status & GMR_FS_LEN) >> 16;
2290
2291 #ifdef SKY2_VLAN_TAG_USED
2292         /* Account for vlan tag */
2293         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2294                 count -= VLAN_HLEN;
2295 #endif
2296
2297         if (unlikely(netif_msg_rx_status(sky2)))
2298                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2299                        dev->name, sky2->rx_next, status, length);
2300
2301         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2302         prefetch(sky2->rx_ring + sky2->rx_next);
2303
2304         /* This chip has hardware problems that generates bogus status.
2305          * So do only marginal checking and expect higher level protocols
2306          * to handle crap frames.
2307          */
2308         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2309             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2310             length != count)
2311                 goto okay;
2312
2313         if (status & GMR_FS_ANY_ERR)
2314                 goto error;
2315
2316         if (!(status & GMR_FS_RX_OK))
2317                 goto resubmit;
2318
2319         /* if length reported by DMA does not match PHY, packet was truncated */
2320         if (length != count)
2321                 goto len_error;
2322
2323 okay:
2324         if (length < copybreak)
2325                 skb = receive_copy(sky2, re, length);
2326         else
2327                 skb = receive_new(sky2, re, length);
2328 resubmit:
2329         sky2_rx_submit(sky2, re);
2330
2331         return skb;
2332
2333 len_error:
2334         /* Truncation of overlength packets
2335            causes PHY length to not match MAC length */
2336         ++dev->stats.rx_length_errors;
2337         if (netif_msg_rx_err(sky2) && net_ratelimit())
2338                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2339                         dev->name, status, length);
2340         goto resubmit;
2341
2342 error:
2343         ++dev->stats.rx_errors;
2344         if (status & GMR_FS_RX_FF_OV) {
2345                 dev->stats.rx_over_errors++;
2346                 goto resubmit;
2347         }
2348
2349         if (netif_msg_rx_err(sky2) && net_ratelimit())
2350                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2351                        dev->name, status, length);
2352
2353         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2354                 dev->stats.rx_length_errors++;
2355         if (status & GMR_FS_FRAGMENT)
2356                 dev->stats.rx_frame_errors++;
2357         if (status & GMR_FS_CRC_ERR)
2358                 dev->stats.rx_crc_errors++;
2359
2360         goto resubmit;
2361 }
2362
2363 /* Transmit complete */
2364 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2365 {
2366         struct sky2_port *sky2 = netdev_priv(dev);
2367
2368         if (netif_running(dev)) {
2369                 netif_tx_lock(dev);
2370                 sky2_tx_complete(sky2, last);
2371                 netif_tx_unlock(dev);
2372         }
2373 }
2374
2375 /* Process status response ring */
2376 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2377 {
2378         int work_done = 0;
2379         unsigned rx[2] = { 0, 0 };
2380
2381         rmb();
2382         do {
2383                 struct sky2_port *sky2;
2384                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2385                 unsigned port;
2386                 struct net_device *dev;
2387                 struct sk_buff *skb;
2388                 u32 status;
2389                 u16 length;
2390                 u8 opcode = le->opcode;
2391
2392                 if (!(opcode & HW_OWNER))
2393                         break;
2394
2395                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2396
2397                 port = le->css & CSS_LINK_BIT;
2398                 dev = hw->dev[port];
2399                 sky2 = netdev_priv(dev);
2400                 length = le16_to_cpu(le->length);
2401                 status = le32_to_cpu(le->status);
2402
2403                 le->opcode = 0;
2404                 switch (opcode & ~HW_OWNER) {
2405                 case OP_RXSTAT:
2406                         ++rx[port];
2407                         skb = sky2_receive(dev, length, status);
2408                         if (unlikely(!skb)) {
2409                                 dev->stats.rx_dropped++;
2410                                 break;
2411                         }
2412
2413                         /* This chip reports checksum status differently */
2414                         if (hw->flags & SKY2_HW_NEW_LE) {
2415                                 if (sky2->rx_csum &&
2416                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2417                                     (le->css & CSS_TCPUDPCSOK))
2418                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2419                                 else
2420                                         skb->ip_summed = CHECKSUM_NONE;
2421                         }
2422
2423                         skb->protocol = eth_type_trans(skb, dev);
2424                         dev->stats.rx_packets++;
2425                         dev->stats.rx_bytes += skb->len;
2426                         dev->last_rx = jiffies;
2427
2428 #ifdef SKY2_VLAN_TAG_USED
2429                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2430                                 vlan_hwaccel_receive_skb(skb,
2431                                                          sky2->vlgrp,
2432                                                          be16_to_cpu(sky2->rx_tag));
2433                         } else
2434 #endif
2435                                 netif_receive_skb(skb);
2436
2437                         /* Stop after net poll weight */
2438                         if (++work_done >= to_do)
2439                                 goto exit_loop;
2440                         break;
2441
2442 #ifdef SKY2_VLAN_TAG_USED
2443                 case OP_RXVLAN:
2444                         sky2->rx_tag = length;
2445                         break;
2446
2447                 case OP_RXCHKSVLAN:
2448                         sky2->rx_tag = length;
2449                         /* fall through */
2450 #endif
2451                 case OP_RXCHKS:
2452                         if (!sky2->rx_csum)
2453                                 break;
2454
2455                         /* If this happens then driver assuming wrong format */
2456                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2457                                 if (net_ratelimit())
2458                                         printk(KERN_NOTICE "%s: unexpected"
2459                                                " checksum status\n",
2460                                                dev->name);
2461                                 break;
2462                         }
2463
2464                         /* Both checksum counters are programmed to start at
2465                          * the same offset, so unless there is a problem they
2466                          * should match. This failure is an early indication that
2467                          * hardware receive checksumming won't work.
2468                          */
2469                         if (likely(status >> 16 == (status & 0xffff))) {
2470                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2471                                 skb->ip_summed = CHECKSUM_COMPLETE;
2472                                 skb->csum = status & 0xffff;
2473                         } else {
2474                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2475                                        "checksum problem (status = %#x)\n",
2476                                        dev->name, status);
2477                                 sky2->rx_csum = 0;
2478                                 sky2_write32(sky2->hw,
2479                                              Q_ADDR(rxqaddr[port], Q_CSR),
2480                                              BMU_DIS_RX_CHKSUM);
2481                         }
2482                         break;
2483
2484                 case OP_TXINDEXLE:
2485                         /* TX index reports status for both ports */
2486                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2487                         sky2_tx_done(hw->dev[0], status & 0xfff);
2488                         if (hw->dev[1])
2489                                 sky2_tx_done(hw->dev[1],
2490                                      ((status >> 24) & 0xff)
2491                                              | (u16)(length & 0xf) << 8);
2492                         break;
2493
2494                 default:
2495                         if (net_ratelimit())
2496                                 printk(KERN_WARNING PFX
2497                                        "unknown status opcode 0x%x\n", opcode);
2498                 }
2499         } while (hw->st_idx != idx);
2500
2501         /* Fully processed status ring so clear irq */
2502         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2503
2504 exit_loop:
2505         if (rx[0])
2506                 sky2_rx_update(netdev_priv(hw->dev[0]), Q_R1);
2507
2508         if (rx[1])
2509                 sky2_rx_update(netdev_priv(hw->dev[1]), Q_R2);
2510
2511         return work_done;
2512 }
2513
2514 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2515 {
2516         struct net_device *dev = hw->dev[port];
2517
2518         if (net_ratelimit())
2519                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2520                        dev->name, status);
2521
2522         if (status & Y2_IS_PAR_RD1) {
2523                 if (net_ratelimit())
2524                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2525                                dev->name);
2526                 /* Clear IRQ */
2527                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2528         }
2529
2530         if (status & Y2_IS_PAR_WR1) {
2531                 if (net_ratelimit())
2532                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2533                                dev->name);
2534
2535                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2536         }
2537
2538         if (status & Y2_IS_PAR_MAC1) {
2539                 if (net_ratelimit())
2540                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2541                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2542         }
2543
2544         if (status & Y2_IS_PAR_RX1) {
2545                 if (net_ratelimit())
2546                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2547                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2548         }
2549
2550         if (status & Y2_IS_TCP_TXA1) {
2551                 if (net_ratelimit())
2552                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2553                                dev->name);
2554                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2555         }
2556 }
2557
2558 static void sky2_hw_intr(struct sky2_hw *hw)
2559 {
2560         struct pci_dev *pdev = hw->pdev;
2561         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2562         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2563
2564         status &= hwmsk;
2565
2566         if (status & Y2_IS_TIST_OV)
2567                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2568
2569         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2570                 u16 pci_err;
2571
2572                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2573                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2574                 if (net_ratelimit())
2575                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2576                                 pci_err);
2577
2578                 sky2_pci_write16(hw, PCI_STATUS,
2579                                       pci_err | PCI_STATUS_ERROR_BITS);
2580                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2581         }
2582
2583         if (status & Y2_IS_PCI_EXP) {
2584                 /* PCI-Express uncorrectable Error occurred */
2585                 u32 err;
2586
2587                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2588                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2589                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2590                              0xfffffffful);
2591                 if (net_ratelimit())
2592                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2593
2594                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2595                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2596         }
2597
2598         if (status & Y2_HWE_L1_MASK)
2599                 sky2_hw_error(hw, 0, status);
2600         status >>= 8;
2601         if (status & Y2_HWE_L1_MASK)
2602                 sky2_hw_error(hw, 1, status);
2603 }
2604
2605 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2606 {
2607         struct net_device *dev = hw->dev[port];
2608         struct sky2_port *sky2 = netdev_priv(dev);
2609         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2610
2611         if (netif_msg_intr(sky2))
2612                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2613                        dev->name, status);
2614
2615         if (status & GM_IS_RX_CO_OV)
2616                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2617
2618         if (status & GM_IS_TX_CO_OV)
2619                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2620
2621         if (status & GM_IS_RX_FF_OR) {
2622                 ++dev->stats.rx_fifo_errors;
2623                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2624         }
2625
2626         if (status & GM_IS_TX_FF_UR) {
2627                 ++dev->stats.tx_fifo_errors;
2628                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2629         }
2630 }
2631
2632 /* This should never happen it is a bug. */
2633 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2634                           u16 q, unsigned ring_size)
2635 {
2636         struct net_device *dev = hw->dev[port];
2637         struct sky2_port *sky2 = netdev_priv(dev);
2638         unsigned idx;
2639         const u64 *le = (q == Q_R1 || q == Q_R2)
2640                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2641
2642         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2643         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2644                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2645                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2646
2647         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2648 }
2649
2650 static int sky2_rx_hung(struct net_device *dev)
2651 {
2652         struct sky2_port *sky2 = netdev_priv(dev);
2653         struct sky2_hw *hw = sky2->hw;
2654         unsigned port = sky2->port;
2655         unsigned rxq = rxqaddr[port];
2656         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2657         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2658         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2659         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2660
2661         /* If idle and MAC or PCI is stuck */
2662         if (sky2->check.last == dev->last_rx &&
2663             ((mac_rp == sky2->check.mac_rp &&
2664               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2665              /* Check if the PCI RX hang */
2666              (fifo_rp == sky2->check.fifo_rp &&
2667               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2668                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2669                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2670                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2671                 return 1;
2672         } else {
2673                 sky2->check.last = dev->last_rx;
2674                 sky2->check.mac_rp = mac_rp;
2675                 sky2->check.mac_lev = mac_lev;
2676                 sky2->check.fifo_rp = fifo_rp;
2677                 sky2->check.fifo_lev = fifo_lev;
2678                 return 0;
2679         }
2680 }
2681
2682 static void sky2_watchdog(unsigned long arg)
2683 {
2684         struct sky2_hw *hw = (struct sky2_hw *) arg;
2685
2686         /* Check for lost IRQ once a second */
2687         if (sky2_read32(hw, B0_ISRC)) {
2688                 napi_schedule(&hw->napi);
2689         } else {
2690                 int i, active = 0;
2691
2692                 for (i = 0; i < hw->ports; i++) {
2693                         struct net_device *dev = hw->dev[i];
2694                         if (!netif_running(dev))
2695                                 continue;
2696                         ++active;
2697
2698                         /* For chips with Rx FIFO, check if stuck */
2699                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2700                              sky2_rx_hung(dev)) {
2701                                 pr_info(PFX "%s: receiver hang detected\n",
2702                                         dev->name);
2703                                 schedule_work(&hw->restart_work);
2704                                 return;
2705                         }
2706                 }
2707
2708                 if (active == 0)
2709                         return;
2710         }
2711
2712         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2713 }
2714
2715 /* Hardware/software error handling */
2716 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2717 {
2718         if (net_ratelimit())
2719                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2720
2721         if (status & Y2_IS_HW_ERR)
2722                 sky2_hw_intr(hw);
2723
2724         if (status & Y2_IS_IRQ_MAC1)
2725                 sky2_mac_intr(hw, 0);
2726
2727         if (status & Y2_IS_IRQ_MAC2)
2728                 sky2_mac_intr(hw, 1);
2729
2730         if (status & Y2_IS_CHK_RX1)
2731                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2732
2733         if (status & Y2_IS_CHK_RX2)
2734                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2735
2736         if (status & Y2_IS_CHK_TXA1)
2737                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2738
2739         if (status & Y2_IS_CHK_TXA2)
2740                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2741 }
2742
2743 static int sky2_poll(struct napi_struct *napi, int work_limit)
2744 {
2745         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2746         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2747         int work_done = 0;
2748         u16 idx;
2749
2750         if (unlikely(status & Y2_IS_ERROR))
2751                 sky2_err_intr(hw, status);
2752
2753         if (status & Y2_IS_IRQ_PHY1)
2754                 sky2_phy_intr(hw, 0);
2755
2756         if (status & Y2_IS_IRQ_PHY2)
2757                 sky2_phy_intr(hw, 1);
2758
2759         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2760                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2761
2762                 if (work_done >= work_limit)
2763                         goto done;
2764         }
2765
2766         /* Bug/Errata workaround?
2767          * Need to kick the TX irq moderation timer.
2768          */
2769         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2770                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2771                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2772         }
2773         napi_complete(napi);
2774         sky2_read32(hw, B0_Y2_SP_LISR);
2775 done:
2776
2777         return work_done;
2778 }
2779
2780 static irqreturn_t sky2_intr(int irq, void *dev_id)
2781 {
2782         struct sky2_hw *hw = dev_id;
2783         u32 status;
2784
2785         /* Reading this mask interrupts as side effect */
2786         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2787         if (status == 0 || status == ~0)
2788                 return IRQ_NONE;
2789
2790         prefetch(&hw->st_le[hw->st_idx]);
2791
2792         napi_schedule(&hw->napi);
2793
2794         return IRQ_HANDLED;
2795 }
2796
2797 #ifdef CONFIG_NET_POLL_CONTROLLER
2798 static void sky2_netpoll(struct net_device *dev)
2799 {
2800         struct sky2_port *sky2 = netdev_priv(dev);
2801
2802         napi_schedule(&sky2->hw->napi);
2803 }
2804 #endif
2805
2806 /* Chip internal frequency for clock calculations */
2807 static u32 sky2_mhz(const struct sky2_hw *hw)
2808 {
2809         switch (hw->chip_id) {
2810         case CHIP_ID_YUKON_EC:
2811         case CHIP_ID_YUKON_EC_U:
2812         case CHIP_ID_YUKON_EX:
2813         case CHIP_ID_YUKON_SUPR:
2814         case CHIP_ID_YUKON_UL_2:
2815                 return 125;
2816
2817         case CHIP_ID_YUKON_FE:
2818                 return 100;
2819
2820         case CHIP_ID_YUKON_FE_P:
2821                 return 50;
2822
2823         case CHIP_ID_YUKON_XL:
2824                 return 156;
2825
2826         default:
2827                 BUG();
2828         }
2829 }
2830
2831 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2832 {
2833         return sky2_mhz(hw) * us;
2834 }
2835
2836 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2837 {
2838         return clk / sky2_mhz(hw);
2839 }
2840
2841
2842 static int __devinit sky2_init(struct sky2_hw *hw)
2843 {
2844         u8 t8;
2845
2846         /* Enable all clocks and check for bad PCI access */
2847         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2848
2849         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2850
2851         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2852         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2853
2854         switch(hw->chip_id) {
2855         case CHIP_ID_YUKON_XL:
2856                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2857                 break;
2858
2859         case CHIP_ID_YUKON_EC_U:
2860                 hw->flags = SKY2_HW_GIGABIT
2861                         | SKY2_HW_NEWER_PHY
2862                         | SKY2_HW_ADV_POWER_CTL;
2863
2864                 /* check for Rev. A1 dev 4200 */
2865                 if (sky2_read16(hw, Q_ADDR(Q_XA1, Q_WM)) == 0)
2866                         hw->flags |= SKY2_HW_CLK_POWER;
2867                 break;
2868
2869         case CHIP_ID_YUKON_EX:
2870                 hw->flags = SKY2_HW_GIGABIT
2871                         | SKY2_HW_NEWER_PHY
2872                         | SKY2_HW_NEW_LE
2873                         | SKY2_HW_ADV_POWER_CTL;
2874
2875                 /* New transmit checksum */
2876                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2877                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2878                 break;
2879
2880         case CHIP_ID_YUKON_EC:
2881                 /* This rev is really old, and requires untested workarounds */
2882                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2883                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2884                         return -EOPNOTSUPP;
2885                 }
2886                 hw->flags = SKY2_HW_GIGABIT;
2887                 break;
2888
2889         case CHIP_ID_YUKON_FE:
2890                 break;
2891
2892         case CHIP_ID_YUKON_FE_P:
2893                 hw->flags = SKY2_HW_NEWER_PHY
2894                         | SKY2_HW_NEW_LE
2895                         | SKY2_HW_AUTO_TX_SUM
2896                         | SKY2_HW_ADV_POWER_CTL;
2897                 break;
2898
2899         case CHIP_ID_YUKON_SUPR:
2900                 hw->flags = SKY2_HW_GIGABIT
2901                         | SKY2_HW_NEWER_PHY
2902                         | SKY2_HW_NEW_LE
2903                         | SKY2_HW_AUTO_TX_SUM
2904                         | SKY2_HW_ADV_POWER_CTL;
2905                 break;
2906
2907         case CHIP_ID_YUKON_UL_2:
2908                 hw->flags = SKY2_HW_GIGABIT
2909                         | SKY2_HW_ADV_POWER_CTL;
2910                 break;
2911
2912         default:
2913                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2914                         hw->chip_id);
2915                 return -EOPNOTSUPP;
2916         }
2917
2918         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2919         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2920                 hw->flags |= SKY2_HW_FIBRE_PHY;
2921
2922         hw->pm_cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PM);
2923         if (hw->pm_cap == 0) {
2924                 dev_err(&hw->pdev->dev, "cannot find PowerManagement capability\n");
2925                 return -EIO;
2926         }
2927
2928         hw->ports = 1;
2929         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2930         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2931                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2932                         ++hw->ports;
2933         }
2934
2935         return 0;
2936 }
2937
2938 static void sky2_reset(struct sky2_hw *hw)
2939 {
2940         struct pci_dev *pdev = hw->pdev;
2941         u16 status;
2942         int i, cap;
2943         u32 hwe_mask = Y2_HWE_ALL_MASK;
2944
2945         /* disable ASF */
2946         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2947                 status = sky2_read16(hw, HCU_CCSR);
2948                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2949                             HCU_CCSR_UC_STATE_MSK);
2950                 sky2_write16(hw, HCU_CCSR, status);
2951         } else
2952                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2953         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2954
2955         /* do a SW reset */
2956         sky2_write8(hw, B0_CTST, CS_RST_SET);
2957         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2958
2959         /* allow writes to PCI config */
2960         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2961
2962         /* clear PCI errors, if any */
2963         status = sky2_pci_read16(hw, PCI_STATUS);
2964         status |= PCI_STATUS_ERROR_BITS;
2965         sky2_pci_write16(hw, PCI_STATUS, status);
2966
2967         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2968
2969         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
2970         if (cap) {
2971                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2972                              0xfffffffful);
2973
2974                 /* If error bit is stuck on ignore it */
2975                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
2976                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
2977                 else
2978                         hwe_mask |= Y2_IS_PCI_EXP;
2979         }
2980
2981         sky2_power_on(hw);
2982         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2983
2984         for (i = 0; i < hw->ports; i++) {
2985                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2986                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2987
2988                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
2989                     hw->chip_id == CHIP_ID_YUKON_SUPR)
2990                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2991                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2992                                      | GMC_BYP_RETR_ON);
2993         }
2994
2995         /* Clear I2C IRQ noise */
2996         sky2_write32(hw, B2_I2C_IRQ, 1);
2997
2998         /* turn off hardware timer (unused) */
2999         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3000         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3001
3002         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
3003
3004         /* Turn off descriptor polling */
3005         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3006
3007         /* Turn off receive timestamp */
3008         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3009         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3010
3011         /* enable the Tx Arbiters */
3012         for (i = 0; i < hw->ports; i++)
3013                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3014
3015         /* Initialize ram interface */
3016         for (i = 0; i < hw->ports; i++) {
3017                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3018
3019                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3020                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3021                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3022                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3023                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3024                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3025                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3026                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3027                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3028                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3029                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3030                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3031         }
3032
3033         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3034
3035         for (i = 0; i < hw->ports; i++)
3036                 sky2_gmac_reset(hw, i);
3037
3038         memset(hw->st_le, 0, STATUS_LE_BYTES);
3039         hw->st_idx = 0;
3040
3041         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3042         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3043
3044         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3045         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3046
3047         /* Set the list last index */
3048         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3049
3050         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3051         sky2_write8(hw, STAT_FIFO_WM, 16);
3052
3053         /* set Status-FIFO ISR watermark */
3054         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3055                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3056         else
3057                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3058
3059         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3060         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3061         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3062
3063         /* enable status unit */
3064         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3065
3066         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3067         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3068         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3069 }
3070
3071 static void sky2_restart(struct work_struct *work)
3072 {
3073         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3074         struct net_device *dev;
3075         int i, err;
3076
3077         rtnl_lock();
3078         for (i = 0; i < hw->ports; i++) {
3079                 dev = hw->dev[i];
3080                 if (netif_running(dev))
3081                         sky2_down(dev);
3082         }
3083
3084         napi_disable(&hw->napi);
3085         sky2_write32(hw, B0_IMSK, 0);
3086         sky2_reset(hw);
3087         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3088         napi_enable(&hw->napi);
3089
3090         for (i = 0; i < hw->ports; i++) {
3091                 dev = hw->dev[i];
3092                 if (netif_running(dev)) {
3093                         err = sky2_up(dev);
3094                         if (err) {
3095                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
3096                                        dev->name, err);
3097                                 dev_close(dev);
3098                         }
3099                 }
3100         }
3101
3102         rtnl_unlock();
3103 }
3104
3105 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3106 {
3107         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3108 }
3109
3110 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3111 {
3112         const struct sky2_port *sky2 = netdev_priv(dev);
3113
3114         wol->supported = sky2_wol_supported(sky2->hw);
3115         wol->wolopts = sky2->wol;
3116 }
3117
3118 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3119 {
3120         struct sky2_port *sky2 = netdev_priv(dev);
3121         struct sky2_hw *hw = sky2->hw;
3122
3123         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
3124                 return -EOPNOTSUPP;
3125
3126         sky2->wol = wol->wolopts;
3127
3128         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3129             hw->chip_id == CHIP_ID_YUKON_EX ||
3130             hw->chip_id == CHIP_ID_YUKON_FE_P)
3131                 sky2_write32(hw, B0_CTST, sky2->wol
3132                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
3133
3134         if (!netif_running(dev))
3135                 sky2_wol_init(sky2);
3136         return 0;
3137 }
3138
3139 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3140 {
3141         if (sky2_is_copper(hw)) {
3142                 u32 modes = SUPPORTED_10baseT_Half
3143                         | SUPPORTED_10baseT_Full
3144                         | SUPPORTED_100baseT_Half
3145                         | SUPPORTED_100baseT_Full
3146                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3147
3148                 if (hw->flags & SKY2_HW_GIGABIT)
3149                         modes |= SUPPORTED_1000baseT_Half
3150                                 | SUPPORTED_1000baseT_Full;
3151                 return modes;
3152         } else
3153                 return  SUPPORTED_1000baseT_Half
3154                         | SUPPORTED_1000baseT_Full
3155                         | SUPPORTED_Autoneg
3156                         | SUPPORTED_FIBRE;
3157 }
3158
3159 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3160 {
3161         struct sky2_port *sky2 = netdev_priv(dev);
3162         struct sky2_hw *hw = sky2->hw;
3163
3164         ecmd->transceiver = XCVR_INTERNAL;
3165         ecmd->supported = sky2_supported_modes(hw);
3166         ecmd->phy_address = PHY_ADDR_MARV;
3167         if (sky2_is_copper(hw)) {
3168                 ecmd->port = PORT_TP;
3169                 ecmd->speed = sky2->speed;
3170         } else {
3171                 ecmd->speed = SPEED_1000;
3172                 ecmd->port = PORT_FIBRE;
3173         }
3174
3175         ecmd->advertising = sky2->advertising;
3176         ecmd->autoneg = sky2->autoneg;
3177         ecmd->duplex = sky2->duplex;
3178         return 0;
3179 }
3180
3181 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3182 {
3183         struct sky2_port *sky2 = netdev_priv(dev);
3184         const struct sky2_hw *hw = sky2->hw;
3185         u32 supported = sky2_supported_modes(hw);
3186
3187         if (ecmd->autoneg == AUTONEG_ENABLE) {
3188                 ecmd->advertising = supported;
3189                 sky2->duplex = -1;
3190                 sky2->speed = -1;
3191         } else {
3192                 u32 setting;
3193
3194                 switch (ecmd->speed) {
3195                 case SPEED_1000:
3196                         if (ecmd->duplex == DUPLEX_FULL)
3197                                 setting = SUPPORTED_1000baseT_Full;
3198                         else if (ecmd->duplex == DUPLEX_HALF)
3199                                 setting = SUPPORTED_1000baseT_Half;
3200                         else
3201                                 return -EINVAL;
3202                         break;
3203                 case SPEED_100:
3204                         if (ecmd->duplex == DUPLEX_FULL)
3205                                 setting = SUPPORTED_100baseT_Full;
3206                         else if (ecmd->duplex == DUPLEX_HALF)
3207                                 setting = SUPPORTED_100baseT_Half;
3208                         else
3209                                 return -EINVAL;
3210                         break;
3211
3212                 case SPEED_10:
3213                         if (ecmd->duplex == DUPLEX_FULL)
3214                                 setting = SUPPORTED_10baseT_Full;
3215                         else if (ecmd->duplex == DUPLEX_HALF)
3216                                 setting = SUPPORTED_10baseT_Half;
3217                         else
3218                                 return -EINVAL;
3219                         break;
3220                 default:
3221                         return -EINVAL;
3222                 }
3223
3224                 if ((setting & supported) == 0)
3225                         return -EINVAL;
3226
3227                 sky2->speed = ecmd->speed;
3228                 sky2->duplex = ecmd->duplex;
3229         }
3230
3231         sky2->autoneg = ecmd->autoneg;
3232         sky2->advertising = ecmd->advertising;
3233
3234         if (netif_running(dev)) {
3235                 sky2_phy_reinit(sky2);
3236                 sky2_set_multicast(dev);
3237         }
3238
3239         return 0;
3240 }
3241
3242 static void sky2_get_drvinfo(struct net_device *dev,
3243                              struct ethtool_drvinfo *info)
3244 {
3245         struct sky2_port *sky2 = netdev_priv(dev);
3246
3247         strcpy(info->driver, DRV_NAME);
3248         strcpy(info->version, DRV_VERSION);
3249         strcpy(info->fw_version, "N/A");
3250         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3251 }
3252
3253 static const struct sky2_stat {
3254         char name[ETH_GSTRING_LEN];
3255         u16 offset;
3256 } sky2_stats[] = {
3257         { "tx_bytes",      GM_TXO_OK_HI },
3258         { "rx_bytes",      GM_RXO_OK_HI },
3259         { "tx_broadcast",  GM_TXF_BC_OK },
3260         { "rx_broadcast",  GM_RXF_BC_OK },
3261         { "tx_multicast",  GM_TXF_MC_OK },
3262         { "rx_multicast",  GM_RXF_MC_OK },
3263         { "tx_unicast",    GM_TXF_UC_OK },
3264         { "rx_unicast",    GM_RXF_UC_OK },
3265         { "tx_mac_pause",  GM_TXF_MPAUSE },
3266         { "rx_mac_pause",  GM_RXF_MPAUSE },
3267         { "collisions",    GM_TXF_COL },
3268         { "late_collision",GM_TXF_LAT_COL },
3269         { "aborted",       GM_TXF_ABO_COL },
3270         { "single_collisions", GM_TXF_SNG_COL },
3271         { "multi_collisions", GM_TXF_MUL_COL },
3272
3273         { "rx_short",      GM_RXF_SHT },
3274         { "rx_runt",       GM_RXE_FRAG },
3275         { "rx_64_byte_packets", GM_RXF_64B },
3276         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3277         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3278         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3279         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3280         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3281         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3282         { "rx_too_long",   GM_RXF_LNG_ERR },
3283         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3284         { "rx_jabber",     GM_RXF_JAB_PKT },
3285         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3286
3287         { "tx_64_byte_packets", GM_TXF_64B },
3288         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3289         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3290         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3291         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3292         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3293         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3294         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3295 };
3296
3297 static u32 sky2_get_rx_csum(struct net_device *dev)
3298 {
3299         struct sky2_port *sky2 = netdev_priv(dev);
3300
3301         return sky2->rx_csum;
3302 }
3303
3304 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3305 {
3306         struct sky2_port *sky2 = netdev_priv(dev);
3307
3308         sky2->rx_csum = data;
3309
3310         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3311                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3312
3313         return 0;
3314 }
3315
3316 static u32 sky2_get_msglevel(struct net_device *netdev)
3317 {
3318         struct sky2_port *sky2 = netdev_priv(netdev);
3319         return sky2->msg_enable;
3320 }
3321
3322 static int sky2_nway_reset(struct net_device *dev)
3323 {
3324         struct sky2_port *sky2 = netdev_priv(dev);
3325
3326         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
3327                 return -EINVAL;
3328
3329         sky2_phy_reinit(sky2);
3330         sky2_set_multicast(dev);
3331
3332         return 0;
3333 }
3334
3335 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3336 {
3337         struct sky2_hw *hw = sky2->hw;
3338         unsigned port = sky2->port;
3339         int i;
3340
3341         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3342             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3343         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3344             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3345
3346         for (i = 2; i < count; i++)
3347                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3348 }
3349
3350 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3351 {
3352         struct sky2_port *sky2 = netdev_priv(netdev);
3353         sky2->msg_enable = value;
3354 }
3355
3356 static int sky2_get_sset_count(struct net_device *dev, int sset)
3357 {
3358         switch (sset) {
3359         case ETH_SS_STATS:
3360                 return ARRAY_SIZE(sky2_stats);
3361         default:
3362                 return -EOPNOTSUPP;
3363         }
3364 }
3365
3366 static void sky2_get_ethtool_stats(struct net_device *dev,
3367                                    struct ethtool_stats *stats, u64 * data)
3368 {
3369         struct sky2_port *sky2 = netdev_priv(dev);
3370
3371         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3372 }
3373
3374 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3375 {
3376         int i;
3377
3378         switch (stringset) {
3379         case ETH_SS_STATS:
3380                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3381                         memcpy(data + i * ETH_GSTRING_LEN,
3382                                sky2_stats[i].name, ETH_GSTRING_LEN);
3383                 break;
3384         }
3385 }
3386
3387 static int sky2_set_mac_address(struct net_device *dev, void *p)
3388 {
3389         struct sky2_port *sky2 = netdev_priv(dev);
3390         struct sky2_hw *hw = sky2->hw;
3391         unsigned port = sky2->port;
3392         const struct sockaddr *addr = p;
3393
3394         if (!is_valid_ether_addr(addr->sa_data))
3395                 return -EADDRNOTAVAIL;
3396
3397         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3398         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3399                     dev->dev_addr, ETH_ALEN);
3400         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3401                     dev->dev_addr, ETH_ALEN);
3402
3403         /* virtual address for data */
3404         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3405
3406         /* physical address: used for pause frames */
3407         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3408
3409         return 0;
3410 }
3411
3412 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3413 {
3414         u32 bit;
3415
3416         bit = ether_crc(ETH_ALEN, addr) & 63;
3417         filter[bit >> 3] |= 1 << (bit & 7);
3418 }
3419
3420 static void sky2_set_multicast(struct net_device *dev)
3421 {
3422         struct sky2_port *sky2 = netdev_priv(dev);
3423         struct sky2_hw *hw = sky2->hw;
3424         unsigned port = sky2->port;
3425         struct dev_mc_list *list = dev->mc_list;
3426         u16 reg;
3427         u8 filter[8];
3428         int rx_pause;
3429         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3430
3431         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3432         memset(filter, 0, sizeof(filter));
3433
3434         reg = gma_read16(hw, port, GM_RX_CTRL);
3435         reg |= GM_RXCR_UCF_ENA;
3436
3437         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3438                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3439         else if (dev->flags & IFF_ALLMULTI)
3440                 memset(filter, 0xff, sizeof(filter));
3441         else if (dev->mc_count == 0 && !rx_pause)
3442                 reg &= ~GM_RXCR_MCF_ENA;
3443         else {
3444                 int i;
3445                 reg |= GM_RXCR_MCF_ENA;
3446
3447                 if (rx_pause)
3448                         sky2_add_filter(filter, pause_mc_addr);
3449
3450                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3451                         sky2_add_filter(filter, list->dmi_addr);
3452         }
3453
3454         gma_write16(hw, port, GM_MC_ADDR_H1,
3455                     (u16) filter[0] | ((u16) filter[1] << 8));
3456         gma_write16(hw, port, GM_MC_ADDR_H2,
3457                     (u16) filter[2] | ((u16) filter[3] << 8));
3458         gma_write16(hw, port, GM_MC_ADDR_H3,
3459                     (u16) filter[4] | ((u16) filter[5] << 8));
3460         gma_write16(hw, port, GM_MC_ADDR_H4,
3461                     (u16) filter[6] | ((u16) filter[7] << 8));
3462
3463         gma_write16(hw, port, GM_RX_CTRL, reg);
3464 }
3465
3466 /* Can have one global because blinking is controlled by
3467  * ethtool and that is always under RTNL mutex
3468  */
3469 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3470 {
3471         struct sky2_hw *hw = sky2->hw;
3472         unsigned port = sky2->port;
3473
3474         spin_lock_bh(&sky2->phy_lock);
3475         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3476             hw->chip_id == CHIP_ID_YUKON_EX ||
3477             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3478                 u16 pg;
3479                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3480                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3481
3482                 switch (mode) {
3483                 case MO_LED_OFF:
3484                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3485                                      PHY_M_LEDC_LOS_CTRL(8) |
3486                                      PHY_M_LEDC_INIT_CTRL(8) |
3487                                      PHY_M_LEDC_STA1_CTRL(8) |
3488                                      PHY_M_LEDC_STA0_CTRL(8));
3489                         break;
3490                 case MO_LED_ON:
3491                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3492                                      PHY_M_LEDC_LOS_CTRL(9) |
3493                                      PHY_M_LEDC_INIT_CTRL(9) |
3494                                      PHY_M_LEDC_STA1_CTRL(9) |
3495                                      PHY_M_LEDC_STA0_CTRL(9));
3496                         break;
3497                 case MO_LED_BLINK:
3498                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3499                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3500                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3501                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3502                                      PHY_M_LEDC_STA0_CTRL(0xa));
3503                         break;
3504                 case MO_LED_NORM:
3505                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3506                                      PHY_M_LEDC_LOS_CTRL(1) |
3507                                      PHY_M_LEDC_INIT_CTRL(8) |
3508                                      PHY_M_LEDC_STA1_CTRL(7) |
3509                                      PHY_M_LEDC_STA0_CTRL(7));
3510                 }
3511
3512                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3513         } else
3514                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3515                                      PHY_M_LED_MO_DUP(mode) |
3516                                      PHY_M_LED_MO_10(mode) |
3517                                      PHY_M_LED_MO_100(mode) |
3518                                      PHY_M_LED_MO_1000(mode) |
3519                                      PHY_M_LED_MO_RX(mode) |
3520                                      PHY_M_LED_MO_TX(mode));
3521
3522         spin_unlock_bh(&sky2->phy_lock);
3523 }
3524
3525 /* blink LED's for finding board */
3526 static int sky2_phys_id(struct net_device *dev, u32 data)
3527 {
3528         struct sky2_port *sky2 = netdev_priv(dev);
3529         unsigned int i;
3530
3531         if (data == 0)
3532                 data = UINT_MAX;
3533
3534         for (i = 0; i < data; i++) {
3535                 sky2_led(sky2, MO_LED_ON);
3536                 if (msleep_interruptible(500))
3537                         break;
3538                 sky2_led(sky2, MO_LED_OFF);
3539                 if (msleep_interruptible(500))
3540                         break;
3541         }
3542         sky2_led(sky2, MO_LED_NORM);
3543
3544         return 0;
3545 }
3546
3547 static void sky2_get_pauseparam(struct net_device *dev,
3548                                 struct ethtool_pauseparam *ecmd)
3549 {
3550         struct sky2_port *sky2 = netdev_priv(dev);
3551
3552         switch (sky2->flow_mode) {
3553         case FC_NONE:
3554                 ecmd->tx_pause = ecmd->rx_pause = 0;
3555                 break;
3556         case FC_TX:
3557                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3558                 break;
3559         case FC_RX:
3560                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3561                 break;
3562         case FC_BOTH:
3563                 ecmd->tx_pause = ecmd->rx_pause = 1;
3564         }
3565
3566         ecmd->autoneg = sky2->autoneg;
3567 }
3568
3569 static int sky2_set_pauseparam(struct net_device *dev,
3570                                struct ethtool_pauseparam *ecmd)
3571 {
3572         struct sky2_port *sky2 = netdev_priv(dev);
3573
3574         sky2->autoneg = ecmd->autoneg;
3575         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3576
3577         if (netif_running(dev))
3578                 sky2_phy_reinit(sky2);
3579
3580         return 0;
3581 }
3582
3583 static int sky2_get_coalesce(struct net_device *dev,
3584                              struct ethtool_coalesce *ecmd)
3585 {
3586         struct sky2_port *sky2 = netdev_priv(dev);
3587         struct sky2_hw *hw = sky2->hw;
3588
3589         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3590                 ecmd->tx_coalesce_usecs = 0;
3591         else {
3592                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3593                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3594         }
3595         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3596
3597         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3598                 ecmd->rx_coalesce_usecs = 0;
3599         else {
3600                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3601                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3602         }
3603         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3604
3605         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3606                 ecmd->rx_coalesce_usecs_irq = 0;
3607         else {
3608                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3609                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3610         }
3611
3612         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3613
3614         return 0;
3615 }
3616
3617 /* Note: this affect both ports */
3618 static int sky2_set_coalesce(struct net_device *dev,
3619                              struct ethtool_coalesce *ecmd)
3620 {
3621         struct sky2_port *sky2 = netdev_priv(dev);
3622         struct sky2_hw *hw = sky2->hw;
3623         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3624
3625         if (ecmd->tx_coalesce_usecs > tmax ||
3626             ecmd->rx_coalesce_usecs > tmax ||
3627             ecmd->rx_coalesce_usecs_irq > tmax)
3628                 return -EINVAL;
3629
3630         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3631                 return -EINVAL;
3632         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3633                 return -EINVAL;
3634         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3635                 return -EINVAL;
3636
3637         if (ecmd->tx_coalesce_usecs == 0)
3638                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3639         else {
3640                 sky2_write32(hw, STAT_TX_TIMER_INI,
3641                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3642                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3643         }
3644         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3645
3646         if (ecmd->rx_coalesce_usecs == 0)
3647                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3648         else {
3649                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3650                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3651                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3652         }
3653         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3654
3655         if (ecmd->rx_coalesce_usecs_irq == 0)
3656                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3657         else {
3658                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3659                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3660                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3661         }
3662         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3663         return 0;
3664 }
3665
3666 static void sky2_get_ringparam(struct net_device *dev,
3667                                struct ethtool_ringparam *ering)
3668 {
3669         struct sky2_port *sky2 = netdev_priv(dev);
3670
3671         ering->rx_max_pending = RX_MAX_PENDING;
3672         ering->rx_mini_max_pending = 0;
3673         ering->rx_jumbo_max_pending = 0;
3674         ering->tx_max_pending = TX_RING_SIZE - 1;
3675
3676         ering->rx_pending = sky2->rx_pending;
3677         ering->rx_mini_pending = 0;
3678         ering->rx_jumbo_pending = 0;
3679         ering->tx_pending = sky2->tx_pending;
3680 }
3681
3682 static int sky2_set_ringparam(struct net_device *dev,
3683                               struct ethtool_ringparam *ering)
3684 {
3685         struct sky2_port *sky2 = netdev_priv(dev);
3686         int err = 0;
3687
3688         if (ering->rx_pending > RX_MAX_PENDING ||
3689             ering->rx_pending < 8 ||
3690             ering->tx_pending < MAX_SKB_TX_LE ||
3691             ering->tx_pending > TX_RING_SIZE - 1)
3692                 return -EINVAL;
3693
3694         if (netif_running(dev))
3695                 sky2_down(dev);
3696
3697         sky2->rx_pending = ering->rx_pending;
3698         sky2->tx_pending = ering->tx_pending;
3699
3700         if (netif_running(dev)) {
3701                 err = sky2_up(dev);
3702                 if (err)
3703                         dev_close(dev);
3704         }
3705
3706         return err;
3707 }
3708
3709 static int sky2_get_regs_len(struct net_device *dev)
3710 {
3711         return 0x4000;
3712 }
3713
3714 /*
3715  * Returns copy of control register region
3716  * Note: ethtool_get_regs always provides full size (16k) buffer
3717  */
3718 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3719                           void *p)
3720 {
3721         const struct sky2_port *sky2 = netdev_priv(dev);
3722         const void __iomem *io = sky2->hw->regs;
3723         unsigned int b;
3724
3725         regs->version = 1;
3726
3727         for (b = 0; b < 128; b++) {
3728                 /* This complicated switch statement is to make sure and
3729                  * only access regions that are unreserved.
3730                  * Some blocks are only valid on dual port cards.
3731                  * and block 3 has some special diagnostic registers that
3732                  * are poison.
3733                  */
3734                 switch (b) {
3735                 case 3:
3736                         /* skip diagnostic ram region */
3737                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3738                         break;
3739
3740                 /* dual port cards only */
3741                 case 5:         /* Tx Arbiter 2 */
3742                 case 9:         /* RX2 */
3743                 case 14 ... 15: /* TX2 */
3744                 case 17: case 19: /* Ram Buffer 2 */
3745                 case 22 ... 23: /* Tx Ram Buffer 2 */
3746                 case 25:        /* Rx MAC Fifo 1 */
3747                 case 27:        /* Tx MAC Fifo 2 */
3748                 case 31:        /* GPHY 2 */
3749                 case 40 ... 47: /* Pattern Ram 2 */
3750                 case 52: case 54: /* TCP Segmentation 2 */
3751                 case 112 ... 116: /* GMAC 2 */
3752                         if (sky2->hw->ports == 1)
3753                                 goto reserved;
3754                         /* fall through */
3755                 case 0:         /* Control */
3756                 case 2:         /* Mac address */
3757                 case 4:         /* Tx Arbiter 1 */
3758                 case 7:         /* PCI express reg */
3759                 case 8:         /* RX1 */
3760                 case 12 ... 13: /* TX1 */
3761                 case 16: case 18:/* Rx Ram Buffer 1 */
3762                 case 20 ... 21: /* Tx Ram Buffer 1 */
3763                 case 24:        /* Rx MAC Fifo 1 */
3764                 case 26:        /* Tx MAC Fifo 1 */
3765                 case 28 ... 29: /* Descriptor and status unit */
3766                 case 30:        /* GPHY 1*/
3767                 case 32 ... 39: /* Pattern Ram 1 */
3768                 case 48: case 50: /* TCP Segmentation 1 */
3769                 case 56 ... 60: /* PCI space */
3770                 case 80 ... 84: /* GMAC 1 */
3771                         memcpy_fromio(p, io, 128);
3772                         break;
3773                 default:
3774 reserved:
3775                         memset(p, 0, 128);
3776                 }
3777
3778                 p += 128;
3779                 io += 128;
3780         }
3781 }
3782
3783 /* In order to do Jumbo packets on these chips, need to turn off the
3784  * transmit store/forward. Therefore checksum offload won't work.
3785  */
3786 static int no_tx_offload(struct net_device *dev)
3787 {
3788         const struct sky2_port *sky2 = netdev_priv(dev);
3789         const struct sky2_hw *hw = sky2->hw;
3790
3791         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3792 }
3793
3794 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3795 {
3796         if (data && no_tx_offload(dev))
3797                 return -EINVAL;
3798
3799         return ethtool_op_set_tx_csum(dev, data);
3800 }
3801
3802
3803 static int sky2_set_tso(struct net_device *dev, u32 data)
3804 {
3805         if (data && no_tx_offload(dev))
3806                 return -EINVAL;
3807
3808         return ethtool_op_set_tso(dev, data);
3809 }
3810
3811 static int sky2_get_eeprom_len(struct net_device *dev)
3812 {
3813         struct sky2_port *sky2 = netdev_priv(dev);
3814         struct sky2_hw *hw = sky2->hw;
3815         u16 reg2;
3816
3817         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3818         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3819 }
3820
3821 static u32 sky2_vpd_read(struct sky2_hw *hw, int cap, u16 offset)
3822 {
3823         u32 val;
3824
3825         sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
3826
3827         do {
3828                 offset = sky2_pci_read16(hw, cap + PCI_VPD_ADDR);
3829         } while (!(offset & PCI_VPD_ADDR_F));
3830
3831         val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
3832         return val;
3833 }
3834
3835 static void sky2_vpd_write(struct sky2_hw *hw, int cap, u16 offset, u32 val)
3836 {
3837         sky2_pci_write16(hw, cap + PCI_VPD_DATA, val);
3838         sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
3839         do {
3840                 offset = sky2_pci_read16(hw, cap + PCI_VPD_ADDR);
3841         } while (offset & PCI_VPD_ADDR_F);
3842 }
3843
3844 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3845                            u8 *data)
3846 {
3847         struct sky2_port *sky2 = netdev_priv(dev);
3848         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3849         int length = eeprom->len;
3850         u16 offset = eeprom->offset;
3851
3852         if (!cap)
3853                 return -EINVAL;
3854
3855         eeprom->magic = SKY2_EEPROM_MAGIC;
3856
3857         while (length > 0) {
3858                 u32 val = sky2_vpd_read(sky2->hw, cap, offset);
3859                 int n = min_t(int, length, sizeof(val));
3860
3861                 memcpy(data, &val, n);
3862                 length -= n;
3863                 data += n;
3864                 offset += n;
3865         }
3866         return 0;
3867 }
3868
3869 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3870                            u8 *data)
3871 {
3872         struct sky2_port *sky2 = netdev_priv(dev);
3873         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3874         int length = eeprom->len;
3875         u16 offset = eeprom->offset;
3876
3877         if (!cap)
3878                 return -EINVAL;
3879
3880         if (eeprom->magic != SKY2_EEPROM_MAGIC)
3881                 return -EINVAL;
3882
3883         while (length > 0) {
3884                 u32 val;
3885                 int n = min_t(int, length, sizeof(val));
3886
3887                 if (n < sizeof(val))
3888                         val = sky2_vpd_read(sky2->hw, cap, offset);
3889                 memcpy(&val, data, n);
3890
3891                 sky2_vpd_write(sky2->hw, cap, offset, val);
3892
3893                 length -= n;
3894                 data += n;
3895                 offset += n;
3896         }
3897         return 0;
3898 }
3899
3900
3901 static const struct ethtool_ops sky2_ethtool_ops = {
3902         .get_settings   = sky2_get_settings,
3903         .set_settings   = sky2_set_settings,
3904         .get_drvinfo    = sky2_get_drvinfo,
3905         .get_wol        = sky2_get_wol,
3906         .set_wol        = sky2_set_wol,
3907         .get_msglevel   = sky2_get_msglevel,
3908         .set_msglevel   = sky2_set_msglevel,
3909         .nway_reset     = sky2_nway_reset,
3910         .get_regs_len   = sky2_get_regs_len,
3911         .get_regs       = sky2_get_regs,
3912         .get_link       = ethtool_op_get_link,
3913         .get_eeprom_len = sky2_get_eeprom_len,
3914         .get_eeprom     = sky2_get_eeprom,
3915         .set_eeprom     = sky2_set_eeprom,
3916         .set_sg         = ethtool_op_set_sg,
3917         .set_tx_csum    = sky2_set_tx_csum,
3918         .set_tso        = sky2_set_tso,
3919         .get_rx_csum    = sky2_get_rx_csum,
3920         .set_rx_csum    = sky2_set_rx_csum,
3921         .get_strings    = sky2_get_strings,
3922         .get_coalesce   = sky2_get_coalesce,
3923         .set_coalesce   = sky2_set_coalesce,
3924         .get_ringparam  = sky2_get_ringparam,
3925         .set_ringparam  = sky2_set_ringparam,
3926         .get_pauseparam = sky2_get_pauseparam,
3927         .set_pauseparam = sky2_set_pauseparam,
3928         .phys_id        = sky2_phys_id,
3929         .get_sset_count = sky2_get_sset_count,
3930         .get_ethtool_stats = sky2_get_ethtool_stats,
3931 };
3932
3933 #ifdef CONFIG_SKY2_DEBUG
3934
3935 static struct dentry *sky2_debug;
3936
3937 static int sky2_debug_show(struct seq_file *seq, void *v)
3938 {
3939         struct net_device *dev = seq->private;
3940         const struct sky2_port *sky2 = netdev_priv(dev);
3941         struct sky2_hw *hw = sky2->hw;
3942         unsigned port = sky2->port;
3943         unsigned idx, last;
3944         int sop;
3945
3946         if (!netif_running(dev))
3947                 return -ENETDOWN;
3948
3949         seq_printf(seq, "IRQ src=%x mask=%x control=%x\n",
3950                    sky2_read32(hw, B0_ISRC),
3951                    sky2_read32(hw, B0_IMSK),
3952                    sky2_read32(hw, B0_Y2_SP_ICR));
3953
3954         napi_disable(&hw->napi);
3955         last = sky2_read16(hw, STAT_PUT_IDX);
3956
3957         if (hw->st_idx == last)
3958                 seq_puts(seq, "Status ring (empty)\n");
3959         else {
3960                 seq_puts(seq, "Status ring\n");
3961                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
3962                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
3963                         const struct sky2_status_le *le = hw->st_le + idx;
3964                         seq_printf(seq, "[%d] %#x %d %#x\n",
3965                                    idx, le->opcode, le->length, le->status);
3966                 }
3967                 seq_puts(seq, "\n");
3968         }
3969
3970         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
3971                    sky2->tx_cons, sky2->tx_prod,
3972                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
3973                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
3974
3975         /* Dump contents of tx ring */
3976         sop = 1;
3977         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < TX_RING_SIZE;
3978              idx = RING_NEXT(idx, TX_RING_SIZE)) {
3979                 const struct sky2_tx_le *le = sky2->tx_le + idx;
3980                 u32 a = le32_to_cpu(le->addr);
3981
3982                 if (sop)
3983                         seq_printf(seq, "%u:", idx);
3984                 sop = 0;
3985
3986                 switch(le->opcode & ~HW_OWNER) {
3987                 case OP_ADDR64:
3988                         seq_printf(seq, " %#x:", a);
3989                         break;
3990                 case OP_LRGLEN:
3991                         seq_printf(seq, " mtu=%d", a);
3992                         break;
3993                 case OP_VLAN:
3994                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
3995                         break;
3996                 case OP_TCPLISW:
3997                         seq_printf(seq, " csum=%#x", a);
3998                         break;
3999                 case OP_LARGESEND:
4000                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4001                         break;
4002                 case OP_PACKET:
4003                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4004                         break;
4005                 case OP_BUFFER:
4006                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4007                         break;
4008                 default:
4009                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4010                                    a, le16_to_cpu(le->length));
4011                 }
4012
4013                 if (le->ctrl & EOP) {
4014                         seq_putc(seq, '\n');
4015                         sop = 1;
4016                 }
4017         }
4018
4019         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4020                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4021                    last = sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4022                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4023
4024         sky2_read32(hw, B0_Y2_SP_LISR);
4025         napi_enable(&hw->napi);
4026         return 0;
4027 }
4028
4029 static int sky2_debug_open(struct inode *inode, struct file *file)
4030 {
4031         return single_open(file, sky2_debug_show, inode->i_private);
4032 }
4033
4034 static const struct file_operations sky2_debug_fops = {
4035         .owner          = THIS_MODULE,
4036         .open           = sky2_debug_open,
4037         .read           = seq_read,
4038         .llseek         = seq_lseek,
4039         .release        = single_release,
4040 };
4041
4042 /*
4043  * Use network device events to create/remove/rename
4044  * debugfs file entries
4045  */
4046 static int sky2_device_event(struct notifier_block *unused,
4047                              unsigned long event, void *ptr)
4048 {
4049         struct net_device *dev = ptr;
4050         struct sky2_port *sky2 = netdev_priv(dev);
4051
4052         if (dev->open != sky2_up || !sky2_debug)
4053                 return NOTIFY_DONE;
4054
4055         switch(event) {
4056         case NETDEV_CHANGENAME:
4057                 if (sky2->debugfs) {
4058                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4059                                                        sky2_debug, dev->name);
4060                 }
4061                 break;
4062
4063         case NETDEV_GOING_DOWN:
4064                 if (sky2->debugfs) {
4065                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4066                                dev->name);
4067                         debugfs_remove(sky2->debugfs);
4068                         sky2->debugfs = NULL;
4069                 }
4070                 break;
4071
4072         case NETDEV_UP:
4073                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4074                                                     sky2_debug, dev,
4075                                                     &sky2_debug_fops);
4076                 if (IS_ERR(sky2->debugfs))
4077                         sky2->debugfs = NULL;
4078         }
4079
4080         return NOTIFY_DONE;
4081 }
4082
4083 static struct notifier_block sky2_notifier = {
4084         .notifier_call = sky2_device_event,
4085 };
4086
4087
4088 static __init void sky2_debug_init(void)
4089 {
4090         struct dentry *ent;
4091
4092         ent = debugfs_create_dir("sky2", NULL);
4093         if (!ent || IS_ERR(ent))
4094                 return;
4095
4096         sky2_debug = ent;
4097         register_netdevice_notifier(&sky2_notifier);
4098 }
4099
4100 static __exit void sky2_debug_cleanup(void)
4101 {
4102         if (sky2_debug) {
4103                 unregister_netdevice_notifier(&sky2_notifier);
4104                 debugfs_remove(sky2_debug);
4105                 sky2_debug = NULL;
4106         }
4107 }
4108
4109 #else
4110 #define sky2_debug_init()
4111 #define sky2_debug_cleanup()
4112 #endif
4113
4114
4115 /* Initialize network device */
4116 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4117                                                      unsigned port,
4118                                                      int highmem, int wol)
4119 {
4120         struct sky2_port *sky2;
4121         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4122
4123         if (!dev) {
4124                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4125                 return NULL;
4126         }
4127
4128         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4129         dev->irq = hw->pdev->irq;
4130         dev->open = sky2_up;
4131         dev->stop = sky2_down;
4132         dev->do_ioctl = sky2_ioctl;
4133         dev->hard_start_xmit = sky2_xmit_frame;
4134         dev->set_multicast_list = sky2_set_multicast;
4135         dev->set_mac_address = sky2_set_mac_address;
4136         dev->change_mtu = sky2_change_mtu;
4137         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4138         dev->tx_timeout = sky2_tx_timeout;
4139         dev->watchdog_timeo = TX_WATCHDOG;
4140 #ifdef CONFIG_NET_POLL_CONTROLLER
4141         if (port == 0)
4142                 dev->poll_controller = sky2_netpoll;
4143 #endif
4144
4145         sky2 = netdev_priv(dev);
4146         sky2->netdev = dev;
4147         sky2->hw = hw;
4148         sky2->msg_enable = netif_msg_init(debug, default_msg);
4149
4150         /* Auto speed and flow control */
4151         sky2->autoneg = AUTONEG_ENABLE;
4152         sky2->flow_mode = FC_BOTH;
4153
4154         sky2->duplex = -1;
4155         sky2->speed = -1;
4156         sky2->advertising = sky2_supported_modes(hw);
4157         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
4158         sky2->wol = wol;
4159
4160         spin_lock_init(&sky2->phy_lock);
4161         sky2->tx_pending = TX_DEF_PENDING;
4162         sky2->rx_pending = RX_DEF_PENDING;
4163
4164         hw->dev[port] = dev;
4165
4166         sky2->port = port;
4167
4168         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4169         if (highmem)
4170                 dev->features |= NETIF_F_HIGHDMA;
4171
4172 #ifdef SKY2_VLAN_TAG_USED
4173         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4174         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4175               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4176                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4177                 dev->vlan_rx_register = sky2_vlan_rx_register;
4178         }
4179 #endif
4180
4181         /* read the mac address */
4182         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4183         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4184
4185         return dev;
4186 }
4187
4188 static void __devinit sky2_show_addr(struct net_device *dev)
4189 {
4190         const struct sky2_port *sky2 = netdev_priv(dev);
4191         DECLARE_MAC_BUF(mac);
4192
4193         if (netif_msg_probe(sky2))
4194                 printk(KERN_INFO PFX "%s: addr %s\n",
4195                        dev->name, print_mac(mac, dev->dev_addr));
4196 }
4197
4198 /* Handle software interrupt used during MSI test */
4199 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4200 {
4201         struct sky2_hw *hw = dev_id;
4202         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4203
4204         if (status == 0)
4205                 return IRQ_NONE;
4206
4207         if (status & Y2_IS_IRQ_SW) {
4208                 hw->flags |= SKY2_HW_USE_MSI;
4209                 wake_up(&hw->msi_wait);
4210                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4211         }
4212         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4213
4214         return IRQ_HANDLED;
4215 }
4216
4217 /* Test interrupt path by forcing a a software IRQ */
4218 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4219 {
4220         struct pci_dev *pdev = hw->pdev;
4221         int err;
4222
4223         init_waitqueue_head (&hw->msi_wait);
4224
4225         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4226
4227         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4228         if (err) {
4229                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4230                 return err;
4231         }
4232
4233         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4234         sky2_read8(hw, B0_CTST);
4235
4236         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4237
4238         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4239                 /* MSI test failed, go back to INTx mode */
4240                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4241                          "switching to INTx mode.\n");
4242
4243                 err = -EOPNOTSUPP;
4244                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4245         }
4246
4247         sky2_write32(hw, B0_IMSK, 0);
4248         sky2_read32(hw, B0_IMSK);
4249
4250         free_irq(pdev->irq, hw);
4251
4252         return err;
4253 }
4254
4255 static int __devinit pci_wake_enabled(struct pci_dev *dev)
4256 {
4257         int pm  = pci_find_capability(dev, PCI_CAP_ID_PM);
4258         u16 value;
4259
4260         if (!pm)
4261                 return 0;
4262         if (pci_read_config_word(dev, pm + PCI_PM_CTRL, &value))
4263                 return 0;
4264         return value & PCI_PM_CTRL_PME_ENABLE;
4265 }
4266
4267 /* This driver supports yukon2 chipset only */
4268 static const char *sky2_name(u8 chipid, char *buf, int sz)
4269 {
4270         const char *name[] = {
4271                 "XL",           /* 0xb3 */
4272                 "EC Ultra",     /* 0xb4 */
4273                 "Extreme",      /* 0xb5 */
4274                 "EC",           /* 0xb6 */
4275                 "FE",           /* 0xb7 */
4276                 "FE+",          /* 0xb8 */
4277                 "Supreme",      /* 0xb9 */
4278                 "UL 2",         /* 0xba */
4279         };
4280
4281         if (chipid >= CHIP_ID_YUKON_XL && chipid < CHIP_ID_YUKON_UL_2)
4282                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4283         else
4284                 snprintf(buf, sz, "(chip %#x)", chipid);
4285         return buf;
4286 }
4287
4288 static int __devinit sky2_probe(struct pci_dev *pdev,
4289                                 const struct pci_device_id *ent)
4290 {
4291         struct net_device *dev;
4292         struct sky2_hw *hw;
4293         int err, using_dac = 0, wol_default;
4294         char buf1[16];
4295
4296         err = pci_enable_device(pdev);
4297         if (err) {
4298                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4299                 goto err_out;
4300         }
4301
4302         err = pci_request_regions(pdev, DRV_NAME);
4303         if (err) {
4304                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4305                 goto err_out_disable;
4306         }
4307
4308         pci_set_master(pdev);
4309
4310         if (sizeof(dma_addr_t) > sizeof(u32) &&
4311             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
4312                 using_dac = 1;
4313                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
4314                 if (err < 0) {
4315                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4316                                 "for consistent allocations\n");
4317                         goto err_out_free_regions;
4318                 }
4319         } else {
4320                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
4321                 if (err) {
4322                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4323                         goto err_out_free_regions;
4324                 }
4325         }
4326
4327         wol_default = pci_wake_enabled(pdev) ? WAKE_MAGIC : 0;
4328
4329         err = -ENOMEM;
4330         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
4331         if (!hw) {
4332                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4333                 goto err_out_free_regions;
4334         }
4335
4336         hw->pdev = pdev;
4337
4338         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4339         if (!hw->regs) {
4340                 dev_err(&pdev->dev, "cannot map device registers\n");
4341                 goto err_out_free_hw;
4342         }
4343
4344 #ifdef __BIG_ENDIAN
4345         /* The sk98lin vendor driver uses hardware byte swapping but
4346          * this driver uses software swapping.
4347          */
4348         {
4349                 u32 reg;
4350                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
4351                 reg &= ~PCI_REV_DESC;
4352                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
4353         }
4354 #endif
4355
4356         /* ring for status responses */
4357         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4358         if (!hw->st_le)
4359                 goto err_out_iounmap;
4360
4361         err = sky2_init(hw);
4362         if (err)
4363                 goto err_out_iounmap;
4364
4365         dev_info(&pdev->dev, "v%s addr 0x%llx irq %d Yukon-2 %s rev %d\n",
4366                  DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
4367                  pdev->irq, sky2_name(hw->chip_id, buf1, sizeof(buf1)),
4368                  hw->chip_rev);
4369
4370         sky2_reset(hw);
4371
4372         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4373         if (!dev) {
4374                 err = -ENOMEM;
4375                 goto err_out_free_pci;
4376         }
4377
4378         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4379                 err = sky2_test_msi(hw);
4380                 if (err == -EOPNOTSUPP)
4381                         pci_disable_msi(pdev);
4382                 else if (err)
4383                         goto err_out_free_netdev;
4384         }
4385
4386         err = register_netdev(dev);
4387         if (err) {
4388                 dev_err(&pdev->dev, "cannot register net device\n");
4389                 goto err_out_free_netdev;
4390         }
4391
4392         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4393
4394         err = request_irq(pdev->irq, sky2_intr,
4395                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4396                           dev->name, hw);
4397         if (err) {
4398                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4399                 goto err_out_unregister;
4400         }
4401         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4402         napi_enable(&hw->napi);
4403
4404         sky2_show_addr(dev);
4405
4406         if (hw->ports > 1) {
4407                 struct net_device *dev1;
4408
4409                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4410                 if (!dev1)
4411                         dev_warn(&pdev->dev, "allocation for second device failed\n");
4412                 else if ((err = register_netdev(dev1))) {
4413                         dev_warn(&pdev->dev,
4414                                  "register of second port failed (%d)\n", err);
4415                         hw->dev[1] = NULL;
4416                         free_netdev(dev1);
4417                 } else
4418                         sky2_show_addr(dev1);
4419         }
4420
4421         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4422         INIT_WORK(&hw->restart_work, sky2_restart);
4423
4424         pci_set_drvdata(pdev, hw);
4425
4426         return 0;
4427
4428 err_out_unregister:
4429         if (hw->flags & SKY2_HW_USE_MSI)
4430                 pci_disable_msi(pdev);
4431         unregister_netdev(dev);
4432 err_out_free_netdev:
4433         free_netdev(dev);
4434 err_out_free_pci:
4435         sky2_write8(hw, B0_CTST, CS_RST_SET);
4436         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4437 err_out_iounmap:
4438         iounmap(hw->regs);
4439 err_out_free_hw:
4440         kfree(hw);
4441 err_out_free_regions:
4442         pci_release_regions(pdev);
4443 err_out_disable:
4444         pci_disable_device(pdev);
4445 err_out:
4446         pci_set_drvdata(pdev, NULL);
4447         return err;
4448 }
4449
4450 static void __devexit sky2_remove(struct pci_dev *pdev)
4451 {
4452         struct sky2_hw *hw = pci_get_drvdata(pdev);
4453         int i;
4454
4455         if (!hw)
4456                 return;
4457
4458         del_timer_sync(&hw->watchdog_timer);
4459         cancel_work_sync(&hw->restart_work);
4460
4461         for (i = hw->ports-1; i >= 0; --i)
4462                 unregister_netdev(hw->dev[i]);
4463
4464         sky2_write32(hw, B0_IMSK, 0);
4465
4466         sky2_power_aux(hw);
4467
4468         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
4469         sky2_write8(hw, B0_CTST, CS_RST_SET);
4470         sky2_read8(hw, B0_CTST);
4471
4472         free_irq(pdev->irq, hw);
4473         if (hw->flags & SKY2_HW_USE_MSI)
4474                 pci_disable_msi(pdev);
4475         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4476         pci_release_regions(pdev);
4477         pci_disable_device(pdev);
4478
4479         for (i = hw->ports-1; i >= 0; --i)
4480                 free_netdev(hw->dev[i]);
4481
4482         iounmap(hw->regs);
4483         kfree(hw);
4484
4485         pci_set_drvdata(pdev, NULL);
4486 }
4487
4488 #ifdef CONFIG_PM
4489 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4490 {
4491         struct sky2_hw *hw = pci_get_drvdata(pdev);
4492         int i, wol = 0;
4493
4494         if (!hw)
4495                 return 0;
4496
4497         del_timer_sync(&hw->watchdog_timer);
4498         cancel_work_sync(&hw->restart_work);
4499
4500         for (i = 0; i < hw->ports; i++) {
4501                 struct net_device *dev = hw->dev[i];
4502                 struct sky2_port *sky2 = netdev_priv(dev);
4503
4504                 netif_device_detach(dev);
4505                 if (netif_running(dev))
4506                         sky2_down(dev);
4507
4508                 if (sky2->wol)
4509                         sky2_wol_init(sky2);
4510
4511                 wol |= sky2->wol;
4512         }
4513
4514         sky2_write32(hw, B0_IMSK, 0);
4515         napi_disable(&hw->napi);
4516         sky2_power_aux(hw);
4517
4518         pci_save_state(pdev);
4519         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4520         sky2_power_state(hw, pci_choose_state(pdev, state));
4521
4522         return 0;
4523 }
4524
4525 static int sky2_resume(struct pci_dev *pdev)
4526 {
4527         struct sky2_hw *hw = pci_get_drvdata(pdev);
4528         int i, err;
4529
4530         if (!hw)
4531                 return 0;
4532
4533         sky2_power_state(hw, PCI_D0);
4534
4535         err = pci_restore_state(pdev);
4536         if (err)
4537                 goto out;
4538
4539         pci_enable_wake(pdev, PCI_D0, 0);
4540
4541         /* Re-enable all clocks */
4542         if (hw->chip_id == CHIP_ID_YUKON_EX ||
4543             hw->chip_id == CHIP_ID_YUKON_EC_U ||
4544             hw->chip_id == CHIP_ID_YUKON_FE_P)
4545                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
4546
4547         sky2_reset(hw);
4548         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4549         napi_enable(&hw->napi);
4550
4551         for (i = 0; i < hw->ports; i++) {
4552                 struct net_device *dev = hw->dev[i];
4553
4554                 netif_device_attach(dev);
4555                 if (netif_running(dev)) {
4556                         err = sky2_up(dev);
4557                         if (err) {
4558                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
4559                                        dev->name, err);
4560                                 rtnl_lock();
4561                                 dev_close(dev);
4562                                 rtnl_unlock();
4563                                 goto out;
4564                         }
4565                 }
4566         }
4567
4568         return 0;
4569 out:
4570         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4571         pci_disable_device(pdev);
4572         return err;
4573 }
4574 #endif
4575
4576 static void sky2_shutdown(struct pci_dev *pdev)
4577 {
4578         struct sky2_hw *hw = pci_get_drvdata(pdev);
4579         int i, wol = 0;
4580
4581         if (!hw)
4582                 return;
4583
4584         del_timer_sync(&hw->watchdog_timer);
4585
4586         for (i = 0; i < hw->ports; i++) {
4587                 struct net_device *dev = hw->dev[i];
4588                 struct sky2_port *sky2 = netdev_priv(dev);
4589
4590                 if (sky2->wol) {
4591                         wol = 1;
4592                         sky2_wol_init(sky2);
4593                 }
4594         }
4595
4596         if (wol)
4597                 sky2_power_aux(hw);
4598
4599         pci_enable_wake(pdev, PCI_D3hot, wol);
4600         pci_enable_wake(pdev, PCI_D3cold, wol);
4601
4602         pci_disable_device(pdev);
4603         sky2_power_state(hw, PCI_D3hot);
4604 }
4605
4606 static struct pci_driver sky2_driver = {
4607         .name = DRV_NAME,
4608         .id_table = sky2_id_table,
4609         .probe = sky2_probe,
4610         .remove = __devexit_p(sky2_remove),
4611 #ifdef CONFIG_PM
4612         .suspend = sky2_suspend,
4613         .resume = sky2_resume,
4614 #endif
4615         .shutdown = sky2_shutdown,
4616 };
4617
4618 static int __init sky2_init_module(void)
4619 {
4620         sky2_debug_init();
4621         return pci_register_driver(&sky2_driver);
4622 }
4623
4624 static void __exit sky2_cleanup_module(void)
4625 {
4626         pci_unregister_driver(&sky2_driver);
4627         sky2_debug_cleanup();
4628 }
4629
4630 module_init(sky2_init_module);
4631 module_exit(sky2_cleanup_module);
4632
4633 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4634 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4635 MODULE_LICENSE("GPL");
4636 MODULE_VERSION(DRV_VERSION);