drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/interrupt.h>
  36 #include <linux/ip.h>
  37 #include <linux/slab.h>
  38 #include <net/ip.h>
  39 #include <linux/tcp.h>
  40 #include <linux/in.h>
  41 #include <linux/delay.h>
  42 #include <linux/workqueue.h>
  43 #include <linux/if_vlan.h>
  44 #include <linux/prefetch.h>
  45 #include <linux/debugfs.h>
  46 #include <linux/mii.h>
  47
  48 #include <asm/irq.h>
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.28"
  54
  55 /*
  56  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  57  * that are organized into three (receive, transmit, status) different rings
  58  * similar to Tigon3.
  59  */
  60
  61 #define RX_LE_SIZE              1024
  62 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  63 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  64 #define RX_DEF_PENDING          RX_MAX_PENDING
  65
  66 /* This is the worst case number of transmit list elements for a single skb:
  67    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  68 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  69 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  70 #define TX_MAX_PENDING          1024
  71 #define TX_DEF_PENDING          127
  72
  73 #define TX_WATCHDOG             (5 * HZ)
  74 #define NAPI_WEIGHT             64
  75 #define PHY_RETRIES             1000
  76
  77 #define SKY2_EEPROM_MAGIC       0x9955aabb
  78
  79 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
  80
  81 static const u32 default_msg =
  82     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  83     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  84     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  85
  86 static int debug = -1;          /* defaults above */
  87 module_param(debug, int, 0);
  88 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  89
  90 static int copybreak __read_mostly = 128;
  91 module_param(copybreak, int, 0);
  92 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  93
  94 static int disable_msi = 0;
  95 module_param(disable_msi, int, 0);
  96 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  97
  98 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
  99         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 100         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 101         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 102         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 103         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 104         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 106         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 107         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 140         { 0 }
 141 };
 142
 143 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 144
 145 /* Avoid conditionals by using array */
 146 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 147 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 148 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 149
 150 static void sky2_set_multicast(struct net_device *dev);
 151
 152 /* Access to PHY via serial interconnect */
 153 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 154 {
 155         int i;
 156
 157         gma_write16(hw, port, GM_SMI_DATA, val);
 158         gma_write16(hw, port, GM_SMI_CTRL,
 159                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 160
 161         for (i = 0; i < PHY_RETRIES; i++) {
 162                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 163                 if (ctrl == 0xffff)
 164                         goto io_error;
 165
 166                 if (!(ctrl & GM_SMI_CT_BUSY))
 167                         return 0;
 168
 169                 udelay(10);
 170         }
 171
 172         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
 173         return -ETIMEDOUT;
 174
 175 io_error:
 176         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 177         return -EIO;
 178 }
 179
 180 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 181 {
 182         int i;
 183
 184         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 185                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 186
 187         for (i = 0; i < PHY_RETRIES; i++) {
 188                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 189                 if (ctrl == 0xffff)
 190                         goto io_error;
 191
 192                 if (ctrl & GM_SMI_CT_RD_VAL) {
 193                         *val = gma_read16(hw, port, GM_SMI_DATA);
 194                         return 0;
 195                 }
 196
 197                 udelay(10);
 198         }
 199
 200         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 201         return -ETIMEDOUT;
 202 io_error:
 203         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 204         return -EIO;
 205 }
 206
 207 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 208 {
 209         u16 v;
 210         __gm_phy_read(hw, port, reg, &v);
 211         return v;
 212 }
 213
 214
 215 static void sky2_power_on(struct sky2_hw *hw)
 216 {
 217         /* switch power to VCC (WA for VAUX problem) */
 218         sky2_write8(hw, B0_POWER_CTRL,
 219                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 220
 221         /* disable Core Clock Division, */
 222         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 223
 224         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 225                 /* enable bits are inverted */
 226                 sky2_write8(hw, B2_Y2_CLK_GATE,
 227                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 228                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 229                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 230         else
 231                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 232
 233         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 234                 u32 reg;
 235
 236                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 237
 238                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 239                 /* set all bits to 0 except bits 15..12 and 8 */
 240                 reg &= P_ASPM_CONTROL_MSK;
 241                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 242
 243                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 244                 /* set all bits to 0 except bits 28 & 27 */
 245                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 246                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 247
 248                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 249
 250                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 251
 252                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 253                 reg = sky2_read32(hw, B2_GP_IO);
 254                 reg |= GLB_GPIO_STAT_RACE_DIS;
 255                 sky2_write32(hw, B2_GP_IO, reg);
 256
 257                 sky2_read32(hw, B2_GP_IO);
 258         }
 259
 260         /* Turn on "driver loaded" LED */
 261         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 262 }
 263
 264 static void sky2_power_aux(struct sky2_hw *hw)
 265 {
 266         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 267                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 268         else
 269                 /* enable bits are inverted */
 270                 sky2_write8(hw, B2_Y2_CLK_GATE,
 271                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 272                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 273                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 274
 275         /* switch power to VAUX if supported and PME from D3cold */
 276         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 277              pci_pme_capable(hw->pdev, PCI_D3cold))
 278                 sky2_write8(hw, B0_POWER_CTRL,
 279                             (PC_VAUX_ENA | PC_VCC_ENA |
 280                              PC_VAUX_ON | PC_VCC_OFF));
 281
 282         /* turn off "driver loaded LED" */
 283         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 284 }
 285
 286 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 287 {
 288         u16 reg;
 289
 290         /* disable all GMAC IRQ's */
 291         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 292
 293         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 294         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 295         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 296         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 297
 298         reg = gma_read16(hw, port, GM_RX_CTRL);
 299         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 300         gma_write16(hw, port, GM_RX_CTRL, reg);
 301 }
 302
 303 /* flow control to advertise bits */
 304 static const u16 copper_fc_adv[] = {
 305         [FC_NONE]       = 0,
 306         [FC_TX]         = PHY_M_AN_ASP,
 307         [FC_RX]         = PHY_M_AN_PC,
 308         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 309 };
 310
 311 /* flow control to advertise bits when using 1000BaseX */
 312 static const u16 fiber_fc_adv[] = {
 313         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 314         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 315         [FC_RX]   = PHY_M_P_SYM_MD_X,
 316         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 317 };
 318
 319 /* flow control to GMA disable bits */
 320 static const u16 gm_fc_disable[] = {
 321         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 322         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 323         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 324         [FC_BOTH] = 0,
 325 };
 326
 327
 328 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 329 {
 330         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 331         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 332
 333         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 334             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 335                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 336
 337                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 338                            PHY_M_EC_MAC_S_MSK);
 339                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 340
 341                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 342                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 343                         /* set downshift counter to 3x and enable downshift */
 344                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 345                 else
 346                         /* set master & slave downshift counter to 1x */
 347                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 348
 349                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 350         }
 351
 352         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 353         if (sky2_is_copper(hw)) {
 354                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 355                         /* enable automatic crossover */
 356                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 357
 358                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 359                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 360                                 u16 spec;
 361
 362                                 /* Enable Class A driver for FE+ A0 */
 363                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 364                                 spec |= PHY_M_FESC_SEL_CL_A;
 365                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 366                         }
 367                 } else {
 368                         /* disable energy detect */
 369                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 370
 371                         /* enable automatic crossover */
 372                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 373
 374                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 375                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 376                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 377                                 /* set downshift counter to 3x and enable downshift */
 378                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 379                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 380                         }
 381                 }
 382         } else {
 383                 /* workaround for deviation #4.88 (CRC errors) */
 384                 /* disable Automatic Crossover */
 385
 386                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 387         }
 388
 389         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 390
 391         /* special setup for PHY 88E1112 Fiber */
 392         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 393                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 394
 395                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 396                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 397                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 398                 ctrl &= ~PHY_M_MAC_MD_MSK;
 399                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 400                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 401
 402                 if (hw->pmd_type  == 'P') {
 403                         /* select page 1 to access Fiber registers */
 404                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 405
 406                         /* for SFP-module set SIGDET polarity to low */
 407                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 408                         ctrl |= PHY_M_FIB_SIGD_POL;
 409                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 410                 }
 411
 412                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 413         }
 414
 415         ctrl = PHY_CT_RESET;
 416         ct1000 = 0;
 417         adv = PHY_AN_CSMA;
 418         reg = 0;
 419
 420         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 421                 if (sky2_is_copper(hw)) {
 422                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 423                                 ct1000 |= PHY_M_1000C_AFD;
 424                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 425                                 ct1000 |= PHY_M_1000C_AHD;
 426                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 427                                 adv |= PHY_M_AN_100_FD;
 428                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 429                                 adv |= PHY_M_AN_100_HD;
 430                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 431                                 adv |= PHY_M_AN_10_FD;
 432                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 433                                 adv |= PHY_M_AN_10_HD;
 434
 435                 } else {        /* special defines for FIBER (88E1040S only) */
 436                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 437                                 adv |= PHY_M_AN_1000X_AFD;
 438                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 439                                 adv |= PHY_M_AN_1000X_AHD;
 440                 }
 441
 442                 /* Restart Auto-negotiation */
 443                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 444         } else {
 445                 /* forced speed/duplex settings */
 446                 ct1000 = PHY_M_1000C_MSE;
 447
 448                 /* Disable auto update for duplex flow control and duplex */
 449                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 450
 451                 switch (sky2->speed) {
 452                 case SPEED_1000:
 453                         ctrl |= PHY_CT_SP1000;
 454                         reg |= GM_GPCR_SPEED_1000;
 455                         break;
 456                 case SPEED_100:
 457                         ctrl |= PHY_CT_SP100;
 458                         reg |= GM_GPCR_SPEED_100;
 459                         break;
 460                 }
 461
 462                 if (sky2->duplex == DUPLEX_FULL) {
 463                         reg |= GM_GPCR_DUP_FULL;
 464                         ctrl |= PHY_CT_DUP_MD;
 465                 } else if (sky2->speed < SPEED_1000)
 466                         sky2->flow_mode = FC_NONE;
 467         }
 468
 469         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 470                 if (sky2_is_copper(hw))
 471                         adv |= copper_fc_adv[sky2->flow_mode];
 472                 else
 473                         adv |= fiber_fc_adv[sky2->flow_mode];
 474         } else {
 475                 reg |= GM_GPCR_AU_FCT_DIS;
 476                 reg |= gm_fc_disable[sky2->flow_mode];
 477
 478                 /* Forward pause packets to GMAC? */
 479                 if (sky2->flow_mode & FC_RX)
 480                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 481                 else
 482                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 483         }
 484
 485         gma_write16(hw, port, GM_GP_CTRL, reg);
 486
 487         if (hw->flags & SKY2_HW_GIGABIT)
 488                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 489
 490         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 491         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 492
 493         /* Setup Phy LED's */
 494         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 495         ledover = 0;
 496
 497         switch (hw->chip_id) {
 498         case CHIP_ID_YUKON_FE:
 499                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 500                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 501
 502                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 503
 504                 /* delete ACT LED control bits */
 505                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 506                 /* change ACT LED control to blink mode */
 507                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 508                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 509                 break;
 510
 511         case CHIP_ID_YUKON_FE_P:
 512                 /* Enable Link Partner Next Page */
 513                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 514                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 515
 516                 /* disable Energy Detect and enable scrambler */
 517                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 518                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 519
 520                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 521                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 522                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 523                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 524
 525                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 526                 break;
 527
 528         case CHIP_ID_YUKON_XL:
 529                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 530
 531                 /* select page 3 to access LED control register */
 532                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 533
 534                 /* set LED Function Control register */
 535                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 536                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 537                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 538                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 539                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 540
 541                 /* set Polarity Control register */
 542                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 543                              (PHY_M_POLC_LS1_P_MIX(4) |
 544                               PHY_M_POLC_IS0_P_MIX(4) |
 545                               PHY_M_POLC_LOS_CTRL(2) |
 546                               PHY_M_POLC_INIT_CTRL(2) |
 547                               PHY_M_POLC_STA1_CTRL(2) |
 548                               PHY_M_POLC_STA0_CTRL(2)));
 549
 550                 /* restore page register */
 551                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 552                 break;
 553
 554         case CHIP_ID_YUKON_EC_U:
 555         case CHIP_ID_YUKON_EX:
 556         case CHIP_ID_YUKON_SUPR:
 557                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 558
 559                 /* select page 3 to access LED control register */
 560                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 561
 562                 /* set LED Function Control register */
 563                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 564                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 565                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 566                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 567                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 568
 569                 /* set Blink Rate in LED Timer Control Register */
 570                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 571                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 572                 /* restore page register */
 573                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 574                 break;
 575
 576         default:
 577                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 578                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 579
 580                 /* turn off the Rx LED (LED_RX) */
 581                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 582         }
 583
 584         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 585                 /* apply fixes in PHY AFE */
 586                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 587
 588                 /* increase differential signal amplitude in 10BASE-T */
 589                 gm_phy_write(hw, port, 0x18, 0xaa99);
 590                 gm_phy_write(hw, port, 0x17, 0x2011);
 591
 592                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 593                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 594                         gm_phy_write(hw, port, 0x18, 0xa204);
 595                         gm_phy_write(hw, port, 0x17, 0x2002);
 596                 }
 597
 598                 /* set page register to 0 */
 599                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 600         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 601                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 602                 /* apply workaround for integrated resistors calibration */
 603                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 604                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 605         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 606                 /* apply fixes in PHY AFE */
 607                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 608
 609                 /* apply RDAC termination workaround */
 610                 gm_phy_write(hw, port, 24, 0x2800);
 611                 gm_phy_write(hw, port, 23, 0x2001);
 612
 613                 /* set page register back to 0 */
 614                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 615         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 616                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 617                 /* no effect on Yukon-XL */
 618                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 619
 620                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 621                     sky2->speed == SPEED_100) {
 622                         /* turn on 100 Mbps LED (LED_LINK100) */
 623                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 624                 }
 625
 626                 if (ledover)
 627                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 628
 629         }
 630
 631         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 632         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 633                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 634         else
 635                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 636 }
 637
 638 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 639 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 640
 641 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 642 {
 643         u32 reg1;
 644
 645         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 646         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 647         reg1 &= ~phy_power[port];
 648
 649         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 650                 reg1 |= coma_mode[port];
 651
 652         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 653         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 654         sky2_pci_read32(hw, PCI_DEV_REG1);
 655
 656         if (hw->chip_id == CHIP_ID_YUKON_FE)
 657                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 658         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 659                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 660 }
 661
 662 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 663 {
 664         u32 reg1;
 665         u16 ctrl;
 666
 667         /* release GPHY Control reset */
 668         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 669
 670         /* release GMAC reset */
 671         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 672
 673         if (hw->flags & SKY2_HW_NEWER_PHY) {
 674                 /* select page 2 to access MAC control register */
 675                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 676
 677                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 678                 /* allow GMII Power Down */
 679                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 680                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 681
 682                 /* set page register back to 0 */
 683                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 684         }
 685
 686         /* setup General Purpose Control Register */
 687         gma_write16(hw, port, GM_GP_CTRL,
 688                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 689                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 690                     GM_GPCR_AU_SPD_DIS);
 691
 692         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 693                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 694                         /* select page 2 to access MAC control register */
 695                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 696
 697                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 698                         /* enable Power Down */
 699                         ctrl |= PHY_M_PC_POW_D_ENA;
 700                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 701
 702                         /* set page register back to 0 */
 703                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 704                 }
 705
 706                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 707                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 708         }
 709
 710         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 711         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 712         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 713         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 714         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 715 }
 716
 717 /* Enable Rx/Tx */
 718 static void sky2_enable_rx_tx(struct sky2_port *sky2)
 719 {
 720         struct sky2_hw *hw = sky2->hw;
 721         unsigned port = sky2->port;
 722         u16 reg;
 723
 724         reg = gma_read16(hw, port, GM_GP_CTRL);
 725         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 726         gma_write16(hw, port, GM_GP_CTRL, reg);
 727 }
 728
 729 /* Force a renegotiation */
 730 static void sky2_phy_reinit(struct sky2_port *sky2)
 731 {
 732         spin_lock_bh(&sky2->phy_lock);
 733         sky2_phy_init(sky2->hw, sky2->port);
 734         sky2_enable_rx_tx(sky2);
 735         spin_unlock_bh(&sky2->phy_lock);
 736 }
 737
 738 /* Put device in state to listen for Wake On Lan */
 739 static void sky2_wol_init(struct sky2_port *sky2)
 740 {
 741         struct sky2_hw *hw = sky2->hw;
 742         unsigned port = sky2->port;
 743         enum flow_control save_mode;
 744         u16 ctrl;
 745
 746         /* Bring hardware out of reset */
 747         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 748         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 749
 750         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 751         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 752
 753         /* Force to 10/100
 754          * sky2_reset will re-enable on resume
 755          */
 756         save_mode = sky2->flow_mode;
 757         ctrl = sky2->advertising;
 758
 759         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 760         sky2->flow_mode = FC_NONE;
 761
 762         spin_lock_bh(&sky2->phy_lock);
 763         sky2_phy_power_up(hw, port);
 764         sky2_phy_init(hw, port);
 765         spin_unlock_bh(&sky2->phy_lock);
 766
 767         sky2->flow_mode = save_mode;
 768         sky2->advertising = ctrl;
 769
 770         /* Set GMAC to no flow control and auto update for speed/duplex */
 771         gma_write16(hw, port, GM_GP_CTRL,
 772                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 773                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 774
 775         /* Set WOL address */
 776         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 777                     sky2->netdev->dev_addr, ETH_ALEN);
 778
 779         /* Turn on appropriate WOL control bits */
 780         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 781         ctrl = 0;
 782         if (sky2->wol & WAKE_PHY)
 783                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 784         else
 785                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 786
 787         if (sky2->wol & WAKE_MAGIC)
 788                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 789         else
 790                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 791
 792         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 793         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 794
 795         /* Disable PiG firmware */
 796         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 797
 798         /* block receiver */
 799         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 800 }
 801
 802 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 803 {
 804         struct net_device *dev = hw->dev[port];
 805
 806         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 807               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 808              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 809                 /* Yukon-Extreme B0 and further Extreme devices */
 810                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 811         } else if (dev->mtu > ETH_DATA_LEN) {
 812                 /* set Tx GMAC FIFO Almost Empty Threshold */
 813                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 814                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 815
 816                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 817         } else
 818                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 819 }
 820
 821 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 822 {
 823         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 824         u16 reg;
 825         u32 rx_reg;
 826         int i;
 827         const u8 *addr = hw->dev[port]->dev_addr;
 828
 829         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 830         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 831
 832         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 833
 834         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 835             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 836             port == 1) {
 837                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 838                 /* clear GMAC 1 Control reset */
 839                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 840                 do {
 841                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 842                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 843                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 844                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 845                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 846         }
 847
 848         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 849
 850         /* Enable Transmit FIFO Underrun */
 851         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 852
 853         spin_lock_bh(&sky2->phy_lock);
 854         sky2_phy_power_up(hw, port);
 855         sky2_phy_init(hw, port);
 856         spin_unlock_bh(&sky2->phy_lock);
 857
 858         /* MIB clear */
 859         reg = gma_read16(hw, port, GM_PHY_ADDR);
 860         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 861
 862         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 863                 gma_read16(hw, port, i);
 864         gma_write16(hw, port, GM_PHY_ADDR, reg);
 865
 866         /* transmit control */
 867         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 868
 869         /* receive control reg: unicast + multicast + no FCS  */
 870         gma_write16(hw, port, GM_RX_CTRL,
 871                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 872
 873         /* transmit flow control */
 874         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 875
 876         /* transmit parameter */
 877         gma_write16(hw, port, GM_TX_PARAM,
 878                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 879                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 880                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 881                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 882
 883         /* serial mode register */
 884         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 885                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 886
 887         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 888                 reg |= GM_SMOD_JUMBO_ENA;
 889
 890         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 891             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 892                 reg |= GM_NEW_FLOW_CTRL;
 893
 894         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 895
 896         /* virtual address for data */
 897         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 898
 899         /* physical address: used for pause frames */
 900         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 901
 902         /* ignore counter overflows */
 903         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 904         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 905         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 906
 907         /* Configure Rx MAC FIFO */
 908         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 909         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 910         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 911             hw->chip_id == CHIP_ID_YUKON_FE_P)
 912                 rx_reg |= GMF_RX_OVER_ON;
 913
 914         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 915
 916         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 917                 /* Hardware errata - clear flush mask */
 918                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 919         } else {
 920                 /* Flush Rx MAC FIFO on any flow control or error */
 921                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 922         }
 923
 924         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 925         reg = RX_GMF_FL_THR_DEF + 1;
 926         /* Another magic mystery workaround from sk98lin */
 927         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 928             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 929                 reg = 0x178;
 930         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 931
 932         /* Configure Tx MAC FIFO */
 933         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 934         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 935
 936         /* On chips without ram buffer, pause is controlled by MAC level */
 937         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 938                 /* Pause threshold is scaled by 8 in bytes */
 939                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 940                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 941                         reg = 1568 / 8;
 942                 else
 943                         reg = 1024 / 8;
 944                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 945                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 946
 947                 sky2_set_tx_stfwd(hw, port);
 948         }
 949
 950         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 951             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 952                 /* disable dynamic watermark */
 953                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 954                 reg &= ~TX_DYN_WM_ENA;
 955                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 956         }
 957 }
 958
 959 /* Assign Ram Buffer allocation to queue */
 960 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 961 {
 962         u32 end;
 963
 964         /* convert from K bytes to qwords used for hw register */
 965         start *= 1024/8;
 966         space *= 1024/8;
 967         end = start + space - 1;
 968
 969         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 970         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 971         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 972         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 973         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 974
 975         if (q == Q_R1 || q == Q_R2) {
 976                 u32 tp = space - space/4;
 977
 978                 /* On receive queue's set the thresholds
 979                  * give receiver priority when > 3/4 full
 980                  * send pause when down to 2K
 981                  */
 982                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 983                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 984
 985                 tp = space - 2048/8;
 986                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 987                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 988         } else {
 989                 /* Enable store & forward on Tx queue's because
 990                  * Tx FIFO is only 1K on Yukon
 991                  */
 992                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 993         }
 994
 995         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 996         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 997 }
 998
 999 /* Setup Bus Memory Interface */
1000 static void sky2_qset(struct sky2_hw *hw, u16 q)
1001 {
1002         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1003         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1004         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1005         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1006 }
1007
1008 /* Setup prefetch unit registers. This is the interface between
1009  * hardware and driver list elements
1010  */
1011 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1012                                dma_addr_t addr, u32 last)
1013 {
1014         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1015         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1016         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1017         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1018         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1019         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1020
1021         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1022 }
1023
1024 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1025 {
1026         struct sky2_tx_le *le = sky2->tx_le + *slot;
1027
1028         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1029         le->ctrl = 0;
1030         return le;
1031 }
1032
1033 static void tx_init(struct sky2_port *sky2)
1034 {
1035         struct sky2_tx_le *le;
1036
1037         sky2->tx_prod = sky2->tx_cons = 0;
1038         sky2->tx_tcpsum = 0;
1039         sky2->tx_last_mss = 0;
1040
1041         le = get_tx_le(sky2, &sky2->tx_prod);
1042         le->addr = 0;
1043         le->opcode = OP_ADDR64 | HW_OWNER;
1044         sky2->tx_last_upper = 0;
1045 }
1046
1047 /* Update chip's next pointer */
1048 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1049 {
1050         /* Make sure write' to descriptors are complete before we tell hardware */
1051         wmb();
1052         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1053
1054         /* Synchronize I/O on since next processor may write to tail */
1055         mmiowb();
1056 }
1057
1058
1059 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1060 {
1061         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1062         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1063         le->ctrl = 0;
1064         return le;
1065 }
1066
1067 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1068 {
1069         unsigned size;
1070
1071         /* Space needed for frame data + headers rounded up */
1072         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1073
1074         /* Stopping point for hardware truncation */
1075         return (size - 8) / sizeof(u32);
1076 }
1077
1078 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1079 {
1080         struct rx_ring_info *re;
1081         unsigned size;
1082
1083         /* Space needed for frame data + headers rounded up */
1084         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1085
1086         sky2->rx_nfrags = size >> PAGE_SHIFT;
1087         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1088
1089         /* Compute residue after pages */
1090         size -= sky2->rx_nfrags << PAGE_SHIFT;
1091
1092         /* Optimize to handle small packets and headers */
1093         if (size < copybreak)
1094                 size = copybreak;
1095         if (size < ETH_HLEN)
1096                 size = ETH_HLEN;
1097
1098         return size;
1099 }
1100
1101 /* Build description to hardware for one receive segment */
1102 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1103                         dma_addr_t map, unsigned len)
1104 {
1105         struct sky2_rx_le *le;
1106
1107         if (sizeof(dma_addr_t) > sizeof(u32)) {
1108                 le = sky2_next_rx(sky2);
1109                 le->addr = cpu_to_le32(upper_32_bits(map));
1110                 le->opcode = OP_ADDR64 | HW_OWNER;
1111         }
1112
1113         le = sky2_next_rx(sky2);
1114         le->addr = cpu_to_le32(lower_32_bits(map));
1115         le->length = cpu_to_le16(len);
1116         le->opcode = op | HW_OWNER;
1117 }
1118
1119 /* Build description to hardware for one possibly fragmented skb */
1120 static void sky2_rx_submit(struct sky2_port *sky2,
1121                            const struct rx_ring_info *re)
1122 {
1123         int i;
1124
1125         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1126
1127         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1128                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1129 }
1130
1131
1132 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1133                             unsigned size)
1134 {
1135         struct sk_buff *skb = re->skb;
1136         int i;
1137
1138         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1139         if (pci_dma_mapping_error(pdev, re->data_addr))
1140                 goto mapping_error;
1141
1142         dma_unmap_len_set(re, data_size, size);
1143
1144         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1145                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1146
1147                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1148                                                 frag->page_offset,
1149                                                 frag->size,
1150                                                 PCI_DMA_FROMDEVICE);
1151
1152                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1153                         goto map_page_error;
1154         }
1155         return 0;
1156
1157 map_page_error:
1158         while (--i >= 0) {
1159                 pci_unmap_page(pdev, re->frag_addr[i],
1160                                skb_shinfo(skb)->frags[i].size,
1161                                PCI_DMA_FROMDEVICE);
1162         }
1163
1164         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1165                          PCI_DMA_FROMDEVICE);
1166
1167 mapping_error:
1168         if (net_ratelimit())
1169                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1170                          skb->dev->name);
1171         return -EIO;
1172 }
1173
1174 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1175 {
1176         struct sk_buff *skb = re->skb;
1177         int i;
1178
1179         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1180                          PCI_DMA_FROMDEVICE);
1181
1182         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1183                 pci_unmap_page(pdev, re->frag_addr[i],
1184                                skb_shinfo(skb)->frags[i].size,
1185                                PCI_DMA_FROMDEVICE);
1186 }
1187
1188 /* Tell chip where to start receive checksum.
1189  * Actually has two checksums, but set both same to avoid possible byte
1190  * order problems.
1191  */
1192 static void rx_set_checksum(struct sky2_port *sky2)
1193 {
1194         struct sky2_rx_le *le = sky2_next_rx(sky2);
1195
1196         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1197         le->ctrl = 0;
1198         le->opcode = OP_TCPSTART | HW_OWNER;
1199
1200         sky2_write32(sky2->hw,
1201                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1202                      (sky2->netdev->features & NETIF_F_RXCSUM)
1203                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1204 }
1205
1206 /* Enable/disable receive hash calculation (RSS) */
1207 static void rx_set_rss(struct net_device *dev, u32 features)
1208 {
1209         struct sky2_port *sky2 = netdev_priv(dev);
1210         struct sky2_hw *hw = sky2->hw;
1211         int i, nkeys = 4;
1212
1213         /* Supports IPv6 and other modes */
1214         if (hw->flags & SKY2_HW_NEW_LE) {
1215                 nkeys = 10;
1216                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1217         }
1218
1219         /* Program RSS initial values */
1220         if (features & NETIF_F_RXHASH) {
1221                 u32 key[nkeys];
1222
1223                 get_random_bytes(key, nkeys * sizeof(u32));
1224                 for (i = 0; i < nkeys; i++)
1225                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1226                                      key[i]);
1227
1228                 /* Need to turn on (undocumented) flag to make hashing work  */
1229                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1230                              RX_STFW_ENA);
1231
1232                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1233                              BMU_ENA_RX_RSS_HASH);
1234         } else
1235                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1236                              BMU_DIS_RX_RSS_HASH);
1237 }
1238
1239 /*
1240  * The RX Stop command will not work for Yukon-2 if the BMU does not
1241  * reach the end of packet and since we can't make sure that we have
1242  * incoming data, we must reset the BMU while it is not doing a DMA
1243  * transfer. Since it is possible that the RX path is still active,
1244  * the RX RAM buffer will be stopped first, so any possible incoming
1245  * data will not trigger a DMA. After the RAM buffer is stopped, the
1246  * BMU is polled until any DMA in progress is ended and only then it
1247  * will be reset.
1248  */
1249 static void sky2_rx_stop(struct sky2_port *sky2)
1250 {
1251         struct sky2_hw *hw = sky2->hw;
1252         unsigned rxq = rxqaddr[sky2->port];
1253         int i;
1254
1255         /* disable the RAM Buffer receive queue */
1256         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1257
1258         for (i = 0; i < 0xffff; i++)
1259                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1260                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1261                         goto stopped;
1262
1263         netdev_warn(sky2->netdev, "receiver stop failed\n");
1264 stopped:
1265         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1266
1267         /* reset the Rx prefetch unit */
1268         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1269         mmiowb();
1270 }
1271
1272 /* Clean out receive buffer area, assumes receiver hardware stopped */
1273 static void sky2_rx_clean(struct sky2_port *sky2)
1274 {
1275         unsigned i;
1276
1277         memset(sky2->rx_le, 0, RX_LE_BYTES);
1278         for (i = 0; i < sky2->rx_pending; i++) {
1279                 struct rx_ring_info *re = sky2->rx_ring + i;
1280
1281                 if (re->skb) {
1282                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1283                         kfree_skb(re->skb);
1284                         re->skb = NULL;
1285                 }
1286         }
1287 }
1288
1289 /* Basic MII support */
1290 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1291 {
1292         struct mii_ioctl_data *data = if_mii(ifr);
1293         struct sky2_port *sky2 = netdev_priv(dev);
1294         struct sky2_hw *hw = sky2->hw;
1295         int err = -EOPNOTSUPP;
1296
1297         if (!netif_running(dev))
1298                 return -ENODEV; /* Phy still in reset */
1299
1300         switch (cmd) {
1301         case SIOCGMIIPHY:
1302                 data->phy_id = PHY_ADDR_MARV;
1303
1304                 /* fallthru */
1305         case SIOCGMIIREG: {
1306                 u16 val = 0;
1307
1308                 spin_lock_bh(&sky2->phy_lock);
1309                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1310                 spin_unlock_bh(&sky2->phy_lock);
1311
1312                 data->val_out = val;
1313                 break;
1314         }
1315
1316         case SIOCSMIIREG:
1317                 spin_lock_bh(&sky2->phy_lock);
1318                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1319                                    data->val_in);
1320                 spin_unlock_bh(&sky2->phy_lock);
1321                 break;
1322         }
1323         return err;
1324 }
1325
1326 #define SKY2_VLAN_OFFLOADS (NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO)
1327
1328 static void sky2_vlan_mode(struct net_device *dev, u32 features)
1329 {
1330         struct sky2_port *sky2 = netdev_priv(dev);
1331         struct sky2_hw *hw = sky2->hw;
1332         u16 port = sky2->port;
1333
1334         if (features & NETIF_F_HW_VLAN_RX)
1335                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1336                              RX_VLAN_STRIP_ON);
1337         else
1338                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1339                              RX_VLAN_STRIP_OFF);
1340
1341         if (features & NETIF_F_HW_VLAN_TX) {
1342                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1343                              TX_VLAN_TAG_ON);
1344
1345                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
1346         } else {
1347                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1348                              TX_VLAN_TAG_OFF);
1349
1350                 /* Can't do transmit offload of vlan without hw vlan */
1351                 dev->vlan_features &= ~SKY2_VLAN_OFFLOADS;
1352         }
1353 }
1354
1355 /* Amount of required worst case padding in rx buffer */
1356 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1357 {
1358         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1359 }
1360
1361 /*
1362  * Allocate an skb for receiving. If the MTU is large enough
1363  * make the skb non-linear with a fragment list of pages.
1364  */
1365 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2, gfp_t gfp)
1366 {
1367         struct sk_buff *skb;
1368         int i;
1369
1370         skb = __netdev_alloc_skb(sky2->netdev,
1371                                  sky2->rx_data_size + sky2_rx_pad(sky2->hw),
1372                                  gfp);
1373         if (!skb)
1374                 goto nomem;
1375
1376         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1377                 unsigned char *start;
1378                 /*
1379                  * Workaround for a bug in FIFO that cause hang
1380                  * if the FIFO if the receive buffer is not 64 byte aligned.
1381                  * The buffer returned from netdev_alloc_skb is
1382                  * aligned except if slab debugging is enabled.
1383                  */
1384                 start = PTR_ALIGN(skb->data, 8);
1385                 skb_reserve(skb, start - skb->data);
1386         } else
1387                 skb_reserve(skb, NET_IP_ALIGN);
1388
1389         for (i = 0; i < sky2->rx_nfrags; i++) {
1390                 struct page *page = alloc_page(gfp);
1391
1392                 if (!page)
1393                         goto free_partial;
1394                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1395         }
1396
1397         return skb;
1398 free_partial:
1399         kfree_skb(skb);
1400 nomem:
1401         return NULL;
1402 }
1403
1404 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1405 {
1406         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1407 }
1408
1409 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1410 {
1411         struct sky2_hw *hw = sky2->hw;
1412         unsigned i;
1413
1414         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1415
1416         /* Fill Rx ring */
1417         for (i = 0; i < sky2->rx_pending; i++) {
1418                 struct rx_ring_info *re = sky2->rx_ring + i;
1419
1420                 re->skb = sky2_rx_alloc(sky2, GFP_KERNEL);
1421                 if (!re->skb)
1422                         return -ENOMEM;
1423
1424                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1425                         dev_kfree_skb(re->skb);
1426                         re->skb = NULL;
1427                         return -ENOMEM;
1428                 }
1429         }
1430         return 0;
1431 }
1432
1433 /*
1434  * Setup receiver buffer pool.
1435  * Normal case this ends up creating one list element for skb
1436  * in the receive ring. Worst case if using large MTU and each
1437  * allocation falls on a different 64 bit region, that results
1438  * in 6 list elements per ring entry.
1439  * One element is used for checksum enable/disable, and one
1440  * extra to avoid wrap.
1441  */
1442 static void sky2_rx_start(struct sky2_port *sky2)
1443 {
1444         struct sky2_hw *hw = sky2->hw;
1445         struct rx_ring_info *re;
1446         unsigned rxq = rxqaddr[sky2->port];
1447         unsigned i, thresh;
1448
1449         sky2->rx_put = sky2->rx_next = 0;
1450         sky2_qset(hw, rxq);
1451
1452         /* On PCI express lowering the watermark gives better performance */
1453         if (pci_is_pcie(hw->pdev))
1454                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1455
1456         /* These chips have no ram buffer?
1457          * MAC Rx RAM Read is controlled by hardware */
1458         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1459             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1460                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1461
1462         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1463
1464         if (!(hw->flags & SKY2_HW_NEW_LE))
1465                 rx_set_checksum(sky2);
1466
1467         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1468                 rx_set_rss(sky2->netdev, sky2->netdev->features);
1469
1470         /* submit Rx ring */
1471         for (i = 0; i < sky2->rx_pending; i++) {
1472                 re = sky2->rx_ring + i;
1473                 sky2_rx_submit(sky2, re);
1474         }
1475
1476         /*
1477          * The receiver hangs if it receives frames larger than the
1478          * packet buffer. As a workaround, truncate oversize frames, but
1479          * the register is limited to 9 bits, so if you do frames > 2052
1480          * you better get the MTU right!
1481          */
1482         thresh = sky2_get_rx_threshold(sky2);
1483         if (thresh > 0x1ff)
1484                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1485         else {
1486                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1487                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1488         }
1489
1490         /* Tell chip about available buffers */
1491         sky2_rx_update(sky2, rxq);
1492
1493         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1494             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1495                 /*
1496                  * Disable flushing of non ASF packets;
1497                  * must be done after initializing the BMUs;
1498                  * drivers without ASF support should do this too, otherwise
1499                  * it may happen that they cannot run on ASF devices;
1500                  * remember that the MAC FIFO isn't reset during initialization.
1501                  */
1502                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1503         }
1504
1505         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1506                 /* Enable RX Home Address & Routing Header checksum fix */
1507                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1508                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1509
1510                 /* Enable TX Home Address & Routing Header checksum fix */
1511                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1512                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1513         }
1514 }
1515
1516 static int sky2_alloc_buffers(struct sky2_port *sky2)
1517 {
1518         struct sky2_hw *hw = sky2->hw;
1519
1520         /* must be power of 2 */
1521         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1522                                            sky2->tx_ring_size *
1523                                            sizeof(struct sky2_tx_le),
1524                                            &sky2->tx_le_map);
1525         if (!sky2->tx_le)
1526                 goto nomem;
1527
1528         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1529                                 GFP_KERNEL);
1530         if (!sky2->tx_ring)
1531                 goto nomem;
1532
1533         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1534                                            &sky2->rx_le_map);
1535         if (!sky2->rx_le)
1536                 goto nomem;
1537         memset(sky2->rx_le, 0, RX_LE_BYTES);
1538
1539         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1540                                 GFP_KERNEL);
1541         if (!sky2->rx_ring)
1542                 goto nomem;
1543
1544         return sky2_alloc_rx_skbs(sky2);
1545 nomem:
1546         return -ENOMEM;
1547 }
1548
1549 static void sky2_free_buffers(struct sky2_port *sky2)
1550 {
1551         struct sky2_hw *hw = sky2->hw;
1552
1553         sky2_rx_clean(sky2);
1554
1555         if (sky2->rx_le) {
1556                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1557                                     sky2->rx_le, sky2->rx_le_map);
1558                 sky2->rx_le = NULL;
1559         }
1560         if (sky2->tx_le) {
1561                 pci_free_consistent(hw->pdev,
1562                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1563                                     sky2->tx_le, sky2->tx_le_map);
1564                 sky2->tx_le = NULL;
1565         }
1566         kfree(sky2->tx_ring);
1567         kfree(sky2->rx_ring);
1568
1569         sky2->tx_ring = NULL;
1570         sky2->rx_ring = NULL;
1571 }
1572
1573 static void sky2_hw_up(struct sky2_port *sky2)
1574 {
1575         struct sky2_hw *hw = sky2->hw;
1576         unsigned port = sky2->port;
1577         u32 ramsize;
1578         int cap;
1579         struct net_device *otherdev = hw->dev[sky2->port^1];
1580
1581         tx_init(sky2);
1582
1583         /*
1584          * On dual port PCI-X card, there is an problem where status
1585          * can be received out of order due to split transactions
1586          */
1587         if (otherdev && netif_running(otherdev) &&
1588             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1589                 u16 cmd;
1590
1591                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1592                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1593                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1594         }
1595
1596         sky2_mac_init(hw, port);
1597
1598         /* Register is number of 4K blocks on internal RAM buffer. */
1599         ramsize = sky2_read8(hw, B2_E_0) * 4;
1600         if (ramsize > 0) {
1601                 u32 rxspace;
1602
1603                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1604                 if (ramsize < 16)
1605                         rxspace = ramsize / 2;
1606                 else
1607                         rxspace = 8 + (2*(ramsize - 16))/3;
1608
1609                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1610                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1611
1612                 /* Make sure SyncQ is disabled */
1613                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1614                             RB_RST_SET);
1615         }
1616
1617         sky2_qset(hw, txqaddr[port]);
1618
1619         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1620         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1621                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1622
1623         /* Set almost empty threshold */
1624         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1625             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1626                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1627
1628         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1629                            sky2->tx_ring_size - 1);
1630
1631         sky2_vlan_mode(sky2->netdev, sky2->netdev->features);
1632         netdev_update_features(sky2->netdev);
1633
1634         sky2_rx_start(sky2);
1635 }
1636
1637 /* Bring up network interface. */
1638 static int sky2_up(struct net_device *dev)
1639 {
1640         struct sky2_port *sky2 = netdev_priv(dev);
1641         struct sky2_hw *hw = sky2->hw;
1642         unsigned port = sky2->port;
1643         u32 imask;
1644         int err;
1645
1646         netif_carrier_off(dev);
1647
1648         err = sky2_alloc_buffers(sky2);
1649         if (err)
1650                 goto err_out;
1651
1652         sky2_hw_up(sky2);
1653
1654         /* Enable interrupts from phy/mac for port */
1655         imask = sky2_read32(hw, B0_IMSK);
1656         imask |= portirq_msk[port];
1657         sky2_write32(hw, B0_IMSK, imask);
1658         sky2_read32(hw, B0_IMSK);
1659
1660         netif_info(sky2, ifup, dev, "enabling interface\n");
1661
1662         return 0;
1663
1664 err_out:
1665         sky2_free_buffers(sky2);
1666         return err;
1667 }
1668
1669 /* Modular subtraction in ring */
1670 static inline int tx_inuse(const struct sky2_port *sky2)
1671 {
1672         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1673 }
1674
1675 /* Number of list elements available for next tx */
1676 static inline int tx_avail(const struct sky2_port *sky2)
1677 {
1678         return sky2->tx_pending - tx_inuse(sky2);
1679 }
1680
1681 /* Estimate of number of transmit list elements required */
1682 static unsigned tx_le_req(const struct sk_buff *skb)
1683 {
1684         unsigned count;
1685
1686         count = (skb_shinfo(skb)->nr_frags + 1)
1687                 * (sizeof(dma_addr_t) / sizeof(u32));
1688
1689         if (skb_is_gso(skb))
1690                 ++count;
1691         else if (sizeof(dma_addr_t) == sizeof(u32))
1692                 ++count;        /* possible vlan */
1693
1694         if (skb->ip_summed == CHECKSUM_PARTIAL)
1695                 ++count;
1696
1697         return count;
1698 }
1699
1700 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1701 {
1702         if (re->flags & TX_MAP_SINGLE)
1703                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1704                                  dma_unmap_len(re, maplen),
1705                                  PCI_DMA_TODEVICE);
1706         else if (re->flags & TX_MAP_PAGE)
1707                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1708                                dma_unmap_len(re, maplen),
1709                                PCI_DMA_TODEVICE);
1710         re->flags = 0;
1711 }
1712
1713 /*
1714  * Put one packet in ring for transmit.
1715  * A single packet can generate multiple list elements, and
1716  * the number of ring elements will probably be less than the number
1717  * of list elements used.
1718  */
1719 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1720                                    struct net_device *dev)
1721 {
1722         struct sky2_port *sky2 = netdev_priv(dev);
1723         struct sky2_hw *hw = sky2->hw;
1724         struct sky2_tx_le *le = NULL;
1725         struct tx_ring_info *re;
1726         unsigned i, len;
1727         dma_addr_t mapping;
1728         u32 upper;
1729         u16 slot;
1730         u16 mss;
1731         u8 ctrl;
1732
1733         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1734                 return NETDEV_TX_BUSY;
1735
1736         len = skb_headlen(skb);
1737         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1738
1739         if (pci_dma_mapping_error(hw->pdev, mapping))
1740                 goto mapping_error;
1741
1742         slot = sky2->tx_prod;
1743         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1744                      "tx queued, slot %u, len %d\n", slot, skb->len);
1745
1746         /* Send high bits if needed */
1747         upper = upper_32_bits(mapping);
1748         if (upper != sky2->tx_last_upper) {
1749                 le = get_tx_le(sky2, &slot);
1750                 le->addr = cpu_to_le32(upper);
1751                 sky2->tx_last_upper = upper;
1752                 le->opcode = OP_ADDR64 | HW_OWNER;
1753         }
1754
1755         /* Check for TCP Segmentation Offload */
1756         mss = skb_shinfo(skb)->gso_size;
1757         if (mss != 0) {
1758
1759                 if (!(hw->flags & SKY2_HW_NEW_LE))
1760                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1761
1762                 if (mss != sky2->tx_last_mss) {
1763                         le = get_tx_le(sky2, &slot);
1764                         le->addr = cpu_to_le32(mss);
1765
1766                         if (hw->flags & SKY2_HW_NEW_LE)
1767                                 le->opcode = OP_MSS | HW_OWNER;
1768                         else
1769                                 le->opcode = OP_LRGLEN | HW_OWNER;
1770                         sky2->tx_last_mss = mss;
1771                 }
1772         }
1773
1774         ctrl = 0;
1775
1776         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1777         if (vlan_tx_tag_present(skb)) {
1778                 if (!le) {
1779                         le = get_tx_le(sky2, &slot);
1780                         le->addr = 0;
1781                         le->opcode = OP_VLAN|HW_OWNER;
1782                 } else
1783                         le->opcode |= OP_VLAN;
1784                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1785                 ctrl |= INS_VLAN;
1786         }
1787
1788         /* Handle TCP checksum offload */
1789         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1790                 /* On Yukon EX (some versions) encoding change. */
1791                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1792                         ctrl |= CALSUM; /* auto checksum */
1793                 else {
1794                         const unsigned offset = skb_transport_offset(skb);
1795                         u32 tcpsum;
1796
1797                         tcpsum = offset << 16;                  /* sum start */
1798                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1799
1800                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1801                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1802                                 ctrl |= UDPTCP;
1803
1804                         if (tcpsum != sky2->tx_tcpsum) {
1805                                 sky2->tx_tcpsum = tcpsum;
1806
1807                                 le = get_tx_le(sky2, &slot);
1808                                 le->addr = cpu_to_le32(tcpsum);
1809                                 le->length = 0; /* initial checksum value */
1810                                 le->ctrl = 1;   /* one packet */
1811                                 le->opcode = OP_TCPLISW | HW_OWNER;
1812                         }
1813                 }
1814         }
1815
1816         re = sky2->tx_ring + slot;
1817         re->flags = TX_MAP_SINGLE;
1818         dma_unmap_addr_set(re, mapaddr, mapping);
1819         dma_unmap_len_set(re, maplen, len);
1820
1821         le = get_tx_le(sky2, &slot);
1822         le->addr = cpu_to_le32(lower_32_bits(mapping));
1823         le->length = cpu_to_le16(len);
1824         le->ctrl = ctrl;
1825         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1826
1827
1828         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1829                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1830
1831                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1832                                        frag->size, PCI_DMA_TODEVICE);
1833
1834                 if (pci_dma_mapping_error(hw->pdev, mapping))
1835                         goto mapping_unwind;
1836
1837                 upper = upper_32_bits(mapping);
1838                 if (upper != sky2->tx_last_upper) {
1839                         le = get_tx_le(sky2, &slot);
1840                         le->addr = cpu_to_le32(upper);
1841                         sky2->tx_last_upper = upper;
1842                         le->opcode = OP_ADDR64 | HW_OWNER;
1843                 }
1844
1845                 re = sky2->tx_ring + slot;
1846                 re->flags = TX_MAP_PAGE;
1847                 dma_unmap_addr_set(re, mapaddr, mapping);
1848                 dma_unmap_len_set(re, maplen, frag->size);
1849
1850                 le = get_tx_le(sky2, &slot);
1851                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1852                 le->length = cpu_to_le16(frag->size);
1853                 le->ctrl = ctrl;
1854                 le->opcode = OP_BUFFER | HW_OWNER;
1855         }
1856
1857         re->skb = skb;
1858         le->ctrl |= EOP;
1859
1860         sky2->tx_prod = slot;
1861
1862         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1863                 netif_stop_queue(dev);
1864
1865         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1866
1867         return NETDEV_TX_OK;
1868
1869 mapping_unwind:
1870         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1871                 re = sky2->tx_ring + i;
1872
1873                 sky2_tx_unmap(hw->pdev, re);
1874         }
1875
1876 mapping_error:
1877         if (net_ratelimit())
1878                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1879         dev_kfree_skb(skb);
1880         return NETDEV_TX_OK;
1881 }
1882
1883 /*
1884  * Free ring elements from starting at tx_cons until "done"
1885  *
1886  * NB:
1887  *  1. The hardware will tell us about partial completion of multi-part
1888  *     buffers so make sure not to free skb to early.
1889  *  2. This may run in parallel start_xmit because the it only
1890  *     looks at the tail of the queue of FIFO (tx_cons), not
1891  *     the head (tx_prod)
1892  */
1893 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1894 {
1895         struct net_device *dev = sky2->netdev;
1896         unsigned idx;
1897
1898         BUG_ON(done >= sky2->tx_ring_size);
1899
1900         for (idx = sky2->tx_cons; idx != done;
1901              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1902                 struct tx_ring_info *re = sky2->tx_ring + idx;
1903                 struct sk_buff *skb = re->skb;
1904
1905                 sky2_tx_unmap(sky2->hw->pdev, re);
1906
1907                 if (skb) {
1908                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
1909                                      "tx done %u\n", idx);
1910
1911                         u64_stats_update_begin(&sky2->tx_stats.syncp);
1912                         ++sky2->tx_stats.packets;
1913                         sky2->tx_stats.bytes += skb->len;
1914                         u64_stats_update_end(&sky2->tx_stats.syncp);
1915
1916                         re->skb = NULL;
1917                         dev_kfree_skb_any(skb);
1918
1919                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1920                 }
1921         }
1922
1923         sky2->tx_cons = idx;
1924         smp_mb();
1925 }
1926
1927 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1928 {
1929         /* Disable Force Sync bit and Enable Alloc bit */
1930         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1931                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1932
1933         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1934         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1935         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1936
1937         /* Reset the PCI FIFO of the async Tx queue */
1938         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1939                      BMU_RST_SET | BMU_FIFO_RST);
1940
1941         /* Reset the Tx prefetch units */
1942         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1943                      PREF_UNIT_RST_SET);
1944
1945         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1946         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1947 }
1948
1949 static void sky2_hw_down(struct sky2_port *sky2)
1950 {
1951         struct sky2_hw *hw = sky2->hw;
1952         unsigned port = sky2->port;
1953         u16 ctrl;
1954
1955         /* Force flow control off */
1956         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1957
1958         /* Stop transmitter */
1959         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1960         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1961
1962         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1963                      RB_RST_SET | RB_DIS_OP_MD);
1964
1965         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1966         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1967         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1968
1969         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1970
1971         /* Workaround shared GMAC reset */
1972         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1973               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1974                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1975
1976         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1977
1978         /* Force any delayed status interrrupt and NAPI */
1979         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1980         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1981         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1982         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1983
1984         sky2_rx_stop(sky2);
1985
1986         spin_lock_bh(&sky2->phy_lock);
1987         sky2_phy_power_down(hw, port);
1988         spin_unlock_bh(&sky2->phy_lock);
1989
1990         sky2_tx_reset(hw, port);
1991
1992         /* Free any pending frames stuck in HW queue */
1993         sky2_tx_complete(sky2, sky2->tx_prod);
1994 }
1995
1996 /* Network shutdown */
1997 static int sky2_down(struct net_device *dev)
1998 {
1999         struct sky2_port *sky2 = netdev_priv(dev);
2000         struct sky2_hw *hw = sky2->hw;
2001
2002         /* Never really got started! */
2003         if (!sky2->tx_le)
2004                 return 0;
2005
2006         netif_info(sky2, ifdown, dev, "disabling interface\n");
2007
2008         /* Disable port IRQ */
2009         sky2_write32(hw, B0_IMSK,
2010                      sky2_read32(hw, B0_IMSK) & ~portirq_msk[sky2->port]);
2011         sky2_read32(hw, B0_IMSK);
2012
2013         synchronize_irq(hw->pdev->irq);
2014         napi_synchronize(&hw->napi);
2015
2016         sky2_hw_down(sky2);
2017
2018         sky2_free_buffers(sky2);
2019
2020         return 0;
2021 }
2022
2023 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2024 {
2025         if (hw->flags & SKY2_HW_FIBRE_PHY)
2026                 return SPEED_1000;
2027
2028         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2029                 if (aux & PHY_M_PS_SPEED_100)
2030                         return SPEED_100;
2031                 else
2032                         return SPEED_10;
2033         }
2034
2035         switch (aux & PHY_M_PS_SPEED_MSK) {
2036         case PHY_M_PS_SPEED_1000:
2037                 return SPEED_1000;
2038         case PHY_M_PS_SPEED_100:
2039                 return SPEED_100;
2040         default:
2041                 return SPEED_10;
2042         }
2043 }
2044
2045 static void sky2_link_up(struct sky2_port *sky2)
2046 {
2047         struct sky2_hw *hw = sky2->hw;
2048         unsigned port = sky2->port;
2049         static const char *fc_name[] = {
2050                 [FC_NONE]       = "none",
2051                 [FC_TX]         = "tx",
2052                 [FC_RX]         = "rx",
2053                 [FC_BOTH]       = "both",
2054         };
2055
2056         sky2_enable_rx_tx(sky2);
2057
2058         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2059
2060         netif_carrier_on(sky2->netdev);
2061
2062         mod_timer(&hw->watchdog_timer, jiffies + 1);
2063
2064         /* Turn on link LED */
2065         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2066                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2067
2068         netif_info(sky2, link, sky2->netdev,
2069                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2070                    sky2->speed,
2071                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2072                    fc_name[sky2->flow_status]);
2073 }
2074
2075 static void sky2_link_down(struct sky2_port *sky2)
2076 {
2077         struct sky2_hw *hw = sky2->hw;
2078         unsigned port = sky2->port;
2079         u16 reg;
2080
2081         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2082
2083         reg = gma_read16(hw, port, GM_GP_CTRL);
2084         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2085         gma_write16(hw, port, GM_GP_CTRL, reg);
2086
2087         netif_carrier_off(sky2->netdev);
2088
2089         /* Turn off link LED */
2090         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2091
2092         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2093
2094         sky2_phy_init(hw, port);
2095 }
2096
2097 static enum flow_control sky2_flow(int rx, int tx)
2098 {
2099         if (rx)
2100                 return tx ? FC_BOTH : FC_RX;
2101         else
2102                 return tx ? FC_TX : FC_NONE;
2103 }
2104
2105 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2106 {
2107         struct sky2_hw *hw = sky2->hw;
2108         unsigned port = sky2->port;
2109         u16 advert, lpa;
2110
2111         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2112         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2113         if (lpa & PHY_M_AN_RF) {
2114                 netdev_err(sky2->netdev, "remote fault\n");
2115                 return -1;
2116         }
2117
2118         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2119                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2120                 return -1;
2121         }
2122
2123         sky2->speed = sky2_phy_speed(hw, aux);
2124         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2125
2126         /* Since the pause result bits seem to in different positions on
2127          * different chips. look at registers.
2128          */
2129         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2130                 /* Shift for bits in fiber PHY */
2131                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2132                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2133
2134                 if (advert & ADVERTISE_1000XPAUSE)
2135                         advert |= ADVERTISE_PAUSE_CAP;
2136                 if (advert & ADVERTISE_1000XPSE_ASYM)
2137                         advert |= ADVERTISE_PAUSE_ASYM;
2138                 if (lpa & LPA_1000XPAUSE)
2139                         lpa |= LPA_PAUSE_CAP;
2140                 if (lpa & LPA_1000XPAUSE_ASYM)
2141                         lpa |= LPA_PAUSE_ASYM;
2142         }
2143
2144         sky2->flow_status = FC_NONE;
2145         if (advert & ADVERTISE_PAUSE_CAP) {
2146                 if (lpa & LPA_PAUSE_CAP)
2147                         sky2->flow_status = FC_BOTH;
2148                 else if (advert & ADVERTISE_PAUSE_ASYM)
2149                         sky2->flow_status = FC_RX;
2150         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2151                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2152                         sky2->flow_status = FC_TX;
2153         }
2154
2155         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2156             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2157                 sky2->flow_status = FC_NONE;
2158
2159         if (sky2->flow_status & FC_TX)
2160                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2161         else
2162                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2163
2164         return 0;
2165 }
2166
2167 /* Interrupt from PHY */
2168 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2169 {
2170         struct net_device *dev = hw->dev[port];
2171         struct sky2_port *sky2 = netdev_priv(dev);
2172         u16 istatus, phystat;
2173
2174         if (!netif_running(dev))
2175                 return;
2176
2177         spin_lock(&sky2->phy_lock);
2178         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2179         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2180
2181         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2182                    istatus, phystat);
2183
2184         if (istatus & PHY_M_IS_AN_COMPL) {
2185                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2186                     !netif_carrier_ok(dev))
2187                         sky2_link_up(sky2);
2188                 goto out;
2189         }
2190
2191         if (istatus & PHY_M_IS_LSP_CHANGE)
2192                 sky2->speed = sky2_phy_speed(hw, phystat);
2193
2194         if (istatus & PHY_M_IS_DUP_CHANGE)
2195                 sky2->duplex =
2196                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2197
2198         if (istatus & PHY_M_IS_LST_CHANGE) {
2199                 if (phystat & PHY_M_PS_LINK_UP)
2200                         sky2_link_up(sky2);
2201                 else
2202                         sky2_link_down(sky2);
2203         }
2204 out:
2205         spin_unlock(&sky2->phy_lock);
2206 }
2207
2208 /* Special quick link interrupt (Yukon-2 Optima only) */
2209 static void sky2_qlink_intr(struct sky2_hw *hw)
2210 {
2211         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2212         u32 imask;
2213         u16 phy;
2214
2215         /* disable irq */
2216         imask = sky2_read32(hw, B0_IMSK);
2217         imask &= ~Y2_IS_PHY_QLNK;
2218         sky2_write32(hw, B0_IMSK, imask);
2219
2220         /* reset PHY Link Detect */
2221         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2222         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2223         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2224         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2225
2226         sky2_link_up(sky2);
2227 }
2228
2229 /* Transmit timeout is only called if we are running, carrier is up
2230  * and tx queue is full (stopped).
2231  */
2232 static void sky2_tx_timeout(struct net_device *dev)
2233 {
2234         struct sky2_port *sky2 = netdev_priv(dev);
2235         struct sky2_hw *hw = sky2->hw;
2236
2237         netif_err(sky2, timer, dev, "tx timeout\n");
2238
2239         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2240                       sky2->tx_cons, sky2->tx_prod,
2241                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2242                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2243
2244         /* can't restart safely under softirq */
2245         schedule_work(&hw->restart_work);
2246 }
2247
2248 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2249 {
2250         struct sky2_port *sky2 = netdev_priv(dev);
2251         struct sky2_hw *hw = sky2->hw;
2252         unsigned port = sky2->port;
2253         int err;
2254         u16 ctl, mode;
2255         u32 imask;
2256
2257         /* MTU size outside the spec */
2258         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2259                 return -EINVAL;
2260
2261         /* MTU > 1500 on yukon FE and FE+ not allowed */
2262         if (new_mtu > ETH_DATA_LEN &&
2263             (hw->chip_id == CHIP_ID_YUKON_FE ||
2264              hw->chip_id == CHIP_ID_YUKON_FE_P))
2265                 return -EINVAL;
2266
2267         if (!netif_running(dev)) {
2268                 dev->mtu = new_mtu;
2269                 netdev_update_features(dev);
2270                 return 0;
2271         }
2272
2273         imask = sky2_read32(hw, B0_IMSK);
2274         sky2_write32(hw, B0_IMSK, 0);
2275
2276         dev->trans_start = jiffies;     /* prevent tx timeout */
2277         napi_disable(&hw->napi);
2278         netif_tx_disable(dev);
2279
2280         synchronize_irq(hw->pdev->irq);
2281
2282         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2283                 sky2_set_tx_stfwd(hw, port);
2284
2285         ctl = gma_read16(hw, port, GM_GP_CTRL);
2286         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2287         sky2_rx_stop(sky2);
2288         sky2_rx_clean(sky2);
2289
2290         dev->mtu = new_mtu;
2291         netdev_update_features(dev);
2292
2293         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2294                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2295
2296         if (dev->mtu > ETH_DATA_LEN)
2297                 mode |= GM_SMOD_JUMBO_ENA;
2298
2299         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2300
2301         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2302
2303         err = sky2_alloc_rx_skbs(sky2);
2304         if (!err)
2305                 sky2_rx_start(sky2);
2306         else
2307                 sky2_rx_clean(sky2);
2308         sky2_write32(hw, B0_IMSK, imask);
2309
2310         sky2_read32(hw, B0_Y2_SP_LISR);
2311         napi_enable(&hw->napi);
2312
2313         if (err)
2314                 dev_close(dev);
2315         else {
2316                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2317
2318                 netif_wake_queue(dev);
2319         }
2320
2321         return err;
2322 }
2323
2324 /* For small just reuse existing skb for next receive */
2325 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2326                                     const struct rx_ring_info *re,
2327                                     unsigned length)
2328 {
2329         struct sk_buff *skb;
2330
2331         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2332         if (likely(skb)) {
2333                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2334                                             length, PCI_DMA_FROMDEVICE);
2335                 skb_copy_from_linear_data(re->skb, skb->data, length);
2336                 skb->ip_summed = re->skb->ip_summed;
2337                 skb->csum = re->skb->csum;
2338                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2339                                                length, PCI_DMA_FROMDEVICE);
2340                 re->skb->ip_summed = CHECKSUM_NONE;
2341                 skb_put(skb, length);
2342         }
2343         return skb;
2344 }
2345
2346 /* Adjust length of skb with fragments to match received data */
2347 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2348                           unsigned int length)
2349 {
2350         int i, num_frags;
2351         unsigned int size;
2352
2353         /* put header into skb */
2354         size = min(length, hdr_space);
2355         skb->tail += size;
2356         skb->len += size;
2357         length -= size;
2358
2359         num_frags = skb_shinfo(skb)->nr_frags;
2360         for (i = 0; i < num_frags; i++) {
2361                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2362
2363                 if (length == 0) {
2364                         /* don't need this page */
2365                         __free_page(frag->page);
2366                         --skb_shinfo(skb)->nr_frags;
2367                 } else {
2368                         size = min(length, (unsigned) PAGE_SIZE);
2369
2370                         frag->size = size;
2371                         skb->data_len += size;
2372                         skb->truesize += size;
2373                         skb->len += size;
2374                         length -= size;
2375                 }
2376         }
2377 }
2378
2379 /* Normal packet - take skb from ring element and put in a new one  */
2380 static struct sk_buff *receive_new(struct sky2_port *sky2,
2381                                    struct rx_ring_info *re,
2382                                    unsigned int length)
2383 {
2384         struct sk_buff *skb;
2385         struct rx_ring_info nre;
2386         unsigned hdr_space = sky2->rx_data_size;
2387
2388         nre.skb = sky2_rx_alloc(sky2, GFP_ATOMIC);
2389         if (unlikely(!nre.skb))
2390                 goto nobuf;
2391
2392         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2393                 goto nomap;
2394
2395         skb = re->skb;
2396         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2397         prefetch(skb->data);
2398         *re = nre;
2399
2400         if (skb_shinfo(skb)->nr_frags)
2401                 skb_put_frags(skb, hdr_space, length);
2402         else
2403                 skb_put(skb, length);
2404         return skb;
2405
2406 nomap:
2407         dev_kfree_skb(nre.skb);
2408 nobuf:
2409         return NULL;
2410 }
2411
2412 /*
2413  * Receive one packet.
2414  * For larger packets, get new buffer.
2415  */
2416 static struct sk_buff *sky2_receive(struct net_device *dev,
2417                                     u16 length, u32 status)
2418 {
2419         struct sky2_port *sky2 = netdev_priv(dev);
2420         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2421         struct sk_buff *skb = NULL;
2422         u16 count = (status & GMR_FS_LEN) >> 16;
2423
2424         if (status & GMR_FS_VLAN)
2425                 count -= VLAN_HLEN;     /* Account for vlan tag */
2426
2427         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2428                      "rx slot %u status 0x%x len %d\n",
2429                      sky2->rx_next, status, length);
2430
2431         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2432         prefetch(sky2->rx_ring + sky2->rx_next);
2433
2434         /* This chip has hardware problems that generates bogus status.
2435          * So do only marginal checking and expect higher level protocols
2436          * to handle crap frames.
2437          */
2438         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2439             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2440             length != count)
2441                 goto okay;
2442
2443         if (status & GMR_FS_ANY_ERR)
2444                 goto error;
2445
2446         if (!(status & GMR_FS_RX_OK))
2447                 goto resubmit;
2448
2449         /* if length reported by DMA does not match PHY, packet was truncated */
2450         if (length != count)
2451                 goto error;
2452
2453 okay:
2454         if (length < copybreak)
2455                 skb = receive_copy(sky2, re, length);
2456         else
2457                 skb = receive_new(sky2, re, length);
2458
2459         dev->stats.rx_dropped += (skb == NULL);
2460
2461 resubmit:
2462         sky2_rx_submit(sky2, re);
2463
2464         return skb;
2465
2466 error:
2467         ++dev->stats.rx_errors;
2468
2469         if (net_ratelimit())
2470                 netif_info(sky2, rx_err, dev,
2471                            "rx error, status 0x%x length %d\n", status, length);
2472
2473         goto resubmit;
2474 }
2475
2476 /* Transmit complete */
2477 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2478 {
2479         struct sky2_port *sky2 = netdev_priv(dev);
2480
2481         if (netif_running(dev)) {
2482                 sky2_tx_complete(sky2, last);
2483
2484                 /* Wake unless it's detached, and called e.g. from sky2_down() */
2485                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2486                         netif_wake_queue(dev);
2487         }
2488 }
2489
2490 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2491                                u32 status, struct sk_buff *skb)
2492 {
2493         if (status & GMR_FS_VLAN)
2494                 __vlan_hwaccel_put_tag(skb, be16_to_cpu(sky2->rx_tag));
2495
2496         if (skb->ip_summed == CHECKSUM_NONE)
2497                 netif_receive_skb(skb);
2498         else
2499                 napi_gro_receive(&sky2->hw->napi, skb);
2500 }
2501
2502 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2503                                 unsigned packets, unsigned bytes)
2504 {
2505         struct net_device *dev = hw->dev[port];
2506         struct sky2_port *sky2 = netdev_priv(dev);
2507
2508         if (packets == 0)
2509                 return;
2510
2511         u64_stats_update_begin(&sky2->rx_stats.syncp);
2512         sky2->rx_stats.packets += packets;
2513         sky2->rx_stats.bytes += bytes;
2514         u64_stats_update_end(&sky2->rx_stats.syncp);
2515
2516         dev->last_rx = jiffies;
2517         sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2518 }
2519
2520 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2521 {
2522         /* If this happens then driver assuming wrong format for chip type */
2523         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2524
2525         /* Both checksum counters are programmed to start at
2526          * the same offset, so unless there is a problem they
2527          * should match. This failure is an early indication that
2528          * hardware receive checksumming won't work.
2529          */
2530         if (likely((u16)(status >> 16) == (u16)status)) {
2531                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2532                 skb->ip_summed = CHECKSUM_COMPLETE;
2533                 skb->csum = le16_to_cpu(status);
2534         } else {
2535                 dev_notice(&sky2->hw->pdev->dev,
2536                            "%s: receive checksum problem (status = %#x)\n",
2537                            sky2->netdev->name, status);
2538
2539                 /* Disable checksum offload
2540                  * It will be reenabled on next ndo_set_features, but if it's
2541                  * really broken, will get disabled again
2542                  */
2543                 sky2->netdev->features &= ~NETIF_F_RXCSUM;
2544                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2545                              BMU_DIS_RX_CHKSUM);
2546         }
2547 }
2548
2549 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2550 {
2551         struct sk_buff *skb;
2552
2553         skb = sky2->rx_ring[sky2->rx_next].skb;
2554         skb->rxhash = le32_to_cpu(status);
2555 }
2556
2557 /* Process status response ring */
2558 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2559 {
2560         int work_done = 0;
2561         unsigned int total_bytes[2] = { 0 };
2562         unsigned int total_packets[2] = { 0 };
2563
2564         rmb();
2565         do {
2566                 struct sky2_port *sky2;
2567                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2568                 unsigned port;
2569                 struct net_device *dev;
2570                 struct sk_buff *skb;
2571                 u32 status;
2572                 u16 length;
2573                 u8 opcode = le->opcode;
2574
2575                 if (!(opcode & HW_OWNER))
2576                         break;
2577
2578                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2579
2580                 port = le->css & CSS_LINK_BIT;
2581                 dev = hw->dev[port];
2582                 sky2 = netdev_priv(dev);
2583                 length = le16_to_cpu(le->length);
2584                 status = le32_to_cpu(le->status);
2585
2586                 le->opcode = 0;
2587                 switch (opcode & ~HW_OWNER) {
2588                 case OP_RXSTAT:
2589                         total_packets[port]++;
2590                         total_bytes[port] += length;
2591
2592                         skb = sky2_receive(dev, length, status);
2593                         if (!skb)
2594                                 break;
2595
2596                         /* This chip reports checksum status differently */
2597                         if (hw->flags & SKY2_HW_NEW_LE) {
2598                                 if ((dev->features & NETIF_F_RXCSUM) &&
2599                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2600                                     (le->css & CSS_TCPUDPCSOK))
2601                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2602                                 else
2603                                         skb->ip_summed = CHECKSUM_NONE;
2604                         }
2605
2606                         skb->protocol = eth_type_trans(skb, dev);
2607
2608                         sky2_skb_rx(sky2, status, skb);
2609
2610                         /* Stop after net poll weight */
2611                         if (++work_done >= to_do)
2612                                 goto exit_loop;
2613                         break;
2614
2615                 case OP_RXVLAN:
2616                         sky2->rx_tag = length;
2617                         break;
2618
2619                 case OP_RXCHKSVLAN:
2620                         sky2->rx_tag = length;
2621                         /* fall through */
2622                 case OP_RXCHKS:
2623                         if (likely(dev->features & NETIF_F_RXCSUM))
2624                                 sky2_rx_checksum(sky2, status);
2625                         break;
2626
2627                 case OP_RSS_HASH:
2628                         sky2_rx_hash(sky2, status);
2629                         break;
2630
2631                 case OP_TXINDEXLE:
2632                         /* TX index reports status for both ports */
2633                         sky2_tx_done(hw->dev[0], status & 0xfff);
2634                         if (hw->dev[1])
2635                                 sky2_tx_done(hw->dev[1],
2636                                      ((status >> 24) & 0xff)
2637                                              | (u16)(length & 0xf) << 8);
2638                         break;
2639
2640                 default:
2641                         if (net_ratelimit())
2642                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2643                 }
2644         } while (hw->st_idx != idx);
2645
2646         /* Fully processed status ring so clear irq */
2647         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2648
2649 exit_loop:
2650         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2651         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2652
2653         return work_done;
2654 }
2655
2656 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2657 {
2658         struct net_device *dev = hw->dev[port];
2659
2660         if (net_ratelimit())
2661                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2662
2663         if (status & Y2_IS_PAR_RD1) {
2664                 if (net_ratelimit())
2665                         netdev_err(dev, "ram data read parity error\n");
2666                 /* Clear IRQ */
2667                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2668         }
2669
2670         if (status & Y2_IS_PAR_WR1) {
2671                 if (net_ratelimit())
2672                         netdev_err(dev, "ram data write parity error\n");
2673
2674                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2675         }
2676
2677         if (status & Y2_IS_PAR_MAC1) {
2678                 if (net_ratelimit())
2679                         netdev_err(dev, "MAC parity error\n");
2680                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2681         }
2682
2683         if (status & Y2_IS_PAR_RX1) {
2684                 if (net_ratelimit())
2685                         netdev_err(dev, "RX parity error\n");
2686                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2687         }
2688
2689         if (status & Y2_IS_TCP_TXA1) {
2690                 if (net_ratelimit())
2691                         netdev_err(dev, "TCP segmentation error\n");
2692                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2693         }
2694 }
2695
2696 static void sky2_hw_intr(struct sky2_hw *hw)
2697 {
2698         struct pci_dev *pdev = hw->pdev;
2699         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2700         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2701
2702         status &= hwmsk;
2703
2704         if (status & Y2_IS_TIST_OV)
2705                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2706
2707         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2708                 u16 pci_err;
2709
2710                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2711                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2712                 if (net_ratelimit())
2713                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2714                                 pci_err);
2715
2716                 sky2_pci_write16(hw, PCI_STATUS,
2717                                       pci_err | PCI_STATUS_ERROR_BITS);
2718                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2719         }
2720
2721         if (status & Y2_IS_PCI_EXP) {
2722                 /* PCI-Express uncorrectable Error occurred */
2723                 u32 err;
2724
2725                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2726                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2727                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2728                              0xfffffffful);
2729                 if (net_ratelimit())
2730                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2731
2732                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2733                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2734         }
2735
2736         if (status & Y2_HWE_L1_MASK)
2737                 sky2_hw_error(hw, 0, status);
2738         status >>= 8;
2739         if (status & Y2_HWE_L1_MASK)
2740                 sky2_hw_error(hw, 1, status);
2741 }
2742
2743 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2744 {
2745         struct net_device *dev = hw->dev[port];
2746         struct sky2_port *sky2 = netdev_priv(dev);
2747         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2748
2749         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2750
2751         if (status & GM_IS_RX_CO_OV)
2752                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2753
2754         if (status & GM_IS_TX_CO_OV)
2755                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2756
2757         if (status & GM_IS_RX_FF_OR) {
2758                 ++dev->stats.rx_fifo_errors;
2759                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2760         }
2761
2762         if (status & GM_IS_TX_FF_UR) {
2763                 ++dev->stats.tx_fifo_errors;
2764                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2765         }
2766 }
2767
2768 /* This should never happen it is a bug. */
2769 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2770 {
2771         struct net_device *dev = hw->dev[port];
2772         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2773
2774         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2775                 dev->name, (unsigned) q, (unsigned) idx,
2776                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2777
2778         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2779 }
2780
2781 static int sky2_rx_hung(struct net_device *dev)
2782 {
2783         struct sky2_port *sky2 = netdev_priv(dev);
2784         struct sky2_hw *hw = sky2->hw;
2785         unsigned port = sky2->port;
2786         unsigned rxq = rxqaddr[port];
2787         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2788         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2789         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2790         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2791
2792         /* If idle and MAC or PCI is stuck */
2793         if (sky2->check.last == dev->last_rx &&
2794             ((mac_rp == sky2->check.mac_rp &&
2795               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2796              /* Check if the PCI RX hang */
2797              (fifo_rp == sky2->check.fifo_rp &&
2798               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2799                 netdev_printk(KERN_DEBUG, dev,
2800                               "hung mac %d:%d fifo %d (%d:%d)\n",
2801                               mac_lev, mac_rp, fifo_lev,
2802                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2803                 return 1;
2804         } else {
2805                 sky2->check.last = dev->last_rx;
2806                 sky2->check.mac_rp = mac_rp;
2807                 sky2->check.mac_lev = mac_lev;
2808                 sky2->check.fifo_rp = fifo_rp;
2809                 sky2->check.fifo_lev = fifo_lev;
2810                 return 0;
2811         }
2812 }
2813
2814 static void sky2_watchdog(unsigned long arg)
2815 {
2816         struct sky2_hw *hw = (struct sky2_hw *) arg;
2817
2818         /* Check for lost IRQ once a second */
2819         if (sky2_read32(hw, B0_ISRC)) {
2820                 napi_schedule(&hw->napi);
2821         } else {
2822                 int i, active = 0;
2823
2824                 for (i = 0; i < hw->ports; i++) {
2825                         struct net_device *dev = hw->dev[i];
2826                         if (!netif_running(dev))
2827                                 continue;
2828                         ++active;
2829
2830                         /* For chips with Rx FIFO, check if stuck */
2831                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2832                              sky2_rx_hung(dev)) {
2833                                 netdev_info(dev, "receiver hang detected\n");
2834                                 schedule_work(&hw->restart_work);
2835                                 return;
2836                         }
2837                 }
2838
2839                 if (active == 0)
2840                         return;
2841         }
2842
2843         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2844 }
2845
2846 /* Hardware/software error handling */
2847 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2848 {
2849         if (net_ratelimit())
2850                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2851
2852         if (status & Y2_IS_HW_ERR)
2853                 sky2_hw_intr(hw);
2854
2855         if (status & Y2_IS_IRQ_MAC1)
2856                 sky2_mac_intr(hw, 0);
2857
2858         if (status & Y2_IS_IRQ_MAC2)
2859                 sky2_mac_intr(hw, 1);
2860
2861         if (status & Y2_IS_CHK_RX1)
2862                 sky2_le_error(hw, 0, Q_R1);
2863
2864         if (status & Y2_IS_CHK_RX2)
2865                 sky2_le_error(hw, 1, Q_R2);
2866
2867         if (status & Y2_IS_CHK_TXA1)
2868                 sky2_le_error(hw, 0, Q_XA1);
2869
2870         if (status & Y2_IS_CHK_TXA2)
2871                 sky2_le_error(hw, 1, Q_XA2);
2872 }
2873
2874 static int sky2_poll(struct napi_struct *napi, int work_limit)
2875 {
2876         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2877         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2878         int work_done = 0;
2879         u16 idx;
2880
2881         if (unlikely(status & Y2_IS_ERROR))
2882                 sky2_err_intr(hw, status);
2883
2884         if (status & Y2_IS_IRQ_PHY1)
2885                 sky2_phy_intr(hw, 0);
2886
2887         if (status & Y2_IS_IRQ_PHY2)
2888                 sky2_phy_intr(hw, 1);
2889
2890         if (status & Y2_IS_PHY_QLNK)
2891                 sky2_qlink_intr(hw);
2892
2893         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2894                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2895
2896                 if (work_done >= work_limit)
2897                         goto done;
2898         }
2899
2900         napi_complete(napi);
2901         sky2_read32(hw, B0_Y2_SP_LISR);
2902 done:
2903
2904         return work_done;
2905 }
2906
2907 static irqreturn_t sky2_intr(int irq, void *dev_id)
2908 {
2909         struct sky2_hw *hw = dev_id;
2910         u32 status;
2911
2912         /* Reading this mask interrupts as side effect */
2913         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2914         if (status == 0 || status == ~0)
2915                 return IRQ_NONE;
2916
2917         prefetch(&hw->st_le[hw->st_idx]);
2918
2919         napi_schedule(&hw->napi);
2920
2921         return IRQ_HANDLED;
2922 }
2923
2924 #ifdef CONFIG_NET_POLL_CONTROLLER
2925 static void sky2_netpoll(struct net_device *dev)
2926 {
2927         struct sky2_port *sky2 = netdev_priv(dev);
2928
2929         napi_schedule(&sky2->hw->napi);
2930 }
2931 #endif
2932
2933 /* Chip internal frequency for clock calculations */
2934 static u32 sky2_mhz(const struct sky2_hw *hw)
2935 {
2936         switch (hw->chip_id) {
2937         case CHIP_ID_YUKON_EC:
2938         case CHIP_ID_YUKON_EC_U:
2939         case CHIP_ID_YUKON_EX:
2940         case CHIP_ID_YUKON_SUPR:
2941         case CHIP_ID_YUKON_UL_2:
2942         case CHIP_ID_YUKON_OPT:
2943                 return 125;
2944
2945         case CHIP_ID_YUKON_FE:
2946                 return 100;
2947
2948         case CHIP_ID_YUKON_FE_P:
2949                 return 50;
2950
2951         case CHIP_ID_YUKON_XL:
2952                 return 156;
2953
2954         default:
2955                 BUG();
2956         }
2957 }
2958
2959 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2960 {
2961         return sky2_mhz(hw) * us;
2962 }
2963
2964 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2965 {
2966         return clk / sky2_mhz(hw);
2967 }
2968
2969
2970 static int __devinit sky2_init(struct sky2_hw *hw)
2971 {
2972         u8 t8;
2973
2974         /* Enable all clocks and check for bad PCI access */
2975         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2976
2977         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2978
2979         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2980         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2981
2982         switch (hw->chip_id) {
2983         case CHIP_ID_YUKON_XL:
2984                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2985                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
2986                         hw->flags |= SKY2_HW_RSS_BROKEN;
2987                 break;
2988
2989         case CHIP_ID_YUKON_EC_U:
2990                 hw->flags = SKY2_HW_GIGABIT
2991                         | SKY2_HW_NEWER_PHY
2992                         | SKY2_HW_ADV_POWER_CTL;
2993                 break;
2994
2995         case CHIP_ID_YUKON_EX:
2996                 hw->flags = SKY2_HW_GIGABIT
2997                         | SKY2_HW_NEWER_PHY
2998                         | SKY2_HW_NEW_LE
2999                         | SKY2_HW_ADV_POWER_CTL
3000                         | SKY2_HW_RSS_CHKSUM;
3001
3002                 /* New transmit checksum */
3003                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3004                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3005                 break;
3006
3007         case CHIP_ID_YUKON_EC:
3008                 /* This rev is really old, and requires untested workarounds */
3009                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3010                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3011                         return -EOPNOTSUPP;
3012                 }
3013                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3014                 break;
3015
3016         case CHIP_ID_YUKON_FE:
3017                 hw->flags = SKY2_HW_RSS_BROKEN;
3018                 break;
3019
3020         case CHIP_ID_YUKON_FE_P:
3021                 hw->flags = SKY2_HW_NEWER_PHY
3022                         | SKY2_HW_NEW_LE
3023                         | SKY2_HW_AUTO_TX_SUM
3024                         | SKY2_HW_ADV_POWER_CTL;
3025
3026                 /* The workaround for status conflicts VLAN tag detection. */
3027                 if (hw->chip_rev == CHIP_REV_YU_FE2_A0)
3028                         hw->flags |= SKY2_HW_VLAN_BROKEN | SKY2_HW_RSS_CHKSUM;
3029                 break;
3030
3031         case CHIP_ID_YUKON_SUPR:
3032                 hw->flags = SKY2_HW_GIGABIT
3033                         | SKY2_HW_NEWER_PHY
3034                         | SKY2_HW_NEW_LE
3035                         | SKY2_HW_AUTO_TX_SUM
3036                         | SKY2_HW_ADV_POWER_CTL;
3037
3038                 if (hw->chip_rev == CHIP_REV_YU_SU_A0)
3039                         hw->flags |= SKY2_HW_RSS_CHKSUM;
3040                 break;
3041
3042         case CHIP_ID_YUKON_UL_2:
3043                 hw->flags = SKY2_HW_GIGABIT
3044                         | SKY2_HW_ADV_POWER_CTL;
3045                 break;
3046
3047         case CHIP_ID_YUKON_OPT:
3048                 hw->flags = SKY2_HW_GIGABIT
3049                         | SKY2_HW_NEW_LE
3050                         | SKY2_HW_ADV_POWER_CTL;
3051                 break;
3052
3053         default:
3054                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3055                         hw->chip_id);
3056                 return -EOPNOTSUPP;
3057         }
3058
3059         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3060         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3061                 hw->flags |= SKY2_HW_FIBRE_PHY;
3062
3063         hw->ports = 1;
3064         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3065         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3066                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3067                         ++hw->ports;
3068         }
3069
3070         if (sky2_read8(hw, B2_E_0))
3071                 hw->flags |= SKY2_HW_RAM_BUFFER;
3072
3073         return 0;
3074 }
3075
3076 static void sky2_reset(struct sky2_hw *hw)
3077 {
3078         struct pci_dev *pdev = hw->pdev;
3079         u16 status;
3080         int i;
3081         u32 hwe_mask = Y2_HWE_ALL_MASK;
3082
3083         /* disable ASF */
3084         if (hw->chip_id == CHIP_ID_YUKON_EX
3085             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3086                 sky2_write32(hw, CPU_WDOG, 0);
3087                 status = sky2_read16(hw, HCU_CCSR);
3088                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3089                             HCU_CCSR_UC_STATE_MSK);
3090                 /*
3091                  * CPU clock divider shouldn't be used because
3092                  * - ASF firmware may malfunction
3093                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3094                  */
3095                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3096                 sky2_write16(hw, HCU_CCSR, status);
3097                 sky2_write32(hw, CPU_WDOG, 0);
3098         } else
3099                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3100         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3101
3102         /* do a SW reset */
3103         sky2_write8(hw, B0_CTST, CS_RST_SET);
3104         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3105
3106         /* allow writes to PCI config */
3107         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3108
3109         /* clear PCI errors, if any */
3110         status = sky2_pci_read16(hw, PCI_STATUS);
3111         status |= PCI_STATUS_ERROR_BITS;
3112         sky2_pci_write16(hw, PCI_STATUS, status);
3113
3114         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3115
3116         if (pci_is_pcie(pdev)) {
3117                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3118                              0xfffffffful);
3119
3120                 /* If error bit is stuck on ignore it */
3121                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3122                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3123                 else
3124                         hwe_mask |= Y2_IS_PCI_EXP;
3125         }
3126
3127         sky2_power_on(hw);
3128         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3129
3130         for (i = 0; i < hw->ports; i++) {
3131                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3132                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3133
3134                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3135                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3136                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3137                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3138                                      | GMC_BYP_RETR_ON);
3139
3140         }
3141
3142         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3143                 /* enable MACSec clock gating */
3144                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3145         }
3146
3147         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3148                 u16 reg;
3149                 u32 msk;
3150
3151                 if (hw->chip_rev == 0) {
3152                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3153                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3154
3155                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3156                         reg = 10;
3157                 } else {
3158                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3159                         reg = 3;
3160                 }
3161
3162                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3163
3164                 /* reset PHY Link Detect */
3165                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3166                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3167                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3168                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3169
3170
3171                 /* enable PHY Quick Link */
3172                 msk = sky2_read32(hw, B0_IMSK);
3173                 msk |= Y2_IS_PHY_QLNK;
3174                 sky2_write32(hw, B0_IMSK, msk);
3175
3176                 /* check if PSMv2 was running before */
3177                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3178                 if (reg & PCI_EXP_LNKCTL_ASPMC)
3179                         /* restore the PCIe Link Control register */
3180                         sky2_pci_write16(hw, pdev->pcie_cap + PCI_EXP_LNKCTL,
3181                                          reg);
3182
3183                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3184
3185                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3186                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3187         }
3188
3189         /* Clear I2C IRQ noise */
3190         sky2_write32(hw, B2_I2C_IRQ, 1);
3191
3192         /* turn off hardware timer (unused) */
3193         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3194         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3195
3196         /* Turn off descriptor polling */
3197         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3198
3199         /* Turn off receive timestamp */
3200         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3201         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3202
3203         /* enable the Tx Arbiters */
3204         for (i = 0; i < hw->ports; i++)
3205                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3206
3207         /* Initialize ram interface */
3208         for (i = 0; i < hw->ports; i++) {
3209                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3210
3211                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3212                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3213                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3214                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3215                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3216                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3217                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3218                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3219                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3220                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3221                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3222                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3223         }
3224
3225         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3226
3227         for (i = 0; i < hw->ports; i++)
3228                 sky2_gmac_reset(hw, i);
3229
3230         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3231         hw->st_idx = 0;
3232
3233         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3234         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3235
3236         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3237         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3238
3239         /* Set the list last index */
3240         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3241
3242         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3243         sky2_write8(hw, STAT_FIFO_WM, 16);
3244
3245         /* set Status-FIFO ISR watermark */
3246         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3247                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3248         else
3249                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3250
3251         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3252         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3253         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3254
3255         /* enable status unit */
3256         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3257
3258         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3259         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3260         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3261 }
3262
3263 /* Take device down (offline).
3264  * Equivalent to doing dev_stop() but this does not
3265  * inform upper layers of the transition.
3266  */
3267 static void sky2_detach(struct net_device *dev)
3268 {
3269         if (netif_running(dev)) {
3270                 netif_tx_lock(dev);
3271                 netif_device_detach(dev);       /* stop txq */
3272                 netif_tx_unlock(dev);
3273                 sky2_down(dev);
3274         }
3275 }
3276
3277 /* Bring device back after doing sky2_detach */
3278 static int sky2_reattach(struct net_device *dev)
3279 {
3280         int err = 0;
3281
3282         if (netif_running(dev)) {
3283                 err = sky2_up(dev);
3284                 if (err) {
3285                         netdev_info(dev, "could not restart %d\n", err);
3286                         dev_close(dev);
3287                 } else {
3288                         netif_device_attach(dev);
3289                         sky2_set_multicast(dev);
3290                 }
3291         }
3292
3293         return err;
3294 }
3295
3296 static void sky2_all_down(struct sky2_hw *hw)
3297 {
3298         int i;
3299
3300         sky2_read32(hw, B0_IMSK);
3301         sky2_write32(hw, B0_IMSK, 0);
3302         synchronize_irq(hw->pdev->irq);
3303         napi_disable(&hw->napi);
3304
3305         for (i = 0; i < hw->ports; i++) {
3306                 struct net_device *dev = hw->dev[i];
3307                 struct sky2_port *sky2 = netdev_priv(dev);
3308
3309                 if (!netif_running(dev))
3310                         continue;
3311
3312                 netif_carrier_off(dev);
3313                 netif_tx_disable(dev);
3314                 sky2_hw_down(sky2);
3315         }
3316 }
3317
3318 static void sky2_all_up(struct sky2_hw *hw)
3319 {
3320         u32 imask = Y2_IS_BASE;
3321         int i;
3322
3323         for (i = 0; i < hw->ports; i++) {
3324                 struct net_device *dev = hw->dev[i];
3325                 struct sky2_port *sky2 = netdev_priv(dev);
3326
3327                 if (!netif_running(dev))
3328                         continue;
3329
3330                 sky2_hw_up(sky2);
3331                 sky2_set_multicast(dev);
3332                 imask |= portirq_msk[i];
3333                 netif_wake_queue(dev);
3334         }
3335
3336         sky2_write32(hw, B0_IMSK, imask);
3337         sky2_read32(hw, B0_IMSK);
3338
3339         sky2_read32(hw, B0_Y2_SP_LISR);
3340         napi_enable(&hw->napi);
3341 }
3342
3343 static void sky2_restart(struct work_struct *work)
3344 {
3345         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3346
3347         rtnl_lock();
3348
3349         sky2_all_down(hw);
3350         sky2_reset(hw);
3351         sky2_all_up(hw);
3352
3353         rtnl_unlock();
3354 }
3355
3356 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3357 {
3358         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3359 }
3360
3361 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3362 {
3363         const struct sky2_port *sky2 = netdev_priv(dev);
3364
3365         wol->supported = sky2_wol_supported(sky2->hw);
3366         wol->wolopts = sky2->wol;
3367 }
3368
3369 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3370 {
3371         struct sky2_port *sky2 = netdev_priv(dev);
3372         struct sky2_hw *hw = sky2->hw;
3373         bool enable_wakeup = false;
3374         int i;
3375
3376         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3377             !device_can_wakeup(&hw->pdev->dev))
3378                 return -EOPNOTSUPP;
3379
3380         sky2->wol = wol->wolopts;
3381
3382         for (i = 0; i < hw->ports; i++) {
3383                 struct net_device *dev = hw->dev[i];
3384                 struct sky2_port *sky2 = netdev_priv(dev);
3385
3386                 if (sky2->wol)
3387                         enable_wakeup = true;
3388         }
3389         device_set_wakeup_enable(&hw->pdev->dev, enable_wakeup);
3390
3391         return 0;
3392 }
3393
3394 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3395 {
3396         if (sky2_is_copper(hw)) {
3397                 u32 modes = SUPPORTED_10baseT_Half
3398                         | SUPPORTED_10baseT_Full
3399                         | SUPPORTED_100baseT_Half
3400                         | SUPPORTED_100baseT_Full;
3401
3402                 if (hw->flags & SKY2_HW_GIGABIT)
3403                         modes |= SUPPORTED_1000baseT_Half
3404                                 | SUPPORTED_1000baseT_Full;
3405                 return modes;
3406         } else
3407                 return SUPPORTED_1000baseT_Half
3408                         | SUPPORTED_1000baseT_Full;
3409 }
3410
3411 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3412 {
3413         struct sky2_port *sky2 = netdev_priv(dev);
3414         struct sky2_hw *hw = sky2->hw;
3415
3416         ecmd->transceiver = XCVR_INTERNAL;
3417         ecmd->supported = sky2_supported_modes(hw);
3418         ecmd->phy_address = PHY_ADDR_MARV;
3419         if (sky2_is_copper(hw)) {
3420                 ecmd->port = PORT_TP;
3421                 ethtool_cmd_speed_set(ecmd, sky2->speed);
3422                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_TP;
3423         } else {
3424                 ethtool_cmd_speed_set(ecmd, SPEED_1000);
3425                 ecmd->port = PORT_FIBRE;
3426                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_FIBRE;
3427         }
3428
3429         ecmd->advertising = sky2->advertising;
3430         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3431                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3432         ecmd->duplex = sky2->duplex;
3433         return 0;
3434 }
3435
3436 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3437 {
3438         struct sky2_port *sky2 = netdev_priv(dev);
3439         const struct sky2_hw *hw = sky2->hw;
3440         u32 supported = sky2_supported_modes(hw);
3441
3442         if (ecmd->autoneg == AUTONEG_ENABLE) {
3443                 if (ecmd->advertising & ~supported)
3444                         return -EINVAL;
3445
3446                 if (sky2_is_copper(hw))
3447                         sky2->advertising = ecmd->advertising |
3448                                             ADVERTISED_TP |
3449                                             ADVERTISED_Autoneg;
3450                 else
3451                         sky2->advertising = ecmd->advertising |
3452                                             ADVERTISED_FIBRE |
3453                                             ADVERTISED_Autoneg;
3454
3455                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3456                 sky2->duplex = -1;
3457                 sky2->speed = -1;
3458         } else {
3459                 u32 setting;
3460                 u32 speed = ethtool_cmd_speed(ecmd);
3461
3462                 switch (speed) {
3463                 case SPEED_1000:
3464                         if (ecmd->duplex == DUPLEX_FULL)
3465                                 setting = SUPPORTED_1000baseT_Full;
3466                         else if (ecmd->duplex == DUPLEX_HALF)
3467                                 setting = SUPPORTED_1000baseT_Half;
3468                         else
3469                                 return -EINVAL;
3470                         break;
3471                 case SPEED_100:
3472                         if (ecmd->duplex == DUPLEX_FULL)
3473                                 setting = SUPPORTED_100baseT_Full;
3474                         else if (ecmd->duplex == DUPLEX_HALF)
3475                                 setting = SUPPORTED_100baseT_Half;
3476                         else
3477                                 return -EINVAL;
3478                         break;
3479
3480                 case SPEED_10:
3481                         if (ecmd->duplex == DUPLEX_FULL)
3482                                 setting = SUPPORTED_10baseT_Full;
3483                         else if (ecmd->duplex == DUPLEX_HALF)
3484                                 setting = SUPPORTED_10baseT_Half;
3485                         else
3486                                 return -EINVAL;
3487                         break;
3488                 default:
3489                         return -EINVAL;
3490                 }
3491
3492                 if ((setting & supported) == 0)
3493                         return -EINVAL;
3494
3495                 sky2->speed = speed;
3496                 sky2->duplex = ecmd->duplex;
3497                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3498         }
3499
3500         if (netif_running(dev)) {
3501                 sky2_phy_reinit(sky2);
3502                 sky2_set_multicast(dev);
3503         }
3504
3505         return 0;
3506 }
3507
3508 static void sky2_get_drvinfo(struct net_device *dev,
3509                              struct ethtool_drvinfo *info)
3510 {
3511         struct sky2_port *sky2 = netdev_priv(dev);
3512
3513         strcpy(info->driver, DRV_NAME);
3514         strcpy(info->version, DRV_VERSION);
3515         strcpy(info->fw_version, "N/A");
3516         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3517 }
3518
3519 static const struct sky2_stat {
3520         char name[ETH_GSTRING_LEN];
3521         u16 offset;
3522 } sky2_stats[] = {
3523         { "tx_bytes",      GM_TXO_OK_HI },
3524         { "rx_bytes",      GM_RXO_OK_HI },
3525         { "tx_broadcast",  GM_TXF_BC_OK },
3526         { "rx_broadcast",  GM_RXF_BC_OK },
3527         { "tx_multicast",  GM_TXF_MC_OK },
3528         { "rx_multicast",  GM_RXF_MC_OK },
3529         { "tx_unicast",    GM_TXF_UC_OK },
3530         { "rx_unicast",    GM_RXF_UC_OK },
3531         { "tx_mac_pause",  GM_TXF_MPAUSE },
3532         { "rx_mac_pause",  GM_RXF_MPAUSE },
3533         { "collisions",    GM_TXF_COL },
3534         { "late_collision",GM_TXF_LAT_COL },
3535         { "aborted",       GM_TXF_ABO_COL },
3536         { "single_collisions", GM_TXF_SNG_COL },
3537         { "multi_collisions", GM_TXF_MUL_COL },
3538
3539         { "rx_short",      GM_RXF_SHT },
3540         { "rx_runt",       GM_RXE_FRAG },
3541         { "rx_64_byte_packets", GM_RXF_64B },
3542         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3543         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3544         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3545         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3546         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3547         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3548         { "rx_too_long",   GM_RXF_LNG_ERR },
3549         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3550         { "rx_jabber",     GM_RXF_JAB_PKT },
3551         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3552
3553         { "tx_64_byte_packets", GM_TXF_64B },
3554         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3555         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3556         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3557         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3558         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3559         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3560         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3561 };
3562
3563 static u32 sky2_get_msglevel(struct net_device *netdev)
3564 {
3565         struct sky2_port *sky2 = netdev_priv(netdev);
3566         return sky2->msg_enable;
3567 }
3568
3569 static int sky2_nway_reset(struct net_device *dev)
3570 {
3571         struct sky2_port *sky2 = netdev_priv(dev);
3572
3573         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3574                 return -EINVAL;
3575
3576         sky2_phy_reinit(sky2);
3577         sky2_set_multicast(dev);
3578
3579         return 0;
3580 }
3581
3582 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3583 {
3584         struct sky2_hw *hw = sky2->hw;
3585         unsigned port = sky2->port;
3586         int i;
3587
3588         data[0] = get_stats64(hw, port, GM_TXO_OK_LO);
3589         data[1] = get_stats64(hw, port, GM_RXO_OK_LO);
3590
3591         for (i = 2; i < count; i++)
3592                 data[i] = get_stats32(hw, port, sky2_stats[i].offset);
3593 }
3594
3595 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3596 {
3597         struct sky2_port *sky2 = netdev_priv(netdev);
3598         sky2->msg_enable = value;
3599 }
3600
3601 static int sky2_get_sset_count(struct net_device *dev, int sset)
3602 {
3603         switch (sset) {
3604         case ETH_SS_STATS:
3605                 return ARRAY_SIZE(sky2_stats);
3606         default:
3607                 return -EOPNOTSUPP;
3608         }
3609 }
3610
3611 static void sky2_get_ethtool_stats(struct net_device *dev,
3612                                    struct ethtool_stats *stats, u64 * data)
3613 {
3614         struct sky2_port *sky2 = netdev_priv(dev);
3615
3616         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3617 }
3618
3619 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3620 {
3621         int i;
3622
3623         switch (stringset) {
3624         case ETH_SS_STATS:
3625                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3626                         memcpy(data + i * ETH_GSTRING_LEN,
3627                                sky2_stats[i].name, ETH_GSTRING_LEN);
3628                 break;
3629         }
3630 }
3631
3632 static int sky2_set_mac_address(struct net_device *dev, void *p)
3633 {
3634         struct sky2_port *sky2 = netdev_priv(dev);
3635         struct sky2_hw *hw = sky2->hw;
3636         unsigned port = sky2->port;
3637         const struct sockaddr *addr = p;
3638
3639         if (!is_valid_ether_addr(addr->sa_data))
3640                 return -EADDRNOTAVAIL;
3641
3642         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3643         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3644                     dev->dev_addr, ETH_ALEN);
3645         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3646                     dev->dev_addr, ETH_ALEN);
3647
3648         /* virtual address for data */
3649         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3650
3651         /* physical address: used for pause frames */
3652         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3653
3654         return 0;
3655 }
3656
3657 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3658 {
3659         u32 bit;
3660
3661         bit = ether_crc(ETH_ALEN, addr) & 63;
3662         filter[bit >> 3] |= 1 << (bit & 7);
3663 }
3664
3665 static void sky2_set_multicast(struct net_device *dev)
3666 {
3667         struct sky2_port *sky2 = netdev_priv(dev);
3668         struct sky2_hw *hw = sky2->hw;
3669         unsigned port = sky2->port;
3670         struct netdev_hw_addr *ha;
3671         u16 reg;
3672         u8 filter[8];
3673         int rx_pause;
3674         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3675
3676         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3677         memset(filter, 0, sizeof(filter));
3678
3679         reg = gma_read16(hw, port, GM_RX_CTRL);
3680         reg |= GM_RXCR_UCF_ENA;
3681
3682         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3683                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3684         else if (dev->flags & IFF_ALLMULTI)
3685                 memset(filter, 0xff, sizeof(filter));
3686         else if (netdev_mc_empty(dev) && !rx_pause)
3687                 reg &= ~GM_RXCR_MCF_ENA;
3688         else {
3689                 reg |= GM_RXCR_MCF_ENA;
3690
3691                 if (rx_pause)
3692                         sky2_add_filter(filter, pause_mc_addr);
3693
3694                 netdev_for_each_mc_addr(ha, dev)
3695                         sky2_add_filter(filter, ha->addr);
3696         }
3697
3698         gma_write16(hw, port, GM_MC_ADDR_H1,
3699                     (u16) filter[0] | ((u16) filter[1] << 8));
3700         gma_write16(hw, port, GM_MC_ADDR_H2,
3701                     (u16) filter[2] | ((u16) filter[3] << 8));
3702         gma_write16(hw, port, GM_MC_ADDR_H3,
3703                     (u16) filter[4] | ((u16) filter[5] << 8));
3704         gma_write16(hw, port, GM_MC_ADDR_H4,
3705                     (u16) filter[6] | ((u16) filter[7] << 8));
3706
3707         gma_write16(hw, port, GM_RX_CTRL, reg);
3708 }
3709
3710 static struct rtnl_link_stats64 *sky2_get_stats(struct net_device *dev,
3711                                                 struct rtnl_link_stats64 *stats)
3712 {
3713         struct sky2_port *sky2 = netdev_priv(dev);
3714         struct sky2_hw *hw = sky2->hw;
3715         unsigned port = sky2->port;
3716         unsigned int start;
3717         u64 _bytes, _packets;
3718
3719         do {
3720                 start = u64_stats_fetch_begin_bh(&sky2->rx_stats.syncp);
3721                 _bytes = sky2->rx_stats.bytes;
3722                 _packets = sky2->rx_stats.packets;
3723         } while (u64_stats_fetch_retry_bh(&sky2->rx_stats.syncp, start));
3724
3725         stats->rx_packets = _packets;
3726         stats->rx_bytes = _bytes;
3727
3728         do {
3729                 start = u64_stats_fetch_begin_bh(&sky2->tx_stats.syncp);
3730                 _bytes = sky2->tx_stats.bytes;
3731                 _packets = sky2->tx_stats.packets;
3732         } while (u64_stats_fetch_retry_bh(&sky2->tx_stats.syncp, start));
3733
3734         stats->tx_packets = _packets;
3735         stats->tx_bytes = _bytes;
3736
3737         stats->multicast = get_stats32(hw, port, GM_RXF_MC_OK)
3738                 + get_stats32(hw, port, GM_RXF_BC_OK);
3739
3740         stats->collisions = get_stats32(hw, port, GM_TXF_COL);
3741
3742         stats->rx_length_errors = get_stats32(hw, port, GM_RXF_LNG_ERR);
3743         stats->rx_crc_errors = get_stats32(hw, port, GM_RXF_FCS_ERR);
3744         stats->rx_frame_errors = get_stats32(hw, port, GM_RXF_SHT)
3745                 + get_stats32(hw, port, GM_RXE_FRAG);
3746         stats->rx_over_errors = get_stats32(hw, port, GM_RXE_FIFO_OV);
3747
3748         stats->rx_dropped = dev->stats.rx_dropped;
3749         stats->rx_fifo_errors = dev->stats.rx_fifo_errors;
3750         stats->tx_fifo_errors = dev->stats.tx_fifo_errors;
3751
3752         return stats;
3753 }
3754
3755 /* Can have one global because blinking is controlled by
3756  * ethtool and that is always under RTNL mutex
3757  */
3758 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3759 {
3760         struct sky2_hw *hw = sky2->hw;
3761         unsigned port = sky2->port;
3762
3763         spin_lock_bh(&sky2->phy_lock);
3764         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3765             hw->chip_id == CHIP_ID_YUKON_EX ||
3766             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3767                 u16 pg;
3768                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3769                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3770
3771                 switch (mode) {
3772                 case MO_LED_OFF:
3773                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3774                                      PHY_M_LEDC_LOS_CTRL(8) |
3775                                      PHY_M_LEDC_INIT_CTRL(8) |
3776                                      PHY_M_LEDC_STA1_CTRL(8) |
3777                                      PHY_M_LEDC_STA0_CTRL(8));
3778                         break;
3779                 case MO_LED_ON:
3780                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3781                                      PHY_M_LEDC_LOS_CTRL(9) |
3782                                      PHY_M_LEDC_INIT_CTRL(9) |
3783                                      PHY_M_LEDC_STA1_CTRL(9) |
3784                                      PHY_M_LEDC_STA0_CTRL(9));
3785                         break;
3786                 case MO_LED_BLINK:
3787                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3788                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3789                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3790                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3791                                      PHY_M_LEDC_STA0_CTRL(0xa));
3792                         break;
3793                 case MO_LED_NORM:
3794                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3795                                      PHY_M_LEDC_LOS_CTRL(1) |
3796                                      PHY_M_LEDC_INIT_CTRL(8) |
3797                                      PHY_M_LEDC_STA1_CTRL(7) |
3798                                      PHY_M_LEDC_STA0_CTRL(7));
3799                 }
3800
3801                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3802         } else
3803                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3804                                      PHY_M_LED_MO_DUP(mode) |
3805                                      PHY_M_LED_MO_10(mode) |
3806                                      PHY_M_LED_MO_100(mode) |
3807                                      PHY_M_LED_MO_1000(mode) |
3808                                      PHY_M_LED_MO_RX(mode) |
3809                                      PHY_M_LED_MO_TX(mode));
3810
3811         spin_unlock_bh(&sky2->phy_lock);
3812 }
3813
3814 /* blink LED's for finding board */
3815 static int sky2_set_phys_id(struct net_device *dev,
3816                             enum ethtool_phys_id_state state)
3817 {
3818         struct sky2_port *sky2 = netdev_priv(dev);
3819
3820         switch (state) {
3821         case ETHTOOL_ID_ACTIVE:
3822                 return 1;       /* cycle on/off once per second */
3823         case ETHTOOL_ID_INACTIVE:
3824                 sky2_led(sky2, MO_LED_NORM);
3825                 break;
3826         case ETHTOOL_ID_ON:
3827                 sky2_led(sky2, MO_LED_ON);
3828                 break;
3829         case ETHTOOL_ID_OFF:
3830                 sky2_led(sky2, MO_LED_OFF);
3831                 break;
3832         }
3833
3834         return 0;
3835 }
3836
3837 static void sky2_get_pauseparam(struct net_device *dev,
3838                                 struct ethtool_pauseparam *ecmd)
3839 {
3840         struct sky2_port *sky2 = netdev_priv(dev);
3841
3842         switch (sky2->flow_mode) {
3843         case FC_NONE:
3844                 ecmd->tx_pause = ecmd->rx_pause = 0;
3845                 break;
3846         case FC_TX:
3847                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3848                 break;
3849         case FC_RX:
3850                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3851                 break;
3852         case FC_BOTH:
3853                 ecmd->tx_pause = ecmd->rx_pause = 1;
3854         }
3855
3856         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3857                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3858 }
3859
3860 static int sky2_set_pauseparam(struct net_device *dev,
3861                                struct ethtool_pauseparam *ecmd)
3862 {
3863         struct sky2_port *sky2 = netdev_priv(dev);
3864
3865         if (ecmd->autoneg == AUTONEG_ENABLE)
3866                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3867         else
3868                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3869
3870         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3871
3872         if (netif_running(dev))
3873                 sky2_phy_reinit(sky2);
3874
3875         return 0;
3876 }
3877
3878 static int sky2_get_coalesce(struct net_device *dev,
3879                              struct ethtool_coalesce *ecmd)
3880 {
3881         struct sky2_port *sky2 = netdev_priv(dev);
3882         struct sky2_hw *hw = sky2->hw;
3883
3884         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3885                 ecmd->tx_coalesce_usecs = 0;
3886         else {
3887                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3888                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3889         }
3890         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3891
3892         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3893                 ecmd->rx_coalesce_usecs = 0;
3894         else {
3895                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3896                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3897         }
3898         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3899
3900         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3901                 ecmd->rx_coalesce_usecs_irq = 0;
3902         else {
3903                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3904                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3905         }
3906
3907         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3908
3909         return 0;
3910 }
3911
3912 /* Note: this affect both ports */
3913 static int sky2_set_coalesce(struct net_device *dev,
3914                              struct ethtool_coalesce *ecmd)
3915 {
3916         struct sky2_port *sky2 = netdev_priv(dev);
3917         struct sky2_hw *hw = sky2->hw;
3918         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3919
3920         if (ecmd->tx_coalesce_usecs > tmax ||
3921             ecmd->rx_coalesce_usecs > tmax ||
3922             ecmd->rx_coalesce_usecs_irq > tmax)
3923                 return -EINVAL;
3924
3925         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3926                 return -EINVAL;
3927         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3928                 return -EINVAL;
3929         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
3930                 return -EINVAL;
3931
3932         if (ecmd->tx_coalesce_usecs == 0)
3933                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3934         else {
3935                 sky2_write32(hw, STAT_TX_TIMER_INI,
3936                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3937                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3938         }
3939         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3940
3941         if (ecmd->rx_coalesce_usecs == 0)
3942                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3943         else {
3944                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3945                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3946                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3947         }
3948         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3949
3950         if (ecmd->rx_coalesce_usecs_irq == 0)
3951                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3952         else {
3953                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3954                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3955                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3956         }
3957         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3958         return 0;
3959 }
3960
3961 static void sky2_get_ringparam(struct net_device *dev,
3962                                struct ethtool_ringparam *ering)
3963 {
3964         struct sky2_port *sky2 = netdev_priv(dev);
3965
3966         ering->rx_max_pending = RX_MAX_PENDING;
3967         ering->rx_mini_max_pending = 0;
3968         ering->rx_jumbo_max_pending = 0;
3969         ering->tx_max_pending = TX_MAX_PENDING;
3970
3971         ering->rx_pending = sky2->rx_pending;
3972         ering->rx_mini_pending = 0;
3973         ering->rx_jumbo_pending = 0;
3974         ering->tx_pending = sky2->tx_pending;
3975 }
3976
3977 static int sky2_set_ringparam(struct net_device *dev,
3978                               struct ethtool_ringparam *ering)
3979 {
3980         struct sky2_port *sky2 = netdev_priv(dev);
3981
3982         if (ering->rx_pending > RX_MAX_PENDING ||
3983             ering->rx_pending < 8 ||
3984             ering->tx_pending < TX_MIN_PENDING ||
3985             ering->tx_pending > TX_MAX_PENDING)
3986                 return -EINVAL;
3987
3988         sky2_detach(dev);
3989
3990         sky2->rx_pending = ering->rx_pending;
3991         sky2->tx_pending = ering->tx_pending;
3992         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3993
3994         return sky2_reattach(dev);
3995 }
3996
3997 static int sky2_get_regs_len(struct net_device *dev)
3998 {
3999         return 0x4000;
4000 }
4001
4002 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
4003 {
4004         /* This complicated switch statement is to make sure and
4005          * only access regions that are unreserved.
4006          * Some blocks are only valid on dual port cards.
4007          */
4008         switch (b) {
4009         /* second port */
4010         case 5:         /* Tx Arbiter 2 */
4011         case 9:         /* RX2 */
4012         case 14 ... 15: /* TX2 */
4013         case 17: case 19: /* Ram Buffer 2 */
4014         case 22 ... 23: /* Tx Ram Buffer 2 */
4015         case 25:        /* Rx MAC Fifo 1 */
4016         case 27:        /* Tx MAC Fifo 2 */
4017         case 31:        /* GPHY 2 */
4018         case 40 ... 47: /* Pattern Ram 2 */
4019         case 52: case 54: /* TCP Segmentation 2 */
4020         case 112 ... 116: /* GMAC 2 */
4021                 return hw->ports > 1;
4022
4023         case 0:         /* Control */
4024         case 2:         /* Mac address */
4025         case 4:         /* Tx Arbiter 1 */
4026         case 7:         /* PCI express reg */
4027         case 8:         /* RX1 */
4028         case 12 ... 13: /* TX1 */
4029         case 16: case 18:/* Rx Ram Buffer 1 */
4030         case 20 ... 21: /* Tx Ram Buffer 1 */
4031         case 24:        /* Rx MAC Fifo 1 */
4032         case 26:        /* Tx MAC Fifo 1 */
4033         case 28 ... 29: /* Descriptor and status unit */
4034         case 30:        /* GPHY 1*/
4035         case 32 ... 39: /* Pattern Ram 1 */
4036         case 48: case 50: /* TCP Segmentation 1 */
4037         case 56 ... 60: /* PCI space */
4038         case 80 ... 84: /* GMAC 1 */
4039                 return 1;
4040
4041         default:
4042                 return 0;
4043         }
4044 }
4045
4046 /*
4047  * Returns copy of control register region
4048  * Note: ethtool_get_regs always provides full size (16k) buffer
4049  */
4050 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4051                           void *p)
4052 {
4053         const struct sky2_port *sky2 = netdev_priv(dev);
4054         const void __iomem *io = sky2->hw->regs;
4055         unsigned int b;
4056
4057         regs->version = 1;
4058
4059         for (b = 0; b < 128; b++) {
4060                 /* skip poisonous diagnostic ram region in block 3 */
4061                 if (b == 3)
4062                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4063                 else if (sky2_reg_access_ok(sky2->hw, b))
4064                         memcpy_fromio(p, io, 128);
4065                 else
4066                         memset(p, 0, 128);
4067
4068                 p += 128;
4069                 io += 128;
4070         }
4071 }
4072
4073 static int sky2_get_eeprom_len(struct net_device *dev)
4074 {
4075         struct sky2_port *sky2 = netdev_priv(dev);
4076         struct sky2_hw *hw = sky2->hw;
4077         u16 reg2;
4078
4079         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4080         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4081 }
4082
4083 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4084 {
4085         unsigned long start = jiffies;
4086
4087         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4088                 /* Can take up to 10.6 ms for write */
4089                 if (time_after(jiffies, start + HZ/4)) {
4090                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4091                         return -ETIMEDOUT;
4092                 }
4093                 mdelay(1);
4094         }
4095
4096         return 0;
4097 }
4098
4099 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4100                          u16 offset, size_t length)
4101 {
4102         int rc = 0;
4103
4104         while (length > 0) {
4105                 u32 val;
4106
4107                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4108                 rc = sky2_vpd_wait(hw, cap, 0);
4109                 if (rc)
4110                         break;
4111
4112                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4113
4114                 memcpy(data, &val, min(sizeof(val), length));
4115                 offset += sizeof(u32);
4116                 data += sizeof(u32);
4117                 length -= sizeof(u32);
4118         }
4119
4120         return rc;
4121 }
4122
4123 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4124                           u16 offset, unsigned int length)
4125 {
4126         unsigned int i;
4127         int rc = 0;
4128
4129         for (i = 0; i < length; i += sizeof(u32)) {
4130                 u32 val = *(u32 *)(data + i);
4131
4132                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4133                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4134
4135                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4136                 if (rc)
4137                         break;
4138         }
4139         return rc;
4140 }
4141
4142 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4143                            u8 *data)
4144 {
4145         struct sky2_port *sky2 = netdev_priv(dev);
4146         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4147
4148         if (!cap)
4149                 return -EINVAL;
4150
4151         eeprom->magic = SKY2_EEPROM_MAGIC;
4152
4153         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4154 }
4155
4156 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4157                            u8 *data)
4158 {
4159         struct sky2_port *sky2 = netdev_priv(dev);
4160         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4161
4162         if (!cap)
4163                 return -EINVAL;
4164
4165         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4166                 return -EINVAL;
4167
4168         /* Partial writes not supported */
4169         if ((eeprom->offset & 3) || (eeprom->len & 3))
4170                 return -EINVAL;
4171
4172         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4173 }
4174
4175 static u32 sky2_fix_features(struct net_device *dev, u32 features)
4176 {
4177         const struct sky2_port *sky2 = netdev_priv(dev);
4178         const struct sky2_hw *hw = sky2->hw;
4179
4180         /* In order to do Jumbo packets on these chips, need to turn off the
4181          * transmit store/forward. Therefore checksum offload won't work.
4182          */
4183         if (dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U) {
4184                 netdev_info(dev, "checksum offload not possible with jumbo frames\n");
4185                 features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
4186         }
4187
4188         /* Some hardware requires receive checksum for RSS to work. */
4189         if ( (features & NETIF_F_RXHASH) &&
4190              !(features & NETIF_F_RXCSUM) &&
4191              (sky2->hw->flags & SKY2_HW_RSS_CHKSUM)) {
4192                 netdev_info(dev, "receive hashing forces receive checksum\n");
4193                 features |= NETIF_F_RXCSUM;
4194         }
4195
4196         return features;
4197 }
4198
4199 static int sky2_set_features(struct net_device *dev, u32 features)
4200 {
4201         struct sky2_port *sky2 = netdev_priv(dev);
4202         u32 changed = dev->features ^ features;
4203
4204         if (changed & NETIF_F_RXCSUM) {
4205                 u32 on = features & NETIF_F_RXCSUM;
4206                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
4207                              on ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
4208         }
4209
4210         if (changed & NETIF_F_RXHASH)
4211                 rx_set_rss(dev, features);
4212
4213         if (changed & (NETIF_F_HW_VLAN_TX|NETIF_F_HW_VLAN_RX))
4214                 sky2_vlan_mode(dev, features);
4215
4216         return 0;
4217 }
4218
4219 static const struct ethtool_ops sky2_ethtool_ops = {
4220         .get_settings   = sky2_get_settings,
4221         .set_settings   = sky2_set_settings,
4222         .get_drvinfo    = sky2_get_drvinfo,
4223         .get_wol        = sky2_get_wol,
4224         .set_wol        = sky2_set_wol,
4225         .get_msglevel   = sky2_get_msglevel,
4226         .set_msglevel   = sky2_set_msglevel,
4227         .nway_reset     = sky2_nway_reset,
4228         .get_regs_len   = sky2_get_regs_len,
4229         .get_regs       = sky2_get_regs,
4230         .get_link       = ethtool_op_get_link,
4231         .get_eeprom_len = sky2_get_eeprom_len,
4232         .get_eeprom     = sky2_get_eeprom,
4233         .set_eeprom     = sky2_set_eeprom,
4234         .get_strings    = sky2_get_strings,
4235         .get_coalesce   = sky2_get_coalesce,
4236         .set_coalesce   = sky2_set_coalesce,
4237         .get_ringparam  = sky2_get_ringparam,
4238         .set_ringparam  = sky2_set_ringparam,
4239         .get_pauseparam = sky2_get_pauseparam,
4240         .set_pauseparam = sky2_set_pauseparam,
4241         .set_phys_id    = sky2_set_phys_id,
4242         .get_sset_count = sky2_get_sset_count,
4243         .get_ethtool_stats = sky2_get_ethtool_stats,
4244 };
4245
4246 #ifdef CONFIG_SKY2_DEBUG
4247
4248 static struct dentry *sky2_debug;
4249
4250
4251 /*
4252  * Read and parse the first part of Vital Product Data
4253  */
4254 #define VPD_SIZE        128
4255 #define VPD_MAGIC       0x82
4256
4257 static const struct vpd_tag {
4258         char tag[2];
4259         char *label;
4260 } vpd_tags[] = {
4261         { "PN", "Part Number" },
4262         { "EC", "Engineering Level" },
4263         { "MN", "Manufacturer" },
4264         { "SN", "Serial Number" },
4265         { "YA", "Asset Tag" },
4266         { "VL", "First Error Log Message" },
4267         { "VF", "Second Error Log Message" },
4268         { "VB", "Boot Agent ROM Configuration" },
4269         { "VE", "EFI UNDI Configuration" },
4270 };
4271
4272 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4273 {
4274         size_t vpd_size;
4275         loff_t offs;
4276         u8 len;
4277         unsigned char *buf;
4278         u16 reg2;
4279
4280         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4281         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4282
4283         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4284         buf = kmalloc(vpd_size, GFP_KERNEL);
4285         if (!buf) {
4286                 seq_puts(seq, "no memory!\n");
4287                 return;
4288         }
4289
4290         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4291                 seq_puts(seq, "VPD read failed\n");
4292                 goto out;
4293         }
4294
4295         if (buf[0] != VPD_MAGIC) {
4296                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4297                 goto out;
4298         }
4299         len = buf[1];
4300         if (len == 0 || len > vpd_size - 4) {
4301                 seq_printf(seq, "Invalid id length: %d\n", len);
4302                 goto out;
4303         }
4304
4305         seq_printf(seq, "%.*s\n", len, buf + 3);
4306         offs = len + 3;
4307
4308         while (offs < vpd_size - 4) {
4309                 int i;
4310
4311                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4312                         break;
4313                 len = buf[offs + 2];
4314                 if (offs + len + 3 >= vpd_size)
4315                         break;
4316
4317                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4318                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4319                                 seq_printf(seq, " %s: %.*s\n",
4320                                            vpd_tags[i].label, len, buf + offs + 3);
4321                                 break;
4322                         }
4323                 }
4324                 offs += len + 3;
4325         }
4326 out:
4327         kfree(buf);
4328 }
4329
4330 static int sky2_debug_show(struct seq_file *seq, void *v)
4331 {
4332         struct net_device *dev = seq->private;
4333         const struct sky2_port *sky2 = netdev_priv(dev);
4334         struct sky2_hw *hw = sky2->hw;
4335         unsigned port = sky2->port;
4336         unsigned idx, last;
4337         int sop;
4338
4339         sky2_show_vpd(seq, hw);
4340
4341         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4342                    sky2_read32(hw, B0_ISRC),
4343                    sky2_read32(hw, B0_IMSK),
4344                    sky2_read32(hw, B0_Y2_SP_ICR));
4345
4346         if (!netif_running(dev)) {
4347                 seq_printf(seq, "network not running\n");
4348                 return 0;
4349         }
4350
4351         napi_disable(&hw->napi);
4352         last = sky2_read16(hw, STAT_PUT_IDX);
4353
4354         seq_printf(seq, "Status ring %u\n", hw->st_size);
4355         if (hw->st_idx == last)
4356                 seq_puts(seq, "Status ring (empty)\n");
4357         else {
4358                 seq_puts(seq, "Status ring\n");
4359                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4360                      idx = RING_NEXT(idx, hw->st_size)) {
4361                         const struct sky2_status_le *le = hw->st_le + idx;
4362                         seq_printf(seq, "[%d] %#x %d %#x\n",
4363                                    idx, le->opcode, le->length, le->status);
4364                 }
4365                 seq_puts(seq, "\n");
4366         }
4367
4368         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4369                    sky2->tx_cons, sky2->tx_prod,
4370                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4371                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4372
4373         /* Dump contents of tx ring */
4374         sop = 1;
4375         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4376              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4377                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4378                 u32 a = le32_to_cpu(le->addr);
4379
4380                 if (sop)
4381                         seq_printf(seq, "%u:", idx);
4382                 sop = 0;
4383
4384                 switch (le->opcode & ~HW_OWNER) {
4385                 case OP_ADDR64:
4386                         seq_printf(seq, " %#x:", a);
4387                         break;
4388                 case OP_LRGLEN:
4389                         seq_printf(seq, " mtu=%d", a);
4390                         break;
4391                 case OP_VLAN:
4392                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4393                         break;
4394                 case OP_TCPLISW:
4395                         seq_printf(seq, " csum=%#x", a);
4396                         break;
4397                 case OP_LARGESEND:
4398                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4399                         break;
4400                 case OP_PACKET:
4401                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4402                         break;
4403                 case OP_BUFFER:
4404                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4405                         break;
4406                 default:
4407                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4408                                    a, le16_to_cpu(le->length));
4409                 }
4410
4411                 if (le->ctrl & EOP) {
4412                         seq_putc(seq, '\n');
4413                         sop = 1;
4414                 }
4415         }
4416
4417         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4418                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4419                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4420                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4421
4422         sky2_read32(hw, B0_Y2_SP_LISR);
4423         napi_enable(&hw->napi);
4424         return 0;
4425 }
4426
4427 static int sky2_debug_open(struct inode *inode, struct file *file)
4428 {
4429         return single_open(file, sky2_debug_show, inode->i_private);
4430 }
4431
4432 static const struct file_operations sky2_debug_fops = {
4433         .owner          = THIS_MODULE,
4434         .open           = sky2_debug_open,
4435         .read           = seq_read,
4436         .llseek         = seq_lseek,
4437         .release        = single_release,
4438 };
4439
4440 /*
4441  * Use network device events to create/remove/rename
4442  * debugfs file entries
4443  */
4444 static int sky2_device_event(struct notifier_block *unused,
4445                              unsigned long event, void *ptr)
4446 {
4447         struct net_device *dev = ptr;
4448         struct sky2_port *sky2 = netdev_priv(dev);
4449
4450         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4451                 return NOTIFY_DONE;
4452
4453         switch (event) {
4454         case NETDEV_CHANGENAME:
4455                 if (sky2->debugfs) {
4456                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4457                                                        sky2_debug, dev->name);
4458                 }
4459                 break;
4460
4461         case NETDEV_GOING_DOWN:
4462                 if (sky2->debugfs) {
4463                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4464                         debugfs_remove(sky2->debugfs);
4465                         sky2->debugfs = NULL;
4466                 }
4467                 break;
4468
4469         case NETDEV_UP:
4470                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4471                                                     sky2_debug, dev,
4472                                                     &sky2_debug_fops);
4473                 if (IS_ERR(sky2->debugfs))
4474                         sky2->debugfs = NULL;
4475         }
4476
4477         return NOTIFY_DONE;
4478 }
4479
4480 static struct notifier_block sky2_notifier = {
4481         .notifier_call = sky2_device_event,
4482 };
4483
4484
4485 static __init void sky2_debug_init(void)
4486 {
4487         struct dentry *ent;
4488
4489         ent = debugfs_create_dir("sky2", NULL);
4490         if (!ent || IS_ERR(ent))
4491                 return;
4492
4493         sky2_debug = ent;
4494         register_netdevice_notifier(&sky2_notifier);
4495 }
4496
4497 static __exit void sky2_debug_cleanup(void)
4498 {
4499         if (sky2_debug) {
4500                 unregister_netdevice_notifier(&sky2_notifier);
4501                 debugfs_remove(sky2_debug);
4502                 sky2_debug = NULL;
4503         }
4504 }
4505
4506 #else
4507 #define sky2_debug_init()
4508 #define sky2_debug_cleanup()
4509 #endif
4510
4511 /* Two copies of network device operations to handle special case of
4512    not allowing netpoll on second port */
4513 static const struct net_device_ops sky2_netdev_ops[2] = {
4514   {
4515         .ndo_open               = sky2_up,
4516         .ndo_stop               = sky2_down,
4517         .ndo_start_xmit         = sky2_xmit_frame,
4518         .ndo_do_ioctl           = sky2_ioctl,
4519         .ndo_validate_addr      = eth_validate_addr,
4520         .ndo_set_mac_address    = sky2_set_mac_address,
4521         .ndo_set_multicast_list = sky2_set_multicast,
4522         .ndo_change_mtu         = sky2_change_mtu,
4523         .ndo_fix_features       = sky2_fix_features,
4524         .ndo_set_features       = sky2_set_features,
4525         .ndo_tx_timeout         = sky2_tx_timeout,
4526         .ndo_get_stats64        = sky2_get_stats,
4527 #ifdef CONFIG_NET_POLL_CONTROLLER
4528         .ndo_poll_controller    = sky2_netpoll,
4529 #endif
4530   },
4531   {
4532         .ndo_open               = sky2_up,
4533         .ndo_stop               = sky2_down,
4534         .ndo_start_xmit         = sky2_xmit_frame,
4535         .ndo_do_ioctl           = sky2_ioctl,
4536         .ndo_validate_addr      = eth_validate_addr,
4537         .ndo_set_mac_address    = sky2_set_mac_address,
4538         .ndo_set_multicast_list = sky2_set_multicast,
4539         .ndo_change_mtu         = sky2_change_mtu,
4540         .ndo_fix_features       = sky2_fix_features,
4541         .ndo_set_features       = sky2_set_features,
4542         .ndo_tx_timeout         = sky2_tx_timeout,
4543         .ndo_get_stats64        = sky2_get_stats,
4544   },
4545 };
4546
4547 /* Initialize network device */
4548 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4549                                                      unsigned port,
4550                                                      int highmem, int wol)
4551 {
4552         struct sky2_port *sky2;
4553         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4554
4555         if (!dev) {
4556                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4557                 return NULL;
4558         }
4559
4560         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4561         dev->irq = hw->pdev->irq;
4562         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4563         dev->watchdog_timeo = TX_WATCHDOG;
4564         dev->netdev_ops = &sky2_netdev_ops[port];
4565
4566         sky2 = netdev_priv(dev);
4567         sky2->netdev = dev;
4568         sky2->hw = hw;
4569         sky2->msg_enable = netif_msg_init(debug, default_msg);
4570
4571         /* Auto speed and flow control */
4572         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4573         if (hw->chip_id != CHIP_ID_YUKON_XL)
4574                 dev->hw_features |= NETIF_F_RXCSUM;
4575
4576         sky2->flow_mode = FC_BOTH;
4577
4578         sky2->duplex = -1;
4579         sky2->speed = -1;
4580         sky2->advertising = sky2_supported_modes(hw);
4581         sky2->wol = wol;
4582
4583         spin_lock_init(&sky2->phy_lock);
4584
4585         sky2->tx_pending = TX_DEF_PENDING;
4586         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4587         sky2->rx_pending = RX_DEF_PENDING;
4588
4589         hw->dev[port] = dev;
4590
4591         sky2->port = port;
4592
4593         dev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO;
4594
4595         if (highmem)
4596                 dev->features |= NETIF_F_HIGHDMA;
4597
4598         /* Enable receive hashing unless hardware is known broken */
4599         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4600                 dev->hw_features |= NETIF_F_RXHASH;
4601
4602         if (!(hw->flags & SKY2_HW_VLAN_BROKEN)) {
4603                 dev->hw_features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4604                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
4605         }
4606
4607         dev->features |= dev->hw_features;
4608
4609         /* read the mac address */
4610         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4611         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4612
4613         return dev;
4614 }
4615
4616 static void __devinit sky2_show_addr(struct net_device *dev)
4617 {
4618         const struct sky2_port *sky2 = netdev_priv(dev);
4619
4620         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4621 }
4622
4623 /* Handle software interrupt used during MSI test */
4624 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4625 {
4626         struct sky2_hw *hw = dev_id;
4627         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4628
4629         if (status == 0)
4630                 return IRQ_NONE;
4631
4632         if (status & Y2_IS_IRQ_SW) {
4633                 hw->flags |= SKY2_HW_USE_MSI;
4634                 wake_up(&hw->msi_wait);
4635                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4636         }
4637         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4638
4639         return IRQ_HANDLED;
4640 }
4641
4642 /* Test interrupt path by forcing a a software IRQ */
4643 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4644 {
4645         struct pci_dev *pdev = hw->pdev;
4646         int err;
4647
4648         init_waitqueue_head(&hw->msi_wait);
4649
4650         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4651
4652         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4653         if (err) {
4654                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4655                 return err;
4656         }
4657
4658         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4659         sky2_read8(hw, B0_CTST);
4660
4661         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4662
4663         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4664                 /* MSI test failed, go back to INTx mode */
4665                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4666                          "switching to INTx mode.\n");
4667
4668                 err = -EOPNOTSUPP;
4669                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4670         }
4671
4672         sky2_write32(hw, B0_IMSK, 0);
4673         sky2_read32(hw, B0_IMSK);
4674
4675         free_irq(pdev->irq, hw);
4676
4677         return err;
4678 }
4679
4680 /* This driver supports yukon2 chipset only */
4681 static const char *sky2_name(u8 chipid, char *buf, int sz)
4682 {
4683         const char *name[] = {
4684                 "XL",           /* 0xb3 */
4685                 "EC Ultra",     /* 0xb4 */
4686                 "Extreme",      /* 0xb5 */
4687                 "EC",           /* 0xb6 */
4688                 "FE",           /* 0xb7 */
4689                 "FE+",          /* 0xb8 */
4690                 "Supreme",      /* 0xb9 */
4691                 "UL 2",         /* 0xba */
4692                 "Unknown",      /* 0xbb */
4693                 "Optima",       /* 0xbc */
4694         };
4695
4696         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4697                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4698         else
4699                 snprintf(buf, sz, "(chip %#x)", chipid);
4700         return buf;
4701 }
4702
4703 static int __devinit sky2_probe(struct pci_dev *pdev,
4704                                 const struct pci_device_id *ent)
4705 {
4706         struct net_device *dev;
4707         struct sky2_hw *hw;
4708         int err, using_dac = 0, wol_default;
4709         u32 reg;
4710         char buf1[16];
4711
4712         err = pci_enable_device(pdev);
4713         if (err) {
4714                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4715                 goto err_out;
4716         }
4717
4718         /* Get configuration information
4719          * Note: only regular PCI config access once to test for HW issues
4720          *       other PCI access through shared memory for speed and to
4721          *       avoid MMCONFIG problems.
4722          */
4723         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4724         if (err) {
4725                 dev_err(&pdev->dev, "PCI read config failed\n");
4726                 goto err_out;
4727         }
4728
4729         if (~reg == 0) {
4730                 dev_err(&pdev->dev, "PCI configuration read error\n");
4731                 goto err_out;
4732         }
4733
4734         err = pci_request_regions(pdev, DRV_NAME);
4735         if (err) {
4736                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4737                 goto err_out_disable;
4738         }
4739
4740         pci_set_master(pdev);
4741
4742         if (sizeof(dma_addr_t) > sizeof(u32) &&
4743             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4744                 using_dac = 1;
4745                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4746                 if (err < 0) {
4747                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4748                                 "for consistent allocations\n");
4749                         goto err_out_free_regions;
4750                 }
4751         } else {
4752                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4753                 if (err) {
4754                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4755                         goto err_out_free_regions;
4756                 }
4757         }
4758
4759
4760 #ifdef __BIG_ENDIAN
4761         /* The sk98lin vendor driver uses hardware byte swapping but
4762          * this driver uses software swapping.
4763          */
4764         reg &= ~PCI_REV_DESC;
4765         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4766         if (err) {
4767                 dev_err(&pdev->dev, "PCI write config failed\n");
4768                 goto err_out_free_regions;
4769         }
4770 #endif
4771
4772         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4773
4774         err = -ENOMEM;
4775
4776         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4777                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4778         if (!hw) {
4779                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4780                 goto err_out_free_regions;
4781         }
4782
4783         hw->pdev = pdev;
4784         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4785
4786         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4787         if (!hw->regs) {
4788                 dev_err(&pdev->dev, "cannot map device registers\n");
4789                 goto err_out_free_hw;
4790         }
4791
4792         err = sky2_init(hw);
4793         if (err)
4794                 goto err_out_iounmap;
4795
4796         /* ring for status responses */
4797         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
4798         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4799                                          &hw->st_dma);
4800         if (!hw->st_le)
4801                 goto err_out_reset;
4802
4803         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4804                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4805
4806         sky2_reset(hw);
4807
4808         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4809         if (!dev) {
4810                 err = -ENOMEM;
4811                 goto err_out_free_pci;
4812         }
4813
4814         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4815                 err = sky2_test_msi(hw);
4816                 if (err == -EOPNOTSUPP)
4817                         pci_disable_msi(pdev);
4818                 else if (err)
4819                         goto err_out_free_netdev;
4820         }
4821
4822         err = register_netdev(dev);
4823         if (err) {
4824                 dev_err(&pdev->dev, "cannot register net device\n");
4825                 goto err_out_free_netdev;
4826         }
4827
4828         netif_carrier_off(dev);
4829
4830         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4831
4832         err = request_irq(pdev->irq, sky2_intr,
4833                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4834                           hw->irq_name, hw);
4835         if (err) {
4836                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4837                 goto err_out_unregister;
4838         }
4839         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4840         napi_enable(&hw->napi);
4841
4842         sky2_show_addr(dev);
4843
4844         if (hw->ports > 1) {
4845                 struct net_device *dev1;
4846
4847                 err = -ENOMEM;
4848                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4849                 if (dev1 && (err = register_netdev(dev1)) == 0)
4850                         sky2_show_addr(dev1);
4851                 else {
4852                         dev_warn(&pdev->dev,
4853                                  "register of second port failed (%d)\n", err);
4854                         hw->dev[1] = NULL;
4855                         hw->ports = 1;
4856                         if (dev1)
4857                                 free_netdev(dev1);
4858                 }
4859         }
4860
4861         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4862         INIT_WORK(&hw->restart_work, sky2_restart);
4863
4864         pci_set_drvdata(pdev, hw);
4865         pdev->d3_delay = 150;
4866
4867         return 0;
4868
4869 err_out_unregister:
4870         if (hw->flags & SKY2_HW_USE_MSI)
4871                 pci_disable_msi(pdev);
4872         unregister_netdev(dev);
4873 err_out_free_netdev:
4874         free_netdev(dev);
4875 err_out_free_pci:
4876         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4877                             hw->st_le, hw->st_dma);
4878 err_out_reset:
4879         sky2_write8(hw, B0_CTST, CS_RST_SET);
4880 err_out_iounmap:
4881         iounmap(hw->regs);
4882 err_out_free_hw:
4883         kfree(hw);
4884 err_out_free_regions:
4885         pci_release_regions(pdev);
4886 err_out_disable:
4887         pci_disable_device(pdev);
4888 err_out:
4889         pci_set_drvdata(pdev, NULL);
4890         return err;
4891 }
4892
4893 static void __devexit sky2_remove(struct pci_dev *pdev)
4894 {
4895         struct sky2_hw *hw = pci_get_drvdata(pdev);
4896         int i;
4897
4898         if (!hw)
4899                 return;
4900
4901         del_timer_sync(&hw->watchdog_timer);
4902         cancel_work_sync(&hw->restart_work);
4903
4904         for (i = hw->ports-1; i >= 0; --i)
4905                 unregister_netdev(hw->dev[i]);
4906
4907         sky2_write32(hw, B0_IMSK, 0);
4908
4909         sky2_power_aux(hw);
4910
4911         sky2_write8(hw, B0_CTST, CS_RST_SET);
4912         sky2_read8(hw, B0_CTST);
4913
4914         free_irq(pdev->irq, hw);
4915         if (hw->flags & SKY2_HW_USE_MSI)
4916                 pci_disable_msi(pdev);
4917         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4918                             hw->st_le, hw->st_dma);
4919         pci_release_regions(pdev);
4920         pci_disable_device(pdev);
4921
4922         for (i = hw->ports-1; i >= 0; --i)
4923                 free_netdev(hw->dev[i]);
4924
4925         iounmap(hw->regs);
4926         kfree(hw);
4927
4928         pci_set_drvdata(pdev, NULL);
4929 }
4930
4931 static int sky2_suspend(struct device *dev)
4932 {
4933         struct pci_dev *pdev = to_pci_dev(dev);
4934         struct sky2_hw *hw = pci_get_drvdata(pdev);
4935         int i;
4936
4937         if (!hw)
4938                 return 0;
4939
4940         del_timer_sync(&hw->watchdog_timer);
4941         cancel_work_sync(&hw->restart_work);
4942
4943         rtnl_lock();
4944
4945         sky2_all_down(hw);
4946         for (i = 0; i < hw->ports; i++) {
4947                 struct net_device *dev = hw->dev[i];
4948                 struct sky2_port *sky2 = netdev_priv(dev);
4949
4950                 if (sky2->wol)
4951                         sky2_wol_init(sky2);
4952         }
4953
4954         sky2_power_aux(hw);
4955         rtnl_unlock();
4956
4957         return 0;
4958 }
4959
4960 #ifdef CONFIG_PM_SLEEP
4961 static int sky2_resume(struct device *dev)
4962 {
4963         struct pci_dev *pdev = to_pci_dev(dev);
4964         struct sky2_hw *hw = pci_get_drvdata(pdev);
4965         int err;
4966
4967         if (!hw)
4968                 return 0;
4969
4970         /* Re-enable all clocks */
4971         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4972         if (err) {
4973                 dev_err(&pdev->dev, "PCI write config failed\n");
4974                 goto out;
4975         }
4976
4977         rtnl_lock();
4978         sky2_reset(hw);
4979         sky2_all_up(hw);
4980         rtnl_unlock();
4981
4982         return 0;
4983 out:
4984
4985         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4986         pci_disable_device(pdev);
4987         return err;
4988 }
4989
4990 static SIMPLE_DEV_PM_OPS(sky2_pm_ops, sky2_suspend, sky2_resume);
4991 #define SKY2_PM_OPS (&sky2_pm_ops)
4992
4993 #else
4994
4995 #define SKY2_PM_OPS NULL
4996 #endif
4997
4998 static void sky2_shutdown(struct pci_dev *pdev)
4999 {
5000         sky2_suspend(&pdev->dev);
5001         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
5002         pci_set_power_state(pdev, PCI_D3hot);
5003 }
5004
5005 static struct pci_driver sky2_driver = {
5006         .name = DRV_NAME,
5007         .id_table = sky2_id_table,
5008         .probe = sky2_probe,
5009         .remove = __devexit_p(sky2_remove),
5010         .shutdown = sky2_shutdown,
5011         .driver.pm = SKY2_PM_OPS,
5012 };
5013
5014 static int __init sky2_init_module(void)
5015 {
5016         pr_info("driver version " DRV_VERSION "\n");
5017
5018         sky2_debug_init();
5019         return pci_register_driver(&sky2_driver);
5020 }
5021
5022 static void __exit sky2_cleanup_module(void)
5023 {
5024         pci_unregister_driver(&sky2_driver);
5025         sky2_debug_cleanup();
5026 }
5027
5028 module_init(sky2_init_module);
5029 module_exit(sky2_cleanup_module);
5030
5031 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5032 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5033 MODULE_LICENSE("GPL");
5034 MODULE_VERSION(DRV_VERSION);