drivers/net/skge.c

   1 /*
   2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Based on earlier sk98lin, e100 and
   4  * FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features
   7  * of the original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/in.h>
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/moduleparam.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/if_vlan.h>
  35 #include <linux/ip.h>
  36 #include <linux/delay.h>
  37 #include <linux/crc32.h>
  38 #include <linux/dma-mapping.h>
  39 #include <linux/mii.h>
  40 #include <asm/irq.h>
  41
  42 #include "skge.h"
  43
  44 #define DRV_NAME                "skge"
  45 #define DRV_VERSION             "1.10"
  46 #define PFX                     DRV_NAME " "
  47
  48 #define DEFAULT_TX_RING_SIZE    128
  49 #define DEFAULT_RX_RING_SIZE    512
  50 #define MAX_TX_RING_SIZE        1024
  51 #define TX_LOW_WATER            (MAX_SKB_FRAGS + 1)
  52 #define MAX_RX_RING_SIZE        4096
  53 #define RX_COPY_THRESHOLD       128
  54 #define RX_BUF_SIZE             1536
  55 #define PHY_RETRIES             1000
  56 #define ETH_JUMBO_MTU           9000
  57 #define TX_WATCHDOG             (5 * HZ)
  58 #define NAPI_WEIGHT             64
  59 #define BLINK_MS                250
  60 #define LINK_HZ                 (HZ/2)
  61
  62 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
  63 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
  64 MODULE_LICENSE("GPL");
  65 MODULE_VERSION(DRV_VERSION);
  66
  67 static const u32 default_msg
  68         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
  69           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
  70
  71 static int debug = -1;  /* defaults above */
  72 module_param(debug, int, 0);
  73 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  74
  75 static const struct pci_device_id skge_id_table[] = {
  76         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
  77         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
  78         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
  79         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
  80         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T), },
  81         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },    /* DGE-530T */
  82         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
  83         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
  84         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
  85         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
  86         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015, },
  87         { 0 }
  88 };
  89 MODULE_DEVICE_TABLE(pci, skge_id_table);
  90
  91 static int skge_up(struct net_device *dev);
  92 static int skge_down(struct net_device *dev);
  93 static void skge_phy_reset(struct skge_port *skge);
  94 static void skge_tx_clean(struct net_device *dev);
  95 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  96 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  97 static void genesis_get_stats(struct skge_port *skge, u64 *data);
  98 static void yukon_get_stats(struct skge_port *skge, u64 *data);
  99 static void yukon_init(struct skge_hw *hw, int port);
 100 static void genesis_mac_init(struct skge_hw *hw, int port);
 101 static void genesis_link_up(struct skge_port *skge);
 102
 103 /* Avoid conditionals by using array */
 104 static const int txqaddr[] = { Q_XA1, Q_XA2 };
 105 static const int rxqaddr[] = { Q_R1, Q_R2 };
 106 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
 107 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
 108 static const u32 irqmask[] = { IS_R1_F|IS_XA1_F, IS_R2_F|IS_XA2_F };
 109
 110 static int skge_get_regs_len(struct net_device *dev)
 111 {
 112         return 0x4000;
 113 }
 114
 115 /*
 116  * Returns copy of whole control register region
 117  * Note: skip RAM address register because accessing it will
 118  *       cause bus hangs!
 119  */
 120 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
 121                           void *p)
 122 {
 123         const struct skge_port *skge = netdev_priv(dev);
 124         const void __iomem *io = skge->hw->regs;
 125
 126         regs->version = 1;
 127         memset(p, 0, regs->len);
 128         memcpy_fromio(p, io, B3_RAM_ADDR);
 129
 130         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
 131                       regs->len - B3_RI_WTO_R1);
 132 }
 133
 134 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
 135 static u32 wol_supported(const struct skge_hw *hw)
 136 {
 137         if (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev != 0)
 138                 return WAKE_MAGIC | WAKE_PHY;
 139         else
 140                 return 0;
 141 }
 142
 143 static u32 pci_wake_enabled(struct pci_dev *dev)
 144 {
 145         int pm = pci_find_capability(dev, PCI_CAP_ID_PM);
 146         u16 value;
 147
 148         /* If device doesn't support PM Capabilities, but request is to disable
 149          * wake events, it's a nop; otherwise fail */
 150         if (!pm)
 151                 return 0;
 152
 153         pci_read_config_word(dev, pm + PCI_PM_PMC, &value);
 154
 155         value &= PCI_PM_CAP_PME_MASK;
 156         value >>= ffs(PCI_PM_CAP_PME_MASK) - 1;   /* First bit of mask */
 157
 158         return value != 0;
 159 }
 160
 161 static void skge_wol_init(struct skge_port *skge)
 162 {
 163         struct skge_hw *hw = skge->hw;
 164         int port = skge->port;
 165         enum pause_control save_mode;
 166         u32 ctrl;
 167
 168         /* Bring hardware out of reset */
 169         skge_write16(hw, B0_CTST, CS_RST_CLR);
 170         skge_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 171
 172         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 173         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 174
 175         /* Force to 10/100 skge_reset will re-enable on resume   */
 176         save_mode = skge->flow_control;
 177         skge->flow_control = FLOW_MODE_SYMMETRIC;
 178
 179         ctrl = skge->advertising;
 180         skge->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 181
 182         skge_phy_reset(skge);
 183
 184         skge->flow_control = save_mode;
 185         skge->advertising = ctrl;
 186
 187         /* Set GMAC to no flow control and auto update for speed/duplex */
 188         gma_write16(hw, port, GM_GP_CTRL,
 189                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 190                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 191
 192         /* Set WOL address */
 193         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 194                     skge->netdev->dev_addr, ETH_ALEN);
 195
 196         /* Turn on appropriate WOL control bits */
 197         skge_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 198         ctrl = 0;
 199         if (skge->wol & WAKE_PHY)
 200                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 201         else
 202                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 203
 204         if (skge->wol & WAKE_MAGIC)
 205                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 206         else
 207                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 208
 209         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 210         skge_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 211
 212         /* block receiver */
 213         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 214 }
 215
 216 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 217 {
 218         struct skge_port *skge = netdev_priv(dev);
 219
 220         wol->supported = wol_supported(skge->hw);
 221         wol->wolopts = skge->wol;
 222 }
 223
 224 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 225 {
 226         struct skge_port *skge = netdev_priv(dev);
 227         struct skge_hw *hw = skge->hw;
 228
 229         if (wol->wolopts & wol_supported(hw))
 230                 return -EOPNOTSUPP;
 231
 232         skge->wol = wol->wolopts;
 233         if (!netif_running(dev))
 234                 skge_wol_init(skge);
 235         return 0;
 236 }
 237
 238 /* Determine supported/advertised modes based on hardware.
 239  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
 240  */
 241 static u32 skge_supported_modes(const struct skge_hw *hw)
 242 {
 243         u32 supported;
 244
 245         if (hw->copper) {
 246                 supported = SUPPORTED_10baseT_Half
 247                         | SUPPORTED_10baseT_Full
 248                         | SUPPORTED_100baseT_Half
 249                         | SUPPORTED_100baseT_Full
 250                         | SUPPORTED_1000baseT_Half
 251                         | SUPPORTED_1000baseT_Full
 252                         | SUPPORTED_Autoneg| SUPPORTED_TP;
 253
 254                 if (hw->chip_id == CHIP_ID_GENESIS)
 255                         supported &= ~(SUPPORTED_10baseT_Half
 256                                              | SUPPORTED_10baseT_Full
 257                                              | SUPPORTED_100baseT_Half
 258                                              | SUPPORTED_100baseT_Full);
 259
 260                 else if (hw->chip_id == CHIP_ID_YUKON)
 261                         supported &= ~SUPPORTED_1000baseT_Half;
 262         } else
 263                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_1000baseT_Half
 264                         | SUPPORTED_FIBRE | SUPPORTED_Autoneg;
 265
 266         return supported;
 267 }
 268
 269 static int skge_get_settings(struct net_device *dev,
 270                              struct ethtool_cmd *ecmd)
 271 {
 272         struct skge_port *skge = netdev_priv(dev);
 273         struct skge_hw *hw = skge->hw;
 274
 275         ecmd->transceiver = XCVR_INTERNAL;
 276         ecmd->supported = skge_supported_modes(hw);
 277
 278         if (hw->copper) {
 279                 ecmd->port = PORT_TP;
 280                 ecmd->phy_address = hw->phy_addr;
 281         } else
 282                 ecmd->port = PORT_FIBRE;
 283
 284         ecmd->advertising = skge->advertising;
 285         ecmd->autoneg = skge->autoneg;
 286         ecmd->speed = skge->speed;
 287         ecmd->duplex = skge->duplex;
 288         return 0;
 289 }
 290
 291 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
 292 {
 293         struct skge_port *skge = netdev_priv(dev);
 294         const struct skge_hw *hw = skge->hw;
 295         u32 supported = skge_supported_modes(hw);
 296
 297         if (ecmd->autoneg == AUTONEG_ENABLE) {
 298                 ecmd->advertising = supported;
 299                 skge->duplex = -1;
 300                 skge->speed = -1;
 301         } else {
 302                 u32 setting;
 303
 304                 switch (ecmd->speed) {
 305                 case SPEED_1000:
 306                         if (ecmd->duplex == DUPLEX_FULL)
 307                                 setting = SUPPORTED_1000baseT_Full;
 308                         else if (ecmd->duplex == DUPLEX_HALF)
 309                                 setting = SUPPORTED_1000baseT_Half;
 310                         else
 311                                 return -EINVAL;
 312                         break;
 313                 case SPEED_100:
 314                         if (ecmd->duplex == DUPLEX_FULL)
 315                                 setting = SUPPORTED_100baseT_Full;
 316                         else if (ecmd->duplex == DUPLEX_HALF)
 317                                 setting = SUPPORTED_100baseT_Half;
 318                         else
 319                                 return -EINVAL;
 320                         break;
 321
 322                 case SPEED_10:
 323                         if (ecmd->duplex == DUPLEX_FULL)
 324                                 setting = SUPPORTED_10baseT_Full;
 325                         else if (ecmd->duplex == DUPLEX_HALF)
 326                                 setting = SUPPORTED_10baseT_Half;
 327                         else
 328                                 return -EINVAL;
 329                         break;
 330                 default:
 331                         return -EINVAL;
 332                 }
 333
 334                 if ((setting & supported) == 0)
 335                         return -EINVAL;
 336
 337                 skge->speed = ecmd->speed;
 338                 skge->duplex = ecmd->duplex;
 339         }
 340
 341         skge->autoneg = ecmd->autoneg;
 342         skge->advertising = ecmd->advertising;
 343
 344         if (netif_running(dev))
 345                 skge_phy_reset(skge);
 346
 347         return (0);
 348 }
 349
 350 static void skge_get_drvinfo(struct net_device *dev,
 351                              struct ethtool_drvinfo *info)
 352 {
 353         struct skge_port *skge = netdev_priv(dev);
 354
 355         strcpy(info->driver, DRV_NAME);
 356         strcpy(info->version, DRV_VERSION);
 357         strcpy(info->fw_version, "N/A");
 358         strcpy(info->bus_info, pci_name(skge->hw->pdev));
 359 }
 360
 361 static const struct skge_stat {
 362         char       name[ETH_GSTRING_LEN];
 363         u16        xmac_offset;
 364         u16        gma_offset;
 365 } skge_stats[] = {
 366         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
 367         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
 368
 369         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
 370         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
 371         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
 372         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
 373         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
 374         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
 375         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
 376         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
 377
 378         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
 379         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
 380         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
 381         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
 382         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
 383         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
 384
 385         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 386         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
 387         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
 388         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 389         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
 390 };
 391
 392 static int skge_get_stats_count(struct net_device *dev)
 393 {
 394         return ARRAY_SIZE(skge_stats);
 395 }
 396
 397 static void skge_get_ethtool_stats(struct net_device *dev,
 398                                    struct ethtool_stats *stats, u64 *data)
 399 {
 400         struct skge_port *skge = netdev_priv(dev);
 401
 402         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 403                 genesis_get_stats(skge, data);
 404         else
 405                 yukon_get_stats(skge, data);
 406 }
 407
 408 /* Use hardware MIB variables for critical path statistics and
 409  * transmit feedback not reported at interrupt.
 410  * Other errors are accounted for in interrupt handler.
 411  */
 412 static struct net_device_stats *skge_get_stats(struct net_device *dev)
 413 {
 414         struct skge_port *skge = netdev_priv(dev);
 415         u64 data[ARRAY_SIZE(skge_stats)];
 416
 417         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 418                 genesis_get_stats(skge, data);
 419         else
 420                 yukon_get_stats(skge, data);
 421
 422         skge->net_stats.tx_bytes = data[0];
 423         skge->net_stats.rx_bytes = data[1];
 424         skge->net_stats.tx_packets = data[2] + data[4] + data[6];
 425         skge->net_stats.rx_packets = data[3] + data[5] + data[7];
 426         skge->net_stats.multicast = data[3] + data[5];
 427         skge->net_stats.collisions = data[10];
 428         skge->net_stats.tx_aborted_errors = data[12];
 429
 430         return &skge->net_stats;
 431 }
 432
 433 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
 434 {
 435         int i;
 436
 437         switch (stringset) {
 438         case ETH_SS_STATS:
 439                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
 440                         memcpy(data + i * ETH_GSTRING_LEN,
 441                                skge_stats[i].name, ETH_GSTRING_LEN);
 442                 break;
 443         }
 444 }
 445
 446 static void skge_get_ring_param(struct net_device *dev,
 447                                 struct ethtool_ringparam *p)
 448 {
 449         struct skge_port *skge = netdev_priv(dev);
 450
 451         p->rx_max_pending = MAX_RX_RING_SIZE;
 452         p->tx_max_pending = MAX_TX_RING_SIZE;
 453         p->rx_mini_max_pending = 0;
 454         p->rx_jumbo_max_pending = 0;
 455
 456         p->rx_pending = skge->rx_ring.count;
 457         p->tx_pending = skge->tx_ring.count;
 458         p->rx_mini_pending = 0;
 459         p->rx_jumbo_pending = 0;
 460 }
 461
 462 static int skge_set_ring_param(struct net_device *dev,
 463                                struct ethtool_ringparam *p)
 464 {
 465         struct skge_port *skge = netdev_priv(dev);
 466         int err;
 467
 468         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
 469             p->tx_pending < TX_LOW_WATER || p->tx_pending > MAX_TX_RING_SIZE)
 470                 return -EINVAL;
 471
 472         skge->rx_ring.count = p->rx_pending;
 473         skge->tx_ring.count = p->tx_pending;
 474
 475         if (netif_running(dev)) {
 476                 skge_down(dev);
 477                 err = skge_up(dev);
 478                 if (err)
 479                         dev_close(dev);
 480         }
 481
 482         return 0;
 483 }
 484
 485 static u32 skge_get_msglevel(struct net_device *netdev)
 486 {
 487         struct skge_port *skge = netdev_priv(netdev);
 488         return skge->msg_enable;
 489 }
 490
 491 static void skge_set_msglevel(struct net_device *netdev, u32 value)
 492 {
 493         struct skge_port *skge = netdev_priv(netdev);
 494         skge->msg_enable = value;
 495 }
 496
 497 static int skge_nway_reset(struct net_device *dev)
 498 {
 499         struct skge_port *skge = netdev_priv(dev);
 500
 501         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
 502                 return -EINVAL;
 503
 504         skge_phy_reset(skge);
 505         return 0;
 506 }
 507
 508 static int skge_set_sg(struct net_device *dev, u32 data)
 509 {
 510         struct skge_port *skge = netdev_priv(dev);
 511         struct skge_hw *hw = skge->hw;
 512
 513         if (hw->chip_id == CHIP_ID_GENESIS && data)
 514                 return -EOPNOTSUPP;
 515         return ethtool_op_set_sg(dev, data);
 516 }
 517
 518 static int skge_set_tx_csum(struct net_device *dev, u32 data)
 519 {
 520         struct skge_port *skge = netdev_priv(dev);
 521         struct skge_hw *hw = skge->hw;
 522
 523         if (hw->chip_id == CHIP_ID_GENESIS && data)
 524                 return -EOPNOTSUPP;
 525
 526         return ethtool_op_set_tx_csum(dev, data);
 527 }
 528
 529 static u32 skge_get_rx_csum(struct net_device *dev)
 530 {
 531         struct skge_port *skge = netdev_priv(dev);
 532
 533         return skge->rx_csum;
 534 }
 535
 536 /* Only Yukon supports checksum offload. */
 537 static int skge_set_rx_csum(struct net_device *dev, u32 data)
 538 {
 539         struct skge_port *skge = netdev_priv(dev);
 540
 541         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
 542                 return -EOPNOTSUPP;
 543
 544         skge->rx_csum = data;
 545         return 0;
 546 }
 547
 548 static void skge_get_pauseparam(struct net_device *dev,
 549                                 struct ethtool_pauseparam *ecmd)
 550 {
 551         struct skge_port *skge = netdev_priv(dev);
 552
 553         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_SYMMETRIC)
 554                 || (skge->flow_control == FLOW_MODE_SYM_OR_REM);
 555         ecmd->tx_pause = ecmd->rx_pause || (skge->flow_control == FLOW_MODE_LOC_SEND);
 556
 557         ecmd->autoneg = ecmd->rx_pause || ecmd->tx_pause;
 558 }
 559
 560 static int skge_set_pauseparam(struct net_device *dev,
 561                                struct ethtool_pauseparam *ecmd)
 562 {
 563         struct skge_port *skge = netdev_priv(dev);
 564         struct ethtool_pauseparam old;
 565
 566         skge_get_pauseparam(dev, &old);
 567
 568         if (ecmd->autoneg != old.autoneg)
 569                 skge->flow_control = ecmd->autoneg ? FLOW_MODE_NONE : FLOW_MODE_SYMMETRIC;
 570         else {
 571                 if (ecmd->rx_pause && ecmd->tx_pause)
 572                         skge->flow_control = FLOW_MODE_SYMMETRIC;
 573                 else if (ecmd->rx_pause && !ecmd->tx_pause)
 574                         skge->flow_control = FLOW_MODE_SYM_OR_REM;
 575                 else if (!ecmd->rx_pause && ecmd->tx_pause)
 576                         skge->flow_control = FLOW_MODE_LOC_SEND;
 577                 else
 578                         skge->flow_control = FLOW_MODE_NONE;
 579         }
 580
 581         if (netif_running(dev))
 582                 skge_phy_reset(skge);
 583
 584         return 0;
 585 }
 586
 587 /* Chip internal frequency for clock calculations */
 588 static inline u32 hwkhz(const struct skge_hw *hw)
 589 {
 590         return (hw->chip_id == CHIP_ID_GENESIS) ? 53125 : 78125;
 591 }
 592
 593 /* Chip HZ to microseconds */
 594 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
 595 {
 596         return (ticks * 1000) / hwkhz(hw);
 597 }
 598
 599 /* Microseconds to chip HZ */
 600 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 601 {
 602         return hwkhz(hw) * usec / 1000;
 603 }
 604
 605 static int skge_get_coalesce(struct net_device *dev,
 606                              struct ethtool_coalesce *ecmd)
 607 {
 608         struct skge_port *skge = netdev_priv(dev);
 609         struct skge_hw *hw = skge->hw;
 610         int port = skge->port;
 611
 612         ecmd->rx_coalesce_usecs = 0;
 613         ecmd->tx_coalesce_usecs = 0;
 614
 615         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
 616                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
 617                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
 618
 619                 if (msk & rxirqmask[port])
 620                         ecmd->rx_coalesce_usecs = delay;
 621                 if (msk & txirqmask[port])
 622                         ecmd->tx_coalesce_usecs = delay;
 623         }
 624
 625         return 0;
 626 }
 627
 628 /* Note: interrupt timer is per board, but can turn on/off per port */
 629 static int skge_set_coalesce(struct net_device *dev,
 630                              struct ethtool_coalesce *ecmd)
 631 {
 632         struct skge_port *skge = netdev_priv(dev);
 633         struct skge_hw *hw = skge->hw;
 634         int port = skge->port;
 635         u32 msk = skge_read32(hw, B2_IRQM_MSK);
 636         u32 delay = 25;
 637
 638         if (ecmd->rx_coalesce_usecs == 0)
 639                 msk &= ~rxirqmask[port];
 640         else if (ecmd->rx_coalesce_usecs < 25 ||
 641                  ecmd->rx_coalesce_usecs > 33333)
 642                 return -EINVAL;
 643         else {
 644                 msk |= rxirqmask[port];
 645                 delay = ecmd->rx_coalesce_usecs;
 646         }
 647
 648         if (ecmd->tx_coalesce_usecs == 0)
 649                 msk &= ~txirqmask[port];
 650         else if (ecmd->tx_coalesce_usecs < 25 ||
 651                  ecmd->tx_coalesce_usecs > 33333)
 652                 return -EINVAL;
 653         else {
 654                 msk |= txirqmask[port];
 655                 delay = min(delay, ecmd->rx_coalesce_usecs);
 656         }
 657
 658         skge_write32(hw, B2_IRQM_MSK, msk);
 659         if (msk == 0)
 660                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
 661         else {
 662                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
 663                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
 664         }
 665         return 0;
 666 }
 667
 668 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
 669 static void skge_led(struct skge_port *skge, enum led_mode mode)
 670 {
 671         struct skge_hw *hw = skge->hw;
 672         int port = skge->port;
 673
 674         mutex_lock(&hw->phy_mutex);
 675         if (hw->chip_id == CHIP_ID_GENESIS) {
 676                 switch (mode) {
 677                 case LED_MODE_OFF:
 678                         if (hw->phy_type == SK_PHY_BCOM)
 679                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
 680                         else {
 681                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
 682                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
 683                         }
 684                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 685                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 686                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 687                         break;
 688
 689                 case LED_MODE_ON:
 690                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 691                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
 692
 693                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 694                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 695
 696                         break;
 697
 698                 case LED_MODE_TST:
 699                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 700                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 701                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 702
 703                         if (hw->phy_type == SK_PHY_BCOM)
 704                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
 705                         else {
 706                                 skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
 707                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
 708                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 709                         }
 710
 711                 }
 712         } else {
 713                 switch (mode) {
 714                 case LED_MODE_OFF:
 715                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 716                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 717                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 718                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
 719                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
 720                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
 721                                      PHY_M_LED_MO_RX(MO_LED_OFF));
 722                         break;
 723                 case LED_MODE_ON:
 724                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
 725                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
 726                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
 727                                      PHY_M_LEDC_TX_CTRL |
 728                                      PHY_M_LEDC_DP_CTRL);
 729
 730                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 731                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
 732                                      (skge->speed == SPEED_100 ?
 733                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
 734                         break;
 735                 case LED_MODE_TST:
 736                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 737                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 738                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
 739                                      PHY_M_LED_MO_10(MO_LED_ON)   |
 740                                      PHY_M_LED_MO_100(MO_LED_ON)  |
 741                                      PHY_M_LED_MO_1000(MO_LED_ON) |
 742                                      PHY_M_LED_MO_RX(MO_LED_ON));
 743                 }
 744         }
 745         mutex_unlock(&hw->phy_mutex);
 746 }
 747
 748 /* blink LED's for finding board */
 749 static int skge_phys_id(struct net_device *dev, u32 data)
 750 {
 751         struct skge_port *skge = netdev_priv(dev);
 752         unsigned long ms;
 753         enum led_mode mode = LED_MODE_TST;
 754
 755         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
 756                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT / HZ) * 1000;
 757         else
 758                 ms = data * 1000;
 759
 760         while (ms > 0) {
 761                 skge_led(skge, mode);
 762                 mode ^= LED_MODE_TST;
 763
 764                 if (msleep_interruptible(BLINK_MS))
 765                         break;
 766                 ms -= BLINK_MS;
 767         }
 768
 769         /* back to regular LED state */
 770         skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
 771
 772         return 0;
 773 }
 774
 775 static const struct ethtool_ops skge_ethtool_ops = {
 776         .get_settings   = skge_get_settings,
 777         .set_settings   = skge_set_settings,
 778         .get_drvinfo    = skge_get_drvinfo,
 779         .get_regs_len   = skge_get_regs_len,
 780         .get_regs       = skge_get_regs,
 781         .get_wol        = skge_get_wol,
 782         .set_wol        = skge_set_wol,
 783         .get_msglevel   = skge_get_msglevel,
 784         .set_msglevel   = skge_set_msglevel,
 785         .nway_reset     = skge_nway_reset,
 786         .get_link       = ethtool_op_get_link,
 787         .get_ringparam  = skge_get_ring_param,
 788         .set_ringparam  = skge_set_ring_param,
 789         .get_pauseparam = skge_get_pauseparam,
 790         .set_pauseparam = skge_set_pauseparam,
 791         .get_coalesce   = skge_get_coalesce,
 792         .set_coalesce   = skge_set_coalesce,
 793         .get_sg         = ethtool_op_get_sg,
 794         .set_sg         = skge_set_sg,
 795         .get_tx_csum    = ethtool_op_get_tx_csum,
 796         .set_tx_csum    = skge_set_tx_csum,
 797         .get_rx_csum    = skge_get_rx_csum,
 798         .set_rx_csum    = skge_set_rx_csum,
 799         .get_strings    = skge_get_strings,
 800         .phys_id        = skge_phys_id,
 801         .get_stats_count = skge_get_stats_count,
 802         .get_ethtool_stats = skge_get_ethtool_stats,
 803         .get_perm_addr  = ethtool_op_get_perm_addr,
 804 };
 805
 806 /*
 807  * Allocate ring elements and chain them together
 808  * One-to-one association of board descriptors with ring elements
 809  */
 810 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u32 base)
 811 {
 812         struct skge_tx_desc *d;
 813         struct skge_element *e;
 814         int i;
 815
 816         ring->start = kcalloc(ring->count, sizeof(*e), GFP_KERNEL);
 817         if (!ring->start)
 818                 return -ENOMEM;
 819
 820         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
 821                 e->desc = d;
 822                 if (i == ring->count - 1) {
 823                         e->next = ring->start;
 824                         d->next_offset = base;
 825                 } else {
 826                         e->next = e + 1;
 827                         d->next_offset = base + (i+1) * sizeof(*d);
 828                 }
 829         }
 830         ring->to_use = ring->to_clean = ring->start;
 831
 832         return 0;
 833 }
 834
 835 /* Allocate and setup a new buffer for receiving */
 836 static void skge_rx_setup(struct skge_port *skge, struct skge_element *e,
 837                           struct sk_buff *skb, unsigned int bufsize)
 838 {
 839         struct skge_rx_desc *rd = e->desc;
 840         u64 map;
 841
 842         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
 843                              PCI_DMA_FROMDEVICE);
 844
 845         rd->dma_lo = map;
 846         rd->dma_hi = map >> 32;
 847         e->skb = skb;
 848         rd->csum1_start = ETH_HLEN;
 849         rd->csum2_start = ETH_HLEN;
 850         rd->csum1 = 0;
 851         rd->csum2 = 0;
 852
 853         wmb();
 854
 855         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 856         pci_unmap_addr_set(e, mapaddr, map);
 857         pci_unmap_len_set(e, maplen, bufsize);
 858 }
 859
 860 /* Resume receiving using existing skb,
 861  * Note: DMA address is not changed by chip.
 862  *       MTU not changed while receiver active.
 863  */
 864 static inline void skge_rx_reuse(struct skge_element *e, unsigned int size)
 865 {
 866         struct skge_rx_desc *rd = e->desc;
 867
 868         rd->csum2 = 0;
 869         rd->csum2_start = ETH_HLEN;
 870
 871         wmb();
 872
 873         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
 874 }
 875
 876
 877 /* Free all  buffers in receive ring, assumes receiver stopped */
 878 static void skge_rx_clean(struct skge_port *skge)
 879 {
 880         struct skge_hw *hw = skge->hw;
 881         struct skge_ring *ring = &skge->rx_ring;
 882         struct skge_element *e;
 883
 884         e = ring->start;
 885         do {
 886                 struct skge_rx_desc *rd = e->desc;
 887                 rd->control = 0;
 888                 if (e->skb) {
 889                         pci_unmap_single(hw->pdev,
 890                                          pci_unmap_addr(e, mapaddr),
 891                                          pci_unmap_len(e, maplen),
 892                                          PCI_DMA_FROMDEVICE);
 893                         dev_kfree_skb(e->skb);
 894                         e->skb = NULL;
 895                 }
 896         } while ((e = e->next) != ring->start);
 897 }
 898
 899
 900 /* Allocate buffers for receive ring
 901  * For receive:  to_clean is next received frame.
 902  */
 903 static int skge_rx_fill(struct net_device *dev)
 904 {
 905         struct skge_port *skge = netdev_priv(dev);
 906         struct skge_ring *ring = &skge->rx_ring;
 907         struct skge_element *e;
 908
 909         e = ring->start;
 910         do {
 911                 struct sk_buff *skb;
 912
 913                 skb = __netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN,
 914                                          GFP_KERNEL);
 915                 if (!skb)
 916                         return -ENOMEM;
 917
 918                 skb_reserve(skb, NET_IP_ALIGN);
 919                 skge_rx_setup(skge, e, skb, skge->rx_buf_size);
 920         } while ( (e = e->next) != ring->start);
 921
 922         ring->to_clean = ring->start;
 923         return 0;
 924 }
 925
 926 static const char *skge_pause(enum pause_status status)
 927 {
 928         switch(status) {
 929         case FLOW_STAT_NONE:
 930                 return "none";
 931         case FLOW_STAT_REM_SEND:
 932                 return "rx only";
 933         case FLOW_STAT_LOC_SEND:
 934                 return "tx_only";
 935         case FLOW_STAT_SYMMETRIC:               /* Both station may send PAUSE */
 936                 return "both";
 937         default:
 938                 return "indeterminated";
 939         }
 940 }
 941
 942
 943 static void skge_link_up(struct skge_port *skge)
 944 {
 945         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
 946                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
 947
 948         netif_carrier_on(skge->netdev);
 949         netif_wake_queue(skge->netdev);
 950
 951         if (netif_msg_link(skge)) {
 952                 printk(KERN_INFO PFX
 953                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
 954                        skge->netdev->name, skge->speed,
 955                        skge->duplex == DUPLEX_FULL ? "full" : "half",
 956                        skge_pause(skge->flow_status));
 957         }
 958 }
 959
 960 static void skge_link_down(struct skge_port *skge)
 961 {
 962         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
 963         netif_carrier_off(skge->netdev);
 964         netif_stop_queue(skge->netdev);
 965
 966         if (netif_msg_link(skge))
 967                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
 968 }
 969
 970
 971 static void xm_link_down(struct skge_hw *hw, int port)
 972 {
 973         struct net_device *dev = hw->dev[port];
 974         struct skge_port *skge = netdev_priv(dev);
 975         u16 cmd, msk;
 976
 977         if (hw->phy_type == SK_PHY_XMAC) {
 978                 msk = xm_read16(hw, port, XM_IMSK);
 979                 msk |= XM_IS_INP_ASS | XM_IS_LIPA_RC | XM_IS_RX_PAGE | XM_IS_AND;
 980                 xm_write16(hw, port, XM_IMSK, msk);
 981         }
 982
 983         cmd = xm_read16(hw, port, XM_MMU_CMD);
 984         cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
 985         xm_write16(hw, port, XM_MMU_CMD, cmd);
 986         /* dummy read to ensure writing */
 987         (void) xm_read16(hw, port, XM_MMU_CMD);
 988
 989         if (netif_carrier_ok(dev))
 990                 skge_link_down(skge);
 991 }
 992
 993 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
 994 {
 995         int i;
 996
 997         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 998         *val = xm_read16(hw, port, XM_PHY_DATA);
 999
1000         if (hw->phy_type == SK_PHY_XMAC)
1001                 goto ready;
1002
1003         for (i = 0; i < PHY_RETRIES; i++) {
1004                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
1005                         goto ready;
1006                 udelay(1);
1007         }
1008
1009         return -ETIMEDOUT;
1010  ready:
1011         *val = xm_read16(hw, port, XM_PHY_DATA);
1012
1013         return 0;
1014 }
1015
1016 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
1017 {
1018         u16 v = 0;
1019         if (__xm_phy_read(hw, port, reg, &v))
1020                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
1021                        hw->dev[port]->name);
1022         return v;
1023 }
1024
1025 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1026 {
1027         int i;
1028
1029         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
1030         for (i = 0; i < PHY_RETRIES; i++) {
1031                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
1032                         goto ready;
1033                 udelay(1);
1034         }
1035         return -EIO;
1036
1037  ready:
1038         xm_write16(hw, port, XM_PHY_DATA, val);
1039         for (i = 0; i < PHY_RETRIES; i++) {
1040                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
1041                         return 0;
1042                 udelay(1);
1043         }
1044         return -ETIMEDOUT;
1045 }
1046
1047 static void genesis_init(struct skge_hw *hw)
1048 {
1049         /* set blink source counter */
1050         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
1051         skge_write8(hw, B2_BSC_CTRL, BSC_START);
1052
1053         /* configure mac arbiter */
1054         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1055
1056         /* configure mac arbiter timeout values */
1057         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
1058         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
1059         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
1060         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
1061
1062         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1063         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1064         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1065         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1066
1067         /* configure packet arbiter timeout */
1068         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
1069         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
1070         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
1071         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
1072         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
1073 }
1074
1075 static void genesis_reset(struct skge_hw *hw, int port)
1076 {
1077         const u8 zero[8]  = { 0 };
1078
1079         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1080
1081         /* reset the statistics module */
1082         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
1083         xm_write16(hw, port, XM_IMSK, 0xffff);  /* disable XMAC IRQs */
1084         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
1085         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
1086         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
1087
1088         /* disable Broadcom PHY IRQ */
1089         if (hw->phy_type == SK_PHY_BCOM)
1090                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
1091
1092         xm_outhash(hw, port, XM_HSM, zero);
1093 }
1094
1095
1096 /* Convert mode to MII values  */
1097 static const u16 phy_pause_map[] = {
1098         [FLOW_MODE_NONE] =      0,
1099         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
1100         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
1101         [FLOW_MODE_SYM_OR_REM]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
1102 };
1103
1104 /* special defines for FIBER (88E1011S only) */
1105 static const u16 fiber_pause_map[] = {
1106         [FLOW_MODE_NONE]        = PHY_X_P_NO_PAUSE,
1107         [FLOW_MODE_LOC_SEND]    = PHY_X_P_ASYM_MD,
1108         [FLOW_MODE_SYMMETRIC]   = PHY_X_P_SYM_MD,
1109         [FLOW_MODE_SYM_OR_REM]  = PHY_X_P_BOTH_MD,
1110 };
1111
1112
1113 /* Check status of Broadcom phy link */
1114 static void bcom_check_link(struct skge_hw *hw, int port)
1115 {
1116         struct net_device *dev = hw->dev[port];
1117         struct skge_port *skge = netdev_priv(dev);
1118         u16 status;
1119
1120         /* read twice because of latch */
1121         (void) xm_phy_read(hw, port, PHY_BCOM_STAT);
1122         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
1123
1124         if ((status & PHY_ST_LSYNC) == 0) {
1125                 xm_link_down(hw, port);
1126                 return;
1127         }
1128
1129         if (skge->autoneg == AUTONEG_ENABLE) {
1130                 u16 lpa, aux;
1131
1132                 if (!(status & PHY_ST_AN_OVER))
1133                         return;
1134
1135                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1136                 if (lpa & PHY_B_AN_RF) {
1137                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1138                                dev->name);
1139                         return;
1140                 }
1141
1142                 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1143
1144                 /* Check Duplex mismatch */
1145                 switch (aux & PHY_B_AS_AN_RES_MSK) {
1146                 case PHY_B_RES_1000FD:
1147                         skge->duplex = DUPLEX_FULL;
1148                         break;
1149                 case PHY_B_RES_1000HD:
1150                         skge->duplex = DUPLEX_HALF;
1151                         break;
1152                 default:
1153                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1154                                dev->name);
1155                         return;
1156                 }
1157
1158                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1159                 switch (aux & PHY_B_AS_PAUSE_MSK) {
1160                 case PHY_B_AS_PAUSE_MSK:
1161                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1162                         break;
1163                 case PHY_B_AS_PRR:
1164                         skge->flow_status = FLOW_STAT_REM_SEND;
1165                         break;
1166                 case PHY_B_AS_PRT:
1167                         skge->flow_status = FLOW_STAT_LOC_SEND;
1168                         break;
1169                 default:
1170                         skge->flow_status = FLOW_STAT_NONE;
1171                 }
1172                 skge->speed = SPEED_1000;
1173         }
1174
1175         if (!netif_carrier_ok(dev))
1176                 genesis_link_up(skge);
1177 }
1178
1179 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1180  * Phy on for 100 or 10Mbit operation
1181  */
1182 static void bcom_phy_init(struct skge_port *skge)
1183 {
1184         struct skge_hw *hw = skge->hw;
1185         int port = skge->port;
1186         int i;
1187         u16 id1, r, ext, ctl;
1188
1189         /* magic workaround patterns for Broadcom */
1190         static const struct {
1191                 u16 reg;
1192                 u16 val;
1193         } A1hack[] = {
1194                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1195                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1196                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1197                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1198         }, C0hack[] = {
1199                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1200                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1201         };
1202
1203         /* read Id from external PHY (all have the same address) */
1204         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1205
1206         /* Optimize MDIO transfer by suppressing preamble. */
1207         r = xm_read16(hw, port, XM_MMU_CMD);
1208         r |=  XM_MMU_NO_PRE;
1209         xm_write16(hw, port, XM_MMU_CMD,r);
1210
1211         switch (id1) {
1212         case PHY_BCOM_ID1_C0:
1213                 /*
1214                  * Workaround BCOM Errata for the C0 type.
1215                  * Write magic patterns to reserved registers.
1216                  */
1217                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1218                         xm_phy_write(hw, port,
1219                                      C0hack[i].reg, C0hack[i].val);
1220
1221                 break;
1222         case PHY_BCOM_ID1_A1:
1223                 /*
1224                  * Workaround BCOM Errata for the A1 type.
1225                  * Write magic patterns to reserved registers.
1226                  */
1227                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1228                         xm_phy_write(hw, port,
1229                                      A1hack[i].reg, A1hack[i].val);
1230                 break;
1231         }
1232
1233         /*
1234          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1235          * Disable Power Management after reset.
1236          */
1237         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1238         r |= PHY_B_AC_DIS_PM;
1239         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1240
1241         /* Dummy read */
1242         xm_read16(hw, port, XM_ISRC);
1243
1244         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1245         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1246
1247         if (skge->autoneg == AUTONEG_ENABLE) {
1248                 /*
1249                  * Workaround BCOM Errata #1 for the C5 type.
1250                  * 1000Base-T Link Acquisition Failure in Slave Mode
1251                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1252                  */
1253                 u16 adv = PHY_B_1000C_RD;
1254                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1255                         adv |= PHY_B_1000C_AHD;
1256                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1257                         adv |= PHY_B_1000C_AFD;
1258                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1259
1260                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1261         } else {
1262                 if (skge->duplex == DUPLEX_FULL)
1263                         ctl |= PHY_CT_DUP_MD;
1264                 /* Force to slave */
1265                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1266         }
1267
1268         /* Set autonegotiation pause parameters */
1269         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1270                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1271
1272         /* Handle Jumbo frames */
1273         if (hw->dev[port]->mtu > ETH_DATA_LEN) {
1274                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1275                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1276
1277                 ext |= PHY_B_PEC_HIGH_LA;
1278
1279         }
1280
1281         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1282         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1283
1284         /* Use link status change interrupt */
1285         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1286 }
1287
1288 static void xm_phy_init(struct skge_port *skge)
1289 {
1290         struct skge_hw *hw = skge->hw;
1291         int port = skge->port;
1292         u16 ctrl = 0;
1293
1294         if (skge->autoneg == AUTONEG_ENABLE) {
1295                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1296                         ctrl |= PHY_X_AN_HD;
1297                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1298                         ctrl |= PHY_X_AN_FD;
1299
1300                 ctrl |= fiber_pause_map[skge->flow_control];
1301
1302                 xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl);
1303
1304                 /* Restart Auto-negotiation */
1305                 ctrl = PHY_CT_ANE | PHY_CT_RE_CFG;
1306         } else {
1307                 /* Set DuplexMode in Config register */
1308                 if (skge->duplex == DUPLEX_FULL)
1309                         ctrl |= PHY_CT_DUP_MD;
1310                 /*
1311                  * Do NOT enable Auto-negotiation here. This would hold
1312                  * the link down because no IDLEs are transmitted
1313                  */
1314         }
1315
1316         xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl);
1317
1318         /* Poll PHY for status changes */
1319         schedule_delayed_work(&skge->link_thread, LINK_HZ);
1320 }
1321
1322 static void xm_check_link(struct net_device *dev)
1323 {
1324         struct skge_port *skge = netdev_priv(dev);
1325         struct skge_hw *hw = skge->hw;
1326         int port = skge->port;
1327         u16 status;
1328
1329         /* read twice because of latch */
1330         (void) xm_phy_read(hw, port, PHY_XMAC_STAT);
1331         status = xm_phy_read(hw, port, PHY_XMAC_STAT);
1332
1333         if ((status & PHY_ST_LSYNC) == 0) {
1334                 xm_link_down(hw, port);
1335                 return;
1336         }
1337
1338         if (skge->autoneg == AUTONEG_ENABLE) {
1339                 u16 lpa, res;
1340
1341                 if (!(status & PHY_ST_AN_OVER))
1342                         return;
1343
1344                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1345                 if (lpa & PHY_B_AN_RF) {
1346                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1347                                dev->name);
1348                         return;
1349                 }
1350
1351                 res = xm_phy_read(hw, port, PHY_XMAC_RES_ABI);
1352
1353                 /* Check Duplex mismatch */
1354                 switch (res & (PHY_X_RS_HD | PHY_X_RS_FD)) {
1355                 case PHY_X_RS_FD:
1356                         skge->duplex = DUPLEX_FULL;
1357                         break;
1358                 case PHY_X_RS_HD:
1359                         skge->duplex = DUPLEX_HALF;
1360                         break;
1361                 default:
1362                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1363                                dev->name);
1364                         return;
1365                 }
1366
1367                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1368                 if ((skge->flow_control == FLOW_MODE_SYMMETRIC ||
1369                      skge->flow_control == FLOW_MODE_SYM_OR_REM) &&
1370                     (lpa & PHY_X_P_SYM_MD))
1371                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1372                 else if (skge->flow_control == FLOW_MODE_SYM_OR_REM &&
1373                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_ASYM_MD)
1374                         /* Enable PAUSE receive, disable PAUSE transmit */
1375                         skge->flow_status  = FLOW_STAT_REM_SEND;
1376                 else if (skge->flow_control == FLOW_MODE_LOC_SEND &&
1377                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_BOTH_MD)
1378                         /* Disable PAUSE receive, enable PAUSE transmit */
1379                         skge->flow_status = FLOW_STAT_LOC_SEND;
1380                 else
1381                         skge->flow_status = FLOW_STAT_NONE;
1382
1383                 skge->speed = SPEED_1000;
1384         }
1385
1386         if (!netif_carrier_ok(dev))
1387                 genesis_link_up(skge);
1388 }
1389
1390 /* Poll to check for link coming up.
1391  * Since internal PHY is wired to a level triggered pin, can't
1392  * get an interrupt when carrier is detected.
1393  */
1394 static void xm_link_timer(struct work_struct *work)
1395 {
1396         struct skge_port *skge =
1397                 container_of(work, struct skge_port, link_thread.work);
1398         struct net_device *dev = skge->netdev;
1399         struct skge_hw *hw = skge->hw;
1400         int port = skge->port;
1401
1402         if (!netif_running(dev))
1403                 return;
1404
1405         if (netif_carrier_ok(dev)) {
1406                 xm_read16(hw, port, XM_ISRC);
1407                 if (!(xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS))
1408                         goto nochange;
1409         } else {
1410                 if (xm_read32(hw, port, XM_GP_PORT) & XM_GP_INP_ASS)
1411                         goto nochange;
1412                 xm_read16(hw, port, XM_ISRC);
1413                 if (xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS)
1414                         goto nochange;
1415         }
1416
1417         mutex_lock(&hw->phy_mutex);
1418         xm_check_link(dev);
1419         mutex_unlock(&hw->phy_mutex);
1420
1421 nochange:
1422         if (netif_running(dev))
1423                 schedule_delayed_work(&skge->link_thread, LINK_HZ);
1424 }
1425
1426 static void genesis_mac_init(struct skge_hw *hw, int port)
1427 {
1428         struct net_device *dev = hw->dev[port];
1429         struct skge_port *skge = netdev_priv(dev);
1430         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1431         int i;
1432         u32 r;
1433         const u8 zero[6]  = { 0 };
1434
1435         for (i = 0; i < 10; i++) {
1436                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
1437                              MFF_SET_MAC_RST);
1438                 if (skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST)
1439                         goto reset_ok;
1440                 udelay(1);
1441         }
1442
1443         printk(KERN_WARNING PFX "%s: genesis reset failed\n", dev->name);
1444
1445  reset_ok:
1446         /* Unreset the XMAC. */
1447         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1448
1449         /*
1450          * Perform additional initialization for external PHYs,
1451          * namely for the 1000baseTX cards that use the XMAC's
1452          * GMII mode.
1453          */
1454         if (hw->phy_type != SK_PHY_XMAC) {
1455                 /* Take external Phy out of reset */
1456                 r = skge_read32(hw, B2_GP_IO);
1457                 if (port == 0)
1458                         r |= GP_DIR_0|GP_IO_0;
1459                 else
1460                         r |= GP_DIR_2|GP_IO_2;
1461
1462                 skge_write32(hw, B2_GP_IO, r);
1463
1464                 /* Enable GMII interface */
1465                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1466         }
1467
1468
1469         switch(hw->phy_type) {
1470         case SK_PHY_XMAC:
1471                 xm_phy_init(skge);
1472                 break;
1473         case SK_PHY_BCOM:
1474                 bcom_phy_init(skge);
1475                 bcom_check_link(hw, port);
1476         }
1477
1478         /* Set Station Address */
1479         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1480
1481         /* We don't use match addresses so clear */
1482         for (i = 1; i < 16; i++)
1483                 xm_outaddr(hw, port, XM_EXM(i), zero);
1484
1485         /* Clear MIB counters */
1486         xm_write16(hw, port, XM_STAT_CMD,
1487                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1488         /* Clear two times according to Errata #3 */
1489         xm_write16(hw, port, XM_STAT_CMD,
1490                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1491
1492         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1493         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1494
1495         /* We don't need the FCS appended to the packet. */
1496         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1497         if (jumbo)
1498                 r |= XM_RX_BIG_PK_OK;
1499
1500         if (skge->duplex == DUPLEX_HALF) {
1501                 /*
1502                  * If in manual half duplex mode the other side might be in
1503                  * full duplex mode, so ignore if a carrier extension is not seen
1504                  * on frames received
1505                  */
1506                 r |= XM_RX_DIS_CEXT;
1507         }
1508         xm_write16(hw, port, XM_RX_CMD, r);
1509
1510
1511         /* We want short frames padded to 60 bytes. */
1512         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1513
1514         /*
1515          * Bump up the transmit threshold. This helps hold off transmit
1516          * underruns when we're blasting traffic from both ports at once.
1517          */
1518         xm_write16(hw, port, XM_TX_THR, 512);
1519
1520         /*
1521          * Enable the reception of all error frames. This is is
1522          * a necessary evil due to the design of the XMAC. The
1523          * XMAC's receive FIFO is only 8K in size, however jumbo
1524          * frames can be up to 9000 bytes in length. When bad
1525          * frame filtering is enabled, the XMAC's RX FIFO operates
1526          * in 'store and forward' mode. For this to work, the
1527          * entire frame has to fit into the FIFO, but that means
1528          * that jumbo frames larger than 8192 bytes will be
1529          * truncated. Disabling all bad frame filtering causes
1530          * the RX FIFO to operate in streaming mode, in which
1531          * case the XMAC will start transferring frames out of the
1532          * RX FIFO as soon as the FIFO threshold is reached.
1533          */
1534         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1535
1536
1537         /*
1538          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1539          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1540          *        and 'Octets Rx OK Hi Cnt Ov'.
1541          */
1542         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1543
1544         /*
1545          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1546          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1547          *        and 'Octets Tx OK Hi Cnt Ov'.
1548          */
1549         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1550
1551         /* Configure MAC arbiter */
1552         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1553
1554         /* configure timeout values */
1555         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1556         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1557         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1558         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1559
1560         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1561         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1562         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1563         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1564
1565         /* Configure Rx MAC FIFO */
1566         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1567         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1568         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1569
1570         /* Configure Tx MAC FIFO */
1571         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1572         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1573         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1574
1575         if (jumbo) {
1576                 /* Enable frame flushing if jumbo frames used */
1577                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1578         } else {
1579                 /* enable timeout timers if normal frames */
1580                 skge_write16(hw, B3_PA_CTRL,
1581                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1582         }
1583 }
1584
1585 static void genesis_stop(struct skge_port *skge)
1586 {
1587         struct skge_hw *hw = skge->hw;
1588         int port = skge->port;
1589         u32 reg;
1590
1591         genesis_reset(hw, port);
1592
1593         /* Clear Tx packet arbiter timeout IRQ */
1594         skge_write16(hw, B3_PA_CTRL,
1595                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1596
1597         /*
1598          * If the transfer sticks at the MAC the STOP command will not
1599          * terminate if we don't flush the XMAC's transmit FIFO !
1600          */
1601         xm_write32(hw, port, XM_MODE,
1602                         xm_read32(hw, port, XM_MODE)|XM_MD_FTF);
1603
1604
1605         /* Reset the MAC */
1606         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1607
1608         /* For external PHYs there must be special handling */
1609         if (hw->phy_type != SK_PHY_XMAC) {
1610                 reg = skge_read32(hw, B2_GP_IO);
1611                 if (port == 0) {
1612                         reg |= GP_DIR_0;
1613                         reg &= ~GP_IO_0;
1614                 } else {
1615                         reg |= GP_DIR_2;
1616                         reg &= ~GP_IO_2;
1617                 }
1618                 skge_write32(hw, B2_GP_IO, reg);
1619                 skge_read32(hw, B2_GP_IO);
1620         }
1621
1622         xm_write16(hw, port, XM_MMU_CMD,
1623                         xm_read16(hw, port, XM_MMU_CMD)
1624                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1625
1626         xm_read16(hw, port, XM_MMU_CMD);
1627 }
1628
1629
1630 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1631 {
1632         struct skge_hw *hw = skge->hw;
1633         int port = skge->port;
1634         int i;
1635         unsigned long timeout = jiffies + HZ;
1636
1637         xm_write16(hw, port,
1638                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1639
1640         /* wait for update to complete */
1641         while (xm_read16(hw, port, XM_STAT_CMD)
1642                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1643                 if (time_after(jiffies, timeout))
1644                         break;
1645                 udelay(10);
1646         }
1647
1648         /* special case for 64 bit octet counter */
1649         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1650                 | xm_read32(hw, port, XM_TXO_OK_LO);
1651         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1652                 | xm_read32(hw, port, XM_RXO_OK_LO);
1653
1654         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1655                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1656 }
1657
1658 static void genesis_mac_intr(struct skge_hw *hw, int port)
1659 {
1660         struct skge_port *skge = netdev_priv(hw->dev[port]);
1661         u16 status = xm_read16(hw, port, XM_ISRC);
1662
1663         if (netif_msg_intr(skge))
1664                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1665                        skge->netdev->name, status);
1666
1667         if (hw->phy_type == SK_PHY_XMAC &&
1668             (status & (XM_IS_INP_ASS | XM_IS_LIPA_RC)))
1669                 xm_link_down(hw, port);
1670
1671         if (status & XM_IS_TXF_UR) {
1672                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1673                 ++skge->net_stats.tx_fifo_errors;
1674         }
1675         if (status & XM_IS_RXF_OV) {
1676                 xm_write32(hw, port, XM_MODE, XM_MD_FRF);
1677                 ++skge->net_stats.rx_fifo_errors;
1678         }
1679 }
1680
1681 static void genesis_link_up(struct skge_port *skge)
1682 {
1683         struct skge_hw *hw = skge->hw;
1684         int port = skge->port;
1685         u16 cmd, msk;
1686         u32 mode;
1687
1688         cmd = xm_read16(hw, port, XM_MMU_CMD);
1689
1690         /*
1691          * enabling pause frame reception is required for 1000BT
1692          * because the XMAC is not reset if the link is going down
1693          */
1694         if (skge->flow_status == FLOW_STAT_NONE ||
1695             skge->flow_status == FLOW_STAT_LOC_SEND)
1696                 /* Disable Pause Frame Reception */
1697                 cmd |= XM_MMU_IGN_PF;
1698         else
1699                 /* Enable Pause Frame Reception */
1700                 cmd &= ~XM_MMU_IGN_PF;
1701
1702         xm_write16(hw, port, XM_MMU_CMD, cmd);
1703
1704         mode = xm_read32(hw, port, XM_MODE);
1705         if (skge->flow_status== FLOW_STAT_SYMMETRIC ||
1706             skge->flow_status == FLOW_STAT_LOC_SEND) {
1707                 /*
1708                  * Configure Pause Frame Generation
1709                  * Use internal and external Pause Frame Generation.
1710                  * Sending pause frames is edge triggered.
1711                  * Send a Pause frame with the maximum pause time if
1712                  * internal oder external FIFO full condition occurs.
1713                  * Send a zero pause time frame to re-start transmission.
1714                  */
1715                 /* XM_PAUSE_DA = '010000C28001' (default) */
1716                 /* XM_MAC_PTIME = 0xffff (maximum) */
1717                 /* remember this value is defined in big endian (!) */
1718                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1719
1720                 mode |= XM_PAUSE_MODE;
1721                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1722         } else {
1723                 /*
1724                  * disable pause frame generation is required for 1000BT
1725                  * because the XMAC is not reset if the link is going down
1726                  */
1727                 /* Disable Pause Mode in Mode Register */
1728                 mode &= ~XM_PAUSE_MODE;
1729
1730                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1731         }
1732
1733         xm_write32(hw, port, XM_MODE, mode);
1734         msk = XM_DEF_MSK;
1735         if (hw->phy_type != SK_PHY_XMAC)
1736                 msk |= XM_IS_INP_ASS;   /* disable GP0 interrupt bit */
1737
1738         xm_write16(hw, port, XM_IMSK, msk);
1739         xm_read16(hw, port, XM_ISRC);
1740
1741         /* get MMU Command Reg. */
1742         cmd = xm_read16(hw, port, XM_MMU_CMD);
1743         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1744                 cmd |= XM_MMU_GMII_FD;
1745
1746         /*
1747          * Workaround BCOM Errata (#10523) for all BCom Phys
1748          * Enable Power Management after link up
1749          */
1750         if (hw->phy_type == SK_PHY_BCOM) {
1751                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1752                              xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1753                              & ~PHY_B_AC_DIS_PM);
1754                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1755         }
1756
1757         /* enable Rx/Tx */
1758         xm_write16(hw, port, XM_MMU_CMD,
1759                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1760         skge_link_up(skge);
1761 }
1762
1763
1764 static inline void bcom_phy_intr(struct skge_port *skge)
1765 {
1766         struct skge_hw *hw = skge->hw;
1767         int port = skge->port;
1768         u16 isrc;
1769
1770         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1771         if (netif_msg_intr(skge))
1772                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x\n",
1773                        skge->netdev->name, isrc);
1774
1775         if (isrc & PHY_B_IS_PSE)
1776                 printk(KERN_ERR PFX "%s: uncorrectable pair swap error\n",
1777                        hw->dev[port]->name);
1778
1779         /* Workaround BCom Errata:
1780          *      enable and disable loopback mode if "NO HCD" occurs.
1781          */
1782         if (isrc & PHY_B_IS_NO_HDCL) {
1783                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1784                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1785                                   ctrl | PHY_CT_LOOP);
1786                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1787                                   ctrl & ~PHY_CT_LOOP);
1788         }
1789
1790         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1791                 bcom_check_link(hw, port);
1792
1793 }
1794
1795 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1796 {
1797         int i;
1798
1799         gma_write16(hw, port, GM_SMI_DATA, val);
1800         gma_write16(hw, port, GM_SMI_CTRL,
1801                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1802         for (i = 0; i < PHY_RETRIES; i++) {
1803                 udelay(1);
1804
1805                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1806                         return 0;
1807         }
1808
1809         printk(KERN_WARNING PFX "%s: phy write timeout\n",
1810                hw->dev[port]->name);
1811         return -EIO;
1812 }
1813
1814 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1815 {
1816         int i;
1817
1818         gma_write16(hw, port, GM_SMI_CTRL,
1819                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1820                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1821
1822         for (i = 0; i < PHY_RETRIES; i++) {
1823                 udelay(1);
1824                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1825                         goto ready;
1826         }
1827
1828         return -ETIMEDOUT;
1829  ready:
1830         *val = gma_read16(hw, port, GM_SMI_DATA);
1831         return 0;
1832 }
1833
1834 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1835 {
1836         u16 v = 0;
1837         if (__gm_phy_read(hw, port, reg, &v))
1838                 printk(KERN_WARNING PFX "%s: phy read timeout\n",
1839                hw->dev[port]->name);
1840         return v;
1841 }
1842
1843 /* Marvell Phy Initialization */
1844 static void yukon_init(struct skge_hw *hw, int port)
1845 {
1846         struct skge_port *skge = netdev_priv(hw->dev[port]);
1847         u16 ctrl, ct1000, adv;
1848
1849         if (skge->autoneg == AUTONEG_ENABLE) {
1850                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1851
1852                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1853                           PHY_M_EC_MAC_S_MSK);
1854                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1855
1856                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1857
1858                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1859         }
1860
1861         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1862         if (skge->autoneg == AUTONEG_DISABLE)
1863                 ctrl &= ~PHY_CT_ANE;
1864
1865         ctrl |= PHY_CT_RESET;
1866         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1867
1868         ctrl = 0;
1869         ct1000 = 0;
1870         adv = PHY_AN_CSMA;
1871
1872         if (skge->autoneg == AUTONEG_ENABLE) {
1873                 if (hw->copper) {
1874                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1875                                 ct1000 |= PHY_M_1000C_AFD;
1876                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1877                                 ct1000 |= PHY_M_1000C_AHD;
1878                         if (skge->advertising & ADVERTISED_100baseT_Full)
1879                                 adv |= PHY_M_AN_100_FD;
1880                         if (skge->advertising & ADVERTISED_100baseT_Half)
1881                                 adv |= PHY_M_AN_100_HD;
1882                         if (skge->advertising & ADVERTISED_10baseT_Full)
1883                                 adv |= PHY_M_AN_10_FD;
1884                         if (skge->advertising & ADVERTISED_10baseT_Half)
1885                                 adv |= PHY_M_AN_10_HD;
1886
1887                         /* Set Flow-control capabilities */
1888                         adv |= phy_pause_map[skge->flow_control];
1889                 } else {
1890                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1891                                 adv |= PHY_M_AN_1000X_AFD;
1892                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1893                                 adv |= PHY_M_AN_1000X_AHD;
1894
1895                         adv |= fiber_pause_map[skge->flow_control];
1896                 }
1897
1898                 /* Restart Auto-negotiation */
1899                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1900         } else {
1901                 /* forced speed/duplex settings */
1902                 ct1000 = PHY_M_1000C_MSE;
1903
1904                 if (skge->duplex == DUPLEX_FULL)
1905                         ctrl |= PHY_CT_DUP_MD;
1906
1907                 switch (skge->speed) {
1908                 case SPEED_1000:
1909                         ctrl |= PHY_CT_SP1000;
1910                         break;
1911                 case SPEED_100:
1912                         ctrl |= PHY_CT_SP100;
1913                         break;
1914                 }
1915
1916                 ctrl |= PHY_CT_RESET;
1917         }
1918
1919         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1920
1921         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1922         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1923
1924         /* Enable phy interrupt on autonegotiation complete (or link up) */
1925         if (skge->autoneg == AUTONEG_ENABLE)
1926                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
1927         else
1928                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1929 }
1930
1931 static void yukon_reset(struct skge_hw *hw, int port)
1932 {
1933         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1934         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1935         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1936         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1937         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1938
1939         gma_write16(hw, port, GM_RX_CTRL,
1940                          gma_read16(hw, port, GM_RX_CTRL)
1941                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1942 }
1943
1944 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
1945 static int is_yukon_lite_a0(struct skge_hw *hw)
1946 {
1947         u32 reg;
1948         int ret;
1949
1950         if (hw->chip_id != CHIP_ID_YUKON)
1951                 return 0;
1952
1953         reg = skge_read32(hw, B2_FAR);
1954         skge_write8(hw, B2_FAR + 3, 0xff);
1955         ret = (skge_read8(hw, B2_FAR + 3) != 0);
1956         skge_write32(hw, B2_FAR, reg);
1957         return ret;
1958 }
1959
1960 static void yukon_mac_init(struct skge_hw *hw, int port)
1961 {
1962         struct skge_port *skge = netdev_priv(hw->dev[port]);
1963         int i;
1964         u32 reg;
1965         const u8 *addr = hw->dev[port]->dev_addr;
1966
1967         /* WA code for COMA mode -- set PHY reset */
1968         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1969             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1970                 reg = skge_read32(hw, B2_GP_IO);
1971                 reg |= GP_DIR_9 | GP_IO_9;
1972                 skge_write32(hw, B2_GP_IO, reg);
1973         }
1974
1975         /* hard reset */
1976         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1977         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1978
1979         /* WA code for COMA mode -- clear PHY reset */
1980         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1981             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1982                 reg = skge_read32(hw, B2_GP_IO);
1983                 reg |= GP_DIR_9;
1984                 reg &= ~GP_IO_9;
1985                 skge_write32(hw, B2_GP_IO, reg);
1986         }
1987
1988         /* Set hardware config mode */
1989         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1990                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1991         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1992
1993         /* Clear GMC reset */
1994         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1995         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1996         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1997
1998         if (skge->autoneg == AUTONEG_DISABLE) {
1999                 reg = GM_GPCR_AU_ALL_DIS;
2000                 gma_write16(hw, port, GM_GP_CTRL,
2001                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
2002
2003                 switch (skge->speed) {
2004                 case SPEED_1000:
2005                         reg &= ~GM_GPCR_SPEED_100;
2006                         reg |= GM_GPCR_SPEED_1000;
2007                         break;
2008                 case SPEED_100:
2009                         reg &= ~GM_GPCR_SPEED_1000;
2010                         reg |= GM_GPCR_SPEED_100;
2011                         break;
2012                 case SPEED_10:
2013                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
2014                         break;
2015                 }
2016
2017                 if (skge->duplex == DUPLEX_FULL)
2018                         reg |= GM_GPCR_DUP_FULL;
2019         } else
2020                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
2021
2022         switch (skge->flow_control) {
2023         case FLOW_MODE_NONE:
2024                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2025                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
2026                 break;
2027         case FLOW_MODE_LOC_SEND:
2028                 /* disable Rx flow-control */
2029                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
2030                 break;
2031         case FLOW_MODE_SYMMETRIC:
2032         case FLOW_MODE_SYM_OR_REM:
2033                 /* enable Tx & Rx flow-control */
2034                 break;
2035         }
2036
2037         gma_write16(hw, port, GM_GP_CTRL, reg);
2038         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
2039
2040         yukon_init(hw, port);
2041
2042         /* MIB clear */
2043         reg = gma_read16(hw, port, GM_PHY_ADDR);
2044         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
2045
2046         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
2047                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
2048         gma_write16(hw, port, GM_PHY_ADDR, reg);
2049
2050         /* transmit control */
2051         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
2052
2053         /* receive control reg: unicast + multicast + no FCS  */
2054         gma_write16(hw, port, GM_RX_CTRL,
2055                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
2056
2057         /* transmit flow control */
2058         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
2059
2060         /* transmit parameter */
2061         gma_write16(hw, port, GM_TX_PARAM,
2062                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
2063                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
2064                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
2065
2066         /* serial mode register */
2067         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2068         if (hw->dev[port]->mtu > 1500)
2069                 reg |= GM_SMOD_JUMBO_ENA;
2070
2071         gma_write16(hw, port, GM_SERIAL_MODE, reg);
2072
2073         /* physical address: used for pause frames */
2074         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
2075         /* virtual address for data */
2076         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
2077
2078         /* enable interrupt mask for counter overflows */
2079         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
2080         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
2081         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
2082
2083         /* Initialize Mac Fifo */
2084
2085         /* Configure Rx MAC FIFO */
2086         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
2087         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
2088
2089         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
2090         if (is_yukon_lite_a0(hw))
2091                 reg &= ~GMF_RX_F_FL_ON;
2092
2093         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
2094         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
2095         /*
2096          * because Pause Packet Truncation in GMAC is not working
2097          * we have to increase the Flush Threshold to 64 bytes
2098          * in order to flush pause packets in Rx FIFO on Yukon-1
2099          */
2100         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
2101
2102         /* Configure Tx MAC FIFO */
2103         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
2104         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
2105 }
2106
2107 /* Go into power down mode */
2108 static void yukon_suspend(struct skge_hw *hw, int port)
2109 {
2110         u16 ctrl;
2111
2112         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2113         ctrl |= PHY_M_PC_POL_R_DIS;
2114         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
2115
2116         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2117         ctrl |= PHY_CT_RESET;
2118         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2119
2120         /* switch IEEE compatible power down mode on */
2121         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2122         ctrl |= PHY_CT_PDOWN;
2123         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2124 }
2125
2126 static void yukon_stop(struct skge_port *skge)
2127 {
2128         struct skge_hw *hw = skge->hw;
2129         int port = skge->port;
2130
2131         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
2132         yukon_reset(hw, port);
2133
2134         gma_write16(hw, port, GM_GP_CTRL,
2135                          gma_read16(hw, port, GM_GP_CTRL)
2136                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
2137         gma_read16(hw, port, GM_GP_CTRL);
2138
2139         yukon_suspend(hw, port);
2140
2141         /* set GPHY Control reset */
2142         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2143         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2144 }
2145
2146 static void yukon_get_stats(struct skge_port *skge, u64 *data)
2147 {
2148         struct skge_hw *hw = skge->hw;
2149         int port = skge->port;
2150         int i;
2151
2152         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2153                 | gma_read32(hw, port, GM_TXO_OK_LO);
2154         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2155                 | gma_read32(hw, port, GM_RXO_OK_LO);
2156
2157         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
2158                 data[i] = gma_read32(hw, port,
2159                                           skge_stats[i].gma_offset);
2160 }
2161
2162 static void yukon_mac_intr(struct skge_hw *hw, int port)
2163 {
2164         struct net_device *dev = hw->dev[port];
2165         struct skge_port *skge = netdev_priv(dev);
2166         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2167
2168         if (netif_msg_intr(skge))
2169                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
2170                        dev->name, status);
2171
2172         if (status & GM_IS_RX_FF_OR) {
2173                 ++skge->net_stats.rx_fifo_errors;
2174                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2175         }
2176
2177         if (status & GM_IS_TX_FF_UR) {
2178                 ++skge->net_stats.tx_fifo_errors;
2179                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2180         }
2181
2182 }
2183
2184 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
2185 {
2186         switch (aux & PHY_M_PS_SPEED_MSK) {
2187         case PHY_M_PS_SPEED_1000:
2188                 return SPEED_1000;
2189         case PHY_M_PS_SPEED_100:
2190                 return SPEED_100;
2191         default:
2192                 return SPEED_10;
2193         }
2194 }
2195
2196 static void yukon_link_up(struct skge_port *skge)
2197 {
2198         struct skge_hw *hw = skge->hw;
2199         int port = skge->port;
2200         u16 reg;
2201
2202         /* Enable Transmit FIFO Underrun */
2203         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
2204
2205         reg = gma_read16(hw, port, GM_GP_CTRL);
2206         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
2207                 reg |= GM_GPCR_DUP_FULL;
2208
2209         /* enable Rx/Tx */
2210         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2211         gma_write16(hw, port, GM_GP_CTRL, reg);
2212
2213         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2214         skge_link_up(skge);
2215 }
2216
2217 static void yukon_link_down(struct skge_port *skge)
2218 {
2219         struct skge_hw *hw = skge->hw;
2220         int port = skge->port;
2221         u16 ctrl;
2222
2223         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2224         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2225         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2226
2227         if (skge->flow_status == FLOW_STAT_REM_SEND) {
2228                 ctrl = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2229                 ctrl |= PHY_M_AN_ASP;
2230                 /* restore Asymmetric Pause bit */
2231                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, ctrl);
2232         }
2233
2234         skge_link_down(skge);
2235
2236         yukon_init(hw, port);
2237 }
2238
2239 static void yukon_phy_intr(struct skge_port *skge)
2240 {
2241         struct skge_hw *hw = skge->hw;
2242         int port = skge->port;
2243         const char *reason = NULL;
2244         u16 istatus, phystat;
2245
2246         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2247         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2248
2249         if (netif_msg_intr(skge))
2250                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x 0x%x\n",
2251                        skge->netdev->name, istatus, phystat);
2252
2253         if (istatus & PHY_M_IS_AN_COMPL) {
2254                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
2255                     & PHY_M_AN_RF) {
2256                         reason = "remote fault";
2257                         goto failed;
2258                 }
2259
2260                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
2261                         reason = "master/slave fault";
2262                         goto failed;
2263                 }
2264
2265                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
2266                         reason = "speed/duplex";
2267                         goto failed;
2268                 }
2269
2270                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
2271                         ? DUPLEX_FULL : DUPLEX_HALF;
2272                 skge->speed = yukon_speed(hw, phystat);
2273
2274                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
2275                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
2276                 case PHY_M_PS_PAUSE_MSK:
2277                         skge->flow_status = FLOW_STAT_SYMMETRIC;
2278                         break;
2279                 case PHY_M_PS_RX_P_EN:
2280                         skge->flow_status = FLOW_STAT_REM_SEND;
2281                         break;
2282                 case PHY_M_PS_TX_P_EN:
2283                         skge->flow_status = FLOW_STAT_LOC_SEND;
2284                         break;
2285                 default:
2286                         skge->flow_status = FLOW_STAT_NONE;
2287                 }
2288
2289                 if (skge->flow_status == FLOW_STAT_NONE ||
2290                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
2291                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2292                 else
2293                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2294                 yukon_link_up(skge);
2295                 return;
2296         }
2297
2298         if (istatus & PHY_M_IS_LSP_CHANGE)
2299                 skge->speed = yukon_speed(hw, phystat);
2300
2301         if (istatus & PHY_M_IS_DUP_CHANGE)
2302                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2303         if (istatus & PHY_M_IS_LST_CHANGE) {
2304                 if (phystat & PHY_M_PS_LINK_UP)
2305                         yukon_link_up(skge);
2306                 else
2307                         yukon_link_down(skge);
2308         }
2309         return;
2310  failed:
2311         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2312                skge->netdev->name, reason);
2313
2314         /* XXX restart autonegotiation? */
2315 }
2316
2317 static void skge_phy_reset(struct skge_port *skge)
2318 {
2319         struct skge_hw *hw = skge->hw;
2320         int port = skge->port;
2321         struct net_device *dev = hw->dev[port];
2322
2323         netif_stop_queue(skge->netdev);
2324         netif_carrier_off(skge->netdev);
2325
2326         mutex_lock(&hw->phy_mutex);
2327         if (hw->chip_id == CHIP_ID_GENESIS) {
2328                 genesis_reset(hw, port);
2329                 genesis_mac_init(hw, port);
2330         } else {
2331                 yukon_reset(hw, port);
2332                 yukon_init(hw, port);
2333         }
2334         mutex_unlock(&hw->phy_mutex);
2335
2336         dev->set_multicast_list(dev);
2337 }
2338
2339 /* Basic MII support */
2340 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2341 {
2342         struct mii_ioctl_data *data = if_mii(ifr);
2343         struct skge_port *skge = netdev_priv(dev);
2344         struct skge_hw *hw = skge->hw;
2345         int err = -EOPNOTSUPP;
2346
2347         if (!netif_running(dev))
2348                 return -ENODEV; /* Phy still in reset */
2349
2350         switch(cmd) {
2351         case SIOCGMIIPHY:
2352                 data->phy_id = hw->phy_addr;
2353
2354                 /* fallthru */
2355         case SIOCGMIIREG: {
2356                 u16 val = 0;
2357                 mutex_lock(&hw->phy_mutex);
2358                 if (hw->chip_id == CHIP_ID_GENESIS)
2359                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2360                 else
2361                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2362                 mutex_unlock(&hw->phy_mutex);
2363                 data->val_out = val;
2364                 break;
2365         }
2366
2367         case SIOCSMIIREG:
2368                 if (!capable(CAP_NET_ADMIN))
2369                         return -EPERM;
2370
2371                 mutex_lock(&hw->phy_mutex);
2372                 if (hw->chip_id == CHIP_ID_GENESIS)
2373                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2374                                    data->val_in);
2375                 else
2376                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2377                                    data->val_in);
2378                 mutex_unlock(&hw->phy_mutex);
2379                 break;
2380         }
2381         return err;
2382 }
2383
2384 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2385 {
2386         u32 end;
2387
2388         start /= 8;
2389         len /= 8;
2390         end = start + len - 1;
2391
2392         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2393         skge_write32(hw, RB_ADDR(q, RB_START), start);
2394         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2395         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2396         skge_write32(hw, RB_ADDR(q, RB_END), end);
2397
2398         if (q == Q_R1 || q == Q_R2) {
2399                 /* Set thresholds on receive queue's */
2400                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2401                              start + (2*len)/3);
2402                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2403                              start + (len/3));
2404         } else {
2405                 /* Enable store & forward on Tx queue's because
2406                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2407                  */
2408                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2409         }
2410
2411         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2412 }
2413
2414 /* Setup Bus Memory Interface */
2415 static void skge_qset(struct skge_port *skge, u16 q,
2416                       const struct skge_element *e)
2417 {
2418         struct skge_hw *hw = skge->hw;
2419         u32 watermark = 0x600;
2420         u64 base = skge->dma + (e->desc - skge->mem);
2421
2422         /* optimization to reduce window on 32bit/33mhz */
2423         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2424                 watermark /= 2;
2425
2426         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2427         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2428         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2429         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2430 }
2431
2432 static int skge_up(struct net_device *dev)
2433 {
2434         struct skge_port *skge = netdev_priv(dev);
2435         struct skge_hw *hw = skge->hw;
2436         int port = skge->port;
2437         u32 chunk, ram_addr;
2438         size_t rx_size, tx_size;
2439         int err;
2440
2441         if (!is_valid_ether_addr(dev->dev_addr))
2442                 return -EINVAL;
2443
2444         if (netif_msg_ifup(skge))
2445                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2446
2447         if (dev->mtu > RX_BUF_SIZE)
2448                 skge->rx_buf_size = dev->mtu + ETH_HLEN;
2449         else
2450                 skge->rx_buf_size = RX_BUF_SIZE;
2451
2452
2453         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2454         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2455         skge->mem_size = tx_size + rx_size;
2456         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2457         if (!skge->mem)
2458                 return -ENOMEM;
2459
2460         BUG_ON(skge->dma & 7);
2461
2462         if ((u64)skge->dma >> 32 != ((u64) skge->dma + skge->mem_size) >> 32) {
2463                 dev_err(&hw->pdev->dev, "pci_alloc_consistent region crosses 4G boundary\n");
2464                 err = -EINVAL;
2465                 goto free_pci_mem;
2466         }
2467
2468         memset(skge->mem, 0, skge->mem_size);
2469
2470         err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma);
2471         if (err)
2472                 goto free_pci_mem;
2473
2474         err = skge_rx_fill(dev);
2475         if (err)
2476                 goto free_rx_ring;
2477
2478         err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2479                               skge->dma + rx_size);
2480         if (err)
2481                 goto free_rx_ring;
2482
2483         /* Initialize MAC */
2484         mutex_lock(&hw->phy_mutex);
2485         if (hw->chip_id == CHIP_ID_GENESIS)
2486                 genesis_mac_init(hw, port);
2487         else
2488                 yukon_mac_init(hw, port);
2489         mutex_unlock(&hw->phy_mutex);
2490
2491         /* Configure RAMbuffers */
2492         chunk = hw->ram_size / ((hw->ports + 1)*2);
2493         ram_addr = hw->ram_offset + 2 * chunk * port;
2494
2495         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2496         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2497
2498         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2499         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2500         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2501
2502         /* Start receiver BMU */
2503         wmb();
2504         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2505         skge_led(skge, LED_MODE_ON);
2506
2507         netif_poll_enable(dev);
2508         return 0;
2509
2510  free_rx_ring:
2511         skge_rx_clean(skge);
2512         kfree(skge->rx_ring.start);
2513  free_pci_mem:
2514         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2515         skge->mem = NULL;
2516
2517         return err;
2518 }
2519
2520 static int skge_down(struct net_device *dev)
2521 {
2522         struct skge_port *skge = netdev_priv(dev);
2523         struct skge_hw *hw = skge->hw;
2524         int port = skge->port;
2525
2526         if (skge->mem == NULL)
2527                 return 0;
2528
2529         if (netif_msg_ifdown(skge))
2530                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2531
2532         netif_stop_queue(dev);
2533         if (hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC)
2534                 cancel_delayed_work(&skge->link_thread);
2535
2536         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2537         if (hw->chip_id == CHIP_ID_GENESIS)
2538                 genesis_stop(skge);
2539         else
2540                 yukon_stop(skge);
2541
2542         /* Stop transmitter */
2543         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2544         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2545                      RB_RST_SET|RB_DIS_OP_MD);
2546
2547
2548         /* Disable Force Sync bit and Enable Alloc bit */
2549         skge_write8(hw, SK_REG(port, TXA_CTRL),
2550                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2551
2552         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2553         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2554         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2555
2556         /* Reset PCI FIFO */
2557         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2558         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2559
2560         /* Reset the RAM Buffer async Tx queue */
2561         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2562         /* stop receiver */
2563         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2564         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2565                      RB_RST_SET|RB_DIS_OP_MD);
2566         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2567
2568         if (hw->chip_id == CHIP_ID_GENESIS) {
2569                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2570                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2571         } else {
2572                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2573                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2574         }
2575
2576         skge_led(skge, LED_MODE_OFF);
2577
2578         netif_poll_disable(dev);
2579         skge_tx_clean(dev);
2580         skge_rx_clean(skge);
2581
2582         kfree(skge->rx_ring.start);
2583         kfree(skge->tx_ring.start);
2584         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2585         skge->mem = NULL;
2586         return 0;
2587 }
2588
2589 static inline int skge_avail(const struct skge_ring *ring)
2590 {
2591         return ((ring->to_clean > ring->to_use) ? 0 : ring->count)
2592                 + (ring->to_clean - ring->to_use) - 1;
2593 }
2594
2595 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2596 {
2597         struct skge_port *skge = netdev_priv(dev);
2598         struct skge_hw *hw = skge->hw;
2599         struct skge_element *e;
2600         struct skge_tx_desc *td;
2601         int i;
2602         u32 control, len;
2603         u64 map;
2604
2605         if (skb_padto(skb, ETH_ZLEN))
2606                 return NETDEV_TX_OK;
2607
2608         if (unlikely(skge_avail(&skge->tx_ring) < skb_shinfo(skb)->nr_frags + 1))
2609                 return NETDEV_TX_BUSY;
2610
2611         e = skge->tx_ring.to_use;
2612         td = e->desc;
2613         BUG_ON(td->control & BMU_OWN);
2614         e->skb = skb;
2615         len = skb_headlen(skb);
2616         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2617         pci_unmap_addr_set(e, mapaddr, map);
2618         pci_unmap_len_set(e, maplen, len);
2619
2620         td->dma_lo = map;
2621         td->dma_hi = map >> 32;
2622
2623         if (skb->ip_summed == CHECKSUM_PARTIAL) {
2624                 int offset = skb->h.raw - skb->data;
2625
2626                 /* This seems backwards, but it is what the sk98lin
2627                  * does.  Looks like hardware is wrong?
2628                  */
2629                 if (skb->h.ipiph->protocol == IPPROTO_UDP
2630                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2631                         control = BMU_TCP_CHECK;
2632                 else
2633                         control = BMU_UDP_CHECK;
2634
2635                 td->csum_offs = 0;
2636                 td->csum_start = offset;
2637                 td->csum_write = offset + skb->csum_offset;
2638         } else
2639                 control = BMU_CHECK;
2640
2641         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2642                 control |= BMU_EOF| BMU_IRQ_EOF;
2643         else {
2644                 struct skge_tx_desc *tf = td;
2645
2646                 control |= BMU_STFWD;
2647                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2648                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2649
2650                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2651                                            frag->size, PCI_DMA_TODEVICE);
2652
2653                         e = e->next;
2654                         e->skb = skb;
2655                         tf = e->desc;
2656                         BUG_ON(tf->control & BMU_OWN);
2657
2658                         tf->dma_lo = map;
2659                         tf->dma_hi = (u64) map >> 32;
2660                         pci_unmap_addr_set(e, mapaddr, map);
2661                         pci_unmap_len_set(e, maplen, frag->size);
2662
2663                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2664                 }
2665                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2666         }
2667         /* Make sure all the descriptors written */
2668         wmb();
2669         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2670         wmb();
2671
2672         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2673
2674         if (unlikely(netif_msg_tx_queued(skge)))
2675                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2676                        dev->name, e - skge->tx_ring.start, skb->len);
2677
2678         skge->tx_ring.to_use = e->next;
2679         if (skge_avail(&skge->tx_ring) <= TX_LOW_WATER) {
2680                 pr_debug("%s: transmit queue full\n", dev->name);
2681                 netif_stop_queue(dev);
2682         }
2683
2684         dev->trans_start = jiffies;
2685
2686         return NETDEV_TX_OK;
2687 }
2688
2689
2690 /* Free resources associated with this reing element */
2691 static void skge_tx_free(struct skge_port *skge, struct skge_element *e,
2692                          u32 control)
2693 {
2694         struct pci_dev *pdev = skge->hw->pdev;
2695
2696         BUG_ON(!e->skb);
2697
2698         /* skb header vs. fragment */
2699         if (control & BMU_STF)
2700                 pci_unmap_single(pdev, pci_unmap_addr(e, mapaddr),
2701                                  pci_unmap_len(e, maplen),
2702                                  PCI_DMA_TODEVICE);
2703         else
2704                 pci_unmap_page(pdev, pci_unmap_addr(e, mapaddr),
2705                                pci_unmap_len(e, maplen),
2706                                PCI_DMA_TODEVICE);
2707
2708         if (control & BMU_EOF) {
2709                 if (unlikely(netif_msg_tx_done(skge)))
2710                         printk(KERN_DEBUG PFX "%s: tx done slot %td\n",
2711                                skge->netdev->name, e - skge->tx_ring.start);
2712
2713                 dev_kfree_skb(e->skb);
2714         }
2715         e->skb = NULL;
2716 }
2717
2718 /* Free all buffers in transmit ring */
2719 static void skge_tx_clean(struct net_device *dev)
2720 {
2721         struct skge_port *skge = netdev_priv(dev);
2722         struct skge_element *e;
2723
2724         netif_tx_lock_bh(dev);
2725         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
2726                 struct skge_tx_desc *td = e->desc;
2727                 skge_tx_free(skge, e, td->control);
2728                 td->control = 0;
2729         }
2730
2731         skge->tx_ring.to_clean = e;
2732         netif_wake_queue(dev);
2733         netif_tx_unlock_bh(dev);
2734 }
2735
2736 static void skge_tx_timeout(struct net_device *dev)
2737 {
2738         struct skge_port *skge = netdev_priv(dev);
2739
2740         if (netif_msg_timer(skge))
2741                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2742
2743         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2744         skge_tx_clean(dev);
2745 }
2746
2747 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2748 {
2749         int err;
2750
2751         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2752                 return -EINVAL;
2753
2754         if (!netif_running(dev)) {
2755                 dev->mtu = new_mtu;
2756                 return 0;
2757         }
2758
2759         skge_down(dev);
2760
2761         dev->mtu = new_mtu;
2762
2763         err = skge_up(dev);
2764         if (err)
2765                 dev_close(dev);
2766
2767         return err;
2768 }
2769
2770 static void genesis_set_multicast(struct net_device *dev)
2771 {
2772         struct skge_port *skge = netdev_priv(dev);
2773         struct skge_hw *hw = skge->hw;
2774         int port = skge->port;
2775         int i, count = dev->mc_count;
2776         struct dev_mc_list *list = dev->mc_list;
2777         u32 mode;
2778         u8 filter[8];
2779
2780         mode = xm_read32(hw, port, XM_MODE);
2781         mode |= XM_MD_ENA_HASH;
2782         if (dev->flags & IFF_PROMISC)
2783                 mode |= XM_MD_ENA_PROM;
2784         else
2785                 mode &= ~XM_MD_ENA_PROM;
2786
2787         if (dev->flags & IFF_ALLMULTI)
2788                 memset(filter, 0xff, sizeof(filter));
2789         else {
2790                 memset(filter, 0, sizeof(filter));
2791                 for (i = 0; list && i < count; i++, list = list->next) {
2792                         u32 crc, bit;
2793                         crc = ether_crc_le(ETH_ALEN, list->dmi_addr);
2794                         bit = ~crc & 0x3f;
2795                         filter[bit/8] |= 1 << (bit%8);
2796                 }
2797         }
2798
2799         xm_write32(hw, port, XM_MODE, mode);
2800         xm_outhash(hw, port, XM_HSM, filter);
2801 }
2802
2803 static void yukon_set_multicast(struct net_device *dev)
2804 {
2805         struct skge_port *skge = netdev_priv(dev);
2806         struct skge_hw *hw = skge->hw;
2807         int port = skge->port;
2808         struct dev_mc_list *list = dev->mc_list;
2809         u16 reg;
2810         u8 filter[8];
2811
2812         memset(filter, 0, sizeof(filter));
2813
2814         reg = gma_read16(hw, port, GM_RX_CTRL);
2815         reg |= GM_RXCR_UCF_ENA;
2816
2817         if (dev->flags & IFF_PROMISC)           /* promiscuous */
2818                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2819         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2820                 memset(filter, 0xff, sizeof(filter));
2821         else if (dev->mc_count == 0)            /* no multicast */
2822                 reg &= ~GM_RXCR_MCF_ENA;
2823         else {
2824                 int i;
2825                 reg |= GM_RXCR_MCF_ENA;
2826
2827                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2828                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2829                         filter[bit/8] |= 1 << (bit%8);
2830                 }
2831         }
2832
2833
2834         gma_write16(hw, port, GM_MC_ADDR_H1,
2835                          (u16)filter[0] | ((u16)filter[1] << 8));
2836         gma_write16(hw, port, GM_MC_ADDR_H2,
2837                          (u16)filter[2] | ((u16)filter[3] << 8));
2838         gma_write16(hw, port, GM_MC_ADDR_H3,
2839                          (u16)filter[4] | ((u16)filter[5] << 8));
2840         gma_write16(hw, port, GM_MC_ADDR_H4,
2841                          (u16)filter[6] | ((u16)filter[7] << 8));
2842
2843         gma_write16(hw, port, GM_RX_CTRL, reg);
2844 }
2845
2846 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
2847 {
2848         if (hw->chip_id == CHIP_ID_GENESIS)
2849                 return status >> XMR_FS_LEN_SHIFT;
2850         else
2851                 return status >> GMR_FS_LEN_SHIFT;
2852 }
2853
2854 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
2855 {
2856         if (hw->chip_id == CHIP_ID_GENESIS)
2857                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
2858         else
2859                 return (status & GMR_FS_ANY_ERR) ||
2860                         (status & GMR_FS_RX_OK) == 0;
2861 }
2862
2863
2864 /* Get receive buffer from descriptor.
2865  * Handles copy of small buffers and reallocation failures
2866  */
2867 static struct sk_buff *skge_rx_get(struct net_device *dev,
2868                                    struct skge_element *e,
2869                                    u32 control, u32 status, u16 csum)
2870 {
2871         struct skge_port *skge = netdev_priv(dev);
2872         struct sk_buff *skb;
2873         u16 len = control & BMU_BBC;
2874
2875         if (unlikely(netif_msg_rx_status(skge)))
2876                 printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
2877                        dev->name, e - skge->rx_ring.start,
2878                        status, len);
2879
2880         if (len > skge->rx_buf_size)
2881                 goto error;
2882
2883         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
2884                 goto error;
2885
2886         if (bad_phy_status(skge->hw, status))
2887                 goto error;
2888
2889         if (phy_length(skge->hw, status) != len)
2890                 goto error;
2891
2892         if (len < RX_COPY_THRESHOLD) {
2893                 skb = netdev_alloc_skb(dev, len + 2);
2894                 if (!skb)
2895                         goto resubmit;
2896
2897                 skb_reserve(skb, 2);
2898                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
2899                                             pci_unmap_addr(e, mapaddr),
2900                                             len, PCI_DMA_FROMDEVICE);
2901                 memcpy(skb->data, e->skb->data, len);
2902                 pci_dma_sync_single_for_device(skge->hw->pdev,
2903                                                pci_unmap_addr(e, mapaddr),
2904                                                len, PCI_DMA_FROMDEVICE);
2905                 skge_rx_reuse(e, skge->rx_buf_size);
2906         } else {
2907                 struct sk_buff *nskb;
2908                 nskb = netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN);
2909                 if (!nskb)
2910                         goto resubmit;
2911
2912                 skb_reserve(nskb, NET_IP_ALIGN);
2913                 pci_unmap_single(skge->hw->pdev,
2914                                  pci_unmap_addr(e, mapaddr),
2915                                  pci_unmap_len(e, maplen),
2916                                  PCI_DMA_FROMDEVICE);
2917                 skb = e->skb;
2918                 prefetch(skb->data);
2919                 skge_rx_setup(skge, e, nskb, skge->rx_buf_size);
2920         }
2921
2922         skb_put(skb, len);
2923         if (skge->rx_csum) {
2924                 skb->csum = csum;
2925                 skb->ip_summed = CHECKSUM_COMPLETE;
2926         }
2927
2928         skb->protocol = eth_type_trans(skb, dev);
2929
2930         return skb;
2931 error:
2932
2933         if (netif_msg_rx_err(skge))
2934                 printk(KERN_DEBUG PFX "%s: rx err, slot %td control 0x%x status 0x%x\n",
2935                        dev->name, e - skge->rx_ring.start,
2936                        control, status);
2937
2938         if (skge->hw->chip_id == CHIP_ID_GENESIS) {
2939                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
2940                         skge->net_stats.rx_length_errors++;
2941                 if (status & XMR_FS_FRA_ERR)
2942                         skge->net_stats.rx_frame_errors++;
2943                 if (status & XMR_FS_FCS_ERR)
2944                         skge->net_stats.rx_crc_errors++;
2945         } else {
2946                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
2947                         skge->net_stats.rx_length_errors++;
2948                 if (status & GMR_FS_FRAGMENT)
2949                         skge->net_stats.rx_frame_errors++;
2950                 if (status & GMR_FS_CRC_ERR)
2951                         skge->net_stats.rx_crc_errors++;
2952         }
2953
2954 resubmit:
2955         skge_rx_reuse(e, skge->rx_buf_size);
2956         return NULL;
2957 }
2958
2959 /* Free all buffers in Tx ring which are no longer owned by device */
2960 static void skge_tx_done(struct net_device *dev)
2961 {
2962         struct skge_port *skge = netdev_priv(dev);
2963         struct skge_ring *ring = &skge->tx_ring;
2964         struct skge_element *e;
2965
2966         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2967
2968         netif_tx_lock(dev);
2969         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2970                 struct skge_tx_desc *td = e->desc;
2971
2972                 if (td->control & BMU_OWN)
2973                         break;
2974
2975                 skge_tx_free(skge, e, td->control);
2976         }
2977         skge->tx_ring.to_clean = e;
2978
2979         if (skge_avail(&skge->tx_ring) > TX_LOW_WATER)
2980                 netif_wake_queue(dev);
2981
2982         netif_tx_unlock(dev);
2983 }
2984
2985 static int skge_poll(struct net_device *dev, int *budget)
2986 {
2987         struct skge_port *skge = netdev_priv(dev);
2988         struct skge_hw *hw = skge->hw;
2989         struct skge_ring *ring = &skge->rx_ring;
2990         struct skge_element *e;
2991         unsigned long flags;
2992         int to_do = min(dev->quota, *budget);
2993         int work_done = 0;
2994
2995         skge_tx_done(dev);
2996
2997         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2998
2999         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
3000                 struct skge_rx_desc *rd = e->desc;
3001                 struct sk_buff *skb;
3002                 u32 control;
3003
3004                 rmb();
3005                 control = rd->control;
3006                 if (control & BMU_OWN)
3007                         break;
3008
3009                 skb = skge_rx_get(dev, e, control, rd->status, rd->csum2);
3010                 if (likely(skb)) {
3011                         dev->last_rx = jiffies;
3012                         netif_receive_skb(skb);
3013
3014                         ++work_done;
3015                 }
3016         }
3017         ring->to_clean = e;
3018
3019         /* restart receiver */
3020         wmb();
3021         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_START);
3022
3023         *budget -= work_done;
3024         dev->quota -= work_done;
3025
3026         if (work_done >=  to_do)
3027                 return 1; /* not done */
3028
3029         spin_lock_irqsave(&hw->hw_lock, flags);
3030         __netif_rx_complete(dev);
3031         hw->intr_mask |= irqmask[skge->port];
3032         skge_write32(hw, B0_IMSK, hw->intr_mask);
3033         skge_read32(hw, B0_IMSK);
3034         spin_unlock_irqrestore(&hw->hw_lock, flags);
3035
3036         return 0;
3037 }
3038
3039 /* Parity errors seem to happen when Genesis is connected to a switch
3040  * with no other ports present. Heartbeat error??
3041  */
3042 static void skge_mac_parity(struct skge_hw *hw, int port)
3043 {
3044         struct net_device *dev = hw->dev[port];
3045
3046         if (dev) {
3047                 struct skge_port *skge = netdev_priv(dev);
3048                 ++skge->net_stats.tx_heartbeat_errors;
3049         }
3050
3051         if (hw->chip_id == CHIP_ID_GENESIS)
3052                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
3053                              MFF_CLR_PERR);
3054         else
3055                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
3056                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
3057                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
3058                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
3059 }
3060
3061 static void skge_mac_intr(struct skge_hw *hw, int port)
3062 {
3063         if (hw->chip_id == CHIP_ID_GENESIS)
3064                 genesis_mac_intr(hw, port);
3065         else
3066                 yukon_mac_intr(hw, port);
3067 }
3068
3069 /* Handle device specific framing and timeout interrupts */
3070 static void skge_error_irq(struct skge_hw *hw)
3071 {
3072         struct pci_dev *pdev = hw->pdev;
3073         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3074
3075         if (hw->chip_id == CHIP_ID_GENESIS) {
3076                 /* clear xmac errors */
3077                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
3078                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
3079                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
3080                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
3081         } else {
3082                 /* Timestamp (unused) overflow */
3083                 if (hwstatus & IS_IRQ_TIST_OV)
3084                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3085         }
3086
3087         if (hwstatus & IS_RAM_RD_PAR) {
3088                 dev_err(&pdev->dev, "Ram read data parity error\n");
3089                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
3090         }
3091
3092         if (hwstatus & IS_RAM_WR_PAR) {
3093                 dev_err(&pdev->dev, "Ram write data parity error\n");
3094                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
3095         }
3096
3097         if (hwstatus & IS_M1_PAR_ERR)
3098                 skge_mac_parity(hw, 0);
3099
3100         if (hwstatus & IS_M2_PAR_ERR)
3101                 skge_mac_parity(hw, 1);
3102
3103         if (hwstatus & IS_R1_PAR_ERR) {
3104                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3105                         hw->dev[0]->name);
3106                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
3107         }
3108
3109         if (hwstatus & IS_R2_PAR_ERR) {
3110                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3111                         hw->dev[1]->name);
3112                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
3113         }
3114
3115         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
3116                 u16 pci_status, pci_cmd;
3117
3118                 pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
3119                 pci_read_config_word(pdev, PCI_STATUS, &pci_status);
3120
3121                 dev_err(&pdev->dev, "PCI error cmd=%#x status=%#x\n",
3122                         pci_cmd, pci_status);
3123
3124                 /* Write the error bits back to clear them. */
3125                 pci_status &= PCI_STATUS_ERROR_BITS;
3126                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3127                 pci_write_config_word(pdev, PCI_COMMAND,
3128                                       pci_cmd | PCI_COMMAND_SERR | PCI_COMMAND_PARITY);
3129                 pci_write_config_word(pdev, PCI_STATUS, pci_status);
3130                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3131
3132                 /* if error still set then just ignore it */
3133                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3134                 if (hwstatus & IS_IRQ_STAT) {
3135                         dev_warn(&hw->pdev->dev, "unable to clear error (so ignoring them)\n");
3136                         hw->intr_mask &= ~IS_HW_ERR;
3137                 }
3138         }
3139 }
3140
3141 /*
3142  * Interrupt from PHY are handled in work queue
3143  * because accessing phy registers requires spin wait which might
3144  * cause excess interrupt latency.
3145  */
3146 static void skge_extirq(struct work_struct *work)
3147 {
3148         struct skge_hw *hw = container_of(work, struct skge_hw, phy_work);
3149         int port;
3150
3151         mutex_lock(&hw->phy_mutex);
3152         for (port = 0; port < hw->ports; port++) {
3153                 struct net_device *dev = hw->dev[port];
3154                 struct skge_port *skge = netdev_priv(dev);
3155
3156                 if (netif_running(dev)) {
3157                         if (hw->chip_id != CHIP_ID_GENESIS)
3158                                 yukon_phy_intr(skge);
3159                         else if (hw->phy_type == SK_PHY_BCOM)
3160                                 bcom_phy_intr(skge);
3161                 }
3162         }
3163         mutex_unlock(&hw->phy_mutex);
3164
3165         spin_lock_irq(&hw->hw_lock);
3166         hw->intr_mask |= IS_EXT_REG;
3167         skge_write32(hw, B0_IMSK, hw->intr_mask);
3168         skge_read32(hw, B0_IMSK);
3169         spin_unlock_irq(&hw->hw_lock);
3170 }
3171
3172 static irqreturn_t skge_intr(int irq, void *dev_id)
3173 {
3174         struct skge_hw *hw = dev_id;
3175         u32 status;
3176         int handled = 0;
3177
3178         spin_lock(&hw->hw_lock);
3179         /* Reading this register masks IRQ */
3180         status = skge_read32(hw, B0_SP_ISRC);
3181         if (status == 0 || status == ~0)
3182                 goto out;
3183
3184         handled = 1;
3185         status &= hw->intr_mask;
3186         if (status & IS_EXT_REG) {
3187                 hw->intr_mask &= ~IS_EXT_REG;
3188                 schedule_work(&hw->phy_work);
3189         }
3190
3191         if (status & (IS_XA1_F|IS_R1_F)) {
3192                 hw->intr_mask &= ~(IS_XA1_F|IS_R1_F);
3193                 netif_rx_schedule(hw->dev[0]);
3194         }
3195
3196         if (status & IS_PA_TO_TX1)
3197                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
3198
3199         if (status & IS_PA_TO_RX1) {
3200                 struct skge_port *skge = netdev_priv(hw->dev[0]);
3201
3202                 ++skge->net_stats.rx_over_errors;
3203                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
3204         }
3205
3206
3207         if (status & IS_MAC1)
3208                 skge_mac_intr(hw, 0);
3209
3210         if (hw->dev[1]) {
3211                 if (status & (IS_XA2_F|IS_R2_F)) {
3212                         hw->intr_mask &= ~(IS_XA2_F|IS_R2_F);
3213                         netif_rx_schedule(hw->dev[1]);
3214                 }
3215
3216                 if (status & IS_PA_TO_RX2) {
3217                         struct skge_port *skge = netdev_priv(hw->dev[1]);
3218                         ++skge->net_stats.rx_over_errors;
3219                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
3220                 }
3221
3222                 if (status & IS_PA_TO_TX2)
3223                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
3224
3225                 if (status & IS_MAC2)
3226                         skge_mac_intr(hw, 1);
3227         }
3228
3229         if (status & IS_HW_ERR)
3230                 skge_error_irq(hw);
3231
3232         skge_write32(hw, B0_IMSK, hw->intr_mask);
3233         skge_read32(hw, B0_IMSK);
3234 out:
3235         spin_unlock(&hw->hw_lock);
3236
3237         return IRQ_RETVAL(handled);
3238 }
3239
3240 #ifdef CONFIG_NET_POLL_CONTROLLER
3241 static void skge_netpoll(struct net_device *dev)
3242 {
3243         struct skge_port *skge = netdev_priv(dev);
3244
3245         disable_irq(dev->irq);
3246         skge_intr(dev->irq, skge->hw);
3247         enable_irq(dev->irq);
3248 }
3249 #endif
3250
3251 static int skge_set_mac_address(struct net_device *dev, void *p)
3252 {
3253         struct skge_port *skge = netdev_priv(dev);
3254         struct skge_hw *hw = skge->hw;
3255         unsigned port = skge->port;
3256         const struct sockaddr *addr = p;
3257
3258         if (!is_valid_ether_addr(addr->sa_data))
3259                 return -EADDRNOTAVAIL;
3260
3261         mutex_lock(&hw->phy_mutex);
3262         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3263         memcpy_toio(hw->regs + B2_MAC_1 + port*8,
3264                     dev->dev_addr, ETH_ALEN);
3265         memcpy_toio(hw->regs + B2_MAC_2 + port*8,
3266                     dev->dev_addr, ETH_ALEN);
3267
3268         if (hw->chip_id == CHIP_ID_GENESIS)
3269                 xm_outaddr(hw, port, XM_SA, dev->dev_addr);
3270         else {
3271                 gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3272                 gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3273         }
3274         mutex_unlock(&hw->phy_mutex);
3275
3276         return 0;
3277 }
3278
3279 static const struct {
3280         u8 id;
3281         const char *name;
3282 } skge_chips[] = {
3283         { CHIP_ID_GENESIS,      "Genesis" },
3284         { CHIP_ID_YUKON,         "Yukon" },
3285         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
3286         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
3287 };
3288
3289 static const char *skge_board_name(const struct skge_hw *hw)
3290 {
3291         int i;
3292         static char buf[16];
3293
3294         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
3295                 if (skge_chips[i].id == hw->chip_id)
3296                         return skge_chips[i].name;
3297
3298         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
3299         return buf;
3300 }
3301
3302
3303 /*
3304  * Setup the board data structure, but don't bring up
3305  * the port(s)
3306  */
3307 static int skge_reset(struct skge_hw *hw)
3308 {
3309         u32 reg;
3310         u16 ctst, pci_status;
3311         u8 t8, mac_cfg, pmd_type;
3312         int i;
3313
3314         ctst = skge_read16(hw, B0_CTST);
3315
3316         /* do a SW reset */
3317         skge_write8(hw, B0_CTST, CS_RST_SET);
3318         skge_write8(hw, B0_CTST, CS_RST_CLR);
3319
3320         /* clear PCI errors, if any */
3321         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3322         skge_write8(hw, B2_TST_CTRL2, 0);
3323
3324         pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
3325         pci_write_config_word(hw->pdev, PCI_STATUS,
3326                               pci_status | PCI_STATUS_ERROR_BITS);
3327         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3328         skge_write8(hw, B0_CTST, CS_MRST_CLR);
3329
3330         /* restore CLK_RUN bits (for Yukon-Lite) */
3331         skge_write16(hw, B0_CTST,
3332                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
3333
3334         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
3335         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
3336         pmd_type = skge_read8(hw, B2_PMD_TYP);
3337         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3338
3339         switch (hw->chip_id) {
3340         case CHIP_ID_GENESIS:
3341                 switch (hw->phy_type) {
3342                 case SK_PHY_XMAC:
3343                         hw->phy_addr = PHY_ADDR_XMAC;
3344                         break;
3345                 case SK_PHY_BCOM:
3346                         hw->phy_addr = PHY_ADDR_BCOM;
3347                         break;
3348                 default:
3349                         dev_err(&hw->pdev->dev, "unsupported phy type 0x%x\n",
3350                                hw->phy_type);
3351                         return -EOPNOTSUPP;
3352                 }
3353                 break;
3354
3355         case CHIP_ID_YUKON:
3356         case CHIP_ID_YUKON_LITE:
3357         case CHIP_ID_YUKON_LP:
3358                 if (hw->phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3359                         hw->copper = 1;
3360
3361                 hw->phy_addr = PHY_ADDR_MARV;
3362                 break;
3363
3364         default:
3365                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3366                        hw->chip_id);
3367                 return -EOPNOTSUPP;
3368         }
3369
3370         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3371         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3372         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3373
3374         /* read the adapters RAM size */
3375         t8 = skge_read8(hw, B2_E_0);
3376         if (hw->chip_id == CHIP_ID_GENESIS) {
3377                 if (t8 == 3) {
3378                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3379                         hw->ram_size = 0x100000;
3380                         hw->ram_offset = 0x80000;
3381                 } else
3382                         hw->ram_size = t8 * 512;
3383         }
3384         else if (t8 == 0)
3385                 hw->ram_size = 0x20000;
3386         else
3387                 hw->ram_size = t8 * 4096;
3388
3389         hw->intr_mask = IS_HW_ERR | IS_PORT_1;
3390         if (hw->ports > 1)
3391                 hw->intr_mask |= IS_PORT_2;
3392
3393         if (!(hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC))
3394                 hw->intr_mask |= IS_EXT_REG;
3395
3396         if (hw->chip_id == CHIP_ID_GENESIS)
3397                 genesis_init(hw);
3398         else {
3399                 /* switch power to VCC (WA for VAUX problem) */
3400                 skge_write8(hw, B0_POWER_CTRL,
3401                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3402
3403                 /* avoid boards with stuck Hardware error bits */
3404                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3405                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3406                         dev_warn(&hw->pdev->dev, "stuck hardware sensor bit\n");
3407                         hw->intr_mask &= ~IS_HW_ERR;
3408                 }
3409
3410                 /* Clear PHY COMA */
3411                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3412                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3413                 reg &= ~PCI_PHY_COMA;
3414                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3415                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3416
3417
3418                 for (i = 0; i < hw->ports; i++) {
3419                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3420                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3421                 }
3422         }
3423
3424         /* turn off hardware timer (unused) */
3425         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3426         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3427         skge_write8(hw, B0_LED, LED_STAT_ON);
3428
3429         /* enable the Tx Arbiters */
3430         for (i = 0; i < hw->ports; i++)
3431                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3432
3433         /* Initialize ram interface */
3434         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3435
3436         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3437         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3438         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3439         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3440         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3441         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3442         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3443         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3444         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3445         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3446         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3447         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3448
3449         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3450
3451         /* Set interrupt moderation for Transmit only
3452          * Receive interrupts avoided by NAPI
3453          */
3454         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3455         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3456         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3457
3458         skge_write32(hw, B0_IMSK, hw->intr_mask);
3459
3460         mutex_lock(&hw->phy_mutex);
3461         for (i = 0; i < hw->ports; i++) {
3462                 if (hw->chip_id == CHIP_ID_GENESIS)
3463                         genesis_reset(hw, i);
3464                 else
3465                         yukon_reset(hw, i);
3466         }
3467         mutex_unlock(&hw->phy_mutex);
3468
3469         return 0;
3470 }
3471
3472 /* Initialize network device */
3473 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3474                                        int highmem)
3475 {
3476         struct skge_port *skge;
3477         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3478
3479         if (!dev) {
3480                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
3481                 return NULL;
3482         }
3483
3484         SET_MODULE_OWNER(dev);
3485         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3486         dev->open = skge_up;
3487         dev->stop = skge_down;
3488         dev->do_ioctl = skge_ioctl;
3489         dev->hard_start_xmit = skge_xmit_frame;
3490         dev->get_stats = skge_get_stats;
3491         if (hw->chip_id == CHIP_ID_GENESIS)
3492                 dev->set_multicast_list = genesis_set_multicast;
3493         else
3494                 dev->set_multicast_list = yukon_set_multicast;
3495
3496         dev->set_mac_address = skge_set_mac_address;
3497         dev->change_mtu = skge_change_mtu;
3498         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3499         dev->tx_timeout = skge_tx_timeout;
3500         dev->watchdog_timeo = TX_WATCHDOG;
3501         dev->poll = skge_poll;
3502         dev->weight = NAPI_WEIGHT;
3503 #ifdef CONFIG_NET_POLL_CONTROLLER
3504         dev->poll_controller = skge_netpoll;
3505 #endif
3506         dev->irq = hw->pdev->irq;
3507
3508         if (highmem)
3509                 dev->features |= NETIF_F_HIGHDMA;
3510
3511         skge = netdev_priv(dev);
3512         skge->netdev = dev;
3513         skge->hw = hw;
3514         skge->msg_enable = netif_msg_init(debug, default_msg);
3515         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3516         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3517
3518         /* Auto speed and flow control */
3519         skge->autoneg = AUTONEG_ENABLE;
3520         skge->flow_control = FLOW_MODE_SYM_OR_REM;
3521         skge->duplex = -1;
3522         skge->speed = -1;
3523         skge->advertising = skge_supported_modes(hw);
3524         skge->wol = pci_wake_enabled(hw->pdev) ? wol_supported(hw) : 0;
3525
3526         hw->dev[port] = dev;
3527
3528         skge->port = port;
3529
3530         /* Only used for Genesis XMAC */
3531         INIT_DELAYED_WORK(&skge->link_thread, xm_link_timer);
3532
3533         if (hw->chip_id != CHIP_ID_GENESIS) {
3534                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3535                 skge->rx_csum = 1;
3536         }
3537
3538         /* read the mac address */
3539         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3540         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3541
3542         /* device is off until link detection */
3543         netif_carrier_off(dev);
3544         netif_stop_queue(dev);
3545
3546         return dev;
3547 }
3548
3549 static void __devinit skge_show_addr(struct net_device *dev)
3550 {
3551         const struct skge_port *skge = netdev_priv(dev);
3552
3553         if (netif_msg_probe(skge))
3554                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3555                        dev->name,
3556                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3557                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3558 }
3559
3560 static int __devinit skge_probe(struct pci_dev *pdev,
3561                                 const struct pci_device_id *ent)
3562 {
3563         struct net_device *dev, *dev1;
3564         struct skge_hw *hw;
3565         int err, using_dac = 0;
3566
3567         err = pci_enable_device(pdev);
3568         if (err) {
3569                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3570                 goto err_out;
3571         }
3572
3573         err = pci_request_regions(pdev, DRV_NAME);
3574         if (err) {
3575                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3576                 goto err_out_disable_pdev;
3577         }
3578
3579         pci_set_master(pdev);
3580
3581         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3582                 using_dac = 1;
3583                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3584         } else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3585                 using_dac = 0;
3586                 err = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3587         }
3588
3589         if (err) {
3590                 dev_err(&pdev->dev, "no usable DMA configuration\n");
3591                 goto err_out_free_regions;
3592         }
3593
3594 #ifdef __BIG_ENDIAN
3595         /* byte swap descriptors in hardware */
3596         {
3597                 u32 reg;
3598
3599                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3600                 reg |= PCI_REV_DESC;
3601                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3602         }
3603 #endif
3604
3605         err = -ENOMEM;
3606         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3607         if (!hw) {
3608                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
3609                 goto err_out_free_regions;
3610         }
3611
3612         hw->pdev = pdev;
3613         mutex_init(&hw->phy_mutex);
3614         INIT_WORK(&hw->phy_work, skge_extirq);
3615         spin_lock_init(&hw->hw_lock);
3616
3617         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3618         if (!hw->regs) {
3619                 dev_err(&pdev->dev, "cannot map device registers\n");
3620                 goto err_out_free_hw;
3621         }
3622
3623         err = skge_reset(hw);
3624         if (err)
3625                 goto err_out_iounmap;
3626
3627         printk(KERN_INFO PFX DRV_VERSION " addr 0x%llx irq %d chip %s rev %d\n",
3628                (unsigned long long)pci_resource_start(pdev, 0), pdev->irq,
3629                skge_board_name(hw), hw->chip_rev);
3630
3631         dev = skge_devinit(hw, 0, using_dac);
3632         if (!dev)
3633                 goto err_out_led_off;
3634
3635         /* Some motherboards are broken and has zero in ROM. */
3636         if (!is_valid_ether_addr(dev->dev_addr))
3637                 dev_warn(&pdev->dev, "bad (zero?) ethernet address in rom\n");
3638
3639         err = register_netdev(dev);
3640         if (err) {
3641                 dev_err(&pdev->dev, "cannot register net device\n");
3642                 goto err_out_free_netdev;
3643         }
3644
3645         err = request_irq(pdev->irq, skge_intr, IRQF_SHARED, dev->name, hw);
3646         if (err) {
3647                 dev_err(&pdev->dev, "%s: cannot assign irq %d\n",
3648                        dev->name, pdev->irq);
3649                 goto err_out_unregister;
3650         }
3651         skge_show_addr(dev);
3652
3653         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3654                 if (register_netdev(dev1) == 0)
3655                         skge_show_addr(dev1);
3656                 else {
3657                         /* Failure to register second port need not be fatal */
3658                         dev_warn(&pdev->dev, "register of second port failed\n");
3659                         hw->dev[1] = NULL;
3660                         free_netdev(dev1);
3661                 }
3662         }
3663         pci_set_drvdata(pdev, hw);
3664
3665         return 0;
3666
3667 err_out_unregister:
3668         unregister_netdev(dev);
3669 err_out_free_netdev:
3670         free_netdev(dev);
3671 err_out_led_off:
3672         skge_write16(hw, B0_LED, LED_STAT_OFF);
3673 err_out_iounmap:
3674         iounmap(hw->regs);
3675 err_out_free_hw:
3676         kfree(hw);
3677 err_out_free_regions:
3678         pci_release_regions(pdev);
3679 err_out_disable_pdev:
3680         pci_disable_device(pdev);
3681         pci_set_drvdata(pdev, NULL);
3682 err_out:
3683         return err;
3684 }
3685
3686 static void __devexit skge_remove(struct pci_dev *pdev)
3687 {
3688         struct skge_hw *hw  = pci_get_drvdata(pdev);
3689         struct net_device *dev0, *dev1;
3690
3691         if (!hw)
3692                 return;
3693
3694         flush_scheduled_work();
3695
3696         if ((dev1 = hw->dev[1]))
3697                 unregister_netdev(dev1);
3698         dev0 = hw->dev[0];
3699         unregister_netdev(dev0);
3700
3701         spin_lock_irq(&hw->hw_lock);
3702         hw->intr_mask = 0;
3703         skge_write32(hw, B0_IMSK, 0);
3704         skge_read32(hw, B0_IMSK);
3705         spin_unlock_irq(&hw->hw_lock);
3706
3707         skge_write16(hw, B0_LED, LED_STAT_OFF);
3708         skge_write8(hw, B0_CTST, CS_RST_SET);
3709
3710         free_irq(pdev->irq, hw);
3711         pci_release_regions(pdev);
3712         pci_disable_device(pdev);
3713         if (dev1)
3714                 free_netdev(dev1);
3715         free_netdev(dev0);
3716
3717         iounmap(hw->regs);
3718         kfree(hw);
3719         pci_set_drvdata(pdev, NULL);
3720 }
3721
3722 #ifdef CONFIG_PM
3723 static int vaux_avail(struct pci_dev *pdev)
3724 {
3725         int pm_cap;
3726
3727         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3728         if (pm_cap) {
3729                 u16 ctl;
3730                 pci_read_config_word(pdev, pm_cap + PCI_PM_PMC, &ctl);
3731                 if (ctl & PCI_PM_CAP_AUX_POWER)
3732                         return 1;
3733         }
3734         return 0;
3735 }
3736
3737
3738 static int skge_suspend(struct pci_dev *pdev, pm_message_t state)
3739 {
3740         struct skge_hw *hw  = pci_get_drvdata(pdev);
3741         int i, err, wol = 0;
3742
3743         err = pci_save_state(pdev);
3744         if (err)
3745                 return err;
3746
3747         for (i = 0; i < hw->ports; i++) {
3748                 struct net_device *dev = hw->dev[i];
3749                 struct skge_port *skge = netdev_priv(dev);
3750
3751                 if (netif_running(dev))
3752                         skge_down(dev);
3753                 if (skge->wol)
3754                         skge_wol_init(skge);
3755
3756                 wol |= skge->wol;
3757         }
3758
3759         if (wol && vaux_avail(pdev))
3760                 skge_write8(hw, B0_POWER_CTRL,
3761                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_ON | PC_VCC_OFF);
3762
3763         skge_write32(hw, B0_IMSK, 0);
3764         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3765         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3766
3767         return 0;
3768 }
3769
3770 static int skge_resume(struct pci_dev *pdev)
3771 {
3772         struct skge_hw *hw  = pci_get_drvdata(pdev);
3773         int i, err;
3774
3775         err = pci_set_power_state(pdev, PCI_D0);
3776         if (err)
3777                 goto out;
3778
3779         err = pci_restore_state(pdev);
3780         if (err)
3781                 goto out;
3782
3783         pci_enable_wake(pdev, PCI_D0, 0);
3784
3785         err = skge_reset(hw);
3786         if (err)
3787                 goto out;
3788
3789         for (i = 0; i < hw->ports; i++) {
3790                 struct net_device *dev = hw->dev[i];
3791
3792                 if (netif_running(dev)) {
3793                         err = skge_up(dev);
3794
3795                         if (err) {
3796                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3797                                        dev->name, err);
3798                                 dev_close(dev);
3799                                 goto out;
3800                         }
3801                 }
3802         }
3803 out:
3804         return err;
3805 }
3806 #endif
3807
3808 static struct pci_driver skge_driver = {
3809         .name =         DRV_NAME,
3810         .id_table =     skge_id_table,
3811         .probe =        skge_probe,
3812         .remove =       __devexit_p(skge_remove),
3813 #ifdef CONFIG_PM
3814         .suspend =      skge_suspend,
3815         .resume =       skge_resume,
3816 #endif
3817 };
3818
3819 static int __init skge_init_module(void)
3820 {
3821         return pci_register_driver(&skge_driver);
3822 }
3823
3824 static void __exit skge_cleanup_module(void)
3825 {
3826         pci_unregister_driver(&skge_driver);
3827 }
3828
3829 module_init(skge_init_module);
3830 module_exit(skge_cleanup_module);