drivers/net/skge.c

   1 /*
   2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Based on earlier sk98lin, e100 and
   4  * FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features
   7  * of the original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  */
  26
  27 #include <linux/config.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/moduleparam.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/if_vlan.h>
  36 #include <linux/ip.h>
  37 #include <linux/delay.h>
  38 #include <linux/crc32.h>
  39 #include <linux/dma-mapping.h>
  40 #include <asm/irq.h>
  41
  42 #include "skge.h"
  43
  44 #define DRV_NAME                "skge"
  45 #define DRV_VERSION             "0.6"
  46 #define PFX                     DRV_NAME " "
  47
  48 #define DEFAULT_TX_RING_SIZE    128
  49 #define DEFAULT_RX_RING_SIZE    512
  50 #define MAX_TX_RING_SIZE        1024
  51 #define MAX_RX_RING_SIZE        4096
  52 #define PHY_RETRIES             1000
  53 #define ETH_JUMBO_MTU           9000
  54 #define TX_WATCHDOG             (5 * HZ)
  55 #define NAPI_WEIGHT             64
  56 #define BLINK_HZ                (HZ/4)
  57 #define LINK_POLL_HZ            (HZ/10)
  58
  59 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
  60 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
  61 MODULE_LICENSE("GPL");
  62 MODULE_VERSION(DRV_VERSION);
  63
  64 static const u32 default_msg
  65         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
  66           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
  67
  68 static int debug = -1;  /* defaults above */
  69 module_param(debug, int, 0);
  70 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  71
  72 static const struct pci_device_id skge_id_table[] = {
  73         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
  74         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
  75         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
  76         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
  77         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx  */
  78         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T), },
  79         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
  80         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
  81         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
  82         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1032) },
  83         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
  84         { 0 }
  85 };
  86 MODULE_DEVICE_TABLE(pci, skge_id_table);
  87
  88 static int skge_up(struct net_device *dev);
  89 static int skge_down(struct net_device *dev);
  90 static void skge_tx_clean(struct skge_port *skge);
  91 static void xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  92 static void gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  93 static void genesis_get_stats(struct skge_port *skge, u64 *data);
  94 static void yukon_get_stats(struct skge_port *skge, u64 *data);
  95 static void yukon_init(struct skge_hw *hw, int port);
  96 static void yukon_reset(struct skge_hw *hw, int port);
  97 static void genesis_mac_init(struct skge_hw *hw, int port);
  98 static void genesis_reset(struct skge_hw *hw, int port);
  99
 100 static const int txqaddr[] = { Q_XA1, Q_XA2 };
 101 static const int rxqaddr[] = { Q_R1, Q_R2 };
 102 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
 103 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
 104
 105 /* Don't need to look at whole 16K.
 106  * last interesting register is descriptor poll timer.
 107  */
 108 #define SKGE_REGS_LEN   (29*128)
 109
 110 static int skge_get_regs_len(struct net_device *dev)
 111 {
 112         return SKGE_REGS_LEN;
 113 }
 114
 115 /*
 116  * Returns copy of control register region
 117  * I/O region is divided into banks and certain regions are unreadable
 118  */
 119 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
 120                           void *p)
 121 {
 122         const struct skge_port *skge = netdev_priv(dev);
 123         unsigned long offs;
 124         const void __iomem *io = skge->hw->regs;
 125         static const unsigned long bankmap
 126                 = (1<<0) | (1<<2) | (1<<8) | (1<<9)
 127                   | (1<<12) | (1<<13) | (1<<14) | (1<<15) | (1<<16)
 128                   | (1<<17) | (1<<20) | (1<<21) | (1<<22) | (1<<23)
 129                   | (1<<24)  | (1<<25) | (1<<26) | (1<<27) | (1<<28);
 130
 131         regs->version = 1;
 132         for (offs = 0; offs < regs->len; offs += 128) {
 133                 u32 len = min_t(u32, 128, regs->len - offs);
 134
 135                 if (bankmap & (1<<(offs/128)))
 136                         memcpy_fromio(p + offs, io + offs, len);
 137                 else
 138                         memset(p + offs, 0, len);
 139         }
 140 }
 141
 142 /* Wake on Lan only supported on Yukon chps with rev 1 or above */
 143 static int wol_supported(const struct skge_hw *hw)
 144 {
 145         return !((hw->chip_id == CHIP_ID_GENESIS ||
 146                   (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)));
 147 }
 148
 149 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 150 {
 151         struct skge_port *skge = netdev_priv(dev);
 152
 153         wol->supported = wol_supported(skge->hw) ? WAKE_MAGIC : 0;
 154         wol->wolopts = skge->wol ? WAKE_MAGIC : 0;
 155 }
 156
 157 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 158 {
 159         struct skge_port *skge = netdev_priv(dev);
 160         struct skge_hw *hw = skge->hw;
 161
 162         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
 163                 return -EOPNOTSUPP;
 164
 165         if (wol->wolopts == WAKE_MAGIC && !wol_supported(hw))
 166                 return -EOPNOTSUPP;
 167
 168         skge->wol = wol->wolopts == WAKE_MAGIC;
 169
 170         if (skge->wol) {
 171                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
 172
 173                 skge_write16(hw, WOL_CTRL_STAT,
 174                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
 175                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
 176         } else
 177                 skge_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
 178
 179         return 0;
 180 }
 181
 182
 183 static int skge_get_settings(struct net_device *dev,
 184                              struct ethtool_cmd *ecmd)
 185 {
 186         struct skge_port *skge = netdev_priv(dev);
 187         struct skge_hw *hw = skge->hw;
 188
 189         ecmd->transceiver = XCVR_INTERNAL;
 190
 191         if (iscopper(hw)) {
 192                 if (hw->chip_id == CHIP_ID_GENESIS)
 193                         ecmd->supported = SUPPORTED_1000baseT_Full
 194                                 | SUPPORTED_1000baseT_Half
 195                                 | SUPPORTED_Autoneg | SUPPORTED_TP;
 196                 else {
 197                         ecmd->supported = SUPPORTED_10baseT_Half
 198                                 | SUPPORTED_10baseT_Full
 199                                 | SUPPORTED_100baseT_Half
 200                                 | SUPPORTED_100baseT_Full
 201                                 | SUPPORTED_1000baseT_Half
 202                                 | SUPPORTED_1000baseT_Full
 203                                 | SUPPORTED_Autoneg| SUPPORTED_TP;
 204
 205                         if (hw->chip_id == CHIP_ID_YUKON)
 206                                 ecmd->supported &= ~SUPPORTED_1000baseT_Half;
 207
 208                 }
 209
 210                 ecmd->port = PORT_TP;
 211                 ecmd->phy_address = hw->phy_addr;
 212         } else {
 213                 ecmd->supported = SUPPORTED_1000baseT_Full
 214                         | SUPPORTED_FIBRE
 215                         | SUPPORTED_Autoneg;
 216
 217                 ecmd->port = PORT_FIBRE;
 218         }
 219
 220         ecmd->advertising = skge->advertising;
 221         ecmd->autoneg = skge->autoneg;
 222         ecmd->speed = skge->speed;
 223         ecmd->duplex = skge->duplex;
 224         return 0;
 225 }
 226
 227 static u32 skge_modes(const struct skge_hw *hw)
 228 {
 229         u32 modes = ADVERTISED_Autoneg
 230                 | ADVERTISED_1000baseT_Full | ADVERTISED_1000baseT_Half
 231                 | ADVERTISED_100baseT_Full | ADVERTISED_100baseT_Half
 232                 | ADVERTISED_10baseT_Full | ADVERTISED_10baseT_Half;
 233
 234         if (iscopper(hw)) {
 235                 modes |= ADVERTISED_TP;
 236                 switch (hw->chip_id) {
 237                 case CHIP_ID_GENESIS:
 238                         modes &= ~(ADVERTISED_100baseT_Full
 239                                    | ADVERTISED_100baseT_Half
 240                                    | ADVERTISED_10baseT_Full
 241                                    | ADVERTISED_10baseT_Half);
 242                         break;
 243
 244                 case CHIP_ID_YUKON:
 245                         modes &= ~ADVERTISED_1000baseT_Half;
 246                         break;
 247
 248                 }
 249         } else {
 250                 modes |= ADVERTISED_FIBRE;
 251                 modes &= ~ADVERTISED_1000baseT_Half;
 252         }
 253         return modes;
 254 }
 255
 256 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
 257 {
 258         struct skge_port *skge = netdev_priv(dev);
 259         const struct skge_hw *hw = skge->hw;
 260
 261         if (ecmd->autoneg == AUTONEG_ENABLE) {
 262                 if (ecmd->advertising & skge_modes(hw))
 263                         return -EINVAL;
 264         } else {
 265                 switch (ecmd->speed) {
 266                 case SPEED_1000:
 267                         break;
 268                 case SPEED_100:
 269                 case SPEED_10:
 270                         if (iscopper(hw) || hw->chip_id == CHIP_ID_GENESIS)
 271                                 return -EINVAL;
 272                         break;
 273                 default:
 274                         return -EINVAL;
 275                 }
 276         }
 277
 278         skge->autoneg = ecmd->autoneg;
 279         skge->speed = ecmd->speed;
 280         skge->duplex = ecmd->duplex;
 281         skge->advertising = ecmd->advertising;
 282
 283         if (netif_running(dev)) {
 284                 skge_down(dev);
 285                 skge_up(dev);
 286         }
 287         return (0);
 288 }
 289
 290 static void skge_get_drvinfo(struct net_device *dev,
 291                              struct ethtool_drvinfo *info)
 292 {
 293         struct skge_port *skge = netdev_priv(dev);
 294
 295         strcpy(info->driver, DRV_NAME);
 296         strcpy(info->version, DRV_VERSION);
 297         strcpy(info->fw_version, "N/A");
 298         strcpy(info->bus_info, pci_name(skge->hw->pdev));
 299 }
 300
 301 static const struct skge_stat {
 302         char       name[ETH_GSTRING_LEN];
 303         u16        xmac_offset;
 304         u16        gma_offset;
 305 } skge_stats[] = {
 306         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
 307         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
 308
 309         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
 310         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
 311         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
 312         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
 313         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
 314         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
 315         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
 316         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
 317
 318         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
 319         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
 320         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
 321         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
 322         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
 323         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
 324
 325         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 326         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
 327         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
 328         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 329         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
 330 };
 331
 332 static int skge_get_stats_count(struct net_device *dev)
 333 {
 334         return ARRAY_SIZE(skge_stats);
 335 }
 336
 337 static void skge_get_ethtool_stats(struct net_device *dev,
 338                                    struct ethtool_stats *stats, u64 *data)
 339 {
 340         struct skge_port *skge = netdev_priv(dev);
 341
 342         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 343                 genesis_get_stats(skge, data);
 344         else
 345                 yukon_get_stats(skge, data);
 346 }
 347
 348 /* Use hardware MIB variables for critical path statistics and
 349  * transmit feedback not reported at interrupt.
 350  * Other errors are accounted for in interrupt handler.
 351  */
 352 static struct net_device_stats *skge_get_stats(struct net_device *dev)
 353 {
 354         struct skge_port *skge = netdev_priv(dev);
 355         u64 data[ARRAY_SIZE(skge_stats)];
 356
 357         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 358                 genesis_get_stats(skge, data);
 359         else
 360                 yukon_get_stats(skge, data);
 361
 362         skge->net_stats.tx_bytes = data[0];
 363         skge->net_stats.rx_bytes = data[1];
 364         skge->net_stats.tx_packets = data[2] + data[4] + data[6];
 365         skge->net_stats.rx_packets = data[3] + data[5] + data[7];
 366         skge->net_stats.multicast = data[5] + data[7];
 367         skge->net_stats.collisions = data[10];
 368         skge->net_stats.tx_aborted_errors = data[12];
 369
 370         return &skge->net_stats;
 371 }
 372
 373 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
 374 {
 375         int i;
 376
 377         switch (stringset) {
 378         case ETH_SS_STATS:
 379                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
 380                         memcpy(data + i * ETH_GSTRING_LEN,
 381                                skge_stats[i].name, ETH_GSTRING_LEN);
 382                 break;
 383         }
 384 }
 385
 386 static void skge_get_ring_param(struct net_device *dev,
 387                                 struct ethtool_ringparam *p)
 388 {
 389         struct skge_port *skge = netdev_priv(dev);
 390
 391         p->rx_max_pending = MAX_RX_RING_SIZE;
 392         p->tx_max_pending = MAX_TX_RING_SIZE;
 393         p->rx_mini_max_pending = 0;
 394         p->rx_jumbo_max_pending = 0;
 395
 396         p->rx_pending = skge->rx_ring.count;
 397         p->tx_pending = skge->tx_ring.count;
 398         p->rx_mini_pending = 0;
 399         p->rx_jumbo_pending = 0;
 400 }
 401
 402 static int skge_set_ring_param(struct net_device *dev,
 403                                struct ethtool_ringparam *p)
 404 {
 405         struct skge_port *skge = netdev_priv(dev);
 406
 407         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
 408             p->tx_pending == 0 || p->tx_pending > MAX_TX_RING_SIZE)
 409                 return -EINVAL;
 410
 411         skge->rx_ring.count = p->rx_pending;
 412         skge->tx_ring.count = p->tx_pending;
 413
 414         if (netif_running(dev)) {
 415                 skge_down(dev);
 416                 skge_up(dev);
 417         }
 418
 419         return 0;
 420 }
 421
 422 static u32 skge_get_msglevel(struct net_device *netdev)
 423 {
 424         struct skge_port *skge = netdev_priv(netdev);
 425         return skge->msg_enable;
 426 }
 427
 428 static void skge_set_msglevel(struct net_device *netdev, u32 value)
 429 {
 430         struct skge_port *skge = netdev_priv(netdev);
 431         skge->msg_enable = value;
 432 }
 433
 434 static int skge_nway_reset(struct net_device *dev)
 435 {
 436         struct skge_port *skge = netdev_priv(dev);
 437         struct skge_hw *hw = skge->hw;
 438         int port = skge->port;
 439
 440         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
 441                 return -EINVAL;
 442
 443         spin_lock_bh(&hw->phy_lock);
 444         if (hw->chip_id == CHIP_ID_GENESIS) {
 445                 genesis_reset(hw, port);
 446                 genesis_mac_init(hw, port);
 447         } else {
 448                 yukon_reset(hw, port);
 449                 yukon_init(hw, port);
 450         }
 451         spin_unlock_bh(&hw->phy_lock);
 452         return 0;
 453 }
 454
 455 static int skge_set_sg(struct net_device *dev, u32 data)
 456 {
 457         struct skge_port *skge = netdev_priv(dev);
 458         struct skge_hw *hw = skge->hw;
 459
 460         if (hw->chip_id == CHIP_ID_GENESIS && data)
 461                 return -EOPNOTSUPP;
 462         return ethtool_op_set_sg(dev, data);
 463 }
 464
 465 static int skge_set_tx_csum(struct net_device *dev, u32 data)
 466 {
 467         struct skge_port *skge = netdev_priv(dev);
 468         struct skge_hw *hw = skge->hw;
 469
 470         if (hw->chip_id == CHIP_ID_GENESIS && data)
 471                 return -EOPNOTSUPP;
 472
 473         return ethtool_op_set_tx_csum(dev, data);
 474 }
 475
 476 static u32 skge_get_rx_csum(struct net_device *dev)
 477 {
 478         struct skge_port *skge = netdev_priv(dev);
 479
 480         return skge->rx_csum;
 481 }
 482
 483 /* Only Yukon supports checksum offload. */
 484 static int skge_set_rx_csum(struct net_device *dev, u32 data)
 485 {
 486         struct skge_port *skge = netdev_priv(dev);
 487
 488         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
 489                 return -EOPNOTSUPP;
 490
 491         skge->rx_csum = data;
 492         return 0;
 493 }
 494
 495 static void skge_get_pauseparam(struct net_device *dev,
 496                                 struct ethtool_pauseparam *ecmd)
 497 {
 498         struct skge_port *skge = netdev_priv(dev);
 499
 500         ecmd->tx_pause = (skge->flow_control == FLOW_MODE_LOC_SEND)
 501                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 502         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_REM_SEND)
 503                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 504
 505         ecmd->autoneg = skge->autoneg;
 506 }
 507
 508 static int skge_set_pauseparam(struct net_device *dev,
 509                                struct ethtool_pauseparam *ecmd)
 510 {
 511         struct skge_port *skge = netdev_priv(dev);
 512
 513         skge->autoneg = ecmd->autoneg;
 514         if (ecmd->rx_pause && ecmd->tx_pause)
 515                 skge->flow_control = FLOW_MODE_SYMMETRIC;
 516         else if (ecmd->rx_pause && !ecmd->tx_pause)
 517                 skge->flow_control = FLOW_MODE_REM_SEND;
 518         else if (!ecmd->rx_pause && ecmd->tx_pause)
 519                 skge->flow_control = FLOW_MODE_LOC_SEND;
 520         else
 521                 skge->flow_control = FLOW_MODE_NONE;
 522
 523         if (netif_running(dev)) {
 524                 skge_down(dev);
 525                 skge_up(dev);
 526         }
 527         return 0;
 528 }
 529
 530 /* Chip internal frequency for clock calculations */
 531 static inline u32 hwkhz(const struct skge_hw *hw)
 532 {
 533         if (hw->chip_id == CHIP_ID_GENESIS)
 534                 return 53215; /* or:  53.125 MHz */
 535         else
 536                 return 78215; /* or:  78.125 MHz */
 537 }
 538
 539 /* Chip hz to microseconds */
 540 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
 541 {
 542         return (ticks * 1000) / hwkhz(hw);
 543 }
 544
 545 /* Microseconds to chip hz */
 546 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 547 {
 548         return hwkhz(hw) * usec / 1000;
 549 }
 550
 551 static int skge_get_coalesce(struct net_device *dev,
 552                              struct ethtool_coalesce *ecmd)
 553 {
 554         struct skge_port *skge = netdev_priv(dev);
 555         struct skge_hw *hw = skge->hw;
 556         int port = skge->port;
 557
 558         ecmd->rx_coalesce_usecs = 0;
 559         ecmd->tx_coalesce_usecs = 0;
 560
 561         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
 562                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
 563                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
 564
 565                 if (msk & rxirqmask[port])
 566                         ecmd->rx_coalesce_usecs = delay;
 567                 if (msk & txirqmask[port])
 568                         ecmd->tx_coalesce_usecs = delay;
 569         }
 570
 571         return 0;
 572 }
 573
 574 /* Note: interrupt timer is per board, but can turn on/off per port */
 575 static int skge_set_coalesce(struct net_device *dev,
 576                              struct ethtool_coalesce *ecmd)
 577 {
 578         struct skge_port *skge = netdev_priv(dev);
 579         struct skge_hw *hw = skge->hw;
 580         int port = skge->port;
 581         u32 msk = skge_read32(hw, B2_IRQM_MSK);
 582         u32 delay = 25;
 583
 584         if (ecmd->rx_coalesce_usecs == 0)
 585                 msk &= ~rxirqmask[port];
 586         else if (ecmd->rx_coalesce_usecs < 25 ||
 587                  ecmd->rx_coalesce_usecs > 33333)
 588                 return -EINVAL;
 589         else {
 590                 msk |= rxirqmask[port];
 591                 delay = ecmd->rx_coalesce_usecs;
 592         }
 593
 594         if (ecmd->tx_coalesce_usecs == 0)
 595                 msk &= ~txirqmask[port];
 596         else if (ecmd->tx_coalesce_usecs < 25 ||
 597                  ecmd->tx_coalesce_usecs > 33333)
 598                 return -EINVAL;
 599         else {
 600                 msk |= txirqmask[port];
 601                 delay = min(delay, ecmd->rx_coalesce_usecs);
 602         }
 603
 604         skge_write32(hw, B2_IRQM_MSK, msk);
 605         if (msk == 0)
 606                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
 607         else {
 608                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
 609                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
 610         }
 611         return 0;
 612 }
 613
 614 static void skge_led_on(struct skge_hw *hw, int port)
 615 {
 616         if (hw->chip_id == CHIP_ID_GENESIS) {
 617                 skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 618                 skge_write8(hw, B0_LED, LED_STAT_ON);
 619
 620                 skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 621                 skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 622                 skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 623
 624                 switch (hw->phy_type) {
 625                 case SK_PHY_BCOM:
 626                         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL,
 627                                           PHY_B_PEC_LED_ON);
 628                         break;
 629                 default:
 630                         skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
 631                         skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
 632                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 633                 }
 634         } else {
 635                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 636                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 637                                   PHY_M_LED_MO_DUP(MO_LED_ON)  |
 638                                   PHY_M_LED_MO_10(MO_LED_ON)   |
 639                                   PHY_M_LED_MO_100(MO_LED_ON)  |
 640                                   PHY_M_LED_MO_1000(MO_LED_ON) |
 641                                   PHY_M_LED_MO_RX(MO_LED_ON));
 642         }
 643 }
 644
 645 static void skge_led_off(struct skge_hw *hw, int port)
 646 {
 647         if (hw->chip_id == CHIP_ID_GENESIS) {
 648                 skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 649                 skge_write8(hw, B0_LED, LED_STAT_OFF);
 650
 651                 skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 652                 skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 653
 654                 switch (hw->phy_type) {
 655                 case SK_PHY_BCOM:
 656                         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL,
 657                                           PHY_B_PEC_LED_OFF);
 658                         break;
 659                 default:
 660                         skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
 661                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
 662                 }
 663         } else {
 664                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 665                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 666                                   PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 667                                   PHY_M_LED_MO_10(MO_LED_OFF)   |
 668                                   PHY_M_LED_MO_100(MO_LED_OFF)  |
 669                                   PHY_M_LED_MO_1000(MO_LED_OFF) |
 670                                   PHY_M_LED_MO_RX(MO_LED_OFF));
 671         }
 672 }
 673
 674 static void skge_blink_timer(unsigned long data)
 675 {
 676         struct skge_port *skge = (struct skge_port *) data;
 677         struct skge_hw *hw = skge->hw;
 678         unsigned long flags;
 679
 680         spin_lock_irqsave(&hw->phy_lock, flags);
 681         if (skge->blink_on)
 682                 skge_led_on(hw, skge->port);
 683         else
 684                 skge_led_off(hw, skge->port);
 685         spin_unlock_irqrestore(&hw->phy_lock, flags);
 686
 687         skge->blink_on = !skge->blink_on;
 688         mod_timer(&skge->led_blink, jiffies + BLINK_HZ);
 689 }
 690
 691 /* blink LED's for finding board */
 692 static int skge_phys_id(struct net_device *dev, u32 data)
 693 {
 694         struct skge_port *skge = netdev_priv(dev);
 695
 696         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
 697                 data = (u32)(MAX_SCHEDULE_TIMEOUT / HZ);
 698
 699         /* start blinking */
 700         skge->blink_on = 1;
 701         mod_timer(&skge->led_blink, jiffies+1);
 702
 703         msleep_interruptible(data * 1000);
 704         del_timer_sync(&skge->led_blink);
 705
 706         skge_led_off(skge->hw, skge->port);
 707
 708         return 0;
 709 }
 710
 711 static struct ethtool_ops skge_ethtool_ops = {
 712         .get_settings   = skge_get_settings,
 713         .set_settings   = skge_set_settings,
 714         .get_drvinfo    = skge_get_drvinfo,
 715         .get_regs_len   = skge_get_regs_len,
 716         .get_regs       = skge_get_regs,
 717         .get_wol        = skge_get_wol,
 718         .set_wol        = skge_set_wol,
 719         .get_msglevel   = skge_get_msglevel,
 720         .set_msglevel   = skge_set_msglevel,
 721         .nway_reset     = skge_nway_reset,
 722         .get_link       = ethtool_op_get_link,
 723         .get_ringparam  = skge_get_ring_param,
 724         .set_ringparam  = skge_set_ring_param,
 725         .get_pauseparam = skge_get_pauseparam,
 726         .set_pauseparam = skge_set_pauseparam,
 727         .get_coalesce   = skge_get_coalesce,
 728         .set_coalesce   = skge_set_coalesce,
 729         .get_sg         = ethtool_op_get_sg,
 730         .set_sg         = skge_set_sg,
 731         .get_tx_csum    = ethtool_op_get_tx_csum,
 732         .set_tx_csum    = skge_set_tx_csum,
 733         .get_rx_csum    = skge_get_rx_csum,
 734         .set_rx_csum    = skge_set_rx_csum,
 735         .get_strings    = skge_get_strings,
 736         .phys_id        = skge_phys_id,
 737         .get_stats_count = skge_get_stats_count,
 738         .get_ethtool_stats = skge_get_ethtool_stats,
 739 };
 740
 741 /*
 742  * Allocate ring elements and chain them together
 743  * One-to-one association of board descriptors with ring elements
 744  */
 745 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u64 base)
 746 {
 747         struct skge_tx_desc *d;
 748         struct skge_element *e;
 749         int i;
 750
 751         ring->start = kmalloc(sizeof(*e)*ring->count, GFP_KERNEL);
 752         if (!ring->start)
 753                 return -ENOMEM;
 754
 755         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
 756                 e->desc = d;
 757                 if (i == ring->count - 1) {
 758                         e->next = ring->start;
 759                         d->next_offset = base;
 760                 } else {
 761                         e->next = e + 1;
 762                         d->next_offset = base + (i+1) * sizeof(*d);
 763                 }
 764         }
 765         ring->to_use = ring->to_clean = ring->start;
 766
 767         return 0;
 768 }
 769
 770 /* Setup buffer for receiving */
 771 static inline int skge_rx_alloc(struct skge_port *skge,
 772                                 struct skge_element *e)
 773 {
 774         unsigned long bufsize = skge->netdev->mtu + ETH_HLEN; /* VLAN? */
 775         struct skge_rx_desc *rd = e->desc;
 776         struct sk_buff *skb;
 777         u64 map;
 778
 779         skb = dev_alloc_skb(bufsize + NET_IP_ALIGN);
 780         if (unlikely(!skb)) {
 781                 printk(KERN_DEBUG PFX "%s: out of memory for receive\n",
 782                        skge->netdev->name);
 783                 return -ENOMEM;
 784         }
 785
 786         skb->dev = skge->netdev;
 787         skb_reserve(skb, NET_IP_ALIGN);
 788
 789         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
 790                              PCI_DMA_FROMDEVICE);
 791
 792         rd->dma_lo = map;
 793         rd->dma_hi = map >> 32;
 794         e->skb = skb;
 795         rd->csum1_start = ETH_HLEN;
 796         rd->csum2_start = ETH_HLEN;
 797         rd->csum1 = 0;
 798         rd->csum2 = 0;
 799
 800         wmb();
 801
 802         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 803         pci_unmap_addr_set(e, mapaddr, map);
 804         pci_unmap_len_set(e, maplen, bufsize);
 805         return 0;
 806 }
 807
 808 /* Free all unused buffers in receive ring, assumes receiver stopped */
 809 static void skge_rx_clean(struct skge_port *skge)
 810 {
 811         struct skge_hw *hw = skge->hw;
 812         struct skge_ring *ring = &skge->rx_ring;
 813         struct skge_element *e;
 814
 815         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
 816                 struct skge_rx_desc *rd = e->desc;
 817                 rd->control = 0;
 818
 819                 pci_unmap_single(hw->pdev,
 820                                  pci_unmap_addr(e, mapaddr),
 821                                  pci_unmap_len(e, maplen),
 822                                  PCI_DMA_FROMDEVICE);
 823                 dev_kfree_skb(e->skb);
 824                 e->skb = NULL;
 825         }
 826         ring->to_clean = e;
 827 }
 828
 829 /* Allocate buffers for receive ring
 830  * For receive: to_use   is refill location
 831  *              to_clean is next received frame.
 832  *
 833  * if (to_use == to_clean)
 834  *       then ring all frames in ring need buffers
 835  * if (to_use->next == to_clean)
 836  *       then ring all frames in ring have buffers
 837  */
 838 static int skge_rx_fill(struct skge_port *skge)
 839 {
 840         struct skge_ring *ring = &skge->rx_ring;
 841         struct skge_element *e;
 842         int ret = 0;
 843
 844         for (e = ring->to_use; e->next != ring->to_clean; e = e->next) {
 845                 if (skge_rx_alloc(skge, e)) {
 846                         ret = 1;
 847                         break;
 848                 }
 849
 850         }
 851         ring->to_use = e;
 852
 853         return ret;
 854 }
 855
 856 static void skge_link_up(struct skge_port *skge)
 857 {
 858         netif_carrier_on(skge->netdev);
 859         if (skge->tx_avail > MAX_SKB_FRAGS + 1)
 860                 netif_wake_queue(skge->netdev);
 861
 862         if (netif_msg_link(skge))
 863                 printk(KERN_INFO PFX
 864                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
 865                        skge->netdev->name, skge->speed,
 866                        skge->duplex == DUPLEX_FULL ? "full" : "half",
 867                        (skge->flow_control == FLOW_MODE_NONE) ? "none" :
 868                        (skge->flow_control == FLOW_MODE_LOC_SEND) ? "tx only" :
 869                        (skge->flow_control == FLOW_MODE_REM_SEND) ? "rx only" :
 870                        (skge->flow_control == FLOW_MODE_SYMMETRIC) ? "tx and rx" :
 871                        "unknown");
 872 }
 873
 874 static void skge_link_down(struct skge_port *skge)
 875 {
 876         netif_carrier_off(skge->netdev);
 877         netif_stop_queue(skge->netdev);
 878
 879         if (netif_msg_link(skge))
 880                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
 881 }
 882
 883 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
 884 {
 885         int i;
 886         u16 v;
 887
 888         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 889         v = xm_read16(hw, port, XM_PHY_DATA);
 890         if (hw->phy_type != SK_PHY_XMAC) {
 891                 for (i = 0; i < PHY_RETRIES; i++) {
 892                         udelay(1);
 893                         if (xm_read16(hw, port, XM_MMU_CMD)
 894                             & XM_MMU_PHY_RDY)
 895                                 goto ready;
 896                 }
 897
 898                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
 899                        hw->dev[port]->name);
 900                 return 0;
 901         ready:
 902                 v = xm_read16(hw, port, XM_PHY_DATA);
 903         }
 904
 905         return v;
 906 }
 907
 908 static void xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
 909 {
 910         int i;
 911
 912         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 913         for (i = 0; i < PHY_RETRIES; i++) {
 914                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 915                         goto ready;
 916                 cpu_relax();
 917         }
 918         printk(KERN_WARNING PFX "%s: phy write failed to come ready\n",
 919                hw->dev[port]->name);
 920
 921
 922  ready:
 923         xm_write16(hw, port, XM_PHY_DATA, val);
 924         for (i = 0; i < PHY_RETRIES; i++) {
 925                 udelay(1);
 926                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 927                         return;
 928         }
 929         printk(KERN_WARNING PFX "%s: phy write timed out\n",
 930                        hw->dev[port]->name);
 931 }
 932
 933 static void genesis_init(struct skge_hw *hw)
 934 {
 935         /* set blink source counter */
 936         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
 937         skge_write8(hw, B2_BSC_CTRL, BSC_START);
 938
 939         /* configure mac arbiter */
 940         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
 941
 942         /* configure mac arbiter timeout values */
 943         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
 944         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
 945         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
 946         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
 947
 948         skge_write8(hw, B3_MA_RCINI_RX1, 0);
 949         skge_write8(hw, B3_MA_RCINI_RX2, 0);
 950         skge_write8(hw, B3_MA_RCINI_TX1, 0);
 951         skge_write8(hw, B3_MA_RCINI_TX2, 0);
 952
 953         /* configure packet arbiter timeout */
 954         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
 955         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
 956         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
 957         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
 958         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
 959 }
 960
 961 static void genesis_reset(struct skge_hw *hw, int port)
 962 {
 963         int i;
 964         u64 zero = 0;
 965
 966         /* reset the statistics module */
 967         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
 968         xm_write16(hw, port, XM_IMSK, 0xffff);  /* disable XMAC IRQs */
 969         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
 970         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
 971         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
 972
 973         /* disable all PHY IRQs */
 974         if  (hw->phy_type == SK_PHY_BCOM)
 975                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
 976
 977         xm_outhash(hw, port, XM_HSM, (u8 *) &zero);
 978         for (i = 0; i < 15; i++)
 979                 xm_outaddr(hw, port, XM_EXM(i), (u8 *) &zero);
 980         xm_outhash(hw, port, XM_SRC_CHK, (u8 *) &zero);
 981 }
 982
 983
 984 static void genesis_mac_init(struct skge_hw *hw, int port)
 985 {
 986         struct skge_port *skge = netdev_priv(hw->dev[port]);
 987         int i;
 988         u32 r;
 989         u16 id1;
 990         u16 ctrl1, ctrl2, ctrl3, ctrl4, ctrl5;
 991
 992         /* magic workaround patterns for Broadcom */
 993         static const struct {
 994                 u16 reg;
 995                 u16 val;
 996         } A1hack[] = {
 997                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
 998                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
 999                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1000                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1001         }, C0hack[] = {
1002                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1003                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1004         };
1005
1006
1007         /* initialize Rx, Tx and Link LED */
1008         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
1009         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
1010
1011         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
1012         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
1013
1014         /* Unreset the XMAC. */
1015         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1016
1017         /*
1018          * Perform additional initialization for external PHYs,
1019          * namely for the 1000baseTX cards that use the XMAC's
1020          * GMII mode.
1021          */
1022         spin_lock_bh(&hw->phy_lock);
1023         if (hw->phy_type != SK_PHY_XMAC) {
1024                 /* Take PHY out of reset. */
1025                 r = skge_read32(hw, B2_GP_IO);
1026                 if (port == 0)
1027                         r |= GP_DIR_0|GP_IO_0;
1028                 else
1029                         r |= GP_DIR_2|GP_IO_2;
1030
1031                 skge_write32(hw, B2_GP_IO, r);
1032                 skge_read32(hw, B2_GP_IO);
1033
1034                 /* Enable GMII mode on the XMAC. */
1035                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1036
1037                 id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1038
1039                 /* Optimize MDIO transfer by suppressing preamble. */
1040                 xm_write16(hw, port, XM_MMU_CMD,
1041                                 xm_read16(hw, port, XM_MMU_CMD)
1042                                 | XM_MMU_NO_PRE);
1043
1044                 if (id1 == PHY_BCOM_ID1_C0) {
1045                         /*
1046                          * Workaround BCOM Errata for the C0 type.
1047                          * Write magic patterns to reserved registers.
1048                          */
1049                         for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1050                                 xm_phy_write(hw, port,
1051                                           C0hack[i].reg, C0hack[i].val);
1052
1053                 } else if (id1 == PHY_BCOM_ID1_A1) {
1054                         /*
1055                          * Workaround BCOM Errata for the A1 type.
1056                          * Write magic patterns to reserved registers.
1057                          */
1058                         for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1059                                 xm_phy_write(hw, port,
1060                                           A1hack[i].reg, A1hack[i].val);
1061                 }
1062
1063                 /*
1064                  * Workaround BCOM Errata (#10523) for all BCom PHYs.
1065                  * Disable Power Management after reset.
1066                  */
1067                 r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1068                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r | PHY_B_AC_DIS_PM);
1069         }
1070
1071         /* Dummy read */
1072         xm_read16(hw, port, XM_ISRC);
1073
1074         r = xm_read32(hw, port, XM_MODE);
1075         xm_write32(hw, port, XM_MODE, r|XM_MD_CSA);
1076
1077         /* We don't need the FCS appended to the packet. */
1078         r = xm_read16(hw, port, XM_RX_CMD);
1079         xm_write16(hw, port, XM_RX_CMD, r | XM_RX_STRIP_FCS);
1080
1081         /* We want short frames padded to 60 bytes. */
1082         r = xm_read16(hw, port, XM_TX_CMD);
1083         xm_write16(hw, port, XM_TX_CMD, r | XM_TX_AUTO_PAD);
1084
1085         /*
1086          * Enable the reception of all error frames. This is is
1087          * a necessary evil due to the design of the XMAC. The
1088          * XMAC's receive FIFO is only 8K in size, however jumbo
1089          * frames can be up to 9000 bytes in length. When bad
1090          * frame filtering is enabled, the XMAC's RX FIFO operates
1091          * in 'store and forward' mode. For this to work, the
1092          * entire frame has to fit into the FIFO, but that means
1093          * that jumbo frames larger than 8192 bytes will be
1094          * truncated. Disabling all bad frame filtering causes
1095          * the RX FIFO to operate in streaming mode, in which
1096          * case the XMAC will start transfering frames out of the
1097          * RX FIFO as soon as the FIFO threshold is reached.
1098          */
1099         r = xm_read32(hw, port, XM_MODE);
1100         xm_write32(hw, port, XM_MODE,
1101                      XM_MD_RX_CRCE|XM_MD_RX_LONG|XM_MD_RX_RUNT|
1102                      XM_MD_RX_ERR|XM_MD_RX_IRLE);
1103
1104         xm_outaddr(hw, port, XM_SA, hw->dev[port]->dev_addr);
1105         xm_outaddr(hw, port, XM_EXM(0), hw->dev[port]->dev_addr);
1106
1107         /*
1108          * Bump up the transmit threshold. This helps hold off transmit
1109          * underruns when we're blasting traffic from both ports at once.
1110          */
1111         xm_write16(hw, port, XM_TX_THR, 512);
1112
1113         /* Configure MAC arbiter */
1114         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1115
1116         /* configure timeout values */
1117         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1118         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1119         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1120         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1121
1122         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1123         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1124         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1125         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1126
1127         /* Configure Rx MAC FIFO */
1128         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1129         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1130         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1131
1132         /* Configure Tx MAC FIFO */
1133         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1134         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1135         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1136
1137         if (hw->dev[port]->mtu > ETH_DATA_LEN) {
1138                 /* Enable frame flushing if jumbo frames used */
1139                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1140         } else {
1141                 /* enable timeout timers if normal frames */
1142                 skge_write16(hw, B3_PA_CTRL,
1143                              port == 0 ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1144         }
1145
1146
1147         r = xm_read16(hw, port, XM_RX_CMD);
1148         if (hw->dev[port]->mtu > ETH_DATA_LEN)
1149                 xm_write16(hw, port, XM_RX_CMD, r | XM_RX_BIG_PK_OK);
1150         else
1151                 xm_write16(hw, port, XM_RX_CMD, r & ~(XM_RX_BIG_PK_OK));
1152
1153         switch (hw->phy_type) {
1154         case SK_PHY_XMAC:
1155                 if (skge->autoneg == AUTONEG_ENABLE) {
1156                         ctrl1 = PHY_X_AN_FD | PHY_X_AN_HD;
1157
1158                         switch (skge->flow_control) {
1159                         case FLOW_MODE_NONE:
1160                                 ctrl1 |= PHY_X_P_NO_PAUSE;
1161                                 break;
1162                         case FLOW_MODE_LOC_SEND:
1163                                 ctrl1 |= PHY_X_P_ASYM_MD;
1164                                 break;
1165                         case FLOW_MODE_SYMMETRIC:
1166                                 ctrl1 |= PHY_X_P_SYM_MD;
1167                                 break;
1168                         case FLOW_MODE_REM_SEND:
1169                                 ctrl1 |= PHY_X_P_BOTH_MD;
1170                                 break;
1171                         }
1172
1173                         xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl1);
1174                         ctrl2 = PHY_CT_ANE | PHY_CT_RE_CFG;
1175                 } else {
1176                         ctrl2 = 0;
1177                         if (skge->duplex == DUPLEX_FULL)
1178                                 ctrl2 |= PHY_CT_DUP_MD;
1179                 }
1180
1181                 xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl2);
1182                 break;
1183
1184         case SK_PHY_BCOM:
1185                 ctrl1 = PHY_CT_SP1000;
1186                 ctrl2 = 0;
1187                 ctrl3 = PHY_AN_CSMA;
1188                 ctrl4 = PHY_B_PEC_EN_LTR;
1189                 ctrl5 = PHY_B_AC_TX_TST;
1190
1191                 if (skge->autoneg == AUTONEG_ENABLE) {
1192                         /*
1193                          * Workaround BCOM Errata #1 for the C5 type.
1194                          * 1000Base-T Link Acquisition Failure in Slave Mode
1195                          * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1196                          */
1197                         ctrl2 |= PHY_B_1000C_RD;
1198                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1199                                 ctrl2 |= PHY_B_1000C_AHD;
1200                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1201                                 ctrl2 |= PHY_B_1000C_AFD;
1202
1203                         /* Set Flow-control capabilities */
1204                         switch (skge->flow_control) {
1205                         case FLOW_MODE_NONE:
1206                                 ctrl3 |= PHY_B_P_NO_PAUSE;
1207                                 break;
1208                         case FLOW_MODE_LOC_SEND:
1209                                 ctrl3 |= PHY_B_P_ASYM_MD;
1210                                 break;
1211                         case FLOW_MODE_SYMMETRIC:
1212                                 ctrl3 |= PHY_B_P_SYM_MD;
1213                                 break;
1214                         case FLOW_MODE_REM_SEND:
1215                                 ctrl3 |= PHY_B_P_BOTH_MD;
1216                                 break;
1217                         }
1218
1219                         /* Restart Auto-negotiation */
1220                         ctrl1 |= PHY_CT_ANE | PHY_CT_RE_CFG;
1221                 } else {
1222                         if (skge->duplex == DUPLEX_FULL)
1223                                 ctrl1 |= PHY_CT_DUP_MD;
1224
1225                         ctrl2 |= PHY_B_1000C_MSE;       /* set it to Slave */
1226                 }
1227
1228                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, ctrl2);
1229                 xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV, ctrl3);
1230
1231                 if (skge->netdev->mtu > ETH_DATA_LEN) {
1232                         ctrl4 |= PHY_B_PEC_HIGH_LA;
1233                         ctrl5 |= PHY_B_AC_LONG_PACK;
1234
1235                         xm_phy_write(hw, port,PHY_BCOM_AUX_CTRL, ctrl5);
1236                 }
1237
1238                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ctrl4);
1239                 xm_phy_write(hw, port, PHY_BCOM_CTRL, ctrl1);
1240                 break;
1241         }
1242         spin_unlock_bh(&hw->phy_lock);
1243
1244         /* Clear MIB counters */
1245         xm_write16(hw, port, XM_STAT_CMD,
1246                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1247         /* Clear two times according to Errata #3 */
1248         xm_write16(hw, port, XM_STAT_CMD,
1249                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1250
1251         /* Start polling for link status */
1252         mod_timer(&skge->link_check, jiffies + LINK_POLL_HZ);
1253 }
1254
1255 static void genesis_stop(struct skge_port *skge)
1256 {
1257         struct skge_hw *hw = skge->hw;
1258         int port = skge->port;
1259
1260         /* Clear Tx packet arbiter timeout IRQ */
1261         skge_write16(hw, B3_PA_CTRL,
1262                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1263
1264         /*
1265          * If the transfer stucks at the MAC the STOP command will not
1266          * terminate if we don't flush the XMAC's transmit FIFO !
1267          */
1268         xm_write32(hw, port, XM_MODE,
1269                         xm_read32(hw, port, XM_MODE)|XM_MD_FTF);
1270
1271
1272         /* Reset the MAC */
1273         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1274
1275         /* For external PHYs there must be special handling */
1276         if (hw->phy_type != SK_PHY_XMAC) {
1277                 u32 reg = skge_read32(hw, B2_GP_IO);
1278
1279                 if (port == 0) {
1280                         reg |= GP_DIR_0;
1281                         reg &= ~GP_IO_0;
1282                 } else {
1283                         reg |= GP_DIR_2;
1284                         reg &= ~GP_IO_2;
1285                 }
1286                 skge_write32(hw, B2_GP_IO, reg);
1287                 skge_read32(hw, B2_GP_IO);
1288         }
1289
1290         xm_write16(hw, port, XM_MMU_CMD,
1291                         xm_read16(hw, port, XM_MMU_CMD)
1292                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1293
1294         xm_read16(hw, port, XM_MMU_CMD);
1295 }
1296
1297
1298 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1299 {
1300         struct skge_hw *hw = skge->hw;
1301         int port = skge->port;
1302         int i;
1303         unsigned long timeout = jiffies + HZ;
1304
1305         xm_write16(hw, port,
1306                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1307
1308         /* wait for update to complete */
1309         while (xm_read16(hw, port, XM_STAT_CMD)
1310                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1311                 if (time_after(jiffies, timeout))
1312                         break;
1313                 udelay(10);
1314         }
1315
1316         /* special case for 64 bit octet counter */
1317         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1318                 | xm_read32(hw, port, XM_TXO_OK_LO);
1319         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1320                 | xm_read32(hw, port, XM_RXO_OK_LO);
1321
1322         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1323                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1324 }
1325
1326 static void genesis_mac_intr(struct skge_hw *hw, int port)
1327 {
1328         struct skge_port *skge = netdev_priv(hw->dev[port]);
1329         u16 status = xm_read16(hw, port, XM_ISRC);
1330
1331         pr_debug("genesis_intr status %x\n", status);
1332         if (hw->phy_type == SK_PHY_XMAC) {
1333                 /* LInk down, start polling for state change */
1334                 if (status & XM_IS_INP_ASS) {
1335                         xm_write16(hw, port, XM_IMSK,
1336                                         xm_read16(hw, port, XM_IMSK) | XM_IS_INP_ASS);
1337                         mod_timer(&skge->link_check, jiffies + LINK_POLL_HZ);
1338                 }
1339                 else if (status & XM_IS_AND)
1340                         mod_timer(&skge->link_check, jiffies + LINK_POLL_HZ);
1341         }
1342
1343         if (status & XM_IS_TXF_UR) {
1344                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1345                 ++skge->net_stats.tx_fifo_errors;
1346         }
1347         if (status & XM_IS_RXF_OV) {
1348                 xm_write32(hw, port, XM_MODE, XM_MD_FRF);
1349                 ++skge->net_stats.rx_fifo_errors;
1350         }
1351 }
1352
1353 static void gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1354 {
1355         int i;
1356
1357         gma_write16(hw, port, GM_SMI_DATA, val);
1358         gma_write16(hw, port, GM_SMI_CTRL,
1359                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1360         for (i = 0; i < PHY_RETRIES; i++) {
1361                 udelay(1);
1362
1363                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1364                         break;
1365         }
1366 }
1367
1368 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1369 {
1370         int i;
1371
1372         gma_write16(hw, port, GM_SMI_CTRL,
1373                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1374                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1375
1376         for (i = 0; i < PHY_RETRIES; i++) {
1377                 udelay(1);
1378                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1379                         goto ready;
1380         }
1381
1382         printk(KERN_WARNING PFX "%s: phy read timeout\n",
1383                hw->dev[port]->name);
1384         return 0;
1385  ready:
1386         return gma_read16(hw, port, GM_SMI_DATA);
1387 }
1388
1389 static void genesis_link_down(struct skge_port *skge)
1390 {
1391         struct skge_hw *hw = skge->hw;
1392         int port = skge->port;
1393
1394         pr_debug("genesis_link_down\n");
1395
1396         xm_write16(hw, port, XM_MMU_CMD,
1397                         xm_read16(hw, port, XM_MMU_CMD)
1398                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1399
1400         /* dummy read to ensure writing */
1401         (void) xm_read16(hw, port, XM_MMU_CMD);
1402
1403         skge_link_down(skge);
1404 }
1405
1406 static void genesis_link_up(struct skge_port *skge)
1407 {
1408         struct skge_hw *hw = skge->hw;
1409         int port = skge->port;
1410         u16 cmd;
1411         u32 mode, msk;
1412
1413         pr_debug("genesis_link_up\n");
1414         cmd = xm_read16(hw, port, XM_MMU_CMD);
1415
1416         /*
1417          * enabling pause frame reception is required for 1000BT
1418          * because the XMAC is not reset if the link is going down
1419          */
1420         if (skge->flow_control == FLOW_MODE_NONE ||
1421             skge->flow_control == FLOW_MODE_LOC_SEND)
1422                 cmd |= XM_MMU_IGN_PF;
1423         else
1424                 /* Enable Pause Frame Reception */
1425                 cmd &= ~XM_MMU_IGN_PF;
1426
1427         xm_write16(hw, port, XM_MMU_CMD, cmd);
1428
1429         mode = xm_read32(hw, port, XM_MODE);
1430         if (skge->flow_control == FLOW_MODE_SYMMETRIC ||
1431             skge->flow_control == FLOW_MODE_LOC_SEND) {
1432                 /*
1433                  * Configure Pause Frame Generation
1434                  * Use internal and external Pause Frame Generation.
1435                  * Sending pause frames is edge triggered.
1436                  * Send a Pause frame with the maximum pause time if
1437                  * internal oder external FIFO full condition occurs.
1438                  * Send a zero pause time frame to re-start transmission.
1439                  */
1440                 /* XM_PAUSE_DA = '010000C28001' (default) */
1441                 /* XM_MAC_PTIME = 0xffff (maximum) */
1442                 /* remember this value is defined in big endian (!) */
1443                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1444
1445                 mode |= XM_PAUSE_MODE;
1446                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1447         } else {
1448                 /*
1449                  * disable pause frame generation is required for 1000BT
1450                  * because the XMAC is not reset if the link is going down
1451                  */
1452                 /* Disable Pause Mode in Mode Register */
1453                 mode &= ~XM_PAUSE_MODE;
1454
1455                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1456         }
1457
1458         xm_write32(hw, port, XM_MODE, mode);
1459
1460         msk = XM_DEF_MSK;
1461         if (hw->phy_type != SK_PHY_XMAC)
1462                 msk |= XM_IS_INP_ASS;   /* disable GP0 interrupt bit */
1463
1464         xm_write16(hw, port, XM_IMSK, msk);
1465         xm_read16(hw, port, XM_ISRC);
1466
1467         /* get MMU Command Reg. */
1468         cmd = xm_read16(hw, port, XM_MMU_CMD);
1469         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1470                 cmd |= XM_MMU_GMII_FD;
1471
1472         if (hw->phy_type == SK_PHY_BCOM) {
1473                 /*
1474                  * Workaround BCOM Errata (#10523) for all BCom Phys
1475                  * Enable Power Management after link up
1476                  */
1477                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1478                                   xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1479                                   & ~PHY_B_AC_DIS_PM);
1480                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK,
1481                                   PHY_B_DEF_MSK);
1482         }
1483
1484         /* enable Rx/Tx */
1485         xm_write16(hw, port, XM_MMU_CMD,
1486                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1487         skge_link_up(skge);
1488 }
1489
1490
1491 static void genesis_bcom_intr(struct skge_port *skge)
1492 {
1493         struct skge_hw *hw = skge->hw;
1494         int port = skge->port;
1495         u16 stat = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1496
1497         pr_debug("genesis_bcom intr stat=%x\n", stat);
1498
1499         /* Workaround BCom Errata:
1500          *      enable and disable loopback mode if "NO HCD" occurs.
1501          */
1502         if (stat & PHY_B_IS_NO_HDCL) {
1503                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1504                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1505                                   ctrl | PHY_CT_LOOP);
1506                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1507                                   ctrl & ~PHY_CT_LOOP);
1508         }
1509
1510         stat = xm_phy_read(hw, port, PHY_BCOM_STAT);
1511         if (stat & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE)) {
1512                 u16 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1513                 if ( !(aux & PHY_B_AS_LS) && netif_carrier_ok(skge->netdev))
1514                         genesis_link_down(skge);
1515
1516                 else if (stat & PHY_B_IS_LST_CHANGE) {
1517                         if (aux & PHY_B_AS_AN_C) {
1518                                 switch (aux & PHY_B_AS_AN_RES_MSK) {
1519                                 case PHY_B_RES_1000FD:
1520                                         skge->duplex = DUPLEX_FULL;
1521                                         break;
1522                                 case PHY_B_RES_1000HD:
1523                                         skge->duplex = DUPLEX_HALF;
1524                                         break;
1525                                 }
1526
1527                                 switch (aux & PHY_B_AS_PAUSE_MSK) {
1528                                 case PHY_B_AS_PAUSE_MSK:
1529                                         skge->flow_control = FLOW_MODE_SYMMETRIC;
1530                                         break;
1531                                 case PHY_B_AS_PRR:
1532                                         skge->flow_control = FLOW_MODE_REM_SEND;
1533                                         break;
1534                                 case PHY_B_AS_PRT:
1535                                         skge->flow_control = FLOW_MODE_LOC_SEND;
1536                                         break;
1537                                 default:
1538                                         skge->flow_control = FLOW_MODE_NONE;
1539                                 }
1540                                 skge->speed = SPEED_1000;
1541                         }
1542                         genesis_link_up(skge);
1543                 }
1544                 else
1545                         mod_timer(&skge->link_check, jiffies + LINK_POLL_HZ);
1546         }
1547 }
1548
1549 /* Perodic poll of phy status to check for link transistion  */
1550 static void skge_link_timer(unsigned long __arg)
1551 {
1552         struct skge_port *skge = (struct skge_port *) __arg;
1553         struct skge_hw *hw = skge->hw;
1554         int port = skge->port;
1555
1556         if (hw->chip_id != CHIP_ID_GENESIS || !netif_running(skge->netdev))
1557                 return;
1558
1559         spin_lock_bh(&hw->phy_lock);
1560         if (hw->phy_type == SK_PHY_BCOM)
1561                 genesis_bcom_intr(skge);
1562         else {
1563                 int i;
1564                 for (i = 0; i < 3; i++)
1565                         if (xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS)
1566                                 break;
1567
1568                 if (i == 3)
1569                         mod_timer(&skge->link_check, jiffies + LINK_POLL_HZ);
1570                 else
1571                         genesis_link_up(skge);
1572         }
1573         spin_unlock_bh(&hw->phy_lock);
1574 }
1575
1576 /* Marvell Phy Initailization */
1577 static void yukon_init(struct skge_hw *hw, int port)
1578 {
1579         struct skge_port *skge = netdev_priv(hw->dev[port]);
1580         u16 ctrl, ct1000, adv;
1581         u16 ledctrl, ledover;
1582
1583         pr_debug("yukon_init\n");
1584         if (skge->autoneg == AUTONEG_ENABLE) {
1585                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1586
1587                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1588                           PHY_M_EC_MAC_S_MSK);
1589                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1590
1591                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1592
1593                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1594         }
1595
1596         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1597         if (skge->autoneg == AUTONEG_DISABLE)
1598                 ctrl &= ~PHY_CT_ANE;
1599
1600         ctrl |= PHY_CT_RESET;
1601         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1602
1603         ctrl = 0;
1604         ct1000 = 0;
1605         adv = PHY_AN_CSMA;
1606
1607         if (skge->autoneg == AUTONEG_ENABLE) {
1608                 if (iscopper(hw)) {
1609                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1610                                 ct1000 |= PHY_M_1000C_AFD;
1611                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1612                                 ct1000 |= PHY_M_1000C_AHD;
1613                         if (skge->advertising & ADVERTISED_100baseT_Full)
1614                                 adv |= PHY_M_AN_100_FD;
1615                         if (skge->advertising & ADVERTISED_100baseT_Half)
1616                                 adv |= PHY_M_AN_100_HD;
1617                         if (skge->advertising & ADVERTISED_10baseT_Full)
1618                                 adv |= PHY_M_AN_10_FD;
1619                         if (skge->advertising & ADVERTISED_10baseT_Half)
1620                                 adv |= PHY_M_AN_10_HD;
1621
1622                         /* Set Flow-control capabilities */
1623                         switch (skge->flow_control) {
1624                         case FLOW_MODE_NONE:
1625                                 adv |= PHY_B_P_NO_PAUSE;
1626                                 break;
1627                         case FLOW_MODE_LOC_SEND:
1628                                 adv |= PHY_B_P_ASYM_MD;
1629                                 break;
1630                         case FLOW_MODE_SYMMETRIC:
1631                                 adv |= PHY_B_P_SYM_MD;
1632                                 break;
1633                         case FLOW_MODE_REM_SEND:
1634                                 adv |= PHY_B_P_BOTH_MD;
1635                                 break;
1636                         }
1637                 } else {        /* special defines for FIBER (88E1011S only) */
1638                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
1639
1640                         /* Set Flow-control capabilities */
1641                         switch (skge->flow_control) {
1642                         case FLOW_MODE_NONE:
1643                                 adv |= PHY_M_P_NO_PAUSE_X;
1644                                 break;
1645                         case FLOW_MODE_LOC_SEND:
1646                                 adv |= PHY_M_P_ASYM_MD_X;
1647                                 break;
1648                         case FLOW_MODE_SYMMETRIC:
1649                                 adv |= PHY_M_P_SYM_MD_X;
1650                                 break;
1651                         case FLOW_MODE_REM_SEND:
1652                                 adv |= PHY_M_P_BOTH_MD_X;
1653                                 break;
1654                         }
1655                 }
1656                 /* Restart Auto-negotiation */
1657                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1658         } else {
1659                 /* forced speed/duplex settings */
1660                 ct1000 = PHY_M_1000C_MSE;
1661
1662                 if (skge->duplex == DUPLEX_FULL)
1663                         ctrl |= PHY_CT_DUP_MD;
1664
1665                 switch (skge->speed) {
1666                 case SPEED_1000:
1667                         ctrl |= PHY_CT_SP1000;
1668                         break;
1669                 case SPEED_100:
1670                         ctrl |= PHY_CT_SP100;
1671                         break;
1672                 }
1673
1674                 ctrl |= PHY_CT_RESET;
1675         }
1676
1677         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1678
1679         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1680         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1681
1682         /* Setup Phy LED's */
1683         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
1684         ledover = 0;
1685
1686         ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
1687
1688         /* turn off the Rx LED (LED_RX) */
1689         ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
1690
1691         /* disable blink mode (LED_DUPLEX) on collisions */
1692         ctrl |= PHY_M_LEDC_DP_CTRL;
1693         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
1694
1695         if (skge->autoneg == AUTONEG_DISABLE || skge->speed == SPEED_100) {
1696                 /* turn on 100 Mbps LED (LED_LINK100) */
1697                 ledover |= PHY_M_LED_MO_100(MO_LED_ON);
1698         }
1699
1700         if (ledover)
1701                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
1702
1703         /* Enable phy interrupt on autonegotiation complete (or link up) */
1704         if (skge->autoneg == AUTONEG_ENABLE)
1705                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
1706         else
1707                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1708 }
1709
1710 static void yukon_reset(struct skge_hw *hw, int port)
1711 {
1712         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1713         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1714         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1715         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1716         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1717
1718         gma_write16(hw, port, GM_RX_CTRL,
1719                          gma_read16(hw, port, GM_RX_CTRL)
1720                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1721 }
1722
1723 static void yukon_mac_init(struct skge_hw *hw, int port)
1724 {
1725         struct skge_port *skge = netdev_priv(hw->dev[port]);
1726         int i;
1727         u32 reg;
1728         const u8 *addr = hw->dev[port]->dev_addr;
1729
1730         /* WA code for COMA mode -- set PHY reset */
1731         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1732             hw->chip_rev == CHIP_REV_YU_LITE_A3)
1733                 skge_write32(hw, B2_GP_IO,
1734                              (skge_read32(hw, B2_GP_IO) | GP_DIR_9 | GP_IO_9));
1735
1736         /* hard reset */
1737         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1738         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1739
1740         /* WA code for COMA mode -- clear PHY reset */
1741         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1742             hw->chip_rev == CHIP_REV_YU_LITE_A3)
1743                 skge_write32(hw, B2_GP_IO,
1744                              (skge_read32(hw, B2_GP_IO) | GP_DIR_9)
1745                              & ~GP_IO_9);
1746
1747         /* Set hardware config mode */
1748         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1749                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1750         reg |= iscopper(hw) ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1751
1752         /* Clear GMC reset */
1753         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1754         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1755         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1756         if (skge->autoneg == AUTONEG_DISABLE) {
1757                 reg = GM_GPCR_AU_ALL_DIS;
1758                 gma_write16(hw, port, GM_GP_CTRL,
1759                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
1760
1761                 switch (skge->speed) {
1762                 case SPEED_1000:
1763                         reg |= GM_GPCR_SPEED_1000;
1764                         /* fallthru */
1765                 case SPEED_100:
1766                         reg |= GM_GPCR_SPEED_100;
1767                 }
1768
1769                 if (skge->duplex == DUPLEX_FULL)
1770                         reg |= GM_GPCR_DUP_FULL;
1771         } else
1772                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
1773         switch (skge->flow_control) {
1774         case FLOW_MODE_NONE:
1775                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1776                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1777                 break;
1778         case FLOW_MODE_LOC_SEND:
1779                 /* disable Rx flow-control */
1780                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1781         }
1782
1783         gma_write16(hw, port, GM_GP_CTRL, reg);
1784         skge_read16(hw, GMAC_IRQ_SRC);
1785
1786         spin_lock_bh(&hw->phy_lock);
1787         yukon_init(hw, port);
1788         spin_unlock_bh(&hw->phy_lock);
1789
1790         /* MIB clear */
1791         reg = gma_read16(hw, port, GM_PHY_ADDR);
1792         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
1793
1794         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
1795                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
1796         gma_write16(hw, port, GM_PHY_ADDR, reg);
1797
1798         /* transmit control */
1799         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
1800
1801         /* receive control reg: unicast + multicast + no FCS  */
1802         gma_write16(hw, port, GM_RX_CTRL,
1803                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
1804
1805         /* transmit flow control */
1806         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
1807
1808         /* transmit parameter */
1809         gma_write16(hw, port, GM_TX_PARAM,
1810                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
1811                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
1812                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
1813
1814         /* serial mode register */
1815         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1816         if (hw->dev[port]->mtu > 1500)
1817                 reg |= GM_SMOD_JUMBO_ENA;
1818
1819         gma_write16(hw, port, GM_SERIAL_MODE, reg);
1820
1821         /* physical address: used for pause frames */
1822         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
1823         /* virtual address for data */
1824         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
1825
1826         /* enable interrupt mask for counter overflows */
1827         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
1828         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
1829         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
1830
1831         /* Initialize Mac Fifo */
1832
1833         /* Configure Rx MAC FIFO */
1834         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
1835         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
1836         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1837             hw->chip_rev == CHIP_REV_YU_LITE_A3)
1838                 reg &= ~GMF_RX_F_FL_ON;
1839         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
1840         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
1841         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
1842
1843         /* Configure Tx MAC FIFO */
1844         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1845         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1846 }
1847
1848 static void yukon_stop(struct skge_port *skge)
1849 {
1850         struct skge_hw *hw = skge->hw;
1851         int port = skge->port;
1852
1853         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1854             hw->chip_rev == CHIP_REV_YU_LITE_A3) {
1855                 skge_write32(hw, B2_GP_IO,
1856                              skge_read32(hw, B2_GP_IO) | GP_DIR_9 | GP_IO_9);
1857         }
1858
1859         gma_write16(hw, port, GM_GP_CTRL,
1860                          gma_read16(hw, port, GM_GP_CTRL)
1861                          & ~(GM_GPCR_RX_ENA|GM_GPCR_RX_ENA));
1862         gma_read16(hw, port, GM_GP_CTRL);
1863
1864         /* set GPHY Control reset */
1865         gma_write32(hw, port, GPHY_CTRL, GPC_RST_SET);
1866         gma_write32(hw, port, GMAC_CTRL, GMC_RST_SET);
1867 }
1868
1869 static void yukon_get_stats(struct skge_port *skge, u64 *data)
1870 {
1871         struct skge_hw *hw = skge->hw;
1872         int port = skge->port;
1873         int i;
1874
1875         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
1876                 | gma_read32(hw, port, GM_TXO_OK_LO);
1877         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
1878                 | gma_read32(hw, port, GM_RXO_OK_LO);
1879
1880         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1881                 data[i] = gma_read32(hw, port,
1882                                           skge_stats[i].gma_offset);
1883 }
1884
1885 static void yukon_mac_intr(struct skge_hw *hw, int port)
1886 {
1887         struct skge_port *skge = netdev_priv(hw->dev[port]);
1888         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
1889
1890         pr_debug("yukon_intr status %x\n", status);
1891         if (status & GM_IS_RX_FF_OR) {
1892                 ++skge->net_stats.rx_fifo_errors;
1893                 gma_write8(hw, port, RX_GMF_CTRL_T, GMF_CLI_RX_FO);
1894         }
1895         if (status & GM_IS_TX_FF_UR) {
1896                 ++skge->net_stats.tx_fifo_errors;
1897                 gma_write8(hw, port, TX_GMF_CTRL_T, GMF_CLI_TX_FU);
1898         }
1899
1900 }
1901
1902 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
1903 {
1904         switch (aux & PHY_M_PS_SPEED_MSK) {
1905         case PHY_M_PS_SPEED_1000:
1906                 return SPEED_1000;
1907         case PHY_M_PS_SPEED_100:
1908                 return SPEED_100;
1909         default:
1910                 return SPEED_10;
1911         }
1912 }
1913
1914 static void yukon_link_up(struct skge_port *skge)
1915 {
1916         struct skge_hw *hw = skge->hw;
1917         int port = skge->port;
1918         u16 reg;
1919
1920         pr_debug("yukon_link_up\n");
1921
1922         /* Enable Transmit FIFO Underrun */
1923         skge_write8(hw, GMAC_IRQ_MSK, GMAC_DEF_MSK);
1924
1925         reg = gma_read16(hw, port, GM_GP_CTRL);
1926         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
1927                 reg |= GM_GPCR_DUP_FULL;
1928
1929         /* enable Rx/Tx */
1930         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1931         gma_write16(hw, port, GM_GP_CTRL, reg);
1932
1933         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1934         skge_link_up(skge);
1935 }
1936
1937 static void yukon_link_down(struct skge_port *skge)
1938 {
1939         struct skge_hw *hw = skge->hw;
1940         int port = skge->port;
1941
1942         pr_debug("yukon_link_down\n");
1943         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1944         gm_phy_write(hw, port, GM_GP_CTRL,
1945                           gm_phy_read(hw, port, GM_GP_CTRL)
1946                           & ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA));
1947
1948         if (skge->flow_control == FLOW_MODE_REM_SEND) {
1949                 /* restore Asymmetric Pause bit */
1950                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1951                                   gm_phy_read(hw, port,
1952                                                    PHY_MARV_AUNE_ADV)
1953                                   | PHY_M_AN_ASP);
1954
1955         }
1956
1957         yukon_reset(hw, port);
1958         skge_link_down(skge);
1959
1960         yukon_init(hw, port);
1961 }
1962
1963 static void yukon_phy_intr(struct skge_port *skge)
1964 {
1965         struct skge_hw *hw = skge->hw;
1966         int port = skge->port;
1967         const char *reason = NULL;
1968         u16 istatus, phystat;
1969
1970         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1971         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1972         pr_debug("yukon phy intr istat=%x phy_stat=%x\n", istatus, phystat);
1973
1974         if (istatus & PHY_M_IS_AN_COMPL) {
1975                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
1976                     & PHY_M_AN_RF) {
1977                         reason = "remote fault";
1978                         goto failed;
1979                 }
1980
1981                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1982                         reason = "master/slave fault";
1983                         goto failed;
1984                 }
1985
1986                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
1987                         reason = "speed/duplex";
1988                         goto failed;
1989                 }
1990
1991                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
1992                         ? DUPLEX_FULL : DUPLEX_HALF;
1993                 skge->speed = yukon_speed(hw, phystat);
1994
1995                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1996                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
1997                 case PHY_M_PS_PAUSE_MSK:
1998                         skge->flow_control = FLOW_MODE_SYMMETRIC;
1999                         break;
2000                 case PHY_M_PS_RX_P_EN:
2001                         skge->flow_control = FLOW_MODE_REM_SEND;
2002                         break;
2003                 case PHY_M_PS_TX_P_EN:
2004                         skge->flow_control = FLOW_MODE_LOC_SEND;
2005                         break;
2006                 default:
2007                         skge->flow_control = FLOW_MODE_NONE;
2008                 }
2009
2010                 if (skge->flow_control == FLOW_MODE_NONE ||
2011                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
2012                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2013                 else
2014                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2015                 yukon_link_up(skge);
2016                 return;
2017         }
2018
2019         if (istatus & PHY_M_IS_LSP_CHANGE)
2020                 skge->speed = yukon_speed(hw, phystat);
2021
2022         if (istatus & PHY_M_IS_DUP_CHANGE)
2023                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2024         if (istatus & PHY_M_IS_LST_CHANGE) {
2025                 if (phystat & PHY_M_PS_LINK_UP)
2026                         yukon_link_up(skge);
2027                 else
2028                         yukon_link_down(skge);
2029         }
2030         return;
2031  failed:
2032         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2033                skge->netdev->name, reason);
2034
2035         /* XXX restart autonegotiation? */
2036 }
2037
2038 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2039 {
2040         u32 end;
2041
2042         start /= 8;
2043         len /= 8;
2044         end = start + len - 1;
2045
2046         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2047         skge_write32(hw, RB_ADDR(q, RB_START), start);
2048         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2049         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2050         skge_write32(hw, RB_ADDR(q, RB_END), end);
2051
2052         if (q == Q_R1 || q == Q_R2) {
2053                 /* Set thresholds on receive queue's */
2054                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2055                              start + (2*len)/3);
2056                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2057                              start + (len/3));
2058         } else {
2059                 /* Enable store & forward on Tx queue's because
2060                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2061                  */
2062                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2063         }
2064
2065         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2066 }
2067
2068 /* Setup Bus Memory Interface */
2069 static void skge_qset(struct skge_port *skge, u16 q,
2070                       const struct skge_element *e)
2071 {
2072         struct skge_hw *hw = skge->hw;
2073         u32 watermark = 0x600;
2074         u64 base = skge->dma + (e->desc - skge->mem);
2075
2076         /* optimization to reduce window on 32bit/33mhz */
2077         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2078                 watermark /= 2;
2079
2080         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2081         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2082         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2083         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2084 }
2085
2086 static int skge_up(struct net_device *dev)
2087 {
2088         struct skge_port *skge = netdev_priv(dev);
2089         struct skge_hw *hw = skge->hw;
2090         int port = skge->port;
2091         u32 chunk, ram_addr;
2092         size_t rx_size, tx_size;
2093         int err;
2094
2095         if (netif_msg_ifup(skge))
2096                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2097
2098         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2099         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2100         skge->mem_size = tx_size + rx_size;
2101         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2102         if (!skge->mem)
2103                 return -ENOMEM;
2104
2105         memset(skge->mem, 0, skge->mem_size);
2106
2107         if ((err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma)))
2108                 goto free_pci_mem;
2109
2110         if (skge_rx_fill(skge))
2111                 goto free_rx_ring;
2112
2113         if ((err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2114                                    skge->dma + rx_size)))
2115                 goto free_rx_ring;
2116
2117         skge->tx_avail = skge->tx_ring.count - 1;
2118
2119         /* Initialze MAC */
2120         if (hw->chip_id == CHIP_ID_GENESIS)
2121                 genesis_mac_init(hw, port);
2122         else
2123                 yukon_mac_init(hw, port);
2124
2125         /* Configure RAMbuffers */
2126         chunk = hw->ram_size / ((hw->ports + 1)*2);
2127         ram_addr = hw->ram_offset + 2 * chunk * port;
2128
2129         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2130         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2131
2132         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2133         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2134         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2135
2136         /* Start receiver BMU */
2137         wmb();
2138         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2139
2140         pr_debug("skge_up completed\n");
2141         return 0;
2142
2143  free_rx_ring:
2144         skge_rx_clean(skge);
2145         kfree(skge->rx_ring.start);
2146  free_pci_mem:
2147         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2148
2149         return err;
2150 }
2151
2152 static int skge_down(struct net_device *dev)
2153 {
2154         struct skge_port *skge = netdev_priv(dev);
2155         struct skge_hw *hw = skge->hw;
2156         int port = skge->port;
2157
2158         if (netif_msg_ifdown(skge))
2159                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2160
2161         netif_stop_queue(dev);
2162
2163         del_timer_sync(&skge->led_blink);
2164         del_timer_sync(&skge->link_check);
2165
2166         /* Stop transmitter */
2167         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2168         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2169                      RB_RST_SET|RB_DIS_OP_MD);
2170
2171         if (hw->chip_id == CHIP_ID_GENESIS)
2172                 genesis_stop(skge);
2173         else
2174                 yukon_stop(skge);
2175
2176         /* Disable Force Sync bit and Enable Alloc bit */
2177         skge_write8(hw, SK_REG(port, TXA_CTRL),
2178                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2179
2180         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2181         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2182         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2183
2184         /* Reset PCI FIFO */
2185         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2186         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2187
2188         /* Reset the RAM Buffer async Tx queue */
2189         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2190         /* stop receiver */
2191         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2192         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2193                      RB_RST_SET|RB_DIS_OP_MD);
2194         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2195
2196         if (hw->chip_id == CHIP_ID_GENESIS) {
2197                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2198                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2199                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_STOP);
2200                 skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_STOP);
2201         } else {
2202                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2203                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2204         }
2205
2206         /* turn off led's */
2207         skge_write16(hw, B0_LED, LED_STAT_OFF);
2208
2209         skge_tx_clean(skge);
2210         skge_rx_clean(skge);
2211
2212         kfree(skge->rx_ring.start);
2213         kfree(skge->tx_ring.start);
2214         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2215         return 0;
2216 }
2217
2218 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2219 {
2220         struct skge_port *skge = netdev_priv(dev);
2221         struct skge_hw *hw = skge->hw;
2222         struct skge_ring *ring = &skge->tx_ring;
2223         struct skge_element *e;
2224         struct skge_tx_desc *td;
2225         int i;
2226         u32 control, len;
2227         u64 map;
2228         unsigned long flags;
2229
2230         skb = skb_padto(skb, ETH_ZLEN);
2231         if (!skb)
2232                 return NETDEV_TX_OK;
2233
2234         local_irq_save(flags);
2235         if (!spin_trylock(&skge->tx_lock)) {
2236                 /* Collision - tell upper layer to requeue */
2237                 local_irq_restore(flags);
2238                 return NETDEV_TX_LOCKED;
2239         }
2240
2241         if (unlikely(skge->tx_avail < skb_shinfo(skb)->nr_frags +1)) {
2242                 netif_stop_queue(dev);
2243                 spin_unlock_irqrestore(&skge->tx_lock, flags);
2244
2245                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
2246                        dev->name);
2247                 return NETDEV_TX_BUSY;
2248         }
2249
2250         e = ring->to_use;
2251         td = e->desc;
2252         e->skb = skb;
2253         len = skb_headlen(skb);
2254         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2255         pci_unmap_addr_set(e, mapaddr, map);
2256         pci_unmap_len_set(e, maplen, len);
2257
2258         td->dma_lo = map;
2259         td->dma_hi = map >> 32;
2260
2261         if (skb->ip_summed == CHECKSUM_HW) {
2262                 const struct iphdr *ip
2263                         = (const struct iphdr *) (skb->data + ETH_HLEN);
2264                 int offset = skb->h.raw - skb->data;
2265
2266                 /* This seems backwards, but it is what the sk98lin
2267                  * does.  Looks like hardware is wrong?
2268                  */
2269                 if (ip->protocol == IPPROTO_UDP
2270                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2271                         control = BMU_TCP_CHECK;
2272                 else
2273                         control = BMU_UDP_CHECK;
2274
2275                 td->csum_offs = 0;
2276                 td->csum_start = offset;
2277                 td->csum_write = offset + skb->csum;
2278         } else
2279                 control = BMU_CHECK;
2280
2281         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2282                 control |= BMU_EOF| BMU_IRQ_EOF;
2283         else {
2284                 struct skge_tx_desc *tf = td;
2285
2286                 control |= BMU_STFWD;
2287                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2288                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2289
2290                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2291                                            frag->size, PCI_DMA_TODEVICE);
2292
2293                         e = e->next;
2294                         e->skb = NULL;
2295                         tf = e->desc;
2296                         tf->dma_lo = map;
2297                         tf->dma_hi = (u64) map >> 32;
2298                         pci_unmap_addr_set(e, mapaddr, map);
2299                         pci_unmap_len_set(e, maplen, frag->size);
2300
2301                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2302                 }
2303                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2304         }
2305         /* Make sure all the descriptors written */
2306         wmb();
2307         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2308         wmb();
2309
2310         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2311
2312         if (netif_msg_tx_queued(skge))
2313                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2314                        dev->name, e - ring->start, skb->len);
2315
2316         ring->to_use = e->next;
2317         skge->tx_avail -= skb_shinfo(skb)->nr_frags + 1;
2318         if (skge->tx_avail <= MAX_SKB_FRAGS + 1) {
2319                 pr_debug("%s: transmit queue full\n", dev->name);
2320                 netif_stop_queue(dev);
2321         }
2322
2323         dev->trans_start = jiffies;
2324         spin_unlock_irqrestore(&skge->tx_lock, flags);
2325
2326         return NETDEV_TX_OK;
2327 }
2328
2329 static inline void skge_tx_free(struct skge_hw *hw, struct skge_element *e)
2330 {
2331         if (e->skb) {
2332                 pci_unmap_single(hw->pdev,
2333                                pci_unmap_addr(e, mapaddr),
2334                                pci_unmap_len(e, maplen),
2335                                PCI_DMA_TODEVICE);
2336                 dev_kfree_skb_any(e->skb);
2337                 e->skb = NULL;
2338         } else {
2339                 pci_unmap_page(hw->pdev,
2340                                pci_unmap_addr(e, mapaddr),
2341                                pci_unmap_len(e, maplen),
2342                                PCI_DMA_TODEVICE);
2343         }
2344 }
2345
2346 static void skge_tx_clean(struct skge_port *skge)
2347 {
2348         struct skge_ring *ring = &skge->tx_ring;
2349         struct skge_element *e;
2350         unsigned long flags;
2351
2352         spin_lock_irqsave(&skge->tx_lock, flags);
2353         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2354                 ++skge->tx_avail;
2355                 skge_tx_free(skge->hw, e);
2356         }
2357         ring->to_clean = e;
2358         spin_unlock_irqrestore(&skge->tx_lock, flags);
2359 }
2360
2361 static void skge_tx_timeout(struct net_device *dev)
2362 {
2363         struct skge_port *skge = netdev_priv(dev);
2364
2365         if (netif_msg_timer(skge))
2366                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2367
2368         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2369         skge_tx_clean(skge);
2370 }
2371
2372 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2373 {
2374         int err = 0;
2375
2376         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2377                 return -EINVAL;
2378
2379         dev->mtu = new_mtu;
2380
2381         if (netif_running(dev)) {
2382                 skge_down(dev);
2383                 skge_up(dev);
2384         }
2385
2386         return err;
2387 }
2388
2389 static void genesis_set_multicast(struct net_device *dev)
2390 {
2391         struct skge_port *skge = netdev_priv(dev);
2392         struct skge_hw *hw = skge->hw;
2393         int port = skge->port;
2394         int i, count = dev->mc_count;
2395         struct dev_mc_list *list = dev->mc_list;
2396         u32 mode;
2397         u8 filter[8];
2398
2399         mode = xm_read32(hw, port, XM_MODE);
2400         mode |= XM_MD_ENA_HASH;
2401         if (dev->flags & IFF_PROMISC)
2402                 mode |= XM_MD_ENA_PROM;
2403         else
2404                 mode &= ~XM_MD_ENA_PROM;
2405
2406         if (dev->flags & IFF_ALLMULTI)
2407                 memset(filter, 0xff, sizeof(filter));
2408         else {
2409                 memset(filter, 0, sizeof(filter));
2410                 for (i = 0; list && i < count; i++, list = list->next) {
2411                         u32 crc = crc32_le(~0, list->dmi_addr, ETH_ALEN);
2412                         u8 bit = 63 - (crc & 63);
2413
2414                         filter[bit/8] |= 1 << (bit%8);
2415                 }
2416         }
2417
2418         xm_outhash(hw, port, XM_HSM, filter);
2419
2420         xm_write32(hw, port, XM_MODE, mode);
2421 }
2422
2423 static void yukon_set_multicast(struct net_device *dev)
2424 {
2425         struct skge_port *skge = netdev_priv(dev);
2426         struct skge_hw *hw = skge->hw;
2427         int port = skge->port;
2428         struct dev_mc_list *list = dev->mc_list;
2429         u16 reg;
2430         u8 filter[8];
2431
2432         memset(filter, 0, sizeof(filter));
2433
2434         reg = gma_read16(hw, port, GM_RX_CTRL);
2435         reg |= GM_RXCR_UCF_ENA;
2436
2437         if (dev->flags & IFF_PROMISC)           /* promiscious */
2438                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2439         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2440                 memset(filter, 0xff, sizeof(filter));
2441         else if (dev->mc_count == 0)            /* no multicast */
2442                 reg &= ~GM_RXCR_MCF_ENA;
2443         else {
2444                 int i;
2445                 reg |= GM_RXCR_MCF_ENA;
2446
2447                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2448                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2449                         filter[bit/8] |= 1 << (bit%8);
2450                 }
2451         }
2452
2453
2454         gma_write16(hw, port, GM_MC_ADDR_H1,
2455                          (u16)filter[0] | ((u16)filter[1] << 8));
2456         gma_write16(hw, port, GM_MC_ADDR_H2,
2457                          (u16)filter[2] | ((u16)filter[3] << 8));
2458         gma_write16(hw, port, GM_MC_ADDR_H3,
2459                          (u16)filter[4] | ((u16)filter[5] << 8));
2460         gma_write16(hw, port, GM_MC_ADDR_H4,
2461                          (u16)filter[6] | ((u16)filter[7] << 8));
2462
2463         gma_write16(hw, port, GM_RX_CTRL, reg);
2464 }
2465
2466 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
2467 {
2468         if (hw->chip_id == CHIP_ID_GENESIS)
2469                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
2470         else
2471                 return (status & GMR_FS_ANY_ERR) ||
2472                         (status & GMR_FS_RX_OK) == 0;
2473 }
2474
2475 static void skge_rx_error(struct skge_port *skge, int slot,
2476                           u32 control, u32 status)
2477 {
2478         if (netif_msg_rx_err(skge))
2479                 printk(KERN_DEBUG PFX "%s: rx err, slot %d control 0x%x status 0x%x\n",
2480                        skge->netdev->name, slot, control, status);
2481
2482         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF)
2483             || (control & BMU_BBC) > skge->netdev->mtu + VLAN_ETH_HLEN)
2484                 skge->net_stats.rx_length_errors++;
2485         else {
2486                 if (skge->hw->chip_id == CHIP_ID_GENESIS) {
2487                         if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
2488                                 skge->net_stats.rx_length_errors++;
2489                         if (status & XMR_FS_FRA_ERR)
2490                                 skge->net_stats.rx_frame_errors++;
2491                         if (status & XMR_FS_FCS_ERR)
2492                                 skge->net_stats.rx_crc_errors++;
2493                 } else {
2494                         if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
2495                                 skge->net_stats.rx_length_errors++;
2496                         if (status & GMR_FS_FRAGMENT)
2497                                 skge->net_stats.rx_frame_errors++;
2498                         if (status & GMR_FS_CRC_ERR)
2499                                 skge->net_stats.rx_crc_errors++;
2500                 }
2501         }
2502 }
2503
2504 static int skge_poll(struct net_device *dev, int *budget)
2505 {
2506         struct skge_port *skge = netdev_priv(dev);
2507         struct skge_hw *hw = skge->hw;
2508         struct skge_ring *ring = &skge->rx_ring;
2509         struct skge_element *e;
2510         unsigned int to_do = min(dev->quota, *budget);
2511         unsigned int work_done = 0;
2512         int done;
2513         static const u32 irqmask[] = { IS_PORT_1, IS_PORT_2 };
2514
2515         for (e = ring->to_clean; e != ring->to_use && work_done < to_do;
2516              e = e->next) {
2517                 struct skge_rx_desc *rd = e->desc;
2518                 struct sk_buff *skb = e->skb;
2519                 u32 control, len, status;
2520
2521                 rmb();
2522                 control = rd->control;
2523                 if (control & BMU_OWN)
2524                         break;
2525
2526                 len = control & BMU_BBC;
2527                 e->skb = NULL;
2528
2529                 pci_unmap_single(hw->pdev,
2530                                  pci_unmap_addr(e, mapaddr),
2531                                  pci_unmap_len(e, maplen),
2532                                  PCI_DMA_FROMDEVICE);
2533
2534                 status = rd->status;
2535                 if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF)
2536                      || len > dev->mtu + VLAN_ETH_HLEN
2537                      || bad_phy_status(hw, status)) {
2538                         skge_rx_error(skge, e - ring->start, control, status);
2539                         dev_kfree_skb(skb);
2540                         continue;
2541                 }
2542
2543                 if (netif_msg_rx_status(skge))
2544                     printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
2545                            dev->name, e - ring->start, rd->status, len);
2546
2547                 skb_put(skb, len);
2548                 skb->protocol = eth_type_trans(skb, dev);
2549
2550                 if (skge->rx_csum) {
2551                         skb->csum = le16_to_cpu(rd->csum2);
2552                         skb->ip_summed = CHECKSUM_HW;
2553                 }
2554
2555                 dev->last_rx = jiffies;
2556                 netif_receive_skb(skb);
2557
2558                 ++work_done;
2559         }
2560         ring->to_clean = e;
2561
2562         *budget -= work_done;
2563         dev->quota -= work_done;
2564         done = work_done < to_do;
2565
2566         if (skge_rx_fill(skge))
2567                 done = 0;
2568
2569         /* restart receiver */
2570         wmb();
2571         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR),
2572                     CSR_START | CSR_IRQ_CL_F);
2573
2574         if (done) {
2575                 local_irq_disable();
2576                 hw->intr_mask |= irqmask[skge->port];
2577                 /* Order is important since data can get interrupted */
2578                 skge_write32(hw, B0_IMSK, hw->intr_mask);
2579                 __netif_rx_complete(dev);
2580                 local_irq_enable();
2581         }
2582
2583         return !done;
2584 }
2585
2586 static inline void skge_tx_intr(struct net_device *dev)
2587 {
2588         struct skge_port *skge = netdev_priv(dev);
2589         struct skge_hw *hw = skge->hw;
2590         struct skge_ring *ring = &skge->tx_ring;
2591         struct skge_element *e;
2592
2593         spin_lock(&skge->tx_lock);
2594         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2595                 struct skge_tx_desc *td = e->desc;
2596                 u32 control;
2597
2598                 rmb();
2599                 control = td->control;
2600                 if (control & BMU_OWN)
2601                         break;
2602
2603                 if (unlikely(netif_msg_tx_done(skge)))
2604                         printk(KERN_DEBUG PFX "%s: tx done slot %td status 0x%x\n",
2605                                dev->name, e - ring->start, td->status);
2606
2607                 skge_tx_free(hw, e);
2608                 e->skb = NULL;
2609                 ++skge->tx_avail;
2610         }
2611         ring->to_clean = e;
2612         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2613
2614         if (skge->tx_avail > MAX_SKB_FRAGS + 1)
2615                 netif_wake_queue(dev);
2616
2617         spin_unlock(&skge->tx_lock);
2618 }
2619
2620 static void skge_mac_parity(struct skge_hw *hw, int port)
2621 {
2622         printk(KERN_ERR PFX "%s: mac data parity error\n",
2623                hw->dev[port] ? hw->dev[port]->name
2624                : (port == 0 ? "(port A)": "(port B"));
2625
2626         if (hw->chip_id == CHIP_ID_GENESIS)
2627                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
2628                              MFF_CLR_PERR);
2629         else
2630                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
2631                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
2632                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
2633                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
2634 }
2635
2636 static void skge_pci_clear(struct skge_hw *hw)
2637 {
2638         u16 status;
2639
2640         pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2641         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2642         pci_write_config_word(hw->pdev, PCI_STATUS,
2643                               status | PCI_STATUS_ERROR_BITS);
2644         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2645 }
2646
2647 static void skge_mac_intr(struct skge_hw *hw, int port)
2648 {
2649         if (hw->chip_id == CHIP_ID_GENESIS)
2650                 genesis_mac_intr(hw, port);
2651         else
2652                 yukon_mac_intr(hw, port);
2653 }
2654
2655 /* Handle device specific framing and timeout interrupts */
2656 static void skge_error_irq(struct skge_hw *hw)
2657 {
2658         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2659
2660         if (hw->chip_id == CHIP_ID_GENESIS) {
2661                 /* clear xmac errors */
2662                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
2663                         skge_write16(hw, SK_REG(0, RX_MFF_CTRL1), MFF_CLR_INSTAT);
2664                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
2665                         skge_write16(hw, SK_REG(0, RX_MFF_CTRL2), MFF_CLR_INSTAT);
2666         } else {
2667                 /* Timestamp (unused) overflow */
2668                 if (hwstatus & IS_IRQ_TIST_OV)
2669                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2670
2671                 if (hwstatus & IS_IRQ_SENSOR) {
2672                         /* no sensors on 32-bit Yukon */
2673                         if (!(skge_read16(hw, B0_CTST) & CS_BUS_SLOT_SZ)) {
2674                                 printk(KERN_ERR PFX "ignoring bogus sensor interrups\n");
2675                                 skge_write32(hw, B0_HWE_IMSK,
2676                                              IS_ERR_MSK & ~IS_IRQ_SENSOR);
2677                         } else
2678                                 printk(KERN_WARNING PFX "sensor interrupt\n");
2679                 }
2680
2681
2682         }
2683
2684         if (hwstatus & IS_RAM_RD_PAR) {
2685                 printk(KERN_ERR PFX "Ram read data parity error\n");
2686                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
2687         }
2688
2689         if (hwstatus & IS_RAM_WR_PAR) {
2690                 printk(KERN_ERR PFX "Ram write data parity error\n");
2691                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
2692         }
2693
2694         if (hwstatus & IS_M1_PAR_ERR)
2695                 skge_mac_parity(hw, 0);
2696
2697         if (hwstatus & IS_M2_PAR_ERR)
2698                 skge_mac_parity(hw, 1);
2699
2700         if (hwstatus & IS_R1_PAR_ERR)
2701                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
2702
2703         if (hwstatus & IS_R2_PAR_ERR)
2704                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
2705
2706         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
2707                 printk(KERN_ERR PFX "hardware error detected (status 0x%x)\n",
2708                        hwstatus);
2709
2710                 skge_pci_clear(hw);
2711
2712                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2713                 if (hwstatus & IS_IRQ_STAT) {
2714                         printk(KERN_WARNING PFX "IRQ status %x: still set ignoring hardware errors\n",
2715                                hwstatus);
2716                         hw->intr_mask &= ~IS_HW_ERR;
2717                 }
2718         }
2719 }
2720
2721 /*
2722  * Interrrupt from PHY are handled in tasklet (soft irq)
2723  * because accessing phy registers requires spin wait which might
2724  * cause excess interrupt latency.
2725  */
2726 static void skge_extirq(unsigned long data)
2727 {
2728         struct skge_hw *hw = (struct skge_hw *) data;
2729         int port;
2730
2731         spin_lock(&hw->phy_lock);
2732         for (port = 0; port < 2; port++) {
2733                 struct net_device *dev = hw->dev[port];
2734
2735                 if (dev && netif_running(dev)) {
2736                         struct skge_port *skge = netdev_priv(dev);
2737
2738                         if (hw->chip_id != CHIP_ID_GENESIS)
2739                                 yukon_phy_intr(skge);
2740                         else if (hw->phy_type == SK_PHY_BCOM)
2741                                 genesis_bcom_intr(skge);
2742                 }
2743         }
2744         spin_unlock(&hw->phy_lock);
2745
2746         local_irq_disable();
2747         hw->intr_mask |= IS_EXT_REG;
2748         skge_write32(hw, B0_IMSK, hw->intr_mask);
2749         local_irq_enable();
2750 }
2751
2752 static irqreturn_t skge_intr(int irq, void *dev_id, struct pt_regs *regs)
2753 {
2754         struct skge_hw *hw = dev_id;
2755         u32 status = skge_read32(hw, B0_SP_ISRC);
2756
2757         if (status == 0 || status == ~0) /* hotplug or shared irq */
2758                 return IRQ_NONE;
2759
2760         status &= hw->intr_mask;
2761
2762         if ((status & IS_R1_F) && netif_rx_schedule_prep(hw->dev[0])) {
2763                 status &= ~IS_R1_F;
2764                 hw->intr_mask &= ~IS_R1_F;
2765                 skge_write32(hw, B0_IMSK, hw->intr_mask);
2766                 __netif_rx_schedule(hw->dev[0]);
2767         }
2768
2769         if ((status & IS_R2_F) && netif_rx_schedule_prep(hw->dev[1])) {
2770                 status &= ~IS_R2_F;
2771                 hw->intr_mask &= ~IS_R2_F;
2772                 skge_write32(hw, B0_IMSK, hw->intr_mask);
2773                 __netif_rx_schedule(hw->dev[1]);
2774         }
2775
2776         if (status & IS_XA1_F)
2777                 skge_tx_intr(hw->dev[0]);
2778
2779         if (status & IS_XA2_F)
2780                 skge_tx_intr(hw->dev[1]);
2781
2782         if (status & IS_MAC1)
2783                 skge_mac_intr(hw, 0);
2784
2785         if (status & IS_MAC2)
2786                 skge_mac_intr(hw, 1);
2787
2788         if (status & IS_HW_ERR)
2789                 skge_error_irq(hw);
2790
2791         if (status & IS_EXT_REG) {
2792                 hw->intr_mask &= ~IS_EXT_REG;
2793                 tasklet_schedule(&hw->ext_tasklet);
2794         }
2795
2796         if (status)
2797                 skge_write32(hw, B0_IMSK, hw->intr_mask);
2798
2799         return IRQ_HANDLED;
2800 }
2801
2802 #ifdef CONFIG_NET_POLL_CONTROLLER
2803 static void skge_netpoll(struct net_device *dev)
2804 {
2805         struct skge_port *skge = netdev_priv(dev);
2806
2807         disable_irq(dev->irq);
2808         skge_intr(dev->irq, skge->hw, NULL);
2809         enable_irq(dev->irq);
2810 }
2811 #endif
2812
2813 static int skge_set_mac_address(struct net_device *dev, void *p)
2814 {
2815         struct skge_port *skge = netdev_priv(dev);
2816         struct sockaddr *addr = p;
2817         int err = 0;
2818
2819         if (!is_valid_ether_addr(addr->sa_data))
2820                 return -EADDRNOTAVAIL;
2821
2822         skge_down(dev);
2823         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2824         memcpy_toio(skge->hw->regs + B2_MAC_1 + skge->port*8,
2825                     dev->dev_addr, ETH_ALEN);
2826         memcpy_toio(skge->hw->regs + B2_MAC_2 + skge->port*8,
2827                     dev->dev_addr, ETH_ALEN);
2828         if (dev->flags & IFF_UP)
2829                 err = skge_up(dev);
2830         return err;
2831 }
2832
2833 static const struct {
2834         u8 id;
2835         const char *name;
2836 } skge_chips[] = {
2837         { CHIP_ID_GENESIS,      "Genesis" },
2838         { CHIP_ID_YUKON,         "Yukon" },
2839         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
2840         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
2841 };
2842
2843 static const char *skge_board_name(const struct skge_hw *hw)
2844 {
2845         int i;
2846         static char buf[16];
2847
2848         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
2849                 if (skge_chips[i].id == hw->chip_id)
2850                         return skge_chips[i].name;
2851
2852         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
2853         return buf;
2854 }
2855
2856
2857 /*
2858  * Setup the board data structure, but don't bring up
2859  * the port(s)
2860  */
2861 static int skge_reset(struct skge_hw *hw)
2862 {
2863         u16 ctst;
2864         u8 t8, mac_cfg;
2865         int i;
2866
2867         ctst = skge_read16(hw, B0_CTST);
2868
2869         /* do a SW reset */
2870         skge_write8(hw, B0_CTST, CS_RST_SET);
2871         skge_write8(hw, B0_CTST, CS_RST_CLR);
2872
2873         /* clear PCI errors, if any */
2874         skge_pci_clear(hw);
2875
2876         skge_write8(hw, B0_CTST, CS_MRST_CLR);
2877
2878         /* restore CLK_RUN bits (for Yukon-Lite) */
2879         skge_write16(hw, B0_CTST,
2880                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
2881
2882         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
2883         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
2884         hw->pmd_type = skge_read8(hw, B2_PMD_TYP);
2885
2886         switch (hw->chip_id) {
2887         case CHIP_ID_GENESIS:
2888                 switch (hw->phy_type) {
2889                 case SK_PHY_XMAC:
2890                         hw->phy_addr = PHY_ADDR_XMAC;
2891                         break;
2892                 case SK_PHY_BCOM:
2893                         hw->phy_addr = PHY_ADDR_BCOM;
2894                         break;
2895                 default:
2896                         printk(KERN_ERR PFX "%s: unsupported phy type 0x%x\n",
2897                                pci_name(hw->pdev), hw->phy_type);
2898                         return -EOPNOTSUPP;
2899                 }
2900                 break;
2901
2902         case CHIP_ID_YUKON:
2903         case CHIP_ID_YUKON_LITE:
2904         case CHIP_ID_YUKON_LP:
2905                 if (hw->phy_type < SK_PHY_MARV_COPPER && hw->pmd_type != 'S')
2906                         hw->phy_type = SK_PHY_MARV_COPPER;
2907
2908                 hw->phy_addr = PHY_ADDR_MARV;
2909                 if (!iscopper(hw))
2910                         hw->phy_type = SK_PHY_MARV_FIBER;
2911
2912                 break;
2913
2914         default:
2915                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2916                        pci_name(hw->pdev), hw->chip_id);
2917                 return -EOPNOTSUPP;
2918         }
2919
2920         mac_cfg = skge_read8(hw, B2_MAC_CFG);
2921         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
2922         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
2923
2924         /* read the adapters RAM size */
2925         t8 = skge_read8(hw, B2_E_0);
2926         if (hw->chip_id == CHIP_ID_GENESIS) {
2927                 if (t8 == 3) {
2928                         /* special case: 4 x 64k x 36, offset = 0x80000 */
2929                         hw->ram_size = 0x100000;
2930                         hw->ram_offset = 0x80000;
2931                 } else
2932                         hw->ram_size = t8 * 512;
2933         }
2934         else if (t8 == 0)
2935                 hw->ram_size = 0x20000;
2936         else
2937                 hw->ram_size = t8 * 4096;
2938
2939         if (hw->chip_id == CHIP_ID_GENESIS)
2940                 genesis_init(hw);
2941         else {
2942                 /* switch power to VCC (WA for VAUX problem) */
2943                 skge_write8(hw, B0_POWER_CTRL,
2944                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
2945                 for (i = 0; i < hw->ports; i++) {
2946                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2947                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2948                 }
2949         }
2950
2951         /* turn off hardware timer (unused) */
2952         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
2953         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2954         skge_write8(hw, B0_LED, LED_STAT_ON);
2955
2956         /* enable the Tx Arbiters */
2957         for (i = 0; i < hw->ports; i++)
2958                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2959
2960         /* Initialize ram interface */
2961         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
2962
2963         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
2964         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
2965         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
2966         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
2967         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
2968         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
2969         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
2970         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
2971         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
2972         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
2973         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
2974         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
2975
2976         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
2977
2978         /* Set interrupt moderation for Transmit only
2979          * Receive interrupts avoided by NAPI
2980          */
2981         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
2982         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
2983         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
2984
2985         hw->intr_mask = IS_HW_ERR | IS_EXT_REG | IS_PORT_1;
2986         if (hw->ports > 1)
2987                 hw->intr_mask |= IS_PORT_2;
2988         skge_write32(hw, B0_IMSK, hw->intr_mask);
2989
2990         if (hw->chip_id != CHIP_ID_GENESIS)
2991                 skge_write8(hw, GMAC_IRQ_MSK, 0);
2992
2993         spin_lock_bh(&hw->phy_lock);
2994         for (i = 0; i < hw->ports; i++) {
2995                 if (hw->chip_id == CHIP_ID_GENESIS)
2996                         genesis_reset(hw, i);
2997                 else
2998                         yukon_reset(hw, i);
2999         }
3000         spin_unlock_bh(&hw->phy_lock);
3001
3002         return 0;
3003 }
3004
3005 /* Initialize network device */
3006 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3007                                        int highmem)
3008 {
3009         struct skge_port *skge;
3010         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3011
3012         if (!dev) {
3013                 printk(KERN_ERR "skge etherdev alloc failed");
3014                 return NULL;
3015         }
3016
3017         SET_MODULE_OWNER(dev);
3018         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3019         dev->open = skge_up;
3020         dev->stop = skge_down;
3021         dev->hard_start_xmit = skge_xmit_frame;
3022         dev->get_stats = skge_get_stats;
3023         if (hw->chip_id == CHIP_ID_GENESIS)
3024                 dev->set_multicast_list = genesis_set_multicast;
3025         else
3026                 dev->set_multicast_list = yukon_set_multicast;
3027
3028         dev->set_mac_address = skge_set_mac_address;
3029         dev->change_mtu = skge_change_mtu;
3030         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3031         dev->tx_timeout = skge_tx_timeout;
3032         dev->watchdog_timeo = TX_WATCHDOG;
3033         dev->poll = skge_poll;
3034         dev->weight = NAPI_WEIGHT;
3035 #ifdef CONFIG_NET_POLL_CONTROLLER
3036         dev->poll_controller = skge_netpoll;
3037 #endif
3038         dev->irq = hw->pdev->irq;
3039         dev->features = NETIF_F_LLTX;
3040         if (highmem)
3041                 dev->features |= NETIF_F_HIGHDMA;
3042
3043         skge = netdev_priv(dev);
3044         skge->netdev = dev;
3045         skge->hw = hw;
3046         skge->msg_enable = netif_msg_init(debug, default_msg);
3047         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3048         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3049
3050         /* Auto speed and flow control */
3051         skge->autoneg = AUTONEG_ENABLE;
3052         skge->flow_control = FLOW_MODE_SYMMETRIC;
3053         skge->duplex = -1;
3054         skge->speed = -1;
3055         skge->advertising = skge_modes(hw);
3056
3057         hw->dev[port] = dev;
3058
3059         skge->port = port;
3060
3061         spin_lock_init(&skge->tx_lock);
3062
3063         init_timer(&skge->link_check);
3064         skge->link_check.function = skge_link_timer;
3065         skge->link_check.data = (unsigned long) skge;
3066
3067         init_timer(&skge->led_blink);
3068         skge->led_blink.function = skge_blink_timer;
3069         skge->led_blink.data = (unsigned long) skge;
3070
3071         if (hw->chip_id != CHIP_ID_GENESIS) {
3072                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3073                 skge->rx_csum = 1;
3074         }
3075
3076         /* read the mac address */
3077         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3078
3079         /* device is off until link detection */
3080         netif_carrier_off(dev);
3081         netif_stop_queue(dev);
3082
3083         return dev;
3084 }
3085
3086 static void __devinit skge_show_addr(struct net_device *dev)
3087 {
3088         const struct skge_port *skge = netdev_priv(dev);
3089
3090         if (netif_msg_probe(skge))
3091                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3092                        dev->name,
3093                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3094                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3095 }
3096
3097 static int __devinit skge_probe(struct pci_dev *pdev,
3098                                 const struct pci_device_id *ent)
3099 {
3100         struct net_device *dev, *dev1;
3101         struct skge_hw *hw;
3102         int err, using_dac = 0;
3103
3104         if ((err = pci_enable_device(pdev))) {
3105                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3106                        pci_name(pdev));
3107                 goto err_out;
3108         }
3109
3110         if ((err = pci_request_regions(pdev, DRV_NAME))) {
3111                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3112                        pci_name(pdev));
3113                 goto err_out_disable_pdev;
3114         }
3115
3116         pci_set_master(pdev);
3117
3118         if (!(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK)))
3119                 using_dac = 1;
3120         else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3121                 printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3122                        pci_name(pdev));
3123                 goto err_out_free_regions;
3124         }
3125
3126 #ifdef __BIG_ENDIAN
3127         /* byte swap decriptors in hardware */
3128         {
3129                 u32 reg;
3130
3131                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3132                 reg |= PCI_REV_DESC;
3133                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3134         }
3135 #endif
3136
3137         err = -ENOMEM;
3138         hw = kmalloc(sizeof(*hw), GFP_KERNEL);
3139         if (!hw) {
3140                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3141                        pci_name(pdev));
3142                 goto err_out_free_regions;
3143         }
3144
3145         memset(hw, 0, sizeof(*hw));
3146         hw->pdev = pdev;
3147         spin_lock_init(&hw->phy_lock);
3148         tasklet_init(&hw->ext_tasklet, skge_extirq, (unsigned long) hw);
3149
3150         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3151         if (!hw->regs) {
3152                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3153                        pci_name(pdev));
3154                 goto err_out_free_hw;
3155         }
3156
3157         if ((err = request_irq(pdev->irq, skge_intr, SA_SHIRQ, DRV_NAME, hw))) {
3158                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3159                        pci_name(pdev), pdev->irq);
3160                 goto err_out_iounmap;
3161         }
3162         pci_set_drvdata(pdev, hw);
3163
3164         err = skge_reset(hw);
3165         if (err)
3166                 goto err_out_free_irq;
3167
3168         printk(KERN_INFO PFX "addr 0x%lx irq %d chip %s rev %d\n",
3169                pci_resource_start(pdev, 0), pdev->irq,
3170                skge_board_name(hw), hw->chip_rev);
3171
3172         if ((dev = skge_devinit(hw, 0, using_dac)) == NULL)
3173                 goto err_out_led_off;
3174
3175         if ((err = register_netdev(dev))) {
3176                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3177                        pci_name(pdev));
3178                 goto err_out_free_netdev;
3179         }
3180
3181         skge_show_addr(dev);
3182
3183         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3184                 if (register_netdev(dev1) == 0)
3185                         skge_show_addr(dev1);
3186                 else {
3187                         /* Failure to register second port need not be fatal */
3188                         printk(KERN_WARNING PFX "register of second port failed\n");
3189                         hw->dev[1] = NULL;
3190                         free_netdev(dev1);
3191                 }
3192         }
3193
3194         return 0;
3195
3196 err_out_free_netdev:
3197         free_netdev(dev);
3198 err_out_led_off:
3199         skge_write16(hw, B0_LED, LED_STAT_OFF);
3200 err_out_free_irq:
3201         free_irq(pdev->irq, hw);
3202 err_out_iounmap:
3203         iounmap(hw->regs);
3204 err_out_free_hw:
3205         kfree(hw);
3206 err_out_free_regions:
3207         pci_release_regions(pdev);
3208 err_out_disable_pdev:
3209         pci_disable_device(pdev);
3210         pci_set_drvdata(pdev, NULL);
3211 err_out:
3212         return err;
3213 }
3214
3215 static void __devexit skge_remove(struct pci_dev *pdev)
3216 {
3217         struct skge_hw *hw  = pci_get_drvdata(pdev);
3218         struct net_device *dev0, *dev1;
3219
3220         if (!hw)
3221                 return;
3222
3223         if ((dev1 = hw->dev[1]))
3224                 unregister_netdev(dev1);
3225         dev0 = hw->dev[0];
3226         unregister_netdev(dev0);
3227
3228         tasklet_kill(&hw->ext_tasklet);
3229
3230         free_irq(pdev->irq, hw);
3231         pci_release_regions(pdev);
3232         pci_disable_device(pdev);
3233         if (dev1)
3234                 free_netdev(dev1);
3235         free_netdev(dev0);
3236         skge_write16(hw, B0_LED, LED_STAT_OFF);
3237         iounmap(hw->regs);
3238         kfree(hw);
3239         pci_set_drvdata(pdev, NULL);
3240 }
3241
3242 #ifdef CONFIG_PM
3243 static int skge_suspend(struct pci_dev *pdev, u32 state)
3244 {
3245         struct skge_hw *hw  = pci_get_drvdata(pdev);
3246         int i, wol = 0;
3247
3248         for (i = 0; i < 2; i++) {
3249                 struct net_device *dev = hw->dev[i];
3250
3251                 if (dev) {
3252                         struct skge_port *skge = netdev_priv(dev);
3253                         if (netif_running(dev)) {
3254                                 netif_carrier_off(dev);
3255                                 skge_down(dev);
3256                         }
3257                         netif_device_detach(dev);
3258                         wol |= skge->wol;
3259                 }
3260         }
3261
3262         pci_save_state(pdev);
3263         pci_enable_wake(pdev, state, wol);
3264         pci_disable_device(pdev);
3265         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3266
3267         return 0;
3268 }
3269
3270 static int skge_resume(struct pci_dev *pdev)
3271 {
3272         struct skge_hw *hw  = pci_get_drvdata(pdev);
3273         int i;
3274
3275         pci_set_power_state(pdev, PCI_D0);
3276         pci_restore_state(pdev);
3277         pci_enable_wake(pdev, PCI_D0, 0);
3278
3279         skge_reset(hw);
3280
3281         for (i = 0; i < 2; i++) {
3282                 struct net_device *dev = hw->dev[i];
3283                 if (dev) {
3284                         netif_device_attach(dev);
3285                         if (netif_running(dev))
3286                                 skge_up(dev);
3287                 }
3288         }
3289         return 0;
3290 }
3291 #endif
3292
3293 static struct pci_driver skge_driver = {
3294         .name =         DRV_NAME,
3295         .id_table =     skge_id_table,
3296         .probe =        skge_probe,
3297         .remove =       __devexit_p(skge_remove),
3298 #ifdef CONFIG_PM
3299         .suspend =      skge_suspend,
3300         .resume =       skge_resume,
3301 #endif
3302 };
3303
3304 static int __init skge_init_module(void)
3305 {
3306         return pci_module_init(&skge_driver);
3307 }
3308
3309 static void __exit skge_cleanup_module(void)
3310 {
3311         pci_unregister_driver(&skge_driver);
3312 }
3313
3314 module_init(skge_init_module);
3315 module_exit(skge_cleanup_module);