drivers/net/qlge/qlge.h

   1 /*
   2  * QLogic QLA41xx NIC HBA Driver
   3  * Copyright (c)  2003-2006 QLogic Corporation
   4  *
   5  * See LICENSE.qlge for copyright and licensing details.
   6  */
   7 #ifndef _QLGE_H_
   8 #define _QLGE_H_
   9
  10 #include <linux/pci.h>
  11 #include <linux/netdevice.h>
  12
  13 /*
  14  * General definitions...
  15  */
  16 #define DRV_NAME        "qlge"
  17 #define DRV_STRING      "QLogic 10 Gigabit PCI-E Ethernet Driver "
  18 #define DRV_VERSION     "v1.00.00-b3"
  19
  20 #define PFX "qlge: "
  21 #define QPRINTK(qdev, nlevel, klevel, fmt, args...)     \
  22        do {       \
  23         if (!((qdev)->msg_enable & NETIF_MSG_##nlevel))         \
  24                 ;                                               \
  25         else                                                    \
  26                 dev_printk(KERN_##klevel, &((qdev)->pdev->dev), \
  27                            "%s: " fmt, __func__, ##args);  \
  28        } while (0)
  29
  30 #define QLGE_VENDOR_ID    0x1077
  31 #define QLGE_DEVICE_ID_8012     0x8012
  32 #define QLGE_DEVICE_ID_8000     0x8000
  33 #define MAX_CPUS 8
  34 #define MAX_TX_RINGS MAX_CPUS
  35 #define MAX_RX_RINGS ((MAX_CPUS * 2) + 1)
  36
  37 #define NUM_TX_RING_ENTRIES     256
  38 #define NUM_RX_RING_ENTRIES     256
  39
  40 #define NUM_SMALL_BUFFERS   512
  41 #define NUM_LARGE_BUFFERS   512
  42
  43 #define SMALL_BUFFER_SIZE 256
  44 #define LARGE_BUFFER_SIZE       PAGE_SIZE
  45 #define MAX_SPLIT_SIZE 1023
  46 #define QLGE_SB_PAD 32
  47
  48 #define MAX_CQ 128
  49 #define DFLT_COALESCE_WAIT 100  /* 100 usec wait for coalescing */
  50 #define MAX_INTER_FRAME_WAIT 10 /* 10 usec max interframe-wait for coalescing */
  51 #define DFLT_INTER_FRAME_WAIT (MAX_INTER_FRAME_WAIT/2)
  52 #define UDELAY_COUNT 3
  53 #define UDELAY_DELAY 100
  54
  55
  56 #define TX_DESC_PER_IOCB 8
  57 /* The maximum number of frags we handle is based
  58  * on PAGE_SIZE...
  59  */
  60 #if (PAGE_SHIFT == 12) || (PAGE_SHIFT == 13)    /* 4k & 8k pages */
  61 #define TX_DESC_PER_OAL ((MAX_SKB_FRAGS - TX_DESC_PER_IOCB) + 2)
  62 #else /* all other page sizes */
  63 #define TX_DESC_PER_OAL 0
  64 #endif
  65
  66 #define DB_PAGE_SIZE 4096
  67
  68 /* MPI test register definitions. This register
  69  * is used for determining alternate NIC function's
  70  * PCI->func number.
  71  */
  72 enum {
  73         MPI_TEST_FUNC_PORT_CFG = 0x1002,
  74         MPI_TEST_NIC1_FUNC_SHIFT = 1,
  75         MPI_TEST_NIC2_FUNC_SHIFT = 5,
  76         MPI_TEST_NIC_FUNC_MASK = 0x00000007,
  77 };
  78
  79 /*
  80  * Processor Address Register (PROC_ADDR) bit definitions.
  81  */
  82 enum {
  83
  84         /* Misc. stuff */
  85         MAILBOX_COUNT = 16,
  86
  87         PROC_ADDR_RDY = (1 << 31),
  88         PROC_ADDR_R = (1 << 30),
  89         PROC_ADDR_ERR = (1 << 29),
  90         PROC_ADDR_DA = (1 << 28),
  91         PROC_ADDR_FUNC0_MBI = 0x00001180,
  92         PROC_ADDR_FUNC0_MBO = (PROC_ADDR_FUNC0_MBI + MAILBOX_COUNT),
  93         PROC_ADDR_FUNC0_CTL = 0x000011a1,
  94         PROC_ADDR_FUNC2_MBI = 0x00001280,
  95         PROC_ADDR_FUNC2_MBO = (PROC_ADDR_FUNC2_MBI + MAILBOX_COUNT),
  96         PROC_ADDR_FUNC2_CTL = 0x000012a1,
  97         PROC_ADDR_MPI_RISC = 0x00000000,
  98         PROC_ADDR_MDE = 0x00010000,
  99         PROC_ADDR_REGBLOCK = 0x00020000,
 100         PROC_ADDR_RISC_REG = 0x00030000,
 101 };
 102
 103 /*
 104  * System Register (SYS) bit definitions.
 105  */
 106 enum {
 107         SYS_EFE = (1 << 0),
 108         SYS_FAE = (1 << 1),
 109         SYS_MDC = (1 << 2),
 110         SYS_DST = (1 << 3),
 111         SYS_DWC = (1 << 4),
 112         SYS_EVW = (1 << 5),
 113         SYS_OMP_DLY_MASK = 0x3f000000,
 114         /*
 115          * There are no values defined as of edit #15.
 116          */
 117         SYS_ODI = (1 << 14),
 118 };
 119
 120 /*
 121  *  Reset/Failover Register (RST_FO) bit definitions.
 122  */
 123 enum {
 124         RST_FO_TFO = (1 << 0),
 125         RST_FO_RR_MASK = 0x00060000,
 126         RST_FO_RR_CQ_CAM = 0x00000000,
 127         RST_FO_RR_DROP = 0x00000001,
 128         RST_FO_RR_DQ = 0x00000002,
 129         RST_FO_RR_RCV_FUNC_CQ = 0x00000003,
 130         RST_FO_FRB = (1 << 12),
 131         RST_FO_MOP = (1 << 13),
 132         RST_FO_REG = (1 << 14),
 133         RST_FO_FR = (1 << 15),
 134 };
 135
 136 /*
 137  * Function Specific Control Register (FSC) bit definitions.
 138  */
 139 enum {
 140         FSC_DBRST_MASK = 0x00070000,
 141         FSC_DBRST_256 = 0x00000000,
 142         FSC_DBRST_512 = 0x00000001,
 143         FSC_DBRST_768 = 0x00000002,
 144         FSC_DBRST_1024 = 0x00000003,
 145         FSC_DBL_MASK = 0x00180000,
 146         FSC_DBL_DBRST = 0x00000000,
 147         FSC_DBL_MAX_PLD = 0x00000008,
 148         FSC_DBL_MAX_BRST = 0x00000010,
 149         FSC_DBL_128_BYTES = 0x00000018,
 150         FSC_EC = (1 << 5),
 151         FSC_EPC_MASK = 0x00c00000,
 152         FSC_EPC_INBOUND = (1 << 6),
 153         FSC_EPC_OUTBOUND = (1 << 7),
 154         FSC_VM_PAGESIZE_MASK = 0x07000000,
 155         FSC_VM_PAGE_2K = 0x00000100,
 156         FSC_VM_PAGE_4K = 0x00000200,
 157         FSC_VM_PAGE_8K = 0x00000300,
 158         FSC_VM_PAGE_64K = 0x00000600,
 159         FSC_SH = (1 << 11),
 160         FSC_DSB = (1 << 12),
 161         FSC_STE = (1 << 13),
 162         FSC_FE = (1 << 15),
 163 };
 164
 165 /*
 166  *  Host Command Status Register (CSR) bit definitions.
 167  */
 168 enum {
 169         CSR_ERR_STS_MASK = 0x0000003f,
 170         /*
 171          * There are no valued defined as of edit #15.
 172          */
 173         CSR_RR = (1 << 8),
 174         CSR_HRI = (1 << 9),
 175         CSR_RP = (1 << 10),
 176         CSR_CMD_PARM_SHIFT = 22,
 177         CSR_CMD_NOP = 0x00000000,
 178         CSR_CMD_SET_RST = 0x10000000,
 179         CSR_CMD_CLR_RST = 0x20000000,
 180         CSR_CMD_SET_PAUSE = 0x30000000,
 181         CSR_CMD_CLR_PAUSE = 0x40000000,
 182         CSR_CMD_SET_H2R_INT = 0x50000000,
 183         CSR_CMD_CLR_H2R_INT = 0x60000000,
 184         CSR_CMD_PAR_EN = 0x70000000,
 185         CSR_CMD_SET_BAD_PAR = 0x80000000,
 186         CSR_CMD_CLR_BAD_PAR = 0x90000000,
 187         CSR_CMD_CLR_R2PCI_INT = 0xa0000000,
 188 };
 189
 190 /*
 191  *  Configuration Register (CFG) bit definitions.
 192  */
 193 enum {
 194         CFG_LRQ = (1 << 0),
 195         CFG_DRQ = (1 << 1),
 196         CFG_LR = (1 << 2),
 197         CFG_DR = (1 << 3),
 198         CFG_LE = (1 << 5),
 199         CFG_LCQ = (1 << 6),
 200         CFG_DCQ = (1 << 7),
 201         CFG_Q_SHIFT = 8,
 202         CFG_Q_MASK = 0x7f000000,
 203 };
 204
 205 /*
 206  *  Status Register (STS) bit definitions.
 207  */
 208 enum {
 209         STS_FE = (1 << 0),
 210         STS_PI = (1 << 1),
 211         STS_PL0 = (1 << 2),
 212         STS_PL1 = (1 << 3),
 213         STS_PI0 = (1 << 4),
 214         STS_PI1 = (1 << 5),
 215         STS_FUNC_ID_MASK = 0x000000c0,
 216         STS_FUNC_ID_SHIFT = 6,
 217         STS_F0E = (1 << 8),
 218         STS_F1E = (1 << 9),
 219         STS_F2E = (1 << 10),
 220         STS_F3E = (1 << 11),
 221         STS_NFE = (1 << 12),
 222 };
 223
 224 /*
 225  * Interrupt Enable Register (INTR_EN) bit definitions.
 226  */
 227 enum {
 228         INTR_EN_INTR_MASK = 0x007f0000,
 229         INTR_EN_TYPE_MASK = 0x03000000,
 230         INTR_EN_TYPE_ENABLE = 0x00000100,
 231         INTR_EN_TYPE_DISABLE = 0x00000200,
 232         INTR_EN_TYPE_READ = 0x00000300,
 233         INTR_EN_IHD = (1 << 13),
 234         INTR_EN_IHD_MASK = (INTR_EN_IHD << 16),
 235         INTR_EN_EI = (1 << 14),
 236         INTR_EN_EN = (1 << 15),
 237 };
 238
 239 /*
 240  * Interrupt Mask Register (INTR_MASK) bit definitions.
 241  */
 242 enum {
 243         INTR_MASK_PI = (1 << 0),
 244         INTR_MASK_HL0 = (1 << 1),
 245         INTR_MASK_LH0 = (1 << 2),
 246         INTR_MASK_HL1 = (1 << 3),
 247         INTR_MASK_LH1 = (1 << 4),
 248         INTR_MASK_SE = (1 << 5),
 249         INTR_MASK_LSC = (1 << 6),
 250         INTR_MASK_MC = (1 << 7),
 251         INTR_MASK_LINK_IRQS = INTR_MASK_LSC | INTR_MASK_SE | INTR_MASK_MC,
 252 };
 253
 254 /*
 255  *  Register (REV_ID) bit definitions.
 256  */
 257 enum {
 258         REV_ID_MASK = 0x0000000f,
 259         REV_ID_NICROLL_SHIFT = 0,
 260         REV_ID_NICREV_SHIFT = 4,
 261         REV_ID_XGROLL_SHIFT = 8,
 262         REV_ID_XGREV_SHIFT = 12,
 263         REV_ID_CHIPREV_SHIFT = 28,
 264 };
 265
 266 /*
 267  *  Force ECC Error Register (FRC_ECC_ERR) bit definitions.
 268  */
 269 enum {
 270         FRC_ECC_ERR_VW = (1 << 12),
 271         FRC_ECC_ERR_VB = (1 << 13),
 272         FRC_ECC_ERR_NI = (1 << 14),
 273         FRC_ECC_ERR_NO = (1 << 15),
 274         FRC_ECC_PFE_SHIFT = 16,
 275         FRC_ECC_ERR_DO = (1 << 18),
 276         FRC_ECC_P14 = (1 << 19),
 277 };
 278
 279 /*
 280  *  Error Status Register (ERR_STS) bit definitions.
 281  */
 282 enum {
 283         ERR_STS_NOF = (1 << 0),
 284         ERR_STS_NIF = (1 << 1),
 285         ERR_STS_DRP = (1 << 2),
 286         ERR_STS_XGP = (1 << 3),
 287         ERR_STS_FOU = (1 << 4),
 288         ERR_STS_FOC = (1 << 5),
 289         ERR_STS_FOF = (1 << 6),
 290         ERR_STS_FIU = (1 << 7),
 291         ERR_STS_FIC = (1 << 8),
 292         ERR_STS_FIF = (1 << 9),
 293         ERR_STS_MOF = (1 << 10),
 294         ERR_STS_TA = (1 << 11),
 295         ERR_STS_MA = (1 << 12),
 296         ERR_STS_MPE = (1 << 13),
 297         ERR_STS_SCE = (1 << 14),
 298         ERR_STS_STE = (1 << 15),
 299         ERR_STS_FOW = (1 << 16),
 300         ERR_STS_UE = (1 << 17),
 301         ERR_STS_MCH = (1 << 26),
 302         ERR_STS_LOC_SHIFT = 27,
 303 };
 304
 305 /*
 306  *  RAM Debug Address Register (RAM_DBG_ADDR) bit definitions.
 307  */
 308 enum {
 309         RAM_DBG_ADDR_FW = (1 << 30),
 310         RAM_DBG_ADDR_FR = (1 << 31),
 311 };
 312
 313 /*
 314  * Semaphore Register (SEM) bit definitions.
 315  */
 316 enum {
 317         /*
 318          * Example:
 319          * reg = SEM_XGMAC0_MASK | (SEM_SET << SEM_XGMAC0_SHIFT)
 320          */
 321         SEM_CLEAR = 0,
 322         SEM_SET = 1,
 323         SEM_FORCE = 3,
 324         SEM_XGMAC0_SHIFT = 0,
 325         SEM_XGMAC1_SHIFT = 2,
 326         SEM_ICB_SHIFT = 4,
 327         SEM_MAC_ADDR_SHIFT = 6,
 328         SEM_FLASH_SHIFT = 8,
 329         SEM_PROBE_SHIFT = 10,
 330         SEM_RT_IDX_SHIFT = 12,
 331         SEM_PROC_REG_SHIFT = 14,
 332         SEM_XGMAC0_MASK = 0x00030000,
 333         SEM_XGMAC1_MASK = 0x000c0000,
 334         SEM_ICB_MASK = 0x00300000,
 335         SEM_MAC_ADDR_MASK = 0x00c00000,
 336         SEM_FLASH_MASK = 0x03000000,
 337         SEM_PROBE_MASK = 0x0c000000,
 338         SEM_RT_IDX_MASK = 0x30000000,
 339         SEM_PROC_REG_MASK = 0xc0000000,
 340 };
 341
 342 /*
 343  *  10G MAC Address  Register (XGMAC_ADDR) bit definitions.
 344  */
 345 enum {
 346         XGMAC_ADDR_RDY = (1 << 31),
 347         XGMAC_ADDR_R = (1 << 30),
 348         XGMAC_ADDR_XME = (1 << 29),
 349
 350         /* XGMAC control registers */
 351         PAUSE_SRC_LO = 0x00000100,
 352         PAUSE_SRC_HI = 0x00000104,
 353         GLOBAL_CFG = 0x00000108,
 354         GLOBAL_CFG_RESET = (1 << 0),
 355         GLOBAL_CFG_JUMBO = (1 << 6),
 356         GLOBAL_CFG_TX_STAT_EN = (1 << 10),
 357         GLOBAL_CFG_RX_STAT_EN = (1 << 11),
 358         TX_CFG = 0x0000010c,
 359         TX_CFG_RESET = (1 << 0),
 360         TX_CFG_EN = (1 << 1),
 361         TX_CFG_PREAM = (1 << 2),
 362         RX_CFG = 0x00000110,
 363         RX_CFG_RESET = (1 << 0),
 364         RX_CFG_EN = (1 << 1),
 365         RX_CFG_PREAM = (1 << 2),
 366         FLOW_CTL = 0x0000011c,
 367         PAUSE_OPCODE = 0x00000120,
 368         PAUSE_TIMER = 0x00000124,
 369         PAUSE_FRM_DEST_LO = 0x00000128,
 370         PAUSE_FRM_DEST_HI = 0x0000012c,
 371         MAC_TX_PARAMS = 0x00000134,
 372         MAC_TX_PARAMS_JUMBO = (1 << 31),
 373         MAC_TX_PARAMS_SIZE_SHIFT = 16,
 374         MAC_RX_PARAMS = 0x00000138,
 375         MAC_SYS_INT = 0x00000144,
 376         MAC_SYS_INT_MASK = 0x00000148,
 377         MAC_MGMT_INT = 0x0000014c,
 378         MAC_MGMT_IN_MASK = 0x00000150,
 379         EXT_ARB_MODE = 0x000001fc,
 380
 381         /* XGMAC TX statistics  registers */
 382         TX_PKTS = 0x00000200,
 383         TX_BYTES = 0x00000208,
 384         TX_MCAST_PKTS = 0x00000210,
 385         TX_BCAST_PKTS = 0x00000218,
 386         TX_UCAST_PKTS = 0x00000220,
 387         TX_CTL_PKTS = 0x00000228,
 388         TX_PAUSE_PKTS = 0x00000230,
 389         TX_64_PKT = 0x00000238,
 390         TX_65_TO_127_PKT = 0x00000240,
 391         TX_128_TO_255_PKT = 0x00000248,
 392         TX_256_511_PKT = 0x00000250,
 393         TX_512_TO_1023_PKT = 0x00000258,
 394         TX_1024_TO_1518_PKT = 0x00000260,
 395         TX_1519_TO_MAX_PKT = 0x00000268,
 396         TX_UNDERSIZE_PKT = 0x00000270,
 397         TX_OVERSIZE_PKT = 0x00000278,
 398
 399         /* XGMAC statistics control registers */
 400         RX_HALF_FULL_DET = 0x000002a0,
 401         TX_HALF_FULL_DET = 0x000002a4,
 402         RX_OVERFLOW_DET = 0x000002a8,
 403         TX_OVERFLOW_DET = 0x000002ac,
 404         RX_HALF_FULL_MASK = 0x000002b0,
 405         TX_HALF_FULL_MASK = 0x000002b4,
 406         RX_OVERFLOW_MASK = 0x000002b8,
 407         TX_OVERFLOW_MASK = 0x000002bc,
 408         STAT_CNT_CTL = 0x000002c0,
 409         STAT_CNT_CTL_CLEAR_TX = (1 << 0),
 410         STAT_CNT_CTL_CLEAR_RX = (1 << 1),
 411         AUX_RX_HALF_FULL_DET = 0x000002d0,
 412         AUX_TX_HALF_FULL_DET = 0x000002d4,
 413         AUX_RX_OVERFLOW_DET = 0x000002d8,
 414         AUX_TX_OVERFLOW_DET = 0x000002dc,
 415         AUX_RX_HALF_FULL_MASK = 0x000002f0,
 416         AUX_TX_HALF_FULL_MASK = 0x000002f4,
 417         AUX_RX_OVERFLOW_MASK = 0x000002f8,
 418         AUX_TX_OVERFLOW_MASK = 0x000002fc,
 419
 420         /* XGMAC RX statistics  registers */
 421         RX_BYTES = 0x00000300,
 422         RX_BYTES_OK = 0x00000308,
 423         RX_PKTS = 0x00000310,
 424         RX_PKTS_OK = 0x00000318,
 425         RX_BCAST_PKTS = 0x00000320,
 426         RX_MCAST_PKTS = 0x00000328,
 427         RX_UCAST_PKTS = 0x00000330,
 428         RX_UNDERSIZE_PKTS = 0x00000338,
 429         RX_OVERSIZE_PKTS = 0x00000340,
 430         RX_JABBER_PKTS = 0x00000348,
 431         RX_UNDERSIZE_FCERR_PKTS = 0x00000350,
 432         RX_DROP_EVENTS = 0x00000358,
 433         RX_FCERR_PKTS = 0x00000360,
 434         RX_ALIGN_ERR = 0x00000368,
 435         RX_SYMBOL_ERR = 0x00000370,
 436         RX_MAC_ERR = 0x00000378,
 437         RX_CTL_PKTS = 0x00000380,
 438         RX_PAUSE_PKTS = 0x00000388,
 439         RX_64_PKTS = 0x00000390,
 440         RX_65_TO_127_PKTS = 0x00000398,
 441         RX_128_255_PKTS = 0x000003a0,
 442         RX_256_511_PKTS = 0x000003a8,
 443         RX_512_TO_1023_PKTS = 0x000003b0,
 444         RX_1024_TO_1518_PKTS = 0x000003b8,
 445         RX_1519_TO_MAX_PKTS = 0x000003c0,
 446         RX_LEN_ERR_PKTS = 0x000003c8,
 447
 448         /* XGMAC MDIO control registers */
 449         MDIO_TX_DATA = 0x00000400,
 450         MDIO_RX_DATA = 0x00000410,
 451         MDIO_CMD = 0x00000420,
 452         MDIO_PHY_ADDR = 0x00000430,
 453         MDIO_PORT = 0x00000440,
 454         MDIO_STATUS = 0x00000450,
 455
 456         /* XGMAC AUX statistics  registers */
 457 };
 458
 459 /*
 460  *  Enhanced Transmission Schedule Registers (NIC_ETS,CNA_ETS) bit definitions.
 461  */
 462 enum {
 463         ETS_QUEUE_SHIFT = 29,
 464         ETS_REF = (1 << 26),
 465         ETS_RS = (1 << 27),
 466         ETS_P = (1 << 28),
 467         ETS_FC_COS_SHIFT = 23,
 468 };
 469
 470 /*
 471  *  Flash Address Register (FLASH_ADDR) bit definitions.
 472  */
 473 enum {
 474         FLASH_ADDR_RDY = (1 << 31),
 475         FLASH_ADDR_R = (1 << 30),
 476         FLASH_ADDR_ERR = (1 << 29),
 477 };
 478
 479 /*
 480  *  Stop CQ Processing Register (CQ_STOP) bit definitions.
 481  */
 482 enum {
 483         CQ_STOP_QUEUE_MASK = (0x007f0000),
 484         CQ_STOP_TYPE_MASK = (0x03000000),
 485         CQ_STOP_TYPE_START = 0x00000100,
 486         CQ_STOP_TYPE_STOP = 0x00000200,
 487         CQ_STOP_TYPE_READ = 0x00000300,
 488         CQ_STOP_EN = (1 << 15),
 489 };
 490
 491 /*
 492  *  MAC Protocol Address Index Register (MAC_ADDR_IDX) bit definitions.
 493  */
 494 enum {
 495         MAC_ADDR_IDX_SHIFT = 4,
 496         MAC_ADDR_TYPE_SHIFT = 16,
 497         MAC_ADDR_TYPE_MASK = 0x000f0000,
 498         MAC_ADDR_TYPE_CAM_MAC = 0x00000000,
 499         MAC_ADDR_TYPE_MULTI_MAC = 0x00010000,
 500         MAC_ADDR_TYPE_VLAN = 0x00020000,
 501         MAC_ADDR_TYPE_MULTI_FLTR = 0x00030000,
 502         MAC_ADDR_TYPE_FC_MAC = 0x00040000,
 503         MAC_ADDR_TYPE_MGMT_MAC = 0x00050000,
 504         MAC_ADDR_TYPE_MGMT_VLAN = 0x00060000,
 505         MAC_ADDR_TYPE_MGMT_V4 = 0x00070000,
 506         MAC_ADDR_TYPE_MGMT_V6 = 0x00080000,
 507         MAC_ADDR_TYPE_MGMT_TU_DP = 0x00090000,
 508         MAC_ADDR_ADR = (1 << 25),
 509         MAC_ADDR_RS = (1 << 26),
 510         MAC_ADDR_E = (1 << 27),
 511         MAC_ADDR_MR = (1 << 30),
 512         MAC_ADDR_MW = (1 << 31),
 513         MAX_MULTICAST_ENTRIES = 32,
 514 };
 515
 516 /*
 517  *  MAC Protocol Address Index Register (SPLT_HDR) bit definitions.
 518  */
 519 enum {
 520         SPLT_HDR_EP = (1 << 31),
 521 };
 522
 523 /*
 524  *  FCoE Receive Configuration Register (FC_RCV_CFG) bit definitions.
 525  */
 526 enum {
 527         FC_RCV_CFG_ECT = (1 << 15),
 528         FC_RCV_CFG_DFH = (1 << 20),
 529         FC_RCV_CFG_DVF = (1 << 21),
 530         FC_RCV_CFG_RCE = (1 << 27),
 531         FC_RCV_CFG_RFE = (1 << 28),
 532         FC_RCV_CFG_TEE = (1 << 29),
 533         FC_RCV_CFG_TCE = (1 << 30),
 534         FC_RCV_CFG_TFE = (1 << 31),
 535 };
 536
 537 /*
 538  *  NIC Receive Configuration Register (NIC_RCV_CFG) bit definitions.
 539  */
 540 enum {
 541         NIC_RCV_CFG_PPE = (1 << 0),
 542         NIC_RCV_CFG_VLAN_MASK = 0x00060000,
 543         NIC_RCV_CFG_VLAN_ALL = 0x00000000,
 544         NIC_RCV_CFG_VLAN_MATCH_ONLY = 0x00000002,
 545         NIC_RCV_CFG_VLAN_MATCH_AND_NON = 0x00000004,
 546         NIC_RCV_CFG_VLAN_NONE_AND_NON = 0x00000006,
 547         NIC_RCV_CFG_RV = (1 << 3),
 548         NIC_RCV_CFG_DFQ_MASK = (0x7f000000),
 549         NIC_RCV_CFG_DFQ_SHIFT = 8,
 550         NIC_RCV_CFG_DFQ = 0,    /* HARDCODE default queue to 0. */
 551 };
 552
 553 /*
 554  *   Mgmt Receive Configuration Register (MGMT_RCV_CFG) bit definitions.
 555  */
 556 enum {
 557         MGMT_RCV_CFG_ARP = (1 << 0),
 558         MGMT_RCV_CFG_DHC = (1 << 1),
 559         MGMT_RCV_CFG_DHS = (1 << 2),
 560         MGMT_RCV_CFG_NP = (1 << 3),
 561         MGMT_RCV_CFG_I6N = (1 << 4),
 562         MGMT_RCV_CFG_I6R = (1 << 5),
 563         MGMT_RCV_CFG_DH6 = (1 << 6),
 564         MGMT_RCV_CFG_UD1 = (1 << 7),
 565         MGMT_RCV_CFG_UD0 = (1 << 8),
 566         MGMT_RCV_CFG_BCT = (1 << 9),
 567         MGMT_RCV_CFG_MCT = (1 << 10),
 568         MGMT_RCV_CFG_DM = (1 << 11),
 569         MGMT_RCV_CFG_RM = (1 << 12),
 570         MGMT_RCV_CFG_STL = (1 << 13),
 571         MGMT_RCV_CFG_VLAN_MASK = 0xc0000000,
 572         MGMT_RCV_CFG_VLAN_ALL = 0x00000000,
 573         MGMT_RCV_CFG_VLAN_MATCH_ONLY = 0x00004000,
 574         MGMT_RCV_CFG_VLAN_MATCH_AND_NON = 0x00008000,
 575         MGMT_RCV_CFG_VLAN_NONE_AND_NON = 0x0000c000,
 576 };
 577
 578 /*
 579  *  Routing Index Register (RT_IDX) bit definitions.
 580  */
 581 enum {
 582         RT_IDX_IDX_SHIFT = 8,
 583         RT_IDX_TYPE_MASK = 0x000f0000,
 584         RT_IDX_TYPE_RT = 0x00000000,
 585         RT_IDX_TYPE_RT_INV = 0x00010000,
 586         RT_IDX_TYPE_NICQ = 0x00020000,
 587         RT_IDX_TYPE_NICQ_INV = 0x00030000,
 588         RT_IDX_DST_MASK = 0x00700000,
 589         RT_IDX_DST_RSS = 0x00000000,
 590         RT_IDX_DST_CAM_Q = 0x00100000,
 591         RT_IDX_DST_COS_Q = 0x00200000,
 592         RT_IDX_DST_DFLT_Q = 0x00300000,
 593         RT_IDX_DST_DEST_Q = 0x00400000,
 594         RT_IDX_RS = (1 << 26),
 595         RT_IDX_E = (1 << 27),
 596         RT_IDX_MR = (1 << 30),
 597         RT_IDX_MW = (1 << 31),
 598
 599         /* Nic Queue format - type 2 bits */
 600         RT_IDX_BCAST = (1 << 0),
 601         RT_IDX_MCAST = (1 << 1),
 602         RT_IDX_MCAST_MATCH = (1 << 2),
 603         RT_IDX_MCAST_REG_MATCH = (1 << 3),
 604         RT_IDX_MCAST_HASH_MATCH = (1 << 4),
 605         RT_IDX_FC_MACH = (1 << 5),
 606         RT_IDX_ETH_FCOE = (1 << 6),
 607         RT_IDX_CAM_HIT = (1 << 7),
 608         RT_IDX_CAM_BIT0 = (1 << 8),
 609         RT_IDX_CAM_BIT1 = (1 << 9),
 610         RT_IDX_VLAN_TAG = (1 << 10),
 611         RT_IDX_VLAN_MATCH = (1 << 11),
 612         RT_IDX_VLAN_FILTER = (1 << 12),
 613         RT_IDX_ETH_SKIP1 = (1 << 13),
 614         RT_IDX_ETH_SKIP2 = (1 << 14),
 615         RT_IDX_BCAST_MCAST_MATCH = (1 << 15),
 616         RT_IDX_802_3 = (1 << 16),
 617         RT_IDX_LLDP = (1 << 17),
 618         RT_IDX_UNUSED018 = (1 << 18),
 619         RT_IDX_UNUSED019 = (1 << 19),
 620         RT_IDX_UNUSED20 = (1 << 20),
 621         RT_IDX_UNUSED21 = (1 << 21),
 622         RT_IDX_ERR = (1 << 22),
 623         RT_IDX_VALID = (1 << 23),
 624         RT_IDX_TU_CSUM_ERR = (1 << 24),
 625         RT_IDX_IP_CSUM_ERR = (1 << 25),
 626         RT_IDX_MAC_ERR = (1 << 26),
 627         RT_IDX_RSS_TCP6 = (1 << 27),
 628         RT_IDX_RSS_TCP4 = (1 << 28),
 629         RT_IDX_RSS_IPV6 = (1 << 29),
 630         RT_IDX_RSS_IPV4 = (1 << 30),
 631         RT_IDX_RSS_MATCH = (1 << 31),
 632
 633         /* Hierarchy for the NIC Queue Mask */
 634         RT_IDX_ALL_ERR_SLOT = 0,
 635         RT_IDX_MAC_ERR_SLOT = 0,
 636         RT_IDX_IP_CSUM_ERR_SLOT = 1,
 637         RT_IDX_TCP_UDP_CSUM_ERR_SLOT = 2,
 638         RT_IDX_BCAST_SLOT = 3,
 639         RT_IDX_MCAST_MATCH_SLOT = 4,
 640         RT_IDX_ALLMULTI_SLOT = 5,
 641         RT_IDX_UNUSED6_SLOT = 6,
 642         RT_IDX_UNUSED7_SLOT = 7,
 643         RT_IDX_RSS_MATCH_SLOT = 8,
 644         RT_IDX_RSS_IPV4_SLOT = 8,
 645         RT_IDX_RSS_IPV6_SLOT = 9,
 646         RT_IDX_RSS_TCP4_SLOT = 10,
 647         RT_IDX_RSS_TCP6_SLOT = 11,
 648         RT_IDX_CAM_HIT_SLOT = 12,
 649         RT_IDX_UNUSED013 = 13,
 650         RT_IDX_UNUSED014 = 14,
 651         RT_IDX_PROMISCUOUS_SLOT = 15,
 652         RT_IDX_MAX_SLOTS = 16,
 653 };
 654
 655 /*
 656  * Control Register Set Map
 657  */
 658 enum {
 659         PROC_ADDR = 0,          /* Use semaphore */
 660         PROC_DATA = 0x04,       /* Use semaphore */
 661         SYS = 0x08,
 662         RST_FO = 0x0c,
 663         FSC = 0x10,
 664         CSR = 0x14,
 665         LED = 0x18,
 666         ICB_RID = 0x1c,         /* Use semaphore */
 667         ICB_L = 0x20,           /* Use semaphore */
 668         ICB_H = 0x24,           /* Use semaphore */
 669         CFG = 0x28,
 670         BIOS_ADDR = 0x2c,
 671         STS = 0x30,
 672         INTR_EN = 0x34,
 673         INTR_MASK = 0x38,
 674         ISR1 = 0x3c,
 675         ISR2 = 0x40,
 676         ISR3 = 0x44,
 677         ISR4 = 0x48,
 678         REV_ID = 0x4c,
 679         FRC_ECC_ERR = 0x50,
 680         ERR_STS = 0x54,
 681         RAM_DBG_ADDR = 0x58,
 682         RAM_DBG_DATA = 0x5c,
 683         ECC_ERR_CNT = 0x60,
 684         SEM = 0x64,
 685         GPIO_1 = 0x68,          /* Use semaphore */
 686         GPIO_2 = 0x6c,          /* Use semaphore */
 687         GPIO_3 = 0x70,          /* Use semaphore */
 688         RSVD2 = 0x74,
 689         XGMAC_ADDR = 0x78,      /* Use semaphore */
 690         XGMAC_DATA = 0x7c,      /* Use semaphore */
 691         NIC_ETS = 0x80,
 692         CNA_ETS = 0x84,
 693         FLASH_ADDR = 0x88,      /* Use semaphore */
 694         FLASH_DATA = 0x8c,      /* Use semaphore */
 695         CQ_STOP = 0x90,
 696         PAGE_TBL_RID = 0x94,
 697         WQ_PAGE_TBL_LO = 0x98,
 698         WQ_PAGE_TBL_HI = 0x9c,
 699         CQ_PAGE_TBL_LO = 0xa0,
 700         CQ_PAGE_TBL_HI = 0xa4,
 701         MAC_ADDR_IDX = 0xa8,    /* Use semaphore */
 702         MAC_ADDR_DATA = 0xac,   /* Use semaphore */
 703         COS_DFLT_CQ1 = 0xb0,
 704         COS_DFLT_CQ2 = 0xb4,
 705         ETYPE_SKIP1 = 0xb8,
 706         ETYPE_SKIP2 = 0xbc,
 707         SPLT_HDR = 0xc0,
 708         FC_PAUSE_THRES = 0xc4,
 709         NIC_PAUSE_THRES = 0xc8,
 710         FC_ETHERTYPE = 0xcc,
 711         FC_RCV_CFG = 0xd0,
 712         NIC_RCV_CFG = 0xd4,
 713         FC_COS_TAGS = 0xd8,
 714         NIC_COS_TAGS = 0xdc,
 715         MGMT_RCV_CFG = 0xe0,
 716         RT_IDX = 0xe4,
 717         RT_DATA = 0xe8,
 718         RSVD7 = 0xec,
 719         XG_SERDES_ADDR = 0xf0,
 720         XG_SERDES_DATA = 0xf4,
 721         PRB_MX_ADDR = 0xf8,     /* Use semaphore */
 722         PRB_MX_DATA = 0xfc,     /* Use semaphore */
 723 };
 724
 725 /*
 726  * CAM output format.
 727  */
 728 enum {
 729         CAM_OUT_ROUTE_FC = 0,
 730         CAM_OUT_ROUTE_NIC = 1,
 731         CAM_OUT_FUNC_SHIFT = 2,
 732         CAM_OUT_RV = (1 << 4),
 733         CAM_OUT_SH = (1 << 15),
 734         CAM_OUT_CQ_ID_SHIFT = 5,
 735 };
 736
 737 /*
 738  * Mailbox  definitions
 739  */
 740 enum {
 741         /* Asynchronous Event Notifications */
 742         AEN_SYS_ERR = 0x00008002,
 743         AEN_LINK_UP = 0x00008011,
 744         AEN_LINK_DOWN = 0x00008012,
 745         AEN_IDC_CMPLT = 0x00008100,
 746         AEN_IDC_REQ = 0x00008101,
 747         AEN_IDC_EXT = 0x00008102,
 748         AEN_DCBX_CHG = 0x00008110,
 749         AEN_AEN_LOST = 0x00008120,
 750         AEN_AEN_SFP_IN = 0x00008130,
 751         AEN_AEN_SFP_OUT = 0x00008131,
 752         AEN_FW_INIT_DONE = 0x00008400,
 753         AEN_FW_INIT_FAIL = 0x00008401,
 754
 755         /* Mailbox Command Opcodes. */
 756         MB_CMD_NOP = 0x00000000,
 757         MB_CMD_EX_FW = 0x00000002,
 758         MB_CMD_MB_TEST = 0x00000006,
 759         MB_CMD_CSUM_TEST = 0x00000007,  /* Verify Checksum */
 760         MB_CMD_ABOUT_FW = 0x00000008,
 761         MB_CMD_COPY_RISC_RAM = 0x0000000a,
 762         MB_CMD_LOAD_RISC_RAM = 0x0000000b,
 763         MB_CMD_DUMP_RISC_RAM = 0x0000000c,
 764         MB_CMD_WRITE_RAM = 0x0000000d,
 765         MB_CMD_INIT_RISC_RAM = 0x0000000e,
 766         MB_CMD_READ_RAM = 0x0000000f,
 767         MB_CMD_STOP_FW = 0x00000014,
 768         MB_CMD_MAKE_SYS_ERR = 0x0000002a,
 769         MB_CMD_WRITE_SFP = 0x00000030,
 770         MB_CMD_READ_SFP = 0x00000031,
 771         MB_CMD_INIT_FW = 0x00000060,
 772         MB_CMD_GET_IFCB = 0x00000061,
 773         MB_CMD_GET_FW_STATE = 0x00000069,
 774         MB_CMD_IDC_REQ = 0x00000100,    /* Inter-Driver Communication */
 775         MB_CMD_IDC_ACK = 0x00000101,    /* Inter-Driver Communication */
 776         MB_CMD_SET_WOL_MODE = 0x00000110,       /* Wake On Lan */
 777         MB_WOL_DISABLE = 0,
 778         MB_WOL_MAGIC_PKT = (1 << 1),
 779         MB_WOL_FLTR = (1 << 2),
 780         MB_WOL_UCAST = (1 << 3),
 781         MB_WOL_MCAST = (1 << 4),
 782         MB_WOL_BCAST = (1 << 5),
 783         MB_WOL_LINK_UP = (1 << 6),
 784         MB_WOL_LINK_DOWN = (1 << 7),
 785         MB_CMD_SET_WOL_FLTR = 0x00000111,       /* Wake On Lan Filter */
 786         MB_CMD_CLEAR_WOL_FLTR = 0x00000112, /* Wake On Lan Filter */
 787         MB_CMD_SET_WOL_MAGIC = 0x00000113,      /* Wake On Lan Magic Packet */
 788         MB_CMD_CLEAR_WOL_MAGIC = 0x00000114,/* Wake On Lan Magic Packet */
 789         MB_CMD_SET_WOL_IMMED = 0x00000115,
 790         MB_CMD_PORT_RESET = 0x00000120,
 791         MB_CMD_SET_PORT_CFG = 0x00000122,
 792         MB_CMD_GET_PORT_CFG = 0x00000123,
 793         MB_CMD_GET_LINK_STS = 0x00000124,
 794
 795         /* Mailbox Command Status. */
 796         MB_CMD_STS_GOOD = 0x00004000,   /* Success. */
 797         MB_CMD_STS_INTRMDT = 0x00001000,        /* Intermediate Complete. */
 798         MB_CMD_STS_INVLD_CMD = 0x00004001,      /* Invalid. */
 799         MB_CMD_STS_XFC_ERR = 0x00004002,        /* Interface Error. */
 800         MB_CMD_STS_CSUM_ERR = 0x00004003,       /* Csum Error. */
 801         MB_CMD_STS_ERR = 0x00004005,    /* System Error. */
 802         MB_CMD_STS_PARAM_ERR = 0x00004006,      /* Parameter Error. */
 803 };
 804
 805 struct mbox_params {
 806         u32 mbox_in[MAILBOX_COUNT];
 807         u32 mbox_out[MAILBOX_COUNT];
 808         int in_count;
 809         int out_count;
 810 };
 811
 812 struct flash_params_8012 {
 813         u8 dev_id_str[4];
 814         __le16 size;
 815         __le16 csum;
 816         __le16 ver;
 817         __le16 sub_dev_id;
 818         u8 mac_addr[6];
 819         __le16 res;
 820 };
 821
 822 /* 8000 device's flash is a different structure
 823  * at a different offset in flash.
 824  */
 825 #define FUNC0_FLASH_OFFSET 0x140200
 826 #define FUNC1_FLASH_OFFSET 0x140600
 827
 828 /* Flash related data structures. */
 829 struct flash_params_8000 {
 830         u8 dev_id_str[4];       /* "8000" */
 831         __le16 ver;
 832         __le16 size;
 833         __le16 csum;
 834         __le16 reserved0;
 835         __le16 total_size;
 836         __le16 entry_count;
 837         u8 data_type0;
 838         u8 data_size0;
 839         u8 mac_addr[6];
 840         u8 data_type1;
 841         u8 data_size1;
 842         u8 mac_addr1[6];
 843         u8 data_type2;
 844         u8 data_size2;
 845         __le16 vlan_id;
 846         u8 data_type3;
 847         u8 data_size3;
 848         __le16 last;
 849         u8 reserved1[464];
 850         __le16  subsys_ven_id;
 851         __le16  subsys_dev_id;
 852         u8 reserved2[4];
 853 };
 854
 855 union flash_params {
 856         struct flash_params_8012 flash_params_8012;
 857         struct flash_params_8000 flash_params_8000;
 858 };
 859
 860 /*
 861  * doorbell space for the rx ring context
 862  */
 863 struct rx_doorbell_context {
 864         u32 cnsmr_idx;          /* 0x00 */
 865         u32 valid;              /* 0x04 */
 866         u32 reserved[4];        /* 0x08-0x14 */
 867         u32 lbq_prod_idx;       /* 0x18 */
 868         u32 sbq_prod_idx;       /* 0x1c */
 869 };
 870
 871 /*
 872  * doorbell space for the tx ring context
 873  */
 874 struct tx_doorbell_context {
 875         u32 prod_idx;           /* 0x00 */
 876         u32 valid;              /* 0x04 */
 877         u32 reserved[4];        /* 0x08-0x14 */
 878         u32 lbq_prod_idx;       /* 0x18 */
 879         u32 sbq_prod_idx;       /* 0x1c */
 880 };
 881
 882 /* DATA STRUCTURES SHARED WITH HARDWARE. */
 883 struct tx_buf_desc {
 884         __le64 addr;
 885         __le32 len;
 886 #define TX_DESC_LEN_MASK        0x000fffff
 887 #define TX_DESC_C       0x40000000
 888 #define TX_DESC_E       0x80000000
 889 } __attribute((packed));
 890
 891 /*
 892  * IOCB Definitions...
 893  */
 894
 895 #define OPCODE_OB_MAC_IOCB                      0x01
 896 #define OPCODE_OB_MAC_TSO_IOCB          0x02
 897 #define OPCODE_IB_MAC_IOCB                      0x20
 898 #define OPCODE_IB_MPI_IOCB                      0x21
 899 #define OPCODE_IB_AE_IOCB                       0x3f
 900
 901 struct ob_mac_iocb_req {
 902         u8 opcode;
 903         u8 flags1;
 904 #define OB_MAC_IOCB_REQ_OI      0x01
 905 #define OB_MAC_IOCB_REQ_I       0x02
 906 #define OB_MAC_IOCB_REQ_D       0x08
 907 #define OB_MAC_IOCB_REQ_F       0x10
 908         u8 flags2;
 909         u8 flags3;
 910 #define OB_MAC_IOCB_DFP 0x02
 911 #define OB_MAC_IOCB_V   0x04
 912         __le32 reserved1[2];
 913         __le16 frame_len;
 914 #define OB_MAC_IOCB_LEN_MASK 0x3ffff
 915         __le16 reserved2;
 916         u32 tid;
 917         u32 txq_idx;
 918         __le32 reserved3;
 919         __le16 vlan_tci;
 920         __le16 reserved4;
 921         struct tx_buf_desc tbd[TX_DESC_PER_IOCB];
 922 } __attribute((packed));
 923
 924 struct ob_mac_iocb_rsp {
 925         u8 opcode;              /* */
 926         u8 flags1;              /* */
 927 #define OB_MAC_IOCB_RSP_OI      0x01    /* */
 928 #define OB_MAC_IOCB_RSP_I       0x02    /* */
 929 #define OB_MAC_IOCB_RSP_E       0x08    /* */
 930 #define OB_MAC_IOCB_RSP_S       0x10    /* too Short */
 931 #define OB_MAC_IOCB_RSP_L       0x20    /* too Large */
 932 #define OB_MAC_IOCB_RSP_P       0x40    /* Padded */
 933         u8 flags2;              /* */
 934         u8 flags3;              /* */
 935 #define OB_MAC_IOCB_RSP_B       0x80    /* */
 936         u32 tid;
 937         u32 txq_idx;
 938         __le32 reserved[13];
 939 } __attribute((packed));
 940
 941 struct ob_mac_tso_iocb_req {
 942         u8 opcode;
 943         u8 flags1;
 944 #define OB_MAC_TSO_IOCB_OI      0x01
 945 #define OB_MAC_TSO_IOCB_I       0x02
 946 #define OB_MAC_TSO_IOCB_D       0x08
 947 #define OB_MAC_TSO_IOCB_IP4     0x40
 948 #define OB_MAC_TSO_IOCB_IP6     0x80
 949         u8 flags2;
 950 #define OB_MAC_TSO_IOCB_LSO     0x20
 951 #define OB_MAC_TSO_IOCB_UC      0x40
 952 #define OB_MAC_TSO_IOCB_TC      0x80
 953         u8 flags3;
 954 #define OB_MAC_TSO_IOCB_IC      0x01
 955 #define OB_MAC_TSO_IOCB_DFP     0x02
 956 #define OB_MAC_TSO_IOCB_V       0x04
 957         __le32 reserved1[2];
 958         __le32 frame_len;
 959         u32 tid;
 960         u32 txq_idx;
 961         __le16 total_hdrs_len;
 962         __le16 net_trans_offset;
 963 #define OB_MAC_TRANSPORT_HDR_SHIFT 6
 964         __le16 vlan_tci;
 965         __le16 mss;
 966         struct tx_buf_desc tbd[TX_DESC_PER_IOCB];
 967 } __attribute((packed));
 968
 969 struct ob_mac_tso_iocb_rsp {
 970         u8 opcode;
 971         u8 flags1;
 972 #define OB_MAC_TSO_IOCB_RSP_OI  0x01
 973 #define OB_MAC_TSO_IOCB_RSP_I   0x02
 974 #define OB_MAC_TSO_IOCB_RSP_E   0x08
 975 #define OB_MAC_TSO_IOCB_RSP_S   0x10
 976 #define OB_MAC_TSO_IOCB_RSP_L   0x20
 977 #define OB_MAC_TSO_IOCB_RSP_P   0x40
 978         u8 flags2;              /* */
 979         u8 flags3;              /* */
 980 #define OB_MAC_TSO_IOCB_RSP_B   0x8000
 981         u32 tid;
 982         u32 txq_idx;
 983         __le32 reserved2[13];
 984 } __attribute((packed));
 985
 986 struct ib_mac_iocb_rsp {
 987         u8 opcode;              /* 0x20 */
 988         u8 flags1;
 989 #define IB_MAC_IOCB_RSP_OI      0x01    /* Overide intr delay */
 990 #define IB_MAC_IOCB_RSP_I       0x02    /* Disble Intr Generation */
 991 #define IB_MAC_CSUM_ERR_MASK 0x1c       /* A mask to use for csum errs */
 992 #define IB_MAC_IOCB_RSP_TE      0x04    /* Checksum error */
 993 #define IB_MAC_IOCB_RSP_NU      0x08    /* No checksum rcvd */
 994 #define IB_MAC_IOCB_RSP_IE      0x10    /* IPv4 checksum error */
 995 #define IB_MAC_IOCB_RSP_M_MASK  0x60    /* Multicast info */
 996 #define IB_MAC_IOCB_RSP_M_NONE  0x00    /* Not mcast frame */
 997 #define IB_MAC_IOCB_RSP_M_HASH  0x20    /* HASH mcast frame */
 998 #define IB_MAC_IOCB_RSP_M_REG   0x40    /* Registered mcast frame */
 999 #define IB_MAC_IOCB_RSP_M_PROM  0x60    /* Promiscuous mcast frame */
1000 #define IB_MAC_IOCB_RSP_B       0x80    /* Broadcast frame */
1001         u8 flags2;
1002 #define IB_MAC_IOCB_RSP_P       0x01    /* Promiscuous frame */
1003 #define IB_MAC_IOCB_RSP_V       0x02    /* Vlan tag present */
1004 #define IB_MAC_IOCB_RSP_ERR_MASK        0x1c    /*  */
1005 #define IB_MAC_IOCB_RSP_ERR_CODE_ERR    0x04
1006 #define IB_MAC_IOCB_RSP_ERR_OVERSIZE    0x08
1007 #define IB_MAC_IOCB_RSP_ERR_UNDERSIZE   0x10
1008 #define IB_MAC_IOCB_RSP_ERR_PREAMBLE    0x14
1009 #define IB_MAC_IOCB_RSP_ERR_FRAME_LEN   0x18
1010 #define IB_MAC_IOCB_RSP_ERR_CRC         0x1c
1011 #define IB_MAC_IOCB_RSP_U       0x20    /* UDP packet */
1012 #define IB_MAC_IOCB_RSP_T       0x40    /* TCP packet */
1013 #define IB_MAC_IOCB_RSP_FO      0x80    /* Failover port */
1014         u8 flags3;
1015 #define IB_MAC_IOCB_RSP_RSS_MASK        0x07    /* RSS mask */
1016 #define IB_MAC_IOCB_RSP_M_NONE  0x00    /* No RSS match */
1017 #define IB_MAC_IOCB_RSP_M_IPV4  0x04    /* IPv4 RSS match */
1018 #define IB_MAC_IOCB_RSP_M_IPV6  0x02    /* IPv6 RSS match */
1019 #define IB_MAC_IOCB_RSP_M_TCP_V4        0x05    /* TCP with IPv4 */
1020 #define IB_MAC_IOCB_RSP_M_TCP_V6        0x03    /* TCP with IPv6 */
1021 #define IB_MAC_IOCB_RSP_V4      0x08    /* IPV4 */
1022 #define IB_MAC_IOCB_RSP_V6      0x10    /* IPV6 */
1023 #define IB_MAC_IOCB_RSP_IH      0x20    /* Split after IP header */
1024 #define IB_MAC_IOCB_RSP_DS      0x40    /* data is in small buffer */
1025 #define IB_MAC_IOCB_RSP_DL      0x80    /* data is in large buffer */
1026         __le32 data_len;        /* */
1027         __le64 data_addr;       /* */
1028         __le32 rss;             /* */
1029         __le16 vlan_id;         /* 12 bits */
1030 #define IB_MAC_IOCB_RSP_C       0x1000  /* VLAN CFI bit */
1031 #define IB_MAC_IOCB_RSP_COS_SHIFT       12      /* class of service value */
1032 #define IB_MAC_IOCB_RSP_VLAN_MASK       0x0ffff
1033
1034         __le16 reserved1;
1035         __le32 reserved2[6];
1036         u8 reserved3[3];
1037         u8 flags4;
1038 #define IB_MAC_IOCB_RSP_HV      0x20
1039 #define IB_MAC_IOCB_RSP_HS      0x40
1040 #define IB_MAC_IOCB_RSP_HL      0x80
1041         __le32 hdr_len;         /* */
1042         __le64 hdr_addr;        /* */
1043 } __attribute((packed));
1044
1045 struct ib_ae_iocb_rsp {
1046         u8 opcode;
1047         u8 flags1;
1048 #define IB_AE_IOCB_RSP_OI               0x01
1049 #define IB_AE_IOCB_RSP_I                0x02
1050         u8 event;
1051 #define LINK_UP_EVENT              0x00
1052 #define LINK_DOWN_EVENT            0x01
1053 #define CAM_LOOKUP_ERR_EVENT       0x06
1054 #define SOFT_ECC_ERROR_EVENT       0x07
1055 #define MGMT_ERR_EVENT             0x08
1056 #define TEN_GIG_MAC_EVENT          0x09
1057 #define GPI0_H2L_EVENT          0x10
1058 #define GPI0_L2H_EVENT          0x20
1059 #define GPI1_H2L_EVENT          0x11
1060 #define GPI1_L2H_EVENT          0x21
1061 #define PCI_ERR_ANON_BUF_RD        0x40
1062         u8 q_id;
1063         __le32 reserved[15];
1064 } __attribute((packed));
1065
1066 /*
1067  * These three structures are for generic
1068  * handling of ib and ob iocbs.
1069  */
1070 struct ql_net_rsp_iocb {
1071         u8 opcode;
1072         u8 flags0;
1073         __le16 length;
1074         __le32 tid;
1075         __le32 reserved[14];
1076 } __attribute((packed));
1077
1078 struct net_req_iocb {
1079         u8 opcode;
1080         u8 flags0;
1081         __le16 flags1;
1082         __le32 tid;
1083         __le32 reserved1[30];
1084 } __attribute((packed));
1085
1086 /*
1087  * tx ring initialization control block for chip.
1088  * It is defined as:
1089  * "Work Queue Initialization Control Block"
1090  */
1091 struct wqicb {
1092         __le16 len;
1093 #define Q_LEN_V         (1 << 4)
1094 #define Q_LEN_CPP_CONT  0x0000
1095 #define Q_LEN_CPP_16    0x0001
1096 #define Q_LEN_CPP_32    0x0002
1097 #define Q_LEN_CPP_64    0x0003
1098 #define Q_LEN_CPP_512   0x0006
1099         __le16 flags;
1100 #define Q_PRI_SHIFT     1
1101 #define Q_FLAGS_LC      0x1000
1102 #define Q_FLAGS_LB      0x2000
1103 #define Q_FLAGS_LI      0x4000
1104 #define Q_FLAGS_LO      0x8000
1105         __le16 cq_id_rss;
1106 #define Q_CQ_ID_RSS_RV 0x8000
1107         __le16 rid;
1108         __le64 addr;
1109         __le64 cnsmr_idx_addr;
1110 } __attribute((packed));
1111
1112 /*
1113  * rx ring initialization control block for chip.
1114  * It is defined as:
1115  * "Completion Queue Initialization Control Block"
1116  */
1117 struct cqicb {
1118         u8 msix_vect;
1119         u8 reserved1;
1120         u8 reserved2;
1121         u8 flags;
1122 #define FLAGS_LV        0x08
1123 #define FLAGS_LS        0x10
1124 #define FLAGS_LL        0x20
1125 #define FLAGS_LI        0x40
1126 #define FLAGS_LC        0x80
1127         __le16 len;
1128 #define LEN_V           (1 << 4)
1129 #define LEN_CPP_CONT    0x0000
1130 #define LEN_CPP_32      0x0001
1131 #define LEN_CPP_64      0x0002
1132 #define LEN_CPP_128     0x0003
1133         __le16 rid;
1134         __le64 addr;
1135         __le64 prod_idx_addr;
1136         __le16 pkt_delay;
1137         __le16 irq_delay;
1138         __le64 lbq_addr;
1139         __le16 lbq_buf_size;
1140         __le16 lbq_len;         /* entry count */
1141         __le64 sbq_addr;
1142         __le16 sbq_buf_size;
1143         __le16 sbq_len;         /* entry count */
1144 } __attribute((packed));
1145
1146 struct ricb {
1147         u8 base_cq;
1148 #define RSS_L4K 0x80
1149         u8 flags;
1150 #define RSS_L6K 0x01
1151 #define RSS_LI  0x02
1152 #define RSS_LB  0x04
1153 #define RSS_LM  0x08
1154 #define RSS_RI4 0x10
1155 #define RSS_RT4 0x20
1156 #define RSS_RI6 0x40
1157 #define RSS_RT6 0x80
1158         __le16 mask;
1159         __le32 hash_cq_id[256];
1160         __le32 ipv6_hash_key[10];
1161         __le32 ipv4_hash_key[4];
1162 } __attribute((packed));
1163
1164 /* SOFTWARE/DRIVER DATA STRUCTURES. */
1165
1166 struct oal {
1167         struct tx_buf_desc oal[TX_DESC_PER_OAL];
1168 };
1169
1170 struct map_list {
1171         DECLARE_PCI_UNMAP_ADDR(mapaddr);
1172         DECLARE_PCI_UNMAP_LEN(maplen);
1173 };
1174
1175 struct tx_ring_desc {
1176         struct sk_buff *skb;
1177         struct ob_mac_iocb_req *queue_entry;
1178         u32 index;
1179         struct oal oal;
1180         struct map_list map[MAX_SKB_FRAGS + 1];
1181         int map_cnt;
1182         struct tx_ring_desc *next;
1183 };
1184
1185 struct bq_desc {
1186         union {
1187                 struct page *lbq_page;
1188                 struct sk_buff *skb;
1189         } p;
1190         __le64 *addr;
1191         u32 index;
1192          DECLARE_PCI_UNMAP_ADDR(mapaddr);
1193          DECLARE_PCI_UNMAP_LEN(maplen);
1194 };
1195
1196 #define QL_TXQ_IDX(qdev, skb) (smp_processor_id()%(qdev->tx_ring_count))
1197
1198 struct tx_ring {
1199         /*
1200          * queue info.
1201          */
1202         struct wqicb wqicb;     /* structure used to inform chip of new queue */
1203         void *wq_base;          /* pci_alloc:virtual addr for tx */
1204         dma_addr_t wq_base_dma; /* pci_alloc:dma addr for tx */
1205         __le32 *cnsmr_idx_sh_reg;       /* shadow copy of consumer idx */
1206         dma_addr_t cnsmr_idx_sh_reg_dma;        /* dma-shadow copy of consumer */
1207         u32 wq_size;            /* size in bytes of queue area */
1208         u32 wq_len;             /* number of entries in queue */
1209         void __iomem *prod_idx_db_reg;  /* doorbell area index reg at offset 0x00 */
1210         void __iomem *valid_db_reg;     /* doorbell area valid reg at offset 0x04 */
1211         u16 prod_idx;           /* current value for prod idx */
1212         u16 cq_id;              /* completion (rx) queue for tx completions */
1213         u8 wq_id;               /* queue id for this entry */
1214         u8 reserved1[3];
1215         struct tx_ring_desc *q; /* descriptor list for the queue */
1216         spinlock_t lock;
1217         atomic_t tx_count;      /* counts down for every outstanding IO */
1218         atomic_t queue_stopped; /* Turns queue off when full. */
1219         struct delayed_work tx_work;
1220         struct ql_adapter *qdev;
1221 };
1222
1223 /*
1224  * Type of inbound queue.
1225  */
1226 enum {
1227         DEFAULT_Q = 2,          /* Handles slow queue and chip/MPI events. */
1228         TX_Q = 3,               /* Handles outbound completions. */
1229         RX_Q = 4,               /* Handles inbound completions. */
1230 };
1231
1232 struct rx_ring {
1233         struct cqicb cqicb;     /* The chip's completion queue init control block. */
1234
1235         /* Completion queue elements. */
1236         void *cq_base;
1237         dma_addr_t cq_base_dma;
1238         u32 cq_size;
1239         u32 cq_len;
1240         u16 cq_id;
1241         __le32 *prod_idx_sh_reg;        /* Shadowed producer register. */
1242         dma_addr_t prod_idx_sh_reg_dma;
1243         void __iomem *cnsmr_idx_db_reg; /* PCI doorbell mem area + 0 */
1244         u32 cnsmr_idx;          /* current sw idx */
1245         struct ql_net_rsp_iocb *curr_entry;     /* next entry on queue */
1246         void __iomem *valid_db_reg;     /* PCI doorbell mem area + 0x04 */
1247
1248         /* Large buffer queue elements. */
1249         u32 lbq_len;            /* entry count */
1250         u32 lbq_size;           /* size in bytes of queue */
1251         u32 lbq_buf_size;
1252         void *lbq_base;
1253         dma_addr_t lbq_base_dma;
1254         void *lbq_base_indirect;
1255         dma_addr_t lbq_base_indirect_dma;
1256         struct bq_desc *lbq;    /* array of control blocks */
1257         void __iomem *lbq_prod_idx_db_reg;      /* PCI doorbell mem area + 0x18 */
1258         u32 lbq_prod_idx;       /* current sw prod idx */
1259         u32 lbq_curr_idx;       /* next entry we expect */
1260         u32 lbq_clean_idx;      /* beginning of new descs */
1261         u32 lbq_free_cnt;       /* free buffer desc cnt */
1262
1263         /* Small buffer queue elements. */
1264         u32 sbq_len;            /* entry count */
1265         u32 sbq_size;           /* size in bytes of queue */
1266         u32 sbq_buf_size;
1267         void *sbq_base;
1268         dma_addr_t sbq_base_dma;
1269         void *sbq_base_indirect;
1270         dma_addr_t sbq_base_indirect_dma;
1271         struct bq_desc *sbq;    /* array of control blocks */
1272         void __iomem *sbq_prod_idx_db_reg; /* PCI doorbell mem area + 0x1c */
1273         u32 sbq_prod_idx;       /* current sw prod idx */
1274         u32 sbq_curr_idx;       /* next entry we expect */
1275         u32 sbq_clean_idx;      /* beginning of new descs */
1276         u32 sbq_free_cnt;       /* free buffer desc cnt */
1277
1278         /* Misc. handler elements. */
1279         u32 type;               /* Type of queue, tx, rx, or default. */
1280         u32 irq;                /* Which vector this ring is assigned. */
1281         u32 cpu;                /* Which CPU this should run on. */
1282         char name[IFNAMSIZ + 5];
1283         struct napi_struct napi;
1284         struct delayed_work rx_work;
1285         u8 reserved;
1286         struct ql_adapter *qdev;
1287 };
1288
1289 /*
1290  * RSS Initialization Control Block
1291  */
1292 struct hash_id {
1293         u8 value[4];
1294 };
1295
1296 struct nic_stats {
1297         /*
1298          * These stats come from offset 200h to 278h
1299          * in the XGMAC register.
1300          */
1301         u64 tx_pkts;
1302         u64 tx_bytes;
1303         u64 tx_mcast_pkts;
1304         u64 tx_bcast_pkts;
1305         u64 tx_ucast_pkts;
1306         u64 tx_ctl_pkts;
1307         u64 tx_pause_pkts;
1308         u64 tx_64_pkt;
1309         u64 tx_65_to_127_pkt;
1310         u64 tx_128_to_255_pkt;
1311         u64 tx_256_511_pkt;
1312         u64 tx_512_to_1023_pkt;
1313         u64 tx_1024_to_1518_pkt;
1314         u64 tx_1519_to_max_pkt;
1315         u64 tx_undersize_pkt;
1316         u64 tx_oversize_pkt;
1317
1318         /*
1319          * These stats come from offset 300h to 3C8h
1320          * in the XGMAC register.
1321          */
1322         u64 rx_bytes;
1323         u64 rx_bytes_ok;
1324         u64 rx_pkts;
1325         u64 rx_pkts_ok;
1326         u64 rx_bcast_pkts;
1327         u64 rx_mcast_pkts;
1328         u64 rx_ucast_pkts;
1329         u64 rx_undersize_pkts;
1330         u64 rx_oversize_pkts;
1331         u64 rx_jabber_pkts;
1332         u64 rx_undersize_fcerr_pkts;
1333         u64 rx_drop_events;
1334         u64 rx_fcerr_pkts;
1335         u64 rx_align_err;
1336         u64 rx_symbol_err;
1337         u64 rx_mac_err;
1338         u64 rx_ctl_pkts;
1339         u64 rx_pause_pkts;
1340         u64 rx_64_pkts;
1341         u64 rx_65_to_127_pkts;
1342         u64 rx_128_255_pkts;
1343         u64 rx_256_511_pkts;
1344         u64 rx_512_to_1023_pkts;
1345         u64 rx_1024_to_1518_pkts;
1346         u64 rx_1519_to_max_pkts;
1347         u64 rx_len_err_pkts;
1348 };
1349
1350 /*
1351  * intr_context structure is used during initialization
1352  * to hook the interrupts.  It is also used in a single
1353  * irq environment as a context to the ISR.
1354  */
1355 struct intr_context {
1356         struct ql_adapter *qdev;
1357         u32 intr;
1358         u32 hooked;
1359         u32 intr_en_mask;       /* value/mask used to enable this intr */
1360         u32 intr_dis_mask;      /* value/mask used to disable this intr */
1361         u32 intr_read_mask;     /* value/mask used to read this intr */
1362         char name[IFNAMSIZ * 2];
1363         atomic_t irq_cnt;       /* irq_cnt is used in single vector
1364                                  * environment.  It's incremented for each
1365                                  * irq handler that is scheduled.  When each
1366                                  * handler finishes it decrements irq_cnt and
1367                                  * enables interrupts if it's zero. */
1368         irq_handler_t handler;
1369 };
1370
1371 /* adapter flags definitions. */
1372 enum {
1373         QL_ADAPTER_UP = (1 << 0),       /* Adapter has been brought up. */
1374         QL_LEGACY_ENABLED = (1 << 3),
1375         QL_MSI_ENABLED = (1 << 3),
1376         QL_MSIX_ENABLED = (1 << 4),
1377         QL_DMA64 = (1 << 5),
1378         QL_PROMISCUOUS = (1 << 6),
1379         QL_ALLMULTI = (1 << 7),
1380         QL_PORT_CFG = (1 << 8),
1381         QL_CAM_RT_SET = (1 << 9),
1382 };
1383
1384 /* link_status bit definitions */
1385 enum {
1386         STS_LOOPBACK_MASK = 0x00000700,
1387         STS_LOOPBACK_PCS = 0x00000100,
1388         STS_LOOPBACK_HSS = 0x00000200,
1389         STS_LOOPBACK_EXT = 0x00000300,
1390         STS_PAUSE_MASK = 0x000000c0,
1391         STS_PAUSE_STD = 0x00000040,
1392         STS_PAUSE_PRI = 0x00000080,
1393         STS_SPEED_MASK = 0x00000038,
1394         STS_SPEED_100Mb = 0x00000000,
1395         STS_SPEED_1Gb = 0x00000008,
1396         STS_SPEED_10Gb = 0x00000010,
1397         STS_LINK_TYPE_MASK = 0x00000007,
1398         STS_LINK_TYPE_XFI = 0x00000001,
1399         STS_LINK_TYPE_XAUI = 0x00000002,
1400         STS_LINK_TYPE_XFI_BP = 0x00000003,
1401         STS_LINK_TYPE_XAUI_BP = 0x00000004,
1402         STS_LINK_TYPE_10GBASET = 0x00000005,
1403 };
1404
1405 /* link_config bit definitions */
1406 enum {
1407         CFG_JUMBO_FRAME_SIZE = 0x00010000,
1408         CFG_PAUSE_MASK = 0x00000060,
1409         CFG_PAUSE_STD = 0x00000020,
1410         CFG_PAUSE_PRI = 0x00000040,
1411         CFG_DCBX = 0x00000010,
1412         CFG_LOOPBACK_MASK = 0x00000007,
1413         CFG_LOOPBACK_PCS = 0x00000002,
1414         CFG_LOOPBACK_HSS = 0x00000004,
1415         CFG_LOOPBACK_EXT = 0x00000006,
1416         CFG_DEFAULT_MAX_FRAME_SIZE = 0x00002580,
1417 };
1418
1419 struct nic_operations {
1420
1421         int (*get_flash) (struct ql_adapter *);
1422         int (*port_initialize) (struct ql_adapter *);
1423 };
1424
1425 /*
1426  * The main Adapter structure definition.
1427  * This structure has all fields relevant to the hardware.
1428  */
1429 struct ql_adapter {
1430         struct ricb ricb;
1431         unsigned long flags;
1432         u32 wol;
1433
1434         struct nic_stats nic_stats;
1435
1436         struct vlan_group *vlgrp;
1437
1438         /* PCI Configuration information for this device */
1439         struct pci_dev *pdev;
1440         struct net_device *ndev;        /* Parent NET device */
1441
1442         /* Hardware information */
1443         u32 chip_rev_id;
1444         u32 fw_rev_id;
1445         u32 func;               /* PCI function for this adapter */
1446         u32 alt_func;           /* PCI function for alternate adapter */
1447         u32 port;               /* Port number this adapter */
1448
1449         spinlock_t adapter_lock;
1450         spinlock_t hw_lock;
1451         spinlock_t stats_lock;
1452
1453         /* PCI Bus Relative Register Addresses */
1454         void __iomem *reg_base;
1455         void __iomem *doorbell_area;
1456         u32 doorbell_area_size;
1457
1458         u32 msg_enable;
1459
1460         /* Page for Shadow Registers */
1461         void *rx_ring_shadow_reg_area;
1462         dma_addr_t rx_ring_shadow_reg_dma;
1463         void *tx_ring_shadow_reg_area;
1464         dma_addr_t tx_ring_shadow_reg_dma;
1465
1466         u32 mailbox_in;
1467         u32 mailbox_out;
1468         struct mbox_params idc_mbc;
1469         struct mutex    mpi_mutex;
1470
1471         int tx_ring_size;
1472         int rx_ring_size;
1473         u32 intr_count;
1474         struct msix_entry *msi_x_entry;
1475         struct intr_context intr_context[MAX_RX_RINGS];
1476
1477         int tx_ring_count;      /* One per online CPU. */
1478         u32 rss_ring_first_cq_id;/* index of first inbound (rss) rx_ring */
1479         u32 rss_ring_count;     /* One per online CPU.  */
1480         /*
1481          * rx_ring_count =
1482          *  one default queue +
1483          *  (CPU count * outbound completion rx_ring) +
1484          *  (CPU count * inbound (RSS) completion rx_ring)
1485          */
1486         int rx_ring_count;
1487         int ring_mem_size;
1488         void *ring_mem;
1489
1490         struct rx_ring rx_ring[MAX_RX_RINGS];
1491         struct tx_ring tx_ring[MAX_TX_RINGS];
1492
1493         int rx_csum;
1494         u32 default_rx_queue;
1495
1496         u16 rx_coalesce_usecs;  /* cqicb->int_delay */
1497         u16 rx_max_coalesced_frames;    /* cqicb->pkt_int_delay */
1498         u16 tx_coalesce_usecs;  /* cqicb->int_delay */
1499         u16 tx_max_coalesced_frames;    /* cqicb->pkt_int_delay */
1500
1501         u32 xg_sem_mask;
1502         u32 port_link_up;
1503         u32 port_init;
1504         u32 link_status;
1505         u32 link_config;
1506         u32 max_frame_size;
1507
1508         union flash_params flash;
1509
1510         struct net_device_stats stats;
1511         struct workqueue_struct *q_workqueue;
1512         struct workqueue_struct *workqueue;
1513         struct delayed_work asic_reset_work;
1514         struct delayed_work mpi_reset_work;
1515         struct delayed_work mpi_work;
1516         struct delayed_work mpi_port_cfg_work;
1517         struct delayed_work mpi_idc_work;
1518         struct completion ide_completion;
1519         struct nic_operations *nic_ops;
1520         u16 device_id;
1521 };
1522
1523 /*
1524  * Typical Register accessor for memory mapped device.
1525  */
1526 static inline u32 ql_read32(const struct ql_adapter *qdev, int reg)
1527 {
1528         return readl(qdev->reg_base + reg);
1529 }
1530
1531 /*
1532  * Typical Register accessor for memory mapped device.
1533  */
1534 static inline void ql_write32(const struct ql_adapter *qdev, int reg, u32 val)
1535 {
1536         writel(val, qdev->reg_base + reg);
1537 }
1538
1539 /*
1540  * Doorbell Registers:
1541  * Doorbell registers are virtual registers in the PCI memory space.
1542  * The space is allocated by the chip during PCI initialization.  The
1543  * device driver finds the doorbell address in BAR 3 in PCI config space.
1544  * The registers are used to control outbound and inbound queues. For
1545  * example, the producer index for an outbound queue.  Each queue uses
1546  * 1 4k chunk of memory.  The lower half of the space is for outbound
1547  * queues. The upper half is for inbound queues.
1548  */
1549 static inline void ql_write_db_reg(u32 val, void __iomem *addr)
1550 {
1551         writel(val, addr);
1552         mmiowb();
1553 }
1554
1555 /*
1556  * Shadow Registers:
1557  * Outbound queues have a consumer index that is maintained by the chip.
1558  * Inbound queues have a producer index that is maintained by the chip.
1559  * For lower overhead, these registers are "shadowed" to host memory
1560  * which allows the device driver to track the queue progress without
1561  * PCI reads. When an entry is placed on an inbound queue, the chip will
1562  * update the relevant index register and then copy the value to the
1563  * shadow register in host memory.
1564  */
1565 static inline u32 ql_read_sh_reg(__le32  *addr)
1566 {
1567         u32 reg;
1568         reg =  le32_to_cpu(*addr);
1569         rmb();
1570         return reg;
1571 }
1572
1573 extern char qlge_driver_name[];
1574 extern const char qlge_driver_version[];
1575 extern const struct ethtool_ops qlge_ethtool_ops;
1576
1577 extern int ql_sem_spinlock(struct ql_adapter *qdev, u32 sem_mask);
1578 extern void ql_sem_unlock(struct ql_adapter *qdev, u32 sem_mask);
1579 extern int ql_read_xgmac_reg(struct ql_adapter *qdev, u32 reg, u32 *data);
1580 extern int ql_get_mac_addr_reg(struct ql_adapter *qdev, u32 type, u16 index,
1581                                u32 *value);
1582 extern int ql_get_routing_reg(struct ql_adapter *qdev, u32 index, u32 *value);
1583 extern int ql_write_cfg(struct ql_adapter *qdev, void *ptr, int size, u32 bit,
1584                         u16 q_id);
1585 void ql_queue_fw_error(struct ql_adapter *qdev);
1586 void ql_mpi_work(struct work_struct *work);
1587 void ql_mpi_reset_work(struct work_struct *work);
1588 int ql_wait_reg_rdy(struct ql_adapter *qdev, u32 reg, u32 bit, u32 ebit);
1589 void ql_queue_asic_error(struct ql_adapter *qdev);
1590 u32 ql_enable_completion_interrupt(struct ql_adapter *qdev, u32 intr);
1591 void ql_set_ethtool_ops(struct net_device *ndev);
1592 int ql_read_xgmac_reg64(struct ql_adapter *qdev, u32 reg, u64 *data);
1593 void ql_mpi_idc_work(struct work_struct *work);
1594 void ql_mpi_port_cfg_work(struct work_struct *work);
1595 int ql_mb_get_fw_state(struct ql_adapter *qdev);
1596 int ql_cam_route_initialize(struct ql_adapter *qdev);
1597 int ql_read_mpi_reg(struct ql_adapter *qdev, u32 reg, u32 *data);
1598 int ql_mb_about_fw(struct ql_adapter *qdev);
1599
1600 #if 1
1601 #define QL_ALL_DUMP
1602 #define QL_REG_DUMP
1603 #define QL_DEV_DUMP
1604 #define QL_CB_DUMP
1605 /* #define QL_IB_DUMP */
1606 /* #define QL_OB_DUMP */
1607 #endif
1608
1609 #ifdef QL_REG_DUMP
1610 extern void ql_dump_xgmac_control_regs(struct ql_adapter *qdev);
1611 extern void ql_dump_routing_entries(struct ql_adapter *qdev);
1612 extern void ql_dump_regs(struct ql_adapter *qdev);
1613 #define QL_DUMP_REGS(qdev) ql_dump_regs(qdev)
1614 #define QL_DUMP_ROUTE(qdev) ql_dump_routing_entries(qdev)
1615 #define QL_DUMP_XGMAC_CONTROL_REGS(qdev) ql_dump_xgmac_control_regs(qdev)
1616 #else
1617 #define QL_DUMP_REGS(qdev)
1618 #define QL_DUMP_ROUTE(qdev)
1619 #define QL_DUMP_XGMAC_CONTROL_REGS(qdev)
1620 #endif
1621
1622 #ifdef QL_STAT_DUMP
1623 extern void ql_dump_stat(struct ql_adapter *qdev);
1624 #define QL_DUMP_STAT(qdev) ql_dump_stat(qdev)
1625 #else
1626 #define QL_DUMP_STAT(qdev)
1627 #endif
1628
1629 #ifdef QL_DEV_DUMP
1630 extern void ql_dump_qdev(struct ql_adapter *qdev);
1631 #define QL_DUMP_QDEV(qdev) ql_dump_qdev(qdev)
1632 #else
1633 #define QL_DUMP_QDEV(qdev)
1634 #endif
1635
1636 #ifdef QL_CB_DUMP
1637 extern void ql_dump_wqicb(struct wqicb *wqicb);
1638 extern void ql_dump_tx_ring(struct tx_ring *tx_ring);
1639 extern void ql_dump_ricb(struct ricb *ricb);
1640 extern void ql_dump_cqicb(struct cqicb *cqicb);
1641 extern void ql_dump_rx_ring(struct rx_ring *rx_ring);
1642 extern void ql_dump_hw_cb(struct ql_adapter *qdev, int size, u32 bit, u16 q_id);
1643 #define QL_DUMP_RICB(ricb) ql_dump_ricb(ricb)
1644 #define QL_DUMP_WQICB(wqicb) ql_dump_wqicb(wqicb)
1645 #define QL_DUMP_TX_RING(tx_ring) ql_dump_tx_ring(tx_ring)
1646 #define QL_DUMP_CQICB(cqicb) ql_dump_cqicb(cqicb)
1647 #define QL_DUMP_RX_RING(rx_ring) ql_dump_rx_ring(rx_ring)
1648 #define QL_DUMP_HW_CB(qdev, size, bit, q_id) \
1649                 ql_dump_hw_cb(qdev, size, bit, q_id)
1650 #else
1651 #define QL_DUMP_RICB(ricb)
1652 #define QL_DUMP_WQICB(wqicb)
1653 #define QL_DUMP_TX_RING(tx_ring)
1654 #define QL_DUMP_CQICB(cqicb)
1655 #define QL_DUMP_RX_RING(rx_ring)
1656 #define QL_DUMP_HW_CB(qdev, size, bit, q_id)
1657 #endif
1658
1659 #ifdef QL_OB_DUMP
1660 extern void ql_dump_tx_desc(struct tx_buf_desc *tbd);
1661 extern void ql_dump_ob_mac_iocb(struct ob_mac_iocb_req *ob_mac_iocb);
1662 extern void ql_dump_ob_mac_rsp(struct ob_mac_iocb_rsp *ob_mac_rsp);
1663 #define QL_DUMP_OB_MAC_IOCB(ob_mac_iocb) ql_dump_ob_mac_iocb(ob_mac_iocb)
1664 #define QL_DUMP_OB_MAC_RSP(ob_mac_rsp) ql_dump_ob_mac_rsp(ob_mac_rsp)
1665 #else
1666 #define QL_DUMP_OB_MAC_IOCB(ob_mac_iocb)
1667 #define QL_DUMP_OB_MAC_RSP(ob_mac_rsp)
1668 #endif
1669
1670 #ifdef QL_IB_DUMP
1671 extern void ql_dump_ib_mac_rsp(struct ib_mac_iocb_rsp *ib_mac_rsp);
1672 #define QL_DUMP_IB_MAC_RSP(ib_mac_rsp) ql_dump_ib_mac_rsp(ib_mac_rsp)
1673 #else
1674 #define QL_DUMP_IB_MAC_RSP(ib_mac_rsp)
1675 #endif
1676
1677 #ifdef  QL_ALL_DUMP
1678 extern void ql_dump_all(struct ql_adapter *qdev);
1679 #define QL_DUMP_ALL(qdev) ql_dump_all(qdev)
1680 #else
1681 #define QL_DUMP_ALL(qdev)
1682 #endif
1683
1684 #endif /* _QLGE_H_ */