drivers/net/ethernet/marvell/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/interrupt.h>
  36 #include <linux/ip.h>
  37 #include <linux/slab.h>
  38 #include <net/ip.h>
  39 #include <linux/tcp.h>
  40 #include <linux/in.h>
  41 #include <linux/delay.h>
  42 #include <linux/workqueue.h>
  43 #include <linux/if_vlan.h>
  44 #include <linux/prefetch.h>
  45 #include <linux/debugfs.h>
  46 #include <linux/mii.h>
  47
  48 #include <asm/irq.h>
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.30"
  54
  55 /*
  56  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  57  * that are organized into three (receive, transmit, status) different rings
  58  * similar to Tigon3.
  59  */
  60
  61 #define RX_LE_SIZE              1024
  62 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  63 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  64 #define RX_DEF_PENDING          RX_MAX_PENDING
  65
  66 /* This is the worst case number of transmit list elements for a single skb:
  67    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  68 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  69 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  70 #define TX_MAX_PENDING          1024
  71 #define TX_DEF_PENDING          63
  72
  73 #define TX_WATCHDOG             (5 * HZ)
  74 #define NAPI_WEIGHT             64
  75 #define PHY_RETRIES             1000
  76
  77 #define SKY2_EEPROM_MAGIC       0x9955aabb
  78
  79 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
  80
  81 static const u32 default_msg =
  82     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  83     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  84     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  85
  86 static int debug = -1;          /* defaults above */
  87 module_param(debug, int, 0);
  88 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  89
  90 static int copybreak __read_mostly = 128;
  91 module_param(copybreak, int, 0);
  92 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  93
  94 static int disable_msi = 0;
  95 module_param(disable_msi, int, 0);
  96 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  97
  98 static int legacy_pme = 0;
  99 module_param(legacy_pme, int, 0);
 100 MODULE_PARM_DESC(legacy_pme, "Legacy power management");
 101
 102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 144         { 0 }
 145 };
 146
 147 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 148
 149 /* Avoid conditionals by using array */
 150 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 151 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 152 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 153
 154 static void sky2_set_multicast(struct net_device *dev);
 155 static irqreturn_t sky2_intr(int irq, void *dev_id);
 156
 157 /* Access to PHY via serial interconnect */
 158 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 159 {
 160         int i;
 161
 162         gma_write16(hw, port, GM_SMI_DATA, val);
 163         gma_write16(hw, port, GM_SMI_CTRL,
 164                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 165
 166         for (i = 0; i < PHY_RETRIES; i++) {
 167                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 168                 if (ctrl == 0xffff)
 169                         goto io_error;
 170
 171                 if (!(ctrl & GM_SMI_CT_BUSY))
 172                         return 0;
 173
 174                 udelay(10);
 175         }
 176
 177         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
 178         return -ETIMEDOUT;
 179
 180 io_error:
 181         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 182         return -EIO;
 183 }
 184
 185 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 186 {
 187         int i;
 188
 189         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 190                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 191
 192         for (i = 0; i < PHY_RETRIES; i++) {
 193                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 194                 if (ctrl == 0xffff)
 195                         goto io_error;
 196
 197                 if (ctrl & GM_SMI_CT_RD_VAL) {
 198                         *val = gma_read16(hw, port, GM_SMI_DATA);
 199                         return 0;
 200                 }
 201
 202                 udelay(10);
 203         }
 204
 205         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 206         return -ETIMEDOUT;
 207 io_error:
 208         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 209         return -EIO;
 210 }
 211
 212 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 213 {
 214         u16 v;
 215         __gm_phy_read(hw, port, reg, &v);
 216         return v;
 217 }
 218
 219
 220 static void sky2_power_on(struct sky2_hw *hw)
 221 {
 222         /* switch power to VCC (WA for VAUX problem) */
 223         sky2_write8(hw, B0_POWER_CTRL,
 224                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 225
 226         /* disable Core Clock Division, */
 227         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 228
 229         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 230                 /* enable bits are inverted */
 231                 sky2_write8(hw, B2_Y2_CLK_GATE,
 232                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 233                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 234                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 235         else
 236                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 237
 238         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 239                 u32 reg;
 240
 241                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 242
 243                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 244                 /* set all bits to 0 except bits 15..12 and 8 */
 245                 reg &= P_ASPM_CONTROL_MSK;
 246                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 247
 248                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 249                 /* set all bits to 0 except bits 28 & 27 */
 250                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 251                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 252
 253                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 254
 255                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 256
 257                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 258                 reg = sky2_read32(hw, B2_GP_IO);
 259                 reg |= GLB_GPIO_STAT_RACE_DIS;
 260                 sky2_write32(hw, B2_GP_IO, reg);
 261
 262                 sky2_read32(hw, B2_GP_IO);
 263         }
 264
 265         /* Turn on "driver loaded" LED */
 266         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 267 }
 268
 269 static void sky2_power_aux(struct sky2_hw *hw)
 270 {
 271         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 272                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 273         else
 274                 /* enable bits are inverted */
 275                 sky2_write8(hw, B2_Y2_CLK_GATE,
 276                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 277                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 278                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 279
 280         /* switch power to VAUX if supported and PME from D3cold */
 281         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 282              pci_pme_capable(hw->pdev, PCI_D3cold))
 283                 sky2_write8(hw, B0_POWER_CTRL,
 284                             (PC_VAUX_ENA | PC_VCC_ENA |
 285                              PC_VAUX_ON | PC_VCC_OFF));
 286
 287         /* turn off "driver loaded LED" */
 288         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 289 }
 290
 291 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 292 {
 293         u16 reg;
 294
 295         /* disable all GMAC IRQ's */
 296         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 297
 298         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 299         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 301         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 302
 303         reg = gma_read16(hw, port, GM_RX_CTRL);
 304         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 305         gma_write16(hw, port, GM_RX_CTRL, reg);
 306 }
 307
 308 /* flow control to advertise bits */
 309 static const u16 copper_fc_adv[] = {
 310         [FC_NONE]       = 0,
 311         [FC_TX]         = PHY_M_AN_ASP,
 312         [FC_RX]         = PHY_M_AN_PC,
 313         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 314 };
 315
 316 /* flow control to advertise bits when using 1000BaseX */
 317 static const u16 fiber_fc_adv[] = {
 318         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 319         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 320         [FC_RX]   = PHY_M_P_SYM_MD_X,
 321         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 322 };
 323
 324 /* flow control to GMA disable bits */
 325 static const u16 gm_fc_disable[] = {
 326         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 327         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 328         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 329         [FC_BOTH] = 0,
 330 };
 331
 332
 333 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 334 {
 335         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 336         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 337
 338         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 339             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 340                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 341
 342                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 343                            PHY_M_EC_MAC_S_MSK);
 344                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 345
 346                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 347                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 348                         /* set downshift counter to 3x and enable downshift */
 349                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 350                 else
 351                         /* set master & slave downshift counter to 1x */
 352                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 353
 354                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 355         }
 356
 357         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 358         if (sky2_is_copper(hw)) {
 359                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 360                         /* enable automatic crossover */
 361                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 362
 363                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 364                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 365                                 u16 spec;
 366
 367                                 /* Enable Class A driver for FE+ A0 */
 368                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 369                                 spec |= PHY_M_FESC_SEL_CL_A;
 370                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 371                         }
 372                 } else {
 373                         /* disable energy detect */
 374                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 375
 376                         /* enable automatic crossover */
 377                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 378
 379                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 380                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 381                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 382                                 /* set downshift counter to 3x and enable downshift */
 383                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 384                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 385                         }
 386                 }
 387         } else {
 388                 /* workaround for deviation #4.88 (CRC errors) */
 389                 /* disable Automatic Crossover */
 390
 391                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 392         }
 393
 394         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 395
 396         /* special setup for PHY 88E1112 Fiber */
 397         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 398                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 399
 400                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 401                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 402                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 403                 ctrl &= ~PHY_M_MAC_MD_MSK;
 404                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 405                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 406
 407                 if (hw->pmd_type  == 'P') {
 408                         /* select page 1 to access Fiber registers */
 409                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 410
 411                         /* for SFP-module set SIGDET polarity to low */
 412                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 413                         ctrl |= PHY_M_FIB_SIGD_POL;
 414                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 415                 }
 416
 417                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 418         }
 419
 420         ctrl = PHY_CT_RESET;
 421         ct1000 = 0;
 422         adv = PHY_AN_CSMA;
 423         reg = 0;
 424
 425         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 426                 if (sky2_is_copper(hw)) {
 427                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 428                                 ct1000 |= PHY_M_1000C_AFD;
 429                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 430                                 ct1000 |= PHY_M_1000C_AHD;
 431                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 432                                 adv |= PHY_M_AN_100_FD;
 433                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 434                                 adv |= PHY_M_AN_100_HD;
 435                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 436                                 adv |= PHY_M_AN_10_FD;
 437                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 438                                 adv |= PHY_M_AN_10_HD;
 439
 440                 } else {        /* special defines for FIBER (88E1040S only) */
 441                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 442                                 adv |= PHY_M_AN_1000X_AFD;
 443                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 444                                 adv |= PHY_M_AN_1000X_AHD;
 445                 }
 446
 447                 /* Restart Auto-negotiation */
 448                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 449         } else {
 450                 /* forced speed/duplex settings */
 451                 ct1000 = PHY_M_1000C_MSE;
 452
 453                 /* Disable auto update for duplex flow control and duplex */
 454                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 455
 456                 switch (sky2->speed) {
 457                 case SPEED_1000:
 458                         ctrl |= PHY_CT_SP1000;
 459                         reg |= GM_GPCR_SPEED_1000;
 460                         break;
 461                 case SPEED_100:
 462                         ctrl |= PHY_CT_SP100;
 463                         reg |= GM_GPCR_SPEED_100;
 464                         break;
 465                 }
 466
 467                 if (sky2->duplex == DUPLEX_FULL) {
 468                         reg |= GM_GPCR_DUP_FULL;
 469                         ctrl |= PHY_CT_DUP_MD;
 470                 } else if (sky2->speed < SPEED_1000)
 471                         sky2->flow_mode = FC_NONE;
 472         }
 473
 474         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 475                 if (sky2_is_copper(hw))
 476                         adv |= copper_fc_adv[sky2->flow_mode];
 477                 else
 478                         adv |= fiber_fc_adv[sky2->flow_mode];
 479         } else {
 480                 reg |= GM_GPCR_AU_FCT_DIS;
 481                 reg |= gm_fc_disable[sky2->flow_mode];
 482
 483                 /* Forward pause packets to GMAC? */
 484                 if (sky2->flow_mode & FC_RX)
 485                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 486                 else
 487                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 488         }
 489
 490         gma_write16(hw, port, GM_GP_CTRL, reg);
 491
 492         if (hw->flags & SKY2_HW_GIGABIT)
 493                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 494
 495         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 496         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 497
 498         /* Setup Phy LED's */
 499         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 500         ledover = 0;
 501
 502         switch (hw->chip_id) {
 503         case CHIP_ID_YUKON_FE:
 504                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 505                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 506
 507                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 508
 509                 /* delete ACT LED control bits */
 510                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 511                 /* change ACT LED control to blink mode */
 512                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 513                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 514                 break;
 515
 516         case CHIP_ID_YUKON_FE_P:
 517                 /* Enable Link Partner Next Page */
 518                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 519                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 520
 521                 /* disable Energy Detect and enable scrambler */
 522                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 523                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 524
 525                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 526                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 527                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 528                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 529
 530                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 531                 break;
 532
 533         case CHIP_ID_YUKON_XL:
 534                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 535
 536                 /* select page 3 to access LED control register */
 537                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 538
 539                 /* set LED Function Control register */
 540                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 541                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 542                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 543                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 544                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 545
 546                 /* set Polarity Control register */
 547                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 548                              (PHY_M_POLC_LS1_P_MIX(4) |
 549                               PHY_M_POLC_IS0_P_MIX(4) |
 550                               PHY_M_POLC_LOS_CTRL(2) |
 551                               PHY_M_POLC_INIT_CTRL(2) |
 552                               PHY_M_POLC_STA1_CTRL(2) |
 553                               PHY_M_POLC_STA0_CTRL(2)));
 554
 555                 /* restore page register */
 556                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 557                 break;
 558
 559         case CHIP_ID_YUKON_EC_U:
 560         case CHIP_ID_YUKON_EX:
 561         case CHIP_ID_YUKON_SUPR:
 562                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 563
 564                 /* select page 3 to access LED control register */
 565                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 566
 567                 /* set LED Function Control register */
 568                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 569                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 570                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 571                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 572                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 573
 574                 /* set Blink Rate in LED Timer Control Register */
 575                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 576                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 577                 /* restore page register */
 578                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 579                 break;
 580
 581         default:
 582                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 583                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 584
 585                 /* turn off the Rx LED (LED_RX) */
 586                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 587         }
 588
 589         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 590                 /* apply fixes in PHY AFE */
 591                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 592
 593                 /* increase differential signal amplitude in 10BASE-T */
 594                 gm_phy_write(hw, port, 0x18, 0xaa99);
 595                 gm_phy_write(hw, port, 0x17, 0x2011);
 596
 597                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 598                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 599                         gm_phy_write(hw, port, 0x18, 0xa204);
 600                         gm_phy_write(hw, port, 0x17, 0x2002);
 601                 }
 602
 603                 /* set page register to 0 */
 604                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 605         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 606                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 607                 /* apply workaround for integrated resistors calibration */
 608                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 609                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 610         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 611                 /* apply fixes in PHY AFE */
 612                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 613
 614                 /* apply RDAC termination workaround */
 615                 gm_phy_write(hw, port, 24, 0x2800);
 616                 gm_phy_write(hw, port, 23, 0x2001);
 617
 618                 /* set page register back to 0 */
 619                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 620         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 621                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 622                 /* no effect on Yukon-XL */
 623                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 624
 625                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 626                     sky2->speed == SPEED_100) {
 627                         /* turn on 100 Mbps LED (LED_LINK100) */
 628                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 629                 }
 630
 631                 if (ledover)
 632                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 633
 634         } else if (hw->chip_id == CHIP_ID_YUKON_PRM &&
 635                    (sky2_read8(hw, B2_MAC_CFG) & 0xf) == 0x7) {
 636                 int i;
 637                 /* This a phy register setup workaround copied from vendor driver. */
 638                 static const struct {
 639                         u16 reg, val;
 640                 } eee_afe[] = {
 641                         { 0x156, 0x58ce },
 642                         { 0x153, 0x99eb },
 643                         { 0x141, 0x8064 },
 644                         /* { 0x155, 0x130b },*/
 645                         { 0x000, 0x0000 },
 646                         { 0x151, 0x8433 },
 647                         { 0x14b, 0x8c44 },
 648                         { 0x14c, 0x0f90 },
 649                         { 0x14f, 0x39aa },
 650                         /* { 0x154, 0x2f39 },*/
 651                         { 0x14d, 0xba33 },
 652                         { 0x144, 0x0048 },
 653                         { 0x152, 0x2010 },
 654                         /* { 0x158, 0x1223 },*/
 655                         { 0x140, 0x4444 },
 656                         { 0x154, 0x2f3b },
 657                         { 0x158, 0xb203 },
 658                         { 0x157, 0x2029 },
 659                 };
 660
 661                 /* Start Workaround for OptimaEEE Rev.Z0 */
 662                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00fb);
 663
 664                 gm_phy_write(hw, port,  1, 0x4099);
 665                 gm_phy_write(hw, port,  3, 0x1120);
 666                 gm_phy_write(hw, port, 11, 0x113c);
 667                 gm_phy_write(hw, port, 14, 0x8100);
 668                 gm_phy_write(hw, port, 15, 0x112a);
 669                 gm_phy_write(hw, port, 17, 0x1008);
 670
 671                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00fc);
 672                 gm_phy_write(hw, port,  1, 0x20b0);
 673
 674                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 675
 676                 for (i = 0; i < ARRAY_SIZE(eee_afe); i++) {
 677                         /* apply AFE settings */
 678                         gm_phy_write(hw, port, 17, eee_afe[i].val);
 679                         gm_phy_write(hw, port, 16, eee_afe[i].reg | 1u<<13);
 680                 }
 681
 682                 /* End Workaround for OptimaEEE */
 683                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 684
 685                 /* Enable 10Base-Te (EEE) */
 686                 if (hw->chip_id >= CHIP_ID_YUKON_PRM) {
 687                         reg = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 688                         gm_phy_write(hw, port, PHY_MARV_EXT_CTRL,
 689                                      reg | PHY_M_10B_TE_ENABLE);
 690                 }
 691         }
 692
 693         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 694         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 695                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 696         else
 697                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 698 }
 699
 700 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 701 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 702
 703 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 704 {
 705         u32 reg1;
 706
 707         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 708         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 709         reg1 &= ~phy_power[port];
 710
 711         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 712                 reg1 |= coma_mode[port];
 713
 714         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 715         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 716         sky2_pci_read32(hw, PCI_DEV_REG1);
 717
 718         if (hw->chip_id == CHIP_ID_YUKON_FE)
 719                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 720         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 721                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 722 }
 723
 724 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 725 {
 726         u32 reg1;
 727         u16 ctrl;
 728
 729         /* release GPHY Control reset */
 730         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 731
 732         /* release GMAC reset */
 733         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 734
 735         if (hw->flags & SKY2_HW_NEWER_PHY) {
 736                 /* select page 2 to access MAC control register */
 737                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 738
 739                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 740                 /* allow GMII Power Down */
 741                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 742                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 743
 744                 /* set page register back to 0 */
 745                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 746         }
 747
 748         /* setup General Purpose Control Register */
 749         gma_write16(hw, port, GM_GP_CTRL,
 750                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 751                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 752                     GM_GPCR_AU_SPD_DIS);
 753
 754         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 755                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 756                         /* select page 2 to access MAC control register */
 757                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 758
 759                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 760                         /* enable Power Down */
 761                         ctrl |= PHY_M_PC_POW_D_ENA;
 762                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 763
 764                         /* set page register back to 0 */
 765                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 766                 }
 767
 768                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 769                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 770         }
 771
 772         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 773         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 774         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 775         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 776         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 777 }
 778
 779 /* configure IPG according to used link speed */
 780 static void sky2_set_ipg(struct sky2_port *sky2)
 781 {
 782         u16 reg;
 783
 784         reg = gma_read16(sky2->hw, sky2->port, GM_SERIAL_MODE);
 785         reg &= ~GM_SMOD_IPG_MSK;
 786         if (sky2->speed > SPEED_100)
 787                 reg |= IPG_DATA_VAL(IPG_DATA_DEF_1000);
 788         else
 789                 reg |= IPG_DATA_VAL(IPG_DATA_DEF_10_100);
 790         gma_write16(sky2->hw, sky2->port, GM_SERIAL_MODE, reg);
 791 }
 792
 793 /* Enable Rx/Tx */
 794 static void sky2_enable_rx_tx(struct sky2_port *sky2)
 795 {
 796         struct sky2_hw *hw = sky2->hw;
 797         unsigned port = sky2->port;
 798         u16 reg;
 799
 800         reg = gma_read16(hw, port, GM_GP_CTRL);
 801         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 802         gma_write16(hw, port, GM_GP_CTRL, reg);
 803 }
 804
 805 /* Force a renegotiation */
 806 static void sky2_phy_reinit(struct sky2_port *sky2)
 807 {
 808         spin_lock_bh(&sky2->phy_lock);
 809         sky2_phy_init(sky2->hw, sky2->port);
 810         sky2_enable_rx_tx(sky2);
 811         spin_unlock_bh(&sky2->phy_lock);
 812 }
 813
 814 /* Put device in state to listen for Wake On Lan */
 815 static void sky2_wol_init(struct sky2_port *sky2)
 816 {
 817         struct sky2_hw *hw = sky2->hw;
 818         unsigned port = sky2->port;
 819         enum flow_control save_mode;
 820         u16 ctrl;
 821
 822         /* Bring hardware out of reset */
 823         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 824         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 825
 826         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 827         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 828
 829         /* Force to 10/100
 830          * sky2_reset will re-enable on resume
 831          */
 832         save_mode = sky2->flow_mode;
 833         ctrl = sky2->advertising;
 834
 835         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 836         sky2->flow_mode = FC_NONE;
 837
 838         spin_lock_bh(&sky2->phy_lock);
 839         sky2_phy_power_up(hw, port);
 840         sky2_phy_init(hw, port);
 841         spin_unlock_bh(&sky2->phy_lock);
 842
 843         sky2->flow_mode = save_mode;
 844         sky2->advertising = ctrl;
 845
 846         /* Set GMAC to no flow control and auto update for speed/duplex */
 847         gma_write16(hw, port, GM_GP_CTRL,
 848                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 849                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 850
 851         /* Set WOL address */
 852         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 853                     sky2->netdev->dev_addr, ETH_ALEN);
 854
 855         /* Turn on appropriate WOL control bits */
 856         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 857         ctrl = 0;
 858         if (sky2->wol & WAKE_PHY)
 859                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 860         else
 861                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 862
 863         if (sky2->wol & WAKE_MAGIC)
 864                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 865         else
 866                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 867
 868         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 869         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 870
 871         /* Disable PiG firmware */
 872         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 873
 874         /* Needed by some broken BIOSes, use PCI rather than PCI-e for WOL */
 875         if (legacy_pme) {
 876                 u32 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 877                 reg1 |= PCI_Y2_PME_LEGACY;
 878                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 879         }
 880
 881         /* block receiver */
 882         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 883         sky2_read32(hw, B0_CTST);
 884 }
 885
 886 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 887 {
 888         struct net_device *dev = hw->dev[port];
 889
 890         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 891               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 892              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 893                 /* Yukon-Extreme B0 and further Extreme devices */
 894                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 895         } else if (dev->mtu > ETH_DATA_LEN) {
 896                 /* set Tx GMAC FIFO Almost Empty Threshold */
 897                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 898                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 899
 900                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 901         } else
 902                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 903 }
 904
 905 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 906 {
 907         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 908         u16 reg;
 909         u32 rx_reg;
 910         int i;
 911         const u8 *addr = hw->dev[port]->dev_addr;
 912
 913         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 914         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 915
 916         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 917
 918         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 919             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 920             port == 1) {
 921                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 922                 /* clear GMAC 1 Control reset */
 923                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 924                 do {
 925                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 926                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 927                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 928                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 929                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 930         }
 931
 932         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 933
 934         /* Enable Transmit FIFO Underrun */
 935         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 936
 937         spin_lock_bh(&sky2->phy_lock);
 938         sky2_phy_power_up(hw, port);
 939         sky2_phy_init(hw, port);
 940         spin_unlock_bh(&sky2->phy_lock);
 941
 942         /* MIB clear */
 943         reg = gma_read16(hw, port, GM_PHY_ADDR);
 944         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 945
 946         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 947                 gma_read16(hw, port, i);
 948         gma_write16(hw, port, GM_PHY_ADDR, reg);
 949
 950         /* transmit control */
 951         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 952
 953         /* receive control reg: unicast + multicast + no FCS  */
 954         gma_write16(hw, port, GM_RX_CTRL,
 955                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 956
 957         /* transmit flow control */
 958         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 959
 960         /* transmit parameter */
 961         gma_write16(hw, port, GM_TX_PARAM,
 962                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 963                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 964                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 965                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 966
 967         /* serial mode register */
 968         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 969                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF_1000);
 970
 971         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 972                 reg |= GM_SMOD_JUMBO_ENA;
 973
 974         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 975             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 976                 reg |= GM_NEW_FLOW_CTRL;
 977
 978         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 979
 980         /* virtual address for data */
 981         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 982
 983         /* physical address: used for pause frames */
 984         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 985
 986         /* ignore counter overflows */
 987         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 988         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 989         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 990
 991         /* Configure Rx MAC FIFO */
 992         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 993         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 994         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 995             hw->chip_id == CHIP_ID_YUKON_FE_P)
 996                 rx_reg |= GMF_RX_OVER_ON;
 997
 998         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 999
1000         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1001                 /* Hardware errata - clear flush mask */
1002                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
1003         } else {
1004                 /* Flush Rx MAC FIFO on any flow control or error */
1005                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
1006         }
1007
1008         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
1009         reg = RX_GMF_FL_THR_DEF + 1;
1010         /* Another magic mystery workaround from sk98lin */
1011         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1012             hw->chip_rev == CHIP_REV_YU_FE2_A0)
1013                 reg = 0x178;
1014         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
1015
1016         /* Configure Tx MAC FIFO */
1017         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1018         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1019
1020         /* On chips without ram buffer, pause is controlled by MAC level */
1021         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
1022                 /* Pause threshold is scaled by 8 in bytes */
1023                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1024                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
1025                         reg = 1568 / 8;
1026                 else
1027                         reg = 1024 / 8;
1028                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
1029                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
1030
1031                 sky2_set_tx_stfwd(hw, port);
1032         }
1033
1034         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1035             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
1036                 /* disable dynamic watermark */
1037                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
1038                 reg &= ~TX_DYN_WM_ENA;
1039                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
1040         }
1041 }
1042
1043 /* Assign Ram Buffer allocation to queue */
1044 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
1045 {
1046         u32 end;
1047
1048         /* convert from K bytes to qwords used for hw register */
1049         start *= 1024/8;
1050         space *= 1024/8;
1051         end = start + space - 1;
1052
1053         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
1054         sky2_write32(hw, RB_ADDR(q, RB_START), start);
1055         sky2_write32(hw, RB_ADDR(q, RB_END), end);
1056         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
1057         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
1058
1059         if (q == Q_R1 || q == Q_R2) {
1060                 u32 tp = space - space/4;
1061
1062                 /* On receive queue's set the thresholds
1063                  * give receiver priority when > 3/4 full
1064                  * send pause when down to 2K
1065                  */
1066                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
1067                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
1068
1069                 tp = space - 2048/8;
1070                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
1071                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
1072         } else {
1073                 /* Enable store & forward on Tx queue's because
1074                  * Tx FIFO is only 1K on Yukon
1075                  */
1076                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1077         }
1078
1079         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1080         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1081 }
1082
1083 /* Setup Bus Memory Interface */
1084 static void sky2_qset(struct sky2_hw *hw, u16 q)
1085 {
1086         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1087         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1088         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1089         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1090 }
1091
1092 /* Setup prefetch unit registers. This is the interface between
1093  * hardware and driver list elements
1094  */
1095 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1096                                dma_addr_t addr, u32 last)
1097 {
1098         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1099         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1100         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1101         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1102         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1103         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1104
1105         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1106 }
1107
1108 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1109 {
1110         struct sky2_tx_le *le = sky2->tx_le + *slot;
1111
1112         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1113         le->ctrl = 0;
1114         return le;
1115 }
1116
1117 static void tx_init(struct sky2_port *sky2)
1118 {
1119         struct sky2_tx_le *le;
1120
1121         sky2->tx_prod = sky2->tx_cons = 0;
1122         sky2->tx_tcpsum = 0;
1123         sky2->tx_last_mss = 0;
1124
1125         le = get_tx_le(sky2, &sky2->tx_prod);
1126         le->addr = 0;
1127         le->opcode = OP_ADDR64 | HW_OWNER;
1128         sky2->tx_last_upper = 0;
1129 }
1130
1131 /* Update chip's next pointer */
1132 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1133 {
1134         /* Make sure write' to descriptors are complete before we tell hardware */
1135         wmb();
1136         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1137
1138         /* Synchronize I/O on since next processor may write to tail */
1139         mmiowb();
1140 }
1141
1142
1143 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1144 {
1145         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1146         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1147         le->ctrl = 0;
1148         return le;
1149 }
1150
1151 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1152 {
1153         unsigned size;
1154
1155         /* Space needed for frame data + headers rounded up */
1156         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1157
1158         /* Stopping point for hardware truncation */
1159         return (size - 8) / sizeof(u32);
1160 }
1161
1162 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1163 {
1164         struct rx_ring_info *re;
1165         unsigned size;
1166
1167         /* Space needed for frame data + headers rounded up */
1168         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1169
1170         sky2->rx_nfrags = size >> PAGE_SHIFT;
1171         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1172
1173         /* Compute residue after pages */
1174         size -= sky2->rx_nfrags << PAGE_SHIFT;
1175
1176         /* Optimize to handle small packets and headers */
1177         if (size < copybreak)
1178                 size = copybreak;
1179         if (size < ETH_HLEN)
1180                 size = ETH_HLEN;
1181
1182         return size;
1183 }
1184
1185 /* Build description to hardware for one receive segment */
1186 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1187                         dma_addr_t map, unsigned len)
1188 {
1189         struct sky2_rx_le *le;
1190
1191         if (sizeof(dma_addr_t) > sizeof(u32)) {
1192                 le = sky2_next_rx(sky2);
1193                 le->addr = cpu_to_le32(upper_32_bits(map));
1194                 le->opcode = OP_ADDR64 | HW_OWNER;
1195         }
1196
1197         le = sky2_next_rx(sky2);
1198         le->addr = cpu_to_le32(lower_32_bits(map));
1199         le->length = cpu_to_le16(len);
1200         le->opcode = op | HW_OWNER;
1201 }
1202
1203 /* Build description to hardware for one possibly fragmented skb */
1204 static void sky2_rx_submit(struct sky2_port *sky2,
1205                            const struct rx_ring_info *re)
1206 {
1207         int i;
1208
1209         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1210
1211         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1212                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1213 }
1214
1215
1216 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1217                             unsigned size)
1218 {
1219         struct sk_buff *skb = re->skb;
1220         int i;
1221
1222         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1223         if (pci_dma_mapping_error(pdev, re->data_addr))
1224                 goto mapping_error;
1225
1226         dma_unmap_len_set(re, data_size, size);
1227
1228         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1229                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1230
1231                 re->frag_addr[i] = skb_frag_dma_map(&pdev->dev, frag, 0,
1232                                                     skb_frag_size(frag),
1233                                                     DMA_FROM_DEVICE);
1234
1235                 if (dma_mapping_error(&pdev->dev, re->frag_addr[i]))
1236                         goto map_page_error;
1237         }
1238         return 0;
1239
1240 map_page_error:
1241         while (--i >= 0) {
1242                 pci_unmap_page(pdev, re->frag_addr[i],
1243                                skb_frag_size(&skb_shinfo(skb)->frags[i]),
1244                                PCI_DMA_FROMDEVICE);
1245         }
1246
1247         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1248                          PCI_DMA_FROMDEVICE);
1249
1250 mapping_error:
1251         if (net_ratelimit())
1252                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1253                          skb->dev->name);
1254         return -EIO;
1255 }
1256
1257 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1258 {
1259         struct sk_buff *skb = re->skb;
1260         int i;
1261
1262         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1263                          PCI_DMA_FROMDEVICE);
1264
1265         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1266                 pci_unmap_page(pdev, re->frag_addr[i],
1267                                skb_frag_size(&skb_shinfo(skb)->frags[i]),
1268                                PCI_DMA_FROMDEVICE);
1269 }
1270
1271 /* Tell chip where to start receive checksum.
1272  * Actually has two checksums, but set both same to avoid possible byte
1273  * order problems.
1274  */
1275 static void rx_set_checksum(struct sky2_port *sky2)
1276 {
1277         struct sky2_rx_le *le = sky2_next_rx(sky2);
1278
1279         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1280         le->ctrl = 0;
1281         le->opcode = OP_TCPSTART | HW_OWNER;
1282
1283         sky2_write32(sky2->hw,
1284                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1285                      (sky2->netdev->features & NETIF_F_RXCSUM)
1286                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1287 }
1288
1289 /*
1290  * Fixed initial key as seed to RSS.
1291  */
1292 static const uint32_t rss_init_key[10] = {
1293         0x7c3351da, 0x51c5cf4e, 0x44adbdd1, 0xe8d38d18, 0x48897c43,
1294         0xb1d60e7e, 0x6a3dd760, 0x01a2e453, 0x16f46f13, 0x1a0e7b30
1295 };
1296
1297 /* Enable/disable receive hash calculation (RSS) */
1298 static void rx_set_rss(struct net_device *dev, u32 features)
1299 {
1300         struct sky2_port *sky2 = netdev_priv(dev);
1301         struct sky2_hw *hw = sky2->hw;
1302         int i, nkeys = 4;
1303
1304         /* Supports IPv6 and other modes */
1305         if (hw->flags & SKY2_HW_NEW_LE) {
1306                 nkeys = 10;
1307                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1308         }
1309
1310         /* Program RSS initial values */
1311         if (features & NETIF_F_RXHASH) {
1312                 for (i = 0; i < nkeys; i++)
1313                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1314                                      rss_init_key[i]);
1315
1316                 /* Need to turn on (undocumented) flag to make hashing work  */
1317                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1318                              RX_STFW_ENA);
1319
1320                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1321                              BMU_ENA_RX_RSS_HASH);
1322         } else
1323                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1324                              BMU_DIS_RX_RSS_HASH);
1325 }
1326
1327 /*
1328  * The RX Stop command will not work for Yukon-2 if the BMU does not
1329  * reach the end of packet and since we can't make sure that we have
1330  * incoming data, we must reset the BMU while it is not doing a DMA
1331  * transfer. Since it is possible that the RX path is still active,
1332  * the RX RAM buffer will be stopped first, so any possible incoming
1333  * data will not trigger a DMA. After the RAM buffer is stopped, the
1334  * BMU is polled until any DMA in progress is ended and only then it
1335  * will be reset.
1336  */
1337 static void sky2_rx_stop(struct sky2_port *sky2)
1338 {
1339         struct sky2_hw *hw = sky2->hw;
1340         unsigned rxq = rxqaddr[sky2->port];
1341         int i;
1342
1343         /* disable the RAM Buffer receive queue */
1344         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1345
1346         for (i = 0; i < 0xffff; i++)
1347                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1348                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1349                         goto stopped;
1350
1351         netdev_warn(sky2->netdev, "receiver stop failed\n");
1352 stopped:
1353         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1354
1355         /* reset the Rx prefetch unit */
1356         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1357         mmiowb();
1358 }
1359
1360 /* Clean out receive buffer area, assumes receiver hardware stopped */
1361 static void sky2_rx_clean(struct sky2_port *sky2)
1362 {
1363         unsigned i;
1364
1365         memset(sky2->rx_le, 0, RX_LE_BYTES);
1366         for (i = 0; i < sky2->rx_pending; i++) {
1367                 struct rx_ring_info *re = sky2->rx_ring + i;
1368
1369                 if (re->skb) {
1370                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1371                         kfree_skb(re->skb);
1372                         re->skb = NULL;
1373                 }
1374         }
1375 }
1376
1377 /* Basic MII support */
1378 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1379 {
1380         struct mii_ioctl_data *data = if_mii(ifr);
1381         struct sky2_port *sky2 = netdev_priv(dev);
1382         struct sky2_hw *hw = sky2->hw;
1383         int err = -EOPNOTSUPP;
1384
1385         if (!netif_running(dev))
1386                 return -ENODEV; /* Phy still in reset */
1387
1388         switch (cmd) {
1389         case SIOCGMIIPHY:
1390                 data->phy_id = PHY_ADDR_MARV;
1391
1392                 /* fallthru */
1393         case SIOCGMIIREG: {
1394                 u16 val = 0;
1395
1396                 spin_lock_bh(&sky2->phy_lock);
1397                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1398                 spin_unlock_bh(&sky2->phy_lock);
1399
1400                 data->val_out = val;
1401                 break;
1402         }
1403
1404         case SIOCSMIIREG:
1405                 spin_lock_bh(&sky2->phy_lock);
1406                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1407                                    data->val_in);
1408                 spin_unlock_bh(&sky2->phy_lock);
1409                 break;
1410         }
1411         return err;
1412 }
1413
1414 #define SKY2_VLAN_OFFLOADS (NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO)
1415
1416 static void sky2_vlan_mode(struct net_device *dev, u32 features)
1417 {
1418         struct sky2_port *sky2 = netdev_priv(dev);
1419         struct sky2_hw *hw = sky2->hw;
1420         u16 port = sky2->port;
1421
1422         if (features & NETIF_F_HW_VLAN_RX)
1423                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1424                              RX_VLAN_STRIP_ON);
1425         else
1426                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1427                              RX_VLAN_STRIP_OFF);
1428
1429         if (features & NETIF_F_HW_VLAN_TX) {
1430                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1431                              TX_VLAN_TAG_ON);
1432
1433                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
1434         } else {
1435                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1436                              TX_VLAN_TAG_OFF);
1437
1438                 /* Can't do transmit offload of vlan without hw vlan */
1439                 dev->vlan_features &= ~SKY2_VLAN_OFFLOADS;
1440         }
1441 }
1442
1443 /* Amount of required worst case padding in rx buffer */
1444 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1445 {
1446         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1447 }
1448
1449 /*
1450  * Allocate an skb for receiving. If the MTU is large enough
1451  * make the skb non-linear with a fragment list of pages.
1452  */
1453 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2, gfp_t gfp)
1454 {
1455         struct sk_buff *skb;
1456         int i;
1457
1458         skb = __netdev_alloc_skb(sky2->netdev,
1459                                  sky2->rx_data_size + sky2_rx_pad(sky2->hw),
1460                                  gfp);
1461         if (!skb)
1462                 goto nomem;
1463
1464         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1465                 unsigned char *start;
1466                 /*
1467                  * Workaround for a bug in FIFO that cause hang
1468                  * if the FIFO if the receive buffer is not 64 byte aligned.
1469                  * The buffer returned from netdev_alloc_skb is
1470                  * aligned except if slab debugging is enabled.
1471                  */
1472                 start = PTR_ALIGN(skb->data, 8);
1473                 skb_reserve(skb, start - skb->data);
1474         } else
1475                 skb_reserve(skb, NET_IP_ALIGN);
1476
1477         for (i = 0; i < sky2->rx_nfrags; i++) {
1478                 struct page *page = alloc_page(gfp);
1479
1480                 if (!page)
1481                         goto free_partial;
1482                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1483         }
1484
1485         return skb;
1486 free_partial:
1487         kfree_skb(skb);
1488 nomem:
1489         return NULL;
1490 }
1491
1492 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1493 {
1494         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1495 }
1496
1497 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1498 {
1499         struct sky2_hw *hw = sky2->hw;
1500         unsigned i;
1501
1502         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1503
1504         /* Fill Rx ring */
1505         for (i = 0; i < sky2->rx_pending; i++) {
1506                 struct rx_ring_info *re = sky2->rx_ring + i;
1507
1508                 re->skb = sky2_rx_alloc(sky2, GFP_KERNEL);
1509                 if (!re->skb)
1510                         return -ENOMEM;
1511
1512                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1513                         dev_kfree_skb(re->skb);
1514                         re->skb = NULL;
1515                         return -ENOMEM;
1516                 }
1517         }
1518         return 0;
1519 }
1520
1521 /*
1522  * Setup receiver buffer pool.
1523  * Normal case this ends up creating one list element for skb
1524  * in the receive ring. Worst case if using large MTU and each
1525  * allocation falls on a different 64 bit region, that results
1526  * in 6 list elements per ring entry.
1527  * One element is used for checksum enable/disable, and one
1528  * extra to avoid wrap.
1529  */
1530 static void sky2_rx_start(struct sky2_port *sky2)
1531 {
1532         struct sky2_hw *hw = sky2->hw;
1533         struct rx_ring_info *re;
1534         unsigned rxq = rxqaddr[sky2->port];
1535         unsigned i, thresh;
1536
1537         sky2->rx_put = sky2->rx_next = 0;
1538         sky2_qset(hw, rxq);
1539
1540         /* On PCI express lowering the watermark gives better performance */
1541         if (pci_is_pcie(hw->pdev))
1542                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1543
1544         /* These chips have no ram buffer?
1545          * MAC Rx RAM Read is controlled by hardware */
1546         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1547             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1548                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1549
1550         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1551
1552         if (!(hw->flags & SKY2_HW_NEW_LE))
1553                 rx_set_checksum(sky2);
1554
1555         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1556                 rx_set_rss(sky2->netdev, sky2->netdev->features);
1557
1558         /* submit Rx ring */
1559         for (i = 0; i < sky2->rx_pending; i++) {
1560                 re = sky2->rx_ring + i;
1561                 sky2_rx_submit(sky2, re);
1562         }
1563
1564         /*
1565          * The receiver hangs if it receives frames larger than the
1566          * packet buffer. As a workaround, truncate oversize frames, but
1567          * the register is limited to 9 bits, so if you do frames > 2052
1568          * you better get the MTU right!
1569          */
1570         thresh = sky2_get_rx_threshold(sky2);
1571         if (thresh > 0x1ff)
1572                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1573         else {
1574                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1575                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1576         }
1577
1578         /* Tell chip about available buffers */
1579         sky2_rx_update(sky2, rxq);
1580
1581         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1582             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1583                 /*
1584                  * Disable flushing of non ASF packets;
1585                  * must be done after initializing the BMUs;
1586                  * drivers without ASF support should do this too, otherwise
1587                  * it may happen that they cannot run on ASF devices;
1588                  * remember that the MAC FIFO isn't reset during initialization.
1589                  */
1590                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1591         }
1592
1593         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1594                 /* Enable RX Home Address & Routing Header checksum fix */
1595                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1596                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1597
1598                 /* Enable TX Home Address & Routing Header checksum fix */
1599                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1600                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1601         }
1602 }
1603
1604 static int sky2_alloc_buffers(struct sky2_port *sky2)
1605 {
1606         struct sky2_hw *hw = sky2->hw;
1607
1608         /* must be power of 2 */
1609         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1610                                            sky2->tx_ring_size *
1611                                            sizeof(struct sky2_tx_le),
1612                                            &sky2->tx_le_map);
1613         if (!sky2->tx_le)
1614                 goto nomem;
1615
1616         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1617                                 GFP_KERNEL);
1618         if (!sky2->tx_ring)
1619                 goto nomem;
1620
1621         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1622                                            &sky2->rx_le_map);
1623         if (!sky2->rx_le)
1624                 goto nomem;
1625         memset(sky2->rx_le, 0, RX_LE_BYTES);
1626
1627         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1628                                 GFP_KERNEL);
1629         if (!sky2->rx_ring)
1630                 goto nomem;
1631
1632         return sky2_alloc_rx_skbs(sky2);
1633 nomem:
1634         return -ENOMEM;
1635 }
1636
1637 static void sky2_free_buffers(struct sky2_port *sky2)
1638 {
1639         struct sky2_hw *hw = sky2->hw;
1640
1641         sky2_rx_clean(sky2);
1642
1643         if (sky2->rx_le) {
1644                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1645                                     sky2->rx_le, sky2->rx_le_map);
1646                 sky2->rx_le = NULL;
1647         }
1648         if (sky2->tx_le) {
1649                 pci_free_consistent(hw->pdev,
1650                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1651                                     sky2->tx_le, sky2->tx_le_map);
1652                 sky2->tx_le = NULL;
1653         }
1654         kfree(sky2->tx_ring);
1655         kfree(sky2->rx_ring);
1656
1657         sky2->tx_ring = NULL;
1658         sky2->rx_ring = NULL;
1659 }
1660
1661 static void sky2_hw_up(struct sky2_port *sky2)
1662 {
1663         struct sky2_hw *hw = sky2->hw;
1664         unsigned port = sky2->port;
1665         u32 ramsize;
1666         int cap;
1667         struct net_device *otherdev = hw->dev[sky2->port^1];
1668
1669         tx_init(sky2);
1670
1671         /*
1672          * On dual port PCI-X card, there is an problem where status
1673          * can be received out of order due to split transactions
1674          */
1675         if (otherdev && netif_running(otherdev) &&
1676             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1677                 u16 cmd;
1678
1679                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1680                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1681                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1682         }
1683
1684         sky2_mac_init(hw, port);
1685
1686         /* Register is number of 4K blocks on internal RAM buffer. */
1687         ramsize = sky2_read8(hw, B2_E_0) * 4;
1688         if (ramsize > 0) {
1689                 u32 rxspace;
1690
1691                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1692                 if (ramsize < 16)
1693                         rxspace = ramsize / 2;
1694                 else
1695                         rxspace = 8 + (2*(ramsize - 16))/3;
1696
1697                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1698                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1699
1700                 /* Make sure SyncQ is disabled */
1701                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1702                             RB_RST_SET);
1703         }
1704
1705         sky2_qset(hw, txqaddr[port]);
1706
1707         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1708         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1709                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1710
1711         /* Set almost empty threshold */
1712         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1713             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1714                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1715
1716         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1717                            sky2->tx_ring_size - 1);
1718
1719         sky2_vlan_mode(sky2->netdev, sky2->netdev->features);
1720         netdev_update_features(sky2->netdev);
1721
1722         sky2_rx_start(sky2);
1723 }
1724
1725 /* Setup device IRQ and enable napi to process */
1726 static int sky2_setup_irq(struct sky2_hw *hw, const char *name)
1727 {
1728         struct pci_dev *pdev = hw->pdev;
1729         int err;
1730
1731         err = request_irq(pdev->irq, sky2_intr,
1732                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
1733                           name, hw);
1734         if (err)
1735                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
1736         else {
1737                 hw->flags |= SKY2_HW_IRQ_SETUP;
1738
1739                 napi_enable(&hw->napi);
1740                 sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
1741                 sky2_read32(hw, B0_IMSK);
1742         }
1743
1744         return err;
1745 }
1746
1747
1748 /* Bring up network interface. */
1749 static int sky2_open(struct net_device *dev)
1750 {
1751         struct sky2_port *sky2 = netdev_priv(dev);
1752         struct sky2_hw *hw = sky2->hw;
1753         unsigned port = sky2->port;
1754         u32 imask;
1755         int err;
1756
1757         netif_carrier_off(dev);
1758
1759         err = sky2_alloc_buffers(sky2);
1760         if (err)
1761                 goto err_out;
1762
1763         /* With single port, IRQ is setup when device is brought up */
1764         if (hw->ports == 1 && (err = sky2_setup_irq(hw, dev->name)))
1765                 goto err_out;
1766
1767         sky2_hw_up(sky2);
1768
1769         /* Enable interrupts from phy/mac for port */
1770         imask = sky2_read32(hw, B0_IMSK);
1771
1772         if (hw->chip_id == CHIP_ID_YUKON_OPT ||
1773             hw->chip_id == CHIP_ID_YUKON_PRM ||
1774             hw->chip_id == CHIP_ID_YUKON_OP_2)
1775                 imask |= Y2_IS_PHY_QLNK;        /* enable PHY Quick Link */
1776
1777         imask |= portirq_msk[port];
1778         sky2_write32(hw, B0_IMSK, imask);
1779         sky2_read32(hw, B0_IMSK);
1780
1781         netif_info(sky2, ifup, dev, "enabling interface\n");
1782
1783         return 0;
1784
1785 err_out:
1786         sky2_free_buffers(sky2);
1787         return err;
1788 }
1789
1790 /* Modular subtraction in ring */
1791 static inline int tx_inuse(const struct sky2_port *sky2)
1792 {
1793         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1794 }
1795
1796 /* Number of list elements available for next tx */
1797 static inline int tx_avail(const struct sky2_port *sky2)
1798 {
1799         return sky2->tx_pending - tx_inuse(sky2);
1800 }
1801
1802 /* Estimate of number of transmit list elements required */
1803 static unsigned tx_le_req(const struct sk_buff *skb)
1804 {
1805         unsigned count;
1806
1807         count = (skb_shinfo(skb)->nr_frags + 1)
1808                 * (sizeof(dma_addr_t) / sizeof(u32));
1809
1810         if (skb_is_gso(skb))
1811                 ++count;
1812         else if (sizeof(dma_addr_t) == sizeof(u32))
1813                 ++count;        /* possible vlan */
1814
1815         if (skb->ip_summed == CHECKSUM_PARTIAL)
1816                 ++count;
1817
1818         return count;
1819 }
1820
1821 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1822 {
1823         if (re->flags & TX_MAP_SINGLE)
1824                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1825                                  dma_unmap_len(re, maplen),
1826                                  PCI_DMA_TODEVICE);
1827         else if (re->flags & TX_MAP_PAGE)
1828                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1829                                dma_unmap_len(re, maplen),
1830                                PCI_DMA_TODEVICE);
1831         re->flags = 0;
1832 }
1833
1834 /*
1835  * Put one packet in ring for transmit.
1836  * A single packet can generate multiple list elements, and
1837  * the number of ring elements will probably be less than the number
1838  * of list elements used.
1839  */
1840 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1841                                    struct net_device *dev)
1842 {
1843         struct sky2_port *sky2 = netdev_priv(dev);
1844         struct sky2_hw *hw = sky2->hw;
1845         struct sky2_tx_le *le = NULL;
1846         struct tx_ring_info *re;
1847         unsigned i, len;
1848         dma_addr_t mapping;
1849         u32 upper;
1850         u16 slot;
1851         u16 mss;
1852         u8 ctrl;
1853
1854         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1855                 return NETDEV_TX_BUSY;
1856
1857         len = skb_headlen(skb);
1858         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1859
1860         if (pci_dma_mapping_error(hw->pdev, mapping))
1861                 goto mapping_error;
1862
1863         slot = sky2->tx_prod;
1864         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1865                      "tx queued, slot %u, len %d\n", slot, skb->len);
1866
1867         /* Send high bits if needed */
1868         upper = upper_32_bits(mapping);
1869         if (upper != sky2->tx_last_upper) {
1870                 le = get_tx_le(sky2, &slot);
1871                 le->addr = cpu_to_le32(upper);
1872                 sky2->tx_last_upper = upper;
1873                 le->opcode = OP_ADDR64 | HW_OWNER;
1874         }
1875
1876         /* Check for TCP Segmentation Offload */
1877         mss = skb_shinfo(skb)->gso_size;
1878         if (mss != 0) {
1879
1880                 if (!(hw->flags & SKY2_HW_NEW_LE))
1881                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1882
1883                 if (mss != sky2->tx_last_mss) {
1884                         le = get_tx_le(sky2, &slot);
1885                         le->addr = cpu_to_le32(mss);
1886
1887                         if (hw->flags & SKY2_HW_NEW_LE)
1888                                 le->opcode = OP_MSS | HW_OWNER;
1889                         else
1890                                 le->opcode = OP_LRGLEN | HW_OWNER;
1891                         sky2->tx_last_mss = mss;
1892                 }
1893         }
1894
1895         ctrl = 0;
1896
1897         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1898         if (vlan_tx_tag_present(skb)) {
1899                 if (!le) {
1900                         le = get_tx_le(sky2, &slot);
1901                         le->addr = 0;
1902                         le->opcode = OP_VLAN|HW_OWNER;
1903                 } else
1904                         le->opcode |= OP_VLAN;
1905                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1906                 ctrl |= INS_VLAN;
1907         }
1908
1909         /* Handle TCP checksum offload */
1910         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1911                 /* On Yukon EX (some versions) encoding change. */
1912                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1913                         ctrl |= CALSUM; /* auto checksum */
1914                 else {
1915                         const unsigned offset = skb_transport_offset(skb);
1916                         u32 tcpsum;
1917
1918                         tcpsum = offset << 16;                  /* sum start */
1919                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1920
1921                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1922                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1923                                 ctrl |= UDPTCP;
1924
1925                         if (tcpsum != sky2->tx_tcpsum) {
1926                                 sky2->tx_tcpsum = tcpsum;
1927
1928                                 le = get_tx_le(sky2, &slot);
1929                                 le->addr = cpu_to_le32(tcpsum);
1930                                 le->length = 0; /* initial checksum value */
1931                                 le->ctrl = 1;   /* one packet */
1932                                 le->opcode = OP_TCPLISW | HW_OWNER;
1933                         }
1934                 }
1935         }
1936
1937         re = sky2->tx_ring + slot;
1938         re->flags = TX_MAP_SINGLE;
1939         dma_unmap_addr_set(re, mapaddr, mapping);
1940         dma_unmap_len_set(re, maplen, len);
1941
1942         le = get_tx_le(sky2, &slot);
1943         le->addr = cpu_to_le32(lower_32_bits(mapping));
1944         le->length = cpu_to_le16(len);
1945         le->ctrl = ctrl;
1946         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1947
1948
1949         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1950                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1951
1952                 mapping = skb_frag_dma_map(&hw->pdev->dev, frag, 0,
1953                                            skb_frag_size(frag), DMA_TO_DEVICE);
1954
1955                 if (dma_mapping_error(&hw->pdev->dev, mapping))
1956                         goto mapping_unwind;
1957
1958                 upper = upper_32_bits(mapping);
1959                 if (upper != sky2->tx_last_upper) {
1960                         le = get_tx_le(sky2, &slot);
1961                         le->addr = cpu_to_le32(upper);
1962                         sky2->tx_last_upper = upper;
1963                         le->opcode = OP_ADDR64 | HW_OWNER;
1964                 }
1965
1966                 re = sky2->tx_ring + slot;
1967                 re->flags = TX_MAP_PAGE;
1968                 dma_unmap_addr_set(re, mapaddr, mapping);
1969                 dma_unmap_len_set(re, maplen, skb_frag_size(frag));
1970
1971                 le = get_tx_le(sky2, &slot);
1972                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1973                 le->length = cpu_to_le16(skb_frag_size(frag));
1974                 le->ctrl = ctrl;
1975                 le->opcode = OP_BUFFER | HW_OWNER;
1976         }
1977
1978         re->skb = skb;
1979         le->ctrl |= EOP;
1980
1981         sky2->tx_prod = slot;
1982
1983         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1984                 netif_stop_queue(dev);
1985
1986         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1987
1988         return NETDEV_TX_OK;
1989
1990 mapping_unwind:
1991         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1992                 re = sky2->tx_ring + i;
1993
1994                 sky2_tx_unmap(hw->pdev, re);
1995         }
1996
1997 mapping_error:
1998         if (net_ratelimit())
1999                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
2000         dev_kfree_skb(skb);
2001         return NETDEV_TX_OK;
2002 }
2003
2004 /*
2005  * Free ring elements from starting at tx_cons until "done"
2006  *
2007  * NB:
2008  *  1. The hardware will tell us about partial completion of multi-part
2009  *     buffers so make sure not to free skb to early.
2010  *  2. This may run in parallel start_xmit because the it only
2011  *     looks at the tail of the queue of FIFO (tx_cons), not
2012  *     the head (tx_prod)
2013  */
2014 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
2015 {
2016         struct net_device *dev = sky2->netdev;
2017         unsigned idx;
2018
2019         BUG_ON(done >= sky2->tx_ring_size);
2020
2021         for (idx = sky2->tx_cons; idx != done;
2022              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
2023                 struct tx_ring_info *re = sky2->tx_ring + idx;
2024                 struct sk_buff *skb = re->skb;
2025
2026                 sky2_tx_unmap(sky2->hw->pdev, re);
2027
2028                 if (skb) {
2029                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
2030                                      "tx done %u\n", idx);
2031
2032                         u64_stats_update_begin(&sky2->tx_stats.syncp);
2033                         ++sky2->tx_stats.packets;
2034                         sky2->tx_stats.bytes += skb->len;
2035                         u64_stats_update_end(&sky2->tx_stats.syncp);
2036
2037                         re->skb = NULL;
2038                         dev_kfree_skb_any(skb);
2039
2040                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
2041                 }
2042         }
2043
2044         sky2->tx_cons = idx;
2045         smp_mb();
2046 }
2047
2048 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
2049 {
2050         /* Disable Force Sync bit and Enable Alloc bit */
2051         sky2_write8(hw, SK_REG(port, TXA_CTRL),
2052                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2053
2054         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2055         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2056         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2057
2058         /* Reset the PCI FIFO of the async Tx queue */
2059         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
2060                      BMU_RST_SET | BMU_FIFO_RST);
2061
2062         /* Reset the Tx prefetch units */
2063         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
2064                      PREF_UNIT_RST_SET);
2065
2066         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2067         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2068
2069         sky2_read32(hw, B0_CTST);
2070 }
2071
2072 static void sky2_hw_down(struct sky2_port *sky2)
2073 {
2074         struct sky2_hw *hw = sky2->hw;
2075         unsigned port = sky2->port;
2076         u16 ctrl;
2077
2078         /* Force flow control off */
2079         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2080
2081         /* Stop transmitter */
2082         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
2083         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
2084
2085         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2086                      RB_RST_SET | RB_DIS_OP_MD);
2087
2088         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2089         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
2090         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2091
2092         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2093
2094         /* Workaround shared GMAC reset */
2095         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
2096               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
2097                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2098
2099         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2100
2101         /* Force any delayed status interrupt and NAPI */
2102         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
2103         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
2104         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
2105         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
2106
2107         sky2_rx_stop(sky2);
2108
2109         spin_lock_bh(&sky2->phy_lock);
2110         sky2_phy_power_down(hw, port);
2111         spin_unlock_bh(&sky2->phy_lock);
2112
2113         sky2_tx_reset(hw, port);
2114
2115         /* Free any pending frames stuck in HW queue */
2116         sky2_tx_complete(sky2, sky2->tx_prod);
2117 }
2118
2119 /* Network shutdown */
2120 static int sky2_close(struct net_device *dev)
2121 {
2122         struct sky2_port *sky2 = netdev_priv(dev);
2123         struct sky2_hw *hw = sky2->hw;
2124
2125         /* Never really got started! */
2126         if (!sky2->tx_le)
2127                 return 0;
2128
2129         netif_info(sky2, ifdown, dev, "disabling interface\n");
2130
2131         if (hw->ports == 1) {
2132                 sky2_write32(hw, B0_IMSK, 0);
2133                 sky2_read32(hw, B0_IMSK);
2134
2135                 napi_disable(&hw->napi);
2136                 free_irq(hw->pdev->irq, hw);
2137                 hw->flags &= ~SKY2_HW_IRQ_SETUP;
2138         } else {
2139                 u32 imask;
2140
2141                 /* Disable port IRQ */
2142                 imask  = sky2_read32(hw, B0_IMSK);
2143                 imask &= ~portirq_msk[sky2->port];
2144                 sky2_write32(hw, B0_IMSK, imask);
2145                 sky2_read32(hw, B0_IMSK);
2146
2147                 synchronize_irq(hw->pdev->irq);
2148                 napi_synchronize(&hw->napi);
2149         }
2150
2151         sky2_hw_down(sky2);
2152
2153         sky2_free_buffers(sky2);
2154
2155         return 0;
2156 }
2157
2158 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2159 {
2160         if (hw->flags & SKY2_HW_FIBRE_PHY)
2161                 return SPEED_1000;
2162
2163         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2164                 if (aux & PHY_M_PS_SPEED_100)
2165                         return SPEED_100;
2166                 else
2167                         return SPEED_10;
2168         }
2169
2170         switch (aux & PHY_M_PS_SPEED_MSK) {
2171         case PHY_M_PS_SPEED_1000:
2172                 return SPEED_1000;
2173         case PHY_M_PS_SPEED_100:
2174                 return SPEED_100;
2175         default:
2176                 return SPEED_10;
2177         }
2178 }
2179
2180 static void sky2_link_up(struct sky2_port *sky2)
2181 {
2182         struct sky2_hw *hw = sky2->hw;
2183         unsigned port = sky2->port;
2184         static const char *fc_name[] = {
2185                 [FC_NONE]       = "none",
2186                 [FC_TX]         = "tx",
2187                 [FC_RX]         = "rx",
2188                 [FC_BOTH]       = "both",
2189         };
2190
2191         sky2_set_ipg(sky2);
2192
2193         sky2_enable_rx_tx(sky2);
2194
2195         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2196
2197         netif_carrier_on(sky2->netdev);
2198
2199         mod_timer(&hw->watchdog_timer, jiffies + 1);
2200
2201         /* Turn on link LED */
2202         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2203                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2204
2205         netif_info(sky2, link, sky2->netdev,
2206                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2207                    sky2->speed,
2208                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2209                    fc_name[sky2->flow_status]);
2210 }
2211
2212 static void sky2_link_down(struct sky2_port *sky2)
2213 {
2214         struct sky2_hw *hw = sky2->hw;
2215         unsigned port = sky2->port;
2216         u16 reg;
2217
2218         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2219
2220         reg = gma_read16(hw, port, GM_GP_CTRL);
2221         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2222         gma_write16(hw, port, GM_GP_CTRL, reg);
2223
2224         netif_carrier_off(sky2->netdev);
2225
2226         /* Turn off link LED */
2227         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2228
2229         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2230
2231         sky2_phy_init(hw, port);
2232 }
2233
2234 static enum flow_control sky2_flow(int rx, int tx)
2235 {
2236         if (rx)
2237                 return tx ? FC_BOTH : FC_RX;
2238         else
2239                 return tx ? FC_TX : FC_NONE;
2240 }
2241
2242 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2243 {
2244         struct sky2_hw *hw = sky2->hw;
2245         unsigned port = sky2->port;
2246         u16 advert, lpa;
2247
2248         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2249         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2250         if (lpa & PHY_M_AN_RF) {
2251                 netdev_err(sky2->netdev, "remote fault\n");
2252                 return -1;
2253         }
2254
2255         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2256                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2257                 return -1;
2258         }
2259
2260         sky2->speed = sky2_phy_speed(hw, aux);
2261         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2262
2263         /* Since the pause result bits seem to in different positions on
2264          * different chips. look at registers.
2265          */
2266         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2267                 /* Shift for bits in fiber PHY */
2268                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2269                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2270
2271                 if (advert & ADVERTISE_1000XPAUSE)
2272                         advert |= ADVERTISE_PAUSE_CAP;
2273                 if (advert & ADVERTISE_1000XPSE_ASYM)
2274                         advert |= ADVERTISE_PAUSE_ASYM;
2275                 if (lpa & LPA_1000XPAUSE)
2276                         lpa |= LPA_PAUSE_CAP;
2277                 if (lpa & LPA_1000XPAUSE_ASYM)
2278                         lpa |= LPA_PAUSE_ASYM;
2279         }
2280
2281         sky2->flow_status = FC_NONE;
2282         if (advert & ADVERTISE_PAUSE_CAP) {
2283                 if (lpa & LPA_PAUSE_CAP)
2284                         sky2->flow_status = FC_BOTH;
2285                 else if (advert & ADVERTISE_PAUSE_ASYM)
2286                         sky2->flow_status = FC_RX;
2287         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2288                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2289                         sky2->flow_status = FC_TX;
2290         }
2291
2292         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2293             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2294                 sky2->flow_status = FC_NONE;
2295
2296         if (sky2->flow_status & FC_TX)
2297                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2298         else
2299                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2300
2301         return 0;
2302 }
2303
2304 /* Interrupt from PHY */
2305 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2306 {
2307         struct net_device *dev = hw->dev[port];
2308         struct sky2_port *sky2 = netdev_priv(dev);
2309         u16 istatus, phystat;
2310
2311         if (!netif_running(dev))
2312                 return;
2313
2314         spin_lock(&sky2->phy_lock);
2315         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2316         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2317
2318         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2319                    istatus, phystat);
2320
2321         if (istatus & PHY_M_IS_AN_COMPL) {
2322                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2323                     !netif_carrier_ok(dev))
2324                         sky2_link_up(sky2);
2325                 goto out;
2326         }
2327
2328         if (istatus & PHY_M_IS_LSP_CHANGE)
2329                 sky2->speed = sky2_phy_speed(hw, phystat);
2330
2331         if (istatus & PHY_M_IS_DUP_CHANGE)
2332                 sky2->duplex =
2333                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2334
2335         if (istatus & PHY_M_IS_LST_CHANGE) {
2336                 if (phystat & PHY_M_PS_LINK_UP)
2337                         sky2_link_up(sky2);
2338                 else
2339                         sky2_link_down(sky2);
2340         }
2341 out:
2342         spin_unlock(&sky2->phy_lock);
2343 }
2344
2345 /* Special quick link interrupt (Yukon-2 Optima only) */
2346 static void sky2_qlink_intr(struct sky2_hw *hw)
2347 {
2348         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2349         u32 imask;
2350         u16 phy;
2351
2352         /* disable irq */
2353         imask = sky2_read32(hw, B0_IMSK);
2354         imask &= ~Y2_IS_PHY_QLNK;
2355         sky2_write32(hw, B0_IMSK, imask);
2356
2357         /* reset PHY Link Detect */
2358         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2359         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2360         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2361         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2362
2363         sky2_link_up(sky2);
2364 }
2365
2366 /* Transmit timeout is only called if we are running, carrier is up
2367  * and tx queue is full (stopped).
2368  */
2369 static void sky2_tx_timeout(struct net_device *dev)
2370 {
2371         struct sky2_port *sky2 = netdev_priv(dev);
2372         struct sky2_hw *hw = sky2->hw;
2373
2374         netif_err(sky2, timer, dev, "tx timeout\n");
2375
2376         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2377                       sky2->tx_cons, sky2->tx_prod,
2378                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2379                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2380
2381         /* can't restart safely under softirq */
2382         schedule_work(&hw->restart_work);
2383 }
2384
2385 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2386 {
2387         struct sky2_port *sky2 = netdev_priv(dev);
2388         struct sky2_hw *hw = sky2->hw;
2389         unsigned port = sky2->port;
2390         int err;
2391         u16 ctl, mode;
2392         u32 imask;
2393
2394         /* MTU size outside the spec */
2395         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2396                 return -EINVAL;
2397
2398         /* MTU > 1500 on yukon FE and FE+ not allowed */
2399         if (new_mtu > ETH_DATA_LEN &&
2400             (hw->chip_id == CHIP_ID_YUKON_FE ||
2401              hw->chip_id == CHIP_ID_YUKON_FE_P))
2402                 return -EINVAL;
2403
2404         if (!netif_running(dev)) {
2405                 dev->mtu = new_mtu;
2406                 netdev_update_features(dev);
2407                 return 0;
2408         }
2409
2410         imask = sky2_read32(hw, B0_IMSK);
2411         sky2_write32(hw, B0_IMSK, 0);
2412
2413         dev->trans_start = jiffies;     /* prevent tx timeout */
2414         napi_disable(&hw->napi);
2415         netif_tx_disable(dev);
2416
2417         synchronize_irq(hw->pdev->irq);
2418
2419         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2420                 sky2_set_tx_stfwd(hw, port);
2421
2422         ctl = gma_read16(hw, port, GM_GP_CTRL);
2423         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2424         sky2_rx_stop(sky2);
2425         sky2_rx_clean(sky2);
2426
2427         dev->mtu = new_mtu;
2428         netdev_update_features(dev);
2429
2430         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) | GM_SMOD_VLAN_ENA;
2431         if (sky2->speed > SPEED_100)
2432                 mode |= IPG_DATA_VAL(IPG_DATA_DEF_1000);
2433         else
2434                 mode |= IPG_DATA_VAL(IPG_DATA_DEF_10_100);
2435
2436         if (dev->mtu > ETH_DATA_LEN)
2437                 mode |= GM_SMOD_JUMBO_ENA;
2438
2439         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2440
2441         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2442
2443         err = sky2_alloc_rx_skbs(sky2);
2444         if (!err)
2445                 sky2_rx_start(sky2);
2446         else
2447                 sky2_rx_clean(sky2);
2448         sky2_write32(hw, B0_IMSK, imask);
2449
2450         sky2_read32(hw, B0_Y2_SP_LISR);
2451         napi_enable(&hw->napi);
2452
2453         if (err)
2454                 dev_close(dev);
2455         else {
2456                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2457
2458                 netif_wake_queue(dev);
2459         }
2460
2461         return err;
2462 }
2463
2464 /* For small just reuse existing skb for next receive */
2465 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2466                                     const struct rx_ring_info *re,
2467                                     unsigned length)
2468 {
2469         struct sk_buff *skb;
2470
2471         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2472         if (likely(skb)) {
2473                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2474                                             length, PCI_DMA_FROMDEVICE);
2475                 skb_copy_from_linear_data(re->skb, skb->data, length);
2476                 skb->ip_summed = re->skb->ip_summed;
2477                 skb->csum = re->skb->csum;
2478                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2479                                                length, PCI_DMA_FROMDEVICE);
2480                 re->skb->ip_summed = CHECKSUM_NONE;
2481                 skb_put(skb, length);
2482         }
2483         return skb;
2484 }
2485
2486 /* Adjust length of skb with fragments to match received data */
2487 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2488                           unsigned int length)
2489 {
2490         int i, num_frags;
2491         unsigned int size;
2492
2493         /* put header into skb */
2494         size = min(length, hdr_space);
2495         skb->tail += size;
2496         skb->len += size;
2497         length -= size;
2498
2499         num_frags = skb_shinfo(skb)->nr_frags;
2500         for (i = 0; i < num_frags; i++) {
2501                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2502
2503                 if (length == 0) {
2504                         /* don't need this page */
2505                         __skb_frag_unref(frag);
2506                         --skb_shinfo(skb)->nr_frags;
2507                 } else {
2508                         size = min(length, (unsigned) PAGE_SIZE);
2509
2510                         skb_frag_size_set(frag, size);
2511                         skb->data_len += size;
2512                         skb->truesize += PAGE_SIZE;
2513                         skb->len += size;
2514                         length -= size;
2515                 }
2516         }
2517 }
2518
2519 /* Normal packet - take skb from ring element and put in a new one  */
2520 static struct sk_buff *receive_new(struct sky2_port *sky2,
2521                                    struct rx_ring_info *re,
2522                                    unsigned int length)
2523 {
2524         struct sk_buff *skb;
2525         struct rx_ring_info nre;
2526         unsigned hdr_space = sky2->rx_data_size;
2527
2528         nre.skb = sky2_rx_alloc(sky2, GFP_ATOMIC);
2529         if (unlikely(!nre.skb))
2530                 goto nobuf;
2531
2532         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2533                 goto nomap;
2534
2535         skb = re->skb;
2536         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2537         prefetch(skb->data);
2538         *re = nre;
2539
2540         if (skb_shinfo(skb)->nr_frags)
2541                 skb_put_frags(skb, hdr_space, length);
2542         else
2543                 skb_put(skb, length);
2544         return skb;
2545
2546 nomap:
2547         dev_kfree_skb(nre.skb);
2548 nobuf:
2549         return NULL;
2550 }
2551
2552 /*
2553  * Receive one packet.
2554  * For larger packets, get new buffer.
2555  */
2556 static struct sk_buff *sky2_receive(struct net_device *dev,
2557                                     u16 length, u32 status)
2558 {
2559         struct sky2_port *sky2 = netdev_priv(dev);
2560         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2561         struct sk_buff *skb = NULL;
2562         u16 count = (status & GMR_FS_LEN) >> 16;
2563
2564         if (status & GMR_FS_VLAN)
2565                 count -= VLAN_HLEN;     /* Account for vlan tag */
2566
2567         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2568                      "rx slot %u status 0x%x len %d\n",
2569                      sky2->rx_next, status, length);
2570
2571         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2572         prefetch(sky2->rx_ring + sky2->rx_next);
2573
2574         /* This chip has hardware problems that generates bogus status.
2575          * So do only marginal checking and expect higher level protocols
2576          * to handle crap frames.
2577          */
2578         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2579             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2580             length != count)
2581                 goto okay;
2582
2583         if (status & GMR_FS_ANY_ERR)
2584                 goto error;
2585
2586         if (!(status & GMR_FS_RX_OK))
2587                 goto resubmit;
2588
2589         /* if length reported by DMA does not match PHY, packet was truncated */
2590         if (length != count)
2591                 goto error;
2592
2593 okay:
2594         if (length < copybreak)
2595                 skb = receive_copy(sky2, re, length);
2596         else
2597                 skb = receive_new(sky2, re, length);
2598
2599         dev->stats.rx_dropped += (skb == NULL);
2600
2601 resubmit:
2602         sky2_rx_submit(sky2, re);
2603
2604         return skb;
2605
2606 error:
2607         ++dev->stats.rx_errors;
2608
2609         if (net_ratelimit())
2610                 netif_info(sky2, rx_err, dev,
2611                            "rx error, status 0x%x length %d\n", status, length);
2612
2613         goto resubmit;
2614 }
2615
2616 /* Transmit complete */
2617 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2618 {
2619         struct sky2_port *sky2 = netdev_priv(dev);
2620
2621         if (netif_running(dev)) {
2622                 sky2_tx_complete(sky2, last);
2623
2624                 /* Wake unless it's detached, and called e.g. from sky2_close() */
2625                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2626                         netif_wake_queue(dev);
2627         }
2628 }
2629
2630 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2631                                u32 status, struct sk_buff *skb)
2632 {
2633         if (status & GMR_FS_VLAN)
2634                 __vlan_hwaccel_put_tag(skb, be16_to_cpu(sky2->rx_tag));
2635
2636         if (skb->ip_summed == CHECKSUM_NONE)
2637                 netif_receive_skb(skb);
2638         else
2639                 napi_gro_receive(&sky2->hw->napi, skb);
2640 }
2641
2642 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2643                                 unsigned packets, unsigned bytes)
2644 {
2645         struct net_device *dev = hw->dev[port];
2646         struct sky2_port *sky2 = netdev_priv(dev);
2647
2648         if (packets == 0)
2649                 return;
2650
2651         u64_stats_update_begin(&sky2->rx_stats.syncp);
2652         sky2->rx_stats.packets += packets;
2653         sky2->rx_stats.bytes += bytes;
2654         u64_stats_update_end(&sky2->rx_stats.syncp);
2655
2656         dev->last_rx = jiffies;
2657         sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2658 }
2659
2660 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2661 {
2662         /* If this happens then driver assuming wrong format for chip type */
2663         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2664
2665         /* Both checksum counters are programmed to start at
2666          * the same offset, so unless there is a problem they
2667          * should match. This failure is an early indication that
2668          * hardware receive checksumming won't work.
2669          */
2670         if (likely((u16)(status >> 16) == (u16)status)) {
2671                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2672                 skb->ip_summed = CHECKSUM_COMPLETE;
2673                 skb->csum = le16_to_cpu(status);
2674         } else {
2675                 dev_notice(&sky2->hw->pdev->dev,
2676                            "%s: receive checksum problem (status = %#x)\n",
2677                            sky2->netdev->name, status);
2678
2679                 /* Disable checksum offload
2680                  * It will be reenabled on next ndo_set_features, but if it's
2681                  * really broken, will get disabled again
2682                  */
2683                 sky2->netdev->features &= ~NETIF_F_RXCSUM;
2684                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2685                              BMU_DIS_RX_CHKSUM);
2686         }
2687 }
2688
2689 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2690 {
2691         struct sk_buff *skb;
2692
2693         skb = sky2->rx_ring[sky2->rx_next].skb;
2694         skb->rxhash = le32_to_cpu(status);
2695 }
2696
2697 /* Process status response ring */
2698 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2699 {
2700         int work_done = 0;
2701         unsigned int total_bytes[2] = { 0 };
2702         unsigned int total_packets[2] = { 0 };
2703
2704         rmb();
2705         do {
2706                 struct sky2_port *sky2;
2707                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2708                 unsigned port;
2709                 struct net_device *dev;
2710                 struct sk_buff *skb;
2711                 u32 status;
2712                 u16 length;
2713                 u8 opcode = le->opcode;
2714
2715                 if (!(opcode & HW_OWNER))
2716                         break;
2717
2718                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2719
2720                 port = le->css & CSS_LINK_BIT;
2721                 dev = hw->dev[port];
2722                 sky2 = netdev_priv(dev);
2723                 length = le16_to_cpu(le->length);
2724                 status = le32_to_cpu(le->status);
2725
2726                 le->opcode = 0;
2727                 switch (opcode & ~HW_OWNER) {
2728                 case OP_RXSTAT:
2729                         total_packets[port]++;
2730                         total_bytes[port] += length;
2731
2732                         skb = sky2_receive(dev, length, status);
2733                         if (!skb)
2734                                 break;
2735
2736                         /* This chip reports checksum status differently */
2737                         if (hw->flags & SKY2_HW_NEW_LE) {
2738                                 if ((dev->features & NETIF_F_RXCSUM) &&
2739                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2740                                     (le->css & CSS_TCPUDPCSOK))
2741                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2742                                 else
2743                                         skb->ip_summed = CHECKSUM_NONE;
2744                         }
2745
2746                         skb->protocol = eth_type_trans(skb, dev);
2747
2748                         sky2_skb_rx(sky2, status, skb);
2749
2750                         /* Stop after net poll weight */
2751                         if (++work_done >= to_do)
2752                                 goto exit_loop;
2753                         break;
2754
2755                 case OP_RXVLAN:
2756                         sky2->rx_tag = length;
2757                         break;
2758
2759                 case OP_RXCHKSVLAN:
2760                         sky2->rx_tag = length;
2761                         /* fall through */
2762                 case OP_RXCHKS:
2763                         if (likely(dev->features & NETIF_F_RXCSUM))
2764                                 sky2_rx_checksum(sky2, status);
2765                         break;
2766
2767                 case OP_RSS_HASH:
2768                         sky2_rx_hash(sky2, status);
2769                         break;
2770
2771                 case OP_TXINDEXLE:
2772                         /* TX index reports status for both ports */
2773                         sky2_tx_done(hw->dev[0], status & 0xfff);
2774                         if (hw->dev[1])
2775                                 sky2_tx_done(hw->dev[1],
2776                                      ((status >> 24) & 0xff)
2777                                              | (u16)(length & 0xf) << 8);
2778                         break;
2779
2780                 default:
2781                         if (net_ratelimit())
2782                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2783                 }
2784         } while (hw->st_idx != idx);
2785
2786         /* Fully processed status ring so clear irq */
2787         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2788
2789 exit_loop:
2790         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2791         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2792
2793         return work_done;
2794 }
2795
2796 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2797 {
2798         struct net_device *dev = hw->dev[port];
2799
2800         if (net_ratelimit())
2801                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2802
2803         if (status & Y2_IS_PAR_RD1) {
2804                 if (net_ratelimit())
2805                         netdev_err(dev, "ram data read parity error\n");
2806                 /* Clear IRQ */
2807                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2808         }
2809
2810         if (status & Y2_IS_PAR_WR1) {
2811                 if (net_ratelimit())
2812                         netdev_err(dev, "ram data write parity error\n");
2813
2814                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2815         }
2816
2817         if (status & Y2_IS_PAR_MAC1) {
2818                 if (net_ratelimit())
2819                         netdev_err(dev, "MAC parity error\n");
2820                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2821         }
2822
2823         if (status & Y2_IS_PAR_RX1) {
2824                 if (net_ratelimit())
2825                         netdev_err(dev, "RX parity error\n");
2826                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2827         }
2828
2829         if (status & Y2_IS_TCP_TXA1) {
2830                 if (net_ratelimit())
2831                         netdev_err(dev, "TCP segmentation error\n");
2832                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2833         }
2834 }
2835
2836 static void sky2_hw_intr(struct sky2_hw *hw)
2837 {
2838         struct pci_dev *pdev = hw->pdev;
2839         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2840         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2841
2842         status &= hwmsk;
2843
2844         if (status & Y2_IS_TIST_OV)
2845                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2846
2847         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2848                 u16 pci_err;
2849
2850                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2851                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2852                 if (net_ratelimit())
2853                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2854                                 pci_err);
2855
2856                 sky2_pci_write16(hw, PCI_STATUS,
2857                                       pci_err | PCI_STATUS_ERROR_BITS);
2858                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2859         }
2860
2861         if (status & Y2_IS_PCI_EXP) {
2862                 /* PCI-Express uncorrectable Error occurred */
2863                 u32 err;
2864
2865                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2866                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2867                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2868                              0xfffffffful);
2869                 if (net_ratelimit())
2870                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2871
2872                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2873                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2874         }
2875
2876         if (status & Y2_HWE_L1_MASK)
2877                 sky2_hw_error(hw, 0, status);
2878         status >>= 8;
2879         if (status & Y2_HWE_L1_MASK)
2880                 sky2_hw_error(hw, 1, status);
2881 }
2882
2883 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2884 {
2885         struct net_device *dev = hw->dev[port];
2886         struct sky2_port *sky2 = netdev_priv(dev);
2887         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2888
2889         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2890
2891         if (status & GM_IS_RX_CO_OV)
2892                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2893
2894         if (status & GM_IS_TX_CO_OV)
2895                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2896
2897         if (status & GM_IS_RX_FF_OR) {
2898                 ++dev->stats.rx_fifo_errors;
2899                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2900         }
2901
2902         if (status & GM_IS_TX_FF_UR) {
2903                 ++dev->stats.tx_fifo_errors;
2904                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2905         }
2906 }
2907
2908 /* This should never happen it is a bug. */
2909 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2910 {
2911         struct net_device *dev = hw->dev[port];
2912         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2913
2914         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2915                 dev->name, (unsigned) q, (unsigned) idx,
2916                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2917
2918         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2919 }
2920
2921 static int sky2_rx_hung(struct net_device *dev)
2922 {
2923         struct sky2_port *sky2 = netdev_priv(dev);
2924         struct sky2_hw *hw = sky2->hw;
2925         unsigned port = sky2->port;
2926         unsigned rxq = rxqaddr[port];
2927         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2928         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2929         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2930         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2931
2932         /* If idle and MAC or PCI is stuck */
2933         if (sky2->check.last == dev->last_rx &&
2934             ((mac_rp == sky2->check.mac_rp &&
2935               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2936              /* Check if the PCI RX hang */
2937              (fifo_rp == sky2->check.fifo_rp &&
2938               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2939                 netdev_printk(KERN_DEBUG, dev,
2940                               "hung mac %d:%d fifo %d (%d:%d)\n",
2941                               mac_lev, mac_rp, fifo_lev,
2942                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2943                 return 1;
2944         } else {
2945                 sky2->check.last = dev->last_rx;
2946                 sky2->check.mac_rp = mac_rp;
2947                 sky2->check.mac_lev = mac_lev;
2948                 sky2->check.fifo_rp = fifo_rp;
2949                 sky2->check.fifo_lev = fifo_lev;
2950                 return 0;
2951         }
2952 }
2953
2954 static void sky2_watchdog(unsigned long arg)
2955 {
2956         struct sky2_hw *hw = (struct sky2_hw *) arg;
2957
2958         /* Check for lost IRQ once a second */
2959         if (sky2_read32(hw, B0_ISRC)) {
2960                 napi_schedule(&hw->napi);
2961         } else {
2962                 int i, active = 0;
2963
2964                 for (i = 0; i < hw->ports; i++) {
2965                         struct net_device *dev = hw->dev[i];
2966                         if (!netif_running(dev))
2967                                 continue;
2968                         ++active;
2969
2970                         /* For chips with Rx FIFO, check if stuck */
2971                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2972                              sky2_rx_hung(dev)) {
2973                                 netdev_info(dev, "receiver hang detected\n");
2974                                 schedule_work(&hw->restart_work);
2975                                 return;
2976                         }
2977                 }
2978
2979                 if (active == 0)
2980                         return;
2981         }
2982
2983         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2984 }
2985
2986 /* Hardware/software error handling */
2987 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2988 {
2989         if (net_ratelimit())
2990                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2991
2992         if (status & Y2_IS_HW_ERR)
2993                 sky2_hw_intr(hw);
2994
2995         if (status & Y2_IS_IRQ_MAC1)
2996                 sky2_mac_intr(hw, 0);
2997
2998         if (status & Y2_IS_IRQ_MAC2)
2999                 sky2_mac_intr(hw, 1);
3000
3001         if (status & Y2_IS_CHK_RX1)
3002                 sky2_le_error(hw, 0, Q_R1);
3003
3004         if (status & Y2_IS_CHK_RX2)
3005                 sky2_le_error(hw, 1, Q_R2);
3006
3007         if (status & Y2_IS_CHK_TXA1)
3008                 sky2_le_error(hw, 0, Q_XA1);
3009
3010         if (status & Y2_IS_CHK_TXA2)
3011                 sky2_le_error(hw, 1, Q_XA2);
3012 }
3013
3014 static int sky2_poll(struct napi_struct *napi, int work_limit)
3015 {
3016         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
3017         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
3018         int work_done = 0;
3019         u16 idx;
3020
3021         if (unlikely(status & Y2_IS_ERROR))
3022                 sky2_err_intr(hw, status);
3023
3024         if (status & Y2_IS_IRQ_PHY1)
3025                 sky2_phy_intr(hw, 0);
3026
3027         if (status & Y2_IS_IRQ_PHY2)
3028                 sky2_phy_intr(hw, 1);
3029
3030         if (status & Y2_IS_PHY_QLNK)
3031                 sky2_qlink_intr(hw);
3032
3033         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
3034                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
3035
3036                 if (work_done >= work_limit)
3037                         goto done;
3038         }
3039
3040         napi_complete(napi);
3041         sky2_read32(hw, B0_Y2_SP_LISR);
3042 done:
3043
3044         return work_done;
3045 }
3046
3047 static irqreturn_t sky2_intr(int irq, void *dev_id)
3048 {
3049         struct sky2_hw *hw = dev_id;
3050         u32 status;
3051
3052         /* Reading this mask interrupts as side effect */
3053         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3054         if (status == 0 || status == ~0)
3055                 return IRQ_NONE;
3056
3057         prefetch(&hw->st_le[hw->st_idx]);
3058
3059         napi_schedule(&hw->napi);
3060
3061         return IRQ_HANDLED;
3062 }
3063
3064 #ifdef CONFIG_NET_POLL_CONTROLLER
3065 static void sky2_netpoll(struct net_device *dev)
3066 {
3067         struct sky2_port *sky2 = netdev_priv(dev);
3068
3069         napi_schedule(&sky2->hw->napi);
3070 }
3071 #endif
3072
3073 /* Chip internal frequency for clock calculations */
3074 static u32 sky2_mhz(const struct sky2_hw *hw)
3075 {
3076         switch (hw->chip_id) {
3077         case CHIP_ID_YUKON_EC:
3078         case CHIP_ID_YUKON_EC_U:
3079         case CHIP_ID_YUKON_EX:
3080         case CHIP_ID_YUKON_SUPR:
3081         case CHIP_ID_YUKON_UL_2:
3082         case CHIP_ID_YUKON_OPT:
3083         case CHIP_ID_YUKON_PRM:
3084         case CHIP_ID_YUKON_OP_2:
3085                 return 125;
3086
3087         case CHIP_ID_YUKON_FE:
3088                 return 100;
3089
3090         case CHIP_ID_YUKON_FE_P:
3091                 return 50;
3092
3093         case CHIP_ID_YUKON_XL:
3094                 return 156;
3095
3096         default:
3097                 BUG();
3098         }
3099 }
3100
3101 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
3102 {
3103         return sky2_mhz(hw) * us;
3104 }
3105
3106 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
3107 {
3108         return clk / sky2_mhz(hw);
3109 }
3110
3111
3112 static int __devinit sky2_init(struct sky2_hw *hw)
3113 {
3114         u8 t8;
3115
3116         /* Enable all clocks and check for bad PCI access */
3117         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
3118
3119         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3120
3121         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
3122         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
3123
3124         switch (hw->chip_id) {
3125         case CHIP_ID_YUKON_XL:
3126                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
3127                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
3128                         hw->flags |= SKY2_HW_RSS_BROKEN;
3129                 break;
3130
3131         case CHIP_ID_YUKON_EC_U:
3132                 hw->flags = SKY2_HW_GIGABIT
3133                         | SKY2_HW_NEWER_PHY
3134                         | SKY2_HW_ADV_POWER_CTL;
3135                 break;
3136
3137         case CHIP_ID_YUKON_EX:
3138                 hw->flags = SKY2_HW_GIGABIT
3139                         | SKY2_HW_NEWER_PHY
3140                         | SKY2_HW_NEW_LE
3141                         | SKY2_HW_ADV_POWER_CTL
3142                         | SKY2_HW_RSS_CHKSUM;
3143
3144                 /* New transmit checksum */
3145                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3146                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3147                 break;
3148
3149         case CHIP_ID_YUKON_EC:
3150                 /* This rev is really old, and requires untested workarounds */
3151                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3152                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3153                         return -EOPNOTSUPP;
3154                 }
3155                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3156                 break;
3157
3158         case CHIP_ID_YUKON_FE:
3159                 hw->flags = SKY2_HW_RSS_BROKEN;
3160                 break;
3161
3162         case CHIP_ID_YUKON_FE_P:
3163                 hw->flags = SKY2_HW_NEWER_PHY
3164                         | SKY2_HW_NEW_LE
3165                         | SKY2_HW_AUTO_TX_SUM
3166                         | SKY2_HW_ADV_POWER_CTL;
3167
3168                 /* The workaround for status conflicts VLAN tag detection. */
3169                 if (hw->chip_rev == CHIP_REV_YU_FE2_A0)
3170                         hw->flags |= SKY2_HW_VLAN_BROKEN | SKY2_HW_RSS_CHKSUM;
3171                 break;
3172
3173         case CHIP_ID_YUKON_SUPR:
3174                 hw->flags = SKY2_HW_GIGABIT
3175                         | SKY2_HW_NEWER_PHY
3176                         | SKY2_HW_NEW_LE
3177                         | SKY2_HW_AUTO_TX_SUM
3178                         | SKY2_HW_ADV_POWER_CTL;
3179
3180                 if (hw->chip_rev == CHIP_REV_YU_SU_A0)
3181                         hw->flags |= SKY2_HW_RSS_CHKSUM;
3182                 break;
3183
3184         case CHIP_ID_YUKON_UL_2:
3185                 hw->flags = SKY2_HW_GIGABIT
3186                         | SKY2_HW_ADV_POWER_CTL;
3187                 break;
3188
3189         case CHIP_ID_YUKON_OPT:
3190         case CHIP_ID_YUKON_PRM:
3191         case CHIP_ID_YUKON_OP_2:
3192                 hw->flags = SKY2_HW_GIGABIT
3193                         | SKY2_HW_NEW_LE
3194                         | SKY2_HW_ADV_POWER_CTL;
3195                 break;
3196
3197         default:
3198                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3199                         hw->chip_id);
3200                 return -EOPNOTSUPP;
3201         }
3202
3203         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3204         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3205                 hw->flags |= SKY2_HW_FIBRE_PHY;
3206
3207         hw->ports = 1;
3208         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3209         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3210                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3211                         ++hw->ports;
3212         }
3213
3214         if (sky2_read8(hw, B2_E_0))
3215                 hw->flags |= SKY2_HW_RAM_BUFFER;
3216
3217         return 0;
3218 }
3219
3220 static void sky2_reset(struct sky2_hw *hw)
3221 {
3222         struct pci_dev *pdev = hw->pdev;
3223         u16 status;
3224         int i;
3225         u32 hwe_mask = Y2_HWE_ALL_MASK;
3226
3227         /* disable ASF */
3228         if (hw->chip_id == CHIP_ID_YUKON_EX
3229             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3230                 sky2_write32(hw, CPU_WDOG, 0);
3231                 status = sky2_read16(hw, HCU_CCSR);
3232                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3233                             HCU_CCSR_UC_STATE_MSK);
3234                 /*
3235                  * CPU clock divider shouldn't be used because
3236                  * - ASF firmware may malfunction
3237                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3238                  */
3239                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3240                 sky2_write16(hw, HCU_CCSR, status);
3241                 sky2_write32(hw, CPU_WDOG, 0);
3242         } else
3243                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3244         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3245
3246         /* do a SW reset */
3247         sky2_write8(hw, B0_CTST, CS_RST_SET);
3248         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3249
3250         /* allow writes to PCI config */
3251         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3252
3253         /* clear PCI errors, if any */
3254         status = sky2_pci_read16(hw, PCI_STATUS);
3255         status |= PCI_STATUS_ERROR_BITS;
3256         sky2_pci_write16(hw, PCI_STATUS, status);
3257
3258         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3259
3260         if (pci_is_pcie(pdev)) {
3261                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3262                              0xfffffffful);
3263
3264                 /* If error bit is stuck on ignore it */
3265                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3266                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3267                 else
3268                         hwe_mask |= Y2_IS_PCI_EXP;
3269         }
3270
3271         sky2_power_on(hw);
3272         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3273
3274         for (i = 0; i < hw->ports; i++) {
3275                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3276                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3277
3278                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3279                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3280                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3281                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3282                                      | GMC_BYP_RETR_ON);
3283
3284         }
3285
3286         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3287                 /* enable MACSec clock gating */
3288                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3289         }
3290
3291         if (hw->chip_id == CHIP_ID_YUKON_OPT ||
3292             hw->chip_id == CHIP_ID_YUKON_PRM ||
3293             hw->chip_id == CHIP_ID_YUKON_OP_2) {
3294                 u16 reg;
3295
3296                 if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
3297                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3298                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3299
3300                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3301                         reg = 10;
3302
3303                         /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3304                         sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3305                 } else {
3306                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3307                         reg = 3;
3308                 }
3309
3310                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3311                 reg |= PSM_CONFIG_REG4_RST_PHY_LINK_DETECT;
3312
3313                 /* reset PHY Link Detect */
3314                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3315                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3316
3317                 /* check if PSMv2 was running before */
3318                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3319                 if (reg & PCI_EXP_LNKCTL_ASPMC)
3320                         /* restore the PCIe Link Control register */
3321                         sky2_pci_write16(hw, pdev->pcie_cap + PCI_EXP_LNKCTL,
3322                                          reg);
3323
3324                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3325
3326                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3327                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3328         }
3329
3330         /* Clear I2C IRQ noise */
3331         sky2_write32(hw, B2_I2C_IRQ, 1);
3332
3333         /* turn off hardware timer (unused) */
3334         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3335         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3336
3337         /* Turn off descriptor polling */
3338         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3339
3340         /* Turn off receive timestamp */
3341         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3342         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3343
3344         /* enable the Tx Arbiters */
3345         for (i = 0; i < hw->ports; i++)
3346                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3347
3348         /* Initialize ram interface */
3349         for (i = 0; i < hw->ports; i++) {
3350                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3351
3352                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3353                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3354                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3355                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3356                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3357                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3358                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3359                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3360                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3361                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3362                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3363                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3364         }
3365
3366         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3367
3368         for (i = 0; i < hw->ports; i++)
3369                 sky2_gmac_reset(hw, i);
3370
3371         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3372         hw->st_idx = 0;
3373
3374         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3375         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3376
3377         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3378         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3379
3380         /* Set the list last index */
3381         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3382
3383         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3384         sky2_write8(hw, STAT_FIFO_WM, 16);
3385
3386         /* set Status-FIFO ISR watermark */
3387         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3388                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3389         else
3390                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3391
3392         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3393         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3394         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3395
3396         /* enable status unit */
3397         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3398
3399         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3400         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3401         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3402 }
3403
3404 /* Take device down (offline).
3405  * Equivalent to doing dev_stop() but this does not
3406  * inform upper layers of the transition.
3407  */
3408 static void sky2_detach(struct net_device *dev)
3409 {
3410         if (netif_running(dev)) {
3411                 netif_tx_lock(dev);
3412                 netif_device_detach(dev);       /* stop txq */
3413                 netif_tx_unlock(dev);
3414                 sky2_close(dev);
3415         }
3416 }
3417
3418 /* Bring device back after doing sky2_detach */
3419 static int sky2_reattach(struct net_device *dev)
3420 {
3421         int err = 0;
3422
3423         if (netif_running(dev)) {
3424                 err = sky2_open(dev);
3425                 if (err) {
3426                         netdev_info(dev, "could not restart %d\n", err);
3427                         dev_close(dev);
3428                 } else {
3429                         netif_device_attach(dev);
3430                         sky2_set_multicast(dev);
3431                 }
3432         }
3433
3434         return err;
3435 }
3436
3437 static void sky2_all_down(struct sky2_hw *hw)
3438 {
3439         int i;
3440
3441         if (hw->flags & SKY2_HW_IRQ_SETUP) {
3442                 sky2_read32(hw, B0_IMSK);
3443                 sky2_write32(hw, B0_IMSK, 0);
3444
3445                 synchronize_irq(hw->pdev->irq);
3446                 napi_disable(&hw->napi);
3447         }
3448
3449         for (i = 0; i < hw->ports; i++) {
3450                 struct net_device *dev = hw->dev[i];
3451                 struct sky2_port *sky2 = netdev_priv(dev);
3452
3453                 if (!netif_running(dev))
3454                         continue;
3455
3456                 netif_carrier_off(dev);
3457                 netif_tx_disable(dev);
3458                 sky2_hw_down(sky2);
3459         }
3460 }
3461
3462 static void sky2_all_up(struct sky2_hw *hw)
3463 {
3464         u32 imask = Y2_IS_BASE;
3465         int i;
3466
3467         for (i = 0; i < hw->ports; i++) {
3468                 struct net_device *dev = hw->dev[i];
3469                 struct sky2_port *sky2 = netdev_priv(dev);
3470
3471                 if (!netif_running(dev))
3472                         continue;
3473
3474                 sky2_hw_up(sky2);
3475                 sky2_set_multicast(dev);
3476                 imask |= portirq_msk[i];
3477                 netif_wake_queue(dev);
3478         }
3479
3480         if (hw->flags & SKY2_HW_IRQ_SETUP) {
3481                 sky2_write32(hw, B0_IMSK, imask);
3482                 sky2_read32(hw, B0_IMSK);
3483                 sky2_read32(hw, B0_Y2_SP_LISR);
3484                 napi_enable(&hw->napi);
3485         }
3486 }
3487
3488 static void sky2_restart(struct work_struct *work)
3489 {
3490         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3491
3492         rtnl_lock();
3493
3494         sky2_all_down(hw);
3495         sky2_reset(hw);
3496         sky2_all_up(hw);
3497
3498         rtnl_unlock();
3499 }
3500
3501 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3502 {
3503         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3504 }
3505
3506 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3507 {
3508         const struct sky2_port *sky2 = netdev_priv(dev);
3509
3510         wol->supported = sky2_wol_supported(sky2->hw);
3511         wol->wolopts = sky2->wol;
3512 }
3513
3514 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3515 {
3516         struct sky2_port *sky2 = netdev_priv(dev);
3517         struct sky2_hw *hw = sky2->hw;
3518         bool enable_wakeup = false;
3519         int i;
3520
3521         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3522             !device_can_wakeup(&hw->pdev->dev))
3523                 return -EOPNOTSUPP;
3524
3525         sky2->wol = wol->wolopts;
3526
3527         for (i = 0; i < hw->ports; i++) {
3528                 struct net_device *dev = hw->dev[i];
3529                 struct sky2_port *sky2 = netdev_priv(dev);
3530
3531                 if (sky2->wol)
3532                         enable_wakeup = true;
3533         }
3534         device_set_wakeup_enable(&hw->pdev->dev, enable_wakeup);
3535
3536         return 0;
3537 }
3538
3539 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3540 {
3541         if (sky2_is_copper(hw)) {
3542                 u32 modes = SUPPORTED_10baseT_Half
3543                         | SUPPORTED_10baseT_Full
3544                         | SUPPORTED_100baseT_Half
3545                         | SUPPORTED_100baseT_Full;
3546
3547                 if (hw->flags & SKY2_HW_GIGABIT)
3548                         modes |= SUPPORTED_1000baseT_Half
3549                                 | SUPPORTED_1000baseT_Full;
3550                 return modes;
3551         } else
3552                 return SUPPORTED_1000baseT_Half
3553                         | SUPPORTED_1000baseT_Full;
3554 }
3555
3556 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3557 {
3558         struct sky2_port *sky2 = netdev_priv(dev);
3559         struct sky2_hw *hw = sky2->hw;
3560
3561         ecmd->transceiver = XCVR_INTERNAL;
3562         ecmd->supported = sky2_supported_modes(hw);
3563         ecmd->phy_address = PHY_ADDR_MARV;
3564         if (sky2_is_copper(hw)) {
3565                 ecmd->port = PORT_TP;
3566                 ethtool_cmd_speed_set(ecmd, sky2->speed);
3567                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_TP;
3568         } else {
3569                 ethtool_cmd_speed_set(ecmd, SPEED_1000);
3570                 ecmd->port = PORT_FIBRE;
3571                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_FIBRE;
3572         }
3573
3574         ecmd->advertising = sky2->advertising;
3575         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3576                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3577         ecmd->duplex = sky2->duplex;
3578         return 0;
3579 }
3580
3581 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3582 {
3583         struct sky2_port *sky2 = netdev_priv(dev);
3584         const struct sky2_hw *hw = sky2->hw;
3585         u32 supported = sky2_supported_modes(hw);
3586
3587         if (ecmd->autoneg == AUTONEG_ENABLE) {
3588                 if (ecmd->advertising & ~supported)
3589                         return -EINVAL;
3590
3591                 if (sky2_is_copper(hw))
3592                         sky2->advertising = ecmd->advertising |
3593                                             ADVERTISED_TP |
3594                                             ADVERTISED_Autoneg;
3595                 else
3596                         sky2->advertising = ecmd->advertising |
3597                                             ADVERTISED_FIBRE |
3598                                             ADVERTISED_Autoneg;
3599
3600                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3601                 sky2->duplex = -1;
3602                 sky2->speed = -1;
3603         } else {
3604                 u32 setting;
3605                 u32 speed = ethtool_cmd_speed(ecmd);
3606
3607                 switch (speed) {
3608                 case SPEED_1000:
3609                         if (ecmd->duplex == DUPLEX_FULL)
3610                                 setting = SUPPORTED_1000baseT_Full;
3611                         else if (ecmd->duplex == DUPLEX_HALF)
3612                                 setting = SUPPORTED_1000baseT_Half;
3613                         else
3614                                 return -EINVAL;
3615                         break;
3616                 case SPEED_100:
3617                         if (ecmd->duplex == DUPLEX_FULL)
3618                                 setting = SUPPORTED_100baseT_Full;
3619                         else if (ecmd->duplex == DUPLEX_HALF)
3620                                 setting = SUPPORTED_100baseT_Half;
3621                         else
3622                                 return -EINVAL;
3623                         break;
3624
3625                 case SPEED_10:
3626                         if (ecmd->duplex == DUPLEX_FULL)
3627                                 setting = SUPPORTED_10baseT_Full;
3628                         else if (ecmd->duplex == DUPLEX_HALF)
3629                                 setting = SUPPORTED_10baseT_Half;
3630                         else
3631                                 return -EINVAL;
3632                         break;
3633                 default:
3634                         return -EINVAL;
3635                 }
3636
3637                 if ((setting & supported) == 0)
3638                         return -EINVAL;
3639
3640                 sky2->speed = speed;
3641                 sky2->duplex = ecmd->duplex;
3642                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3643         }
3644
3645         if (netif_running(dev)) {
3646                 sky2_phy_reinit(sky2);
3647                 sky2_set_multicast(dev);
3648         }
3649
3650         return 0;
3651 }
3652
3653 static void sky2_get_drvinfo(struct net_device *dev,
3654                              struct ethtool_drvinfo *info)
3655 {
3656         struct sky2_port *sky2 = netdev_priv(dev);
3657
3658         strcpy(info->driver, DRV_NAME);
3659         strcpy(info->version, DRV_VERSION);
3660         strcpy(info->fw_version, "N/A");
3661         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3662 }
3663
3664 static const struct sky2_stat {
3665         char name[ETH_GSTRING_LEN];
3666         u16 offset;
3667 } sky2_stats[] = {
3668         { "tx_bytes",      GM_TXO_OK_HI },
3669         { "rx_bytes",      GM_RXO_OK_HI },
3670         { "tx_broadcast",  GM_TXF_BC_OK },
3671         { "rx_broadcast",  GM_RXF_BC_OK },
3672         { "tx_multicast",  GM_TXF_MC_OK },
3673         { "rx_multicast",  GM_RXF_MC_OK },
3674         { "tx_unicast",    GM_TXF_UC_OK },
3675         { "rx_unicast",    GM_RXF_UC_OK },
3676         { "tx_mac_pause",  GM_TXF_MPAUSE },
3677         { "rx_mac_pause",  GM_RXF_MPAUSE },
3678         { "collisions",    GM_TXF_COL },
3679         { "late_collision",GM_TXF_LAT_COL },
3680         { "aborted",       GM_TXF_ABO_COL },
3681         { "single_collisions", GM_TXF_SNG_COL },
3682         { "multi_collisions", GM_TXF_MUL_COL },
3683
3684         { "rx_short",      GM_RXF_SHT },
3685         { "rx_runt",       GM_RXE_FRAG },
3686         { "rx_64_byte_packets", GM_RXF_64B },
3687         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3688         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3689         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3690         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3691         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3692         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3693         { "rx_too_long",   GM_RXF_LNG_ERR },
3694         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3695         { "rx_jabber",     GM_RXF_JAB_PKT },
3696         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3697
3698         { "tx_64_byte_packets", GM_TXF_64B },
3699         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3700         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3701         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3702         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3703         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3704         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3705         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3706 };
3707
3708 static u32 sky2_get_msglevel(struct net_device *netdev)
3709 {
3710         struct sky2_port *sky2 = netdev_priv(netdev);
3711         return sky2->msg_enable;
3712 }
3713
3714 static int sky2_nway_reset(struct net_device *dev)
3715 {
3716         struct sky2_port *sky2 = netdev_priv(dev);
3717
3718         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3719                 return -EINVAL;
3720
3721         sky2_phy_reinit(sky2);
3722         sky2_set_multicast(dev);
3723
3724         return 0;
3725 }
3726
3727 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3728 {
3729         struct sky2_hw *hw = sky2->hw;
3730         unsigned port = sky2->port;
3731         int i;
3732
3733         data[0] = get_stats64(hw, port, GM_TXO_OK_LO);
3734         data[1] = get_stats64(hw, port, GM_RXO_OK_LO);
3735
3736         for (i = 2; i < count; i++)
3737                 data[i] = get_stats32(hw, port, sky2_stats[i].offset);
3738 }
3739
3740 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3741 {
3742         struct sky2_port *sky2 = netdev_priv(netdev);
3743         sky2->msg_enable = value;
3744 }
3745
3746 static int sky2_get_sset_count(struct net_device *dev, int sset)
3747 {
3748         switch (sset) {
3749         case ETH_SS_STATS:
3750                 return ARRAY_SIZE(sky2_stats);
3751         default:
3752                 return -EOPNOTSUPP;
3753         }
3754 }
3755
3756 static void sky2_get_ethtool_stats(struct net_device *dev,
3757                                    struct ethtool_stats *stats, u64 * data)
3758 {
3759         struct sky2_port *sky2 = netdev_priv(dev);
3760
3761         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3762 }
3763
3764 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3765 {
3766         int i;
3767
3768         switch (stringset) {
3769         case ETH_SS_STATS:
3770                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3771                         memcpy(data + i * ETH_GSTRING_LEN,
3772                                sky2_stats[i].name, ETH_GSTRING_LEN);
3773                 break;
3774         }
3775 }
3776
3777 static int sky2_set_mac_address(struct net_device *dev, void *p)
3778 {
3779         struct sky2_port *sky2 = netdev_priv(dev);
3780         struct sky2_hw *hw = sky2->hw;
3781         unsigned port = sky2->port;
3782         const struct sockaddr *addr = p;
3783
3784         if (!is_valid_ether_addr(addr->sa_data))
3785                 return -EADDRNOTAVAIL;
3786
3787         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3788         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3789                     dev->dev_addr, ETH_ALEN);
3790         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3791                     dev->dev_addr, ETH_ALEN);
3792
3793         /* virtual address for data */
3794         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3795
3796         /* physical address: used for pause frames */
3797         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3798
3799         return 0;
3800 }
3801
3802 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3803 {
3804         u32 bit;
3805
3806         bit = ether_crc(ETH_ALEN, addr) & 63;
3807         filter[bit >> 3] |= 1 << (bit & 7);
3808 }
3809
3810 static void sky2_set_multicast(struct net_device *dev)
3811 {
3812         struct sky2_port *sky2 = netdev_priv(dev);
3813         struct sky2_hw *hw = sky2->hw;
3814         unsigned port = sky2->port;
3815         struct netdev_hw_addr *ha;
3816         u16 reg;
3817         u8 filter[8];
3818         int rx_pause;
3819         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3820
3821         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3822         memset(filter, 0, sizeof(filter));
3823
3824         reg = gma_read16(hw, port, GM_RX_CTRL);
3825         reg |= GM_RXCR_UCF_ENA;
3826
3827         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3828                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3829         else if (dev->flags & IFF_ALLMULTI)
3830                 memset(filter, 0xff, sizeof(filter));
3831         else if (netdev_mc_empty(dev) && !rx_pause)
3832                 reg &= ~GM_RXCR_MCF_ENA;
3833         else {
3834                 reg |= GM_RXCR_MCF_ENA;
3835
3836                 if (rx_pause)
3837                         sky2_add_filter(filter, pause_mc_addr);
3838
3839                 netdev_for_each_mc_addr(ha, dev)
3840                         sky2_add_filter(filter, ha->addr);
3841         }
3842
3843         gma_write16(hw, port, GM_MC_ADDR_H1,
3844                     (u16) filter[0] | ((u16) filter[1] << 8));
3845         gma_write16(hw, port, GM_MC_ADDR_H2,
3846                     (u16) filter[2] | ((u16) filter[3] << 8));
3847         gma_write16(hw, port, GM_MC_ADDR_H3,
3848                     (u16) filter[4] | ((u16) filter[5] << 8));
3849         gma_write16(hw, port, GM_MC_ADDR_H4,
3850                     (u16) filter[6] | ((u16) filter[7] << 8));
3851
3852         gma_write16(hw, port, GM_RX_CTRL, reg);
3853 }
3854
3855 static struct rtnl_link_stats64 *sky2_get_stats(struct net_device *dev,
3856                                                 struct rtnl_link_stats64 *stats)
3857 {
3858         struct sky2_port *sky2 = netdev_priv(dev);
3859         struct sky2_hw *hw = sky2->hw;
3860         unsigned port = sky2->port;
3861         unsigned int start;
3862         u64 _bytes, _packets;
3863
3864         do {
3865                 start = u64_stats_fetch_begin_bh(&sky2->rx_stats.syncp);
3866                 _bytes = sky2->rx_stats.bytes;
3867                 _packets = sky2->rx_stats.packets;
3868         } while (u64_stats_fetch_retry_bh(&sky2->rx_stats.syncp, start));
3869
3870         stats->rx_packets = _packets;
3871         stats->rx_bytes = _bytes;
3872
3873         do {
3874                 start = u64_stats_fetch_begin_bh(&sky2->tx_stats.syncp);
3875                 _bytes = sky2->tx_stats.bytes;
3876                 _packets = sky2->tx_stats.packets;
3877         } while (u64_stats_fetch_retry_bh(&sky2->tx_stats.syncp, start));
3878
3879         stats->tx_packets = _packets;
3880         stats->tx_bytes = _bytes;
3881
3882         stats->multicast = get_stats32(hw, port, GM_RXF_MC_OK)
3883                 + get_stats32(hw, port, GM_RXF_BC_OK);
3884
3885         stats->collisions = get_stats32(hw, port, GM_TXF_COL);
3886
3887         stats->rx_length_errors = get_stats32(hw, port, GM_RXF_LNG_ERR);
3888         stats->rx_crc_errors = get_stats32(hw, port, GM_RXF_FCS_ERR);
3889         stats->rx_frame_errors = get_stats32(hw, port, GM_RXF_SHT)
3890                 + get_stats32(hw, port, GM_RXE_FRAG);
3891         stats->rx_over_errors = get_stats32(hw, port, GM_RXE_FIFO_OV);
3892
3893         stats->rx_dropped = dev->stats.rx_dropped;
3894         stats->rx_fifo_errors = dev->stats.rx_fifo_errors;
3895         stats->tx_fifo_errors = dev->stats.tx_fifo_errors;
3896
3897         return stats;
3898 }
3899
3900 /* Can have one global because blinking is controlled by
3901  * ethtool and that is always under RTNL mutex
3902  */
3903 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3904 {
3905         struct sky2_hw *hw = sky2->hw;
3906         unsigned port = sky2->port;
3907
3908         spin_lock_bh(&sky2->phy_lock);
3909         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3910             hw->chip_id == CHIP_ID_YUKON_EX ||
3911             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3912                 u16 pg;
3913                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3914                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3915
3916                 switch (mode) {
3917                 case MO_LED_OFF:
3918                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3919                                      PHY_M_LEDC_LOS_CTRL(8) |
3920                                      PHY_M_LEDC_INIT_CTRL(8) |
3921                                      PHY_M_LEDC_STA1_CTRL(8) |
3922                                      PHY_M_LEDC_STA0_CTRL(8));
3923                         break;
3924                 case MO_LED_ON:
3925                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3926                                      PHY_M_LEDC_LOS_CTRL(9) |
3927                                      PHY_M_LEDC_INIT_CTRL(9) |
3928                                      PHY_M_LEDC_STA1_CTRL(9) |
3929                                      PHY_M_LEDC_STA0_CTRL(9));
3930                         break;
3931                 case MO_LED_BLINK:
3932                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3933                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3934                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3935                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3936                                      PHY_M_LEDC_STA0_CTRL(0xa));
3937                         break;
3938                 case MO_LED_NORM:
3939                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3940                                      PHY_M_LEDC_LOS_CTRL(1) |
3941                                      PHY_M_LEDC_INIT_CTRL(8) |
3942                                      PHY_M_LEDC_STA1_CTRL(7) |
3943                                      PHY_M_LEDC_STA0_CTRL(7));
3944                 }
3945
3946                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3947         } else
3948                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3949                                      PHY_M_LED_MO_DUP(mode) |
3950                                      PHY_M_LED_MO_10(mode) |
3951                                      PHY_M_LED_MO_100(mode) |
3952                                      PHY_M_LED_MO_1000(mode) |
3953                                      PHY_M_LED_MO_RX(mode) |
3954                                      PHY_M_LED_MO_TX(mode));
3955
3956         spin_unlock_bh(&sky2->phy_lock);
3957 }
3958
3959 /* blink LED's for finding board */
3960 static int sky2_set_phys_id(struct net_device *dev,
3961                             enum ethtool_phys_id_state state)
3962 {
3963         struct sky2_port *sky2 = netdev_priv(dev);
3964
3965         switch (state) {
3966         case ETHTOOL_ID_ACTIVE:
3967                 return 1;       /* cycle on/off once per second */
3968         case ETHTOOL_ID_INACTIVE:
3969                 sky2_led(sky2, MO_LED_NORM);
3970                 break;
3971         case ETHTOOL_ID_ON:
3972                 sky2_led(sky2, MO_LED_ON);
3973                 break;
3974         case ETHTOOL_ID_OFF:
3975                 sky2_led(sky2, MO_LED_OFF);
3976                 break;
3977         }
3978
3979         return 0;
3980 }
3981
3982 static void sky2_get_pauseparam(struct net_device *dev,
3983                                 struct ethtool_pauseparam *ecmd)
3984 {
3985         struct sky2_port *sky2 = netdev_priv(dev);
3986
3987         switch (sky2->flow_mode) {
3988         case FC_NONE:
3989                 ecmd->tx_pause = ecmd->rx_pause = 0;
3990                 break;
3991         case FC_TX:
3992                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3993                 break;
3994         case FC_RX:
3995                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3996                 break;
3997         case FC_BOTH:
3998                 ecmd->tx_pause = ecmd->rx_pause = 1;
3999         }
4000
4001         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
4002                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
4003 }
4004
4005 static int sky2_set_pauseparam(struct net_device *dev,
4006                                struct ethtool_pauseparam *ecmd)
4007 {
4008         struct sky2_port *sky2 = netdev_priv(dev);
4009
4010         if (ecmd->autoneg == AUTONEG_ENABLE)
4011                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
4012         else
4013                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
4014
4015         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
4016
4017         if (netif_running(dev))
4018                 sky2_phy_reinit(sky2);
4019
4020         return 0;
4021 }
4022
4023 static int sky2_get_coalesce(struct net_device *dev,
4024                              struct ethtool_coalesce *ecmd)
4025 {
4026         struct sky2_port *sky2 = netdev_priv(dev);
4027         struct sky2_hw *hw = sky2->hw;
4028
4029         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
4030                 ecmd->tx_coalesce_usecs = 0;
4031         else {
4032                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
4033                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
4034         }
4035         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
4036
4037         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
4038                 ecmd->rx_coalesce_usecs = 0;
4039         else {
4040                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
4041                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
4042         }
4043         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
4044
4045         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
4046                 ecmd->rx_coalesce_usecs_irq = 0;
4047         else {
4048                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
4049                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
4050         }
4051
4052         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
4053
4054         return 0;
4055 }
4056
4057 /* Note: this affect both ports */
4058 static int sky2_set_coalesce(struct net_device *dev,
4059                              struct ethtool_coalesce *ecmd)
4060 {
4061         struct sky2_port *sky2 = netdev_priv(dev);
4062         struct sky2_hw *hw = sky2->hw;
4063         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
4064
4065         if (ecmd->tx_coalesce_usecs > tmax ||
4066             ecmd->rx_coalesce_usecs > tmax ||
4067             ecmd->rx_coalesce_usecs_irq > tmax)
4068                 return -EINVAL;
4069
4070         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
4071                 return -EINVAL;
4072         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
4073                 return -EINVAL;
4074         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
4075                 return -EINVAL;
4076
4077         if (ecmd->tx_coalesce_usecs == 0)
4078                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
4079         else {
4080                 sky2_write32(hw, STAT_TX_TIMER_INI,
4081                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
4082                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
4083         }
4084         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
4085
4086         if (ecmd->rx_coalesce_usecs == 0)
4087                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
4088         else {
4089                 sky2_write32(hw, STAT_LEV_TIMER_INI,
4090                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
4091                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
4092         }
4093         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
4094
4095         if (ecmd->rx_coalesce_usecs_irq == 0)
4096                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
4097         else {
4098                 sky2_write32(hw, STAT_ISR_TIMER_INI,
4099                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
4100                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
4101         }
4102         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
4103         return 0;
4104 }
4105
4106 /*
4107  * Hardware is limited to min of 128 and max of 2048 for ring size
4108  * and  rounded up to next power of two
4109  * to avoid division in modulus calclation
4110  */
4111 static unsigned long roundup_ring_size(unsigned long pending)
4112 {
4113         return max(128ul, roundup_pow_of_two(pending+1));
4114 }
4115
4116 static void sky2_get_ringparam(struct net_device *dev,
4117                                struct ethtool_ringparam *ering)
4118 {
4119         struct sky2_port *sky2 = netdev_priv(dev);
4120
4121         ering->rx_max_pending = RX_MAX_PENDING;
4122         ering->tx_max_pending = TX_MAX_PENDING;
4123
4124         ering->rx_pending = sky2->rx_pending;
4125         ering->tx_pending = sky2->tx_pending;
4126 }
4127
4128 static int sky2_set_ringparam(struct net_device *dev,
4129                               struct ethtool_ringparam *ering)
4130 {
4131         struct sky2_port *sky2 = netdev_priv(dev);
4132
4133         if (ering->rx_pending > RX_MAX_PENDING ||
4134             ering->rx_pending < 8 ||
4135             ering->tx_pending < TX_MIN_PENDING ||
4136             ering->tx_pending > TX_MAX_PENDING)
4137                 return -EINVAL;
4138
4139         sky2_detach(dev);
4140
4141         sky2->rx_pending = ering->rx_pending;
4142         sky2->tx_pending = ering->tx_pending;
4143         sky2->tx_ring_size = roundup_ring_size(sky2->tx_pending);
4144
4145         return sky2_reattach(dev);
4146 }
4147
4148 static int sky2_get_regs_len(struct net_device *dev)
4149 {
4150         return 0x4000;
4151 }
4152
4153 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
4154 {
4155         /* This complicated switch statement is to make sure and
4156          * only access regions that are unreserved.
4157          * Some blocks are only valid on dual port cards.
4158          */
4159         switch (b) {
4160         /* second port */
4161         case 5:         /* Tx Arbiter 2 */
4162         case 9:         /* RX2 */
4163         case 14 ... 15: /* TX2 */
4164         case 17: case 19: /* Ram Buffer 2 */
4165         case 22 ... 23: /* Tx Ram Buffer 2 */
4166         case 25:        /* Rx MAC Fifo 1 */
4167         case 27:        /* Tx MAC Fifo 2 */
4168         case 31:        /* GPHY 2 */
4169         case 40 ... 47: /* Pattern Ram 2 */
4170         case 52: case 54: /* TCP Segmentation 2 */
4171         case 112 ... 116: /* GMAC 2 */
4172                 return hw->ports > 1;
4173
4174         case 0:         /* Control */
4175         case 2:         /* Mac address */
4176         case 4:         /* Tx Arbiter 1 */
4177         case 7:         /* PCI express reg */
4178         case 8:         /* RX1 */
4179         case 12 ... 13: /* TX1 */
4180         case 16: case 18:/* Rx Ram Buffer 1 */
4181         case 20 ... 21: /* Tx Ram Buffer 1 */
4182         case 24:        /* Rx MAC Fifo 1 */
4183         case 26:        /* Tx MAC Fifo 1 */
4184         case 28 ... 29: /* Descriptor and status unit */
4185         case 30:        /* GPHY 1*/
4186         case 32 ... 39: /* Pattern Ram 1 */
4187         case 48: case 50: /* TCP Segmentation 1 */
4188         case 56 ... 60: /* PCI space */
4189         case 80 ... 84: /* GMAC 1 */
4190                 return 1;
4191
4192         default:
4193                 return 0;
4194         }
4195 }
4196
4197 /*
4198  * Returns copy of control register region
4199  * Note: ethtool_get_regs always provides full size (16k) buffer
4200  */
4201 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4202                           void *p)
4203 {
4204         const struct sky2_port *sky2 = netdev_priv(dev);
4205         const void __iomem *io = sky2->hw->regs;
4206         unsigned int b;
4207
4208         regs->version = 1;
4209
4210         for (b = 0; b < 128; b++) {
4211                 /* skip poisonous diagnostic ram region in block 3 */
4212                 if (b == 3)
4213                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4214                 else if (sky2_reg_access_ok(sky2->hw, b))
4215                         memcpy_fromio(p, io, 128);
4216                 else
4217                         memset(p, 0, 128);
4218
4219                 p += 128;
4220                 io += 128;
4221         }
4222 }
4223
4224 static int sky2_get_eeprom_len(struct net_device *dev)
4225 {
4226         struct sky2_port *sky2 = netdev_priv(dev);
4227         struct sky2_hw *hw = sky2->hw;
4228         u16 reg2;
4229
4230         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4231         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4232 }
4233
4234 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4235 {
4236         unsigned long start = jiffies;
4237
4238         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4239                 /* Can take up to 10.6 ms for write */
4240                 if (time_after(jiffies, start + HZ/4)) {
4241                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4242                         return -ETIMEDOUT;
4243                 }
4244                 mdelay(1);
4245         }
4246
4247         return 0;
4248 }
4249
4250 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4251                          u16 offset, size_t length)
4252 {
4253         int rc = 0;
4254
4255         while (length > 0) {
4256                 u32 val;
4257
4258                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4259                 rc = sky2_vpd_wait(hw, cap, 0);
4260                 if (rc)
4261                         break;
4262
4263                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4264
4265                 memcpy(data, &val, min(sizeof(val), length));
4266                 offset += sizeof(u32);
4267                 data += sizeof(u32);
4268                 length -= sizeof(u32);
4269         }
4270
4271         return rc;
4272 }
4273
4274 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4275                           u16 offset, unsigned int length)
4276 {
4277         unsigned int i;
4278         int rc = 0;
4279
4280         for (i = 0; i < length; i += sizeof(u32)) {
4281                 u32 val = *(u32 *)(data + i);
4282
4283                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4284                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4285
4286                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4287                 if (rc)
4288                         break;
4289         }
4290         return rc;
4291 }
4292
4293 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4294                            u8 *data)
4295 {
4296         struct sky2_port *sky2 = netdev_priv(dev);
4297         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4298
4299         if (!cap)
4300                 return -EINVAL;
4301
4302         eeprom->magic = SKY2_EEPROM_MAGIC;
4303
4304         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4305 }
4306
4307 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4308                            u8 *data)
4309 {
4310         struct sky2_port *sky2 = netdev_priv(dev);
4311         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4312
4313         if (!cap)
4314                 return -EINVAL;
4315
4316         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4317                 return -EINVAL;
4318
4319         /* Partial writes not supported */
4320         if ((eeprom->offset & 3) || (eeprom->len & 3))
4321                 return -EINVAL;
4322
4323         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4324 }
4325
4326 static u32 sky2_fix_features(struct net_device *dev, u32 features)
4327 {
4328         const struct sky2_port *sky2 = netdev_priv(dev);
4329         const struct sky2_hw *hw = sky2->hw;
4330
4331         /* In order to do Jumbo packets on these chips, need to turn off the
4332          * transmit store/forward. Therefore checksum offload won't work.
4333          */
4334         if (dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U) {
4335                 netdev_info(dev, "checksum offload not possible with jumbo frames\n");
4336                 features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
4337         }
4338
4339         /* Some hardware requires receive checksum for RSS to work. */
4340         if ( (features & NETIF_F_RXHASH) &&
4341              !(features & NETIF_F_RXCSUM) &&
4342              (sky2->hw->flags & SKY2_HW_RSS_CHKSUM)) {
4343                 netdev_info(dev, "receive hashing forces receive checksum\n");
4344                 features |= NETIF_F_RXCSUM;
4345         }
4346
4347         return features;
4348 }
4349
4350 static int sky2_set_features(struct net_device *dev, u32 features)
4351 {
4352         struct sky2_port *sky2 = netdev_priv(dev);
4353         u32 changed = dev->features ^ features;
4354
4355         if (changed & NETIF_F_RXCSUM) {
4356                 u32 on = features & NETIF_F_RXCSUM;
4357                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
4358                              on ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
4359         }
4360
4361         if (changed & NETIF_F_RXHASH)
4362                 rx_set_rss(dev, features);
4363
4364         if (changed & (NETIF_F_HW_VLAN_TX|NETIF_F_HW_VLAN_RX))
4365                 sky2_vlan_mode(dev, features);
4366
4367         return 0;
4368 }
4369
4370 static const struct ethtool_ops sky2_ethtool_ops = {
4371         .get_settings   = sky2_get_settings,
4372         .set_settings   = sky2_set_settings,
4373         .get_drvinfo    = sky2_get_drvinfo,
4374         .get_wol        = sky2_get_wol,
4375         .set_wol        = sky2_set_wol,
4376         .get_msglevel   = sky2_get_msglevel,
4377         .set_msglevel   = sky2_set_msglevel,
4378         .nway_reset     = sky2_nway_reset,
4379         .get_regs_len   = sky2_get_regs_len,
4380         .get_regs       = sky2_get_regs,
4381         .get_link       = ethtool_op_get_link,
4382         .get_eeprom_len = sky2_get_eeprom_len,
4383         .get_eeprom     = sky2_get_eeprom,
4384         .set_eeprom     = sky2_set_eeprom,
4385         .get_strings    = sky2_get_strings,
4386         .get_coalesce   = sky2_get_coalesce,
4387         .set_coalesce   = sky2_set_coalesce,
4388         .get_ringparam  = sky2_get_ringparam,
4389         .set_ringparam  = sky2_set_ringparam,
4390         .get_pauseparam = sky2_get_pauseparam,
4391         .set_pauseparam = sky2_set_pauseparam,
4392         .set_phys_id    = sky2_set_phys_id,
4393         .get_sset_count = sky2_get_sset_count,
4394         .get_ethtool_stats = sky2_get_ethtool_stats,
4395 };
4396
4397 #ifdef CONFIG_SKY2_DEBUG
4398
4399 static struct dentry *sky2_debug;
4400
4401
4402 /*
4403  * Read and parse the first part of Vital Product Data
4404  */
4405 #define VPD_SIZE        128
4406 #define VPD_MAGIC       0x82
4407
4408 static const struct vpd_tag {
4409         char tag[2];
4410         char *label;
4411 } vpd_tags[] = {
4412         { "PN", "Part Number" },
4413         { "EC", "Engineering Level" },
4414         { "MN", "Manufacturer" },
4415         { "SN", "Serial Number" },
4416         { "YA", "Asset Tag" },
4417         { "VL", "First Error Log Message" },
4418         { "VF", "Second Error Log Message" },
4419         { "VB", "Boot Agent ROM Configuration" },
4420         { "VE", "EFI UNDI Configuration" },
4421 };
4422
4423 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4424 {
4425         size_t vpd_size;
4426         loff_t offs;
4427         u8 len;
4428         unsigned char *buf;
4429         u16 reg2;
4430
4431         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4432         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4433
4434         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4435         buf = kmalloc(vpd_size, GFP_KERNEL);
4436         if (!buf) {
4437                 seq_puts(seq, "no memory!\n");
4438                 return;
4439         }
4440
4441         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4442                 seq_puts(seq, "VPD read failed\n");
4443                 goto out;
4444         }
4445
4446         if (buf[0] != VPD_MAGIC) {
4447                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4448                 goto out;
4449         }
4450         len = buf[1];
4451         if (len == 0 || len > vpd_size - 4) {
4452                 seq_printf(seq, "Invalid id length: %d\n", len);
4453                 goto out;
4454         }
4455
4456         seq_printf(seq, "%.*s\n", len, buf + 3);
4457         offs = len + 3;
4458
4459         while (offs < vpd_size - 4) {
4460                 int i;
4461
4462                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4463                         break;
4464                 len = buf[offs + 2];
4465                 if (offs + len + 3 >= vpd_size)
4466                         break;
4467
4468                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4469                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4470                                 seq_printf(seq, " %s: %.*s\n",
4471                                            vpd_tags[i].label, len, buf + offs + 3);
4472                                 break;
4473                         }
4474                 }
4475                 offs += len + 3;
4476         }
4477 out:
4478         kfree(buf);
4479 }
4480
4481 static int sky2_debug_show(struct seq_file *seq, void *v)
4482 {
4483         struct net_device *dev = seq->private;
4484         const struct sky2_port *sky2 = netdev_priv(dev);
4485         struct sky2_hw *hw = sky2->hw;
4486         unsigned port = sky2->port;
4487         unsigned idx, last;
4488         int sop;
4489
4490         sky2_show_vpd(seq, hw);
4491
4492         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4493                    sky2_read32(hw, B0_ISRC),
4494                    sky2_read32(hw, B0_IMSK),
4495                    sky2_read32(hw, B0_Y2_SP_ICR));
4496
4497         if (!netif_running(dev)) {
4498                 seq_printf(seq, "network not running\n");
4499                 return 0;
4500         }
4501
4502         napi_disable(&hw->napi);
4503         last = sky2_read16(hw, STAT_PUT_IDX);
4504
4505         seq_printf(seq, "Status ring %u\n", hw->st_size);
4506         if (hw->st_idx == last)
4507                 seq_puts(seq, "Status ring (empty)\n");
4508         else {
4509                 seq_puts(seq, "Status ring\n");
4510                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4511                      idx = RING_NEXT(idx, hw->st_size)) {
4512                         const struct sky2_status_le *le = hw->st_le + idx;
4513                         seq_printf(seq, "[%d] %#x %d %#x\n",
4514                                    idx, le->opcode, le->length, le->status);
4515                 }
4516                 seq_puts(seq, "\n");
4517         }
4518
4519         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4520                    sky2->tx_cons, sky2->tx_prod,
4521                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4522                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4523
4524         /* Dump contents of tx ring */
4525         sop = 1;
4526         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4527              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4528                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4529                 u32 a = le32_to_cpu(le->addr);
4530
4531                 if (sop)
4532                         seq_printf(seq, "%u:", idx);
4533                 sop = 0;
4534
4535                 switch (le->opcode & ~HW_OWNER) {
4536                 case OP_ADDR64:
4537                         seq_printf(seq, " %#x:", a);
4538                         break;
4539                 case OP_LRGLEN:
4540                         seq_printf(seq, " mtu=%d", a);
4541                         break;
4542                 case OP_VLAN:
4543                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4544                         break;
4545                 case OP_TCPLISW:
4546                         seq_printf(seq, " csum=%#x", a);
4547                         break;
4548                 case OP_LARGESEND:
4549                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4550                         break;
4551                 case OP_PACKET:
4552                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4553                         break;
4554                 case OP_BUFFER:
4555                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4556                         break;
4557                 default:
4558                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4559                                    a, le16_to_cpu(le->length));
4560                 }
4561
4562                 if (le->ctrl & EOP) {
4563                         seq_putc(seq, '\n');
4564                         sop = 1;
4565                 }
4566         }
4567
4568         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4569                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4570                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4571                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4572
4573         sky2_read32(hw, B0_Y2_SP_LISR);
4574         napi_enable(&hw->napi);
4575         return 0;
4576 }
4577
4578 static int sky2_debug_open(struct inode *inode, struct file *file)
4579 {
4580         return single_open(file, sky2_debug_show, inode->i_private);
4581 }
4582
4583 static const struct file_operations sky2_debug_fops = {
4584         .owner          = THIS_MODULE,
4585         .open           = sky2_debug_open,
4586         .read           = seq_read,
4587         .llseek         = seq_lseek,
4588         .release        = single_release,
4589 };
4590
4591 /*
4592  * Use network device events to create/remove/rename
4593  * debugfs file entries
4594  */
4595 static int sky2_device_event(struct notifier_block *unused,
4596                              unsigned long event, void *ptr)
4597 {
4598         struct net_device *dev = ptr;
4599         struct sky2_port *sky2 = netdev_priv(dev);
4600
4601         if (dev->netdev_ops->ndo_open != sky2_open || !sky2_debug)
4602                 return NOTIFY_DONE;
4603
4604         switch (event) {
4605         case NETDEV_CHANGENAME:
4606                 if (sky2->debugfs) {
4607                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4608                                                        sky2_debug, dev->name);
4609                 }
4610                 break;
4611
4612         case NETDEV_GOING_DOWN:
4613                 if (sky2->debugfs) {
4614                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4615                         debugfs_remove(sky2->debugfs);
4616                         sky2->debugfs = NULL;
4617                 }
4618                 break;
4619
4620         case NETDEV_UP:
4621                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4622                                                     sky2_debug, dev,
4623                                                     &sky2_debug_fops);
4624                 if (IS_ERR(sky2->debugfs))
4625                         sky2->debugfs = NULL;
4626         }
4627
4628         return NOTIFY_DONE;
4629 }
4630
4631 static struct notifier_block sky2_notifier = {
4632         .notifier_call = sky2_device_event,
4633 };
4634
4635
4636 static __init void sky2_debug_init(void)
4637 {
4638         struct dentry *ent;
4639
4640         ent = debugfs_create_dir("sky2", NULL);
4641         if (!ent || IS_ERR(ent))
4642                 return;
4643
4644         sky2_debug = ent;
4645         register_netdevice_notifier(&sky2_notifier);
4646 }
4647
4648 static __exit void sky2_debug_cleanup(void)
4649 {
4650         if (sky2_debug) {
4651                 unregister_netdevice_notifier(&sky2_notifier);
4652                 debugfs_remove(sky2_debug);
4653                 sky2_debug = NULL;
4654         }
4655 }
4656
4657 #else
4658 #define sky2_debug_init()
4659 #define sky2_debug_cleanup()
4660 #endif
4661
4662 /* Two copies of network device operations to handle special case of
4663    not allowing netpoll on second port */
4664 static const struct net_device_ops sky2_netdev_ops[2] = {
4665   {
4666         .ndo_open               = sky2_open,
4667         .ndo_stop               = sky2_close,
4668         .ndo_start_xmit         = sky2_xmit_frame,
4669         .ndo_do_ioctl           = sky2_ioctl,
4670         .ndo_validate_addr      = eth_validate_addr,
4671         .ndo_set_mac_address    = sky2_set_mac_address,
4672         .ndo_set_rx_mode        = sky2_set_multicast,
4673         .ndo_change_mtu         = sky2_change_mtu,
4674         .ndo_fix_features       = sky2_fix_features,
4675         .ndo_set_features       = sky2_set_features,
4676         .ndo_tx_timeout         = sky2_tx_timeout,
4677         .ndo_get_stats64        = sky2_get_stats,
4678 #ifdef CONFIG_NET_POLL_CONTROLLER
4679         .ndo_poll_controller    = sky2_netpoll,
4680 #endif
4681   },
4682   {
4683         .ndo_open               = sky2_open,
4684         .ndo_stop               = sky2_close,
4685         .ndo_start_xmit         = sky2_xmit_frame,
4686         .ndo_do_ioctl           = sky2_ioctl,
4687         .ndo_validate_addr      = eth_validate_addr,
4688         .ndo_set_mac_address    = sky2_set_mac_address,
4689         .ndo_set_rx_mode        = sky2_set_multicast,
4690         .ndo_change_mtu         = sky2_change_mtu,
4691         .ndo_fix_features       = sky2_fix_features,
4692         .ndo_set_features       = sky2_set_features,
4693         .ndo_tx_timeout         = sky2_tx_timeout,
4694         .ndo_get_stats64        = sky2_get_stats,
4695   },
4696 };
4697
4698 /* Initialize network device */
4699 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4700                                                      unsigned port,
4701                                                      int highmem, int wol)
4702 {
4703         struct sky2_port *sky2;
4704         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4705
4706         if (!dev) {
4707                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4708                 return NULL;
4709         }
4710
4711         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4712         dev->irq = hw->pdev->irq;
4713         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4714         dev->watchdog_timeo = TX_WATCHDOG;
4715         dev->netdev_ops = &sky2_netdev_ops[port];
4716
4717         sky2 = netdev_priv(dev);
4718         sky2->netdev = dev;
4719         sky2->hw = hw;
4720         sky2->msg_enable = netif_msg_init(debug, default_msg);
4721
4722         /* Auto speed and flow control */
4723         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4724         if (hw->chip_id != CHIP_ID_YUKON_XL)
4725                 dev->hw_features |= NETIF_F_RXCSUM;
4726
4727         sky2->flow_mode = FC_BOTH;
4728
4729         sky2->duplex = -1;
4730         sky2->speed = -1;
4731         sky2->advertising = sky2_supported_modes(hw);
4732         sky2->wol = wol;
4733
4734         spin_lock_init(&sky2->phy_lock);
4735
4736         sky2->tx_pending = TX_DEF_PENDING;
4737         sky2->tx_ring_size = roundup_ring_size(TX_DEF_PENDING);
4738         sky2->rx_pending = RX_DEF_PENDING;
4739
4740         hw->dev[port] = dev;
4741
4742         sky2->port = port;
4743
4744         dev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO;
4745
4746         if (highmem)
4747                 dev->features |= NETIF_F_HIGHDMA;
4748
4749         /* Enable receive hashing unless hardware is known broken */
4750         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4751                 dev->hw_features |= NETIF_F_RXHASH;
4752
4753         if (!(hw->flags & SKY2_HW_VLAN_BROKEN)) {
4754                 dev->hw_features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4755                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
4756         }
4757
4758         dev->features |= dev->hw_features;
4759
4760         /* read the mac address */
4761         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4762         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4763
4764         return dev;
4765 }
4766
4767 static void __devinit sky2_show_addr(struct net_device *dev)
4768 {
4769         const struct sky2_port *sky2 = netdev_priv(dev);
4770
4771         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4772 }
4773
4774 /* Handle software interrupt used during MSI test */
4775 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4776 {
4777         struct sky2_hw *hw = dev_id;
4778         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4779
4780         if (status == 0)
4781                 return IRQ_NONE;
4782
4783         if (status & Y2_IS_IRQ_SW) {
4784                 hw->flags |= SKY2_HW_USE_MSI;
4785                 wake_up(&hw->msi_wait);
4786                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4787         }
4788         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4789
4790         return IRQ_HANDLED;
4791 }
4792
4793 /* Test interrupt path by forcing a a software IRQ */
4794 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4795 {
4796         struct pci_dev *pdev = hw->pdev;
4797         int err;
4798
4799         init_waitqueue_head(&hw->msi_wait);
4800
4801         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4802
4803         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4804         if (err) {
4805                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4806                 return err;
4807         }
4808
4809         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4810         sky2_read8(hw, B0_CTST);
4811
4812         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4813
4814         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4815                 /* MSI test failed, go back to INTx mode */
4816                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4817                          "switching to INTx mode.\n");
4818
4819                 err = -EOPNOTSUPP;
4820                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4821         }
4822
4823         sky2_write32(hw, B0_IMSK, 0);
4824         sky2_read32(hw, B0_IMSK);
4825
4826         free_irq(pdev->irq, hw);
4827
4828         return err;
4829 }
4830
4831 /* This driver supports yukon2 chipset only */
4832 static const char *sky2_name(u8 chipid, char *buf, int sz)
4833 {
4834         const char *name[] = {
4835                 "XL",           /* 0xb3 */
4836                 "EC Ultra",     /* 0xb4 */
4837                 "Extreme",      /* 0xb5 */
4838                 "EC",           /* 0xb6 */
4839                 "FE",           /* 0xb7 */
4840                 "FE+",          /* 0xb8 */
4841                 "Supreme",      /* 0xb9 */
4842                 "UL 2",         /* 0xba */
4843                 "Unknown",      /* 0xbb */
4844                 "Optima",       /* 0xbc */
4845                 "Optima Prime", /* 0xbd */
4846                 "Optima 2",     /* 0xbe */
4847         };
4848
4849         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OP_2)
4850                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4851         else
4852                 snprintf(buf, sz, "(chip %#x)", chipid);
4853         return buf;
4854 }
4855
4856 static int __devinit sky2_probe(struct pci_dev *pdev,
4857                                 const struct pci_device_id *ent)
4858 {
4859         struct net_device *dev, *dev1;
4860         struct sky2_hw *hw;
4861         int err, using_dac = 0, wol_default;
4862         u32 reg;
4863         char buf1[16];
4864
4865         err = pci_enable_device(pdev);
4866         if (err) {
4867                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4868                 goto err_out;
4869         }
4870
4871         /* Get configuration information
4872          * Note: only regular PCI config access once to test for HW issues
4873          *       other PCI access through shared memory for speed and to
4874          *       avoid MMCONFIG problems.
4875          */
4876         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4877         if (err) {
4878                 dev_err(&pdev->dev, "PCI read config failed\n");
4879                 goto err_out;
4880         }
4881
4882         if (~reg == 0) {
4883                 dev_err(&pdev->dev, "PCI configuration read error\n");
4884                 goto err_out;
4885         }
4886
4887         err = pci_request_regions(pdev, DRV_NAME);
4888         if (err) {
4889                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4890                 goto err_out_disable;
4891         }
4892
4893         pci_set_master(pdev);
4894
4895         if (sizeof(dma_addr_t) > sizeof(u32) &&
4896             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4897                 using_dac = 1;
4898                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4899                 if (err < 0) {
4900                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4901                                 "for consistent allocations\n");
4902                         goto err_out_free_regions;
4903                 }
4904         } else {
4905                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4906                 if (err) {
4907                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4908                         goto err_out_free_regions;
4909                 }
4910         }
4911
4912
4913 #ifdef __BIG_ENDIAN
4914         /* The sk98lin vendor driver uses hardware byte swapping but
4915          * this driver uses software swapping.
4916          */
4917         reg &= ~PCI_REV_DESC;
4918         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4919         if (err) {
4920                 dev_err(&pdev->dev, "PCI write config failed\n");
4921                 goto err_out_free_regions;
4922         }
4923 #endif
4924
4925         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4926
4927         err = -ENOMEM;
4928
4929         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4930                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4931         if (!hw) {
4932                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4933                 goto err_out_free_regions;
4934         }
4935
4936         hw->pdev = pdev;
4937         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4938
4939         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4940         if (!hw->regs) {
4941                 dev_err(&pdev->dev, "cannot map device registers\n");
4942                 goto err_out_free_hw;
4943         }
4944
4945         err = sky2_init(hw);
4946         if (err)
4947                 goto err_out_iounmap;
4948
4949         /* ring for status responses */
4950         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
4951         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4952                                          &hw->st_dma);
4953         if (!hw->st_le)
4954                 goto err_out_reset;
4955
4956         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4957                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4958
4959         sky2_reset(hw);
4960
4961         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4962         if (!dev) {
4963                 err = -ENOMEM;
4964                 goto err_out_free_pci;
4965         }
4966
4967         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4968                 err = sky2_test_msi(hw);
4969                 if (err == -EOPNOTSUPP)
4970                         pci_disable_msi(pdev);
4971                 else if (err)
4972                         goto err_out_free_netdev;
4973         }
4974
4975         err = register_netdev(dev);
4976         if (err) {
4977                 dev_err(&pdev->dev, "cannot register net device\n");
4978                 goto err_out_free_netdev;
4979         }
4980
4981         netif_carrier_off(dev);
4982
4983         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4984
4985         sky2_show_addr(dev);
4986
4987         if (hw->ports > 1) {
4988                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4989                 if (!dev1) {
4990                         err = -ENOMEM;
4991                         goto err_out_unregister;
4992                 }
4993
4994                 err = register_netdev(dev1);
4995                 if (err) {
4996                         dev_err(&pdev->dev, "cannot register second net device\n");
4997                         goto err_out_free_dev1;
4998                 }
4999
5000                 err = sky2_setup_irq(hw, hw->irq_name);
5001                 if (err)
5002                         goto err_out_unregister_dev1;
5003
5004                 sky2_show_addr(dev1);
5005         }
5006
5007         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
5008         INIT_WORK(&hw->restart_work, sky2_restart);
5009
5010         pci_set_drvdata(pdev, hw);
5011         pdev->d3_delay = 150;
5012
5013         return 0;
5014
5015 err_out_unregister_dev1:
5016         unregister_netdev(dev1);
5017 err_out_free_dev1:
5018         free_netdev(dev1);
5019 err_out_unregister:
5020         if (hw->flags & SKY2_HW_USE_MSI)
5021                 pci_disable_msi(pdev);
5022         unregister_netdev(dev);
5023 err_out_free_netdev:
5024         free_netdev(dev);
5025 err_out_free_pci:
5026         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5027                             hw->st_le, hw->st_dma);
5028 err_out_reset:
5029         sky2_write8(hw, B0_CTST, CS_RST_SET);
5030 err_out_iounmap:
5031         iounmap(hw->regs);
5032 err_out_free_hw:
5033         kfree(hw);
5034 err_out_free_regions:
5035         pci_release_regions(pdev);
5036 err_out_disable:
5037         pci_disable_device(pdev);
5038 err_out:
5039         pci_set_drvdata(pdev, NULL);
5040         return err;
5041 }
5042
5043 static void __devexit sky2_remove(struct pci_dev *pdev)
5044 {
5045         struct sky2_hw *hw = pci_get_drvdata(pdev);
5046         int i;
5047
5048         if (!hw)
5049                 return;
5050
5051         del_timer_sync(&hw->watchdog_timer);
5052         cancel_work_sync(&hw->restart_work);
5053
5054         for (i = hw->ports-1; i >= 0; --i)
5055                 unregister_netdev(hw->dev[i]);
5056
5057         sky2_write32(hw, B0_IMSK, 0);
5058         sky2_read32(hw, B0_IMSK);
5059
5060         sky2_power_aux(hw);
5061
5062         sky2_write8(hw, B0_CTST, CS_RST_SET);
5063         sky2_read8(hw, B0_CTST);
5064
5065         if (hw->ports > 1) {
5066                 napi_disable(&hw->napi);
5067                 free_irq(pdev->irq, hw);
5068         }
5069
5070         if (hw->flags & SKY2_HW_USE_MSI)
5071                 pci_disable_msi(pdev);
5072         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5073                             hw->st_le, hw->st_dma);
5074         pci_release_regions(pdev);
5075         pci_disable_device(pdev);
5076
5077         for (i = hw->ports-1; i >= 0; --i)
5078                 free_netdev(hw->dev[i]);
5079
5080         iounmap(hw->regs);
5081         kfree(hw);
5082
5083         pci_set_drvdata(pdev, NULL);
5084 }
5085
5086 static int sky2_suspend(struct device *dev)
5087 {
5088         struct pci_dev *pdev = to_pci_dev(dev);
5089         struct sky2_hw *hw = pci_get_drvdata(pdev);
5090         int i;
5091
5092         if (!hw)
5093                 return 0;
5094
5095         del_timer_sync(&hw->watchdog_timer);
5096         cancel_work_sync(&hw->restart_work);
5097
5098         rtnl_lock();
5099
5100         sky2_all_down(hw);
5101         for (i = 0; i < hw->ports; i++) {
5102                 struct net_device *dev = hw->dev[i];
5103                 struct sky2_port *sky2 = netdev_priv(dev);
5104
5105                 if (sky2->wol)
5106                         sky2_wol_init(sky2);
5107         }
5108
5109         sky2_power_aux(hw);
5110         rtnl_unlock();
5111
5112         return 0;
5113 }
5114
5115 #ifdef CONFIG_PM_SLEEP
5116 static int sky2_resume(struct device *dev)
5117 {
5118         struct pci_dev *pdev = to_pci_dev(dev);
5119         struct sky2_hw *hw = pci_get_drvdata(pdev);
5120         int err;
5121
5122         if (!hw)
5123                 return 0;
5124
5125         /* Re-enable all clocks */
5126         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
5127         if (err) {
5128                 dev_err(&pdev->dev, "PCI write config failed\n");
5129                 goto out;
5130         }
5131
5132         rtnl_lock();
5133         sky2_reset(hw);
5134         sky2_all_up(hw);
5135         rtnl_unlock();
5136
5137         return 0;
5138 out:
5139
5140         dev_err(&pdev->dev, "resume failed (%d)\n", err);
5141         pci_disable_device(pdev);
5142         return err;
5143 }
5144
5145 static SIMPLE_DEV_PM_OPS(sky2_pm_ops, sky2_suspend, sky2_resume);
5146 #define SKY2_PM_OPS (&sky2_pm_ops)
5147
5148 #else
5149
5150 #define SKY2_PM_OPS NULL
5151 #endif
5152
5153 static void sky2_shutdown(struct pci_dev *pdev)
5154 {
5155         sky2_suspend(&pdev->dev);
5156         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
5157         pci_set_power_state(pdev, PCI_D3hot);
5158 }
5159
5160 static struct pci_driver sky2_driver = {
5161         .name = DRV_NAME,
5162         .id_table = sky2_id_table,
5163         .probe = sky2_probe,
5164         .remove = __devexit_p(sky2_remove),
5165         .shutdown = sky2_shutdown,
5166         .driver.pm = SKY2_PM_OPS,
5167 };
5168
5169 static int __init sky2_init_module(void)
5170 {
5171         pr_info("driver version " DRV_VERSION "\n");
5172
5173         sky2_debug_init();
5174         return pci_register_driver(&sky2_driver);
5175 }
5176
5177 static void __exit sky2_cleanup_module(void)
5178 {
5179         pci_unregister_driver(&sky2_driver);
5180         sky2_debug_cleanup();
5181 }
5182
5183 module_init(sky2_init_module);
5184 module_exit(sky2_cleanup_module);
5185
5186 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5187 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5188 MODULE_LICENSE("GPL");
5189 MODULE_VERSION(DRV_VERSION);