drivers/net/ethernet/marvell/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/interrupt.h>
  36 #include <linux/ip.h>
  37 #include <linux/slab.h>
  38 #include <net/ip.h>
  39 #include <linux/tcp.h>
  40 #include <linux/in.h>
  41 #include <linux/delay.h>
  42 #include <linux/workqueue.h>
  43 #include <linux/if_vlan.h>
  44 #include <linux/prefetch.h>
  45 #include <linux/debugfs.h>
  46 #include <linux/mii.h>
  47 #include <linux/of_device.h>
  48 #include <linux/of_net.h>
  49
  50 #include <asm/irq.h>
  51
  52 #include "sky2.h"
  53
  54 #define DRV_NAME                "sky2"
  55 #define DRV_VERSION             "1.30"
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3.
  61  */
  62
  63 #define RX_LE_SIZE              1024
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67
  68 /* This is the worst case number of transmit list elements for a single skb:
  69    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  70 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  71 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  72 #define TX_MAX_PENDING          1024
  73 #define TX_DEF_PENDING          63
  74
  75 #define TX_WATCHDOG             (5 * HZ)
  76 #define NAPI_WEIGHT             64
  77 #define PHY_RETRIES             1000
  78
  79 #define SKY2_EEPROM_MAGIC       0x9955aabb
  80
  81 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
  82
  83 static const u32 default_msg =
  84     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  85     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  86     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  87
  88 static int debug = -1;          /* defaults above */
  89 module_param(debug, int, 0);
  90 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  91
  92 static int copybreak __read_mostly = 128;
  93 module_param(copybreak, int, 0);
  94 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  95
  96 static int disable_msi = 0;
  97 module_param(disable_msi, int, 0);
  98 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  99
 100 static int legacy_pme = 0;
 101 module_param(legacy_pme, int, 0);
 102 MODULE_PARM_DESC(legacy_pme, "Legacy power management");
 103
 104 static const struct pci_device_id sky2_id_table[] = {
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 110         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 111         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 144         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 145         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 146         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4382) }, /* 88E8079 */
 147         { 0 }
 148 };
 149
 150 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 151
 152 /* Avoid conditionals by using array */
 153 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 154 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 155 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 156
 157 static void sky2_set_multicast(struct net_device *dev);
 158 static irqreturn_t sky2_intr(int irq, void *dev_id);
 159
 160 /* Access to PHY via serial interconnect */
 161 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 162 {
 163         int i;
 164
 165         gma_write16(hw, port, GM_SMI_DATA, val);
 166         gma_write16(hw, port, GM_SMI_CTRL,
 167                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 168
 169         for (i = 0; i < PHY_RETRIES; i++) {
 170                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 171                 if (ctrl == 0xffff)
 172                         goto io_error;
 173
 174                 if (!(ctrl & GM_SMI_CT_BUSY))
 175                         return 0;
 176
 177                 udelay(10);
 178         }
 179
 180         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
 181         return -ETIMEDOUT;
 182
 183 io_error:
 184         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 185         return -EIO;
 186 }
 187
 188 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 189 {
 190         int i;
 191
 192         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 193                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 194
 195         for (i = 0; i < PHY_RETRIES; i++) {
 196                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 197                 if (ctrl == 0xffff)
 198                         goto io_error;
 199
 200                 if (ctrl & GM_SMI_CT_RD_VAL) {
 201                         *val = gma_read16(hw, port, GM_SMI_DATA);
 202                         return 0;
 203                 }
 204
 205                 udelay(10);
 206         }
 207
 208         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 209         return -ETIMEDOUT;
 210 io_error:
 211         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 212         return -EIO;
 213 }
 214
 215 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 216 {
 217         u16 v;
 218         __gm_phy_read(hw, port, reg, &v);
 219         return v;
 220 }
 221
 222
 223 static void sky2_power_on(struct sky2_hw *hw)
 224 {
 225         /* switch power to VCC (WA for VAUX problem) */
 226         sky2_write8(hw, B0_POWER_CTRL,
 227                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 228
 229         /* disable Core Clock Division, */
 230         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 231
 232         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 233                 /* enable bits are inverted */
 234                 sky2_write8(hw, B2_Y2_CLK_GATE,
 235                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 236                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 237                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 238         else
 239                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 240
 241         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 242                 u32 reg;
 243
 244                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 245
 246                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 247                 /* set all bits to 0 except bits 15..12 and 8 */
 248                 reg &= P_ASPM_CONTROL_MSK;
 249                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 250
 251                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 252                 /* set all bits to 0 except bits 28 & 27 */
 253                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 254                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 255
 256                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 257
 258                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 259
 260                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 261                 reg = sky2_read32(hw, B2_GP_IO);
 262                 reg |= GLB_GPIO_STAT_RACE_DIS;
 263                 sky2_write32(hw, B2_GP_IO, reg);
 264
 265                 sky2_read32(hw, B2_GP_IO);
 266         }
 267
 268         /* Turn on "driver loaded" LED */
 269         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 270 }
 271
 272 static void sky2_power_aux(struct sky2_hw *hw)
 273 {
 274         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 275                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 276         else
 277                 /* enable bits are inverted */
 278                 sky2_write8(hw, B2_Y2_CLK_GATE,
 279                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 280                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 281                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 282
 283         /* switch power to VAUX if supported and PME from D3cold */
 284         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 285              pci_pme_capable(hw->pdev, PCI_D3cold))
 286                 sky2_write8(hw, B0_POWER_CTRL,
 287                             (PC_VAUX_ENA | PC_VCC_ENA |
 288                              PC_VAUX_ON | PC_VCC_OFF));
 289
 290         /* turn off "driver loaded LED" */
 291         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 292 }
 293
 294 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 295 {
 296         u16 reg;
 297
 298         /* disable all GMAC IRQ's */
 299         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 300
 301         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 302         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 303         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 304         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 305
 306         reg = gma_read16(hw, port, GM_RX_CTRL);
 307         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 308         gma_write16(hw, port, GM_RX_CTRL, reg);
 309 }
 310
 311 /* flow control to advertise bits */
 312 static const u16 copper_fc_adv[] = {
 313         [FC_NONE]       = 0,
 314         [FC_TX]         = PHY_M_AN_ASP,
 315         [FC_RX]         = PHY_M_AN_PC,
 316         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 317 };
 318
 319 /* flow control to advertise bits when using 1000BaseX */
 320 static const u16 fiber_fc_adv[] = {
 321         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 322         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 323         [FC_RX]   = PHY_M_P_SYM_MD_X,
 324         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 325 };
 326
 327 /* flow control to GMA disable bits */
 328 static const u16 gm_fc_disable[] = {
 329         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 330         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 331         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 332         [FC_BOTH] = 0,
 333 };
 334
 335
 336 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 337 {
 338         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 339         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 340
 341         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 342             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 343                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 344
 345                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 346                            PHY_M_EC_MAC_S_MSK);
 347                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 348
 349                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 350                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 351                         /* set downshift counter to 3x and enable downshift */
 352                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 353                 else
 354                         /* set master & slave downshift counter to 1x */
 355                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 356
 357                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 358         }
 359
 360         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 361         if (sky2_is_copper(hw)) {
 362                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 363                         /* enable automatic crossover */
 364                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 365
 366                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 367                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 368                                 u16 spec;
 369
 370                                 /* Enable Class A driver for FE+ A0 */
 371                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 372                                 spec |= PHY_M_FESC_SEL_CL_A;
 373                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 374                         }
 375                 } else {
 376                         /* disable energy detect */
 377                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 378
 379                         /* enable automatic crossover */
 380                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 381
 382                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 383                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 384                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 385                                 /* set downshift counter to 3x and enable downshift */
 386                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 387                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 388                         }
 389                 }
 390         } else {
 391                 /* workaround for deviation #4.88 (CRC errors) */
 392                 /* disable Automatic Crossover */
 393
 394                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 395         }
 396
 397         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 398
 399         /* special setup for PHY 88E1112 Fiber */
 400         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 401                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 402
 403                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 404                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 405                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 406                 ctrl &= ~PHY_M_MAC_MD_MSK;
 407                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 408                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 409
 410                 if (hw->pmd_type  == 'P') {
 411                         /* select page 1 to access Fiber registers */
 412                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 413
 414                         /* for SFP-module set SIGDET polarity to low */
 415                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 416                         ctrl |= PHY_M_FIB_SIGD_POL;
 417                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 418                 }
 419
 420                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 421         }
 422
 423         ctrl = PHY_CT_RESET;
 424         ct1000 = 0;
 425         adv = PHY_AN_CSMA;
 426         reg = 0;
 427
 428         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 429                 if (sky2_is_copper(hw)) {
 430                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 431                                 ct1000 |= PHY_M_1000C_AFD;
 432                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 433                                 ct1000 |= PHY_M_1000C_AHD;
 434                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 435                                 adv |= PHY_M_AN_100_FD;
 436                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 437                                 adv |= PHY_M_AN_100_HD;
 438                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 439                                 adv |= PHY_M_AN_10_FD;
 440                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 441                                 adv |= PHY_M_AN_10_HD;
 442
 443                 } else {        /* special defines for FIBER (88E1040S only) */
 444                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 445                                 adv |= PHY_M_AN_1000X_AFD;
 446                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 447                                 adv |= PHY_M_AN_1000X_AHD;
 448                 }
 449
 450                 /* Restart Auto-negotiation */
 451                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 452         } else {
 453                 /* forced speed/duplex settings */
 454                 ct1000 = PHY_M_1000C_MSE;
 455
 456                 /* Disable auto update for duplex flow control and duplex */
 457                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 458
 459                 switch (sky2->speed) {
 460                 case SPEED_1000:
 461                         ctrl |= PHY_CT_SP1000;
 462                         reg |= GM_GPCR_SPEED_1000;
 463                         break;
 464                 case SPEED_100:
 465                         ctrl |= PHY_CT_SP100;
 466                         reg |= GM_GPCR_SPEED_100;
 467                         break;
 468                 }
 469
 470                 if (sky2->duplex == DUPLEX_FULL) {
 471                         reg |= GM_GPCR_DUP_FULL;
 472                         ctrl |= PHY_CT_DUP_MD;
 473                 } else if (sky2->speed < SPEED_1000)
 474                         sky2->flow_mode = FC_NONE;
 475         }
 476
 477         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 478                 if (sky2_is_copper(hw))
 479                         adv |= copper_fc_adv[sky2->flow_mode];
 480                 else
 481                         adv |= fiber_fc_adv[sky2->flow_mode];
 482         } else {
 483                 reg |= GM_GPCR_AU_FCT_DIS;
 484                 reg |= gm_fc_disable[sky2->flow_mode];
 485
 486                 /* Forward pause packets to GMAC? */
 487                 if (sky2->flow_mode & FC_RX)
 488                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 489                 else
 490                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 491         }
 492
 493         gma_write16(hw, port, GM_GP_CTRL, reg);
 494
 495         if (hw->flags & SKY2_HW_GIGABIT)
 496                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 497
 498         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 499         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 500
 501         /* Setup Phy LED's */
 502         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 503         ledover = 0;
 504
 505         switch (hw->chip_id) {
 506         case CHIP_ID_YUKON_FE:
 507                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 508                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 509
 510                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 511
 512                 /* delete ACT LED control bits */
 513                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 514                 /* change ACT LED control to blink mode */
 515                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 516                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 517                 break;
 518
 519         case CHIP_ID_YUKON_FE_P:
 520                 /* Enable Link Partner Next Page */
 521                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 522                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 523
 524                 /* disable Energy Detect and enable scrambler */
 525                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 526                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 527
 528                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 529                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 530                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 531                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 532
 533                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 534                 break;
 535
 536         case CHIP_ID_YUKON_XL:
 537                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 538
 539                 /* select page 3 to access LED control register */
 540                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 541
 542                 /* set LED Function Control register */
 543                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 544                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 545                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 546                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 547                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 548
 549                 /* set Polarity Control register */
 550                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 551                              (PHY_M_POLC_LS1_P_MIX(4) |
 552                               PHY_M_POLC_IS0_P_MIX(4) |
 553                               PHY_M_POLC_LOS_CTRL(2) |
 554                               PHY_M_POLC_INIT_CTRL(2) |
 555                               PHY_M_POLC_STA1_CTRL(2) |
 556                               PHY_M_POLC_STA0_CTRL(2)));
 557
 558                 /* restore page register */
 559                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 560                 break;
 561
 562         case CHIP_ID_YUKON_EC_U:
 563         case CHIP_ID_YUKON_EX:
 564         case CHIP_ID_YUKON_SUPR:
 565                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 566
 567                 /* select page 3 to access LED control register */
 568                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 569
 570                 /* set LED Function Control register */
 571                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 572                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 573                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 574                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 575                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 576
 577                 /* set Blink Rate in LED Timer Control Register */
 578                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 579                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 580                 /* restore page register */
 581                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 582                 break;
 583
 584         default:
 585                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 586                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 587
 588                 /* turn off the Rx LED (LED_RX) */
 589                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 590         }
 591
 592         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 593                 /* apply fixes in PHY AFE */
 594                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 595
 596                 /* increase differential signal amplitude in 10BASE-T */
 597                 gm_phy_write(hw, port, 0x18, 0xaa99);
 598                 gm_phy_write(hw, port, 0x17, 0x2011);
 599
 600                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 601                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 602                         gm_phy_write(hw, port, 0x18, 0xa204);
 603                         gm_phy_write(hw, port, 0x17, 0x2002);
 604                 }
 605
 606                 /* set page register to 0 */
 607                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 608         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 609                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 610                 /* apply workaround for integrated resistors calibration */
 611                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 612                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 613         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 614                 /* apply fixes in PHY AFE */
 615                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 616
 617                 /* apply RDAC termination workaround */
 618                 gm_phy_write(hw, port, 24, 0x2800);
 619                 gm_phy_write(hw, port, 23, 0x2001);
 620
 621                 /* set page register back to 0 */
 622                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 623         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 624                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 625                 /* no effect on Yukon-XL */
 626                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 627
 628                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 629                     sky2->speed == SPEED_100) {
 630                         /* turn on 100 Mbps LED (LED_LINK100) */
 631                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 632                 }
 633
 634                 if (ledover)
 635                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 636
 637         } else if (hw->chip_id == CHIP_ID_YUKON_PRM &&
 638                    (sky2_read8(hw, B2_MAC_CFG) & 0xf) == 0x7) {
 639                 int i;
 640                 /* This a phy register setup workaround copied from vendor driver. */
 641                 static const struct {
 642                         u16 reg, val;
 643                 } eee_afe[] = {
 644                         { 0x156, 0x58ce },
 645                         { 0x153, 0x99eb },
 646                         { 0x141, 0x8064 },
 647                         /* { 0x155, 0x130b },*/
 648                         { 0x000, 0x0000 },
 649                         { 0x151, 0x8433 },
 650                         { 0x14b, 0x8c44 },
 651                         { 0x14c, 0x0f90 },
 652                         { 0x14f, 0x39aa },
 653                         /* { 0x154, 0x2f39 },*/
 654                         { 0x14d, 0xba33 },
 655                         { 0x144, 0x0048 },
 656                         { 0x152, 0x2010 },
 657                         /* { 0x158, 0x1223 },*/
 658                         { 0x140, 0x4444 },
 659                         { 0x154, 0x2f3b },
 660                         { 0x158, 0xb203 },
 661                         { 0x157, 0x2029 },
 662                 };
 663
 664                 /* Start Workaround for OptimaEEE Rev.Z0 */
 665                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00fb);
 666
 667                 gm_phy_write(hw, port,  1, 0x4099);
 668                 gm_phy_write(hw, port,  3, 0x1120);
 669                 gm_phy_write(hw, port, 11, 0x113c);
 670                 gm_phy_write(hw, port, 14, 0x8100);
 671                 gm_phy_write(hw, port, 15, 0x112a);
 672                 gm_phy_write(hw, port, 17, 0x1008);
 673
 674                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00fc);
 675                 gm_phy_write(hw, port,  1, 0x20b0);
 676
 677                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 678
 679                 for (i = 0; i < ARRAY_SIZE(eee_afe); i++) {
 680                         /* apply AFE settings */
 681                         gm_phy_write(hw, port, 17, eee_afe[i].val);
 682                         gm_phy_write(hw, port, 16, eee_afe[i].reg | 1u<<13);
 683                 }
 684
 685                 /* End Workaround for OptimaEEE */
 686                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 687
 688                 /* Enable 10Base-Te (EEE) */
 689                 if (hw->chip_id >= CHIP_ID_YUKON_PRM) {
 690                         reg = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 691                         gm_phy_write(hw, port, PHY_MARV_EXT_CTRL,
 692                                      reg | PHY_M_10B_TE_ENABLE);
 693                 }
 694         }
 695
 696         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 697         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 698                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 699         else
 700                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 701 }
 702
 703 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 704 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 705
 706 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 707 {
 708         u32 reg1;
 709
 710         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 711         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 712         reg1 &= ~phy_power[port];
 713
 714         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 715                 reg1 |= coma_mode[port];
 716
 717         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 718         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 719         sky2_pci_read32(hw, PCI_DEV_REG1);
 720
 721         if (hw->chip_id == CHIP_ID_YUKON_FE)
 722                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 723         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 724                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 725 }
 726
 727 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 728 {
 729         u32 reg1;
 730         u16 ctrl;
 731
 732         /* release GPHY Control reset */
 733         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 734
 735         /* release GMAC reset */
 736         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 737
 738         if (hw->flags & SKY2_HW_NEWER_PHY) {
 739                 /* select page 2 to access MAC control register */
 740                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 741
 742                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 743                 /* allow GMII Power Down */
 744                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 745                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 746
 747                 /* set page register back to 0 */
 748                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 749         }
 750
 751         /* setup General Purpose Control Register */
 752         gma_write16(hw, port, GM_GP_CTRL,
 753                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 754                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 755                     GM_GPCR_AU_SPD_DIS);
 756
 757         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 758                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 759                         /* select page 2 to access MAC control register */
 760                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 761
 762                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 763                         /* enable Power Down */
 764                         ctrl |= PHY_M_PC_POW_D_ENA;
 765                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 766
 767                         /* set page register back to 0 */
 768                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 769                 }
 770
 771                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 772                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 773         }
 774
 775         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 776         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 777         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 778         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 779         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 780 }
 781
 782 /* configure IPG according to used link speed */
 783 static void sky2_set_ipg(struct sky2_port *sky2)
 784 {
 785         u16 reg;
 786
 787         reg = gma_read16(sky2->hw, sky2->port, GM_SERIAL_MODE);
 788         reg &= ~GM_SMOD_IPG_MSK;
 789         if (sky2->speed > SPEED_100)
 790                 reg |= IPG_DATA_VAL(IPG_DATA_DEF_1000);
 791         else
 792                 reg |= IPG_DATA_VAL(IPG_DATA_DEF_10_100);
 793         gma_write16(sky2->hw, sky2->port, GM_SERIAL_MODE, reg);
 794 }
 795
 796 /* Enable Rx/Tx */
 797 static void sky2_enable_rx_tx(struct sky2_port *sky2)
 798 {
 799         struct sky2_hw *hw = sky2->hw;
 800         unsigned port = sky2->port;
 801         u16 reg;
 802
 803         reg = gma_read16(hw, port, GM_GP_CTRL);
 804         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 805         gma_write16(hw, port, GM_GP_CTRL, reg);
 806 }
 807
 808 /* Force a renegotiation */
 809 static void sky2_phy_reinit(struct sky2_port *sky2)
 810 {
 811         spin_lock_bh(&sky2->phy_lock);
 812         sky2_phy_init(sky2->hw, sky2->port);
 813         sky2_enable_rx_tx(sky2);
 814         spin_unlock_bh(&sky2->phy_lock);
 815 }
 816
 817 /* Put device in state to listen for Wake On Lan */
 818 static void sky2_wol_init(struct sky2_port *sky2)
 819 {
 820         struct sky2_hw *hw = sky2->hw;
 821         unsigned port = sky2->port;
 822         enum flow_control save_mode;
 823         u16 ctrl;
 824
 825         /* Bring hardware out of reset */
 826         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 827         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 828
 829         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 830         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 831
 832         /* Force to 10/100
 833          * sky2_reset will re-enable on resume
 834          */
 835         save_mode = sky2->flow_mode;
 836         ctrl = sky2->advertising;
 837
 838         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 839         sky2->flow_mode = FC_NONE;
 840
 841         spin_lock_bh(&sky2->phy_lock);
 842         sky2_phy_power_up(hw, port);
 843         sky2_phy_init(hw, port);
 844         spin_unlock_bh(&sky2->phy_lock);
 845
 846         sky2->flow_mode = save_mode;
 847         sky2->advertising = ctrl;
 848
 849         /* Set GMAC to no flow control and auto update for speed/duplex */
 850         gma_write16(hw, port, GM_GP_CTRL,
 851                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 852                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 853
 854         /* Set WOL address */
 855         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 856                     sky2->netdev->dev_addr, ETH_ALEN);
 857
 858         /* Turn on appropriate WOL control bits */
 859         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 860         ctrl = 0;
 861         if (sky2->wol & WAKE_PHY)
 862                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 863         else
 864                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 865
 866         if (sky2->wol & WAKE_MAGIC)
 867                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 868         else
 869                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 870
 871         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 872         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 873
 874         /* Disable PiG firmware */
 875         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 876
 877         /* Needed by some broken BIOSes, use PCI rather than PCI-e for WOL */
 878         if (legacy_pme) {
 879                 u32 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 880                 reg1 |= PCI_Y2_PME_LEGACY;
 881                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 882         }
 883
 884         /* block receiver */
 885         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 886         sky2_read32(hw, B0_CTST);
 887 }
 888
 889 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 890 {
 891         struct net_device *dev = hw->dev[port];
 892
 893         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 894               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 895              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 896                 /* Yukon-Extreme B0 and further Extreme devices */
 897                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 898         } else if (dev->mtu > ETH_DATA_LEN) {
 899                 /* set Tx GMAC FIFO Almost Empty Threshold */
 900                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 901                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 902
 903                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 904         } else
 905                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 906 }
 907
 908 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 909 {
 910         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 911         u16 reg;
 912         u32 rx_reg;
 913         int i;
 914         const u8 *addr = hw->dev[port]->dev_addr;
 915
 916         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 917         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 918
 919         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 920
 921         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 922             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 923             port == 1) {
 924                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 925                 /* clear GMAC 1 Control reset */
 926                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 927                 do {
 928                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 929                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 930                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 931                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 932                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 933         }
 934
 935         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 936
 937         /* Enable Transmit FIFO Underrun */
 938         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 939
 940         spin_lock_bh(&sky2->phy_lock);
 941         sky2_phy_power_up(hw, port);
 942         sky2_phy_init(hw, port);
 943         spin_unlock_bh(&sky2->phy_lock);
 944
 945         /* MIB clear */
 946         reg = gma_read16(hw, port, GM_PHY_ADDR);
 947         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 948
 949         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 950                 gma_read16(hw, port, i);
 951         gma_write16(hw, port, GM_PHY_ADDR, reg);
 952
 953         /* transmit control */
 954         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 955
 956         /* receive control reg: unicast + multicast + no FCS  */
 957         gma_write16(hw, port, GM_RX_CTRL,
 958                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 959
 960         /* transmit flow control */
 961         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 962
 963         /* transmit parameter */
 964         gma_write16(hw, port, GM_TX_PARAM,
 965                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 966                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 967                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 968                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 969
 970         /* serial mode register */
 971         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 972                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF_1000);
 973
 974         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 975                 reg |= GM_SMOD_JUMBO_ENA;
 976
 977         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 978             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 979                 reg |= GM_NEW_FLOW_CTRL;
 980
 981         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 982
 983         /* virtual address for data */
 984         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 985
 986         /* physical address: used for pause frames */
 987         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 988
 989         /* ignore counter overflows */
 990         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 991         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 992         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 993
 994         /* Configure Rx MAC FIFO */
 995         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 996         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 997         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 998             hw->chip_id == CHIP_ID_YUKON_FE_P)
 999                 rx_reg |= GMF_RX_OVER_ON;
1000
1001         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
1002
1003         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1004                 /* Hardware errata - clear flush mask */
1005                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
1006         } else {
1007                 /* Flush Rx MAC FIFO on any flow control or error */
1008                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
1009         }
1010
1011         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
1012         reg = RX_GMF_FL_THR_DEF + 1;
1013         /* Another magic mystery workaround from sk98lin */
1014         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1015             hw->chip_rev == CHIP_REV_YU_FE2_A0)
1016                 reg = 0x178;
1017         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
1018
1019         /* Configure Tx MAC FIFO */
1020         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1021         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1022
1023         /* On chips without ram buffer, pause is controlled by MAC level */
1024         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
1025                 /* Pause threshold is scaled by 8 in bytes */
1026                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1027                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
1028                         reg = 1568 / 8;
1029                 else
1030                         reg = 1024 / 8;
1031                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
1032                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
1033
1034                 sky2_set_tx_stfwd(hw, port);
1035         }
1036
1037         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1038             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
1039                 /* disable dynamic watermark */
1040                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
1041                 reg &= ~TX_DYN_WM_ENA;
1042                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
1043         }
1044 }
1045
1046 /* Assign Ram Buffer allocation to queue */
1047 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
1048 {
1049         u32 end;
1050
1051         /* convert from K bytes to qwords used for hw register */
1052         start *= 1024/8;
1053         space *= 1024/8;
1054         end = start + space - 1;
1055
1056         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
1057         sky2_write32(hw, RB_ADDR(q, RB_START), start);
1058         sky2_write32(hw, RB_ADDR(q, RB_END), end);
1059         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
1060         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
1061
1062         if (q == Q_R1 || q == Q_R2) {
1063                 u32 tp = space - space/4;
1064
1065                 /* On receive queue's set the thresholds
1066                  * give receiver priority when > 3/4 full
1067                  * send pause when down to 2K
1068                  */
1069                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
1070                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
1071
1072                 tp = space - 8192/8;
1073                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
1074                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
1075         } else {
1076                 /* Enable store & forward on Tx queue's because
1077                  * Tx FIFO is only 1K on Yukon
1078                  */
1079                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1080         }
1081
1082         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1083         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1084 }
1085
1086 /* Setup Bus Memory Interface */
1087 static void sky2_qset(struct sky2_hw *hw, u16 q)
1088 {
1089         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1090         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1091         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1092         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1093 }
1094
1095 /* Setup prefetch unit registers. This is the interface between
1096  * hardware and driver list elements
1097  */
1098 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1099                                dma_addr_t addr, u32 last)
1100 {
1101         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1102         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1103         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1104         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1105         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1106         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1107
1108         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1109 }
1110
1111 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1112 {
1113         struct sky2_tx_le *le = sky2->tx_le + *slot;
1114
1115         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1116         le->ctrl = 0;
1117         return le;
1118 }
1119
1120 static void tx_init(struct sky2_port *sky2)
1121 {
1122         struct sky2_tx_le *le;
1123
1124         sky2->tx_prod = sky2->tx_cons = 0;
1125         sky2->tx_tcpsum = 0;
1126         sky2->tx_last_mss = 0;
1127         netdev_reset_queue(sky2->netdev);
1128
1129         le = get_tx_le(sky2, &sky2->tx_prod);
1130         le->addr = 0;
1131         le->opcode = OP_ADDR64 | HW_OWNER;
1132         sky2->tx_last_upper = 0;
1133 }
1134
1135 /* Update chip's next pointer */
1136 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1137 {
1138         /* Make sure write' to descriptors are complete before we tell hardware */
1139         wmb();
1140         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1141
1142         /* Synchronize I/O on since next processor may write to tail */
1143         mmiowb();
1144 }
1145
1146
1147 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1148 {
1149         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1150         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1151         le->ctrl = 0;
1152         return le;
1153 }
1154
1155 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1156 {
1157         unsigned size;
1158
1159         /* Space needed for frame data + headers rounded up */
1160         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1161
1162         /* Stopping point for hardware truncation */
1163         return (size - 8) / sizeof(u32);
1164 }
1165
1166 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1167 {
1168         struct rx_ring_info *re;
1169         unsigned size;
1170
1171         /* Space needed for frame data + headers rounded up */
1172         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1173
1174         sky2->rx_nfrags = size >> PAGE_SHIFT;
1175         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1176
1177         /* Compute residue after pages */
1178         size -= sky2->rx_nfrags << PAGE_SHIFT;
1179
1180         /* Optimize to handle small packets and headers */
1181         if (size < copybreak)
1182                 size = copybreak;
1183         if (size < ETH_HLEN)
1184                 size = ETH_HLEN;
1185
1186         return size;
1187 }
1188
1189 /* Build description to hardware for one receive segment */
1190 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1191                         dma_addr_t map, unsigned len)
1192 {
1193         struct sky2_rx_le *le;
1194
1195         if (sizeof(dma_addr_t) > sizeof(u32)) {
1196                 le = sky2_next_rx(sky2);
1197                 le->addr = cpu_to_le32(upper_32_bits(map));
1198                 le->opcode = OP_ADDR64 | HW_OWNER;
1199         }
1200
1201         le = sky2_next_rx(sky2);
1202         le->addr = cpu_to_le32(lower_32_bits(map));
1203         le->length = cpu_to_le16(len);
1204         le->opcode = op | HW_OWNER;
1205 }
1206
1207 /* Build description to hardware for one possibly fragmented skb */
1208 static void sky2_rx_submit(struct sky2_port *sky2,
1209                            const struct rx_ring_info *re)
1210 {
1211         int i;
1212
1213         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1214
1215         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1216                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1217 }
1218
1219
1220 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1221                             unsigned size)
1222 {
1223         struct sk_buff *skb = re->skb;
1224         int i;
1225
1226         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1227         if (pci_dma_mapping_error(pdev, re->data_addr))
1228                 goto mapping_error;
1229
1230         dma_unmap_len_set(re, data_size, size);
1231
1232         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1233                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1234
1235                 re->frag_addr[i] = skb_frag_dma_map(&pdev->dev, frag, 0,
1236                                                     skb_frag_size(frag),
1237                                                     DMA_FROM_DEVICE);
1238
1239                 if (dma_mapping_error(&pdev->dev, re->frag_addr[i]))
1240                         goto map_page_error;
1241         }
1242         return 0;
1243
1244 map_page_error:
1245         while (--i >= 0) {
1246                 pci_unmap_page(pdev, re->frag_addr[i],
1247                                skb_frag_size(&skb_shinfo(skb)->frags[i]),
1248                                PCI_DMA_FROMDEVICE);
1249         }
1250
1251         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1252                          PCI_DMA_FROMDEVICE);
1253
1254 mapping_error:
1255         if (net_ratelimit())
1256                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1257                          skb->dev->name);
1258         return -EIO;
1259 }
1260
1261 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1262 {
1263         struct sk_buff *skb = re->skb;
1264         int i;
1265
1266         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1267                          PCI_DMA_FROMDEVICE);
1268
1269         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1270                 pci_unmap_page(pdev, re->frag_addr[i],
1271                                skb_frag_size(&skb_shinfo(skb)->frags[i]),
1272                                PCI_DMA_FROMDEVICE);
1273 }
1274
1275 /* Tell chip where to start receive checksum.
1276  * Actually has two checksums, but set both same to avoid possible byte
1277  * order problems.
1278  */
1279 static void rx_set_checksum(struct sky2_port *sky2)
1280 {
1281         struct sky2_rx_le *le = sky2_next_rx(sky2);
1282
1283         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1284         le->ctrl = 0;
1285         le->opcode = OP_TCPSTART | HW_OWNER;
1286
1287         sky2_write32(sky2->hw,
1288                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1289                      (sky2->netdev->features & NETIF_F_RXCSUM)
1290                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1291 }
1292
1293 /* Enable/disable receive hash calculation (RSS) */
1294 static void rx_set_rss(struct net_device *dev, netdev_features_t features)
1295 {
1296         struct sky2_port *sky2 = netdev_priv(dev);
1297         struct sky2_hw *hw = sky2->hw;
1298         int i, nkeys = 4;
1299
1300         /* Supports IPv6 and other modes */
1301         if (hw->flags & SKY2_HW_NEW_LE) {
1302                 nkeys = 10;
1303                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1304         }
1305
1306         /* Program RSS initial values */
1307         if (features & NETIF_F_RXHASH) {
1308                 u32 rss_key[10];
1309
1310                 netdev_rss_key_fill(rss_key, sizeof(rss_key));
1311                 for (i = 0; i < nkeys; i++)
1312                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1313                                      rss_key[i]);
1314
1315                 /* Need to turn on (undocumented) flag to make hashing work  */
1316                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1317                              RX_STFW_ENA);
1318
1319                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1320                              BMU_ENA_RX_RSS_HASH);
1321         } else
1322                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1323                              BMU_DIS_RX_RSS_HASH);
1324 }
1325
1326 /*
1327  * The RX Stop command will not work for Yukon-2 if the BMU does not
1328  * reach the end of packet and since we can't make sure that we have
1329  * incoming data, we must reset the BMU while it is not doing a DMA
1330  * transfer. Since it is possible that the RX path is still active,
1331  * the RX RAM buffer will be stopped first, so any possible incoming
1332  * data will not trigger a DMA. After the RAM buffer is stopped, the
1333  * BMU is polled until any DMA in progress is ended and only then it
1334  * will be reset.
1335  */
1336 static void sky2_rx_stop(struct sky2_port *sky2)
1337 {
1338         struct sky2_hw *hw = sky2->hw;
1339         unsigned rxq = rxqaddr[sky2->port];
1340         int i;
1341
1342         /* disable the RAM Buffer receive queue */
1343         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1344
1345         for (i = 0; i < 0xffff; i++)
1346                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1347                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1348                         goto stopped;
1349
1350         netdev_warn(sky2->netdev, "receiver stop failed\n");
1351 stopped:
1352         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1353
1354         /* reset the Rx prefetch unit */
1355         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1356         mmiowb();
1357 }
1358
1359 /* Clean out receive buffer area, assumes receiver hardware stopped */
1360 static void sky2_rx_clean(struct sky2_port *sky2)
1361 {
1362         unsigned i;
1363
1364         memset(sky2->rx_le, 0, RX_LE_BYTES);
1365         for (i = 0; i < sky2->rx_pending; i++) {
1366                 struct rx_ring_info *re = sky2->rx_ring + i;
1367
1368                 if (re->skb) {
1369                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1370                         kfree_skb(re->skb);
1371                         re->skb = NULL;
1372                 }
1373         }
1374 }
1375
1376 /* Basic MII support */
1377 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1378 {
1379         struct mii_ioctl_data *data = if_mii(ifr);
1380         struct sky2_port *sky2 = netdev_priv(dev);
1381         struct sky2_hw *hw = sky2->hw;
1382         int err = -EOPNOTSUPP;
1383
1384         if (!netif_running(dev))
1385                 return -ENODEV; /* Phy still in reset */
1386
1387         switch (cmd) {
1388         case SIOCGMIIPHY:
1389                 data->phy_id = PHY_ADDR_MARV;
1390
1391                 /* fallthru */
1392         case SIOCGMIIREG: {
1393                 u16 val = 0;
1394
1395                 spin_lock_bh(&sky2->phy_lock);
1396                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1397                 spin_unlock_bh(&sky2->phy_lock);
1398
1399                 data->val_out = val;
1400                 break;
1401         }
1402
1403         case SIOCSMIIREG:
1404                 spin_lock_bh(&sky2->phy_lock);
1405                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1406                                    data->val_in);
1407                 spin_unlock_bh(&sky2->phy_lock);
1408                 break;
1409         }
1410         return err;
1411 }
1412
1413 #define SKY2_VLAN_OFFLOADS (NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO)
1414
1415 static void sky2_vlan_mode(struct net_device *dev, netdev_features_t features)
1416 {
1417         struct sky2_port *sky2 = netdev_priv(dev);
1418         struct sky2_hw *hw = sky2->hw;
1419         u16 port = sky2->port;
1420
1421         if (features & NETIF_F_HW_VLAN_CTAG_RX)
1422                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1423                              RX_VLAN_STRIP_ON);
1424         else
1425                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1426                              RX_VLAN_STRIP_OFF);
1427
1428         if (features & NETIF_F_HW_VLAN_CTAG_TX) {
1429                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1430                              TX_VLAN_TAG_ON);
1431
1432                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
1433         } else {
1434                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1435                              TX_VLAN_TAG_OFF);
1436
1437                 /* Can't do transmit offload of vlan without hw vlan */
1438                 dev->vlan_features &= ~SKY2_VLAN_OFFLOADS;
1439         }
1440 }
1441
1442 /* Amount of required worst case padding in rx buffer */
1443 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1444 {
1445         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1446 }
1447
1448 /*
1449  * Allocate an skb for receiving. If the MTU is large enough
1450  * make the skb non-linear with a fragment list of pages.
1451  */
1452 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2, gfp_t gfp)
1453 {
1454         struct sk_buff *skb;
1455         int i;
1456
1457         skb = __netdev_alloc_skb(sky2->netdev,
1458                                  sky2->rx_data_size + sky2_rx_pad(sky2->hw),
1459                                  gfp);
1460         if (!skb)
1461                 goto nomem;
1462
1463         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1464                 unsigned char *start;
1465                 /*
1466                  * Workaround for a bug in FIFO that cause hang
1467                  * if the FIFO if the receive buffer is not 64 byte aligned.
1468                  * The buffer returned from netdev_alloc_skb is
1469                  * aligned except if slab debugging is enabled.
1470                  */
1471                 start = PTR_ALIGN(skb->data, 8);
1472                 skb_reserve(skb, start - skb->data);
1473         } else
1474                 skb_reserve(skb, NET_IP_ALIGN);
1475
1476         for (i = 0; i < sky2->rx_nfrags; i++) {
1477                 struct page *page = alloc_page(gfp);
1478
1479                 if (!page)
1480                         goto free_partial;
1481                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1482         }
1483
1484         return skb;
1485 free_partial:
1486         kfree_skb(skb);
1487 nomem:
1488         return NULL;
1489 }
1490
1491 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1492 {
1493         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1494 }
1495
1496 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1497 {
1498         struct sky2_hw *hw = sky2->hw;
1499         unsigned i;
1500
1501         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1502
1503         /* Fill Rx ring */
1504         for (i = 0; i < sky2->rx_pending; i++) {
1505                 struct rx_ring_info *re = sky2->rx_ring + i;
1506
1507                 re->skb = sky2_rx_alloc(sky2, GFP_KERNEL);
1508                 if (!re->skb)
1509                         return -ENOMEM;
1510
1511                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1512                         dev_kfree_skb(re->skb);
1513                         re->skb = NULL;
1514                         return -ENOMEM;
1515                 }
1516         }
1517         return 0;
1518 }
1519
1520 /*
1521  * Setup receiver buffer pool.
1522  * Normal case this ends up creating one list element for skb
1523  * in the receive ring. Worst case if using large MTU and each
1524  * allocation falls on a different 64 bit region, that results
1525  * in 6 list elements per ring entry.
1526  * One element is used for checksum enable/disable, and one
1527  * extra to avoid wrap.
1528  */
1529 static void sky2_rx_start(struct sky2_port *sky2)
1530 {
1531         struct sky2_hw *hw = sky2->hw;
1532         struct rx_ring_info *re;
1533         unsigned rxq = rxqaddr[sky2->port];
1534         unsigned i, thresh;
1535
1536         sky2->rx_put = sky2->rx_next = 0;
1537         sky2_qset(hw, rxq);
1538
1539         /* On PCI express lowering the watermark gives better performance */
1540         if (pci_is_pcie(hw->pdev))
1541                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1542
1543         /* These chips have no ram buffer?
1544          * MAC Rx RAM Read is controlled by hardware */
1545         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1546             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1547                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1548
1549         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1550
1551         if (!(hw->flags & SKY2_HW_NEW_LE))
1552                 rx_set_checksum(sky2);
1553
1554         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1555                 rx_set_rss(sky2->netdev, sky2->netdev->features);
1556
1557         /* submit Rx ring */
1558         for (i = 0; i < sky2->rx_pending; i++) {
1559                 re = sky2->rx_ring + i;
1560                 sky2_rx_submit(sky2, re);
1561         }
1562
1563         /*
1564          * The receiver hangs if it receives frames larger than the
1565          * packet buffer. As a workaround, truncate oversize frames, but
1566          * the register is limited to 9 bits, so if you do frames > 2052
1567          * you better get the MTU right!
1568          */
1569         thresh = sky2_get_rx_threshold(sky2);
1570         if (thresh > 0x1ff)
1571                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1572         else {
1573                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1574                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1575         }
1576
1577         /* Tell chip about available buffers */
1578         sky2_rx_update(sky2, rxq);
1579
1580         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1581             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1582                 /*
1583                  * Disable flushing of non ASF packets;
1584                  * must be done after initializing the BMUs;
1585                  * drivers without ASF support should do this too, otherwise
1586                  * it may happen that they cannot run on ASF devices;
1587                  * remember that the MAC FIFO isn't reset during initialization.
1588                  */
1589                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1590         }
1591
1592         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1593                 /* Enable RX Home Address & Routing Header checksum fix */
1594                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1595                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1596
1597                 /* Enable TX Home Address & Routing Header checksum fix */
1598                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1599                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1600         }
1601 }
1602
1603 static int sky2_alloc_buffers(struct sky2_port *sky2)
1604 {
1605         struct sky2_hw *hw = sky2->hw;
1606
1607         /* must be power of 2 */
1608         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1609                                            sky2->tx_ring_size *
1610                                            sizeof(struct sky2_tx_le),
1611                                            &sky2->tx_le_map);
1612         if (!sky2->tx_le)
1613                 goto nomem;
1614
1615         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1616                                 GFP_KERNEL);
1617         if (!sky2->tx_ring)
1618                 goto nomem;
1619
1620         sky2->rx_le = pci_zalloc_consistent(hw->pdev, RX_LE_BYTES,
1621                                             &sky2->rx_le_map);
1622         if (!sky2->rx_le)
1623                 goto nomem;
1624
1625         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1626                                 GFP_KERNEL);
1627         if (!sky2->rx_ring)
1628                 goto nomem;
1629
1630         return sky2_alloc_rx_skbs(sky2);
1631 nomem:
1632         return -ENOMEM;
1633 }
1634
1635 static void sky2_free_buffers(struct sky2_port *sky2)
1636 {
1637         struct sky2_hw *hw = sky2->hw;
1638
1639         sky2_rx_clean(sky2);
1640
1641         if (sky2->rx_le) {
1642                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1643                                     sky2->rx_le, sky2->rx_le_map);
1644                 sky2->rx_le = NULL;
1645         }
1646         if (sky2->tx_le) {
1647                 pci_free_consistent(hw->pdev,
1648                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1649                                     sky2->tx_le, sky2->tx_le_map);
1650                 sky2->tx_le = NULL;
1651         }
1652         kfree(sky2->tx_ring);
1653         kfree(sky2->rx_ring);
1654
1655         sky2->tx_ring = NULL;
1656         sky2->rx_ring = NULL;
1657 }
1658
1659 static void sky2_hw_up(struct sky2_port *sky2)
1660 {
1661         struct sky2_hw *hw = sky2->hw;
1662         unsigned port = sky2->port;
1663         u32 ramsize;
1664         int cap;
1665         struct net_device *otherdev = hw->dev[sky2->port^1];
1666
1667         tx_init(sky2);
1668
1669         /*
1670          * On dual port PCI-X card, there is an problem where status
1671          * can be received out of order due to split transactions
1672          */
1673         if (otherdev && netif_running(otherdev) &&
1674             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1675                 u16 cmd;
1676
1677                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1678                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1679                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1680         }
1681
1682         sky2_mac_init(hw, port);
1683
1684         /* Register is number of 4K blocks on internal RAM buffer. */
1685         ramsize = sky2_read8(hw, B2_E_0) * 4;
1686         if (ramsize > 0) {
1687                 u32 rxspace;
1688
1689                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1690                 if (ramsize < 16)
1691                         rxspace = ramsize / 2;
1692                 else
1693                         rxspace = 8 + (2*(ramsize - 16))/3;
1694
1695                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1696                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1697
1698                 /* Make sure SyncQ is disabled */
1699                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1700                             RB_RST_SET);
1701         }
1702
1703         sky2_qset(hw, txqaddr[port]);
1704
1705         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1706         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1707                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1708
1709         /* Set almost empty threshold */
1710         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1711             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1712                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1713
1714         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1715                            sky2->tx_ring_size - 1);
1716
1717         sky2_vlan_mode(sky2->netdev, sky2->netdev->features);
1718         netdev_update_features(sky2->netdev);
1719
1720         sky2_rx_start(sky2);
1721 }
1722
1723 /* Setup device IRQ and enable napi to process */
1724 static int sky2_setup_irq(struct sky2_hw *hw, const char *name)
1725 {
1726         struct pci_dev *pdev = hw->pdev;
1727         int err;
1728
1729         err = request_irq(pdev->irq, sky2_intr,
1730                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
1731                           name, hw);
1732         if (err)
1733                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
1734         else {
1735                 hw->flags |= SKY2_HW_IRQ_SETUP;
1736
1737                 napi_enable(&hw->napi);
1738                 sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
1739                 sky2_read32(hw, B0_IMSK);
1740         }
1741
1742         return err;
1743 }
1744
1745
1746 /* Bring up network interface. */
1747 static int sky2_open(struct net_device *dev)
1748 {
1749         struct sky2_port *sky2 = netdev_priv(dev);
1750         struct sky2_hw *hw = sky2->hw;
1751         unsigned port = sky2->port;
1752         u32 imask;
1753         int err;
1754
1755         netif_carrier_off(dev);
1756
1757         err = sky2_alloc_buffers(sky2);
1758         if (err)
1759                 goto err_out;
1760
1761         /* With single port, IRQ is setup when device is brought up */
1762         if (hw->ports == 1 && (err = sky2_setup_irq(hw, dev->name)))
1763                 goto err_out;
1764
1765         sky2_hw_up(sky2);
1766
1767         /* Enable interrupts from phy/mac for port */
1768         imask = sky2_read32(hw, B0_IMSK);
1769
1770         if (hw->chip_id == CHIP_ID_YUKON_OPT ||
1771             hw->chip_id == CHIP_ID_YUKON_PRM ||
1772             hw->chip_id == CHIP_ID_YUKON_OP_2)
1773                 imask |= Y2_IS_PHY_QLNK;        /* enable PHY Quick Link */
1774
1775         imask |= portirq_msk[port];
1776         sky2_write32(hw, B0_IMSK, imask);
1777         sky2_read32(hw, B0_IMSK);
1778
1779         netif_info(sky2, ifup, dev, "enabling interface\n");
1780
1781         return 0;
1782
1783 err_out:
1784         sky2_free_buffers(sky2);
1785         return err;
1786 }
1787
1788 /* Modular subtraction in ring */
1789 static inline int tx_inuse(const struct sky2_port *sky2)
1790 {
1791         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1792 }
1793
1794 /* Number of list elements available for next tx */
1795 static inline int tx_avail(const struct sky2_port *sky2)
1796 {
1797         return sky2->tx_pending - tx_inuse(sky2);
1798 }
1799
1800 /* Estimate of number of transmit list elements required */
1801 static unsigned tx_le_req(const struct sk_buff *skb)
1802 {
1803         unsigned count;
1804
1805         count = (skb_shinfo(skb)->nr_frags + 1)
1806                 * (sizeof(dma_addr_t) / sizeof(u32));
1807
1808         if (skb_is_gso(skb))
1809                 ++count;
1810         else if (sizeof(dma_addr_t) == sizeof(u32))
1811                 ++count;        /* possible vlan */
1812
1813         if (skb->ip_summed == CHECKSUM_PARTIAL)
1814                 ++count;
1815
1816         return count;
1817 }
1818
1819 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1820 {
1821         if (re->flags & TX_MAP_SINGLE)
1822                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1823                                  dma_unmap_len(re, maplen),
1824                                  PCI_DMA_TODEVICE);
1825         else if (re->flags & TX_MAP_PAGE)
1826                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1827                                dma_unmap_len(re, maplen),
1828                                PCI_DMA_TODEVICE);
1829         re->flags = 0;
1830 }
1831
1832 /*
1833  * Put one packet in ring for transmit.
1834  * A single packet can generate multiple list elements, and
1835  * the number of ring elements will probably be less than the number
1836  * of list elements used.
1837  */
1838 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1839                                    struct net_device *dev)
1840 {
1841         struct sky2_port *sky2 = netdev_priv(dev);
1842         struct sky2_hw *hw = sky2->hw;
1843         struct sky2_tx_le *le = NULL;
1844         struct tx_ring_info *re;
1845         unsigned i, len;
1846         dma_addr_t mapping;
1847         u32 upper;
1848         u16 slot;
1849         u16 mss;
1850         u8 ctrl;
1851
1852         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1853                 return NETDEV_TX_BUSY;
1854
1855         len = skb_headlen(skb);
1856         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1857
1858         if (pci_dma_mapping_error(hw->pdev, mapping))
1859                 goto mapping_error;
1860
1861         slot = sky2->tx_prod;
1862         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1863                      "tx queued, slot %u, len %d\n", slot, skb->len);
1864
1865         /* Send high bits if needed */
1866         upper = upper_32_bits(mapping);
1867         if (upper != sky2->tx_last_upper) {
1868                 le = get_tx_le(sky2, &slot);
1869                 le->addr = cpu_to_le32(upper);
1870                 sky2->tx_last_upper = upper;
1871                 le->opcode = OP_ADDR64 | HW_OWNER;
1872         }
1873
1874         /* Check for TCP Segmentation Offload */
1875         mss = skb_shinfo(skb)->gso_size;
1876         if (mss != 0) {
1877
1878                 if (!(hw->flags & SKY2_HW_NEW_LE))
1879                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1880
1881                 if (mss != sky2->tx_last_mss) {
1882                         le = get_tx_le(sky2, &slot);
1883                         le->addr = cpu_to_le32(mss);
1884
1885                         if (hw->flags & SKY2_HW_NEW_LE)
1886                                 le->opcode = OP_MSS | HW_OWNER;
1887                         else
1888                                 le->opcode = OP_LRGLEN | HW_OWNER;
1889                         sky2->tx_last_mss = mss;
1890                 }
1891         }
1892
1893         ctrl = 0;
1894
1895         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1896         if (vlan_tx_tag_present(skb)) {
1897                 if (!le) {
1898                         le = get_tx_le(sky2, &slot);
1899                         le->addr = 0;
1900                         le->opcode = OP_VLAN|HW_OWNER;
1901                 } else
1902                         le->opcode |= OP_VLAN;
1903                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1904                 ctrl |= INS_VLAN;
1905         }
1906
1907         /* Handle TCP checksum offload */
1908         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1909                 /* On Yukon EX (some versions) encoding change. */
1910                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1911                         ctrl |= CALSUM; /* auto checksum */
1912                 else {
1913                         const unsigned offset = skb_transport_offset(skb);
1914                         u32 tcpsum;
1915
1916                         tcpsum = offset << 16;                  /* sum start */
1917                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1918
1919                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1920                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1921                                 ctrl |= UDPTCP;
1922
1923                         if (tcpsum != sky2->tx_tcpsum) {
1924                                 sky2->tx_tcpsum = tcpsum;
1925
1926                                 le = get_tx_le(sky2, &slot);
1927                                 le->addr = cpu_to_le32(tcpsum);
1928                                 le->length = 0; /* initial checksum value */
1929                                 le->ctrl = 1;   /* one packet */
1930                                 le->opcode = OP_TCPLISW | HW_OWNER;
1931                         }
1932                 }
1933         }
1934
1935         re = sky2->tx_ring + slot;
1936         re->flags = TX_MAP_SINGLE;
1937         dma_unmap_addr_set(re, mapaddr, mapping);
1938         dma_unmap_len_set(re, maplen, len);
1939
1940         le = get_tx_le(sky2, &slot);
1941         le->addr = cpu_to_le32(lower_32_bits(mapping));
1942         le->length = cpu_to_le16(len);
1943         le->ctrl = ctrl;
1944         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1945
1946
1947         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1948                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1949
1950                 mapping = skb_frag_dma_map(&hw->pdev->dev, frag, 0,
1951                                            skb_frag_size(frag), DMA_TO_DEVICE);
1952
1953                 if (dma_mapping_error(&hw->pdev->dev, mapping))
1954                         goto mapping_unwind;
1955
1956                 upper = upper_32_bits(mapping);
1957                 if (upper != sky2->tx_last_upper) {
1958                         le = get_tx_le(sky2, &slot);
1959                         le->addr = cpu_to_le32(upper);
1960                         sky2->tx_last_upper = upper;
1961                         le->opcode = OP_ADDR64 | HW_OWNER;
1962                 }
1963
1964                 re = sky2->tx_ring + slot;
1965                 re->flags = TX_MAP_PAGE;
1966                 dma_unmap_addr_set(re, mapaddr, mapping);
1967                 dma_unmap_len_set(re, maplen, skb_frag_size(frag));
1968
1969                 le = get_tx_le(sky2, &slot);
1970                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1971                 le->length = cpu_to_le16(skb_frag_size(frag));
1972                 le->ctrl = ctrl;
1973                 le->opcode = OP_BUFFER | HW_OWNER;
1974         }
1975
1976         re->skb = skb;
1977         le->ctrl |= EOP;
1978
1979         sky2->tx_prod = slot;
1980
1981         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1982                 netif_stop_queue(dev);
1983
1984         netdev_sent_queue(dev, skb->len);
1985         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1986
1987         return NETDEV_TX_OK;
1988
1989 mapping_unwind:
1990         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1991                 re = sky2->tx_ring + i;
1992
1993                 sky2_tx_unmap(hw->pdev, re);
1994         }
1995
1996 mapping_error:
1997         if (net_ratelimit())
1998                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1999         dev_kfree_skb_any(skb);
2000         return NETDEV_TX_OK;
2001 }
2002
2003 /*
2004  * Free ring elements from starting at tx_cons until "done"
2005  *
2006  * NB:
2007  *  1. The hardware will tell us about partial completion of multi-part
2008  *     buffers so make sure not to free skb to early.
2009  *  2. This may run in parallel start_xmit because the it only
2010  *     looks at the tail of the queue of FIFO (tx_cons), not
2011  *     the head (tx_prod)
2012  */
2013 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
2014 {
2015         struct net_device *dev = sky2->netdev;
2016         u16 idx;
2017         unsigned int bytes_compl = 0, pkts_compl = 0;
2018
2019         BUG_ON(done >= sky2->tx_ring_size);
2020
2021         for (idx = sky2->tx_cons; idx != done;
2022              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
2023                 struct tx_ring_info *re = sky2->tx_ring + idx;
2024                 struct sk_buff *skb = re->skb;
2025
2026                 sky2_tx_unmap(sky2->hw->pdev, re);
2027
2028                 if (skb) {
2029                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
2030                                      "tx done %u\n", idx);
2031
2032                         pkts_compl++;
2033                         bytes_compl += skb->len;
2034
2035                         re->skb = NULL;
2036                         dev_kfree_skb_any(skb);
2037
2038                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
2039                 }
2040         }
2041
2042         sky2->tx_cons = idx;
2043         smp_mb();
2044
2045         netdev_completed_queue(dev, pkts_compl, bytes_compl);
2046
2047         u64_stats_update_begin(&sky2->tx_stats.syncp);
2048         sky2->tx_stats.packets += pkts_compl;
2049         sky2->tx_stats.bytes += bytes_compl;
2050         u64_stats_update_end(&sky2->tx_stats.syncp);
2051 }
2052
2053 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
2054 {
2055         /* Disable Force Sync bit and Enable Alloc bit */
2056         sky2_write8(hw, SK_REG(port, TXA_CTRL),
2057                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2058
2059         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2060         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2061         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2062
2063         /* Reset the PCI FIFO of the async Tx queue */
2064         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
2065                      BMU_RST_SET | BMU_FIFO_RST);
2066
2067         /* Reset the Tx prefetch units */
2068         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
2069                      PREF_UNIT_RST_SET);
2070
2071         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2072         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2073
2074         sky2_read32(hw, B0_CTST);
2075 }
2076
2077 static void sky2_hw_down(struct sky2_port *sky2)
2078 {
2079         struct sky2_hw *hw = sky2->hw;
2080         unsigned port = sky2->port;
2081         u16 ctrl;
2082
2083         /* Force flow control off */
2084         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2085
2086         /* Stop transmitter */
2087         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
2088         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
2089
2090         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2091                      RB_RST_SET | RB_DIS_OP_MD);
2092
2093         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2094         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
2095         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2096
2097         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2098
2099         /* Workaround shared GMAC reset */
2100         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
2101               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
2102                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2103
2104         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2105
2106         /* Force any delayed status interrupt and NAPI */
2107         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
2108         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
2109         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
2110         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
2111
2112         sky2_rx_stop(sky2);
2113
2114         spin_lock_bh(&sky2->phy_lock);
2115         sky2_phy_power_down(hw, port);
2116         spin_unlock_bh(&sky2->phy_lock);
2117
2118         sky2_tx_reset(hw, port);
2119
2120         /* Free any pending frames stuck in HW queue */
2121         sky2_tx_complete(sky2, sky2->tx_prod);
2122 }
2123
2124 /* Network shutdown */
2125 static int sky2_close(struct net_device *dev)
2126 {
2127         struct sky2_port *sky2 = netdev_priv(dev);
2128         struct sky2_hw *hw = sky2->hw;
2129
2130         /* Never really got started! */
2131         if (!sky2->tx_le)
2132                 return 0;
2133
2134         netif_info(sky2, ifdown, dev, "disabling interface\n");
2135
2136         if (hw->ports == 1) {
2137                 sky2_write32(hw, B0_IMSK, 0);
2138                 sky2_read32(hw, B0_IMSK);
2139
2140                 napi_disable(&hw->napi);
2141                 free_irq(hw->pdev->irq, hw);
2142                 hw->flags &= ~SKY2_HW_IRQ_SETUP;
2143         } else {
2144                 u32 imask;
2145
2146                 /* Disable port IRQ */
2147                 imask  = sky2_read32(hw, B0_IMSK);
2148                 imask &= ~portirq_msk[sky2->port];
2149                 sky2_write32(hw, B0_IMSK, imask);
2150                 sky2_read32(hw, B0_IMSK);
2151
2152                 synchronize_irq(hw->pdev->irq);
2153                 napi_synchronize(&hw->napi);
2154         }
2155
2156         sky2_hw_down(sky2);
2157
2158         sky2_free_buffers(sky2);
2159
2160         return 0;
2161 }
2162
2163 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2164 {
2165         if (hw->flags & SKY2_HW_FIBRE_PHY)
2166                 return SPEED_1000;
2167
2168         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2169                 if (aux & PHY_M_PS_SPEED_100)
2170                         return SPEED_100;
2171                 else
2172                         return SPEED_10;
2173         }
2174
2175         switch (aux & PHY_M_PS_SPEED_MSK) {
2176         case PHY_M_PS_SPEED_1000:
2177                 return SPEED_1000;
2178         case PHY_M_PS_SPEED_100:
2179                 return SPEED_100;
2180         default:
2181                 return SPEED_10;
2182         }
2183 }
2184
2185 static void sky2_link_up(struct sky2_port *sky2)
2186 {
2187         struct sky2_hw *hw = sky2->hw;
2188         unsigned port = sky2->port;
2189         static const char *fc_name[] = {
2190                 [FC_NONE]       = "none",
2191                 [FC_TX]         = "tx",
2192                 [FC_RX]         = "rx",
2193                 [FC_BOTH]       = "both",
2194         };
2195
2196         sky2_set_ipg(sky2);
2197
2198         sky2_enable_rx_tx(sky2);
2199
2200         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2201
2202         netif_carrier_on(sky2->netdev);
2203
2204         mod_timer(&hw->watchdog_timer, jiffies + 1);
2205
2206         /* Turn on link LED */
2207         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2208                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2209
2210         netif_info(sky2, link, sky2->netdev,
2211                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2212                    sky2->speed,
2213                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2214                    fc_name[sky2->flow_status]);
2215 }
2216
2217 static void sky2_link_down(struct sky2_port *sky2)
2218 {
2219         struct sky2_hw *hw = sky2->hw;
2220         unsigned port = sky2->port;
2221         u16 reg;
2222
2223         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2224
2225         reg = gma_read16(hw, port, GM_GP_CTRL);
2226         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2227         gma_write16(hw, port, GM_GP_CTRL, reg);
2228
2229         netif_carrier_off(sky2->netdev);
2230
2231         /* Turn off link LED */
2232         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2233
2234         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2235
2236         sky2_phy_init(hw, port);
2237 }
2238
2239 static enum flow_control sky2_flow(int rx, int tx)
2240 {
2241         if (rx)
2242                 return tx ? FC_BOTH : FC_RX;
2243         else
2244                 return tx ? FC_TX : FC_NONE;
2245 }
2246
2247 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2248 {
2249         struct sky2_hw *hw = sky2->hw;
2250         unsigned port = sky2->port;
2251         u16 advert, lpa;
2252
2253         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2254         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2255         if (lpa & PHY_M_AN_RF) {
2256                 netdev_err(sky2->netdev, "remote fault\n");
2257                 return -1;
2258         }
2259
2260         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2261                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2262                 return -1;
2263         }
2264
2265         sky2->speed = sky2_phy_speed(hw, aux);
2266         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2267
2268         /* Since the pause result bits seem to in different positions on
2269          * different chips. look at registers.
2270          */
2271         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2272                 /* Shift for bits in fiber PHY */
2273                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2274                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2275
2276                 if (advert & ADVERTISE_1000XPAUSE)
2277                         advert |= ADVERTISE_PAUSE_CAP;
2278                 if (advert & ADVERTISE_1000XPSE_ASYM)
2279                         advert |= ADVERTISE_PAUSE_ASYM;
2280                 if (lpa & LPA_1000XPAUSE)
2281                         lpa |= LPA_PAUSE_CAP;
2282                 if (lpa & LPA_1000XPAUSE_ASYM)
2283                         lpa |= LPA_PAUSE_ASYM;
2284         }
2285
2286         sky2->flow_status = FC_NONE;
2287         if (advert & ADVERTISE_PAUSE_CAP) {
2288                 if (lpa & LPA_PAUSE_CAP)
2289                         sky2->flow_status = FC_BOTH;
2290                 else if (advert & ADVERTISE_PAUSE_ASYM)
2291                         sky2->flow_status = FC_RX;
2292         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2293                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2294                         sky2->flow_status = FC_TX;
2295         }
2296
2297         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2298             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2299                 sky2->flow_status = FC_NONE;
2300
2301         if (sky2->flow_status & FC_TX)
2302                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2303         else
2304                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2305
2306         return 0;
2307 }
2308
2309 /* Interrupt from PHY */
2310 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2311 {
2312         struct net_device *dev = hw->dev[port];
2313         struct sky2_port *sky2 = netdev_priv(dev);
2314         u16 istatus, phystat;
2315
2316         if (!netif_running(dev))
2317                 return;
2318
2319         spin_lock(&sky2->phy_lock);
2320         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2321         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2322
2323         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2324                    istatus, phystat);
2325
2326         if (istatus & PHY_M_IS_AN_COMPL) {
2327                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2328                     !netif_carrier_ok(dev))
2329                         sky2_link_up(sky2);
2330                 goto out;
2331         }
2332
2333         if (istatus & PHY_M_IS_LSP_CHANGE)
2334                 sky2->speed = sky2_phy_speed(hw, phystat);
2335
2336         if (istatus & PHY_M_IS_DUP_CHANGE)
2337                 sky2->duplex =
2338                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2339
2340         if (istatus & PHY_M_IS_LST_CHANGE) {
2341                 if (phystat & PHY_M_PS_LINK_UP)
2342                         sky2_link_up(sky2);
2343                 else
2344                         sky2_link_down(sky2);
2345         }
2346 out:
2347         spin_unlock(&sky2->phy_lock);
2348 }
2349
2350 /* Special quick link interrupt (Yukon-2 Optima only) */
2351 static void sky2_qlink_intr(struct sky2_hw *hw)
2352 {
2353         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2354         u32 imask;
2355         u16 phy;
2356
2357         /* disable irq */
2358         imask = sky2_read32(hw, B0_IMSK);
2359         imask &= ~Y2_IS_PHY_QLNK;
2360         sky2_write32(hw, B0_IMSK, imask);
2361
2362         /* reset PHY Link Detect */
2363         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2364         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2365         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2366         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2367
2368         sky2_link_up(sky2);
2369 }
2370
2371 /* Transmit timeout is only called if we are running, carrier is up
2372  * and tx queue is full (stopped).
2373  */
2374 static void sky2_tx_timeout(struct net_device *dev)
2375 {
2376         struct sky2_port *sky2 = netdev_priv(dev);
2377         struct sky2_hw *hw = sky2->hw;
2378
2379         netif_err(sky2, timer, dev, "tx timeout\n");
2380
2381         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2382                       sky2->tx_cons, sky2->tx_prod,
2383                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2384                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2385
2386         /* can't restart safely under softirq */
2387         schedule_work(&hw->restart_work);
2388 }
2389
2390 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2391 {
2392         struct sky2_port *sky2 = netdev_priv(dev);
2393         struct sky2_hw *hw = sky2->hw;
2394         unsigned port = sky2->port;
2395         int err;
2396         u16 ctl, mode;
2397         u32 imask;
2398
2399         /* MTU size outside the spec */
2400         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2401                 return -EINVAL;
2402
2403         /* MTU > 1500 on yukon FE and FE+ not allowed */
2404         if (new_mtu > ETH_DATA_LEN &&
2405             (hw->chip_id == CHIP_ID_YUKON_FE ||
2406              hw->chip_id == CHIP_ID_YUKON_FE_P))
2407                 return -EINVAL;
2408
2409         if (!netif_running(dev)) {
2410                 dev->mtu = new_mtu;
2411                 netdev_update_features(dev);
2412                 return 0;
2413         }
2414
2415         imask = sky2_read32(hw, B0_IMSK);
2416         sky2_write32(hw, B0_IMSK, 0);
2417
2418         dev->trans_start = jiffies;     /* prevent tx timeout */
2419         napi_disable(&hw->napi);
2420         netif_tx_disable(dev);
2421
2422         synchronize_irq(hw->pdev->irq);
2423
2424         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2425                 sky2_set_tx_stfwd(hw, port);
2426
2427         ctl = gma_read16(hw, port, GM_GP_CTRL);
2428         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2429         sky2_rx_stop(sky2);
2430         sky2_rx_clean(sky2);
2431
2432         dev->mtu = new_mtu;
2433         netdev_update_features(dev);
2434
2435         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) | GM_SMOD_VLAN_ENA;
2436         if (sky2->speed > SPEED_100)
2437                 mode |= IPG_DATA_VAL(IPG_DATA_DEF_1000);
2438         else
2439                 mode |= IPG_DATA_VAL(IPG_DATA_DEF_10_100);
2440
2441         if (dev->mtu > ETH_DATA_LEN)
2442                 mode |= GM_SMOD_JUMBO_ENA;
2443
2444         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2445
2446         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2447
2448         err = sky2_alloc_rx_skbs(sky2);
2449         if (!err)
2450                 sky2_rx_start(sky2);
2451         else
2452                 sky2_rx_clean(sky2);
2453         sky2_write32(hw, B0_IMSK, imask);
2454
2455         sky2_read32(hw, B0_Y2_SP_LISR);
2456         napi_enable(&hw->napi);
2457
2458         if (err)
2459                 dev_close(dev);
2460         else {
2461                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2462
2463                 netif_wake_queue(dev);
2464         }
2465
2466         return err;
2467 }
2468
2469 static inline bool needs_copy(const struct rx_ring_info *re,
2470                               unsigned length)
2471 {
2472 #ifndef CONFIG_HAVE_EFFICIENT_UNALIGNED_ACCESS
2473         /* Some architectures need the IP header to be aligned */
2474         if (!IS_ALIGNED(re->data_addr + ETH_HLEN, sizeof(u32)))
2475                 return true;
2476 #endif
2477         return length < copybreak;
2478 }
2479
2480 /* For small just reuse existing skb for next receive */
2481 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2482                                     const struct rx_ring_info *re,
2483                                     unsigned length)
2484 {
2485         struct sk_buff *skb;
2486
2487         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2488         if (likely(skb)) {
2489                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2490                                             length, PCI_DMA_FROMDEVICE);
2491                 skb_copy_from_linear_data(re->skb, skb->data, length);
2492                 skb->ip_summed = re->skb->ip_summed;
2493                 skb->csum = re->skb->csum;
2494                 skb_copy_hash(skb, re->skb);
2495                 skb->vlan_proto = re->skb->vlan_proto;
2496                 skb->vlan_tci = re->skb->vlan_tci;
2497
2498                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2499                                                length, PCI_DMA_FROMDEVICE);
2500                 re->skb->vlan_proto = 0;
2501                 re->skb->vlan_tci = 0;
2502                 skb_clear_hash(re->skb);
2503                 re->skb->ip_summed = CHECKSUM_NONE;
2504                 skb_put(skb, length);
2505         }
2506         return skb;
2507 }
2508
2509 /* Adjust length of skb with fragments to match received data */
2510 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2511                           unsigned int length)
2512 {
2513         int i, num_frags;
2514         unsigned int size;
2515
2516         /* put header into skb */
2517         size = min(length, hdr_space);
2518         skb->tail += size;
2519         skb->len += size;
2520         length -= size;
2521
2522         num_frags = skb_shinfo(skb)->nr_frags;
2523         for (i = 0; i < num_frags; i++) {
2524                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2525
2526                 if (length == 0) {
2527                         /* don't need this page */
2528                         __skb_frag_unref(frag);
2529                         --skb_shinfo(skb)->nr_frags;
2530                 } else {
2531                         size = min(length, (unsigned) PAGE_SIZE);
2532
2533                         skb_frag_size_set(frag, size);
2534                         skb->data_len += size;
2535                         skb->truesize += PAGE_SIZE;
2536                         skb->len += size;
2537                         length -= size;
2538                 }
2539         }
2540 }
2541
2542 /* Normal packet - take skb from ring element and put in a new one  */
2543 static struct sk_buff *receive_new(struct sky2_port *sky2,
2544                                    struct rx_ring_info *re,
2545                                    unsigned int length)
2546 {
2547         struct sk_buff *skb;
2548         struct rx_ring_info nre;
2549         unsigned hdr_space = sky2->rx_data_size;
2550
2551         nre.skb = sky2_rx_alloc(sky2, GFP_ATOMIC);
2552         if (unlikely(!nre.skb))
2553                 goto nobuf;
2554
2555         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2556                 goto nomap;
2557
2558         skb = re->skb;
2559         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2560         prefetch(skb->data);
2561         *re = nre;
2562
2563         if (skb_shinfo(skb)->nr_frags)
2564                 skb_put_frags(skb, hdr_space, length);
2565         else
2566                 skb_put(skb, length);
2567         return skb;
2568
2569 nomap:
2570         dev_kfree_skb(nre.skb);
2571 nobuf:
2572         return NULL;
2573 }
2574
2575 /*
2576  * Receive one packet.
2577  * For larger packets, get new buffer.
2578  */
2579 static struct sk_buff *sky2_receive(struct net_device *dev,
2580                                     u16 length, u32 status)
2581 {
2582         struct sky2_port *sky2 = netdev_priv(dev);
2583         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2584         struct sk_buff *skb = NULL;
2585         u16 count = (status & GMR_FS_LEN) >> 16;
2586
2587         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2588                      "rx slot %u status 0x%x len %d\n",
2589                      sky2->rx_next, status, length);
2590
2591         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2592         prefetch(sky2->rx_ring + sky2->rx_next);
2593
2594         if (vlan_tx_tag_present(re->skb))
2595                 count -= VLAN_HLEN;     /* Account for vlan tag */
2596
2597         /* This chip has hardware problems that generates bogus status.
2598          * So do only marginal checking and expect higher level protocols
2599          * to handle crap frames.
2600          */
2601         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2602             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2603             length != count)
2604                 goto okay;
2605
2606         if (status & GMR_FS_ANY_ERR)
2607                 goto error;
2608
2609         if (!(status & GMR_FS_RX_OK))
2610                 goto resubmit;
2611
2612         /* if length reported by DMA does not match PHY, packet was truncated */
2613         if (length != count)
2614                 goto error;
2615
2616 okay:
2617         if (needs_copy(re, length))
2618                 skb = receive_copy(sky2, re, length);
2619         else
2620                 skb = receive_new(sky2, re, length);
2621
2622         dev->stats.rx_dropped += (skb == NULL);
2623
2624 resubmit:
2625         sky2_rx_submit(sky2, re);
2626
2627         return skb;
2628
2629 error:
2630         ++dev->stats.rx_errors;
2631
2632         if (net_ratelimit())
2633                 netif_info(sky2, rx_err, dev,
2634                            "rx error, status 0x%x length %d\n", status, length);
2635
2636         goto resubmit;
2637 }
2638
2639 /* Transmit complete */
2640 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2641 {
2642         struct sky2_port *sky2 = netdev_priv(dev);
2643
2644         if (netif_running(dev)) {
2645                 sky2_tx_complete(sky2, last);
2646
2647                 /* Wake unless it's detached, and called e.g. from sky2_close() */
2648                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2649                         netif_wake_queue(dev);
2650         }
2651 }
2652
2653 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2654                                struct sk_buff *skb)
2655 {
2656         if (skb->ip_summed == CHECKSUM_NONE)
2657                 netif_receive_skb(skb);
2658         else
2659                 napi_gro_receive(&sky2->hw->napi, skb);
2660 }
2661
2662 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2663                                 unsigned packets, unsigned bytes)
2664 {
2665         struct net_device *dev = hw->dev[port];
2666         struct sky2_port *sky2 = netdev_priv(dev);
2667
2668         if (packets == 0)
2669                 return;
2670
2671         u64_stats_update_begin(&sky2->rx_stats.syncp);
2672         sky2->rx_stats.packets += packets;
2673         sky2->rx_stats.bytes += bytes;
2674         u64_stats_update_end(&sky2->rx_stats.syncp);
2675
2676         dev->last_rx = jiffies;
2677         sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2678 }
2679
2680 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2681 {
2682         /* If this happens then driver assuming wrong format for chip type */
2683         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2684
2685         /* Both checksum counters are programmed to start at
2686          * the same offset, so unless there is a problem they
2687          * should match. This failure is an early indication that
2688          * hardware receive checksumming won't work.
2689          */
2690         if (likely((u16)(status >> 16) == (u16)status)) {
2691                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2692                 skb->ip_summed = CHECKSUM_COMPLETE;
2693                 skb->csum = le16_to_cpu(status);
2694         } else {
2695                 dev_notice(&sky2->hw->pdev->dev,
2696                            "%s: receive checksum problem (status = %#x)\n",
2697                            sky2->netdev->name, status);
2698
2699                 /* Disable checksum offload
2700                  * It will be reenabled on next ndo_set_features, but if it's
2701                  * really broken, will get disabled again
2702                  */
2703                 sky2->netdev->features &= ~NETIF_F_RXCSUM;
2704                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2705                              BMU_DIS_RX_CHKSUM);
2706         }
2707 }
2708
2709 static void sky2_rx_tag(struct sky2_port *sky2, u16 length)
2710 {
2711         struct sk_buff *skb;
2712
2713         skb = sky2->rx_ring[sky2->rx_next].skb;
2714         __vlan_hwaccel_put_tag(skb, htons(ETH_P_8021Q), be16_to_cpu(length));
2715 }
2716
2717 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2718 {
2719         struct sk_buff *skb;
2720
2721         skb = sky2->rx_ring[sky2->rx_next].skb;
2722         skb_set_hash(skb, le32_to_cpu(status), PKT_HASH_TYPE_L3);
2723 }
2724
2725 /* Process status response ring */
2726 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2727 {
2728         int work_done = 0;
2729         unsigned int total_bytes[2] = { 0 };
2730         unsigned int total_packets[2] = { 0 };
2731
2732         if (to_do <= 0)
2733                 return work_done;
2734
2735         rmb();
2736         do {
2737                 struct sky2_port *sky2;
2738                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2739                 unsigned port;
2740                 struct net_device *dev;
2741                 struct sk_buff *skb;
2742                 u32 status;
2743                 u16 length;
2744                 u8 opcode = le->opcode;
2745
2746                 if (!(opcode & HW_OWNER))
2747                         break;
2748
2749                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2750
2751                 port = le->css & CSS_LINK_BIT;
2752                 dev = hw->dev[port];
2753                 sky2 = netdev_priv(dev);
2754                 length = le16_to_cpu(le->length);
2755                 status = le32_to_cpu(le->status);
2756
2757                 le->opcode = 0;
2758                 switch (opcode & ~HW_OWNER) {
2759                 case OP_RXSTAT:
2760                         total_packets[port]++;
2761                         total_bytes[port] += length;
2762
2763                         skb = sky2_receive(dev, length, status);
2764                         if (!skb)
2765                                 break;
2766
2767                         /* This chip reports checksum status differently */
2768                         if (hw->flags & SKY2_HW_NEW_LE) {
2769                                 if ((dev->features & NETIF_F_RXCSUM) &&
2770                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2771                                     (le->css & CSS_TCPUDPCSOK))
2772                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2773                                 else
2774                                         skb->ip_summed = CHECKSUM_NONE;
2775                         }
2776
2777                         skb->protocol = eth_type_trans(skb, dev);
2778                         sky2_skb_rx(sky2, skb);
2779
2780                         /* Stop after net poll weight */
2781                         if (++work_done >= to_do)
2782                                 goto exit_loop;
2783                         break;
2784
2785                 case OP_RXVLAN:
2786                         sky2_rx_tag(sky2, length);
2787                         break;
2788
2789                 case OP_RXCHKSVLAN:
2790                         sky2_rx_tag(sky2, length);
2791                         /* fall through */
2792                 case OP_RXCHKS:
2793                         if (likely(dev->features & NETIF_F_RXCSUM))
2794                                 sky2_rx_checksum(sky2, status);
2795                         break;
2796
2797                 case OP_RSS_HASH:
2798                         sky2_rx_hash(sky2, status);
2799                         break;
2800
2801                 case OP_TXINDEXLE:
2802                         /* TX index reports status for both ports */
2803                         sky2_tx_done(hw->dev[0], status & 0xfff);
2804                         if (hw->dev[1])
2805                                 sky2_tx_done(hw->dev[1],
2806                                      ((status >> 24) & 0xff)
2807                                              | (u16)(length & 0xf) << 8);
2808                         break;
2809
2810                 default:
2811                         if (net_ratelimit())
2812                                 pr_warn("unknown status opcode 0x%x\n", opcode);
2813                 }
2814         } while (hw->st_idx != idx);
2815
2816         /* Fully processed status ring so clear irq */
2817         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2818
2819 exit_loop:
2820         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2821         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2822
2823         return work_done;
2824 }
2825
2826 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2827 {
2828         struct net_device *dev = hw->dev[port];
2829
2830         if (net_ratelimit())
2831                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2832
2833         if (status & Y2_IS_PAR_RD1) {
2834                 if (net_ratelimit())
2835                         netdev_err(dev, "ram data read parity error\n");
2836                 /* Clear IRQ */
2837                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2838         }
2839
2840         if (status & Y2_IS_PAR_WR1) {
2841                 if (net_ratelimit())
2842                         netdev_err(dev, "ram data write parity error\n");
2843
2844                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2845         }
2846
2847         if (status & Y2_IS_PAR_MAC1) {
2848                 if (net_ratelimit())
2849                         netdev_err(dev, "MAC parity error\n");
2850                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2851         }
2852
2853         if (status & Y2_IS_PAR_RX1) {
2854                 if (net_ratelimit())
2855                         netdev_err(dev, "RX parity error\n");
2856                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2857         }
2858
2859         if (status & Y2_IS_TCP_TXA1) {
2860                 if (net_ratelimit())
2861                         netdev_err(dev, "TCP segmentation error\n");
2862                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2863         }
2864 }
2865
2866 static void sky2_hw_intr(struct sky2_hw *hw)
2867 {
2868         struct pci_dev *pdev = hw->pdev;
2869         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2870         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2871
2872         status &= hwmsk;
2873
2874         if (status & Y2_IS_TIST_OV)
2875                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2876
2877         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2878                 u16 pci_err;
2879
2880                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2881                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2882                 if (net_ratelimit())
2883                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2884                                 pci_err);
2885
2886                 sky2_pci_write16(hw, PCI_STATUS,
2887                                       pci_err | PCI_STATUS_ERROR_BITS);
2888                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2889         }
2890
2891         if (status & Y2_IS_PCI_EXP) {
2892                 /* PCI-Express uncorrectable Error occurred */
2893                 u32 err;
2894
2895                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2896                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2897                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2898                              0xfffffffful);
2899                 if (net_ratelimit())
2900                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2901
2902                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2903                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2904         }
2905
2906         if (status & Y2_HWE_L1_MASK)
2907                 sky2_hw_error(hw, 0, status);
2908         status >>= 8;
2909         if (status & Y2_HWE_L1_MASK)
2910                 sky2_hw_error(hw, 1, status);
2911 }
2912
2913 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2914 {
2915         struct net_device *dev = hw->dev[port];
2916         struct sky2_port *sky2 = netdev_priv(dev);
2917         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2918
2919         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2920
2921         if (status & GM_IS_RX_CO_OV)
2922                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2923
2924         if (status & GM_IS_TX_CO_OV)
2925                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2926
2927         if (status & GM_IS_RX_FF_OR) {
2928                 ++dev->stats.rx_fifo_errors;
2929                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2930         }
2931
2932         if (status & GM_IS_TX_FF_UR) {
2933                 ++dev->stats.tx_fifo_errors;
2934                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2935         }
2936 }
2937
2938 /* This should never happen it is a bug. */
2939 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2940 {
2941         struct net_device *dev = hw->dev[port];
2942         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2943
2944         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2945                 dev->name, (unsigned) q, (unsigned) idx,
2946                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2947
2948         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2949 }
2950
2951 static int sky2_rx_hung(struct net_device *dev)
2952 {
2953         struct sky2_port *sky2 = netdev_priv(dev);
2954         struct sky2_hw *hw = sky2->hw;
2955         unsigned port = sky2->port;
2956         unsigned rxq = rxqaddr[port];
2957         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2958         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2959         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2960         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2961
2962         /* If idle and MAC or PCI is stuck */
2963         if (sky2->check.last == dev->last_rx &&
2964             ((mac_rp == sky2->check.mac_rp &&
2965               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2966              /* Check if the PCI RX hang */
2967              (fifo_rp == sky2->check.fifo_rp &&
2968               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2969                 netdev_printk(KERN_DEBUG, dev,
2970                               "hung mac %d:%d fifo %d (%d:%d)\n",
2971                               mac_lev, mac_rp, fifo_lev,
2972                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2973                 return 1;
2974         } else {
2975                 sky2->check.last = dev->last_rx;
2976                 sky2->check.mac_rp = mac_rp;
2977                 sky2->check.mac_lev = mac_lev;
2978                 sky2->check.fifo_rp = fifo_rp;
2979                 sky2->check.fifo_lev = fifo_lev;
2980                 return 0;
2981         }
2982 }
2983
2984 static void sky2_watchdog(unsigned long arg)
2985 {
2986         struct sky2_hw *hw = (struct sky2_hw *) arg;
2987
2988         /* Check for lost IRQ once a second */
2989         if (sky2_read32(hw, B0_ISRC)) {
2990                 napi_schedule(&hw->napi);
2991         } else {
2992                 int i, active = 0;
2993
2994                 for (i = 0; i < hw->ports; i++) {
2995                         struct net_device *dev = hw->dev[i];
2996                         if (!netif_running(dev))
2997                                 continue;
2998                         ++active;
2999
3000                         /* For chips with Rx FIFO, check if stuck */
3001                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
3002                              sky2_rx_hung(dev)) {
3003                                 netdev_info(dev, "receiver hang detected\n");
3004                                 schedule_work(&hw->restart_work);
3005                                 return;
3006                         }
3007                 }
3008
3009                 if (active == 0)
3010                         return;
3011         }
3012
3013         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
3014 }
3015
3016 /* Hardware/software error handling */
3017 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
3018 {
3019         if (net_ratelimit())
3020                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
3021
3022         if (status & Y2_IS_HW_ERR)
3023                 sky2_hw_intr(hw);
3024
3025         if (status & Y2_IS_IRQ_MAC1)
3026                 sky2_mac_intr(hw, 0);
3027
3028         if (status & Y2_IS_IRQ_MAC2)
3029                 sky2_mac_intr(hw, 1);
3030
3031         if (status & Y2_IS_CHK_RX1)
3032                 sky2_le_error(hw, 0, Q_R1);
3033
3034         if (status & Y2_IS_CHK_RX2)
3035                 sky2_le_error(hw, 1, Q_R2);
3036
3037         if (status & Y2_IS_CHK_TXA1)
3038                 sky2_le_error(hw, 0, Q_XA1);
3039
3040         if (status & Y2_IS_CHK_TXA2)
3041                 sky2_le_error(hw, 1, Q_XA2);
3042 }
3043
3044 static int sky2_poll(struct napi_struct *napi, int work_limit)
3045 {
3046         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
3047         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
3048         int work_done = 0;
3049         u16 idx;
3050
3051         if (unlikely(status & Y2_IS_ERROR))
3052                 sky2_err_intr(hw, status);
3053
3054         if (status & Y2_IS_IRQ_PHY1)
3055                 sky2_phy_intr(hw, 0);
3056
3057         if (status & Y2_IS_IRQ_PHY2)
3058                 sky2_phy_intr(hw, 1);
3059
3060         if (status & Y2_IS_PHY_QLNK)
3061                 sky2_qlink_intr(hw);
3062
3063         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
3064                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
3065
3066                 if (work_done >= work_limit)
3067                         goto done;
3068         }
3069
3070         napi_complete(napi);
3071         sky2_read32(hw, B0_Y2_SP_LISR);
3072 done:
3073
3074         return work_done;
3075 }
3076
3077 static irqreturn_t sky2_intr(int irq, void *dev_id)
3078 {
3079         struct sky2_hw *hw = dev_id;
3080         u32 status;
3081
3082         /* Reading this mask interrupts as side effect */
3083         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3084         if (status == 0 || status == ~0) {
3085                 sky2_write32(hw, B0_Y2_SP_ICR, 2);
3086                 return IRQ_NONE;
3087         }
3088
3089         prefetch(&hw->st_le[hw->st_idx]);
3090
3091         napi_schedule(&hw->napi);
3092
3093         return IRQ_HANDLED;
3094 }
3095
3096 #ifdef CONFIG_NET_POLL_CONTROLLER
3097 static void sky2_netpoll(struct net_device *dev)
3098 {
3099         struct sky2_port *sky2 = netdev_priv(dev);
3100
3101         napi_schedule(&sky2->hw->napi);
3102 }
3103 #endif
3104
3105 /* Chip internal frequency for clock calculations */
3106 static u32 sky2_mhz(const struct sky2_hw *hw)
3107 {
3108         switch (hw->chip_id) {
3109         case CHIP_ID_YUKON_EC:
3110         case CHIP_ID_YUKON_EC_U:
3111         case CHIP_ID_YUKON_EX:
3112         case CHIP_ID_YUKON_SUPR:
3113         case CHIP_ID_YUKON_UL_2:
3114         case CHIP_ID_YUKON_OPT:
3115         case CHIP_ID_YUKON_PRM:
3116         case CHIP_ID_YUKON_OP_2:
3117                 return 125;
3118
3119         case CHIP_ID_YUKON_FE:
3120                 return 100;
3121
3122         case CHIP_ID_YUKON_FE_P:
3123                 return 50;
3124
3125         case CHIP_ID_YUKON_XL:
3126                 return 156;
3127
3128         default:
3129                 BUG();
3130         }
3131 }
3132
3133 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
3134 {
3135         return sky2_mhz(hw) * us;
3136 }
3137
3138 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
3139 {
3140         return clk / sky2_mhz(hw);
3141 }
3142
3143
3144 static int sky2_init(struct sky2_hw *hw)
3145 {
3146         u8 t8;
3147
3148         /* Enable all clocks and check for bad PCI access */
3149         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
3150
3151         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3152
3153         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
3154         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
3155
3156         switch (hw->chip_id) {
3157         case CHIP_ID_YUKON_XL:
3158                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
3159                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
3160                         hw->flags |= SKY2_HW_RSS_BROKEN;
3161                 break;
3162
3163         case CHIP_ID_YUKON_EC_U:
3164                 hw->flags = SKY2_HW_GIGABIT
3165                         | SKY2_HW_NEWER_PHY
3166                         | SKY2_HW_ADV_POWER_CTL;
3167                 break;
3168
3169         case CHIP_ID_YUKON_EX:
3170                 hw->flags = SKY2_HW_GIGABIT
3171                         | SKY2_HW_NEWER_PHY
3172                         | SKY2_HW_NEW_LE
3173                         | SKY2_HW_ADV_POWER_CTL
3174                         | SKY2_HW_RSS_CHKSUM;
3175
3176                 /* New transmit checksum */
3177                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3178                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3179                 break;
3180
3181         case CHIP_ID_YUKON_EC:
3182                 /* This rev is really old, and requires untested workarounds */
3183                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3184                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3185                         return -EOPNOTSUPP;
3186                 }
3187                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3188                 break;
3189
3190         case CHIP_ID_YUKON_FE:
3191                 hw->flags = SKY2_HW_RSS_BROKEN;
3192                 break;
3193
3194         case CHIP_ID_YUKON_FE_P:
3195                 hw->flags = SKY2_HW_NEWER_PHY
3196                         | SKY2_HW_NEW_LE
3197                         | SKY2_HW_AUTO_TX_SUM
3198                         | SKY2_HW_ADV_POWER_CTL;
3199
3200                 /* The workaround for status conflicts VLAN tag detection. */
3201                 if (hw->chip_rev == CHIP_REV_YU_FE2_A0)
3202                         hw->flags |= SKY2_HW_VLAN_BROKEN | SKY2_HW_RSS_CHKSUM;
3203                 break;
3204
3205         case CHIP_ID_YUKON_SUPR:
3206                 hw->flags = SKY2_HW_GIGABIT
3207                         | SKY2_HW_NEWER_PHY
3208                         | SKY2_HW_NEW_LE
3209                         | SKY2_HW_AUTO_TX_SUM
3210                         | SKY2_HW_ADV_POWER_CTL;
3211
3212                 if (hw->chip_rev == CHIP_REV_YU_SU_A0)
3213                         hw->flags |= SKY2_HW_RSS_CHKSUM;
3214                 break;
3215
3216         case CHIP_ID_YUKON_UL_2:
3217                 hw->flags = SKY2_HW_GIGABIT
3218                         | SKY2_HW_ADV_POWER_CTL;
3219                 break;
3220
3221         case CHIP_ID_YUKON_OPT:
3222         case CHIP_ID_YUKON_PRM:
3223         case CHIP_ID_YUKON_OP_2:
3224                 hw->flags = SKY2_HW_GIGABIT
3225                         | SKY2_HW_NEW_LE
3226                         | SKY2_HW_ADV_POWER_CTL;
3227                 break;
3228
3229         default:
3230                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3231                         hw->chip_id);
3232                 return -EOPNOTSUPP;
3233         }
3234
3235         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3236         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3237                 hw->flags |= SKY2_HW_FIBRE_PHY;
3238
3239         hw->ports = 1;
3240         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3241         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3242                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3243                         ++hw->ports;
3244         }
3245
3246         if (sky2_read8(hw, B2_E_0))
3247                 hw->flags |= SKY2_HW_RAM_BUFFER;
3248
3249         return 0;
3250 }
3251
3252 static void sky2_reset(struct sky2_hw *hw)
3253 {
3254         struct pci_dev *pdev = hw->pdev;
3255         u16 status;
3256         int i;
3257         u32 hwe_mask = Y2_HWE_ALL_MASK;
3258
3259         /* disable ASF */
3260         if (hw->chip_id == CHIP_ID_YUKON_EX
3261             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3262                 sky2_write32(hw, CPU_WDOG, 0);
3263                 status = sky2_read16(hw, HCU_CCSR);
3264                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3265                             HCU_CCSR_UC_STATE_MSK);
3266                 /*
3267                  * CPU clock divider shouldn't be used because
3268                  * - ASF firmware may malfunction
3269                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3270                  */
3271                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3272                 sky2_write16(hw, HCU_CCSR, status);
3273                 sky2_write32(hw, CPU_WDOG, 0);
3274         } else
3275                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3276         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3277
3278         /* do a SW reset */
3279         sky2_write8(hw, B0_CTST, CS_RST_SET);
3280         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3281
3282         /* allow writes to PCI config */
3283         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3284
3285         /* clear PCI errors, if any */
3286         status = sky2_pci_read16(hw, PCI_STATUS);
3287         status |= PCI_STATUS_ERROR_BITS;
3288         sky2_pci_write16(hw, PCI_STATUS, status);
3289
3290         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3291
3292         if (pci_is_pcie(pdev)) {
3293                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3294                              0xfffffffful);
3295
3296                 /* If error bit is stuck on ignore it */
3297                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3298                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3299                 else
3300                         hwe_mask |= Y2_IS_PCI_EXP;
3301         }
3302
3303         sky2_power_on(hw);
3304         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3305
3306         for (i = 0; i < hw->ports; i++) {
3307                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3308                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3309
3310                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3311                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3312                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3313                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3314                                      | GMC_BYP_RETR_ON);
3315
3316         }
3317
3318         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3319                 /* enable MACSec clock gating */
3320                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3321         }
3322
3323         if (hw->chip_id == CHIP_ID_YUKON_OPT ||
3324             hw->chip_id == CHIP_ID_YUKON_PRM ||
3325             hw->chip_id == CHIP_ID_YUKON_OP_2) {
3326                 u16 reg;
3327
3328                 if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
3329                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3330                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3331
3332                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3333                         reg = 10;
3334
3335                         /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3336                         sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3337                 } else {
3338                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3339                         reg = 3;
3340                 }
3341
3342                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3343                 reg |= PSM_CONFIG_REG4_RST_PHY_LINK_DETECT;
3344
3345                 /* reset PHY Link Detect */
3346                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3347                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3348
3349                 /* check if PSMv2 was running before */
3350                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3351                 if (reg & PCI_EXP_LNKCTL_ASPMC)
3352                         /* restore the PCIe Link Control register */
3353                         sky2_pci_write16(hw, pdev->pcie_cap + PCI_EXP_LNKCTL,
3354                                          reg);
3355
3356                 if (hw->chip_id == CHIP_ID_YUKON_PRM &&
3357                         hw->chip_rev == CHIP_REV_YU_PRM_A0) {
3358                         /* change PHY Interrupt polarity to low active */
3359                         reg = sky2_read16(hw, GPHY_CTRL);
3360                         sky2_write16(hw, GPHY_CTRL, reg | GPC_INTPOL);
3361
3362                         /* adapt HW for low active PHY Interrupt */
3363                         reg = sky2_read16(hw, Y2_CFG_SPC + PCI_LDO_CTRL);
3364                         sky2_write16(hw, Y2_CFG_SPC + PCI_LDO_CTRL, reg | PHY_M_UNDOC1);
3365                 }
3366
3367                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3368
3369                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3370                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3371         }
3372
3373         /* Clear I2C IRQ noise */
3374         sky2_write32(hw, B2_I2C_IRQ, 1);
3375
3376         /* turn off hardware timer (unused) */
3377         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3378         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3379
3380         /* Turn off descriptor polling */
3381         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3382
3383         /* Turn off receive timestamp */
3384         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3385         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3386
3387         /* enable the Tx Arbiters */
3388         for (i = 0; i < hw->ports; i++)
3389                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3390
3391         /* Initialize ram interface */
3392         for (i = 0; i < hw->ports; i++) {
3393                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3394
3395                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3396                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3397                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3398                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3399                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3400                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3401                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3402                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3403                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3404                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3405                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3406                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3407         }
3408
3409         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3410
3411         for (i = 0; i < hw->ports; i++)
3412                 sky2_gmac_reset(hw, i);
3413
3414         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3415         hw->st_idx = 0;
3416
3417         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3418         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3419
3420         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3421         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3422
3423         /* Set the list last index */
3424         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3425
3426         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3427         sky2_write8(hw, STAT_FIFO_WM, 16);
3428
3429         /* set Status-FIFO ISR watermark */
3430         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3431                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3432         else
3433                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3434
3435         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3436         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3437         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3438
3439         /* enable status unit */
3440         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3441
3442         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3443         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3444         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3445 }
3446
3447 /* Take device down (offline).
3448  * Equivalent to doing dev_stop() but this does not
3449  * inform upper layers of the transition.
3450  */
3451 static void sky2_detach(struct net_device *dev)
3452 {
3453         if (netif_running(dev)) {
3454                 netif_tx_lock(dev);
3455                 netif_device_detach(dev);       /* stop txq */
3456                 netif_tx_unlock(dev);
3457                 sky2_close(dev);
3458         }
3459 }
3460
3461 /* Bring device back after doing sky2_detach */
3462 static int sky2_reattach(struct net_device *dev)
3463 {
3464         int err = 0;
3465
3466         if (netif_running(dev)) {
3467                 err = sky2_open(dev);
3468                 if (err) {
3469                         netdev_info(dev, "could not restart %d\n", err);
3470                         dev_close(dev);
3471                 } else {
3472                         netif_device_attach(dev);
3473                         sky2_set_multicast(dev);
3474                 }
3475         }
3476
3477         return err;
3478 }
3479
3480 static void sky2_all_down(struct sky2_hw *hw)
3481 {
3482         int i;
3483
3484         if (hw->flags & SKY2_HW_IRQ_SETUP) {
3485                 sky2_read32(hw, B0_IMSK);
3486                 sky2_write32(hw, B0_IMSK, 0);
3487
3488                 synchronize_irq(hw->pdev->irq);
3489                 napi_disable(&hw->napi);
3490         }
3491
3492         for (i = 0; i < hw->ports; i++) {
3493                 struct net_device *dev = hw->dev[i];
3494                 struct sky2_port *sky2 = netdev_priv(dev);
3495
3496                 if (!netif_running(dev))
3497                         continue;
3498
3499                 netif_carrier_off(dev);
3500                 netif_tx_disable(dev);
3501                 sky2_hw_down(sky2);
3502         }
3503 }
3504
3505 static void sky2_all_up(struct sky2_hw *hw)
3506 {
3507         u32 imask = Y2_IS_BASE;
3508         int i;
3509
3510         for (i = 0; i < hw->ports; i++) {
3511                 struct net_device *dev = hw->dev[i];
3512                 struct sky2_port *sky2 = netdev_priv(dev);
3513
3514                 if (!netif_running(dev))
3515                         continue;
3516
3517                 sky2_hw_up(sky2);
3518                 sky2_set_multicast(dev);
3519                 imask |= portirq_msk[i];
3520                 netif_wake_queue(dev);
3521         }
3522
3523         if (hw->flags & SKY2_HW_IRQ_SETUP) {
3524                 sky2_write32(hw, B0_IMSK, imask);
3525                 sky2_read32(hw, B0_IMSK);
3526                 sky2_read32(hw, B0_Y2_SP_LISR);
3527                 napi_enable(&hw->napi);
3528         }
3529 }
3530
3531 static void sky2_restart(struct work_struct *work)
3532 {
3533         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3534
3535         rtnl_lock();
3536
3537         sky2_all_down(hw);
3538         sky2_reset(hw);
3539         sky2_all_up(hw);
3540
3541         rtnl_unlock();
3542 }
3543
3544 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3545 {
3546         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3547 }
3548
3549 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3550 {
3551         const struct sky2_port *sky2 = netdev_priv(dev);
3552
3553         wol->supported = sky2_wol_supported(sky2->hw);
3554         wol->wolopts = sky2->wol;
3555 }
3556
3557 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3558 {
3559         struct sky2_port *sky2 = netdev_priv(dev);
3560         struct sky2_hw *hw = sky2->hw;
3561         bool enable_wakeup = false;
3562         int i;
3563
3564         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3565             !device_can_wakeup(&hw->pdev->dev))
3566                 return -EOPNOTSUPP;
3567
3568         sky2->wol = wol->wolopts;
3569
3570         for (i = 0; i < hw->ports; i++) {
3571                 struct net_device *dev = hw->dev[i];
3572                 struct sky2_port *sky2 = netdev_priv(dev);
3573
3574                 if (sky2->wol)
3575                         enable_wakeup = true;
3576         }
3577         device_set_wakeup_enable(&hw->pdev->dev, enable_wakeup);
3578
3579         return 0;
3580 }
3581
3582 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3583 {
3584         if (sky2_is_copper(hw)) {
3585                 u32 modes = SUPPORTED_10baseT_Half
3586                         | SUPPORTED_10baseT_Full
3587                         | SUPPORTED_100baseT_Half
3588                         | SUPPORTED_100baseT_Full;
3589
3590                 if (hw->flags & SKY2_HW_GIGABIT)
3591                         modes |= SUPPORTED_1000baseT_Half
3592                                 | SUPPORTED_1000baseT_Full;
3593                 return modes;
3594         } else
3595                 return SUPPORTED_1000baseT_Half
3596                         | SUPPORTED_1000baseT_Full;
3597 }
3598
3599 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3600 {
3601         struct sky2_port *sky2 = netdev_priv(dev);
3602         struct sky2_hw *hw = sky2->hw;
3603
3604         ecmd->transceiver = XCVR_INTERNAL;
3605         ecmd->supported = sky2_supported_modes(hw);
3606         ecmd->phy_address = PHY_ADDR_MARV;
3607         if (sky2_is_copper(hw)) {
3608                 ecmd->port = PORT_TP;
3609                 ethtool_cmd_speed_set(ecmd, sky2->speed);
3610                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_TP;
3611         } else {
3612                 ethtool_cmd_speed_set(ecmd, SPEED_1000);
3613                 ecmd->port = PORT_FIBRE;
3614                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_FIBRE;
3615         }
3616
3617         ecmd->advertising = sky2->advertising;
3618         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3619                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3620         ecmd->duplex = sky2->duplex;
3621         return 0;
3622 }
3623
3624 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3625 {
3626         struct sky2_port *sky2 = netdev_priv(dev);
3627         const struct sky2_hw *hw = sky2->hw;
3628         u32 supported = sky2_supported_modes(hw);
3629
3630         if (ecmd->autoneg == AUTONEG_ENABLE) {
3631                 if (ecmd->advertising & ~supported)
3632                         return -EINVAL;
3633
3634                 if (sky2_is_copper(hw))
3635                         sky2->advertising = ecmd->advertising |
3636                                             ADVERTISED_TP |
3637                                             ADVERTISED_Autoneg;
3638                 else
3639                         sky2->advertising = ecmd->advertising |
3640                                             ADVERTISED_FIBRE |
3641                                             ADVERTISED_Autoneg;
3642
3643                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3644                 sky2->duplex = -1;
3645                 sky2->speed = -1;
3646         } else {
3647                 u32 setting;
3648                 u32 speed = ethtool_cmd_speed(ecmd);
3649
3650                 switch (speed) {
3651                 case SPEED_1000:
3652                         if (ecmd->duplex == DUPLEX_FULL)
3653                                 setting = SUPPORTED_1000baseT_Full;
3654                         else if (ecmd->duplex == DUPLEX_HALF)
3655                                 setting = SUPPORTED_1000baseT_Half;
3656                         else
3657                                 return -EINVAL;
3658                         break;
3659                 case SPEED_100:
3660                         if (ecmd->duplex == DUPLEX_FULL)
3661                                 setting = SUPPORTED_100baseT_Full;
3662                         else if (ecmd->duplex == DUPLEX_HALF)
3663                                 setting = SUPPORTED_100baseT_Half;
3664                         else
3665                                 return -EINVAL;
3666                         break;
3667
3668                 case SPEED_10:
3669                         if (ecmd->duplex == DUPLEX_FULL)
3670                                 setting = SUPPORTED_10baseT_Full;
3671                         else if (ecmd->duplex == DUPLEX_HALF)
3672                                 setting = SUPPORTED_10baseT_Half;
3673                         else
3674                                 return -EINVAL;
3675                         break;
3676                 default:
3677                         return -EINVAL;
3678                 }
3679
3680                 if ((setting & supported) == 0)
3681                         return -EINVAL;
3682
3683                 sky2->speed = speed;
3684                 sky2->duplex = ecmd->duplex;
3685                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3686         }
3687
3688         if (netif_running(dev)) {
3689                 sky2_phy_reinit(sky2);
3690                 sky2_set_multicast(dev);
3691         }
3692
3693         return 0;
3694 }
3695
3696 static void sky2_get_drvinfo(struct net_device *dev,
3697                              struct ethtool_drvinfo *info)
3698 {
3699         struct sky2_port *sky2 = netdev_priv(dev);
3700
3701         strlcpy(info->driver, DRV_NAME, sizeof(info->driver));
3702         strlcpy(info->version, DRV_VERSION, sizeof(info->version));
3703         strlcpy(info->bus_info, pci_name(sky2->hw->pdev),
3704                 sizeof(info->bus_info));
3705 }
3706
3707 static const struct sky2_stat {
3708         char name[ETH_GSTRING_LEN];
3709         u16 offset;
3710 } sky2_stats[] = {
3711         { "tx_bytes",      GM_TXO_OK_HI },
3712         { "rx_bytes",      GM_RXO_OK_HI },
3713         { "tx_broadcast",  GM_TXF_BC_OK },
3714         { "rx_broadcast",  GM_RXF_BC_OK },
3715         { "tx_multicast",  GM_TXF_MC_OK },
3716         { "rx_multicast",  GM_RXF_MC_OK },
3717         { "tx_unicast",    GM_TXF_UC_OK },
3718         { "rx_unicast",    GM_RXF_UC_OK },
3719         { "tx_mac_pause",  GM_TXF_MPAUSE },
3720         { "rx_mac_pause",  GM_RXF_MPAUSE },
3721         { "collisions",    GM_TXF_COL },
3722         { "late_collision",GM_TXF_LAT_COL },
3723         { "aborted",       GM_TXF_ABO_COL },
3724         { "single_collisions", GM_TXF_SNG_COL },
3725         { "multi_collisions", GM_TXF_MUL_COL },
3726
3727         { "rx_short",      GM_RXF_SHT },
3728         { "rx_runt",       GM_RXE_FRAG },
3729         { "rx_64_byte_packets", GM_RXF_64B },
3730         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3731         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3732         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3733         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3734         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3735         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3736         { "rx_too_long",   GM_RXF_LNG_ERR },
3737         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3738         { "rx_jabber",     GM_RXF_JAB_PKT },
3739         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3740
3741         { "tx_64_byte_packets", GM_TXF_64B },
3742         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3743         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3744         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3745         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3746         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3747         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3748         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3749 };
3750
3751 static u32 sky2_get_msglevel(struct net_device *netdev)
3752 {
3753         struct sky2_port *sky2 = netdev_priv(netdev);
3754         return sky2->msg_enable;
3755 }
3756
3757 static int sky2_nway_reset(struct net_device *dev)
3758 {
3759         struct sky2_port *sky2 = netdev_priv(dev);
3760
3761         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3762                 return -EINVAL;
3763
3764         sky2_phy_reinit(sky2);
3765         sky2_set_multicast(dev);
3766
3767         return 0;
3768 }
3769
3770 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3771 {
3772         struct sky2_hw *hw = sky2->hw;
3773         unsigned port = sky2->port;
3774         int i;
3775
3776         data[0] = get_stats64(hw, port, GM_TXO_OK_LO);
3777         data[1] = get_stats64(hw, port, GM_RXO_OK_LO);
3778
3779         for (i = 2; i < count; i++)
3780                 data[i] = get_stats32(hw, port, sky2_stats[i].offset);
3781 }
3782
3783 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3784 {
3785         struct sky2_port *sky2 = netdev_priv(netdev);
3786         sky2->msg_enable = value;
3787 }
3788
3789 static int sky2_get_sset_count(struct net_device *dev, int sset)
3790 {
3791         switch (sset) {
3792         case ETH_SS_STATS:
3793                 return ARRAY_SIZE(sky2_stats);
3794         default:
3795                 return -EOPNOTSUPP;
3796         }
3797 }
3798
3799 static void sky2_get_ethtool_stats(struct net_device *dev,
3800                                    struct ethtool_stats *stats, u64 * data)
3801 {
3802         struct sky2_port *sky2 = netdev_priv(dev);
3803
3804         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3805 }
3806
3807 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3808 {
3809         int i;
3810
3811         switch (stringset) {
3812         case ETH_SS_STATS:
3813                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3814                         memcpy(data + i * ETH_GSTRING_LEN,
3815                                sky2_stats[i].name, ETH_GSTRING_LEN);
3816                 break;
3817         }
3818 }
3819
3820 static int sky2_set_mac_address(struct net_device *dev, void *p)
3821 {
3822         struct sky2_port *sky2 = netdev_priv(dev);
3823         struct sky2_hw *hw = sky2->hw;
3824         unsigned port = sky2->port;
3825         const struct sockaddr *addr = p;
3826
3827         if (!is_valid_ether_addr(addr->sa_data))
3828                 return -EADDRNOTAVAIL;
3829
3830         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3831         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3832                     dev->dev_addr, ETH_ALEN);
3833         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3834                     dev->dev_addr, ETH_ALEN);
3835
3836         /* virtual address for data */
3837         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3838
3839         /* physical address: used for pause frames */
3840         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3841
3842         return 0;
3843 }
3844
3845 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3846 {
3847         u32 bit;
3848
3849         bit = ether_crc(ETH_ALEN, addr) & 63;
3850         filter[bit >> 3] |= 1 << (bit & 7);
3851 }
3852
3853 static void sky2_set_multicast(struct net_device *dev)
3854 {
3855         struct sky2_port *sky2 = netdev_priv(dev);
3856         struct sky2_hw *hw = sky2->hw;
3857         unsigned port = sky2->port;
3858         struct netdev_hw_addr *ha;
3859         u16 reg;
3860         u8 filter[8];
3861         int rx_pause;
3862         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3863
3864         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3865         memset(filter, 0, sizeof(filter));
3866
3867         reg = gma_read16(hw, port, GM_RX_CTRL);
3868         reg |= GM_RXCR_UCF_ENA;
3869
3870         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3871                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3872         else if (dev->flags & IFF_ALLMULTI)
3873                 memset(filter, 0xff, sizeof(filter));
3874         else if (netdev_mc_empty(dev) && !rx_pause)
3875                 reg &= ~GM_RXCR_MCF_ENA;
3876         else {
3877                 reg |= GM_RXCR_MCF_ENA;
3878
3879                 if (rx_pause)
3880                         sky2_add_filter(filter, pause_mc_addr);
3881
3882                 netdev_for_each_mc_addr(ha, dev)
3883                         sky2_add_filter(filter, ha->addr);
3884         }
3885
3886         gma_write16(hw, port, GM_MC_ADDR_H1,
3887                     (u16) filter[0] | ((u16) filter[1] << 8));
3888         gma_write16(hw, port, GM_MC_ADDR_H2,
3889                     (u16) filter[2] | ((u16) filter[3] << 8));
3890         gma_write16(hw, port, GM_MC_ADDR_H3,
3891                     (u16) filter[4] | ((u16) filter[5] << 8));
3892         gma_write16(hw, port, GM_MC_ADDR_H4,
3893                     (u16) filter[6] | ((u16) filter[7] << 8));
3894
3895         gma_write16(hw, port, GM_RX_CTRL, reg);
3896 }
3897
3898 static struct rtnl_link_stats64 *sky2_get_stats(struct net_device *dev,
3899                                                 struct rtnl_link_stats64 *stats)
3900 {
3901         struct sky2_port *sky2 = netdev_priv(dev);
3902         struct sky2_hw *hw = sky2->hw;
3903         unsigned port = sky2->port;
3904         unsigned int start;
3905         u64 _bytes, _packets;
3906
3907         do {
3908                 start = u64_stats_fetch_begin_irq(&sky2->rx_stats.syncp);
3909                 _bytes = sky2->rx_stats.bytes;
3910                 _packets = sky2->rx_stats.packets;
3911         } while (u64_stats_fetch_retry_irq(&sky2->rx_stats.syncp, start));
3912
3913         stats->rx_packets = _packets;
3914         stats->rx_bytes = _bytes;
3915
3916         do {
3917                 start = u64_stats_fetch_begin_irq(&sky2->tx_stats.syncp);
3918                 _bytes = sky2->tx_stats.bytes;
3919                 _packets = sky2->tx_stats.packets;
3920         } while (u64_stats_fetch_retry_irq(&sky2->tx_stats.syncp, start));
3921
3922         stats->tx_packets = _packets;
3923         stats->tx_bytes = _bytes;
3924
3925         stats->multicast = get_stats32(hw, port, GM_RXF_MC_OK)
3926                 + get_stats32(hw, port, GM_RXF_BC_OK);
3927
3928         stats->collisions = get_stats32(hw, port, GM_TXF_COL);
3929
3930         stats->rx_length_errors = get_stats32(hw, port, GM_RXF_LNG_ERR);
3931         stats->rx_crc_errors = get_stats32(hw, port, GM_RXF_FCS_ERR);
3932         stats->rx_frame_errors = get_stats32(hw, port, GM_RXF_SHT)
3933                 + get_stats32(hw, port, GM_RXE_FRAG);
3934         stats->rx_over_errors = get_stats32(hw, port, GM_RXE_FIFO_OV);
3935
3936         stats->rx_dropped = dev->stats.rx_dropped;
3937         stats->rx_fifo_errors = dev->stats.rx_fifo_errors;
3938         stats->tx_fifo_errors = dev->stats.tx_fifo_errors;
3939
3940         return stats;
3941 }
3942
3943 /* Can have one global because blinking is controlled by
3944  * ethtool and that is always under RTNL mutex
3945  */
3946 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3947 {
3948         struct sky2_hw *hw = sky2->hw;
3949         unsigned port = sky2->port;
3950
3951         spin_lock_bh(&sky2->phy_lock);
3952         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3953             hw->chip_id == CHIP_ID_YUKON_EX ||
3954             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3955                 u16 pg;
3956                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3957                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3958
3959                 switch (mode) {
3960                 case MO_LED_OFF:
3961                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3962                                      PHY_M_LEDC_LOS_CTRL(8) |
3963                                      PHY_M_LEDC_INIT_CTRL(8) |
3964                                      PHY_M_LEDC_STA1_CTRL(8) |
3965                                      PHY_M_LEDC_STA0_CTRL(8));
3966                         break;
3967                 case MO_LED_ON:
3968                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3969                                      PHY_M_LEDC_LOS_CTRL(9) |
3970                                      PHY_M_LEDC_INIT_CTRL(9) |
3971                                      PHY_M_LEDC_STA1_CTRL(9) |
3972                                      PHY_M_LEDC_STA0_CTRL(9));
3973                         break;
3974                 case MO_LED_BLINK:
3975                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3976                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3977                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3978                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3979                                      PHY_M_LEDC_STA0_CTRL(0xa));
3980                         break;
3981                 case MO_LED_NORM:
3982                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3983                                      PHY_M_LEDC_LOS_CTRL(1) |
3984                                      PHY_M_LEDC_INIT_CTRL(8) |
3985                                      PHY_M_LEDC_STA1_CTRL(7) |
3986                                      PHY_M_LEDC_STA0_CTRL(7));
3987                 }
3988
3989                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3990         } else
3991                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3992                                      PHY_M_LED_MO_DUP(mode) |
3993                                      PHY_M_LED_MO_10(mode) |
3994                                      PHY_M_LED_MO_100(mode) |
3995                                      PHY_M_LED_MO_1000(mode) |
3996                                      PHY_M_LED_MO_RX(mode) |
3997                                      PHY_M_LED_MO_TX(mode));
3998
3999         spin_unlock_bh(&sky2->phy_lock);
4000 }
4001
4002 /* blink LED's for finding board */
4003 static int sky2_set_phys_id(struct net_device *dev,
4004                             enum ethtool_phys_id_state state)
4005 {
4006         struct sky2_port *sky2 = netdev_priv(dev);
4007
4008         switch (state) {
4009         case ETHTOOL_ID_ACTIVE:
4010                 return 1;       /* cycle on/off once per second */
4011         case ETHTOOL_ID_INACTIVE:
4012                 sky2_led(sky2, MO_LED_NORM);
4013                 break;
4014         case ETHTOOL_ID_ON:
4015                 sky2_led(sky2, MO_LED_ON);
4016                 break;
4017         case ETHTOOL_ID_OFF:
4018                 sky2_led(sky2, MO_LED_OFF);
4019                 break;
4020         }
4021
4022         return 0;
4023 }
4024
4025 static void sky2_get_pauseparam(struct net_device *dev,
4026                                 struct ethtool_pauseparam *ecmd)
4027 {
4028         struct sky2_port *sky2 = netdev_priv(dev);
4029
4030         switch (sky2->flow_mode) {
4031         case FC_NONE:
4032                 ecmd->tx_pause = ecmd->rx_pause = 0;
4033                 break;
4034         case FC_TX:
4035                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
4036                 break;
4037         case FC_RX:
4038                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
4039                 break;
4040         case FC_BOTH:
4041                 ecmd->tx_pause = ecmd->rx_pause = 1;
4042         }
4043
4044         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
4045                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
4046 }
4047
4048 static int sky2_set_pauseparam(struct net_device *dev,
4049                                struct ethtool_pauseparam *ecmd)
4050 {
4051         struct sky2_port *sky2 = netdev_priv(dev);
4052
4053         if (ecmd->autoneg == AUTONEG_ENABLE)
4054                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
4055         else
4056                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
4057
4058         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
4059
4060         if (netif_running(dev))
4061                 sky2_phy_reinit(sky2);
4062
4063         return 0;
4064 }
4065
4066 static int sky2_get_coalesce(struct net_device *dev,
4067                              struct ethtool_coalesce *ecmd)
4068 {
4069         struct sky2_port *sky2 = netdev_priv(dev);
4070         struct sky2_hw *hw = sky2->hw;
4071
4072         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
4073                 ecmd->tx_coalesce_usecs = 0;
4074         else {
4075                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
4076                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
4077         }
4078         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
4079
4080         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
4081                 ecmd->rx_coalesce_usecs = 0;
4082         else {
4083                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
4084                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
4085         }
4086         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
4087
4088         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
4089                 ecmd->rx_coalesce_usecs_irq = 0;
4090         else {
4091                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
4092                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
4093         }
4094
4095         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
4096
4097         return 0;
4098 }
4099
4100 /* Note: this affect both ports */
4101 static int sky2_set_coalesce(struct net_device *dev,
4102                              struct ethtool_coalesce *ecmd)
4103 {
4104         struct sky2_port *sky2 = netdev_priv(dev);
4105         struct sky2_hw *hw = sky2->hw;
4106         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
4107
4108         if (ecmd->tx_coalesce_usecs > tmax ||
4109             ecmd->rx_coalesce_usecs > tmax ||
4110             ecmd->rx_coalesce_usecs_irq > tmax)
4111                 return -EINVAL;
4112
4113         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
4114                 return -EINVAL;
4115         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
4116                 return -EINVAL;
4117         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
4118                 return -EINVAL;
4119
4120         if (ecmd->tx_coalesce_usecs == 0)
4121                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
4122         else {
4123                 sky2_write32(hw, STAT_TX_TIMER_INI,
4124                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
4125                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
4126         }
4127         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
4128
4129         if (ecmd->rx_coalesce_usecs == 0)
4130                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
4131         else {
4132                 sky2_write32(hw, STAT_LEV_TIMER_INI,
4133                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
4134                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
4135         }
4136         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
4137
4138         if (ecmd->rx_coalesce_usecs_irq == 0)
4139                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
4140         else {
4141                 sky2_write32(hw, STAT_ISR_TIMER_INI,
4142                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
4143                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
4144         }
4145         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
4146         return 0;
4147 }
4148
4149 /*
4150  * Hardware is limited to min of 128 and max of 2048 for ring size
4151  * and  rounded up to next power of two
4152  * to avoid division in modulus calclation
4153  */
4154 static unsigned long roundup_ring_size(unsigned long pending)
4155 {
4156         return max(128ul, roundup_pow_of_two(pending+1));
4157 }
4158
4159 static void sky2_get_ringparam(struct net_device *dev,
4160                                struct ethtool_ringparam *ering)
4161 {
4162         struct sky2_port *sky2 = netdev_priv(dev);
4163
4164         ering->rx_max_pending = RX_MAX_PENDING;
4165         ering->tx_max_pending = TX_MAX_PENDING;
4166
4167         ering->rx_pending = sky2->rx_pending;
4168         ering->tx_pending = sky2->tx_pending;
4169 }
4170
4171 static int sky2_set_ringparam(struct net_device *dev,
4172                               struct ethtool_ringparam *ering)
4173 {
4174         struct sky2_port *sky2 = netdev_priv(dev);
4175
4176         if (ering->rx_pending > RX_MAX_PENDING ||
4177             ering->rx_pending < 8 ||
4178             ering->tx_pending < TX_MIN_PENDING ||
4179             ering->tx_pending > TX_MAX_PENDING)
4180                 return -EINVAL;
4181
4182         sky2_detach(dev);
4183
4184         sky2->rx_pending = ering->rx_pending;
4185         sky2->tx_pending = ering->tx_pending;
4186         sky2->tx_ring_size = roundup_ring_size(sky2->tx_pending);
4187
4188         return sky2_reattach(dev);
4189 }
4190
4191 static int sky2_get_regs_len(struct net_device *dev)
4192 {
4193         return 0x4000;
4194 }
4195
4196 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
4197 {
4198         /* This complicated switch statement is to make sure and
4199          * only access regions that are unreserved.
4200          * Some blocks are only valid on dual port cards.
4201          */
4202         switch (b) {
4203         /* second port */
4204         case 5:         /* Tx Arbiter 2 */
4205         case 9:         /* RX2 */
4206         case 14 ... 15: /* TX2 */
4207         case 17: case 19: /* Ram Buffer 2 */
4208         case 22 ... 23: /* Tx Ram Buffer 2 */
4209         case 25:        /* Rx MAC Fifo 1 */
4210         case 27:        /* Tx MAC Fifo 2 */
4211         case 31:        /* GPHY 2 */
4212         case 40 ... 47: /* Pattern Ram 2 */
4213         case 52: case 54: /* TCP Segmentation 2 */
4214         case 112 ... 116: /* GMAC 2 */
4215                 return hw->ports > 1;
4216
4217         case 0:         /* Control */
4218         case 2:         /* Mac address */
4219         case 4:         /* Tx Arbiter 1 */
4220         case 7:         /* PCI express reg */
4221         case 8:         /* RX1 */
4222         case 12 ... 13: /* TX1 */
4223         case 16: case 18:/* Rx Ram Buffer 1 */
4224         case 20 ... 21: /* Tx Ram Buffer 1 */
4225         case 24:        /* Rx MAC Fifo 1 */
4226         case 26:        /* Tx MAC Fifo 1 */
4227         case 28 ... 29: /* Descriptor and status unit */
4228         case 30:        /* GPHY 1*/
4229         case 32 ... 39: /* Pattern Ram 1 */
4230         case 48: case 50: /* TCP Segmentation 1 */
4231         case 56 ... 60: /* PCI space */
4232         case 80 ... 84: /* GMAC 1 */
4233                 return 1;
4234
4235         default:
4236                 return 0;
4237         }
4238 }
4239
4240 /*
4241  * Returns copy of control register region
4242  * Note: ethtool_get_regs always provides full size (16k) buffer
4243  */
4244 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4245                           void *p)
4246 {
4247         const struct sky2_port *sky2 = netdev_priv(dev);
4248         const void __iomem *io = sky2->hw->regs;
4249         unsigned int b;
4250
4251         regs->version = 1;
4252
4253         for (b = 0; b < 128; b++) {
4254                 /* skip poisonous diagnostic ram region in block 3 */
4255                 if (b == 3)
4256                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4257                 else if (sky2_reg_access_ok(sky2->hw, b))
4258                         memcpy_fromio(p, io, 128);
4259                 else
4260                         memset(p, 0, 128);
4261
4262                 p += 128;
4263                 io += 128;
4264         }
4265 }
4266
4267 static int sky2_get_eeprom_len(struct net_device *dev)
4268 {
4269         struct sky2_port *sky2 = netdev_priv(dev);
4270         struct sky2_hw *hw = sky2->hw;
4271         u16 reg2;
4272
4273         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4274         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4275 }
4276
4277 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4278 {
4279         unsigned long start = jiffies;
4280
4281         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4282                 /* Can take up to 10.6 ms for write */
4283                 if (time_after(jiffies, start + HZ/4)) {
4284                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4285                         return -ETIMEDOUT;
4286                 }
4287                 mdelay(1);
4288         }
4289
4290         return 0;
4291 }
4292
4293 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4294                          u16 offset, size_t length)
4295 {
4296         int rc = 0;
4297
4298         while (length > 0) {
4299                 u32 val;
4300
4301                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4302                 rc = sky2_vpd_wait(hw, cap, 0);
4303                 if (rc)
4304                         break;
4305
4306                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4307
4308                 memcpy(data, &val, min(sizeof(val), length));
4309                 offset += sizeof(u32);
4310                 data += sizeof(u32);
4311                 length -= sizeof(u32);
4312         }
4313
4314         return rc;
4315 }
4316
4317 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4318                           u16 offset, unsigned int length)
4319 {
4320         unsigned int i;
4321         int rc = 0;
4322
4323         for (i = 0; i < length; i += sizeof(u32)) {
4324                 u32 val = *(u32 *)(data + i);
4325
4326                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4327                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4328
4329                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4330                 if (rc)
4331                         break;
4332         }
4333         return rc;
4334 }
4335
4336 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4337                            u8 *data)
4338 {
4339         struct sky2_port *sky2 = netdev_priv(dev);
4340         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4341
4342         if (!cap)
4343                 return -EINVAL;
4344
4345         eeprom->magic = SKY2_EEPROM_MAGIC;
4346
4347         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4348 }
4349
4350 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4351                            u8 *data)
4352 {
4353         struct sky2_port *sky2 = netdev_priv(dev);
4354         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4355
4356         if (!cap)
4357                 return -EINVAL;
4358
4359         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4360                 return -EINVAL;
4361
4362         /* Partial writes not supported */
4363         if ((eeprom->offset & 3) || (eeprom->len & 3))
4364                 return -EINVAL;
4365
4366         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4367 }
4368
4369 static netdev_features_t sky2_fix_features(struct net_device *dev,
4370         netdev_features_t features)
4371 {
4372         const struct sky2_port *sky2 = netdev_priv(dev);
4373         const struct sky2_hw *hw = sky2->hw;
4374
4375         /* In order to do Jumbo packets on these chips, need to turn off the
4376          * transmit store/forward. Therefore checksum offload won't work.
4377          */
4378         if (dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U) {
4379                 netdev_info(dev, "checksum offload not possible with jumbo frames\n");
4380                 features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
4381         }
4382
4383         /* Some hardware requires receive checksum for RSS to work. */
4384         if ( (features & NETIF_F_RXHASH) &&
4385              !(features & NETIF_F_RXCSUM) &&
4386              (sky2->hw->flags & SKY2_HW_RSS_CHKSUM)) {
4387                 netdev_info(dev, "receive hashing forces receive checksum\n");
4388                 features |= NETIF_F_RXCSUM;
4389         }
4390
4391         return features;
4392 }
4393
4394 static int sky2_set_features(struct net_device *dev, netdev_features_t features)
4395 {
4396         struct sky2_port *sky2 = netdev_priv(dev);
4397         netdev_features_t changed = dev->features ^ features;
4398
4399         if ((changed & NETIF_F_RXCSUM) &&
4400             !(sky2->hw->flags & SKY2_HW_NEW_LE)) {
4401                 sky2_write32(sky2->hw,
4402                              Q_ADDR(rxqaddr[sky2->port], Q_CSR),
4403                              (features & NETIF_F_RXCSUM)
4404                              ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
4405         }
4406
4407         if (changed & NETIF_F_RXHASH)
4408                 rx_set_rss(dev, features);
4409
4410         if (changed & (NETIF_F_HW_VLAN_CTAG_TX|NETIF_F_HW_VLAN_CTAG_RX))
4411                 sky2_vlan_mode(dev, features);
4412
4413         return 0;
4414 }
4415
4416 static const struct ethtool_ops sky2_ethtool_ops = {
4417         .get_settings   = sky2_get_settings,
4418         .set_settings   = sky2_set_settings,
4419         .get_drvinfo    = sky2_get_drvinfo,
4420         .get_wol        = sky2_get_wol,
4421         .set_wol        = sky2_set_wol,
4422         .get_msglevel   = sky2_get_msglevel,
4423         .set_msglevel   = sky2_set_msglevel,
4424         .nway_reset     = sky2_nway_reset,
4425         .get_regs_len   = sky2_get_regs_len,
4426         .get_regs       = sky2_get_regs,
4427         .get_link       = ethtool_op_get_link,
4428         .get_eeprom_len = sky2_get_eeprom_len,
4429         .get_eeprom     = sky2_get_eeprom,
4430         .set_eeprom     = sky2_set_eeprom,
4431         .get_strings    = sky2_get_strings,
4432         .get_coalesce   = sky2_get_coalesce,
4433         .set_coalesce   = sky2_set_coalesce,
4434         .get_ringparam  = sky2_get_ringparam,
4435         .set_ringparam  = sky2_set_ringparam,
4436         .get_pauseparam = sky2_get_pauseparam,
4437         .set_pauseparam = sky2_set_pauseparam,
4438         .set_phys_id    = sky2_set_phys_id,
4439         .get_sset_count = sky2_get_sset_count,
4440         .get_ethtool_stats = sky2_get_ethtool_stats,
4441 };
4442
4443 #ifdef CONFIG_SKY2_DEBUG
4444
4445 static struct dentry *sky2_debug;
4446
4447
4448 /*
4449  * Read and parse the first part of Vital Product Data
4450  */
4451 #define VPD_SIZE        128
4452 #define VPD_MAGIC       0x82
4453
4454 static const struct vpd_tag {
4455         char tag[2];
4456         char *label;
4457 } vpd_tags[] = {
4458         { "PN", "Part Number" },
4459         { "EC", "Engineering Level" },
4460         { "MN", "Manufacturer" },
4461         { "SN", "Serial Number" },
4462         { "YA", "Asset Tag" },
4463         { "VL", "First Error Log Message" },
4464         { "VF", "Second Error Log Message" },
4465         { "VB", "Boot Agent ROM Configuration" },
4466         { "VE", "EFI UNDI Configuration" },
4467 };
4468
4469 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4470 {
4471         size_t vpd_size;
4472         loff_t offs;
4473         u8 len;
4474         unsigned char *buf;
4475         u16 reg2;
4476
4477         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4478         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4479
4480         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4481         buf = kmalloc(vpd_size, GFP_KERNEL);
4482         if (!buf) {
4483                 seq_puts(seq, "no memory!\n");
4484                 return;
4485         }
4486
4487         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4488                 seq_puts(seq, "VPD read failed\n");
4489                 goto out;
4490         }
4491
4492         if (buf[0] != VPD_MAGIC) {
4493                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4494                 goto out;
4495         }
4496         len = buf[1];
4497         if (len == 0 || len > vpd_size - 4) {
4498                 seq_printf(seq, "Invalid id length: %d\n", len);
4499                 goto out;
4500         }
4501
4502         seq_printf(seq, "%.*s\n", len, buf + 3);
4503         offs = len + 3;
4504
4505         while (offs < vpd_size - 4) {
4506                 int i;
4507
4508                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4509                         break;
4510                 len = buf[offs + 2];
4511                 if (offs + len + 3 >= vpd_size)
4512                         break;
4513
4514                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4515                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4516                                 seq_printf(seq, " %s: %.*s\n",
4517                                            vpd_tags[i].label, len, buf + offs + 3);
4518                                 break;
4519                         }
4520                 }
4521                 offs += len + 3;
4522         }
4523 out:
4524         kfree(buf);
4525 }
4526
4527 static int sky2_debug_show(struct seq_file *seq, void *v)
4528 {
4529         struct net_device *dev = seq->private;
4530         const struct sky2_port *sky2 = netdev_priv(dev);
4531         struct sky2_hw *hw = sky2->hw;
4532         unsigned port = sky2->port;
4533         unsigned idx, last;
4534         int sop;
4535
4536         sky2_show_vpd(seq, hw);
4537
4538         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4539                    sky2_read32(hw, B0_ISRC),
4540                    sky2_read32(hw, B0_IMSK),
4541                    sky2_read32(hw, B0_Y2_SP_ICR));
4542
4543         if (!netif_running(dev)) {
4544                 seq_printf(seq, "network not running\n");
4545                 return 0;
4546         }
4547
4548         napi_disable(&hw->napi);
4549         last = sky2_read16(hw, STAT_PUT_IDX);
4550
4551         seq_printf(seq, "Status ring %u\n", hw->st_size);
4552         if (hw->st_idx == last)
4553                 seq_puts(seq, "Status ring (empty)\n");
4554         else {
4555                 seq_puts(seq, "Status ring\n");
4556                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4557                      idx = RING_NEXT(idx, hw->st_size)) {
4558                         const struct sky2_status_le *le = hw->st_le + idx;
4559                         seq_printf(seq, "[%d] %#x %d %#x\n",
4560                                    idx, le->opcode, le->length, le->status);
4561                 }
4562                 seq_puts(seq, "\n");
4563         }
4564
4565         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4566                    sky2->tx_cons, sky2->tx_prod,
4567                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4568                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4569
4570         /* Dump contents of tx ring */
4571         sop = 1;
4572         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4573              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4574                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4575                 u32 a = le32_to_cpu(le->addr);
4576
4577                 if (sop)
4578                         seq_printf(seq, "%u:", idx);
4579                 sop = 0;
4580
4581                 switch (le->opcode & ~HW_OWNER) {
4582                 case OP_ADDR64:
4583                         seq_printf(seq, " %#x:", a);
4584                         break;
4585                 case OP_LRGLEN:
4586                         seq_printf(seq, " mtu=%d", a);
4587                         break;
4588                 case OP_VLAN:
4589                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4590                         break;
4591                 case OP_TCPLISW:
4592                         seq_printf(seq, " csum=%#x", a);
4593                         break;
4594                 case OP_LARGESEND:
4595                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4596                         break;
4597                 case OP_PACKET:
4598                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4599                         break;
4600                 case OP_BUFFER:
4601                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4602                         break;
4603                 default:
4604                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4605                                    a, le16_to_cpu(le->length));
4606                 }
4607
4608                 if (le->ctrl & EOP) {
4609                         seq_putc(seq, '\n');
4610                         sop = 1;
4611                 }
4612         }
4613
4614         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4615                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4616                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4617                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4618
4619         sky2_read32(hw, B0_Y2_SP_LISR);
4620         napi_enable(&hw->napi);
4621         return 0;
4622 }
4623
4624 static int sky2_debug_open(struct inode *inode, struct file *file)
4625 {
4626         return single_open(file, sky2_debug_show, inode->i_private);
4627 }
4628
4629 static const struct file_operations sky2_debug_fops = {
4630         .owner          = THIS_MODULE,
4631         .open           = sky2_debug_open,
4632         .read           = seq_read,
4633         .llseek         = seq_lseek,
4634         .release        = single_release,
4635 };
4636
4637 /*
4638  * Use network device events to create/remove/rename
4639  * debugfs file entries
4640  */
4641 static int sky2_device_event(struct notifier_block *unused,
4642                              unsigned long event, void *ptr)
4643 {
4644         struct net_device *dev = netdev_notifier_info_to_dev(ptr);
4645         struct sky2_port *sky2 = netdev_priv(dev);
4646
4647         if (dev->netdev_ops->ndo_open != sky2_open || !sky2_debug)
4648                 return NOTIFY_DONE;
4649
4650         switch (event) {
4651         case NETDEV_CHANGENAME:
4652                 if (sky2->debugfs) {
4653                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4654                                                        sky2_debug, dev->name);
4655                 }
4656                 break;
4657
4658         case NETDEV_GOING_DOWN:
4659                 if (sky2->debugfs) {
4660                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4661                         debugfs_remove(sky2->debugfs);
4662                         sky2->debugfs = NULL;
4663                 }
4664                 break;
4665
4666         case NETDEV_UP:
4667                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4668                                                     sky2_debug, dev,
4669                                                     &sky2_debug_fops);
4670                 if (IS_ERR(sky2->debugfs))
4671                         sky2->debugfs = NULL;
4672         }
4673
4674         return NOTIFY_DONE;
4675 }
4676
4677 static struct notifier_block sky2_notifier = {
4678         .notifier_call = sky2_device_event,
4679 };
4680
4681
4682 static __init void sky2_debug_init(void)
4683 {
4684         struct dentry *ent;
4685
4686         ent = debugfs_create_dir("sky2", NULL);
4687         if (!ent || IS_ERR(ent))
4688                 return;
4689
4690         sky2_debug = ent;
4691         register_netdevice_notifier(&sky2_notifier);
4692 }
4693
4694 static __exit void sky2_debug_cleanup(void)
4695 {
4696         if (sky2_debug) {
4697                 unregister_netdevice_notifier(&sky2_notifier);
4698                 debugfs_remove(sky2_debug);
4699                 sky2_debug = NULL;
4700         }
4701 }
4702
4703 #else
4704 #define sky2_debug_init()
4705 #define sky2_debug_cleanup()
4706 #endif
4707
4708 /* Two copies of network device operations to handle special case of
4709    not allowing netpoll on second port */
4710 static const struct net_device_ops sky2_netdev_ops[2] = {
4711   {
4712         .ndo_open               = sky2_open,
4713         .ndo_stop               = sky2_close,
4714         .ndo_start_xmit         = sky2_xmit_frame,
4715         .ndo_do_ioctl           = sky2_ioctl,
4716         .ndo_validate_addr      = eth_validate_addr,
4717         .ndo_set_mac_address    = sky2_set_mac_address,
4718         .ndo_set_rx_mode        = sky2_set_multicast,
4719         .ndo_change_mtu         = sky2_change_mtu,
4720         .ndo_fix_features       = sky2_fix_features,
4721         .ndo_set_features       = sky2_set_features,
4722         .ndo_tx_timeout         = sky2_tx_timeout,
4723         .ndo_get_stats64        = sky2_get_stats,
4724 #ifdef CONFIG_NET_POLL_CONTROLLER
4725         .ndo_poll_controller    = sky2_netpoll,
4726 #endif
4727   },
4728   {
4729         .ndo_open               = sky2_open,
4730         .ndo_stop               = sky2_close,
4731         .ndo_start_xmit         = sky2_xmit_frame,
4732         .ndo_do_ioctl           = sky2_ioctl,
4733         .ndo_validate_addr      = eth_validate_addr,
4734         .ndo_set_mac_address    = sky2_set_mac_address,
4735         .ndo_set_rx_mode        = sky2_set_multicast,
4736         .ndo_change_mtu         = sky2_change_mtu,
4737         .ndo_fix_features       = sky2_fix_features,
4738         .ndo_set_features       = sky2_set_features,
4739         .ndo_tx_timeout         = sky2_tx_timeout,
4740         .ndo_get_stats64        = sky2_get_stats,
4741   },
4742 };
4743
4744 /* Initialize network device */
4745 static struct net_device *sky2_init_netdev(struct sky2_hw *hw, unsigned port,
4746                                            int highmem, int wol)
4747 {
4748         struct sky2_port *sky2;
4749         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4750         const void *iap;
4751
4752         if (!dev)
4753                 return NULL;
4754
4755         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4756         dev->irq = hw->pdev->irq;
4757         dev->ethtool_ops = &sky2_ethtool_ops;
4758         dev->watchdog_timeo = TX_WATCHDOG;
4759         dev->netdev_ops = &sky2_netdev_ops[port];
4760
4761         sky2 = netdev_priv(dev);
4762         sky2->netdev = dev;
4763         sky2->hw = hw;
4764         sky2->msg_enable = netif_msg_init(debug, default_msg);
4765
4766         u64_stats_init(&sky2->tx_stats.syncp);
4767         u64_stats_init(&sky2->rx_stats.syncp);
4768
4769         /* Auto speed and flow control */
4770         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4771         if (hw->chip_id != CHIP_ID_YUKON_XL)
4772                 dev->hw_features |= NETIF_F_RXCSUM;
4773
4774         sky2->flow_mode = FC_BOTH;
4775
4776         sky2->duplex = -1;
4777         sky2->speed = -1;
4778         sky2->advertising = sky2_supported_modes(hw);
4779         sky2->wol = wol;
4780
4781         spin_lock_init(&sky2->phy_lock);
4782
4783         sky2->tx_pending = TX_DEF_PENDING;
4784         sky2->tx_ring_size = roundup_ring_size(TX_DEF_PENDING);
4785         sky2->rx_pending = RX_DEF_PENDING;
4786
4787         hw->dev[port] = dev;
4788
4789         sky2->port = port;
4790
4791         dev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO;
4792
4793         if (highmem)
4794                 dev->features |= NETIF_F_HIGHDMA;
4795
4796         /* Enable receive hashing unless hardware is known broken */
4797         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4798                 dev->hw_features |= NETIF_F_RXHASH;
4799
4800         if (!(hw->flags & SKY2_HW_VLAN_BROKEN)) {
4801                 dev->hw_features |= NETIF_F_HW_VLAN_CTAG_TX |
4802                                     NETIF_F_HW_VLAN_CTAG_RX;
4803                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
4804         }
4805
4806         dev->features |= dev->hw_features;
4807
4808         /* try to get mac address in the following order:
4809          * 1) from device tree data
4810          * 2) from internal registers set by bootloader
4811          */
4812         iap = of_get_mac_address(hw->pdev->dev.of_node);
4813         if (iap)
4814                 memcpy(dev->dev_addr, iap, ETH_ALEN);
4815         else
4816                 memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8,
4817                               ETH_ALEN);
4818
4819         return dev;
4820 }
4821
4822 static void sky2_show_addr(struct net_device *dev)
4823 {
4824         const struct sky2_port *sky2 = netdev_priv(dev);
4825
4826         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4827 }
4828
4829 /* Handle software interrupt used during MSI test */
4830 static irqreturn_t sky2_test_intr(int irq, void *dev_id)
4831 {
4832         struct sky2_hw *hw = dev_id;
4833         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4834
4835         if (status == 0)
4836                 return IRQ_NONE;
4837
4838         if (status & Y2_IS_IRQ_SW) {
4839                 hw->flags |= SKY2_HW_USE_MSI;
4840                 wake_up(&hw->msi_wait);
4841                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4842         }
4843         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4844
4845         return IRQ_HANDLED;
4846 }
4847
4848 /* Test interrupt path by forcing a a software IRQ */
4849 static int sky2_test_msi(struct sky2_hw *hw)
4850 {
4851         struct pci_dev *pdev = hw->pdev;
4852         int err;
4853
4854         init_waitqueue_head(&hw->msi_wait);
4855
4856         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4857         if (err) {
4858                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4859                 return err;
4860         }
4861
4862         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4863
4864         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4865         sky2_read8(hw, B0_CTST);
4866
4867         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4868
4869         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4870                 /* MSI test failed, go back to INTx mode */
4871                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4872                          "switching to INTx mode.\n");
4873
4874                 err = -EOPNOTSUPP;
4875                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4876         }
4877
4878         sky2_write32(hw, B0_IMSK, 0);
4879         sky2_read32(hw, B0_IMSK);
4880
4881         free_irq(pdev->irq, hw);
4882
4883         return err;
4884 }
4885
4886 /* This driver supports yukon2 chipset only */
4887 static const char *sky2_name(u8 chipid, char *buf, int sz)
4888 {
4889         const char *name[] = {
4890                 "XL",           /* 0xb3 */
4891                 "EC Ultra",     /* 0xb4 */
4892                 "Extreme",      /* 0xb5 */
4893                 "EC",           /* 0xb6 */
4894                 "FE",           /* 0xb7 */
4895                 "FE+",          /* 0xb8 */
4896                 "Supreme",      /* 0xb9 */
4897                 "UL 2",         /* 0xba */
4898                 "Unknown",      /* 0xbb */
4899                 "Optima",       /* 0xbc */
4900                 "OptimaEEE",    /* 0xbd */
4901                 "Optima 2",     /* 0xbe */
4902         };
4903
4904         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OP_2)
4905                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4906         else
4907                 snprintf(buf, sz, "(chip %#x)", chipid);
4908         return buf;
4909 }
4910
4911 static int sky2_probe(struct pci_dev *pdev, const struct pci_device_id *ent)
4912 {
4913         struct net_device *dev, *dev1;
4914         struct sky2_hw *hw;
4915         int err, using_dac = 0, wol_default;
4916         u32 reg;
4917         char buf1[16];
4918
4919         err = pci_enable_device(pdev);
4920         if (err) {
4921                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4922                 goto err_out;
4923         }
4924
4925         /* Get configuration information
4926          * Note: only regular PCI config access once to test for HW issues
4927          *       other PCI access through shared memory for speed and to
4928          *       avoid MMCONFIG problems.
4929          */
4930         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4931         if (err) {
4932                 dev_err(&pdev->dev, "PCI read config failed\n");
4933                 goto err_out_disable;
4934         }
4935
4936         if (~reg == 0) {
4937                 dev_err(&pdev->dev, "PCI configuration read error\n");
4938                 err = -EIO;
4939                 goto err_out_disable;
4940         }
4941
4942         err = pci_request_regions(pdev, DRV_NAME);
4943         if (err) {
4944                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4945                 goto err_out_disable;
4946         }
4947
4948         pci_set_master(pdev);
4949
4950         if (sizeof(dma_addr_t) > sizeof(u32) &&
4951             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4952                 using_dac = 1;
4953                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4954                 if (err < 0) {
4955                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4956                                 "for consistent allocations\n");
4957                         goto err_out_free_regions;
4958                 }
4959         } else {
4960                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4961                 if (err) {
4962                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4963                         goto err_out_free_regions;
4964                 }
4965         }
4966
4967
4968 #ifdef __BIG_ENDIAN
4969         /* The sk98lin vendor driver uses hardware byte swapping but
4970          * this driver uses software swapping.
4971          */
4972         reg &= ~PCI_REV_DESC;
4973         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4974         if (err) {
4975                 dev_err(&pdev->dev, "PCI write config failed\n");
4976                 goto err_out_free_regions;
4977         }
4978 #endif
4979
4980         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4981
4982         err = -ENOMEM;
4983
4984         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4985                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4986         if (!hw)
4987                 goto err_out_free_regions;
4988
4989         hw->pdev = pdev;
4990         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4991
4992         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4993         if (!hw->regs) {
4994                 dev_err(&pdev->dev, "cannot map device registers\n");
4995                 goto err_out_free_hw;
4996         }
4997
4998         err = sky2_init(hw);
4999         if (err)
5000                 goto err_out_iounmap;
5001
5002         /* ring for status responses */
5003         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
5004         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5005                                          &hw->st_dma);
5006         if (!hw->st_le) {
5007                 err = -ENOMEM;
5008                 goto err_out_reset;
5009         }
5010
5011         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
5012                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
5013
5014         sky2_reset(hw);
5015
5016         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
5017         if (!dev) {
5018                 err = -ENOMEM;
5019                 goto err_out_free_pci;
5020         }
5021
5022         if (!disable_msi && pci_enable_msi(pdev) == 0) {
5023                 err = sky2_test_msi(hw);
5024                 if (err) {
5025                         pci_disable_msi(pdev);
5026                         if (err != -EOPNOTSUPP)
5027                                 goto err_out_free_netdev;
5028                 }
5029         }
5030
5031         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
5032
5033         err = register_netdev(dev);
5034         if (err) {
5035                 dev_err(&pdev->dev, "cannot register net device\n");
5036                 goto err_out_free_netdev;
5037         }
5038
5039         netif_carrier_off(dev);
5040
5041         sky2_show_addr(dev);
5042
5043         if (hw->ports > 1) {
5044                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
5045                 if (!dev1) {
5046                         err = -ENOMEM;
5047                         goto err_out_unregister;
5048                 }
5049
5050                 err = register_netdev(dev1);
5051                 if (err) {
5052                         dev_err(&pdev->dev, "cannot register second net device\n");
5053                         goto err_out_free_dev1;
5054                 }
5055
5056                 err = sky2_setup_irq(hw, hw->irq_name);
5057                 if (err)
5058                         goto err_out_unregister_dev1;
5059
5060                 sky2_show_addr(dev1);
5061         }
5062
5063         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
5064         INIT_WORK(&hw->restart_work, sky2_restart);
5065
5066         pci_set_drvdata(pdev, hw);
5067         pdev->d3_delay = 150;
5068
5069         return 0;
5070
5071 err_out_unregister_dev1:
5072         unregister_netdev(dev1);
5073 err_out_free_dev1:
5074         free_netdev(dev1);
5075 err_out_unregister:
5076         unregister_netdev(dev);
5077 err_out_free_netdev:
5078         if (hw->flags & SKY2_HW_USE_MSI)
5079                 pci_disable_msi(pdev);
5080         free_netdev(dev);
5081 err_out_free_pci:
5082         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5083                             hw->st_le, hw->st_dma);
5084 err_out_reset:
5085         sky2_write8(hw, B0_CTST, CS_RST_SET);
5086 err_out_iounmap:
5087         iounmap(hw->regs);
5088 err_out_free_hw:
5089         kfree(hw);
5090 err_out_free_regions:
5091         pci_release_regions(pdev);
5092 err_out_disable:
5093         pci_disable_device(pdev);
5094 err_out:
5095         return err;
5096 }
5097
5098 static void sky2_remove(struct pci_dev *pdev)
5099 {
5100         struct sky2_hw *hw = pci_get_drvdata(pdev);
5101         int i;
5102
5103         if (!hw)
5104                 return;
5105
5106         del_timer_sync(&hw->watchdog_timer);
5107         cancel_work_sync(&hw->restart_work);
5108
5109         for (i = hw->ports-1; i >= 0; --i)
5110                 unregister_netdev(hw->dev[i]);
5111
5112         sky2_write32(hw, B0_IMSK, 0);
5113         sky2_read32(hw, B0_IMSK);
5114
5115         sky2_power_aux(hw);
5116
5117         sky2_write8(hw, B0_CTST, CS_RST_SET);
5118         sky2_read8(hw, B0_CTST);
5119
5120         if (hw->ports > 1) {
5121                 napi_disable(&hw->napi);
5122                 free_irq(pdev->irq, hw);
5123         }
5124
5125         if (hw->flags & SKY2_HW_USE_MSI)
5126                 pci_disable_msi(pdev);
5127         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5128                             hw->st_le, hw->st_dma);
5129         pci_release_regions(pdev);
5130         pci_disable_device(pdev);
5131
5132         for (i = hw->ports-1; i >= 0; --i)
5133                 free_netdev(hw->dev[i]);
5134
5135         iounmap(hw->regs);
5136         kfree(hw);
5137 }
5138
5139 static int sky2_suspend(struct device *dev)
5140 {
5141         struct pci_dev *pdev = to_pci_dev(dev);
5142         struct sky2_hw *hw = pci_get_drvdata(pdev);
5143         int i;
5144
5145         if (!hw)
5146                 return 0;
5147
5148         del_timer_sync(&hw->watchdog_timer);
5149         cancel_work_sync(&hw->restart_work);
5150
5151         rtnl_lock();
5152
5153         sky2_all_down(hw);
5154         for (i = 0; i < hw->ports; i++) {
5155                 struct net_device *dev = hw->dev[i];
5156                 struct sky2_port *sky2 = netdev_priv(dev);
5157
5158                 if (sky2->wol)
5159                         sky2_wol_init(sky2);
5160         }
5161
5162         sky2_power_aux(hw);
5163         rtnl_unlock();
5164
5165         return 0;
5166 }
5167
5168 #ifdef CONFIG_PM_SLEEP
5169 static int sky2_resume(struct device *dev)
5170 {
5171         struct pci_dev *pdev = to_pci_dev(dev);
5172         struct sky2_hw *hw = pci_get_drvdata(pdev);
5173         int err;
5174
5175         if (!hw)
5176                 return 0;
5177
5178         /* Re-enable all clocks */
5179         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
5180         if (err) {
5181                 dev_err(&pdev->dev, "PCI write config failed\n");
5182                 goto out;
5183         }
5184
5185         rtnl_lock();
5186         sky2_reset(hw);
5187         sky2_all_up(hw);
5188         rtnl_unlock();
5189
5190         return 0;
5191 out:
5192
5193         dev_err(&pdev->dev, "resume failed (%d)\n", err);
5194         pci_disable_device(pdev);
5195         return err;
5196 }
5197
5198 static SIMPLE_DEV_PM_OPS(sky2_pm_ops, sky2_suspend, sky2_resume);
5199 #define SKY2_PM_OPS (&sky2_pm_ops)
5200
5201 #else
5202
5203 #define SKY2_PM_OPS NULL
5204 #endif
5205
5206 static void sky2_shutdown(struct pci_dev *pdev)
5207 {
5208         sky2_suspend(&pdev->dev);
5209         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
5210         pci_set_power_state(pdev, PCI_D3hot);
5211 }
5212
5213 static struct pci_driver sky2_driver = {
5214         .name = DRV_NAME,
5215         .id_table = sky2_id_table,
5216         .probe = sky2_probe,
5217         .remove = sky2_remove,
5218         .shutdown = sky2_shutdown,
5219         .driver.pm = SKY2_PM_OPS,
5220 };
5221
5222 static int __init sky2_init_module(void)
5223 {
5224         pr_info("driver version " DRV_VERSION "\n");
5225
5226         sky2_debug_init();
5227         return pci_register_driver(&sky2_driver);
5228 }
5229
5230 static void __exit sky2_cleanup_module(void)
5231 {
5232         pci_unregister_driver(&sky2_driver);
5233         sky2_debug_cleanup();
5234 }
5235
5236 module_init(sky2_init_module);
5237 module_exit(sky2_cleanup_module);
5238
5239 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5240 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5241 MODULE_LICENSE("GPL");
5242 MODULE_VERSION(DRV_VERSION);