drivers/net/atl1/atl1_hw.c

   1 /*
   2  * Copyright(c) 2005 - 2006 Attansic Corporation. All rights reserved.
   3  * Copyright(c) 2006 Chris Snook <csnook@redhat.com>
   4  * Copyright(c) 2006 Jay Cliburn <jcliburn@gmail.com>
   5  *
   6  * Derived from Intel e1000 driver
   7  * Copyright(c) 1999 - 2005 Intel Corporation. All rights reserved.
   8  *
   9  * This program is free software; you can redistribute it and/or modify it
  10  * under the terms of the GNU General Public License as published by the Free
  11  * Software Foundation; either version 2 of the License, or (at your option)
  12  * any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful, but WITHOUT
  15  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  16  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  17  * more details.
  18  *
  19  * You should have received a copy of the GNU General Public License along with
  20  * this program; if not, write to the Free Software Foundation, Inc., 59
  21  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  22  */
  23
  24 #include <linux/types.h>
  25 #include <linux/pci.h>
  26 #include <linux/delay.h>
  27 #include <linux/if_vlan.h>
  28 #include <linux/etherdevice.h>
  29 #include <linux/crc32.h>
  30 #include <asm/byteorder.h>
  31
  32 #include "atl1.h"
  33
  34 /*
  35  * Reset the transmit and receive units; mask and clear all interrupts.
  36  * hw - Struct containing variables accessed by shared code
  37  * return : ATL1_SUCCESS  or  idle status (if error)
  38  */
  39 s32 atl1_reset_hw(struct atl1_hw *hw)
  40 {
  41         u32 icr;
  42         int i;
  43
  44         /*
  45          * Clear Interrupt mask to stop board from generating
  46          * interrupts & Clear any pending interrupt events
  47          */
  48         /*
  49          * iowrite32(0, hw->hw_addr + REG_IMR);
  50          * iowrite32(0xffffffff, hw->hw_addr + REG_ISR);
  51          */
  52
  53         /*
  54          * Issue Soft Reset to the MAC.  This will reset the chip's
  55          * transmit, receive, DMA.  It will not effect
  56          * the current PCI configuration.  The global reset bit is self-
  57          * clearing, and should clear within a microsecond.
  58          */
  59         iowrite32(MASTER_CTRL_SOFT_RST, hw->hw_addr + REG_MASTER_CTRL);
  60         ioread32(hw->hw_addr + REG_MASTER_CTRL);
  61
  62         iowrite16(1, hw->hw_addr + REG_GPHY_ENABLE);
  63         ioread16(hw->hw_addr + REG_GPHY_ENABLE);
  64
  65         msleep(1);              /* delay about 1ms */
  66
  67         /* Wait at least 10ms for All module to be Idle */
  68         for (i = 0; i < 10; i++) {
  69                 icr = ioread32(hw->hw_addr + REG_IDLE_STATUS);
  70                 if (!icr)
  71                         break;
  72                 msleep(1);      /* delay 1 ms */
  73                 cpu_relax();    /* FIXME: is this still the right way to do this? */
  74         }
  75
  76         if (icr) {
  77                 printk (KERN_DEBUG "icr = %x\n", icr);
  78                 return icr;
  79         }
  80
  81         return ATL1_SUCCESS;
  82 }
  83
  84 /* function about EEPROM
  85  *
  86  * check_eeprom_exist
  87  * return 0 if eeprom exist
  88  */
  89 static int atl1_check_eeprom_exist(struct atl1_hw *hw)
  90 {
  91         u32 value;
  92         value = ioread32(hw->hw_addr + REG_SPI_FLASH_CTRL);
  93         if (value & SPI_FLASH_CTRL_EN_VPD) {
  94                 value &= ~SPI_FLASH_CTRL_EN_VPD;
  95                 iowrite32(value, hw->hw_addr + REG_SPI_FLASH_CTRL);
  96         }
  97
  98         value = ioread16(hw->hw_addr + REG_PCIE_CAP_LIST);
  99         return ((value & 0xFF00) == 0x6C00) ? 0 : 1;
 100 }
 101
 102 static bool atl1_read_eeprom(struct atl1_hw *hw, u32 offset, u32 *p_value)
 103 {
 104         int i;
 105         u32 control;
 106
 107         if (offset & 3)
 108                 return false;   /* address do not align */
 109
 110         iowrite32(0, hw->hw_addr + REG_VPD_DATA);
 111         control = (offset & VPD_CAP_VPD_ADDR_MASK) << VPD_CAP_VPD_ADDR_SHIFT;
 112         iowrite32(control, hw->hw_addr + REG_VPD_CAP);
 113         ioread32(hw->hw_addr + REG_VPD_CAP);
 114
 115         for (i = 0; i < 10; i++) {
 116                 msleep(2);
 117                 control = ioread32(hw->hw_addr + REG_VPD_CAP);
 118                 if (control & VPD_CAP_VPD_FLAG)
 119                         break;
 120         }
 121         if (control & VPD_CAP_VPD_FLAG) {
 122                 *p_value = ioread32(hw->hw_addr + REG_VPD_DATA);
 123                 return true;
 124         }
 125         return false;           /* timeout */
 126 }
 127
 128 /*
 129  * Reads the value from a PHY register
 130  * hw - Struct containing variables accessed by shared code
 131  * reg_addr - address of the PHY register to read
 132  */
 133 s32 atl1_read_phy_reg(struct atl1_hw *hw, u16 reg_addr, u16 *phy_data)
 134 {
 135         u32 val;
 136         int i;
 137
 138         val = ((u32) (reg_addr & MDIO_REG_ADDR_MASK)) << MDIO_REG_ADDR_SHIFT |
 139                 MDIO_START | MDIO_SUP_PREAMBLE | MDIO_RW | MDIO_CLK_25_4 <<
 140                 MDIO_CLK_SEL_SHIFT;
 141         iowrite32(val, hw->hw_addr + REG_MDIO_CTRL);
 142         ioread32(hw->hw_addr + REG_MDIO_CTRL);
 143
 144         for (i = 0; i < MDIO_WAIT_TIMES; i++) {
 145                 udelay(2);
 146                 val = ioread32(hw->hw_addr + REG_MDIO_CTRL);
 147                 if (!(val & (MDIO_START | MDIO_BUSY)))
 148                         break;
 149         }
 150         if (!(val & (MDIO_START | MDIO_BUSY))) {
 151                 *phy_data = (u16) val;
 152                 return ATL1_SUCCESS;
 153         }
 154         return ATL1_ERR_PHY;
 155 }
 156
 157 #define CUSTOM_SPI_CS_SETUP     2
 158 #define CUSTOM_SPI_CLK_HI       2
 159 #define CUSTOM_SPI_CLK_LO       2
 160 #define CUSTOM_SPI_CS_HOLD      2
 161 #define CUSTOM_SPI_CS_HI        3
 162
 163 static bool atl1_spi_read(struct atl1_hw *hw, u32 addr, u32 *buf)
 164 {
 165         int i;
 166         u32 value;
 167
 168         iowrite32(0, hw->hw_addr + REG_SPI_DATA);
 169         iowrite32(addr, hw->hw_addr + REG_SPI_ADDR);
 170
 171         value = SPI_FLASH_CTRL_WAIT_READY |
 172             (CUSTOM_SPI_CS_SETUP & SPI_FLASH_CTRL_CS_SETUP_MASK) <<
 173             SPI_FLASH_CTRL_CS_SETUP_SHIFT | (CUSTOM_SPI_CLK_HI &
 174                                              SPI_FLASH_CTRL_CLK_HI_MASK) <<
 175             SPI_FLASH_CTRL_CLK_HI_SHIFT | (CUSTOM_SPI_CLK_LO &
 176                                            SPI_FLASH_CTRL_CLK_LO_MASK) <<
 177             SPI_FLASH_CTRL_CLK_LO_SHIFT | (CUSTOM_SPI_CS_HOLD &
 178                                            SPI_FLASH_CTRL_CS_HOLD_MASK) <<
 179             SPI_FLASH_CTRL_CS_HOLD_SHIFT | (CUSTOM_SPI_CS_HI &
 180                                             SPI_FLASH_CTRL_CS_HI_MASK) <<
 181             SPI_FLASH_CTRL_CS_HI_SHIFT | (1 & SPI_FLASH_CTRL_INS_MASK) <<
 182             SPI_FLASH_CTRL_INS_SHIFT;
 183
 184         iowrite32(value, hw->hw_addr + REG_SPI_FLASH_CTRL);
 185
 186         value |= SPI_FLASH_CTRL_START;
 187         iowrite32(value, hw->hw_addr + REG_SPI_FLASH_CTRL);
 188         ioread32(hw->hw_addr + REG_SPI_FLASH_CTRL);
 189
 190         for (i = 0; i < 10; i++) {
 191                 msleep(1);      /* 1ms */
 192                 value = ioread32(hw->hw_addr + REG_SPI_FLASH_CTRL);
 193                 if (!(value & SPI_FLASH_CTRL_START))
 194                         break;
 195         }
 196
 197         if (value & SPI_FLASH_CTRL_START)
 198                 return false;
 199
 200         *buf = ioread32(hw->hw_addr + REG_SPI_DATA);
 201
 202         return true;
 203 }
 204
 205 /*
 206  * get_permanent_address
 207  * return 0 if get valid mac address,
 208  */
 209 static int atl1_get_permanent_address(struct atl1_hw *hw)
 210 {
 211         u32 addr[2];
 212         u32 i, control;
 213         u16 reg;
 214         u8 eth_addr[ETH_ALEN];
 215         bool key_valid;
 216
 217         if (is_valid_ether_addr(hw->perm_mac_addr))
 218                 return 0;
 219
 220         /* init */
 221         addr[0] = addr[1] = 0;
 222
 223         if (!atl1_check_eeprom_exist(hw)) {     /* eeprom exist */
 224                 reg = 0;
 225                 key_valid = false;
 226                 /* Read out all EEPROM content */
 227                 i = 0;
 228                 while (1) {
 229                         if (atl1_read_eeprom(hw, i + 0x100, &control)) {
 230                                 if (key_valid) {
 231                                         if (reg == REG_MAC_STA_ADDR)
 232                                                 addr[0] = control;
 233                                         else if (reg == (REG_MAC_STA_ADDR + 4))
 234                                                 addr[1] = control;
 235                                         key_valid = false;
 236                                 } else if ((control & 0xff) == 0x5A) {
 237                                         key_valid = true;
 238                                         reg = (u16) (control >> 16);
 239                                 } else
 240                                         break;  /* assume data end while encount an invalid KEYWORD */
 241                         } else
 242                                 break;  /* read error */
 243                         i += 4;
 244                 }
 245
 246                 *(u32 *) &eth_addr[2] = swab32(addr[0]);
 247                 *(u16 *) &eth_addr[0] = swab16(*(u16 *) &addr[1]);
 248                 if (is_valid_ether_addr(eth_addr)) {
 249                         memcpy(hw->perm_mac_addr, eth_addr, ETH_ALEN);
 250                         return 0;
 251                 }
 252                 return 1;
 253         }
 254
 255         /* see if SPI FLAGS exist ? */
 256         addr[0] = addr[1] = 0;
 257         reg = 0;
 258         key_valid = false;
 259         i = 0;
 260         while (1) {
 261                 if (atl1_spi_read(hw, i + 0x1f000, &control)) {
 262                         if (key_valid) {
 263                                 if (reg == REG_MAC_STA_ADDR)
 264                                         addr[0] = control;
 265                                 else if (reg == (REG_MAC_STA_ADDR + 4))
 266                                         addr[1] = control;
 267                                 key_valid = false;
 268                         } else if ((control & 0xff) == 0x5A) {
 269                                 key_valid = true;
 270                                 reg = (u16) (control >> 16);
 271                         } else
 272                                 break;  /* data end */
 273                 } else
 274                         break;  /* read error */
 275                 i += 4;
 276         }
 277
 278         *(u32 *) &eth_addr[2] = swab32(addr[0]);
 279         *(u16 *) &eth_addr[0] = swab16(*(u16 *) &addr[1]);
 280         if (is_valid_ether_addr(eth_addr)) {
 281                 memcpy(hw->perm_mac_addr, eth_addr, ETH_ALEN);
 282                 return 0;
 283         }
 284
 285         /*
 286          * On some motherboards, the MAC address is written by the
 287          * BIOS directly to the MAC register during POST, and is
 288          * not stored in eeprom.  If all else thus far has failed
 289          * to fetch the permanent MAC address, try reading it directly.
 290          */
 291         addr[0] = ioread32(hw->hw_addr + REG_MAC_STA_ADDR);
 292         addr[1] = ioread16(hw->hw_addr + (REG_MAC_STA_ADDR + 4));
 293         *(u32 *) &eth_addr[2] = swab32(addr[0]);
 294         *(u16 *) &eth_addr[0] = swab16(*(u16 *) &addr[1]);
 295         if (is_valid_ether_addr(eth_addr)) {
 296                 memcpy(hw->perm_mac_addr, eth_addr, ETH_ALEN);
 297                 return 0;
 298         }
 299
 300         return 1;
 301 }
 302
 303 /*
 304  * Reads the adapter's MAC address from the EEPROM
 305  * hw - Struct containing variables accessed by shared code
 306  */
 307 s32 atl1_read_mac_addr(struct atl1_hw *hw)
 308 {
 309         u16 i;
 310
 311         if (atl1_get_permanent_address(hw))
 312                 random_ether_addr(hw->perm_mac_addr);
 313
 314         for (i = 0; i < ETH_ALEN; i++)
 315                 hw->mac_addr[i] = hw->perm_mac_addr[i];
 316         return ATL1_SUCCESS;
 317 }
 318
 319 /*
 320  * Hashes an address to determine its location in the multicast table
 321  * hw - Struct containing variables accessed by shared code
 322  * mc_addr - the multicast address to hash
 323  *
 324  * atl1_hash_mc_addr
 325  *  purpose
 326  *      set hash value for a multicast address
 327  *      hash calcu processing :
 328  *          1. calcu 32bit CRC for multicast address
 329  *          2. reverse crc with MSB to LSB
 330  */
 331 u32 atl1_hash_mc_addr(struct atl1_hw *hw, u8 *mc_addr)
 332 {
 333         u32 crc32, value = 0;
 334         int i;
 335
 336         crc32 = ether_crc_le(6, mc_addr);
 337         crc32 = ~crc32;
 338         for (i = 0; i < 32; i++)
 339                 value |= (((crc32 >> i) & 1) << (31 - i));
 340
 341         return value;
 342 }
 343
 344 /*
 345  * Sets the bit in the multicast table corresponding to the hash value.
 346  * hw - Struct containing variables accessed by shared code
 347  * hash_value - Multicast address hash value
 348  */
 349 void atl1_hash_set(struct atl1_hw *hw, u32 hash_value)
 350 {
 351         u32 hash_bit, hash_reg;
 352         u32 mta;
 353
 354         /*
 355          * The HASH Table  is a register array of 2 32-bit registers.
 356          * It is treated like an array of 64 bits.  We want to set
 357          * bit BitArray[hash_value]. So we figure out what register
 358          * the bit is in, read it, OR in the new bit, then write
 359          * back the new value.  The register is determined by the
 360          * upper 7 bits of the hash value and the bit within that
 361          * register are determined by the lower 5 bits of the value.
 362          */
 363         hash_reg = (hash_value >> 31) & 0x1;
 364         hash_bit = (hash_value >> 26) & 0x1F;
 365         mta = ioread32((hw->hw_addr + REG_RX_HASH_TABLE) + (hash_reg << 2));
 366         mta |= (1 << hash_bit);
 367         iowrite32(mta, (hw->hw_addr + REG_RX_HASH_TABLE) + (hash_reg << 2));
 368 }
 369
 370 /*
 371  * Writes a value to a PHY register
 372  * hw - Struct containing variables accessed by shared code
 373  * reg_addr - address of the PHY register to write
 374  * data - data to write to the PHY
 375  */
 376 s32 atl1_write_phy_reg(struct atl1_hw *hw, u32 reg_addr, u16 phy_data)
 377 {
 378         int i;
 379         u32 val;
 380
 381         val = ((u32) (phy_data & MDIO_DATA_MASK)) << MDIO_DATA_SHIFT |
 382             (reg_addr & MDIO_REG_ADDR_MASK) << MDIO_REG_ADDR_SHIFT |
 383             MDIO_SUP_PREAMBLE |
 384             MDIO_START | MDIO_CLK_25_4 << MDIO_CLK_SEL_SHIFT;
 385         iowrite32(val, hw->hw_addr + REG_MDIO_CTRL);
 386         ioread32(hw->hw_addr + REG_MDIO_CTRL);
 387
 388         for (i = 0; i < MDIO_WAIT_TIMES; i++) {
 389                 udelay(2);
 390                 val = ioread32(hw->hw_addr + REG_MDIO_CTRL);
 391                 if (!(val & (MDIO_START | MDIO_BUSY)))
 392                         break;
 393         }
 394
 395         if (!(val & (MDIO_START | MDIO_BUSY)))
 396                 return ATL1_SUCCESS;
 397
 398         return ATL1_ERR_PHY;
 399 }
 400
 401 /*
 402  * Make L001's PHY out of Power Saving State (bug)
 403  * hw - Struct containing variables accessed by shared code
 404  * when power on, L001's PHY always on Power saving State
 405  * (Gigabit Link forbidden)
 406  */
 407 static s32 atl1_phy_leave_power_saving(struct atl1_hw *hw)
 408 {
 409         s32 ret;
 410         ret = atl1_write_phy_reg(hw, 29, 0x0029);
 411         if (ret)
 412                 return ret;
 413         return atl1_write_phy_reg(hw, 30, 0);
 414 }
 415
 416 /*
 417  *TODO: do something or get rid of this
 418  */
 419 s32 atl1_phy_enter_power_saving(struct atl1_hw *hw)
 420 {
 421 /*    s32 ret_val;
 422  *    u16 phy_data;
 423  */
 424
 425 /*
 426     ret_val = atl1_write_phy_reg(hw, ...);
 427     ret_val = atl1_write_phy_reg(hw, ...);
 428     ....
 429 */
 430         return ATL1_SUCCESS;
 431 }
 432
 433 /*
 434  * Resets the PHY and make all config validate
 435  * hw - Struct containing variables accessed by shared code
 436  *
 437  * Sets bit 15 and 12 of the MII Control regiser (for F001 bug)
 438  */
 439 static s32 atl1_phy_reset(struct atl1_hw *hw)
 440 {
 441         s32 ret_val;
 442         u16 phy_data;
 443
 444         if (hw->media_type == MEDIA_TYPE_AUTO_SENSOR ||
 445             hw->media_type == MEDIA_TYPE_1000M_FULL)
 446                 phy_data = MII_CR_RESET | MII_CR_AUTO_NEG_EN;
 447         else {
 448                 switch (hw->media_type) {
 449                 case MEDIA_TYPE_100M_FULL:
 450                         phy_data =
 451                             MII_CR_FULL_DUPLEX | MII_CR_SPEED_100 |
 452                             MII_CR_RESET;
 453                         break;
 454                 case MEDIA_TYPE_100M_HALF:
 455                         phy_data = MII_CR_SPEED_100 | MII_CR_RESET;
 456                         break;
 457                 case MEDIA_TYPE_10M_FULL:
 458                         phy_data =
 459                             MII_CR_FULL_DUPLEX | MII_CR_SPEED_10 | MII_CR_RESET;
 460                         break;
 461                 default:        /* MEDIA_TYPE_10M_HALF: */
 462                         phy_data = MII_CR_SPEED_10 | MII_CR_RESET;
 463                         break;
 464                 }
 465         }
 466
 467         ret_val = atl1_write_phy_reg(hw, MII_BMCR, phy_data);
 468         if (ret_val) {
 469                 u32 val;
 470                 int i;
 471                 /* pcie serdes link may be down! */
 472                 printk(KERN_DEBUG "%s: autoneg caused pcie phy link down\n",
 473                         atl1_driver_name);
 474
 475                 for (i = 0; i < 25; i++) {
 476                         msleep(1);
 477                         val = ioread32(hw->hw_addr + REG_MDIO_CTRL);
 478                         if (!(val & (MDIO_START | MDIO_BUSY)))
 479                                 break;
 480                 }
 481
 482                 if ((val & (MDIO_START | MDIO_BUSY)) != 0) {
 483                         printk(KERN_WARNING
 484                                 "%s: pcie link down at least for 25ms\n",
 485                                 atl1_driver_name);
 486                         return ret_val;
 487                 }
 488         }
 489         return ATL1_SUCCESS;
 490 }
 491
 492 /*
 493  * Configures PHY autoneg and flow control advertisement settings
 494  * hw - Struct containing variables accessed by shared code
 495  */
 496 s32 atl1_phy_setup_autoneg_adv(struct atl1_hw *hw)
 497 {
 498         s32 ret_val;
 499         s16 mii_autoneg_adv_reg;
 500         s16 mii_1000t_ctrl_reg;
 501
 502         /* Read the MII Auto-Neg Advertisement Register (Address 4). */
 503         mii_autoneg_adv_reg = MII_AR_DEFAULT_CAP_MASK;
 504
 505         /* Read the MII 1000Base-T Control Register (Address 9). */
 506         mii_1000t_ctrl_reg = MII_AT001_CR_1000T_DEFAULT_CAP_MASK;
 507
 508         /*
 509          * First we clear all the 10/100 mb speed bits in the Auto-Neg
 510          * Advertisement Register (Address 4) and the 1000 mb speed bits in
 511          * the  1000Base-T Control Register (Address 9).
 512          */
 513         mii_autoneg_adv_reg &= ~MII_AR_SPEED_MASK;
 514         mii_1000t_ctrl_reg &= ~MII_AT001_CR_1000T_SPEED_MASK;
 515
 516         /*
 517          * Need to parse media_type  and set up
 518          * the appropriate PHY registers.
 519          */
 520         switch (hw->media_type) {
 521         case MEDIA_TYPE_AUTO_SENSOR:
 522                 mii_autoneg_adv_reg |= (MII_AR_10T_HD_CAPS |
 523                                         MII_AR_10T_FD_CAPS |
 524                                         MII_AR_100TX_HD_CAPS |
 525                                         MII_AR_100TX_FD_CAPS);
 526                 mii_1000t_ctrl_reg |= MII_AT001_CR_1000T_FD_CAPS;
 527                 break;
 528
 529         case MEDIA_TYPE_1000M_FULL:
 530                 mii_1000t_ctrl_reg |= MII_AT001_CR_1000T_FD_CAPS;
 531                 break;
 532
 533         case MEDIA_TYPE_100M_FULL:
 534                 mii_autoneg_adv_reg |= MII_AR_100TX_FD_CAPS;
 535                 break;
 536
 537         case MEDIA_TYPE_100M_HALF:
 538                 mii_autoneg_adv_reg |= MII_AR_100TX_HD_CAPS;
 539                 break;
 540
 541         case MEDIA_TYPE_10M_FULL:
 542                 mii_autoneg_adv_reg |= MII_AR_10T_FD_CAPS;
 543                 break;
 544
 545         default:
 546                 mii_autoneg_adv_reg |= MII_AR_10T_HD_CAPS;
 547                 break;
 548         }
 549
 550         /* flow control fixed to enable all */
 551         mii_autoneg_adv_reg |= (MII_AR_ASM_DIR | MII_AR_PAUSE);
 552
 553         hw->mii_autoneg_adv_reg = mii_autoneg_adv_reg;
 554         hw->mii_1000t_ctrl_reg = mii_1000t_ctrl_reg;
 555
 556         ret_val = atl1_write_phy_reg(hw, MII_ADVERTISE, mii_autoneg_adv_reg);
 557         if (ret_val)
 558                 return ret_val;
 559
 560         ret_val = atl1_write_phy_reg(hw, MII_AT001_CR, mii_1000t_ctrl_reg);
 561         if (ret_val)
 562                 return ret_val;
 563
 564         return ATL1_SUCCESS;
 565 }
 566
 567 /*
 568  * Configures link settings.
 569  * hw - Struct containing variables accessed by shared code
 570  * Assumes the hardware has previously been reset and the
 571  * transmitter and receiver are not enabled.
 572  */
 573 static s32 atl1_setup_link(struct atl1_hw *hw)
 574 {
 575         s32 ret_val;
 576
 577         /*
 578          * Options:
 579          *  PHY will advertise value(s) parsed from
 580          *  autoneg_advertised and fc
 581          *  no matter what autoneg is , We will not wait link result.
 582          */
 583         ret_val = atl1_phy_setup_autoneg_adv(hw);
 584         if (ret_val) {
 585                 printk(KERN_DEBUG "%s: error setting up autonegotiation\n",
 586                         atl1_driver_name);
 587                 return ret_val;
 588         }
 589         /* SW.Reset , En-Auto-Neg if needed */
 590         ret_val = atl1_phy_reset(hw);
 591         if (ret_val) {
 592                 printk(KERN_DEBUG "%s: error resetting the phy\n",
 593                         atl1_driver_name);
 594                 return ret_val;
 595         }
 596         hw->phy_configured = true;
 597         return ret_val;
 598 }
 599
 600 static struct atl1_spi_flash_dev flash_table[] = {
 601 /*      MFR_NAME  WRSR  READ  PRGM  WREN  WRDI  RDSR  RDID  SECTOR_ERASE CHIP_ERASE */
 602         {"Atmel", 0x00, 0x03, 0x02, 0x06, 0x04, 0x05, 0x15, 0x52,        0x62},
 603         {"SST",   0x01, 0x03, 0x02, 0x06, 0x04, 0x05, 0x90, 0x20,        0x60},
 604         {"ST",    0x01, 0x03, 0x02, 0x06, 0x04, 0x05, 0xAB, 0xD8,        0xC7},
 605 };
 606
 607 static void atl1_init_flash_opcode(struct atl1_hw *hw)
 608 {
 609         if (hw->flash_vendor >= sizeof(flash_table) / sizeof(flash_table[0]))
 610                 hw->flash_vendor = 0;   /* ATMEL */
 611
 612         /* Init OP table */
 613         iowrite8(flash_table[hw->flash_vendor].cmd_program,
 614                 hw->hw_addr + REG_SPI_FLASH_OP_PROGRAM);
 615         iowrite8(flash_table[hw->flash_vendor].cmd_sector_erase,
 616                 hw->hw_addr + REG_SPI_FLASH_OP_SC_ERASE);
 617         iowrite8(flash_table[hw->flash_vendor].cmd_chip_erase,
 618                 hw->hw_addr + REG_SPI_FLASH_OP_CHIP_ERASE);
 619         iowrite8(flash_table[hw->flash_vendor].cmd_rdid,
 620                 hw->hw_addr + REG_SPI_FLASH_OP_RDID);
 621         iowrite8(flash_table[hw->flash_vendor].cmd_wren,
 622                 hw->hw_addr + REG_SPI_FLASH_OP_WREN);
 623         iowrite8(flash_table[hw->flash_vendor].cmd_rdsr,
 624                 hw->hw_addr + REG_SPI_FLASH_OP_RDSR);
 625         iowrite8(flash_table[hw->flash_vendor].cmd_wrsr,
 626                 hw->hw_addr + REG_SPI_FLASH_OP_WRSR);
 627         iowrite8(flash_table[hw->flash_vendor].cmd_read,
 628                 hw->hw_addr + REG_SPI_FLASH_OP_READ);
 629 }
 630
 631 /*
 632  * Performs basic configuration of the adapter.
 633  * hw - Struct containing variables accessed by shared code
 634  * Assumes that the controller has previously been reset and is in a
 635  * post-reset uninitialized state. Initializes multicast table,
 636  * and  Calls routines to setup link
 637  * Leaves the transmit and receive units disabled and uninitialized.
 638  */
 639 s32 atl1_init_hw(struct atl1_hw *hw)
 640 {
 641         u32 ret_val = 0;
 642
 643         /* Zero out the Multicast HASH table */
 644         iowrite32(0, hw->hw_addr + REG_RX_HASH_TABLE);
 645         /* clear the old settings from the multicast hash table */
 646         iowrite32(0, (hw->hw_addr + REG_RX_HASH_TABLE) + (1 << 2));
 647
 648         atl1_init_flash_opcode(hw);
 649
 650         if (!hw->phy_configured) {
 651                 /* enable GPHY LinkChange Interrrupt */
 652                 ret_val = atl1_write_phy_reg(hw, 18, 0xC00);
 653                 if (ret_val)
 654                         return ret_val;
 655                 /* make PHY out of power-saving state */
 656                 ret_val = atl1_phy_leave_power_saving(hw);
 657                 if (ret_val)
 658                         return ret_val;
 659                 /* Call a subroutine to configure the link */
 660                 ret_val = atl1_setup_link(hw);
 661         }
 662         return ret_val;
 663 }
 664
 665 /*
 666  * Detects the current speed and duplex settings of the hardware.
 667  * hw - Struct containing variables accessed by shared code
 668  * speed - Speed of the connection
 669  * duplex - Duplex setting of the connection
 670  */
 671 s32 atl1_get_speed_and_duplex(struct atl1_hw *hw, u16 *speed, u16 *duplex)
 672 {
 673         s32 ret_val;
 674         u16 phy_data;
 675
 676         /* ; --- Read   PHY Specific Status Register (17) */
 677         ret_val = atl1_read_phy_reg(hw, MII_AT001_PSSR, &phy_data);
 678         if (ret_val)
 679                 return ret_val;
 680
 681         if (!(phy_data & MII_AT001_PSSR_SPD_DPLX_RESOLVED))
 682                 return ATL1_ERR_PHY_RES;
 683
 684         switch (phy_data & MII_AT001_PSSR_SPEED) {
 685         case MII_AT001_PSSR_1000MBS:
 686                 *speed = SPEED_1000;
 687                 break;
 688         case MII_AT001_PSSR_100MBS:
 689                 *speed = SPEED_100;
 690                 break;
 691         case MII_AT001_PSSR_10MBS:
 692                 *speed = SPEED_10;
 693                 break;
 694         default:
 695                 printk(KERN_DEBUG "%s: error getting speed\n",
 696                         atl1_driver_name);
 697                 return ATL1_ERR_PHY_SPEED;
 698                 break;
 699         }
 700         if (phy_data & MII_AT001_PSSR_DPLX)
 701                 *duplex = FULL_DUPLEX;
 702         else
 703                 *duplex = HALF_DUPLEX;
 704
 705         return ATL1_SUCCESS;
 706 }
 707
 708 void atl1_set_mac_addr(struct atl1_hw *hw)
 709 {
 710         u32 value;
 711         /*
 712          * 00-0B-6A-F6-00-DC
 713          * 0:  6AF600DC   1: 000B
 714          * low dword
 715          */
 716         value = (((u32) hw->mac_addr[2]) << 24) |
 717             (((u32) hw->mac_addr[3]) << 16) |
 718             (((u32) hw->mac_addr[4]) << 8) | (((u32) hw->mac_addr[5]));
 719         iowrite32(value, hw->hw_addr + REG_MAC_STA_ADDR);
 720         /* high dword */
 721         value = (((u32) hw->mac_addr[0]) << 8) | (((u32) hw->mac_addr[1]));
 722         iowrite32(value, (hw->hw_addr + REG_MAC_STA_ADDR) + (1 << 2));
 723 }