drivers/ide/ppc/pmac.c

   1 /*
   2  * Support for IDE interfaces on PowerMacs.
   3  *
   4  * These IDE interfaces are memory-mapped and have a DBDMA channel
   5  * for doing DMA.
   6  *
   7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   8  *  Copyright (C) 2007-2008 Bartlomiej Zolnierkiewicz
   9  *
  10  *  This program is free software; you can redistribute it and/or
  11  *  modify it under the terms of the GNU General Public License
  12  *  as published by the Free Software Foundation; either version
  13  *  2 of the License, or (at your option) any later version.
  14  *
  15  * Some code taken from drivers/ide/ide-dma.c:
  16  *
  17  *  Copyright (c) 1995-1998  Mark Lord
  18  *
  19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  20  * get rid of the "rounded" tables used previously, so we have the
  21  * same table format for all controllers and can then just have one
  22  * big table
  23  *
  24  */
  25 #include <linux/types.h>
  26 #include <linux/kernel.h>
  27 #include <linux/init.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/notifier.h>
  31 #include <linux/reboot.h>
  32 #include <linux/pci.h>
  33 #include <linux/adb.h>
  34 #include <linux/pmu.h>
  35 #include <linux/scatterlist.h>
  36
  37 #include <asm/prom.h>
  38 #include <asm/io.h>
  39 #include <asm/dbdma.h>
  40 #include <asm/ide.h>
  41 #include <asm/pci-bridge.h>
  42 #include <asm/machdep.h>
  43 #include <asm/pmac_feature.h>
  44 #include <asm/sections.h>
  45 #include <asm/irq.h>
  46
  47 #ifndef CONFIG_PPC64
  48 #include <asm/mediabay.h>
  49 #endif
  50
  51 #undef IDE_PMAC_DEBUG
  52
  53 #define DMA_WAIT_TIMEOUT        50
  54
  55 typedef struct pmac_ide_hwif {
  56         unsigned long                   regbase;
  57         int                             irq;
  58         int                             kind;
  59         int                             aapl_bus_id;
  60         unsigned                        mediabay : 1;
  61         unsigned                        broken_dma : 1;
  62         unsigned                        broken_dma_warn : 1;
  63         struct device_node*             node;
  64         struct macio_dev                *mdev;
  65         u32                             timings[4];
  66         volatile u32 __iomem *          *kauai_fcr;
  67 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
  68         /* Those fields are duplicating what is in hwif. We currently
  69          * can't use the hwif ones because of some assumptions that are
  70          * beeing done by the generic code about the kind of dma controller
  71          * and format of the dma table. This will have to be fixed though.
  72          */
  73         volatile struct dbdma_regs __iomem *    dma_regs;
  74         struct dbdma_cmd*               dma_table_cpu;
  75 #endif
  76
  77 } pmac_ide_hwif_t;
  78
  79 enum {
  80         controller_ohare,       /* OHare based */
  81         controller_heathrow,    /* Heathrow/Paddington */
  82         controller_kl_ata3,     /* KeyLargo ATA-3 */
  83         controller_kl_ata4,     /* KeyLargo ATA-4 */
  84         controller_un_ata6,     /* UniNorth2 ATA-6 */
  85         controller_k2_ata6,     /* K2 ATA-6 */
  86         controller_sh_ata6,     /* Shasta ATA-6 */
  87 };
  88
  89 static const char* model_name[] = {
  90         "OHare ATA",            /* OHare based */
  91         "Heathrow ATA",         /* Heathrow/Paddington */
  92         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
  93         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
  94         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
  95         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
  96         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
  97 };
  98
  99 /*
 100  * Extra registers, both 32-bit little-endian
 101  */
 102 #define IDE_TIMING_CONFIG       0x200
 103 #define IDE_INTERRUPT           0x300
 104
 105 /* Kauai (U2) ATA has different register setup */
 106 #define IDE_KAUAI_PIO_CONFIG    0x200
 107 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 108 #define IDE_KAUAI_POLL_CONFIG   0x220
 109
 110 /*
 111  * Timing configuration register definitions
 112  */
 113
 114 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 115 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 116 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 117 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 118 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 119
 120 /* 133Mhz cell, found in shasta.
 121  * See comments about 100 Mhz Uninorth 2...
 122  * Note that PIO_MASK and MDMA_MASK seem to overlap
 123  */
 124 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 125 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 126 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 127 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 128
 129 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 130  * this one yet, it appears as a pci device (106b/0033) on uninorth
 131  * internal PCI bus and it's clock is controlled like gem or fw. It
 132  * appears to be an evolution of keylargo ATA4 with a timing register
 133  * extended to 2 32bits registers and a similar DBDMA channel. Other
 134  * registers seem to exist but I can't tell much about them.
 135  *
 136  * So far, I'm using pre-calculated tables for this extracted from
 137  * the values used by the MacOS X driver.
 138  *
 139  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 140  * register controls the UDMA timings. At least, it seems bit 0
 141  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 142  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 143  * know their meaning yet
 144  */
 145 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 146 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 147 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 148 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 149
 150
 151 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 152  * 40 connector cable and to 4 on 80 connector one.
 153  * Clock unit is 15ns (66Mhz)
 154  *
 155  * 3 Values can be programmed:
 156  *  - Write data setup, which appears to match the cycle time. They
 157  *    also call it DIOW setup.
 158  *  - Ready to pause time (from spec)
 159  *  - Address setup. That one is weird. I don't see where exactly
 160  *    it fits in UDMA cycles, I got it's name from an obscure piece
 161  *    of commented out code in Darwin. They leave it to 0, we do as
 162  *    well, despite a comment that would lead to think it has a
 163  *    min value of 45ns.
 164  * Apple also add 60ns to the write data setup (or cycle time ?) on
 165  * reads.
 166  */
 167 #define TR_66_UDMA_MASK                 0xfff00000
 168 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 169 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 170 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 171 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 172 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 173 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 174 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 175 #define TR_66_MDMA_MASK                 0x000ffc00
 176 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 177 #define TR_66_MDMA_RECOVERY_SHIFT       15
 178 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 179 #define TR_66_MDMA_ACCESS_SHIFT         10
 180 #define TR_66_PIO_MASK                  0x000003ff
 181 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 182 #define TR_66_PIO_RECOVERY_SHIFT        5
 183 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 184 #define TR_66_PIO_ACCESS_SHIFT          0
 185
 186 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 187  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 188  *
 189  * The access time and recovery time can be programmed. Some older
 190  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 191  * the same here fore safety against broken old hardware ;)
 192  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 193  * time and removes one from recovery. It's not supported on KeyLargo
 194  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 195  * is used to reach long timings used in this mode.
 196  */
 197 #define TR_33_MDMA_MASK                 0x003ff800
 198 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 199 #define TR_33_MDMA_RECOVERY_SHIFT       16
 200 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 201 #define TR_33_MDMA_ACCESS_SHIFT         11
 202 #define TR_33_MDMA_HALFTICK             0x00200000
 203 #define TR_33_PIO_MASK                  0x000007ff
 204 #define TR_33_PIO_E                     0x00000400
 205 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 206 #define TR_33_PIO_RECOVERY_SHIFT        5
 207 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 208 #define TR_33_PIO_ACCESS_SHIFT          0
 209
 210 /*
 211  * Interrupt register definitions
 212  */
 213 #define IDE_INTR_DMA                    0x80000000
 214 #define IDE_INTR_DEVICE                 0x40000000
 215
 216 /*
 217  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 218  */
 219 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 220 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 221 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 222
 223 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 224
 225 /* Rounded Multiword DMA timings
 226  *
 227  * I gave up finding a generic formula for all controller
 228  * types and instead, built tables based on timing values
 229  * used by Apple in Darwin's implementation.
 230  */
 231 struct mdma_timings_t {
 232         int     accessTime;
 233         int     recoveryTime;
 234         int     cycleTime;
 235 };
 236
 237 struct mdma_timings_t mdma_timings_33[] =
 238 {
 239     { 240, 240, 480 },
 240     { 180, 180, 360 },
 241     { 135, 135, 270 },
 242     { 120, 120, 240 },
 243     { 105, 105, 210 },
 244     {  90,  90, 180 },
 245     {  75,  75, 150 },
 246     {  75,  45, 120 },
 247     {   0,   0,   0 }
 248 };
 249
 250 struct mdma_timings_t mdma_timings_33k[] =
 251 {
 252     { 240, 240, 480 },
 253     { 180, 180, 360 },
 254     { 150, 150, 300 },
 255     { 120, 120, 240 },
 256     {  90, 120, 210 },
 257     {  90,  90, 180 },
 258     {  90,  60, 150 },
 259     {  90,  30, 120 },
 260     {   0,   0,   0 }
 261 };
 262
 263 struct mdma_timings_t mdma_timings_66[] =
 264 {
 265     { 240, 240, 480 },
 266     { 180, 180, 360 },
 267     { 135, 135, 270 },
 268     { 120, 120, 240 },
 269     { 105, 105, 210 },
 270     {  90,  90, 180 },
 271     {  90,  75, 165 },
 272     {  75,  45, 120 },
 273     {   0,   0,   0 }
 274 };
 275
 276 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 277 struct {
 278         int     addrSetup; /* ??? */
 279         int     rdy2pause;
 280         int     wrDataSetup;
 281 } kl66_udma_timings[] =
 282 {
 283     {   0, 180,  120 }, /* Mode 0 */
 284     {   0, 150,  90 },  /*      1 */
 285     {   0, 120,  60 },  /*      2 */
 286     {   0, 90,   45 },  /*      3 */
 287     {   0, 90,   30 }   /*      4 */
 288 };
 289
 290 /* UniNorth 2 ATA/100 timings */
 291 struct kauai_timing {
 292         int     cycle_time;
 293         u32     timing_reg;
 294 };
 295
 296 static struct kauai_timing      kauai_pio_timings[] =
 297 {
 298         { 930   , 0x08000fff },
 299         { 600   , 0x08000a92 },
 300         { 383   , 0x0800060f },
 301         { 360   , 0x08000492 },
 302         { 330   , 0x0800048f },
 303         { 300   , 0x080003cf },
 304         { 270   , 0x080003cc },
 305         { 240   , 0x0800038b },
 306         { 239   , 0x0800030c },
 307         { 180   , 0x05000249 },
 308         { 120   , 0x04000148 },
 309         { 0     , 0 },
 310 };
 311
 312 static struct kauai_timing      kauai_mdma_timings[] =
 313 {
 314         { 1260  , 0x00fff000 },
 315         { 480   , 0x00618000 },
 316         { 360   , 0x00492000 },
 317         { 270   , 0x0038e000 },
 318         { 240   , 0x0030c000 },
 319         { 210   , 0x002cb000 },
 320         { 180   , 0x00249000 },
 321         { 150   , 0x00209000 },
 322         { 120   , 0x00148000 },
 323         { 0     , 0 },
 324 };
 325
 326 static struct kauai_timing      kauai_udma_timings[] =
 327 {
 328         { 120   , 0x000070c0 },
 329         { 90    , 0x00005d80 },
 330         { 60    , 0x00004a60 },
 331         { 45    , 0x00003a50 },
 332         { 30    , 0x00002a30 },
 333         { 20    , 0x00002921 },
 334         { 0     , 0 },
 335 };
 336
 337 static struct kauai_timing      shasta_pio_timings[] =
 338 {
 339         { 930   , 0x08000fff },
 340         { 600   , 0x0A000c97 },
 341         { 383   , 0x07000712 },
 342         { 360   , 0x040003cd },
 343         { 330   , 0x040003cd },
 344         { 300   , 0x040003cd },
 345         { 270   , 0x040003cd },
 346         { 240   , 0x040003cd },
 347         { 239   , 0x040003cd },
 348         { 180   , 0x0400028b },
 349         { 120   , 0x0400010a },
 350         { 0     , 0 },
 351 };
 352
 353 static struct kauai_timing      shasta_mdma_timings[] =
 354 {
 355         { 1260  , 0x00fff000 },
 356         { 480   , 0x00820800 },
 357         { 360   , 0x00820800 },
 358         { 270   , 0x00820800 },
 359         { 240   , 0x00820800 },
 360         { 210   , 0x00820800 },
 361         { 180   , 0x00820800 },
 362         { 150   , 0x0028b000 },
 363         { 120   , 0x001ca000 },
 364         { 0     , 0 },
 365 };
 366
 367 static struct kauai_timing      shasta_udma133_timings[] =
 368 {
 369         { 120   , 0x00035901, },
 370         { 90    , 0x000348b1, },
 371         { 60    , 0x00033881, },
 372         { 45    , 0x00033861, },
 373         { 30    , 0x00033841, },
 374         { 20    , 0x00033031, },
 375         { 15    , 0x00033021, },
 376         { 0     , 0 },
 377 };
 378
 379
 380 static inline u32
 381 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 382 {
 383         int i;
 384
 385         for (i=0; table[i].cycle_time; i++)
 386                 if (cycle_time > table[i+1].cycle_time)
 387                         return table[i].timing_reg;
 388         BUG();
 389         return 0;
 390 }
 391
 392 /* allow up to 256 DBDMA commands per xfer */
 393 #define MAX_DCMDS               256
 394
 395 /*
 396  * Wait 1s for disk to answer on IDE bus after a hard reset
 397  * of the device (via GPIO/FCR).
 398  *
 399  * Some devices seem to "pollute" the bus even after dropping
 400  * the BSY bit (typically some combo drives slave on the UDMA
 401  * bus) after a hard reset. Since we hard reset all drives on
 402  * KeyLargo ATA66, we have to keep that delay around. I may end
 403  * up not hard resetting anymore on these and keep the delay only
 404  * for older interfaces instead (we have to reset when coming
 405  * from MacOS...) --BenH.
 406  */
 407 #define IDE_WAKEUP_DELAY        (1*HZ)
 408
 409 static int pmac_ide_init_dma(ide_hwif_t *, const struct ide_port_info *);
 410 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
 411 static void pmac_ide_selectproc(ide_drive_t *drive);
 412 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
 413
 414 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 415
 416 #define PMAC_IDE_REG(x) \
 417         ((void __iomem *)((drive)->hwif->io_ports.data_addr + (x)))
 418
 419 /*
 420  * Apply the timings of the proper unit (master/slave) to the shared
 421  * timing register when selecting that unit. This version is for
 422  * ASICs with a single timing register
 423  */
 424 static void
 425 pmac_ide_selectproc(ide_drive_t *drive)
 426 {
 427         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 428
 429         if (pmif == NULL)
 430                 return;
 431
 432         if (drive->select.b.unit & 0x01)
 433                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 434         else
 435                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 436         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 437 }
 438
 439 /*
 440  * Apply the timings of the proper unit (master/slave) to the shared
 441  * timing register when selecting that unit. This version is for
 442  * ASICs with a dual timing register (Kauai)
 443  */
 444 static void
 445 pmac_ide_kauai_selectproc(ide_drive_t *drive)
 446 {
 447         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 448
 449         if (pmif == NULL)
 450                 return;
 451
 452         if (drive->select.b.unit & 0x01) {
 453                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 454                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 455         } else {
 456                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 457                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 458         }
 459         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 460 }
 461
 462 /*
 463  * Force an update of controller timing values for a given drive
 464  */
 465 static void
 466 pmac_ide_do_update_timings(ide_drive_t *drive)
 467 {
 468         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 469
 470         if (pmif == NULL)
 471                 return;
 472
 473         if (pmif->kind == controller_sh_ata6 ||
 474             pmif->kind == controller_un_ata6 ||
 475             pmif->kind == controller_k2_ata6)
 476                 pmac_ide_kauai_selectproc(drive);
 477         else
 478                 pmac_ide_selectproc(drive);
 479 }
 480
 481 static void pmac_outbsync(ide_hwif_t *hwif, u8 value, unsigned long port)
 482 {
 483         u32 tmp;
 484
 485         writeb(value, (void __iomem *) port);
 486         tmp = readl((void __iomem *)(hwif->io_ports.data_addr
 487                                      + IDE_TIMING_CONFIG));
 488 }
 489
 490 /*
 491  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 492  */
 493 static void
 494 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 495 {
 496         struct ide_timing *tim = ide_timing_find_mode(XFER_PIO_0 + pio);
 497         u32 *timings, t;
 498         unsigned accessTicks, recTicks;
 499         unsigned accessTime, recTime;
 500         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 501         unsigned int cycle_time;
 502
 503         if (pmif == NULL)
 504                 return;
 505
 506         /* which drive is it ? */
 507         timings = &pmif->timings[drive->select.b.unit & 0x01];
 508         t = *timings;
 509
 510         cycle_time = ide_pio_cycle_time(drive, pio);
 511
 512         switch (pmif->kind) {
 513         case controller_sh_ata6: {
 514                 /* 133Mhz cell */
 515                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 516                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 517                 break;
 518                 }
 519         case controller_un_ata6:
 520         case controller_k2_ata6: {
 521                 /* 100Mhz cell */
 522                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 523                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 524                 break;
 525                 }
 526         case controller_kl_ata4:
 527                 /* 66Mhz cell */
 528                 recTime = cycle_time - tim->active - tim->setup;
 529                 recTime = max(recTime, 150U);
 530                 accessTime = tim->active;
 531                 accessTime = max(accessTime, 150U);
 532                 accessTicks = SYSCLK_TICKS_66(accessTime);
 533                 accessTicks = min(accessTicks, 0x1fU);
 534                 recTicks = SYSCLK_TICKS_66(recTime);
 535                 recTicks = min(recTicks, 0x1fU);
 536                 t = (t & ~TR_66_PIO_MASK) |
 537                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 538                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 539                 break;
 540         default: {
 541                 /* 33Mhz cell */
 542                 int ebit = 0;
 543                 recTime = cycle_time - tim->active - tim->setup;
 544                 recTime = max(recTime, 150U);
 545                 accessTime = tim->active;
 546                 accessTime = max(accessTime, 150U);
 547                 accessTicks = SYSCLK_TICKS(accessTime);
 548                 accessTicks = min(accessTicks, 0x1fU);
 549                 accessTicks = max(accessTicks, 4U);
 550                 recTicks = SYSCLK_TICKS(recTime);
 551                 recTicks = min(recTicks, 0x1fU);
 552                 recTicks = max(recTicks, 5U) - 4;
 553                 if (recTicks > 9) {
 554                         recTicks--; /* guess, but it's only for PIO0, so... */
 555                         ebit = 1;
 556                 }
 557                 t = (t & ~TR_33_PIO_MASK) |
 558                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 559                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 560                 if (ebit)
 561                         t |= TR_33_PIO_E;
 562                 break;
 563                 }
 564         }
 565
 566 #ifdef IDE_PMAC_DEBUG
 567         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 568                 drive->name, pio,  *timings);
 569 #endif
 570
 571         *timings = t;
 572         pmac_ide_do_update_timings(drive);
 573 }
 574
 575 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 576
 577 /*
 578  * Calculate KeyLargo ATA/66 UDMA timings
 579  */
 580 static int
 581 set_timings_udma_ata4(u32 *timings, u8 speed)
 582 {
 583         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 584
 585         if (speed > XFER_UDMA_4)
 586                 return 1;
 587
 588         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 589         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 590         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 591
 592         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 593                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 594                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 595                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 596                         TR_66_UDMA_EN;
 597 #ifdef IDE_PMAC_DEBUG
 598         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 599                 speed & 0xf,  *timings);
 600 #endif
 601
 602         return 0;
 603 }
 604
 605 /*
 606  * Calculate Kauai ATA/100 UDMA timings
 607  */
 608 static int
 609 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 610 {
 611         struct ide_timing *t = ide_timing_find_mode(speed);
 612         u32 tr;
 613
 614         if (speed > XFER_UDMA_5 || t == NULL)
 615                 return 1;
 616         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 617         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 618         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 619
 620         return 0;
 621 }
 622
 623 /*
 624  * Calculate Shasta ATA/133 UDMA timings
 625  */
 626 static int
 627 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 628 {
 629         struct ide_timing *t = ide_timing_find_mode(speed);
 630         u32 tr;
 631
 632         if (speed > XFER_UDMA_6 || t == NULL)
 633                 return 1;
 634         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 635         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 636         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 637
 638         return 0;
 639 }
 640
 641 /*
 642  * Calculate MDMA timings for all cells
 643  */
 644 static void
 645 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 646                         u8 speed)
 647 {
 648         int cycleTime, accessTime = 0, recTime = 0;
 649         unsigned accessTicks, recTicks;
 650         struct hd_driveid *id = drive->id;
 651         struct mdma_timings_t* tm = NULL;
 652         int i;
 653
 654         /* Get default cycle time for mode */
 655         switch(speed & 0xf) {
 656                 case 0: cycleTime = 480; break;
 657                 case 1: cycleTime = 150; break;
 658                 case 2: cycleTime = 120; break;
 659                 default:
 660                         BUG();
 661                         break;
 662         }
 663
 664         /* Check if drive provides explicit DMA cycle time */
 665         if ((id->field_valid & 2) && id->eide_dma_time)
 666                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
 667
 668         /* OHare limits according to some old Apple sources */
 669         if ((intf_type == controller_ohare) && (cycleTime < 150))
 670                 cycleTime = 150;
 671         /* Get the proper timing array for this controller */
 672         switch(intf_type) {
 673                 case controller_sh_ata6:
 674                 case controller_un_ata6:
 675                 case controller_k2_ata6:
 676                         break;
 677                 case controller_kl_ata4:
 678                         tm = mdma_timings_66;
 679                         break;
 680                 case controller_kl_ata3:
 681                         tm = mdma_timings_33k;
 682                         break;
 683                 default:
 684                         tm = mdma_timings_33;
 685                         break;
 686         }
 687         if (tm != NULL) {
 688                 /* Lookup matching access & recovery times */
 689                 i = -1;
 690                 for (;;) {
 691                         if (tm[i+1].cycleTime < cycleTime)
 692                                 break;
 693                         i++;
 694                 }
 695                 cycleTime = tm[i].cycleTime;
 696                 accessTime = tm[i].accessTime;
 697                 recTime = tm[i].recoveryTime;
 698
 699 #ifdef IDE_PMAC_DEBUG
 700                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 701                         drive->name, cycleTime, accessTime, recTime);
 702 #endif
 703         }
 704         switch(intf_type) {
 705         case controller_sh_ata6: {
 706                 /* 133Mhz cell */
 707                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 708                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 709                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 710                 }
 711         case controller_un_ata6:
 712         case controller_k2_ata6: {
 713                 /* 100Mhz cell */
 714                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 715                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 716                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 717                 }
 718                 break;
 719         case controller_kl_ata4:
 720                 /* 66Mhz cell */
 721                 accessTicks = SYSCLK_TICKS_66(accessTime);
 722                 accessTicks = min(accessTicks, 0x1fU);
 723                 accessTicks = max(accessTicks, 0x1U);
 724                 recTicks = SYSCLK_TICKS_66(recTime);
 725                 recTicks = min(recTicks, 0x1fU);
 726                 recTicks = max(recTicks, 0x3U);
 727                 /* Clear out mdma bits and disable udma */
 728                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 729                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 730                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 731                 break;
 732         case controller_kl_ata3:
 733                 /* 33Mhz cell on KeyLargo */
 734                 accessTicks = SYSCLK_TICKS(accessTime);
 735                 accessTicks = max(accessTicks, 1U);
 736                 accessTicks = min(accessTicks, 0x1fU);
 737                 accessTime = accessTicks * IDE_SYSCLK_NS;
 738                 recTicks = SYSCLK_TICKS(recTime);
 739                 recTicks = max(recTicks, 1U);
 740                 recTicks = min(recTicks, 0x1fU);
 741                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 742                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 743                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 744                 break;
 745         default: {
 746                 /* 33Mhz cell on others */
 747                 int halfTick = 0;
 748                 int origAccessTime = accessTime;
 749                 int origRecTime = recTime;
 750
 751                 accessTicks = SYSCLK_TICKS(accessTime);
 752                 accessTicks = max(accessTicks, 1U);
 753                 accessTicks = min(accessTicks, 0x1fU);
 754                 accessTime = accessTicks * IDE_SYSCLK_NS;
 755                 recTicks = SYSCLK_TICKS(recTime);
 756                 recTicks = max(recTicks, 2U) - 1;
 757                 recTicks = min(recTicks, 0x1fU);
 758                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 759                 if ((accessTicks > 1) &&
 760                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 761                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 762                         halfTick = 1;
 763                         accessTicks--;
 764                 }
 765                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 766                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 767                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 768                 if (halfTick)
 769                         *timings |= TR_33_MDMA_HALFTICK;
 770                 }
 771         }
 772 #ifdef IDE_PMAC_DEBUG
 773         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 774                 drive->name, speed & 0xf,  *timings);
 775 #endif
 776 }
 777 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
 778
 779 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 780 {
 781         int unit = (drive->select.b.unit & 0x01);
 782         int ret = 0;
 783         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 784         u32 *timings, *timings2, tl[2];
 785
 786         timings = &pmif->timings[unit];
 787         timings2 = &pmif->timings[unit+2];
 788
 789         /* Copy timings to local image */
 790         tl[0] = *timings;
 791         tl[1] = *timings2;
 792
 793 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 794         if (speed >= XFER_UDMA_0) {
 795                 if (pmif->kind == controller_kl_ata4)
 796                         ret = set_timings_udma_ata4(&tl[0], speed);
 797                 else if (pmif->kind == controller_un_ata6
 798                          || pmif->kind == controller_k2_ata6)
 799                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 800                 else if (pmif->kind == controller_sh_ata6)
 801                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 802                 else
 803                         ret = -1;
 804         } else
 805                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 806 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 807         if (ret)
 808                 return;
 809
 810         /* Apply timings to controller */
 811         *timings = tl[0];
 812         *timings2 = tl[1];
 813
 814         pmac_ide_do_update_timings(drive);
 815 }
 816
 817 /*
 818  * Blast some well known "safe" values to the timing registers at init or
 819  * wakeup from sleep time, before we do real calculation
 820  */
 821 static void
 822 sanitize_timings(pmac_ide_hwif_t *pmif)
 823 {
 824         unsigned int value, value2 = 0;
 825
 826         switch(pmif->kind) {
 827                 case controller_sh_ata6:
 828                         value = 0x0a820c97;
 829                         value2 = 0x00033031;
 830                         break;
 831                 case controller_un_ata6:
 832                 case controller_k2_ata6:
 833                         value = 0x08618a92;
 834                         value2 = 0x00002921;
 835                         break;
 836                 case controller_kl_ata4:
 837                         value = 0x0008438c;
 838                         break;
 839                 case controller_kl_ata3:
 840                         value = 0x00084526;
 841                         break;
 842                 case controller_heathrow:
 843                 case controller_ohare:
 844                 default:
 845                         value = 0x00074526;
 846                         break;
 847         }
 848         pmif->timings[0] = pmif->timings[1] = value;
 849         pmif->timings[2] = pmif->timings[3] = value2;
 850 }
 851
 852 /* Suspend call back, should be called after the child devices
 853  * have actually been suspended
 854  */
 855 static int
 856 pmac_ide_do_suspend(ide_hwif_t *hwif)
 857 {
 858         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 859
 860         /* We clear the timings */
 861         pmif->timings[0] = 0;
 862         pmif->timings[1] = 0;
 863
 864         disable_irq(pmif->irq);
 865
 866         /* The media bay will handle itself just fine */
 867         if (pmif->mediabay)
 868                 return 0;
 869
 870         /* Kauai has bus control FCRs directly here */
 871         if (pmif->kauai_fcr) {
 872                 u32 fcr = readl(pmif->kauai_fcr);
 873                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 874                 writel(fcr, pmif->kauai_fcr);
 875         }
 876
 877         /* Disable the bus on older machines and the cell on kauai */
 878         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 879                             0);
 880
 881         return 0;
 882 }
 883
 884 /* Resume call back, should be called before the child devices
 885  * are resumed
 886  */
 887 static int
 888 pmac_ide_do_resume(ide_hwif_t *hwif)
 889 {
 890         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 891
 892         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
 893         if (!pmif->mediabay) {
 894                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
 895                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
 896                 msleep(10);
 897                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
 898
 899                 /* Kauai has it different */
 900                 if (pmif->kauai_fcr) {
 901                         u32 fcr = readl(pmif->kauai_fcr);
 902                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
 903                         writel(fcr, pmif->kauai_fcr);
 904                 }
 905
 906                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
 907         }
 908
 909         /* Sanitize drive timings */
 910         sanitize_timings(pmif);
 911
 912         enable_irq(pmif->irq);
 913
 914         return 0;
 915 }
 916
 917 static u8 pmac_ide_cable_detect(ide_hwif_t *hwif)
 918 {
 919         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)ide_get_hwifdata(hwif);
 920         struct device_node *np = pmif->node;
 921         const char *cable = of_get_property(np, "cable-type", NULL);
 922
 923         /* Get cable type from device-tree. */
 924         if (cable && !strncmp(cable, "80-", 3))
 925                 return ATA_CBL_PATA80;
 926
 927         /*
 928          * G5's seem to have incorrect cable type in device-tree.
 929          * Let's assume they have a 80 conductor cable, this seem
 930          * to be always the case unless the user mucked around.
 931          */
 932         if (of_device_is_compatible(np, "K2-UATA") ||
 933             of_device_is_compatible(np, "shasta-ata"))
 934                 return ATA_CBL_PATA80;
 935
 936         return ATA_CBL_PATA40;
 937 }
 938
 939 static const struct ide_port_ops pmac_ide_ata6_port_ops = {
 940         .set_pio_mode           = pmac_ide_set_pio_mode,
 941         .set_dma_mode           = pmac_ide_set_dma_mode,
 942         .selectproc             = pmac_ide_kauai_selectproc,
 943         .cable_detect           = pmac_ide_cable_detect,
 944 };
 945
 946 static const struct ide_port_ops pmac_ide_ata4_port_ops = {
 947         .set_pio_mode           = pmac_ide_set_pio_mode,
 948         .set_dma_mode           = pmac_ide_set_dma_mode,
 949         .selectproc             = pmac_ide_selectproc,
 950         .cable_detect           = pmac_ide_cable_detect,
 951 };
 952
 953 static const struct ide_port_ops pmac_ide_port_ops = {
 954         .set_pio_mode           = pmac_ide_set_pio_mode,
 955         .set_dma_mode           = pmac_ide_set_dma_mode,
 956         .selectproc             = pmac_ide_selectproc,
 957 };
 958
 959 static const struct ide_dma_ops pmac_dma_ops;
 960
 961 static const struct ide_port_info pmac_port_info = {
 962         .init_dma               = pmac_ide_init_dma,
 963         .chipset                = ide_pmac,
 964 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 965         .dma_ops                = &pmac_dma_ops,
 966 #endif
 967         .port_ops               = &pmac_ide_port_ops,
 968         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
 969                                   IDE_HFLAG_POST_SET_MODE |
 970                                   IDE_HFLAG_MMIO |
 971                                   IDE_HFLAG_UNMASK_IRQS,
 972         .pio_mask               = ATA_PIO4,
 973         .mwdma_mask             = ATA_MWDMA2,
 974 };
 975
 976 /*
 977  * Setup, register & probe an IDE channel driven by this driver, this is
 978  * called by one of the 2 probe functions (macio or PCI).
 979  */
 980 static int __devinit
 981 pmac_ide_setup_device(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif, hw_regs_t *hw)
 982 {
 983         struct device_node *np = pmif->node;
 984         const int *bidp;
 985         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
 986         struct ide_port_info d = pmac_port_info;
 987
 988         pmif->broken_dma = pmif->broken_dma_warn = 0;
 989         if (of_device_is_compatible(np, "shasta-ata")) {
 990                 pmif->kind = controller_sh_ata6;
 991                 d.port_ops = &pmac_ide_ata6_port_ops;
 992                 d.udma_mask = ATA_UDMA6;
 993         } else if (of_device_is_compatible(np, "kauai-ata")) {
 994                 pmif->kind = controller_un_ata6;
 995                 d.port_ops = &pmac_ide_ata6_port_ops;
 996                 d.udma_mask = ATA_UDMA5;
 997         } else if (of_device_is_compatible(np, "K2-UATA")) {
 998                 pmif->kind = controller_k2_ata6;
 999                 d.port_ops = &pmac_ide_ata6_port_ops;
1000                 d.udma_mask = ATA_UDMA5;
1001         } else if (of_device_is_compatible(np, "keylargo-ata")) {
1002                 if (strcmp(np->name, "ata-4") == 0) {
1003                         pmif->kind = controller_kl_ata4;
1004                         d.port_ops = &pmac_ide_ata4_port_ops;
1005                         d.udma_mask = ATA_UDMA4;
1006                 } else
1007                         pmif->kind = controller_kl_ata3;
1008         } else if (of_device_is_compatible(np, "heathrow-ata")) {
1009                 pmif->kind = controller_heathrow;
1010         } else {
1011                 pmif->kind = controller_ohare;
1012                 pmif->broken_dma = 1;
1013         }
1014
1015         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1016         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1017
1018         /* On Kauai-type controllers, we make sure the FCR is correct */
1019         if (pmif->kauai_fcr)
1020                 writel(KAUAI_FCR_UATA_MAGIC |
1021                        KAUAI_FCR_UATA_RESET_N |
1022                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1023
1024         pmif->mediabay = 0;
1025
1026         /* Make sure we have sane timings */
1027         sanitize_timings(pmif);
1028
1029 #ifndef CONFIG_PPC64
1030         /* XXX FIXME: Media bay stuff need re-organizing */
1031         if (np->parent && np->parent->name
1032             && strcasecmp(np->parent->name, "media-bay") == 0) {
1033 #ifdef CONFIG_PMAC_MEDIABAY
1034                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq,
1035                                         hwif);
1036 #endif /* CONFIG_PMAC_MEDIABAY */
1037                 pmif->mediabay = 1;
1038                 if (!bidp)
1039                         pmif->aapl_bus_id = 1;
1040         } else if (pmif->kind == controller_ohare) {
1041                 /* The code below is having trouble on some ohare machines
1042                  * (timing related ?). Until I can put my hand on one of these
1043                  * units, I keep the old way
1044                  */
1045                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1046         } else
1047 #endif
1048         {
1049                 /* This is necessary to enable IDE when net-booting */
1050                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1051                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1052                 msleep(10);
1053                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1054                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1055         }
1056
1057         /* Setup MMIO ops */
1058         default_hwif_mmiops(hwif);
1059         hwif->OUTBSYNC = pmac_outbsync;
1060
1061         hwif->hwif_data = pmif;
1062         ide_init_port_hw(hwif, hw);
1063
1064         printk(KERN_INFO "ide%d: Found Apple %s controller, bus ID %d%s, irq %d\n",
1065                hwif->index, model_name[pmif->kind], pmif->aapl_bus_id,
1066                pmif->mediabay ? " (mediabay)" : "", hwif->irq);
1067
1068         if (pmif->mediabay) {
1069 #ifdef CONFIG_PMAC_MEDIABAY
1070                 if (check_media_bay_by_base(pmif->regbase, MB_CD)) {
1071 #else
1072                 if (1) {
1073 #endif
1074                         hwif->drives[0].noprobe = 1;
1075                         hwif->drives[1].noprobe = 1;
1076                 }
1077         }
1078
1079         idx[0] = hwif->index;
1080
1081         ide_device_add(idx, &d);
1082
1083         return 0;
1084 }
1085
1086 static void __devinit pmac_ide_init_ports(hw_regs_t *hw, unsigned long base)
1087 {
1088         int i;
1089
1090         for (i = 0; i < 8; ++i)
1091                 hw->io_ports_array[i] = base + i * 0x10;
1092
1093         hw->io_ports.ctl_addr = base + 0x160;
1094 }
1095
1096 /*
1097  * Attach to a macio probed interface
1098  */
1099 static int __devinit
1100 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1101 {
1102         void __iomem *base;
1103         unsigned long regbase;
1104         ide_hwif_t *hwif;
1105         pmac_ide_hwif_t *pmif;
1106         int irq, rc;
1107         hw_regs_t hw;
1108
1109         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1110         if (pmif == NULL)
1111                 return -ENOMEM;
1112
1113         hwif = ide_find_port();
1114         if (hwif == NULL) {
1115                 printk(KERN_ERR "ide-pmac: MacIO interface attach with no slot\n");
1116                 printk(KERN_ERR "          %s\n", mdev->ofdev.node->full_name);
1117                 rc = -ENODEV;
1118                 goto out_free_pmif;
1119         }
1120
1121         if (macio_resource_count(mdev) == 0) {
1122                 printk(KERN_WARNING "ide-pmac: no address for %s\n",
1123                                     mdev->ofdev.node->full_name);
1124                 rc = -ENXIO;
1125                 goto out_free_pmif;
1126         }
1127
1128         /* Request memory resource for IO ports */
1129         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1130                 printk(KERN_ERR "ide-pmac: can't request MMIO resource for "
1131                                 "%s!\n", mdev->ofdev.node->full_name);
1132                 rc = -EBUSY;
1133                 goto out_free_pmif;
1134         }
1135
1136         /* XXX This is bogus. Should be fixed in the registry by checking
1137          * the kind of host interrupt controller, a bit like gatwick
1138          * fixes in irq.c. That works well enough for the single case
1139          * where that happens though...
1140          */
1141         if (macio_irq_count(mdev) == 0) {
1142                 printk(KERN_WARNING "ide-pmac: no intrs for device %s, using "
1143                                     "13\n", mdev->ofdev.node->full_name);
1144                 irq = irq_create_mapping(NULL, 13);
1145         } else
1146                 irq = macio_irq(mdev, 0);
1147
1148         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1149         regbase = (unsigned long) base;
1150
1151         pmif->mdev = mdev;
1152         pmif->node = mdev->ofdev.node;
1153         pmif->regbase = regbase;
1154         pmif->irq = irq;
1155         pmif->kauai_fcr = NULL;
1156 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1157         if (macio_resource_count(mdev) >= 2) {
1158                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1159                         printk(KERN_WARNING "ide-pmac: can't request DMA "
1160                                             "resource for %s!\n",
1161                                             mdev->ofdev.node->full_name);
1162                 else
1163                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1164         } else
1165                 pmif->dma_regs = NULL;
1166 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1167         dev_set_drvdata(&mdev->ofdev.dev, hwif);
1168
1169         memset(&hw, 0, sizeof(hw));
1170         pmac_ide_init_ports(&hw, pmif->regbase);
1171         hw.irq = irq;
1172         hw.dev = &mdev->bus->pdev->dev;
1173         hw.parent = &mdev->ofdev.dev;
1174
1175         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1176         if (rc != 0) {
1177                 /* The inteface is released to the common IDE layer */
1178                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1179                 iounmap(base);
1180                 if (pmif->dma_regs) {
1181                         iounmap(pmif->dma_regs);
1182                         macio_release_resource(mdev, 1);
1183                 }
1184                 macio_release_resource(mdev, 0);
1185                 kfree(pmif);
1186         }
1187
1188         return rc;
1189
1190 out_free_pmif:
1191         kfree(pmif);
1192         return rc;
1193 }
1194
1195 static int
1196 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1197 {
1198         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1199         int             rc = 0;
1200
1201         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1202                         && (mesg.event & PM_EVENT_SLEEP)) {
1203                 rc = pmac_ide_do_suspend(hwif);
1204                 if (rc == 0)
1205                         mdev->ofdev.dev.power.power_state = mesg;
1206         }
1207
1208         return rc;
1209 }
1210
1211 static int
1212 pmac_ide_macio_resume(struct macio_dev *mdev)
1213 {
1214         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1215         int             rc = 0;
1216
1217         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1218                 rc = pmac_ide_do_resume(hwif);
1219                 if (rc == 0)
1220                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1221         }
1222
1223         return rc;
1224 }
1225
1226 /*
1227  * Attach to a PCI probed interface
1228  */
1229 static int __devinit
1230 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1231 {
1232         ide_hwif_t *hwif;
1233         struct device_node *np;
1234         pmac_ide_hwif_t *pmif;
1235         void __iomem *base;
1236         unsigned long rbase, rlen;
1237         int rc;
1238         hw_regs_t hw;
1239
1240         np = pci_device_to_OF_node(pdev);
1241         if (np == NULL) {
1242                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1243                 return -ENODEV;
1244         }
1245
1246         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1247         if (pmif == NULL)
1248                 return -ENOMEM;
1249
1250         hwif = ide_find_port();
1251         if (hwif == NULL) {
1252                 printk(KERN_ERR "ide-pmac: PCI interface attach with no slot\n");
1253                 printk(KERN_ERR "          %s\n", np->full_name);
1254                 rc = -ENODEV;
1255                 goto out_free_pmif;
1256         }
1257
1258         if (pci_enable_device(pdev)) {
1259                 printk(KERN_WARNING "ide-pmac: Can't enable PCI device for "
1260                                     "%s\n", np->full_name);
1261                 rc = -ENXIO;
1262                 goto out_free_pmif;
1263         }
1264         pci_set_master(pdev);
1265
1266         if (pci_request_regions(pdev, "Kauai ATA")) {
1267                 printk(KERN_ERR "ide-pmac: Cannot obtain PCI resources for "
1268                                 "%s\n", np->full_name);
1269                 rc = -ENXIO;
1270                 goto out_free_pmif;
1271         }
1272
1273         pmif->mdev = NULL;
1274         pmif->node = np;
1275
1276         rbase = pci_resource_start(pdev, 0);
1277         rlen = pci_resource_len(pdev, 0);
1278
1279         base = ioremap(rbase, rlen);
1280         pmif->regbase = (unsigned long) base + 0x2000;
1281 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1282         pmif->dma_regs = base + 0x1000;
1283 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1284         pmif->kauai_fcr = base;
1285         pmif->irq = pdev->irq;
1286
1287         pci_set_drvdata(pdev, hwif);
1288
1289         memset(&hw, 0, sizeof(hw));
1290         pmac_ide_init_ports(&hw, pmif->regbase);
1291         hw.irq = pdev->irq;
1292         hw.dev = &pdev->dev;
1293
1294         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1295         if (rc != 0) {
1296                 /* The inteface is released to the common IDE layer */
1297                 pci_set_drvdata(pdev, NULL);
1298                 iounmap(base);
1299                 pci_release_regions(pdev);
1300                 kfree(pmif);
1301         }
1302
1303         return rc;
1304
1305 out_free_pmif:
1306         kfree(pmif);
1307         return rc;
1308 }
1309
1310 static int
1311 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1312 {
1313         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1314         int             rc = 0;
1315
1316         if (mesg.event != pdev->dev.power.power_state.event
1317                         && (mesg.event & PM_EVENT_SLEEP)) {
1318                 rc = pmac_ide_do_suspend(hwif);
1319                 if (rc == 0)
1320                         pdev->dev.power.power_state = mesg;
1321         }
1322
1323         return rc;
1324 }
1325
1326 static int
1327 pmac_ide_pci_resume(struct pci_dev *pdev)
1328 {
1329         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1330         int             rc = 0;
1331
1332         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1333                 rc = pmac_ide_do_resume(hwif);
1334                 if (rc == 0)
1335                         pdev->dev.power.power_state = PMSG_ON;
1336         }
1337
1338         return rc;
1339 }
1340
1341 static struct of_device_id pmac_ide_macio_match[] =
1342 {
1343         {
1344         .name           = "IDE",
1345         },
1346         {
1347         .name           = "ATA",
1348         },
1349         {
1350         .type           = "ide",
1351         },
1352         {
1353         .type           = "ata",
1354         },
1355         {},
1356 };
1357
1358 static struct macio_driver pmac_ide_macio_driver =
1359 {
1360         .name           = "ide-pmac",
1361         .match_table    = pmac_ide_macio_match,
1362         .probe          = pmac_ide_macio_attach,
1363         .suspend        = pmac_ide_macio_suspend,
1364         .resume         = pmac_ide_macio_resume,
1365 };
1366
1367 static const struct pci_device_id pmac_ide_pci_match[] = {
1368         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1369         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1370         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1371         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1372         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1373         {},
1374 };
1375
1376 static struct pci_driver pmac_ide_pci_driver = {
1377         .name           = "ide-pmac",
1378         .id_table       = pmac_ide_pci_match,
1379         .probe          = pmac_ide_pci_attach,
1380         .suspend        = pmac_ide_pci_suspend,
1381         .resume         = pmac_ide_pci_resume,
1382 };
1383 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1384
1385 int __init pmac_ide_probe(void)
1386 {
1387         int error;
1388
1389         if (!machine_is(powermac))
1390                 return -ENODEV;
1391
1392 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1393         error = pci_register_driver(&pmac_ide_pci_driver);
1394         if (error)
1395                 goto out;
1396         error = macio_register_driver(&pmac_ide_macio_driver);
1397         if (error) {
1398                 pci_unregister_driver(&pmac_ide_pci_driver);
1399                 goto out;
1400         }
1401 #else
1402         error = macio_register_driver(&pmac_ide_macio_driver);
1403         if (error)
1404                 goto out;
1405         error = pci_register_driver(&pmac_ide_pci_driver);
1406         if (error) {
1407                 macio_unregister_driver(&pmac_ide_macio_driver);
1408                 goto out;
1409         }
1410 #endif
1411 out:
1412         return error;
1413 }
1414
1415 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1416
1417 /*
1418  * pmac_ide_build_dmatable builds the DBDMA command list
1419  * for a transfer and sets the DBDMA channel to point to it.
1420  */
1421 static int
1422 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1423 {
1424         struct dbdma_cmd *table;
1425         int i, count = 0;
1426         ide_hwif_t *hwif = HWIF(drive);
1427         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1428         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1429         struct scatterlist *sg;
1430         int wr = (rq_data_dir(rq) == WRITE);
1431
1432         /* DMA table is already aligned */
1433         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1434
1435         /* Make sure DMA controller is stopped (necessary ?) */
1436         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1437         while (readl(&dma->status) & RUN)
1438                 udelay(1);
1439
1440         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1441
1442         if (!i)
1443                 return 0;
1444
1445         /* Build DBDMA commands list */
1446         sg = hwif->sg_table;
1447         while (i && sg_dma_len(sg)) {
1448                 u32 cur_addr;
1449                 u32 cur_len;
1450
1451                 cur_addr = sg_dma_address(sg);
1452                 cur_len = sg_dma_len(sg);
1453
1454                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1455                         if (pmif->broken_dma_warn == 0) {
1456                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1457                                        "switching to PIO on Ohare chipset\n", drive->name);
1458                                 pmif->broken_dma_warn = 1;
1459                         }
1460                         goto use_pio_instead;
1461                 }
1462                 while (cur_len) {
1463                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1464
1465                         if (count++ >= MAX_DCMDS) {
1466                                 printk(KERN_WARNING "%s: DMA table too small\n",
1467                                        drive->name);
1468                                 goto use_pio_instead;
1469                         }
1470                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1471                         st_le16(&table->req_count, tc);
1472                         st_le32(&table->phy_addr, cur_addr);
1473                         table->cmd_dep = 0;
1474                         table->xfer_status = 0;
1475                         table->res_count = 0;
1476                         cur_addr += tc;
1477                         cur_len -= tc;
1478                         ++table;
1479                 }
1480                 sg = sg_next(sg);
1481                 i--;
1482         }
1483
1484         /* convert the last command to an input/output last command */
1485         if (count) {
1486                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1487                 /* add the stop command to the end of the list */
1488                 memset(table, 0, sizeof(struct dbdma_cmd));
1489                 st_le16(&table->command, DBDMA_STOP);
1490                 mb();
1491                 writel(hwif->dmatable_dma, &dma->cmdptr);
1492                 return 1;
1493         }
1494
1495         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1496
1497 use_pio_instead:
1498         ide_destroy_dmatable(drive);
1499
1500         return 0; /* revert to PIO for this request */
1501 }
1502
1503 /* Teardown mappings after DMA has completed.  */
1504 static void
1505 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1506 {
1507         ide_hwif_t *hwif = drive->hwif;
1508
1509         if (hwif->sg_nents) {
1510                 ide_destroy_dmatable(drive);
1511                 hwif->sg_nents = 0;
1512         }
1513 }
1514
1515 /*
1516  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1517  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1518  */
1519 static int
1520 pmac_ide_dma_setup(ide_drive_t *drive)
1521 {
1522         ide_hwif_t *hwif = HWIF(drive);
1523         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1524         struct request *rq = HWGROUP(drive)->rq;
1525         u8 unit = (drive->select.b.unit & 0x01);
1526         u8 ata4;
1527
1528         if (pmif == NULL)
1529                 return 1;
1530         ata4 = (pmif->kind == controller_kl_ata4);
1531
1532         if (!pmac_ide_build_dmatable(drive, rq)) {
1533                 ide_map_sg(drive, rq);
1534                 return 1;
1535         }
1536
1537         /* Apple adds 60ns to wrDataSetup on reads */
1538         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1539                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1540                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1541                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1542         }
1543
1544         drive->waiting_for_dma = 1;
1545
1546         return 0;
1547 }
1548
1549 static void
1550 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1551 {
1552         /* issue cmd to drive */
1553         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1554 }
1555
1556 /*
1557  * Kick the DMA controller into life after the DMA command has been issued
1558  * to the drive.
1559  */
1560 static void
1561 pmac_ide_dma_start(ide_drive_t *drive)
1562 {
1563         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1564         volatile struct dbdma_regs __iomem *dma;
1565
1566         dma = pmif->dma_regs;
1567
1568         writel((RUN << 16) | RUN, &dma->control);
1569         /* Make sure it gets to the controller right now */
1570         (void)readl(&dma->control);
1571 }
1572
1573 /*
1574  * After a DMA transfer, make sure the controller is stopped
1575  */
1576 static int
1577 pmac_ide_dma_end (ide_drive_t *drive)
1578 {
1579         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1580         volatile struct dbdma_regs __iomem *dma;
1581         u32 dstat;
1582
1583         if (pmif == NULL)
1584                 return 0;
1585         dma = pmif->dma_regs;
1586
1587         drive->waiting_for_dma = 0;
1588         dstat = readl(&dma->status);
1589         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1590         pmac_ide_destroy_dmatable(drive);
1591         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1592          * in theory, but with ATAPI decices doing buffer underruns, that would
1593          * cause us to disable DMA, which isn't what we want
1594          */
1595         return (dstat & (RUN|DEAD)) != RUN;
1596 }
1597
1598 /*
1599  * Check out that the interrupt we got was for us. We can't always know this
1600  * for sure with those Apple interfaces (well, we could on the recent ones but
1601  * that's not implemented yet), on the other hand, we don't have shared interrupts
1602  * so it's not really a problem
1603  */
1604 static int
1605 pmac_ide_dma_test_irq (ide_drive_t *drive)
1606 {
1607         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1608         volatile struct dbdma_regs __iomem *dma;
1609         unsigned long status, timeout;
1610
1611         if (pmif == NULL)
1612                 return 0;
1613         dma = pmif->dma_regs;
1614
1615         /* We have to things to deal with here:
1616          *
1617          * - The dbdma won't stop if the command was started
1618          * but completed with an error without transferring all
1619          * datas. This happens when bad blocks are met during
1620          * a multi-block transfer.
1621          *
1622          * - The dbdma fifo hasn't yet finished flushing to
1623          * to system memory when the disk interrupt occurs.
1624          *
1625          */
1626
1627         /* If ACTIVE is cleared, the STOP command have passed and
1628          * transfer is complete.
1629          */
1630         status = readl(&dma->status);
1631         if (!(status & ACTIVE))
1632                 return 1;
1633         if (!drive->waiting_for_dma)
1634                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1635                         called while not waiting\n", HWIF(drive)->index);
1636
1637         /* If dbdma didn't execute the STOP command yet, the
1638          * active bit is still set. We consider that we aren't
1639          * sharing interrupts (which is hopefully the case with
1640          * those controllers) and so we just try to flush the
1641          * channel for pending data in the fifo
1642          */
1643         udelay(1);
1644         writel((FLUSH << 16) | FLUSH, &dma->control);
1645         timeout = 0;
1646         for (;;) {
1647                 udelay(1);
1648                 status = readl(&dma->status);
1649                 if ((status & FLUSH) == 0)
1650                         break;
1651                 if (++timeout > 100) {
1652                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1653                         timeout flushing channel\n", HWIF(drive)->index);
1654                         break;
1655                 }
1656         }
1657         return 1;
1658 }
1659
1660 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1661 {
1662 }
1663
1664 static void
1665 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1666 {
1667         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1668         volatile struct dbdma_regs __iomem *dma;
1669         unsigned long status;
1670
1671         if (pmif == NULL)
1672                 return;
1673         dma = pmif->dma_regs;
1674
1675         status = readl(&dma->status);
1676         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1677 }
1678
1679 static const struct ide_dma_ops pmac_dma_ops = {
1680         .dma_host_set           = pmac_ide_dma_host_set,
1681         .dma_setup              = pmac_ide_dma_setup,
1682         .dma_exec_cmd           = pmac_ide_dma_exec_cmd,
1683         .dma_start              = pmac_ide_dma_start,
1684         .dma_end                = pmac_ide_dma_end,
1685         .dma_test_irq           = pmac_ide_dma_test_irq,
1686         .dma_timeout            = ide_dma_timeout,
1687         .dma_lost_irq           = pmac_ide_dma_lost_irq,
1688 };
1689
1690 /*
1691  * Allocate the data structures needed for using DMA with an interface
1692  * and fill the proper list of functions pointers
1693  */
1694 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1695                                        const struct ide_port_info *d)
1696 {
1697         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1698         struct pci_dev *dev = to_pci_dev(hwif->dev);
1699
1700         /* We won't need pci_dev if we switch to generic consistent
1701          * DMA routines ...
1702          */
1703         if (dev == NULL || pmif->dma_regs == 0)
1704                 return -ENODEV;
1705         /*
1706          * Allocate space for the DBDMA commands.
1707          * The +2 is +1 for the stop command and +1 to allow for
1708          * aligning the start address to a multiple of 16 bytes.
1709          */
1710         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1711                 dev,
1712                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1713                 &hwif->dmatable_dma);
1714         if (pmif->dma_table_cpu == NULL) {
1715                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1716                        hwif->name);
1717                 return -ENOMEM;
1718         }
1719
1720         hwif->sg_max_nents = MAX_DCMDS;
1721
1722         return 0;
1723 }
1724 #else
1725 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1726                                        const struct ide_port_info *d)
1727 {
1728         return -EOPNOTSUPP;
1729 }
1730 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1731
1732 module_init(pmac_ide_probe);
1733
1734 MODULE_LICENSE("GPL");