drivers/ide/pci/hpt366.c

   1 /*
   2  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   3  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   4  * Portions Copyright (C) 2003          Red Hat Inc
   5  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   6  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   7  *
   8  * Thanks to HighPoint Technologies for their assistance, and hardware.
   9  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  10  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  11  * development and support.
  12  *
  13  *
  14  * HighPoint has its own drivers (open source except for the RAID part)
  15  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  16  * This may be useful to anyone wanting to work on this driver, however  do not
  17  * trust  them too much since the code tends to become less and less meaningful
  18  * as the time passes... :-/
  19  *
  20  * Note that final HPT370 support was done by force extraction of GPL.
  21  *
  22  * - add function for getting/setting power status of drive
  23  * - the HPT370's state machine can get confused. reset it before each dma
  24  *   xfer to prevent that from happening.
  25  * - reset state engine whenever we get an error.
  26  * - check for busmaster state at end of dma.
  27  * - use new highpoint timings.
  28  * - detect bus speed using highpoint register.
  29  * - use pll if we don't have a clock table. added a 66MHz table that's
  30  *   just 2x the 33MHz table.
  31  * - removed turnaround. NOTE: we never want to switch between pll and
  32  *   pci clocks as the chip can glitch in those cases. the highpoint
  33  *   approved workaround slows everything down too much to be useful. in
  34  *   addition, we would have to serialize access to each chip.
  35  *      Adrian Sun <a.sun@sun.com>
  36  *
  37  * add drive timings for 66MHz PCI bus,
  38  * fix ATA Cable signal detection, fix incorrect /proc info
  39  * add /proc display for per-drive PIO/DMA/UDMA mode and
  40  * per-channel ATA-33/66 Cable detect.
  41  *      Duncan Laurie <void@sun.com>
  42  *
  43  * fixup /proc output for multiple controllers
  44  *      Tim Hockin <thockin@sun.com>
  45  *
  46  * On hpt366:
  47  * Reset the hpt366 on error, reset on dma
  48  * Fix disabling Fast Interrupt hpt366.
  49  *      Mike Waychison <crlf@sun.com>
  50  *
  51  * Added support for 372N clocking and clock switching. The 372N needs
  52  * different clocks on read/write. This requires overloading rw_disk and
  53  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  54  * keeping me sane.
  55  *              Alan Cox <alan@redhat.com>
  56  *
  57  * - fix the clock turnaround code: it was writing to the wrong ports when
  58  *   called for the secondary channel, caching the current clock mode per-
  59  *   channel caused the cached register value to get out of sync with the
  60  *   actual one, the channels weren't serialized, the turnaround shouldn't
  61  *   be done on 66 MHz PCI bus
  62  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  63  *   does not allow for this speed anyway
  64  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  65  *   their primary channel is kind of virtual, it isn't tied to any pins)
  66  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  67  *   HPT37x chip family; save space by introducing the separate transfer mode
  68  *   table in which the mode lookup is done
  69  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  70  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  71  *   read it only from the function 0 of HPT374 chips
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge HPT36x/HPT37x speedproc handlers, fix PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 117  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 118  */
 119
 120 #include <linux/types.h>
 121 #include <linux/module.h>
 122 #include <linux/kernel.h>
 123 #include <linux/delay.h>
 124 #include <linux/blkdev.h>
 125 #include <linux/hdreg.h>
 126 #include <linux/interrupt.h>
 127 #include <linux/pci.h>
 128 #include <linux/init.h>
 129 #include <linux/ide.h>
 130
 131 #include <asm/uaccess.h>
 132 #include <asm/io.h>
 133
 134 #define DRV_NAME "hpt366"
 135
 136 /* various tuning parameters */
 137 #define HPT_RESET_STATE_ENGINE
 138 #undef  HPT_DELAY_INTERRUPT
 139 #define HPT_SERIALIZE_IO        0
 140
 141 static const char *quirk_drives[] = {
 142         "QUANTUM FIREBALLlct08 08",
 143         "QUANTUM FIREBALLP KA6.4",
 144         "QUANTUM FIREBALLP LM20.4",
 145         "QUANTUM FIREBALLP LM20.5",
 146         NULL
 147 };
 148
 149 static const char *bad_ata100_5[] = {
 150         "IBM-DTLA-307075",
 151         "IBM-DTLA-307060",
 152         "IBM-DTLA-307045",
 153         "IBM-DTLA-307030",
 154         "IBM-DTLA-307020",
 155         "IBM-DTLA-307015",
 156         "IBM-DTLA-305040",
 157         "IBM-DTLA-305030",
 158         "IBM-DTLA-305020",
 159         "IC35L010AVER07-0",
 160         "IC35L020AVER07-0",
 161         "IC35L030AVER07-0",
 162         "IC35L040AVER07-0",
 163         "IC35L060AVER07-0",
 164         "WDC AC310200R",
 165         NULL
 166 };
 167
 168 static const char *bad_ata66_4[] = {
 169         "IBM-DTLA-307075",
 170         "IBM-DTLA-307060",
 171         "IBM-DTLA-307045",
 172         "IBM-DTLA-307030",
 173         "IBM-DTLA-307020",
 174         "IBM-DTLA-307015",
 175         "IBM-DTLA-305040",
 176         "IBM-DTLA-305030",
 177         "IBM-DTLA-305020",
 178         "IC35L010AVER07-0",
 179         "IC35L020AVER07-0",
 180         "IC35L030AVER07-0",
 181         "IC35L040AVER07-0",
 182         "IC35L060AVER07-0",
 183         "WDC AC310200R",
 184         "MAXTOR STM3320620A",
 185         NULL
 186 };
 187
 188 static const char *bad_ata66_3[] = {
 189         "WDC AC310200R",
 190         NULL
 191 };
 192
 193 static const char *bad_ata33[] = {
 194         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 195         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 196         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 197         "Maxtor 90510D4",
 198         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 199         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 200         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 201         NULL
 202 };
 203
 204 static u8 xfer_speeds[] = {
 205         XFER_UDMA_6,
 206         XFER_UDMA_5,
 207         XFER_UDMA_4,
 208         XFER_UDMA_3,
 209         XFER_UDMA_2,
 210         XFER_UDMA_1,
 211         XFER_UDMA_0,
 212
 213         XFER_MW_DMA_2,
 214         XFER_MW_DMA_1,
 215         XFER_MW_DMA_0,
 216
 217         XFER_PIO_4,
 218         XFER_PIO_3,
 219         XFER_PIO_2,
 220         XFER_PIO_1,
 221         XFER_PIO_0
 222 };
 223
 224 /* Key for bus clock timings
 225  * 36x   37x
 226  * bits  bits
 227  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 228  *              cycles = value + 1
 229  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 230  *              cycles = value + 1
 231  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 232  *              register access.
 233  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 234  *              register access.
 235  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 236  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 237  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 238  *              MW DMA xfer.
 239  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 240  *              task file register access.
 241  * 28    28     UDMA enable.
 242  * 29    29     DMA  enable.
 243  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 244  *              PIO xfer.
 245  * 31    31     FIFO enable.
 246  */
 247
 248 static u32 forty_base_hpt36x[] = {
 249         /* XFER_UDMA_6 */       0x900fd943,
 250         /* XFER_UDMA_5 */       0x900fd943,
 251         /* XFER_UDMA_4 */       0x900fd943,
 252         /* XFER_UDMA_3 */       0x900ad943,
 253         /* XFER_UDMA_2 */       0x900bd943,
 254         /* XFER_UDMA_1 */       0x9008d943,
 255         /* XFER_UDMA_0 */       0x9008d943,
 256
 257         /* XFER_MW_DMA_2 */     0xa008d943,
 258         /* XFER_MW_DMA_1 */     0xa010d955,
 259         /* XFER_MW_DMA_0 */     0xa010d9fc,
 260
 261         /* XFER_PIO_4 */        0xc008d963,
 262         /* XFER_PIO_3 */        0xc010d974,
 263         /* XFER_PIO_2 */        0xc010d997,
 264         /* XFER_PIO_1 */        0xc010d9c7,
 265         /* XFER_PIO_0 */        0xc018d9d9
 266 };
 267
 268 static u32 thirty_three_base_hpt36x[] = {
 269         /* XFER_UDMA_6 */       0x90c9a731,
 270         /* XFER_UDMA_5 */       0x90c9a731,
 271         /* XFER_UDMA_4 */       0x90c9a731,
 272         /* XFER_UDMA_3 */       0x90cfa731,
 273         /* XFER_UDMA_2 */       0x90caa731,
 274         /* XFER_UDMA_1 */       0x90cba731,
 275         /* XFER_UDMA_0 */       0x90c8a731,
 276
 277         /* XFER_MW_DMA_2 */     0xa0c8a731,
 278         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 279         /* XFER_MW_DMA_0 */     0xa0c8a797,
 280
 281         /* XFER_PIO_4 */        0xc0c8a731,
 282         /* XFER_PIO_3 */        0xc0c8a742,
 283         /* XFER_PIO_2 */        0xc0d0a753,
 284         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 285         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 286 };
 287
 288 static u32 twenty_five_base_hpt36x[] = {
 289         /* XFER_UDMA_6 */       0x90c98521,
 290         /* XFER_UDMA_5 */       0x90c98521,
 291         /* XFER_UDMA_4 */       0x90c98521,
 292         /* XFER_UDMA_3 */       0x90cf8521,
 293         /* XFER_UDMA_2 */       0x90cf8521,
 294         /* XFER_UDMA_1 */       0x90cb8521,
 295         /* XFER_UDMA_0 */       0x90cb8521,
 296
 297         /* XFER_MW_DMA_2 */     0xa0ca8521,
 298         /* XFER_MW_DMA_1 */     0xa0ca8532,
 299         /* XFER_MW_DMA_0 */     0xa0ca8575,
 300
 301         /* XFER_PIO_4 */        0xc0ca8521,
 302         /* XFER_PIO_3 */        0xc0ca8532,
 303         /* XFER_PIO_2 */        0xc0ca8542,
 304         /* XFER_PIO_1 */        0xc0d08572,
 305         /* XFER_PIO_0 */        0xc0d08585
 306 };
 307
 308 #if 0
 309 /* These are the timing tables from the HighPoint open source drivers... */
 310 static u32 thirty_three_base_hpt37x[] = {
 311         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 312         /* XFER_UDMA_5 */       0x12446231,
 313         /* XFER_UDMA_4 */       0x12446231,
 314         /* XFER_UDMA_3 */       0x126c6231,
 315         /* XFER_UDMA_2 */       0x12486231,
 316         /* XFER_UDMA_1 */       0x124c6233,
 317         /* XFER_UDMA_0 */       0x12506297,
 318
 319         /* XFER_MW_DMA_2 */     0x22406c31,
 320         /* XFER_MW_DMA_1 */     0x22406c33,
 321         /* XFER_MW_DMA_0 */     0x22406c97,
 322
 323         /* XFER_PIO_4 */        0x06414e31,
 324         /* XFER_PIO_3 */        0x06414e42,
 325         /* XFER_PIO_2 */        0x06414e53,
 326         /* XFER_PIO_1 */        0x06814e93,
 327         /* XFER_PIO_0 */        0x06814ea7
 328 };
 329
 330 static u32 fifty_base_hpt37x[] = {
 331         /* XFER_UDMA_6 */       0x12848242,
 332         /* XFER_UDMA_5 */       0x12848242,
 333         /* XFER_UDMA_4 */       0x12ac8242,
 334         /* XFER_UDMA_3 */       0x128c8242,
 335         /* XFER_UDMA_2 */       0x120c8242,
 336         /* XFER_UDMA_1 */       0x12148254,
 337         /* XFER_UDMA_0 */       0x121882ea,
 338
 339         /* XFER_MW_DMA_2 */     0x22808242,
 340         /* XFER_MW_DMA_1 */     0x22808254,
 341         /* XFER_MW_DMA_0 */     0x228082ea,
 342
 343         /* XFER_PIO_4 */        0x0a81f442,
 344         /* XFER_PIO_3 */        0x0a81f443,
 345         /* XFER_PIO_2 */        0x0a81f454,
 346         /* XFER_PIO_1 */        0x0ac1f465,
 347         /* XFER_PIO_0 */        0x0ac1f48a
 348 };
 349
 350 static u32 sixty_six_base_hpt37x[] = {
 351         /* XFER_UDMA_6 */       0x1c869c62,
 352         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 353         /* XFER_UDMA_4 */       0x1c8a9c62,
 354         /* XFER_UDMA_3 */       0x1c8e9c62,
 355         /* XFER_UDMA_2 */       0x1c929c62,
 356         /* XFER_UDMA_1 */       0x1c9a9c62,
 357         /* XFER_UDMA_0 */       0x1c829c62,
 358
 359         /* XFER_MW_DMA_2 */     0x2c829c62,
 360         /* XFER_MW_DMA_1 */     0x2c829c66,
 361         /* XFER_MW_DMA_0 */     0x2c829d2e,
 362
 363         /* XFER_PIO_4 */        0x0c829c62,
 364         /* XFER_PIO_3 */        0x0c829c84,
 365         /* XFER_PIO_2 */        0x0c829ca6,
 366         /* XFER_PIO_1 */        0x0d029d26,
 367         /* XFER_PIO_0 */        0x0d029d5e
 368 };
 369 #else
 370 /*
 371  * The following are the new timing tables with PIO mode data/taskfile transfer
 372  * overclocking fixed...
 373  */
 374
 375 /* This table is taken from the HPT370 data manual rev. 1.02 */
 376 static u32 thirty_three_base_hpt37x[] = {
 377         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 378         /* XFER_UDMA_5 */       0x16455031,
 379         /* XFER_UDMA_4 */       0x16455031,
 380         /* XFER_UDMA_3 */       0x166d5031,
 381         /* XFER_UDMA_2 */       0x16495031,
 382         /* XFER_UDMA_1 */       0x164d5033,
 383         /* XFER_UDMA_0 */       0x16515097,
 384
 385         /* XFER_MW_DMA_2 */     0x26515031,
 386         /* XFER_MW_DMA_1 */     0x26515033,
 387         /* XFER_MW_DMA_0 */     0x26515097,
 388
 389         /* XFER_PIO_4 */        0x06515021,
 390         /* XFER_PIO_3 */        0x06515022,
 391         /* XFER_PIO_2 */        0x06515033,
 392         /* XFER_PIO_1 */        0x06915065,
 393         /* XFER_PIO_0 */        0x06d1508a
 394 };
 395
 396 static u32 fifty_base_hpt37x[] = {
 397         /* XFER_UDMA_6 */       0x1a861842,
 398         /* XFER_UDMA_5 */       0x1a861842,
 399         /* XFER_UDMA_4 */       0x1aae1842,
 400         /* XFER_UDMA_3 */       0x1a8e1842,
 401         /* XFER_UDMA_2 */       0x1a0e1842,
 402         /* XFER_UDMA_1 */       0x1a161854,
 403         /* XFER_UDMA_0 */       0x1a1a18ea,
 404
 405         /* XFER_MW_DMA_2 */     0x2a821842,
 406         /* XFER_MW_DMA_1 */     0x2a821854,
 407         /* XFER_MW_DMA_0 */     0x2a8218ea,
 408
 409         /* XFER_PIO_4 */        0x0a821842,
 410         /* XFER_PIO_3 */        0x0a821843,
 411         /* XFER_PIO_2 */        0x0a821855,
 412         /* XFER_PIO_1 */        0x0ac218a8,
 413         /* XFER_PIO_0 */        0x0b02190c
 414 };
 415
 416 static u32 sixty_six_base_hpt37x[] = {
 417         /* XFER_UDMA_6 */       0x1c86fe62,
 418         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 419         /* XFER_UDMA_4 */       0x1c8afe62,
 420         /* XFER_UDMA_3 */       0x1c8efe62,
 421         /* XFER_UDMA_2 */       0x1c92fe62,
 422         /* XFER_UDMA_1 */       0x1c9afe62,
 423         /* XFER_UDMA_0 */       0x1c82fe62,
 424
 425         /* XFER_MW_DMA_2 */     0x2c82fe62,
 426         /* XFER_MW_DMA_1 */     0x2c82fe66,
 427         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 428
 429         /* XFER_PIO_4 */        0x0c82fe62,
 430         /* XFER_PIO_3 */        0x0c82fe84,
 431         /* XFER_PIO_2 */        0x0c82fea6,
 432         /* XFER_PIO_1 */        0x0d02ff26,
 433         /* XFER_PIO_0 */        0x0d42ff7f
 434 };
 435 #endif
 436
 437 #define HPT366_DEBUG_DRIVE_INFO         0
 438 #define HPT371_ALLOW_ATA133_6           1
 439 #define HPT302_ALLOW_ATA133_6           1
 440 #define HPT372_ALLOW_ATA133_6           1
 441 #define HPT370_ALLOW_ATA100_5           0
 442 #define HPT366_ALLOW_ATA66_4            1
 443 #define HPT366_ALLOW_ATA66_3            1
 444 #define HPT366_MAX_DEVS                 8
 445
 446 /* Supported ATA clock frequencies */
 447 enum ata_clock {
 448         ATA_CLOCK_25MHZ,
 449         ATA_CLOCK_33MHZ,
 450         ATA_CLOCK_40MHZ,
 451         ATA_CLOCK_50MHZ,
 452         ATA_CLOCK_66MHZ,
 453         NUM_ATA_CLOCKS
 454 };
 455
 456 struct hpt_timings {
 457         u32 pio_mask;
 458         u32 dma_mask;
 459         u32 ultra_mask;
 460         u32 *clock_table[NUM_ATA_CLOCKS];
 461 };
 462
 463 /*
 464  *      Hold all the HighPoint chip information in one place.
 465  */
 466
 467 struct hpt_info {
 468         char *chip_name;        /* Chip name */
 469         u8 chip_type;           /* Chip type */
 470         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 471         u8 dpll_clk;            /* DPLL clock in MHz */
 472         u8 pci_clk;             /* PCI  clock in MHz */
 473         struct hpt_timings *timings; /* Chipset timing data */
 474         u8 clock;               /* ATA clock selected */
 475 };
 476
 477 /* Supported HighPoint chips */
 478 enum {
 479         HPT36x,
 480         HPT370,
 481         HPT370A,
 482         HPT374,
 483         HPT372,
 484         HPT372A,
 485         HPT302,
 486         HPT371,
 487         HPT372N,
 488         HPT302N,
 489         HPT371N
 490 };
 491
 492 static struct hpt_timings hpt36x_timings = {
 493         .pio_mask       = 0xc1f8ffff,
 494         .dma_mask       = 0x303800ff,
 495         .ultra_mask     = 0x30070000,
 496         .clock_table    = {
 497                 [ATA_CLOCK_25MHZ] = twenty_five_base_hpt36x,
 498                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt36x,
 499                 [ATA_CLOCK_40MHZ] = forty_base_hpt36x,
 500                 [ATA_CLOCK_50MHZ] = NULL,
 501                 [ATA_CLOCK_66MHZ] = NULL
 502         }
 503 };
 504
 505 static struct hpt_timings hpt37x_timings = {
 506         .pio_mask       = 0xcfc3ffff,
 507         .dma_mask       = 0x31c001ff,
 508         .ultra_mask     = 0x303c0000,
 509         .clock_table    = {
 510                 [ATA_CLOCK_25MHZ] = NULL,
 511                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt37x,
 512                 [ATA_CLOCK_40MHZ] = NULL,
 513                 [ATA_CLOCK_50MHZ] = fifty_base_hpt37x,
 514                 [ATA_CLOCK_66MHZ] = sixty_six_base_hpt37x
 515         }
 516 };
 517
 518 static const struct hpt_info hpt36x __devinitdata = {
 519         .chip_name      = "HPT36x",
 520         .chip_type      = HPT36x,
 521         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 522         .dpll_clk       = 0,    /* no DPLL */
 523         .timings        = &hpt36x_timings
 524 };
 525
 526 static const struct hpt_info hpt370 __devinitdata = {
 527         .chip_name      = "HPT370",
 528         .chip_type      = HPT370,
 529         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 530         .dpll_clk       = 48,
 531         .timings        = &hpt37x_timings
 532 };
 533
 534 static const struct hpt_info hpt370a __devinitdata = {
 535         .chip_name      = "HPT370A",
 536         .chip_type      = HPT370A,
 537         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 538         .dpll_clk       = 48,
 539         .timings        = &hpt37x_timings
 540 };
 541
 542 static const struct hpt_info hpt374 __devinitdata = {
 543         .chip_name      = "HPT374",
 544         .chip_type      = HPT374,
 545         .udma_mask      = ATA_UDMA5,
 546         .dpll_clk       = 48,
 547         .timings        = &hpt37x_timings
 548 };
 549
 550 static const struct hpt_info hpt372 __devinitdata = {
 551         .chip_name      = "HPT372",
 552         .chip_type      = HPT372,
 553         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 554         .dpll_clk       = 55,
 555         .timings        = &hpt37x_timings
 556 };
 557
 558 static const struct hpt_info hpt372a __devinitdata = {
 559         .chip_name      = "HPT372A",
 560         .chip_type      = HPT372A,
 561         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 562         .dpll_clk       = 66,
 563         .timings        = &hpt37x_timings
 564 };
 565
 566 static const struct hpt_info hpt302 __devinitdata = {
 567         .chip_name      = "HPT302",
 568         .chip_type      = HPT302,
 569         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 570         .dpll_clk       = 66,
 571         .timings        = &hpt37x_timings
 572 };
 573
 574 static const struct hpt_info hpt371 __devinitdata = {
 575         .chip_name      = "HPT371",
 576         .chip_type      = HPT371,
 577         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 578         .dpll_clk       = 66,
 579         .timings        = &hpt37x_timings
 580 };
 581
 582 static const struct hpt_info hpt372n __devinitdata = {
 583         .chip_name      = "HPT372N",
 584         .chip_type      = HPT372N,
 585         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 586         .dpll_clk       = 77,
 587         .timings        = &hpt37x_timings
 588 };
 589
 590 static const struct hpt_info hpt302n __devinitdata = {
 591         .chip_name      = "HPT302N",
 592         .chip_type      = HPT302N,
 593         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 594         .dpll_clk       = 77,
 595         .timings        = &hpt37x_timings
 596 };
 597
 598 static const struct hpt_info hpt371n __devinitdata = {
 599         .chip_name      = "HPT371N",
 600         .chip_type      = HPT371N,
 601         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 602         .dpll_clk       = 77,
 603         .timings        = &hpt37x_timings
 604 };
 605
 606 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 607 {
 608         struct hd_driveid *id = drive->id;
 609
 610         while (*list)
 611                 if (!strcmp(*list++,id->model))
 612                         return 1;
 613         return 0;
 614 }
 615
 616 static struct hpt_info *hpt3xx_get_info(struct device *dev)
 617 {
 618         struct ide_host *host   = dev_get_drvdata(dev);
 619         struct hpt_info *info   = (struct hpt_info *)host->host_priv;
 620
 621         return dev == host->dev[1] ? info + 1 : info;
 622 }
 623
 624 /*
 625  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 626  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 627  */
 628
 629 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 630 {
 631         ide_hwif_t *hwif        = HWIF(drive);
 632         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 633         u8 mask                 = hwif->ultra_mask;
 634
 635         switch (info->chip_type) {
 636         case HPT36x:
 637                 if (!HPT366_ALLOW_ATA66_4 ||
 638                     check_in_drive_list(drive, bad_ata66_4))
 639                         mask = ATA_UDMA3;
 640
 641                 if (!HPT366_ALLOW_ATA66_3 ||
 642                     check_in_drive_list(drive, bad_ata66_3))
 643                         mask = ATA_UDMA2;
 644                 break;
 645         case HPT370:
 646                 if (!HPT370_ALLOW_ATA100_5 ||
 647                     check_in_drive_list(drive, bad_ata100_5))
 648                         mask = ATA_UDMA4;
 649                 break;
 650         case HPT370A:
 651                 if (!HPT370_ALLOW_ATA100_5 ||
 652                     check_in_drive_list(drive, bad_ata100_5))
 653                         return ATA_UDMA4;
 654         case HPT372 :
 655         case HPT372A:
 656         case HPT372N:
 657         case HPT374 :
 658                 if (ide_dev_is_sata(drive->id))
 659                         mask &= ~0x0e;
 660                 /* Fall thru */
 661         default:
 662                 return mask;
 663         }
 664
 665         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 666 }
 667
 668 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 669 {
 670         ide_hwif_t *hwif        = HWIF(drive);
 671         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 672
 673         switch (info->chip_type) {
 674         case HPT372 :
 675         case HPT372A:
 676         case HPT372N:
 677         case HPT374 :
 678                 if (ide_dev_is_sata(drive->id))
 679                         return 0x00;
 680                 /* Fall thru */
 681         default:
 682                 return 0x07;
 683         }
 684 }
 685
 686 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 687 {
 688         int i;
 689
 690         /*
 691          * Lookup the transfer mode table to get the index into
 692          * the timing table.
 693          *
 694          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 695          */
 696         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 697                 if (xfer_speeds[i] == speed)
 698                         break;
 699
 700         return info->timings->clock_table[info->clock][i];
 701 }
 702
 703 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 704 {
 705         ide_hwif_t *hwif        = drive->hwif;
 706         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 707         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 708         struct hpt_timings *t   = info->timings;
 709         u8  itr_addr            = 0x40 + (drive->dn * 4);
 710         u32 old_itr             = 0;
 711         u32 new_itr             = get_speed_setting(speed, info);
 712         u32 itr_mask            = speed < XFER_MW_DMA_0 ? t->pio_mask :
 713                                  (speed < XFER_UDMA_0   ? t->dma_mask :
 714                                                           t->ultra_mask);
 715
 716         pci_read_config_dword(dev, itr_addr, &old_itr);
 717         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 718         /*
 719          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 720          * to avoid problems handling I/O errors later
 721          */
 722         new_itr &= ~0xc0000000;
 723
 724         pci_write_config_dword(dev, itr_addr, new_itr);
 725 }
 726
 727 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 728 {
 729         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 730 }
 731
 732 static void hpt3xx_quirkproc(ide_drive_t *drive)
 733 {
 734         struct hd_driveid *id   = drive->id;
 735         const  char **list      = quirk_drives;
 736
 737         while (*list)
 738                 if (strstr(id->model, *list++)) {
 739                         drive->quirk_list = 1;
 740                         return;
 741                 }
 742
 743         drive->quirk_list = 0;
 744 }
 745
 746 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 747 {
 748         ide_hwif_t *hwif        = HWIF(drive);
 749         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 750         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 751
 752         if (drive->quirk_list) {
 753                 if (info->chip_type >= HPT370) {
 754                         u8 scr1 = 0;
 755
 756                         pci_read_config_byte(dev, 0x5a, &scr1);
 757                         if (((scr1 & 0x10) >> 4) != mask) {
 758                                 if (mask)
 759                                         scr1 |=  0x10;
 760                                 else
 761                                         scr1 &= ~0x10;
 762                                 pci_write_config_byte(dev, 0x5a, scr1);
 763                         }
 764                 } else {
 765                         if (mask)
 766                                 disable_irq(hwif->irq);
 767                         else
 768                                 enable_irq (hwif->irq);
 769                 }
 770         } else
 771                 outb(ATA_DEVCTL_OBS | (mask ? 2 : 0), hwif->io_ports.ctl_addr);
 772 }
 773
 774 /*
 775  * This is specific to the HPT366 UDMA chipset
 776  * by HighPoint|Triones Technologies, Inc.
 777  */
 778 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 779 {
 780         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
 781         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 782
 783         pci_read_config_byte(dev, 0x50, &mcr1);
 784         pci_read_config_byte(dev, 0x52, &mcr3);
 785         pci_read_config_byte(dev, 0x5a, &scr1);
 786         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 787                 drive->name, __func__, mcr1, mcr3, scr1);
 788         if (scr1 & 0x10)
 789                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 790         ide_dma_lost_irq(drive);
 791 }
 792
 793 static void hpt370_clear_engine(ide_drive_t *drive)
 794 {
 795         ide_hwif_t *hwif = HWIF(drive);
 796         struct pci_dev *dev = to_pci_dev(hwif->dev);
 797
 798         pci_write_config_byte(dev, hwif->select_data, 0x37);
 799         udelay(10);
 800 }
 801
 802 static void hpt370_irq_timeout(ide_drive_t *drive)
 803 {
 804         ide_hwif_t *hwif        = HWIF(drive);
 805         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 806         u16 bfifo               = 0;
 807         u8  dma_cmd;
 808
 809         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 810         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 811
 812         /* get DMA command mode */
 813         dma_cmd = inb(hwif->dma_base + ATA_DMA_CMD);
 814         /* stop DMA */
 815         outb(dma_cmd & ~0x1, hwif->dma_base + ATA_DMA_CMD);
 816         hpt370_clear_engine(drive);
 817 }
 818
 819 static void hpt370_dma_start(ide_drive_t *drive)
 820 {
 821 #ifdef HPT_RESET_STATE_ENGINE
 822         hpt370_clear_engine(drive);
 823 #endif
 824         ide_dma_start(drive);
 825 }
 826
 827 static int hpt370_dma_end(ide_drive_t *drive)
 828 {
 829         ide_hwif_t *hwif        = HWIF(drive);
 830         u8  dma_stat            = inb(hwif->dma_base + ATA_DMA_STATUS);
 831
 832         if (dma_stat & 0x01) {
 833                 /* wait a little */
 834                 udelay(20);
 835                 dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 836                 if (dma_stat & 0x01)
 837                         hpt370_irq_timeout(drive);
 838         }
 839         return __ide_dma_end(drive);
 840 }
 841
 842 static void hpt370_dma_timeout(ide_drive_t *drive)
 843 {
 844         hpt370_irq_timeout(drive);
 845         ide_dma_timeout(drive);
 846 }
 847
 848 /* returns 1 if DMA IRQ issued, 0 otherwise */
 849 static int hpt374_dma_test_irq(ide_drive_t *drive)
 850 {
 851         ide_hwif_t *hwif        = HWIF(drive);
 852         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 853         u16 bfifo               = 0;
 854         u8  dma_stat;
 855
 856         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 857         if (bfifo & 0x1FF) {
 858 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 859                 return 0;
 860         }
 861
 862         dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 863         /* return 1 if INTR asserted */
 864         if (dma_stat & 4)
 865                 return 1;
 866
 867         if (!drive->waiting_for_dma)
 868                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 869                                 drive->name, __func__);
 870         return 0;
 871 }
 872
 873 static int hpt374_dma_end(ide_drive_t *drive)
 874 {
 875         ide_hwif_t *hwif        = HWIF(drive);
 876         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 877         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 878         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 879
 880         pci_read_config_byte(dev, 0x6a, &bwsr);
 881         pci_read_config_byte(dev, mcr_addr, &mcr);
 882         if (bwsr & mask)
 883                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 884         return __ide_dma_end(drive);
 885 }
 886
 887 /**
 888  *      hpt3xxn_set_clock       -       perform clock switching dance
 889  *      @hwif: hwif to switch
 890  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 891  *
 892  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 893  */
 894
 895 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 896 {
 897         unsigned long base = hwif->extra_base;
 898         u8 scr2 = inb(base + 0x6b);
 899
 900         if ((scr2 & 0x7f) == mode)
 901                 return;
 902
 903         /* Tristate the bus */
 904         outb(0x80, base + 0x63);
 905         outb(0x80, base + 0x67);
 906
 907         /* Switch clock and reset channels */
 908         outb(mode, base + 0x6b);
 909         outb(0xc0, base + 0x69);
 910
 911         /*
 912          * Reset the state machines.
 913          * NOTE: avoid accidentally enabling the disabled channels.
 914          */
 915         outb(inb(base + 0x60) | 0x32, base + 0x60);
 916         outb(inb(base + 0x64) | 0x32, base + 0x64);
 917
 918         /* Complete reset */
 919         outb(0x00, base + 0x69);
 920
 921         /* Reconnect channels to bus */
 922         outb(0x00, base + 0x63);
 923         outb(0x00, base + 0x67);
 924 }
 925
 926 /**
 927  *      hpt3xxn_rw_disk         -       prepare for I/O
 928  *      @drive: drive for command
 929  *      @rq: block request structure
 930  *
 931  *      This is called when a disk I/O is issued to HPT3xxN.
 932  *      We need it because of the clock switching.
 933  */
 934
 935 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 936 {
 937         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 938 }
 939
 940 /**
 941  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 942  *      @dev: PCI device
 943  *
 944  *      Perform a calibration cycle on the DPLL.
 945  *      Returns 1 if this succeeds
 946  */
 947 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 948 {
 949         u32 dpll = (f_high << 16) | f_low | 0x100;
 950         u8  scr2;
 951         int i;
 952
 953         pci_write_config_dword(dev, 0x5c, dpll);
 954
 955         /* Wait for oscillator ready */
 956         for(i = 0; i < 0x5000; ++i) {
 957                 udelay(50);
 958                 pci_read_config_byte(dev, 0x5b, &scr2);
 959                 if (scr2 & 0x80)
 960                         break;
 961         }
 962         /* See if it stays ready (we'll just bail out if it's not yet) */
 963         for(i = 0; i < 0x1000; ++i) {
 964                 pci_read_config_byte(dev, 0x5b, &scr2);
 965                 /* DPLL destabilized? */
 966                 if(!(scr2 & 0x80))
 967                         return 0;
 968         }
 969         /* Turn off tuning, we have the DPLL set */
 970         pci_read_config_dword (dev, 0x5c, &dpll);
 971         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 972         return 1;
 973 }
 974
 975 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev)
 976 {
 977         unsigned long io_base   = pci_resource_start(dev, 4);
 978         struct hpt_info *info   = hpt3xx_get_info(&dev->dev);
 979         const char *name        = DRV_NAME;
 980         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
 981         u8 chip_type;
 982         enum ata_clock  clock;
 983
 984         chip_type = info->chip_type;
 985
 986         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 987         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 988         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
 989         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
 990
 991         /*
 992          * First, try to estimate the PCI clock frequency...
 993          */
 994         if (chip_type >= HPT370) {
 995                 u8  scr1  = 0;
 996                 u16 f_cnt = 0;
 997                 u32 temp  = 0;
 998
 999                 /* Interrupt force enable. */
1000                 pci_read_config_byte(dev, 0x5a, &scr1);
1001                 if (scr1 & 0x10)
1002                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1003
1004                 /*
1005                  * HighPoint does this for HPT372A.
1006                  * NOTE: This register is only writeable via I/O space.
1007                  */
1008                 if (chip_type == HPT372A)
1009                         outb(0x0e, io_base + 0x9c);
1010
1011                 /*
1012                  * Default to PCI clock. Make sure MA15/16 are set to output
1013                  * to prevent drives having problems with 40-pin cables.
1014                  */
1015                 pci_write_config_byte(dev, 0x5b, 0x23);
1016
1017                 /*
1018                  * We'll have to read f_CNT value in order to determine
1019                  * the PCI clock frequency according to the following ratio:
1020                  *
1021                  * f_CNT = Fpci * 192 / Fdpll
1022                  *
1023                  * First try reading the register in which the HighPoint BIOS
1024                  * saves f_CNT value before  reprogramming the DPLL from its
1025                  * default setting (which differs for the various chips).
1026                  *
1027                  * NOTE: This register is only accessible via I/O space;
1028                  * HPT374 BIOS only saves it for the function 0, so we have to
1029                  * always read it from there -- no need to check the result of
1030                  * pci_get_slot() for the function 0 as the whole device has
1031                  * been already "pinned" (via function 1) in init_setup_hpt374()
1032                  */
1033                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1034                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1035                                                              dev->devfn - 1);
1036                         unsigned long io_base = pci_resource_start(dev1, 4);
1037
1038                         temp =  inl(io_base + 0x90);
1039                         pci_dev_put(dev1);
1040                 } else
1041                         temp =  inl(io_base + 0x90);
1042
1043                 /*
1044                  * In case the signature check fails, we'll have to
1045                  * resort to reading the f_CNT register itself in hopes
1046                  * that nobody has touched the DPLL yet...
1047                  */
1048                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1049                         int i;
1050
1051                         printk(KERN_WARNING "%s %s: no clock data saved by "
1052                                 "BIOS\n", name, pci_name(dev));
1053
1054                         /* Calculate the average value of f_CNT. */
1055                         for (temp = i = 0; i < 128; i++) {
1056                                 pci_read_config_word(dev, 0x78, &f_cnt);
1057                                 temp += f_cnt & 0x1ff;
1058                                 mdelay(1);
1059                         }
1060                         f_cnt = temp / 128;
1061                 } else
1062                         f_cnt = temp & 0x1ff;
1063
1064                 dpll_clk = info->dpll_clk;
1065                 pci_clk  = (f_cnt * dpll_clk) / 192;
1066
1067                 /* Clamp PCI clock to bands. */
1068                 if (pci_clk < 40)
1069                         pci_clk = 33;
1070                 else if(pci_clk < 45)
1071                         pci_clk = 40;
1072                 else if(pci_clk < 55)
1073                         pci_clk = 50;
1074                 else
1075                         pci_clk = 66;
1076
1077                 printk(KERN_INFO "%s %s: DPLL base: %d MHz, f_CNT: %d, "
1078                         "assuming %d MHz PCI\n", name, pci_name(dev),
1079                         dpll_clk, f_cnt, pci_clk);
1080         } else {
1081                 u32 itr1 = 0;
1082
1083                 pci_read_config_dword(dev, 0x40, &itr1);
1084
1085                 /* Detect PCI clock by looking at cmd_high_time. */
1086                 switch((itr1 >> 8) & 0x07) {
1087                         case 0x09:
1088                                 pci_clk = 40;
1089                                 break;
1090                         case 0x05:
1091                                 pci_clk = 25;
1092                                 break;
1093                         case 0x07:
1094                         default:
1095                                 pci_clk = 33;
1096                                 break;
1097                 }
1098         }
1099
1100         /* Let's assume we'll use PCI clock for the ATA clock... */
1101         switch (pci_clk) {
1102                 case 25:
1103                         clock = ATA_CLOCK_25MHZ;
1104                         break;
1105                 case 33:
1106                 default:
1107                         clock = ATA_CLOCK_33MHZ;
1108                         break;
1109                 case 40:
1110                         clock = ATA_CLOCK_40MHZ;
1111                         break;
1112                 case 50:
1113                         clock = ATA_CLOCK_50MHZ;
1114                         break;
1115                 case 66:
1116                         clock = ATA_CLOCK_66MHZ;
1117                         break;
1118         }
1119
1120         /*
1121          * Only try the DPLL if we don't have a table for the PCI clock that
1122          * we are running at for HPT370/A, always use it  for anything newer...
1123          *
1124          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1125          * We also  don't like using  the DPLL because this causes glitches
1126          * on PRST-/SRST- when the state engine gets reset...
1127          */
1128         if (chip_type >= HPT374 || info->timings->clock_table[clock] == NULL) {
1129                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1130                 int adjust;
1131
1132                  /*
1133                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1134                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1135                   */
1136                 if (info->udma_mask == ATA_UDMA6) {
1137                         dpll_clk = 66;
1138                         clock = ATA_CLOCK_66MHZ;
1139                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1140                         dpll_clk = 50;
1141                         clock = ATA_CLOCK_50MHZ;
1142                 }
1143
1144                 if (info->timings->clock_table[clock] == NULL) {
1145                         printk(KERN_ERR "%s %s: unknown bus timing!\n",
1146                                 name, pci_name(dev));
1147                         return -EIO;
1148                 }
1149
1150                 /* Select the DPLL clock. */
1151                 pci_write_config_byte(dev, 0x5b, 0x21);
1152
1153                 /*
1154                  * Adjust the DPLL based upon PCI clock, enable it,
1155                  * and wait for stabilization...
1156                  */
1157                 f_low = (pci_clk * 48) / dpll_clk;
1158
1159                 for (adjust = 0; adjust < 8; adjust++) {
1160                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1161                                 break;
1162
1163                         /*
1164                          * See if it'll settle at a fractionally different clock
1165                          */
1166                         if (adjust & 1)
1167                                 f_low -= adjust >> 1;
1168                         else
1169                                 f_low += adjust >> 1;
1170                 }
1171                 if (adjust == 8) {
1172                         printk(KERN_ERR "%s %s: DPLL did not stabilize!\n",
1173                                 name, pci_name(dev));
1174                         return -EIO;
1175                 }
1176
1177                 printk(KERN_INFO "%s %s: using %d MHz DPLL clock\n",
1178                         name, pci_name(dev), dpll_clk);
1179         } else {
1180                 /* Mark the fact that we're not using the DPLL. */
1181                 dpll_clk = 0;
1182
1183                 printk(KERN_INFO "%s %s: using %d MHz PCI clock\n",
1184                         name, pci_name(dev), pci_clk);
1185         }
1186
1187         /* Store the clock frequencies. */
1188         info->dpll_clk  = dpll_clk;
1189         info->pci_clk   = pci_clk;
1190         info->clock     = clock;
1191
1192         if (chip_type >= HPT370) {
1193                 u8  mcr1, mcr4;
1194
1195                 /*
1196                  * Reset the state engines.
1197                  * NOTE: Avoid accidentally enabling the disabled channels.
1198                  */
1199                 pci_read_config_byte (dev, 0x50, &mcr1);
1200                 pci_read_config_byte (dev, 0x54, &mcr4);
1201                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1202                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1203                 udelay(100);
1204         }
1205
1206         /*
1207          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1208          * the MISC. register to stretch the UltraDMA Tss timing.
1209          * NOTE: This register is only writeable via I/O space.
1210          */
1211         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1212
1213                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1214
1215         return dev->irq;
1216 }
1217
1218 static u8 hpt3xx_cable_detect(ide_hwif_t *hwif)
1219 {
1220         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
1221         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
1222         u8 chip_type            = info->chip_type;
1223         u8 scr1 = 0, ata66      = hwif->channel ? 0x01 : 0x02;
1224
1225         /*
1226          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1227          * address lines to access an external EEPROM.  To read valid
1228          * cable detect state the pins must be enabled as inputs.
1229          */
1230         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1231                 /*
1232                  * HPT374 PCI function 1
1233                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1234                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1235                  */
1236                 u8  mcr_addr = hwif->select_data + 2;
1237                 u16 mcr;
1238
1239                 pci_read_config_word(dev, mcr_addr, &mcr);
1240                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1241                 /* now read cable id register */
1242                 pci_read_config_byte(dev, 0x5a, &scr1);
1243                 pci_write_config_word(dev, mcr_addr, mcr);
1244         } else if (chip_type >= HPT370) {
1245                 /*
1246                  * HPT370/372 and 374 pcifn 0
1247                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1248                  */
1249                 u8 scr2 = 0;
1250
1251                 pci_read_config_byte(dev, 0x5b, &scr2);
1252                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1253                 /* now read cable id register */
1254                 pci_read_config_byte(dev, 0x5a, &scr1);
1255                 pci_write_config_byte(dev, 0x5b,  scr2);
1256         } else
1257                 pci_read_config_byte(dev, 0x5a, &scr1);
1258
1259         return (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1260 }
1261
1262 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1263 {
1264         struct pci_dev *dev     = to_pci_dev(hwif->dev);
1265         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
1266         int serialize           = HPT_SERIALIZE_IO;
1267         u8  chip_type           = info->chip_type;
1268         u8  new_mcr, old_mcr    = 0;
1269
1270         /* Cache the channel's MISC. control registers' offset */
1271         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1272
1273         /*
1274          * HPT3xxN chips have some complications:
1275          *
1276          * - on 33 MHz PCI we must clock switch
1277          * - on 66 MHz PCI we must NOT use the PCI clock
1278          */
1279         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1280                 /*
1281                  * Clock is shared between the channels,
1282                  * so we'll have to serialize them... :-(
1283                  */
1284                 serialize = 1;
1285                 hwif->rw_disk = &hpt3xxn_rw_disk;
1286         }
1287
1288         /* Serialize access to this device if needed */
1289         if (serialize && hwif->mate)
1290                 hwif->serialized = hwif->mate->serialized = 1;
1291
1292         /*
1293          * Disable the "fast interrupt" prediction.  Don't hold off
1294          * on interrupts. (== 0x01 despite what the docs say)
1295          */
1296         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1297
1298         if (info->chip_type >= HPT374)
1299                 new_mcr = old_mcr & ~0x07;
1300         else if (info->chip_type >= HPT370) {
1301                 new_mcr = old_mcr;
1302                 new_mcr &= ~0x02;
1303
1304 #ifdef HPT_DELAY_INTERRUPT
1305                 new_mcr &= ~0x01;
1306 #else
1307                 new_mcr |=  0x01;
1308 #endif
1309         } else                                  /* HPT366 and HPT368  */
1310                 new_mcr = old_mcr & ~0x80;
1311
1312         if (new_mcr != old_mcr)
1313                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1314 }
1315
1316 static int __devinit init_dma_hpt366(ide_hwif_t *hwif,
1317                                      const struct ide_port_info *d)
1318 {
1319         struct pci_dev *dev = to_pci_dev(hwif->dev);
1320         unsigned long flags, base = ide_pci_dma_base(hwif, d);
1321         u8 dma_old, dma_new, masterdma = 0, slavedma = 0;
1322
1323         if (base == 0)
1324                 return -1;
1325
1326         hwif->dma_base = base;
1327
1328         if (ide_pci_check_simplex(hwif, d) < 0)
1329                 return -1;
1330
1331         if (ide_pci_set_master(dev, d->name) < 0)
1332                 return -1;
1333
1334         dma_old = inb(base + 2);
1335
1336         local_irq_save(flags);
1337
1338         dma_new = dma_old;
1339         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1340         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1341
1342         if (masterdma & 0x30)   dma_new |= 0x20;
1343         if ( slavedma & 0x30)   dma_new |= 0x40;
1344         if (dma_new != dma_old)
1345                 outb(dma_new, base + 2);
1346
1347         local_irq_restore(flags);
1348
1349         printk(KERN_INFO "    %s: BM-DMA at 0x%04lx-0x%04lx\n",
1350                          hwif->name, base, base + 7);
1351
1352         hwif->extra_base = base + (hwif->channel ? 8 : 16);
1353
1354         if (ide_allocate_dma_engine(hwif))
1355                 return -1;
1356
1357         hwif->dma_ops = &sff_dma_ops;
1358
1359         return 0;
1360 }
1361
1362 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1363 {
1364         if (dev2->irq != dev->irq) {
1365                 /* FIXME: we need a core pci_set_interrupt() */
1366                 dev2->irq = dev->irq;
1367                 printk(KERN_INFO DRV_NAME " %s: PCI config space interrupt "
1368                         "fixed\n", pci_name(dev2));
1369         }
1370 }
1371
1372 static void __devinit hpt371_init(struct pci_dev *dev)
1373 {
1374         u8 mcr1 = 0;
1375
1376         /*
1377          * HPT371 chips physically have only one channel, the secondary one,
1378          * but the primary channel registers do exist!  Go figure...
1379          * So,  we manually disable the non-existing channel here
1380          * (if the BIOS hasn't done this already).
1381          */
1382         pci_read_config_byte(dev, 0x50, &mcr1);
1383         if (mcr1 & 0x04)
1384                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1385 }
1386
1387 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1388 {
1389         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1390
1391         /*
1392          * Now we'll have to force both channels enabled if
1393          * at least one of them has been enabled by BIOS...
1394          */
1395         pci_read_config_byte(dev, 0x50, &mcr1);
1396         if (mcr1 & 0x30)
1397                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1398
1399         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1400         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1401
1402         if (pin1 != pin2 && dev->irq == dev2->irq) {
1403                 printk(KERN_INFO DRV_NAME " %s: onboard version of chipset, "
1404                         "pin1=%d pin2=%d\n", pci_name(dev), pin1, pin2);
1405                 return 1;
1406         }
1407
1408         return 0;
1409 }
1410
1411 #define IDE_HFLAGS_HPT3XX \
1412         (IDE_HFLAG_NO_ATAPI_DMA | \
1413          IDE_HFLAG_OFF_BOARD)
1414
1415 static const struct ide_port_ops hpt3xx_port_ops = {
1416         .set_pio_mode           = hpt3xx_set_pio_mode,
1417         .set_dma_mode           = hpt3xx_set_mode,
1418         .quirkproc              = hpt3xx_quirkproc,
1419         .maskproc               = hpt3xx_maskproc,
1420         .mdma_filter            = hpt3xx_mdma_filter,
1421         .udma_filter            = hpt3xx_udma_filter,
1422         .cable_detect           = hpt3xx_cable_detect,
1423 };
1424
1425 static const struct ide_dma_ops hpt37x_dma_ops = {
1426         .dma_host_set           = ide_dma_host_set,
1427         .dma_setup              = ide_dma_setup,
1428         .dma_exec_cmd           = ide_dma_exec_cmd,
1429         .dma_start              = ide_dma_start,
1430         .dma_end                = hpt374_dma_end,
1431         .dma_test_irq           = hpt374_dma_test_irq,
1432         .dma_lost_irq           = ide_dma_lost_irq,
1433         .dma_timeout            = ide_dma_timeout,
1434 };
1435
1436 static const struct ide_dma_ops hpt370_dma_ops = {
1437         .dma_host_set           = ide_dma_host_set,
1438         .dma_setup              = ide_dma_setup,
1439         .dma_exec_cmd           = ide_dma_exec_cmd,
1440         .dma_start              = hpt370_dma_start,
1441         .dma_end                = hpt370_dma_end,
1442         .dma_test_irq           = ide_dma_test_irq,
1443         .dma_lost_irq           = ide_dma_lost_irq,
1444         .dma_timeout            = hpt370_dma_timeout,
1445 };
1446
1447 static const struct ide_dma_ops hpt36x_dma_ops = {
1448         .dma_host_set           = ide_dma_host_set,
1449         .dma_setup              = ide_dma_setup,
1450         .dma_exec_cmd           = ide_dma_exec_cmd,
1451         .dma_start              = ide_dma_start,
1452         .dma_end                = __ide_dma_end,
1453         .dma_test_irq           = ide_dma_test_irq,
1454         .dma_lost_irq           = hpt366_dma_lost_irq,
1455         .dma_timeout            = ide_dma_timeout,
1456 };
1457
1458 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1459         {       /* 0: HPT36x */
1460                 .name           = DRV_NAME,
1461                 .init_chipset   = init_chipset_hpt366,
1462                 .init_hwif      = init_hwif_hpt366,
1463                 .init_dma       = init_dma_hpt366,
1464                 /*
1465                  * HPT36x chips have one channel per function and have
1466                  * both channel enable bits located differently and visible
1467                  * to both functions -- really stupid design decision... :-(
1468                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1469                  */
1470                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1471                 .port_ops       = &hpt3xx_port_ops,
1472                 .dma_ops        = &hpt36x_dma_ops,
1473                 .host_flags     = IDE_HFLAGS_HPT3XX | IDE_HFLAG_SINGLE,
1474                 .pio_mask       = ATA_PIO4,
1475                 .mwdma_mask     = ATA_MWDMA2,
1476         },
1477         {       /* 1: HPT3xx */
1478                 .name           = DRV_NAME,
1479                 .init_chipset   = init_chipset_hpt366,
1480                 .init_hwif      = init_hwif_hpt366,
1481                 .init_dma       = init_dma_hpt366,
1482                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1483                 .port_ops       = &hpt3xx_port_ops,
1484                 .dma_ops        = &hpt37x_dma_ops,
1485                 .host_flags     = IDE_HFLAGS_HPT3XX,
1486                 .pio_mask       = ATA_PIO4,
1487                 .mwdma_mask     = ATA_MWDMA2,
1488         }
1489 };
1490
1491 /**
1492  *      hpt366_init_one -       called when an HPT366 is found
1493  *      @dev: the hpt366 device
1494  *      @id: the matching pci id
1495  *
1496  *      Called when the PCI registration layer (or the IDE initialization)
1497  *      finds a device matching our IDE device tables.
1498  */
1499 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1500 {
1501         const struct hpt_info *info = NULL;
1502         struct hpt_info *dyn_info;
1503         struct pci_dev *dev2 = NULL;
1504         struct ide_port_info d;
1505         u8 idx = id->driver_data;
1506         u8 rev = dev->revision;
1507         int ret;
1508
1509         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1510                 return -ENODEV;
1511
1512         switch (idx) {
1513         case 0:
1514                 if (rev < 3)
1515                         info = &hpt36x;
1516                 else {
1517                         switch (min_t(u8, rev, 6)) {
1518                         case 3: info = &hpt370;  break;
1519                         case 4: info = &hpt370a; break;
1520                         case 5: info = &hpt372;  break;
1521                         case 6: info = &hpt372n; break;
1522                         }
1523                         idx++;
1524                 }
1525                 break;
1526         case 1:
1527                 info = (rev > 1) ? &hpt372n : &hpt372a;
1528                 break;
1529         case 2:
1530                 info = (rev > 1) ? &hpt302n : &hpt302;
1531                 break;
1532         case 3:
1533                 hpt371_init(dev);
1534                 info = (rev > 1) ? &hpt371n : &hpt371;
1535                 break;
1536         case 4:
1537                 info = &hpt374;
1538                 break;
1539         case 5:
1540                 info = &hpt372n;
1541                 break;
1542         }
1543
1544         printk(KERN_INFO DRV_NAME ": %s chipset detected\n", info->chip_name);
1545
1546         d = hpt366_chipsets[min_t(u8, idx, 1)];
1547
1548         d.udma_mask = info->udma_mask;
1549
1550         /* fixup ->dma_ops for HPT370/HPT370A */
1551         if (info == &hpt370 || info == &hpt370a)
1552                 d.dma_ops = &hpt370_dma_ops;
1553
1554         if (info == &hpt36x || info == &hpt374)
1555                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1556
1557         dyn_info = kzalloc(sizeof(*dyn_info) * (dev2 ? 2 : 1), GFP_KERNEL);
1558         if (dyn_info == NULL) {
1559                 printk(KERN_ERR "%s %s: out of memory!\n",
1560                         d.name, pci_name(dev));
1561                 pci_dev_put(dev2);
1562                 return -ENOMEM;
1563         }
1564
1565         /*
1566          * Copy everything from a static "template" structure
1567          * to just allocated per-chip hpt_info structure.
1568          */
1569         memcpy(dyn_info, info, sizeof(*dyn_info));
1570
1571         if (dev2) {
1572                 memcpy(dyn_info + 1, info, sizeof(*dyn_info));
1573
1574                 if (info == &hpt374)
1575                         hpt374_init(dev, dev2);
1576                 else {
1577                         if (hpt36x_init(dev, dev2))
1578                                 d.host_flags &= ~IDE_HFLAG_NON_BOOTABLE;
1579                 }
1580
1581                 ret = ide_pci_init_two(dev, dev2, &d, dyn_info);
1582                 if (ret < 0) {
1583                         pci_dev_put(dev2);
1584                         kfree(dyn_info);
1585                 }
1586                 return ret;
1587         }
1588
1589         ret = ide_pci_init_one(dev, &d, dyn_info);
1590         if (ret < 0)
1591                 kfree(dyn_info);
1592
1593         return ret;
1594 }
1595
1596 static void __devexit hpt366_remove(struct pci_dev *dev)
1597 {
1598         struct ide_host *host = pci_get_drvdata(dev);
1599         struct ide_info *info = host->host_priv;
1600         struct pci_dev *dev2 = host->dev[1] ? to_pci_dev(host->dev[1]) : NULL;
1601
1602         ide_pci_remove(dev);
1603         pci_dev_put(dev2);
1604         kfree(info);
1605 }
1606
1607 static const struct pci_device_id hpt366_pci_tbl[] __devinitconst = {
1608         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1609         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1610         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1611         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1612         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1613         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1614         { 0, },
1615 };
1616 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1617
1618 static struct pci_driver driver = {
1619         .name           = "HPT366_IDE",
1620         .id_table       = hpt366_pci_tbl,
1621         .probe          = hpt366_init_one,
1622         .remove         = __devexit_p(hpt366_remove),
1623 };
1624
1625 static int __init hpt366_ide_init(void)
1626 {
1627         return ide_pci_register_driver(&driver);
1628 }
1629
1630 static void __exit hpt366_ide_exit(void)
1631 {
1632         pci_unregister_driver(&driver);
1633 }
1634
1635 module_init(hpt366_ide_init);
1636 module_exit(hpt366_ide_exit);
1637
1638 MODULE_AUTHOR("Andre Hedrick");
1639 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1640 MODULE_LICENSE("GPL");