drivers/ide/pci/hpt366.c

   1 /*
   2  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   3  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   4  * Portions Copyright (C) 2003          Red Hat Inc
   5  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   6  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   7  *
   8  * Thanks to HighPoint Technologies for their assistance, and hardware.
   9  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  10  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  11  * development and support.
  12  *
  13  *
  14  * HighPoint has its own drivers (open source except for the RAID part)
  15  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  16  * This may be useful to anyone wanting to work on this driver, however  do not
  17  * trust  them too much since the code tends to become less and less meaningful
  18  * as the time passes... :-/
  19  *
  20  * Note that final HPT370 support was done by force extraction of GPL.
  21  *
  22  * - add function for getting/setting power status of drive
  23  * - the HPT370's state machine can get confused. reset it before each dma
  24  *   xfer to prevent that from happening.
  25  * - reset state engine whenever we get an error.
  26  * - check for busmaster state at end of dma.
  27  * - use new highpoint timings.
  28  * - detect bus speed using highpoint register.
  29  * - use pll if we don't have a clock table. added a 66MHz table that's
  30  *   just 2x the 33MHz table.
  31  * - removed turnaround. NOTE: we never want to switch between pll and
  32  *   pci clocks as the chip can glitch in those cases. the highpoint
  33  *   approved workaround slows everything down too much to be useful. in
  34  *   addition, we would have to serialize access to each chip.
  35  *      Adrian Sun <a.sun@sun.com>
  36  *
  37  * add drive timings for 66MHz PCI bus,
  38  * fix ATA Cable signal detection, fix incorrect /proc info
  39  * add /proc display for per-drive PIO/DMA/UDMA mode and
  40  * per-channel ATA-33/66 Cable detect.
  41  *      Duncan Laurie <void@sun.com>
  42  *
  43  * fixup /proc output for multiple controllers
  44  *      Tim Hockin <thockin@sun.com>
  45  *
  46  * On hpt366:
  47  * Reset the hpt366 on error, reset on dma
  48  * Fix disabling Fast Interrupt hpt366.
  49  *      Mike Waychison <crlf@sun.com>
  50  *
  51  * Added support for 372N clocking and clock switching. The 372N needs
  52  * different clocks on read/write. This requires overloading rw_disk and
  53  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  54  * keeping me sane.
  55  *              Alan Cox <alan@redhat.com>
  56  *
  57  * - fix the clock turnaround code: it was writing to the wrong ports when
  58  *   called for the secondary channel, caching the current clock mode per-
  59  *   channel caused the cached register value to get out of sync with the
  60  *   actual one, the channels weren't serialized, the turnaround shouldn't
  61  *   be done on 66 MHz PCI bus
  62  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  63  *   does not allow for this speed anyway
  64  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  65  *   their primary channel is kind of virtual, it isn't tied to any pins)
  66  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  67  *   HPT37x chip family; save space by introducing the separate transfer mode
  68  *   table in which the mode lookup is done
  69  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  70  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  71  *   read it only from the function 0 of HPT374 chips
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge HPT36x/HPT37x speedproc handlers, fix PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 117  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 118  */
 119
 120 #include <linux/types.h>
 121 #include <linux/module.h>
 122 #include <linux/kernel.h>
 123 #include <linux/delay.h>
 124 #include <linux/timer.h>
 125 #include <linux/mm.h>
 126 #include <linux/ioport.h>
 127 #include <linux/blkdev.h>
 128 #include <linux/hdreg.h>
 129
 130 #include <linux/interrupt.h>
 131 #include <linux/pci.h>
 132 #include <linux/init.h>
 133 #include <linux/ide.h>
 134
 135 #include <asm/uaccess.h>
 136 #include <asm/io.h>
 137 #include <asm/irq.h>
 138
 139 /* various tuning parameters */
 140 #define HPT_RESET_STATE_ENGINE
 141 #undef  HPT_DELAY_INTERRUPT
 142 #define HPT_SERIALIZE_IO        0
 143
 144 static const char *quirk_drives[] = {
 145         "QUANTUM FIREBALLlct08 08",
 146         "QUANTUM FIREBALLP KA6.4",
 147         "QUANTUM FIREBALLP LM20.4",
 148         "QUANTUM FIREBALLP LM20.5",
 149         NULL
 150 };
 151
 152 static const char *bad_ata100_5[] = {
 153         "IBM-DTLA-307075",
 154         "IBM-DTLA-307060",
 155         "IBM-DTLA-307045",
 156         "IBM-DTLA-307030",
 157         "IBM-DTLA-307020",
 158         "IBM-DTLA-307015",
 159         "IBM-DTLA-305040",
 160         "IBM-DTLA-305030",
 161         "IBM-DTLA-305020",
 162         "IC35L010AVER07-0",
 163         "IC35L020AVER07-0",
 164         "IC35L030AVER07-0",
 165         "IC35L040AVER07-0",
 166         "IC35L060AVER07-0",
 167         "WDC AC310200R",
 168         NULL
 169 };
 170
 171 static const char *bad_ata66_4[] = {
 172         "IBM-DTLA-307075",
 173         "IBM-DTLA-307060",
 174         "IBM-DTLA-307045",
 175         "IBM-DTLA-307030",
 176         "IBM-DTLA-307020",
 177         "IBM-DTLA-307015",
 178         "IBM-DTLA-305040",
 179         "IBM-DTLA-305030",
 180         "IBM-DTLA-305020",
 181         "IC35L010AVER07-0",
 182         "IC35L020AVER07-0",
 183         "IC35L030AVER07-0",
 184         "IC35L040AVER07-0",
 185         "IC35L060AVER07-0",
 186         "WDC AC310200R",
 187         "MAXTOR STM3320620A",
 188         NULL
 189 };
 190
 191 static const char *bad_ata66_3[] = {
 192         "WDC AC310200R",
 193         NULL
 194 };
 195
 196 static const char *bad_ata33[] = {
 197         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 198         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 199         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 200         "Maxtor 90510D4",
 201         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 202         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 203         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 204         NULL
 205 };
 206
 207 static u8 xfer_speeds[] = {
 208         XFER_UDMA_6,
 209         XFER_UDMA_5,
 210         XFER_UDMA_4,
 211         XFER_UDMA_3,
 212         XFER_UDMA_2,
 213         XFER_UDMA_1,
 214         XFER_UDMA_0,
 215
 216         XFER_MW_DMA_2,
 217         XFER_MW_DMA_1,
 218         XFER_MW_DMA_0,
 219
 220         XFER_PIO_4,
 221         XFER_PIO_3,
 222         XFER_PIO_2,
 223         XFER_PIO_1,
 224         XFER_PIO_0
 225 };
 226
 227 /* Key for bus clock timings
 228  * 36x   37x
 229  * bits  bits
 230  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 231  *              cycles = value + 1
 232  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 233  *              cycles = value + 1
 234  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 235  *              register access.
 236  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 237  *              register access.
 238  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 239  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 240  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 241  *              MW DMA xfer.
 242  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 243  *              task file register access.
 244  * 28    28     UDMA enable.
 245  * 29    29     DMA  enable.
 246  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 247  *              PIO xfer.
 248  * 31    31     FIFO enable.
 249  */
 250
 251 static u32 forty_base_hpt36x[] = {
 252         /* XFER_UDMA_6 */       0x900fd943,
 253         /* XFER_UDMA_5 */       0x900fd943,
 254         /* XFER_UDMA_4 */       0x900fd943,
 255         /* XFER_UDMA_3 */       0x900ad943,
 256         /* XFER_UDMA_2 */       0x900bd943,
 257         /* XFER_UDMA_1 */       0x9008d943,
 258         /* XFER_UDMA_0 */       0x9008d943,
 259
 260         /* XFER_MW_DMA_2 */     0xa008d943,
 261         /* XFER_MW_DMA_1 */     0xa010d955,
 262         /* XFER_MW_DMA_0 */     0xa010d9fc,
 263
 264         /* XFER_PIO_4 */        0xc008d963,
 265         /* XFER_PIO_3 */        0xc010d974,
 266         /* XFER_PIO_2 */        0xc010d997,
 267         /* XFER_PIO_1 */        0xc010d9c7,
 268         /* XFER_PIO_0 */        0xc018d9d9
 269 };
 270
 271 static u32 thirty_three_base_hpt36x[] = {
 272         /* XFER_UDMA_6 */       0x90c9a731,
 273         /* XFER_UDMA_5 */       0x90c9a731,
 274         /* XFER_UDMA_4 */       0x90c9a731,
 275         /* XFER_UDMA_3 */       0x90cfa731,
 276         /* XFER_UDMA_2 */       0x90caa731,
 277         /* XFER_UDMA_1 */       0x90cba731,
 278         /* XFER_UDMA_0 */       0x90c8a731,
 279
 280         /* XFER_MW_DMA_2 */     0xa0c8a731,
 281         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 282         /* XFER_MW_DMA_0 */     0xa0c8a797,
 283
 284         /* XFER_PIO_4 */        0xc0c8a731,
 285         /* XFER_PIO_3 */        0xc0c8a742,
 286         /* XFER_PIO_2 */        0xc0d0a753,
 287         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 288         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 289 };
 290
 291 static u32 twenty_five_base_hpt36x[] = {
 292         /* XFER_UDMA_6 */       0x90c98521,
 293         /* XFER_UDMA_5 */       0x90c98521,
 294         /* XFER_UDMA_4 */       0x90c98521,
 295         /* XFER_UDMA_3 */       0x90cf8521,
 296         /* XFER_UDMA_2 */       0x90cf8521,
 297         /* XFER_UDMA_1 */       0x90cb8521,
 298         /* XFER_UDMA_0 */       0x90cb8521,
 299
 300         /* XFER_MW_DMA_2 */     0xa0ca8521,
 301         /* XFER_MW_DMA_1 */     0xa0ca8532,
 302         /* XFER_MW_DMA_0 */     0xa0ca8575,
 303
 304         /* XFER_PIO_4 */        0xc0ca8521,
 305         /* XFER_PIO_3 */        0xc0ca8532,
 306         /* XFER_PIO_2 */        0xc0ca8542,
 307         /* XFER_PIO_1 */        0xc0d08572,
 308         /* XFER_PIO_0 */        0xc0d08585
 309 };
 310
 311 #if 0
 312 /* These are the timing tables from the HighPoint open source drivers... */
 313 static u32 thirty_three_base_hpt37x[] = {
 314         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 315         /* XFER_UDMA_5 */       0x12446231,
 316         /* XFER_UDMA_4 */       0x12446231,
 317         /* XFER_UDMA_3 */       0x126c6231,
 318         /* XFER_UDMA_2 */       0x12486231,
 319         /* XFER_UDMA_1 */       0x124c6233,
 320         /* XFER_UDMA_0 */       0x12506297,
 321
 322         /* XFER_MW_DMA_2 */     0x22406c31,
 323         /* XFER_MW_DMA_1 */     0x22406c33,
 324         /* XFER_MW_DMA_0 */     0x22406c97,
 325
 326         /* XFER_PIO_4 */        0x06414e31,
 327         /* XFER_PIO_3 */        0x06414e42,
 328         /* XFER_PIO_2 */        0x06414e53,
 329         /* XFER_PIO_1 */        0x06814e93,
 330         /* XFER_PIO_0 */        0x06814ea7
 331 };
 332
 333 static u32 fifty_base_hpt37x[] = {
 334         /* XFER_UDMA_6 */       0x12848242,
 335         /* XFER_UDMA_5 */       0x12848242,
 336         /* XFER_UDMA_4 */       0x12ac8242,
 337         /* XFER_UDMA_3 */       0x128c8242,
 338         /* XFER_UDMA_2 */       0x120c8242,
 339         /* XFER_UDMA_1 */       0x12148254,
 340         /* XFER_UDMA_0 */       0x121882ea,
 341
 342         /* XFER_MW_DMA_2 */     0x22808242,
 343         /* XFER_MW_DMA_1 */     0x22808254,
 344         /* XFER_MW_DMA_0 */     0x228082ea,
 345
 346         /* XFER_PIO_4 */        0x0a81f442,
 347         /* XFER_PIO_3 */        0x0a81f443,
 348         /* XFER_PIO_2 */        0x0a81f454,
 349         /* XFER_PIO_1 */        0x0ac1f465,
 350         /* XFER_PIO_0 */        0x0ac1f48a
 351 };
 352
 353 static u32 sixty_six_base_hpt37x[] = {
 354         /* XFER_UDMA_6 */       0x1c869c62,
 355         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 356         /* XFER_UDMA_4 */       0x1c8a9c62,
 357         /* XFER_UDMA_3 */       0x1c8e9c62,
 358         /* XFER_UDMA_2 */       0x1c929c62,
 359         /* XFER_UDMA_1 */       0x1c9a9c62,
 360         /* XFER_UDMA_0 */       0x1c829c62,
 361
 362         /* XFER_MW_DMA_2 */     0x2c829c62,
 363         /* XFER_MW_DMA_1 */     0x2c829c66,
 364         /* XFER_MW_DMA_0 */     0x2c829d2e,
 365
 366         /* XFER_PIO_4 */        0x0c829c62,
 367         /* XFER_PIO_3 */        0x0c829c84,
 368         /* XFER_PIO_2 */        0x0c829ca6,
 369         /* XFER_PIO_1 */        0x0d029d26,
 370         /* XFER_PIO_0 */        0x0d029d5e
 371 };
 372 #else
 373 /*
 374  * The following are the new timing tables with PIO mode data/taskfile transfer
 375  * overclocking fixed...
 376  */
 377
 378 /* This table is taken from the HPT370 data manual rev. 1.02 */
 379 static u32 thirty_three_base_hpt37x[] = {
 380         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 381         /* XFER_UDMA_5 */       0x16455031,
 382         /* XFER_UDMA_4 */       0x16455031,
 383         /* XFER_UDMA_3 */       0x166d5031,
 384         /* XFER_UDMA_2 */       0x16495031,
 385         /* XFER_UDMA_1 */       0x164d5033,
 386         /* XFER_UDMA_0 */       0x16515097,
 387
 388         /* XFER_MW_DMA_2 */     0x26515031,
 389         /* XFER_MW_DMA_1 */     0x26515033,
 390         /* XFER_MW_DMA_0 */     0x26515097,
 391
 392         /* XFER_PIO_4 */        0x06515021,
 393         /* XFER_PIO_3 */        0x06515022,
 394         /* XFER_PIO_2 */        0x06515033,
 395         /* XFER_PIO_1 */        0x06915065,
 396         /* XFER_PIO_0 */        0x06d1508a
 397 };
 398
 399 static u32 fifty_base_hpt37x[] = {
 400         /* XFER_UDMA_6 */       0x1a861842,
 401         /* XFER_UDMA_5 */       0x1a861842,
 402         /* XFER_UDMA_4 */       0x1aae1842,
 403         /* XFER_UDMA_3 */       0x1a8e1842,
 404         /* XFER_UDMA_2 */       0x1a0e1842,
 405         /* XFER_UDMA_1 */       0x1a161854,
 406         /* XFER_UDMA_0 */       0x1a1a18ea,
 407
 408         /* XFER_MW_DMA_2 */     0x2a821842,
 409         /* XFER_MW_DMA_1 */     0x2a821854,
 410         /* XFER_MW_DMA_0 */     0x2a8218ea,
 411
 412         /* XFER_PIO_4 */        0x0a821842,
 413         /* XFER_PIO_3 */        0x0a821843,
 414         /* XFER_PIO_2 */        0x0a821855,
 415         /* XFER_PIO_1 */        0x0ac218a8,
 416         /* XFER_PIO_0 */        0x0b02190c
 417 };
 418
 419 static u32 sixty_six_base_hpt37x[] = {
 420         /* XFER_UDMA_6 */       0x1c86fe62,
 421         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 422         /* XFER_UDMA_4 */       0x1c8afe62,
 423         /* XFER_UDMA_3 */       0x1c8efe62,
 424         /* XFER_UDMA_2 */       0x1c92fe62,
 425         /* XFER_UDMA_1 */       0x1c9afe62,
 426         /* XFER_UDMA_0 */       0x1c82fe62,
 427
 428         /* XFER_MW_DMA_2 */     0x2c82fe62,
 429         /* XFER_MW_DMA_1 */     0x2c82fe66,
 430         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 431
 432         /* XFER_PIO_4 */        0x0c82fe62,
 433         /* XFER_PIO_3 */        0x0c82fe84,
 434         /* XFER_PIO_2 */        0x0c82fea6,
 435         /* XFER_PIO_1 */        0x0d02ff26,
 436         /* XFER_PIO_0 */        0x0d42ff7f
 437 };
 438 #endif
 439
 440 #define HPT366_DEBUG_DRIVE_INFO         0
 441 #define HPT371_ALLOW_ATA133_6           1
 442 #define HPT302_ALLOW_ATA133_6           1
 443 #define HPT372_ALLOW_ATA133_6           1
 444 #define HPT370_ALLOW_ATA100_5           0
 445 #define HPT366_ALLOW_ATA66_4            1
 446 #define HPT366_ALLOW_ATA66_3            1
 447 #define HPT366_MAX_DEVS                 8
 448
 449 /* Supported ATA clock frequencies */
 450 enum ata_clock {
 451         ATA_CLOCK_25MHZ,
 452         ATA_CLOCK_33MHZ,
 453         ATA_CLOCK_40MHZ,
 454         ATA_CLOCK_50MHZ,
 455         ATA_CLOCK_66MHZ,
 456         NUM_ATA_CLOCKS
 457 };
 458
 459 struct hpt_timings {
 460         u32 pio_mask;
 461         u32 dma_mask;
 462         u32 ultra_mask;
 463         u32 *clock_table[NUM_ATA_CLOCKS];
 464 };
 465
 466 /*
 467  *      Hold all the HighPoint chip information in one place.
 468  */
 469
 470 struct hpt_info {
 471         char *chip_name;        /* Chip name */
 472         u8 chip_type;           /* Chip type */
 473         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 474         u8 dpll_clk;            /* DPLL clock in MHz */
 475         u8 pci_clk;             /* PCI  clock in MHz */
 476         struct hpt_timings *timings; /* Chipset timing data */
 477         u8 clock;               /* ATA clock selected */
 478 };
 479
 480 /* Supported HighPoint chips */
 481 enum {
 482         HPT36x,
 483         HPT370,
 484         HPT370A,
 485         HPT374,
 486         HPT372,
 487         HPT372A,
 488         HPT302,
 489         HPT371,
 490         HPT372N,
 491         HPT302N,
 492         HPT371N
 493 };
 494
 495 static struct hpt_timings hpt36x_timings = {
 496         .pio_mask       = 0xc1f8ffff,
 497         .dma_mask       = 0x303800ff,
 498         .ultra_mask     = 0x30070000,
 499         .clock_table    = {
 500                 [ATA_CLOCK_25MHZ] = twenty_five_base_hpt36x,
 501                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt36x,
 502                 [ATA_CLOCK_40MHZ] = forty_base_hpt36x,
 503                 [ATA_CLOCK_50MHZ] = NULL,
 504                 [ATA_CLOCK_66MHZ] = NULL
 505         }
 506 };
 507
 508 static struct hpt_timings hpt37x_timings = {
 509         .pio_mask       = 0xcfc3ffff,
 510         .dma_mask       = 0x31c001ff,
 511         .ultra_mask     = 0x303c0000,
 512         .clock_table    = {
 513                 [ATA_CLOCK_25MHZ] = NULL,
 514                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt37x,
 515                 [ATA_CLOCK_40MHZ] = NULL,
 516                 [ATA_CLOCK_50MHZ] = fifty_base_hpt37x,
 517                 [ATA_CLOCK_66MHZ] = sixty_six_base_hpt37x
 518         }
 519 };
 520
 521 static const struct hpt_info hpt36x __devinitdata = {
 522         .chip_name      = "HPT36x",
 523         .chip_type      = HPT36x,
 524         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 525         .dpll_clk       = 0,    /* no DPLL */
 526         .timings        = &hpt36x_timings
 527 };
 528
 529 static const struct hpt_info hpt370 __devinitdata = {
 530         .chip_name      = "HPT370",
 531         .chip_type      = HPT370,
 532         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 533         .dpll_clk       = 48,
 534         .timings        = &hpt37x_timings
 535 };
 536
 537 static const struct hpt_info hpt370a __devinitdata = {
 538         .chip_name      = "HPT370A",
 539         .chip_type      = HPT370A,
 540         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 541         .dpll_clk       = 48,
 542         .timings        = &hpt37x_timings
 543 };
 544
 545 static const struct hpt_info hpt374 __devinitdata = {
 546         .chip_name      = "HPT374",
 547         .chip_type      = HPT374,
 548         .udma_mask      = ATA_UDMA5,
 549         .dpll_clk       = 48,
 550         .timings        = &hpt37x_timings
 551 };
 552
 553 static const struct hpt_info hpt372 __devinitdata = {
 554         .chip_name      = "HPT372",
 555         .chip_type      = HPT372,
 556         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 557         .dpll_clk       = 55,
 558         .timings        = &hpt37x_timings
 559 };
 560
 561 static const struct hpt_info hpt372a __devinitdata = {
 562         .chip_name      = "HPT372A",
 563         .chip_type      = HPT372A,
 564         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 565         .dpll_clk       = 66,
 566         .timings        = &hpt37x_timings
 567 };
 568
 569 static const struct hpt_info hpt302 __devinitdata = {
 570         .chip_name      = "HPT302",
 571         .chip_type      = HPT302,
 572         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 573         .dpll_clk       = 66,
 574         .timings        = &hpt37x_timings
 575 };
 576
 577 static const struct hpt_info hpt371 __devinitdata = {
 578         .chip_name      = "HPT371",
 579         .chip_type      = HPT371,
 580         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 581         .dpll_clk       = 66,
 582         .timings        = &hpt37x_timings
 583 };
 584
 585 static const struct hpt_info hpt372n __devinitdata = {
 586         .chip_name      = "HPT372N",
 587         .chip_type      = HPT372N,
 588         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 589         .dpll_clk       = 77,
 590         .timings        = &hpt37x_timings
 591 };
 592
 593 static const struct hpt_info hpt302n __devinitdata = {
 594         .chip_name      = "HPT302N",
 595         .chip_type      = HPT302N,
 596         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 597         .dpll_clk       = 77,
 598         .timings        = &hpt37x_timings
 599 };
 600
 601 static const struct hpt_info hpt371n __devinitdata = {
 602         .chip_name      = "HPT371N",
 603         .chip_type      = HPT371N,
 604         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 605         .dpll_clk       = 77,
 606         .timings        = &hpt37x_timings
 607 };
 608
 609 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 610 {
 611         struct hd_driveid *id = drive->id;
 612
 613         while (*list)
 614                 if (!strcmp(*list++,id->model))
 615                         return 1;
 616         return 0;
 617 }
 618
 619 /*
 620  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 621  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 622  */
 623
 624 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 625 {
 626         ide_hwif_t *hwif        = HWIF(drive);
 627         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 628         struct hpt_info *info   = pci_get_drvdata(dev);
 629         u8 mask                 = hwif->ultra_mask;
 630
 631         switch (info->chip_type) {
 632         case HPT36x:
 633                 if (!HPT366_ALLOW_ATA66_4 ||
 634                     check_in_drive_list(drive, bad_ata66_4))
 635                         mask = ATA_UDMA3;
 636
 637                 if (!HPT366_ALLOW_ATA66_3 ||
 638                     check_in_drive_list(drive, bad_ata66_3))
 639                         mask = ATA_UDMA2;
 640                 break;
 641         case HPT370:
 642                 if (!HPT370_ALLOW_ATA100_5 ||
 643                     check_in_drive_list(drive, bad_ata100_5))
 644                         mask = ATA_UDMA4;
 645                 break;
 646         case HPT370A:
 647                 if (!HPT370_ALLOW_ATA100_5 ||
 648                     check_in_drive_list(drive, bad_ata100_5))
 649                         return ATA_UDMA4;
 650         case HPT372 :
 651         case HPT372A:
 652         case HPT372N:
 653         case HPT374 :
 654                 if (ide_dev_is_sata(drive->id))
 655                         mask &= ~0x0e;
 656                 /* Fall thru */
 657         default:
 658                 return mask;
 659         }
 660
 661         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 662 }
 663
 664 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 665 {
 666         ide_hwif_t *hwif        = HWIF(drive);
 667         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 668         struct hpt_info *info   = pci_get_drvdata(dev);
 669
 670         switch (info->chip_type) {
 671         case HPT372 :
 672         case HPT372A:
 673         case HPT372N:
 674         case HPT374 :
 675                 if (ide_dev_is_sata(drive->id))
 676                         return 0x00;
 677                 /* Fall thru */
 678         default:
 679                 return 0x07;
 680         }
 681 }
 682
 683 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 684 {
 685         int i;
 686
 687         /*
 688          * Lookup the transfer mode table to get the index into
 689          * the timing table.
 690          *
 691          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 692          */
 693         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 694                 if (xfer_speeds[i] == speed)
 695                         break;
 696
 697         return info->timings->clock_table[info->clock][i];
 698 }
 699
 700 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 701 {
 702         struct pci_dev  *dev    = to_pci_dev(drive->hwif->dev);
 703         struct hpt_info *info   = pci_get_drvdata(dev);
 704         struct hpt_timings *t   = info->timings;
 705         u8  itr_addr            = 0x40 + (drive->dn * 4);
 706         u32 old_itr             = 0;
 707         u32 new_itr             = get_speed_setting(speed, info);
 708         u32 itr_mask            = speed < XFER_MW_DMA_0 ? t->pio_mask :
 709                                  (speed < XFER_UDMA_0   ? t->dma_mask :
 710                                                           t->ultra_mask);
 711
 712         pci_read_config_dword(dev, itr_addr, &old_itr);
 713         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 714         /*
 715          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 716          * to avoid problems handling I/O errors later
 717          */
 718         new_itr &= ~0xc0000000;
 719
 720         pci_write_config_dword(dev, itr_addr, new_itr);
 721 }
 722
 723 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 724 {
 725         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 726 }
 727
 728 static void hpt3xx_quirkproc(ide_drive_t *drive)
 729 {
 730         struct hd_driveid *id   = drive->id;
 731         const  char **list      = quirk_drives;
 732
 733         while (*list)
 734                 if (strstr(id->model, *list++)) {
 735                         drive->quirk_list = 1;
 736                         return;
 737                 }
 738
 739         drive->quirk_list = 0;
 740 }
 741
 742 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 743 {
 744         ide_hwif_t *hwif        = HWIF(drive);
 745         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 746         struct hpt_info *info   = pci_get_drvdata(dev);
 747
 748         if (drive->quirk_list) {
 749                 if (info->chip_type >= HPT370) {
 750                         u8 scr1 = 0;
 751
 752                         pci_read_config_byte(dev, 0x5a, &scr1);
 753                         if (((scr1 & 0x10) >> 4) != mask) {
 754                                 if (mask)
 755                                         scr1 |=  0x10;
 756                                 else
 757                                         scr1 &= ~0x10;
 758                                 pci_write_config_byte(dev, 0x5a, scr1);
 759                         }
 760                 } else {
 761                         if (mask)
 762                                 disable_irq(hwif->irq);
 763                         else
 764                                 enable_irq (hwif->irq);
 765                 }
 766         } else
 767                 outb(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 768                      IDE_CONTROL_REG);
 769 }
 770
 771 /*
 772  * This is specific to the HPT366 UDMA chipset
 773  * by HighPoint|Triones Technologies, Inc.
 774  */
 775 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 776 {
 777         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
 778         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 779
 780         pci_read_config_byte(dev, 0x50, &mcr1);
 781         pci_read_config_byte(dev, 0x52, &mcr3);
 782         pci_read_config_byte(dev, 0x5a, &scr1);
 783         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 784                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 785         if (scr1 & 0x10)
 786                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 787         ide_dma_lost_irq(drive);
 788 }
 789
 790 static void hpt370_clear_engine(ide_drive_t *drive)
 791 {
 792         ide_hwif_t *hwif = HWIF(drive);
 793         struct pci_dev *dev = to_pci_dev(hwif->dev);
 794
 795         pci_write_config_byte(dev, hwif->select_data, 0x37);
 796         udelay(10);
 797 }
 798
 799 static void hpt370_irq_timeout(ide_drive_t *drive)
 800 {
 801         ide_hwif_t *hwif        = HWIF(drive);
 802         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 803         u16 bfifo               = 0;
 804         u8  dma_cmd;
 805
 806         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 807         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 808
 809         /* get DMA command mode */
 810         dma_cmd = inb(hwif->dma_command);
 811         /* stop DMA */
 812         outb(dma_cmd & ~0x1, hwif->dma_command);
 813         hpt370_clear_engine(drive);
 814 }
 815
 816 static void hpt370_ide_dma_start(ide_drive_t *drive)
 817 {
 818 #ifdef HPT_RESET_STATE_ENGINE
 819         hpt370_clear_engine(drive);
 820 #endif
 821         ide_dma_start(drive);
 822 }
 823
 824 static int hpt370_ide_dma_end(ide_drive_t *drive)
 825 {
 826         ide_hwif_t *hwif        = HWIF(drive);
 827         u8  dma_stat            = inb(hwif->dma_status);
 828
 829         if (dma_stat & 0x01) {
 830                 /* wait a little */
 831                 udelay(20);
 832                 dma_stat = inb(hwif->dma_status);
 833                 if (dma_stat & 0x01)
 834                         hpt370_irq_timeout(drive);
 835         }
 836         return __ide_dma_end(drive);
 837 }
 838
 839 static void hpt370_dma_timeout(ide_drive_t *drive)
 840 {
 841         hpt370_irq_timeout(drive);
 842         ide_dma_timeout(drive);
 843 }
 844
 845 /* returns 1 if DMA IRQ issued, 0 otherwise */
 846 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 847 {
 848         ide_hwif_t *hwif        = HWIF(drive);
 849         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 850         u16 bfifo               = 0;
 851         u8  dma_stat;
 852
 853         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 854         if (bfifo & 0x1FF) {
 855 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 856                 return 0;
 857         }
 858
 859         dma_stat = inb(hwif->dma_status);
 860         /* return 1 if INTR asserted */
 861         if (dma_stat & 4)
 862                 return 1;
 863
 864         if (!drive->waiting_for_dma)
 865                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 866                                 drive->name, __FUNCTION__);
 867         return 0;
 868 }
 869
 870 static int hpt374_ide_dma_end(ide_drive_t *drive)
 871 {
 872         ide_hwif_t *hwif        = HWIF(drive);
 873         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 874         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 875         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 876
 877         pci_read_config_byte(dev, 0x6a, &bwsr);
 878         pci_read_config_byte(dev, mcr_addr, &mcr);
 879         if (bwsr & mask)
 880                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 881         return __ide_dma_end(drive);
 882 }
 883
 884 /**
 885  *      hpt3xxn_set_clock       -       perform clock switching dance
 886  *      @hwif: hwif to switch
 887  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 888  *
 889  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 890  */
 891
 892 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 893 {
 894         unsigned long base = hwif->extra_base;
 895         u8 scr2 = inb(base + 0x6b);
 896
 897         if ((scr2 & 0x7f) == mode)
 898                 return;
 899
 900         /* Tristate the bus */
 901         outb(0x80, base + 0x63);
 902         outb(0x80, base + 0x67);
 903
 904         /* Switch clock and reset channels */
 905         outb(mode, base + 0x6b);
 906         outb(0xc0, base + 0x69);
 907
 908         /*
 909          * Reset the state machines.
 910          * NOTE: avoid accidentally enabling the disabled channels.
 911          */
 912         outb(inb(base + 0x60) | 0x32, base + 0x60);
 913         outb(inb(base + 0x64) | 0x32, base + 0x64);
 914
 915         /* Complete reset */
 916         outb(0x00, base + 0x69);
 917
 918         /* Reconnect channels to bus */
 919         outb(0x00, base + 0x63);
 920         outb(0x00, base + 0x67);
 921 }
 922
 923 /**
 924  *      hpt3xxn_rw_disk         -       prepare for I/O
 925  *      @drive: drive for command
 926  *      @rq: block request structure
 927  *
 928  *      This is called when a disk I/O is issued to HPT3xxN.
 929  *      We need it because of the clock switching.
 930  */
 931
 932 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 933 {
 934         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 935 }
 936
 937 /*
 938  * Set/get power state for a drive.
 939  * NOTE: affects both drives on each channel.
 940  *
 941  * When we turn the power back on, we need to re-initialize things.
 942  */
 943 #define TRISTATE_BIT  0x8000
 944
 945 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 946 {
 947         ide_hwif_t *hwif        = HWIF(drive);
 948         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 949         u8  mcr_addr            = hwif->select_data + 2;
 950         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 951         u8  bsr2                = 0;
 952         u16 mcr                 = 0;
 953
 954         hwif->bus_state = state;
 955
 956         /* Grab the status. */
 957         pci_read_config_word(dev, mcr_addr, &mcr);
 958         pci_read_config_byte(dev, 0x59, &bsr2);
 959
 960         /*
 961          * Set the state. We don't set it if we don't need to do so.
 962          * Make sure that the drive knows that it has failed if it's off.
 963          */
 964         switch (state) {
 965         case BUSSTATE_ON:
 966                 if (!(bsr2 & resetmask))
 967                         return 0;
 968                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 969
 970                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 971                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 972                 return 0;
 973         case BUSSTATE_OFF:
 974                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 975                         return 0;
 976                 mcr &= ~TRISTATE_BIT;
 977                 break;
 978         case BUSSTATE_TRISTATE:
 979                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 980                         return 0;
 981                 mcr |= TRISTATE_BIT;
 982                 break;
 983         default:
 984                 return -EINVAL;
 985         }
 986
 987         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 988         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 989
 990         pci_write_config_word(dev, mcr_addr, mcr);
 991         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 992         return 0;
 993 }
 994
 995 /**
 996  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 997  *      @dev: PCI device
 998  *
 999  *      Perform a calibration cycle on the DPLL.
1000  *      Returns 1 if this succeeds
1001  */
1002 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
1003 {
1004         u32 dpll = (f_high << 16) | f_low | 0x100;
1005         u8  scr2;
1006         int i;
1007
1008         pci_write_config_dword(dev, 0x5c, dpll);
1009
1010         /* Wait for oscillator ready */
1011         for(i = 0; i < 0x5000; ++i) {
1012                 udelay(50);
1013                 pci_read_config_byte(dev, 0x5b, &scr2);
1014                 if (scr2 & 0x80)
1015                         break;
1016         }
1017         /* See if it stays ready (we'll just bail out if it's not yet) */
1018         for(i = 0; i < 0x1000; ++i) {
1019                 pci_read_config_byte(dev, 0x5b, &scr2);
1020                 /* DPLL destabilized? */
1021                 if(!(scr2 & 0x80))
1022                         return 0;
1023         }
1024         /* Turn off tuning, we have the DPLL set */
1025         pci_read_config_dword (dev, 0x5c, &dpll);
1026         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
1027         return 1;
1028 }
1029
1030 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
1031 {
1032         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
1033         unsigned long io_base   = pci_resource_start(dev, 4);
1034         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
1035         u8 chip_type;
1036         enum ata_clock  clock;
1037
1038         if (info == NULL) {
1039                 printk(KERN_ERR "%s: out of memory!\n", name);
1040                 return -ENOMEM;
1041         }
1042
1043         /*
1044          * Copy everything from a static "template" structure
1045          * to just allocated per-chip hpt_info structure.
1046          */
1047         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1048         chip_type = info->chip_type;
1049
1050         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1051         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1052         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1053         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1054
1055         /*
1056          * First, try to estimate the PCI clock frequency...
1057          */
1058         if (chip_type >= HPT370) {
1059                 u8  scr1  = 0;
1060                 u16 f_cnt = 0;
1061                 u32 temp  = 0;
1062
1063                 /* Interrupt force enable. */
1064                 pci_read_config_byte(dev, 0x5a, &scr1);
1065                 if (scr1 & 0x10)
1066                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1067
1068                 /*
1069                  * HighPoint does this for HPT372A.
1070                  * NOTE: This register is only writeable via I/O space.
1071                  */
1072                 if (chip_type == HPT372A)
1073                         outb(0x0e, io_base + 0x9c);
1074
1075                 /*
1076                  * Default to PCI clock. Make sure MA15/16 are set to output
1077                  * to prevent drives having problems with 40-pin cables.
1078                  */
1079                 pci_write_config_byte(dev, 0x5b, 0x23);
1080
1081                 /*
1082                  * We'll have to read f_CNT value in order to determine
1083                  * the PCI clock frequency according to the following ratio:
1084                  *
1085                  * f_CNT = Fpci * 192 / Fdpll
1086                  *
1087                  * First try reading the register in which the HighPoint BIOS
1088                  * saves f_CNT value before  reprogramming the DPLL from its
1089                  * default setting (which differs for the various chips).
1090                  *
1091                  * NOTE: This register is only accessible via I/O space;
1092                  * HPT374 BIOS only saves it for the function 0, so we have to
1093                  * always read it from there -- no need to check the result of
1094                  * pci_get_slot() for the function 0 as the whole device has
1095                  * been already "pinned" (via function 1) in init_setup_hpt374()
1096                  */
1097                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1098                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1099                                                              dev->devfn - 1);
1100                         unsigned long io_base = pci_resource_start(dev1, 4);
1101
1102                         temp =  inl(io_base + 0x90);
1103                         pci_dev_put(dev1);
1104                 } else
1105                         temp =  inl(io_base + 0x90);
1106
1107                 /*
1108                  * In case the signature check fails, we'll have to
1109                  * resort to reading the f_CNT register itself in hopes
1110                  * that nobody has touched the DPLL yet...
1111                  */
1112                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1113                         int i;
1114
1115                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1116                                name);
1117
1118                         /* Calculate the average value of f_CNT. */
1119                         for (temp = i = 0; i < 128; i++) {
1120                                 pci_read_config_word(dev, 0x78, &f_cnt);
1121                                 temp += f_cnt & 0x1ff;
1122                                 mdelay(1);
1123                         }
1124                         f_cnt = temp / 128;
1125                 } else
1126                         f_cnt = temp & 0x1ff;
1127
1128                 dpll_clk = info->dpll_clk;
1129                 pci_clk  = (f_cnt * dpll_clk) / 192;
1130
1131                 /* Clamp PCI clock to bands. */
1132                 if (pci_clk < 40)
1133                         pci_clk = 33;
1134                 else if(pci_clk < 45)
1135                         pci_clk = 40;
1136                 else if(pci_clk < 55)
1137                         pci_clk = 50;
1138                 else
1139                         pci_clk = 66;
1140
1141                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1142                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1143         } else {
1144                 u32 itr1 = 0;
1145
1146                 pci_read_config_dword(dev, 0x40, &itr1);
1147
1148                 /* Detect PCI clock by looking at cmd_high_time. */
1149                 switch((itr1 >> 8) & 0x07) {
1150                         case 0x09:
1151                                 pci_clk = 40;
1152                                 break;
1153                         case 0x05:
1154                                 pci_clk = 25;
1155                                 break;
1156                         case 0x07:
1157                         default:
1158                                 pci_clk = 33;
1159                                 break;
1160                 }
1161         }
1162
1163         /* Let's assume we'll use PCI clock for the ATA clock... */
1164         switch (pci_clk) {
1165                 case 25:
1166                         clock = ATA_CLOCK_25MHZ;
1167                         break;
1168                 case 33:
1169                 default:
1170                         clock = ATA_CLOCK_33MHZ;
1171                         break;
1172                 case 40:
1173                         clock = ATA_CLOCK_40MHZ;
1174                         break;
1175                 case 50:
1176                         clock = ATA_CLOCK_50MHZ;
1177                         break;
1178                 case 66:
1179                         clock = ATA_CLOCK_66MHZ;
1180                         break;
1181         }
1182
1183         /*
1184          * Only try the DPLL if we don't have a table for the PCI clock that
1185          * we are running at for HPT370/A, always use it  for anything newer...
1186          *
1187          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1188          * We also  don't like using  the DPLL because this causes glitches
1189          * on PRST-/SRST- when the state engine gets reset...
1190          */
1191         if (chip_type >= HPT374 || info->timings->clock_table[clock] == NULL) {
1192                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1193                 int adjust;
1194
1195                  /*
1196                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1197                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1198                   */
1199                 if (info->udma_mask == ATA_UDMA6) {
1200                         dpll_clk = 66;
1201                         clock = ATA_CLOCK_66MHZ;
1202                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1203                         dpll_clk = 50;
1204                         clock = ATA_CLOCK_50MHZ;
1205                 }
1206
1207                 if (info->timings->clock_table[clock] == NULL) {
1208                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1209                         kfree(info);
1210                         return -EIO;
1211                 }
1212
1213                 /* Select the DPLL clock. */
1214                 pci_write_config_byte(dev, 0x5b, 0x21);
1215
1216                 /*
1217                  * Adjust the DPLL based upon PCI clock, enable it,
1218                  * and wait for stabilization...
1219                  */
1220                 f_low = (pci_clk * 48) / dpll_clk;
1221
1222                 for (adjust = 0; adjust < 8; adjust++) {
1223                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1224                                 break;
1225
1226                         /*
1227                          * See if it'll settle at a fractionally different clock
1228                          */
1229                         if (adjust & 1)
1230                                 f_low -= adjust >> 1;
1231                         else
1232                                 f_low += adjust >> 1;
1233                 }
1234                 if (adjust == 8) {
1235                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1236                         kfree(info);
1237                         return -EIO;
1238                 }
1239
1240                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1241         } else {
1242                 /* Mark the fact that we're not using the DPLL. */
1243                 dpll_clk = 0;
1244
1245                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1246         }
1247
1248         /* Store the clock frequencies. */
1249         info->dpll_clk  = dpll_clk;
1250         info->pci_clk   = pci_clk;
1251         info->clock     = clock;
1252
1253         /* Point to this chip's own instance of the hpt_info structure. */
1254         pci_set_drvdata(dev, info);
1255
1256         if (chip_type >= HPT370) {
1257                 u8  mcr1, mcr4;
1258
1259                 /*
1260                  * Reset the state engines.
1261                  * NOTE: Avoid accidentally enabling the disabled channels.
1262                  */
1263                 pci_read_config_byte (dev, 0x50, &mcr1);
1264                 pci_read_config_byte (dev, 0x54, &mcr4);
1265                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1266                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1267                 udelay(100);
1268         }
1269
1270         /*
1271          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1272          * the MISC. register to stretch the UltraDMA Tss timing.
1273          * NOTE: This register is only writeable via I/O space.
1274          */
1275         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1276
1277                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1278
1279         return dev->irq;
1280 }
1281
1282 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1283 {
1284         struct pci_dev *dev     = to_pci_dev(hwif->dev);
1285         struct hpt_info *info   = pci_get_drvdata(dev);
1286         int serialize           = HPT_SERIALIZE_IO;
1287         u8  scr1 = 0, ata66     = hwif->channel ? 0x01 : 0x02;
1288         u8  chip_type           = info->chip_type;
1289         u8  new_mcr, old_mcr    = 0;
1290
1291         /* Cache the channel's MISC. control registers' offset */
1292         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1293
1294         hwif->set_pio_mode      = &hpt3xx_set_pio_mode;
1295         hwif->set_dma_mode      = &hpt3xx_set_mode;
1296
1297         hwif->quirkproc         = &hpt3xx_quirkproc;
1298         hwif->maskproc          = &hpt3xx_maskproc;
1299         hwif->busproc           = &hpt3xx_busproc;
1300
1301         hwif->udma_filter       = &hpt3xx_udma_filter;
1302         hwif->mdma_filter       = &hpt3xx_mdma_filter;
1303
1304         /*
1305          * HPT3xxN chips have some complications:
1306          *
1307          * - on 33 MHz PCI we must clock switch
1308          * - on 66 MHz PCI we must NOT use the PCI clock
1309          */
1310         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1311                 /*
1312                  * Clock is shared between the channels,
1313                  * so we'll have to serialize them... :-(
1314                  */
1315                 serialize = 1;
1316                 hwif->rw_disk = &hpt3xxn_rw_disk;
1317         }
1318
1319         /* Serialize access to this device if needed */
1320         if (serialize && hwif->mate)
1321                 hwif->serialized = hwif->mate->serialized = 1;
1322
1323         /*
1324          * Disable the "fast interrupt" prediction.  Don't hold off
1325          * on interrupts. (== 0x01 despite what the docs say)
1326          */
1327         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1328
1329         if (info->chip_type >= HPT374)
1330                 new_mcr = old_mcr & ~0x07;
1331         else if (info->chip_type >= HPT370) {
1332                 new_mcr = old_mcr;
1333                 new_mcr &= ~0x02;
1334
1335 #ifdef HPT_DELAY_INTERRUPT
1336                 new_mcr &= ~0x01;
1337 #else
1338                 new_mcr |=  0x01;
1339 #endif
1340         } else                                  /* HPT366 and HPT368  */
1341                 new_mcr = old_mcr & ~0x80;
1342
1343         if (new_mcr != old_mcr)
1344                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1345
1346         if (hwif->dma_base == 0)
1347                 return;
1348
1349         /*
1350          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1351          * address lines to access an external EEPROM.  To read valid
1352          * cable detect state the pins must be enabled as inputs.
1353          */
1354         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1355                 /*
1356                  * HPT374 PCI function 1
1357                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1358                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1359                  */
1360                 u8  mcr_addr = hwif->select_data + 2;
1361                 u16 mcr;
1362
1363                 pci_read_config_word (dev, mcr_addr, &mcr);
1364                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1365                 /* now read cable id register */
1366                 pci_read_config_byte (dev, 0x5a, &scr1);
1367                 pci_write_config_word(dev, mcr_addr, mcr);
1368         } else if (chip_type >= HPT370) {
1369                 /*
1370                  * HPT370/372 and 374 pcifn 0
1371                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1372                  */
1373                 u8 scr2 = 0;
1374
1375                 pci_read_config_byte (dev, 0x5b, &scr2);
1376                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1377                 /* now read cable id register */
1378                 pci_read_config_byte (dev, 0x5a, &scr1);
1379                 pci_write_config_byte(dev, 0x5b,  scr2);
1380         } else
1381                 pci_read_config_byte (dev, 0x5a, &scr1);
1382
1383         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1384                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1385
1386         if (chip_type >= HPT374) {
1387                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1388                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1389         } else if (chip_type >= HPT370) {
1390                 hwif->dma_start         = &hpt370_ide_dma_start;
1391                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1392                 hwif->dma_timeout       = &hpt370_dma_timeout;
1393         } else
1394                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1395 }
1396
1397 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1398 {
1399         struct pci_dev *dev = to_pci_dev(hwif->dev);
1400         u8 masterdma    = 0, slavedma   = 0;
1401         u8 dma_new      = 0, dma_old    = 0;
1402         unsigned long flags;
1403
1404         dma_old = inb(dmabase + 2);
1405
1406         local_irq_save(flags);
1407
1408         dma_new = dma_old;
1409         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1410         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1411
1412         if (masterdma & 0x30)   dma_new |= 0x20;
1413         if ( slavedma & 0x30)   dma_new |= 0x40;
1414         if (dma_new != dma_old)
1415                 outb(dma_new, dmabase + 2);
1416
1417         local_irq_restore(flags);
1418
1419         ide_setup_dma(hwif, dmabase);
1420 }
1421
1422 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1423 {
1424         if (dev2->irq != dev->irq) {
1425                 /* FIXME: we need a core pci_set_interrupt() */
1426                 dev2->irq = dev->irq;
1427                 printk(KERN_INFO "HPT374: PCI config space interrupt fixed\n");
1428         }
1429 }
1430
1431 static void __devinit hpt371_init(struct pci_dev *dev)
1432 {
1433         u8 mcr1 = 0;
1434
1435         /*
1436          * HPT371 chips physically have only one channel, the secondary one,
1437          * but the primary channel registers do exist!  Go figure...
1438          * So,  we manually disable the non-existing channel here
1439          * (if the BIOS hasn't done this already).
1440          */
1441         pci_read_config_byte(dev, 0x50, &mcr1);
1442         if (mcr1 & 0x04)
1443                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1444 }
1445
1446 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1447 {
1448         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1449
1450         /*
1451          * Now we'll have to force both channels enabled if
1452          * at least one of them has been enabled by BIOS...
1453          */
1454         pci_read_config_byte(dev, 0x50, &mcr1);
1455         if (mcr1 & 0x30)
1456                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1457
1458         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1459         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1460
1461         if (pin1 != pin2 && dev->irq == dev2->irq) {
1462                 printk(KERN_INFO "HPT36x: onboard version of chipset, "
1463                                  "pin1=%d pin2=%d\n", pin1, pin2);
1464                 return 1;
1465         }
1466
1467         return 0;
1468 }
1469
1470 #define IDE_HFLAGS_HPT3XX \
1471         (IDE_HFLAG_NO_ATAPI_DMA | \
1472          IDE_HFLAG_ABUSE_SET_DMA_MODE | \
1473          IDE_HFLAG_OFF_BOARD)
1474
1475 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1476         {       /* 0 */
1477                 .name           = "HPT36x",
1478                 .init_chipset   = init_chipset_hpt366,
1479                 .init_hwif      = init_hwif_hpt366,
1480                 .init_dma       = init_dma_hpt366,
1481                 /*
1482                  * HPT36x chips have one channel per function and have
1483                  * both channel enable bits located differently and visible
1484                  * to both functions -- really stupid design decision... :-(
1485                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1486                  */
1487                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1488                 .extra          = 240,
1489                 .host_flags     = IDE_HFLAGS_HPT3XX | IDE_HFLAG_SINGLE,
1490                 .pio_mask       = ATA_PIO4,
1491                 .mwdma_mask     = ATA_MWDMA2,
1492         },{     /* 1 */
1493                 .name           = "HPT372A",
1494                 .init_chipset   = init_chipset_hpt366,
1495                 .init_hwif      = init_hwif_hpt366,
1496                 .init_dma       = init_dma_hpt366,
1497                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1498                 .extra          = 240,
1499                 .host_flags     = IDE_HFLAGS_HPT3XX,
1500                 .pio_mask       = ATA_PIO4,
1501                 .mwdma_mask     = ATA_MWDMA2,
1502         },{     /* 2 */
1503                 .name           = "HPT302",
1504                 .init_chipset   = init_chipset_hpt366,
1505                 .init_hwif      = init_hwif_hpt366,
1506                 .init_dma       = init_dma_hpt366,
1507                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1508                 .extra          = 240,
1509                 .host_flags     = IDE_HFLAGS_HPT3XX,
1510                 .pio_mask       = ATA_PIO4,
1511                 .mwdma_mask     = ATA_MWDMA2,
1512         },{     /* 3 */
1513                 .name           = "HPT371",
1514                 .init_chipset   = init_chipset_hpt366,
1515                 .init_hwif      = init_hwif_hpt366,
1516                 .init_dma       = init_dma_hpt366,
1517                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1518                 .extra          = 240,
1519                 .host_flags     = IDE_HFLAGS_HPT3XX,
1520                 .pio_mask       = ATA_PIO4,
1521                 .mwdma_mask     = ATA_MWDMA2,
1522         },{     /* 4 */
1523                 .name           = "HPT374",
1524                 .init_chipset   = init_chipset_hpt366,
1525                 .init_hwif      = init_hwif_hpt366,
1526                 .init_dma       = init_dma_hpt366,
1527                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1528                 .udma_mask      = ATA_UDMA5,
1529                 .extra          = 240,
1530                 .host_flags     = IDE_HFLAGS_HPT3XX,
1531                 .pio_mask       = ATA_PIO4,
1532                 .mwdma_mask     = ATA_MWDMA2,
1533         },{     /* 5 */
1534                 .name           = "HPT372N",
1535                 .init_chipset   = init_chipset_hpt366,
1536                 .init_hwif      = init_hwif_hpt366,
1537                 .init_dma       = init_dma_hpt366,
1538                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1539                 .extra          = 240,
1540                 .host_flags     = IDE_HFLAGS_HPT3XX,
1541                 .pio_mask       = ATA_PIO4,
1542                 .mwdma_mask     = ATA_MWDMA2,
1543         }
1544 };
1545
1546 /**
1547  *      hpt366_init_one -       called when an HPT366 is found
1548  *      @dev: the hpt366 device
1549  *      @id: the matching pci id
1550  *
1551  *      Called when the PCI registration layer (or the IDE initialization)
1552  *      finds a device matching our IDE device tables.
1553  */
1554 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1555 {
1556         const struct hpt_info *info = NULL;
1557         struct pci_dev *dev2 = NULL;
1558         struct ide_port_info d;
1559         u8 idx = id->driver_data;
1560         u8 rev = dev->revision;
1561
1562         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1563                 return -ENODEV;
1564
1565         switch (idx) {
1566         case 0:
1567                 if (rev < 3)
1568                         info = &hpt36x;
1569                 else {
1570                         static const struct hpt_info *hpt37x_info[] =
1571                                 { &hpt370, &hpt370a, &hpt372, &hpt372n };
1572
1573                         info = hpt37x_info[min_t(u8, rev, 6) - 3];
1574                         idx++;
1575                 }
1576                 break;
1577         case 1:
1578                 info = (rev > 1) ? &hpt372n : &hpt372a;
1579                 break;
1580         case 2:
1581                 info = (rev > 1) ? &hpt302n : &hpt302;
1582                 break;
1583         case 3:
1584                 hpt371_init(dev);
1585                 info = (rev > 1) ? &hpt371n : &hpt371;
1586                 break;
1587         case 4:
1588                 info = &hpt374;
1589                 break;
1590         case 5:
1591                 info = &hpt372n;
1592                 break;
1593         }
1594
1595         d = hpt366_chipsets[idx];
1596
1597         d.name = info->chip_name;
1598         d.udma_mask = info->udma_mask;
1599
1600         pci_set_drvdata(dev, (void *)info);
1601
1602         if (info == &hpt36x || info == &hpt374)
1603                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1604
1605         if (dev2) {
1606                 int ret;
1607
1608                 pci_set_drvdata(dev2, (void *)info);
1609
1610                 if (info == &hpt374)
1611                         hpt374_init(dev, dev2);
1612                 else {
1613                         if (hpt36x_init(dev, dev2))
1614                                 d.host_flags |= IDE_HFLAG_BOOTABLE;
1615                 }
1616
1617                 ret = ide_setup_pci_devices(dev, dev2, &d);
1618                 if (ret < 0)
1619                         pci_dev_put(dev2);
1620                 return ret;
1621         }
1622
1623         return ide_setup_pci_device(dev, &d);
1624 }
1625
1626 static const struct pci_device_id hpt366_pci_tbl[] = {
1627         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1628         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1629         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1630         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1631         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1632         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1633         { 0, },
1634 };
1635 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1636
1637 static struct pci_driver driver = {
1638         .name           = "HPT366_IDE",
1639         .id_table       = hpt366_pci_tbl,
1640         .probe          = hpt366_init_one,
1641 };
1642
1643 static int __init hpt366_ide_init(void)
1644 {
1645         return ide_pci_register_driver(&driver);
1646 }
1647
1648 module_init(hpt366_ide_init);
1649
1650 MODULE_AUTHOR("Andre Hedrick");
1651 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1652 MODULE_LICENSE("GPL");