drivers/gpu/drm/nouveau/nv50_vm.c

   1 /*
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  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 #include "drmP.h"
  26
  27 #include "nouveau_drv.h"
  28 #include "nouveau_vm.h"
  29
  30 void
  31 nv50_vm_map_pgt(struct nouveau_gpuobj *pgd, u32 pde,
  32                 struct nouveau_gpuobj *pgt[2])
  33 {
  34         struct drm_nouveau_private *dev_priv = pgd->dev->dev_private;
  35         u64 phys = 0xdeadcafe00000000ULL;
  36         u32 coverage = 0;
  37
  38         if (pgt[0]) {
  39                 phys = 0x00000003 | pgt[0]->vinst; /* present, 4KiB pages */
  40                 coverage = (pgt[0]->size >> 3) << 12;
  41         } else
  42         if (pgt[1]) {
  43                 phys = 0x00000001 | pgt[1]->vinst; /* present */
  44                 coverage = (pgt[1]->size >> 3) << 16;
  45         }
  46
  47         if (phys & 1) {
  48                 if (coverage <= 32 * 1024 * 1024)
  49                         phys |= 0x60;
  50                 else if (coverage <= 64 * 1024 * 1024)
  51                         phys |= 0x40;
  52                 else if (coverage < 128 * 1024 * 1024)
  53                         phys |= 0x20;
  54         }
  55
  56         nv_wo32(pgd, (pde * 8) + 0, lower_32_bits(phys));
  57         nv_wo32(pgd, (pde * 8) + 4, upper_32_bits(phys));
  58 }
  59
  60 static inline u64
  61 nv50_vm_addr(struct nouveau_vma *vma, struct nouveau_gpuobj *pgt,
  62              u64 phys, u32 memtype, u32 target)
  63 {
  64         struct drm_nouveau_private *dev_priv = pgt->dev->dev_private;
  65
  66         phys |= 1; /* present */
  67         phys |= (u64)memtype << 40;
  68
  69         /* IGPs don't have real VRAM, re-target to stolen system memory */
  70         if (target == 0 && dev_priv->vram_sys_base) {
  71                 phys  += dev_priv->vram_sys_base;
  72                 target = 3;
  73         }
  74
  75         phys |= target << 4;
  76
  77         if (vma->access & NV_MEM_ACCESS_SYS)
  78                 phys |= (1 << 6);
  79
  80         if (!(vma->access & NV_MEM_ACCESS_WO))
  81                 phys |= (1 << 3);
  82
  83         return phys;
  84 }
  85
  86 void
  87 nv50_vm_map(struct nouveau_vma *vma, struct nouveau_gpuobj *pgt,
  88             struct nouveau_vram *mem, u32 pte, u32 cnt, u64 phys)
  89 {
  90         u32 block;
  91         int i;
  92
  93         phys  = nv50_vm_addr(vma, pgt, phys, mem->memtype, 0);
  94         pte <<= 3;
  95         cnt <<= 3;
  96
  97         while (cnt) {
  98                 u32 offset_h = upper_32_bits(phys);
  99                 u32 offset_l = lower_32_bits(phys);
 100
 101                 for (i = 7; i >= 0; i--) {
 102                         block = 1 << (i + 3);
 103                         if (cnt >= block && !(pte & (block - 1)))
 104                                 break;
 105                 }
 106                 offset_l |= (i << 7);
 107
 108                 phys += block << (vma->node->type - 3);
 109                 cnt  -= block;
 110
 111                 while (block) {
 112                         nv_wo32(pgt, pte + 0, offset_l);
 113                         nv_wo32(pgt, pte + 4, offset_h);
 114                         pte += 8;
 115                         block -= 8;
 116                 }
 117         }
 118 }
 119
 120 void
 121 nv50_vm_map_sg(struct nouveau_vma *vma, struct nouveau_gpuobj *pgt,
 122                u32 pte, dma_addr_t *list, u32 cnt)
 123 {
 124         pte <<= 3;
 125         while (cnt--) {
 126                 u64 phys = nv50_vm_addr(vma, pgt, (u64)*list++, 0, 2);
 127                 nv_wo32(pgt, pte + 0, lower_32_bits(phys));
 128                 nv_wo32(pgt, pte + 4, upper_32_bits(phys));
 129                 pte += 8;
 130         }
 131 }
 132
 133 void
 134 nv50_vm_unmap(struct nouveau_gpuobj *pgt, u32 pte, u32 cnt)
 135 {
 136         pte <<= 3;
 137         while (cnt--) {
 138                 nv_wo32(pgt, pte + 0, 0x00000000);
 139                 nv_wo32(pgt, pte + 4, 0x00000000);
 140                 pte += 8;
 141         }
 142 }
 143
 144 void
 145 nv50_vm_flush(struct nouveau_vm *vm)
 146 {
 147         struct drm_nouveau_private *dev_priv = vm->dev->dev_private;
 148         struct nouveau_instmem_engine *pinstmem = &dev_priv->engine.instmem;
 149         struct nouveau_fifo_engine *pfifo = &dev_priv->engine.fifo;
 150         struct nouveau_pgraph_engine *pgraph = &dev_priv->engine.graph;
 151         struct nouveau_crypt_engine *pcrypt = &dev_priv->engine.crypt;
 152
 153         pinstmem->flush(vm->dev);
 154
 155         /* BAR */
 156         if (vm != dev_priv->chan_vm) {
 157                 nv50_vm_flush_engine(vm->dev, 6);
 158                 return;
 159         }
 160
 161         pfifo->tlb_flush(vm->dev);
 162
 163         if (atomic_read(&vm->pgraph_refs))
 164                 pgraph->tlb_flush(vm->dev);
 165         if (atomic_read(&vm->pcrypt_refs))
 166                 pcrypt->tlb_flush(vm->dev);
 167 }
 168
 169 void
 170 nv50_vm_flush_engine(struct drm_device *dev, int engine)
 171 {
 172         nv_wr32(dev, 0x100c80, (engine << 16) | 1);
 173         if (!nv_wait(dev, 0x100c80, 0x00000001, 0x00000000))
 174                 NV_ERROR(dev, "vm flush timeout: engine %d\n", engine);
 175 }