drivers/gpu/drm/i915/i915_reg.h

   1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   2  * All Rights Reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sub license, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the
  13  * next paragraph) shall be included in all copies or substantial portions
  14  * of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef _I915_REG_H_
  26 #define _I915_REG_H_
  27
  28 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
  29
  30 /*
  31  * The Bridge device's PCI config space has information about the
  32  * fb aperture size and the amount of pre-reserved memory.
  33  */
  34 #define INTEL_GMCH_CTRL         0x52
  35 #define INTEL_GMCH_VGA_DISABLE  (1 << 1)
  36 #define INTEL_GMCH_ENABLED      0x4
  37 #define INTEL_GMCH_MEM_MASK     0x1
  38 #define INTEL_GMCH_MEM_64M      0x1
  39 #define INTEL_GMCH_MEM_128M     0
  40
  41 #define INTEL_GMCH_GMS_MASK             (0xf << 4)
  42 #define INTEL_855_GMCH_GMS_DISABLED     (0x0 << 4)
  43 #define INTEL_855_GMCH_GMS_STOLEN_1M    (0x1 << 4)
  44 #define INTEL_855_GMCH_GMS_STOLEN_4M    (0x2 << 4)
  45 #define INTEL_855_GMCH_GMS_STOLEN_8M    (0x3 << 4)
  46 #define INTEL_855_GMCH_GMS_STOLEN_16M   (0x4 << 4)
  47 #define INTEL_855_GMCH_GMS_STOLEN_32M   (0x5 << 4)
  48
  49 #define INTEL_915G_GMCH_GMS_STOLEN_48M  (0x6 << 4)
  50 #define INTEL_915G_GMCH_GMS_STOLEN_64M  (0x7 << 4)
  51 #define INTEL_GMCH_GMS_STOLEN_128M      (0x8 << 4)
  52 #define INTEL_GMCH_GMS_STOLEN_256M      (0x9 << 4)
  53 #define INTEL_GMCH_GMS_STOLEN_96M       (0xa << 4)
  54 #define INTEL_GMCH_GMS_STOLEN_160M      (0xb << 4)
  55 #define INTEL_GMCH_GMS_STOLEN_224M      (0xc << 4)
  56 #define INTEL_GMCH_GMS_STOLEN_352M      (0xd << 4)
  57
  58 #define SNB_GMCH_CTRL   0x50
  59 #define SNB_GMCH_GMS_STOLEN_MASK        0xF8
  60 #define SNB_GMCH_GMS_STOLEN_32M         (1 << 3)
  61 #define SNB_GMCH_GMS_STOLEN_64M         (2 << 3)
  62 #define SNB_GMCH_GMS_STOLEN_96M         (3 << 3)
  63 #define SNB_GMCH_GMS_STOLEN_128M        (4 << 3)
  64 #define SNB_GMCH_GMS_STOLEN_160M        (5 << 3)
  65 #define SNB_GMCH_GMS_STOLEN_192M        (6 << 3)
  66 #define SNB_GMCH_GMS_STOLEN_224M        (7 << 3)
  67 #define SNB_GMCH_GMS_STOLEN_256M        (8 << 3)
  68 #define SNB_GMCH_GMS_STOLEN_288M        (9 << 3)
  69 #define SNB_GMCH_GMS_STOLEN_320M        (0xa << 3)
  70 #define SNB_GMCH_GMS_STOLEN_352M        (0xb << 3)
  71 #define SNB_GMCH_GMS_STOLEN_384M        (0xc << 3)
  72 #define SNB_GMCH_GMS_STOLEN_416M        (0xd << 3)
  73 #define SNB_GMCH_GMS_STOLEN_448M        (0xe << 3)
  74 #define SNB_GMCH_GMS_STOLEN_480M        (0xf << 3)
  75 #define SNB_GMCH_GMS_STOLEN_512M        (0x10 << 3)
  76
  77 /* PCI config space */
  78
  79 #define HPLLCC  0xc0 /* 855 only */
  80 #define   GC_CLOCK_CONTROL_MASK         (0xf << 0)
  81 #define   GC_CLOCK_133_200              (0 << 0)
  82 #define   GC_CLOCK_100_200              (1 << 0)
  83 #define   GC_CLOCK_100_133              (2 << 0)
  84 #define   GC_CLOCK_166_250              (3 << 0)
  85 #define GCFGC2  0xda
  86 #define GCFGC   0xf0 /* 915+ only */
  87 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
  88 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
  89 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
  90 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
  91 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
  92 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
  93 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
  94 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
  95 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
  96 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
  97 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
  98 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
  99 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
 100 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
 101 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
 102 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 103 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 104 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
 105 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
 106 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
 107 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 108 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 109 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
 110 #define LBB     0xf4
 111
 112 /* Graphics reset regs */
 113 #define I965_GDRST 0xc0 /* PCI config register */
 114 #define ILK_GDSR 0x2ca4 /* MCHBAR offset */
 115 #define  GRDOM_FULL     (0<<2)
 116 #define  GRDOM_RENDER   (1<<2)
 117 #define  GRDOM_MEDIA    (3<<2)
 118
 119 /* VGA stuff */
 120
 121 #define VGA_ST01_MDA 0x3ba
 122 #define VGA_ST01_CGA 0x3da
 123
 124 #define VGA_MSR_WRITE 0x3c2
 125 #define VGA_MSR_READ 0x3cc
 126 #define   VGA_MSR_MEM_EN (1<<1)
 127 #define   VGA_MSR_CGA_MODE (1<<0)
 128
 129 #define VGA_SR_INDEX 0x3c4
 130 #define VGA_SR_DATA 0x3c5
 131
 132 #define VGA_AR_INDEX 0x3c0
 133 #define   VGA_AR_VID_EN (1<<5)
 134 #define VGA_AR_DATA_WRITE 0x3c0
 135 #define VGA_AR_DATA_READ 0x3c1
 136
 137 #define VGA_GR_INDEX 0x3ce
 138 #define VGA_GR_DATA 0x3cf
 139 /* GR05 */
 140 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 141 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 142 /* GR06 */
 143 #define   VGA_GR_MEM_MODE_MASK 0xc
 144 #define   VGA_GR_MEM_MODE_SHIFT 2
 145 #define   VGA_GR_MEM_A0000_AFFFF 0
 146 #define   VGA_GR_MEM_A0000_BFFFF 1
 147 #define   VGA_GR_MEM_B0000_B7FFF 2
 148 #define   VGA_GR_MEM_B0000_BFFFF 3
 149
 150 #define VGA_DACMASK 0x3c6
 151 #define VGA_DACRX 0x3c7
 152 #define VGA_DACWX 0x3c8
 153 #define VGA_DACDATA 0x3c9
 154
 155 #define VGA_CR_INDEX_MDA 0x3b4
 156 #define VGA_CR_DATA_MDA 0x3b5
 157 #define VGA_CR_INDEX_CGA 0x3d4
 158 #define VGA_CR_DATA_CGA 0x3d5
 159
 160 /*
 161  * Memory interface instructions used by the kernel
 162  */
 163 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
 164
 165 #define MI_NOOP                 MI_INSTR(0, 0)
 166 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
 167 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
 168 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
 169 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
 170 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
 171 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
 172 #define MI_FLUSH                MI_INSTR(0x04, 0)
 173 #define   MI_READ_FLUSH         (1 << 0)
 174 #define   MI_EXE_FLUSH          (1 << 1)
 175 #define   MI_NO_WRITE_FLUSH     (1 << 2)
 176 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
 177 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
 178 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
 179 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
 180 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
 181 #define MI_OVERLAY_FLIP         MI_INSTR(0x11,0)
 182 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
 183 #define   MI_OVERLAY_ON         (0x1<<21)
 184 #define   MI_OVERLAY_OFF        (0x2<<21)
 185 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
 186 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
 187 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
 188 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
 189 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
 190 #define   MI_MM_SPACE_GTT               (1<<8)
 191 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
 192 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
 193 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
 194 #define   MI_RESTORE_INHIBIT            (1<<0)
 195 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
 196 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
 197 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
 198 #define   MI_STORE_DWORD_INDEX_SHIFT 2
 199 #define MI_LOAD_REGISTER_IMM    MI_INSTR(0x22, 1)
 200 #define MI_FLUSH_DW             MI_INSTR(0x26, 2) /* for GEN6 */
 201 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
 202 #define   MI_BATCH_NON_SECURE   (1)
 203 #define   MI_BATCH_NON_SECURE_I965 (1<<8)
 204 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
 205 /*
 206  * 3D instructions used by the kernel
 207  */
 208 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
 209
 210 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
 211 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 212 #define   SC_UPDATE_SCISSOR       (0x1<<1)
 213 #define   SC_ENABLE_MASK          (0x1<<0)
 214 #define   SC_ENABLE               (0x1<<0)
 215 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
 216 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
 217 #define   SCI_YMIN_MASK      (0xffff<<16)
 218 #define   SCI_XMIN_MASK      (0xffff<<0)
 219 #define   SCI_YMAX_MASK      (0xffff<<16)
 220 #define   SCI_XMAX_MASK      (0xffff<<0)
 221 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 222 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
 223 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
 224 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
 225 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
 226 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
 227 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
 228 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
 229 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
 230 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
 231 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
 232 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
 233 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
 234 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
 235 #define   BLT_DEPTH_8                   (0<<24)
 236 #define   BLT_DEPTH_16_565              (1<<24)
 237 #define   BLT_DEPTH_16_1555             (2<<24)
 238 #define   BLT_DEPTH_32                  (3<<24)
 239 #define   BLT_ROP_GXCOPY                (0xcc<<16)
 240 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
 241 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
 242 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
 243 #define   ASYNC_FLIP                (1<<22)
 244 #define   DISPLAY_PLANE_A           (0<<20)
 245 #define   DISPLAY_PLANE_B           (1<<20)
 246 #define GFX_OP_PIPE_CONTROL     ((0x3<<29)|(0x3<<27)|(0x2<<24)|2)
 247 #define   PIPE_CONTROL_QW_WRITE (1<<14)
 248 #define   PIPE_CONTROL_DEPTH_STALL (1<<13)
 249 #define   PIPE_CONTROL_WC_FLUSH (1<<12)
 250 #define   PIPE_CONTROL_IS_FLUSH (1<<11) /* MBZ on Ironlake */
 251 #define   PIPE_CONTROL_TC_FLUSH (1<<10) /* GM45+ only */
 252 #define   PIPE_CONTROL_ISP_DIS  (1<<9)
 253 #define   PIPE_CONTROL_NOTIFY   (1<<8)
 254 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
 255 #define   PIPE_CONTROL_STALL_EN (1<<1) /* in addr word, Ironlake+ only */
 256
 257 /*
 258  * Fence registers
 259  */
 260 #define FENCE_REG_830_0                 0x2000
 261 #define FENCE_REG_945_8                 0x3000
 262 #define   I830_FENCE_START_MASK         0x07f80000
 263 #define   I830_FENCE_TILING_Y_SHIFT     12
 264 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
 265 #define   I830_FENCE_PITCH_SHIFT        4
 266 #define   I830_FENCE_REG_VALID          (1<<0)
 267 #define   I915_FENCE_MAX_PITCH_VAL      4
 268 #define   I830_FENCE_MAX_PITCH_VAL      6
 269 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
 270
 271 #define   I915_FENCE_START_MASK         0x0ff00000
 272 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
 273
 274 #define FENCE_REG_965_0                 0x03000
 275 #define   I965_FENCE_PITCH_SHIFT        2
 276 #define   I965_FENCE_TILING_Y_SHIFT     1
 277 #define   I965_FENCE_REG_VALID          (1<<0)
 278 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
 279
 280 #define FENCE_REG_SANDYBRIDGE_0         0x100000
 281 #define   SANDYBRIDGE_FENCE_PITCH_SHIFT 32
 282
 283 /*
 284  * Instruction and interrupt control regs
 285  */
 286 #define PGTBL_ER        0x02024
 287 #define PRB0_TAIL       0x02030
 288 #define PRB0_HEAD       0x02034
 289 #define PRB0_START      0x02038
 290 #define PRB0_CTL        0x0203c
 291 #define   TAIL_ADDR             0x001FFFF8
 292 #define   HEAD_WRAP_COUNT       0xFFE00000
 293 #define   HEAD_WRAP_ONE         0x00200000
 294 #define   HEAD_ADDR             0x001FFFFC
 295 #define   RING_NR_PAGES         0x001FF000
 296 #define   RING_REPORT_MASK      0x00000006
 297 #define   RING_REPORT_64K       0x00000002
 298 #define   RING_REPORT_128K      0x00000004
 299 #define   RING_NO_REPORT        0x00000000
 300 #define   RING_VALID_MASK       0x00000001
 301 #define   RING_VALID            0x00000001
 302 #define   RING_INVALID          0x00000000
 303 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
 304 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
 305 #define PRB1_TAIL       0x02040 /* 915+ only */
 306 #define PRB1_HEAD       0x02044 /* 915+ only */
 307 #define PRB1_START      0x02048 /* 915+ only */
 308 #define PRB1_CTL        0x0204c /* 915+ only */
 309 #define IPEIR_I965      0x02064
 310 #define IPEHR_I965      0x02068
 311 #define INSTDONE_I965   0x0206c
 312 #define INSTPS          0x02070 /* 965+ only */
 313 #define INSTDONE1       0x0207c /* 965+ only */
 314 #define ACTHD_I965      0x02074
 315 #define HWS_PGA         0x02080
 316 #define HWS_PGA_GEN6    0x04080
 317 #define HWS_ADDRESS_MASK        0xfffff000
 318 #define HWS_START_ADDRESS_SHIFT 4
 319 #define PWRCTXA         0x2088 /* 965GM+ only */
 320 #define   PWRCTX_EN     (1<<0)
 321 #define IPEIR           0x02088
 322 #define IPEHR           0x0208c
 323 #define INSTDONE        0x02090
 324 #define NOPID           0x02094
 325 #define HWSTAM          0x02098
 326
 327 #define MI_MODE         0x0209c
 328 # define VS_TIMER_DISPATCH                              (1 << 6)
 329 # define MI_FLUSH_ENABLE                                (1 << 11)
 330
 331 #define SCPD0           0x0209c /* 915+ only */
 332 #define IER             0x020a0
 333 #define IIR             0x020a4
 334 #define IMR             0x020a8
 335 #define ISR             0x020ac
 336 #define   I915_PIPE_CONTROL_NOTIFY_INTERRUPT            (1<<18)
 337 #define   I915_DISPLAY_PORT_INTERRUPT                   (1<<17)
 338 #define   I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT    (1<<15)
 339 #define   I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT      (1<<14) /* p-state */
 340 #define   I915_HWB_OOM_INTERRUPT                        (1<<13)
 341 #define   I915_SYNC_STATUS_INTERRUPT                    (1<<12)
 342 #define   I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT   (1<<11)
 343 #define   I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT   (1<<10)
 344 #define   I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT     (1<<9)
 345 #define   I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT   (1<<8)
 346 #define   I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT          (1<<7)
 347 #define   I915_DISPLAY_PIPE_A_EVENT_INTERRUPT           (1<<6)
 348 #define   I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT          (1<<5)
 349 #define   I915_DISPLAY_PIPE_B_EVENT_INTERRUPT           (1<<4)
 350 #define   I915_DEBUG_INTERRUPT                          (1<<2)
 351 #define   I915_USER_INTERRUPT                           (1<<1)
 352 #define   I915_ASLE_INTERRUPT                           (1<<0)
 353 #define   I915_BSD_USER_INTERRUPT                      (1<<25)
 354 #define EIR             0x020b0
 355 #define EMR             0x020b4
 356 #define ESR             0x020b8
 357 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
 358 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
 359 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
 360 #define   GM45_ERROR_CP_PRIV                            (1<<3)
 361 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
 362 #define   I915_ERROR_INSTRUCTION                        (1<<0)
 363 #define INSTPM          0x020c0
 364 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
 365 #define ACTHD           0x020c8
 366 #define FW_BLC          0x020d8
 367 #define FW_BLC2         0x020dc
 368 #define FW_BLC_SELF     0x020e0 /* 915+ only */
 369 #define   FW_BLC_SELF_EN_MASK      (1<<31)
 370 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
 371 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
 372 #define MM_BURST_LENGTH     0x00700000
 373 #define MM_FIFO_WATERMARK   0x0001F000
 374 #define LM_BURST_LENGTH     0x00000700
 375 #define LM_FIFO_WATERMARK   0x0000001F
 376 #define MI_ARB_STATE    0x020e4 /* 915+ only */
 377 #define   MI_ARB_MASK_SHIFT       16    /* shift for enable bits */
 378
 379 /* Make render/texture TLB fetches lower priorty than associated data
 380  *   fetches. This is not turned on by default
 381  */
 382 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
 383
 384 /* Isoch request wait on GTT enable (Display A/B/C streams).
 385  * Make isoch requests stall on the TLB update. May cause
 386  * display underruns (test mode only)
 387  */
 388 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
 389
 390 /* Block grant count for isoch requests when block count is
 391  * set to a finite value.
 392  */
 393 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
 394 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
 395 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
 396 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
 397 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
 398
 399 /* Enable render writes to complete in C2/C3/C4 power states.
 400  * If this isn't enabled, render writes are prevented in low
 401  * power states. That seems bad to me.
 402  */
 403 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
 404
 405 /* This acknowledges an async flip immediately instead
 406  * of waiting for 2TLB fetches.
 407  */
 408 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
 409
 410 /* Enables non-sequential data reads through arbiter
 411  */
 412 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
 413
 414 /* Disable FSB snooping of cacheable write cycles from binner/render
 415  * command stream
 416  */
 417 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
 418
 419 /* Arbiter time slice for non-isoch streams */
 420 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
 421 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
 422 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
 423 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
 424 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
 425 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
 426 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
 427 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
 428 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
 429
 430 /* Low priority grace period page size */
 431 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
 432 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
 433
 434 /* Disable display A/B trickle feed */
 435 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
 436
 437 /* Set display plane priority */
 438 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
 439 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
 440
 441 #define CACHE_MODE_0    0x02120 /* 915+ only */
 442 #define   CM0_MASK_SHIFT          16
 443 #define   CM0_IZ_OPT_DISABLE      (1<<6)
 444 #define   CM0_ZR_OPT_DISABLE      (1<<5)
 445 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
 446 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
 447 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
 448 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
 449 #define BB_ADDR         0x02140 /* 8 bytes */
 450 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
 451 #define ECOSKPD         0x021d0
 452 #define   ECO_GATING_CX_ONLY    (1<<3)
 453 #define   ECO_FLIP_DONE         (1<<0)
 454
 455 /* GEN6 interrupt control */
 456 #define GEN6_RENDER_HWSTAM      0x2098
 457 #define GEN6_RENDER_IMR         0x20a8
 458 #define   GEN6_RENDER_CONTEXT_SWITCH_INTERRUPT          (1 << 8)
 459 #define   GEN6_RENDER_PPGTT_PAGE_FAULT                  (1 << 7)
 460 #define   GEN6_RENDER_TIMEOUT_COUNTER_EXPIRED           (1 << 6)
 461 #define   GEN6_RENDER_L3_PARITY_ERROR                   (1 << 5)
 462 #define   GEN6_RENDER_PIPE_CONTROL_NOTIFY_INTERRUPT     (1 << 4)
 463 #define   GEN6_RENDER_COMMAND_PARSER_MASTER_ERROR       (1 << 3)
 464 #define   GEN6_RENDER_SYNC_STATUS                       (1 << 2)
 465 #define   GEN6_RENDER_DEBUG_INTERRUPT                   (1 << 1)
 466 #define   GEN6_RENDER_USER_INTERRUPT                    (1 << 0)
 467
 468 #define GEN6_BLITTER_HWSTAM     0x22098
 469 #define GEN6_BLITTER_IMR        0x220a8
 470 #define   GEN6_BLITTER_MI_FLUSH_DW_NOTIFY_INTERRUPT     (1 << 26)
 471 #define   GEN6_BLITTER_COMMAND_PARSER_MASTER_ERROR      (1 << 25)
 472 #define   GEN6_BLITTER_SYNC_STATUS                      (1 << 24)
 473 #define   GEN6_BLITTER_USER_INTERRUPT                   (1 << 22)
 474 /*
 475  * BSD (bit stream decoder instruction and interrupt control register defines
 476  * (G4X and Ironlake only)
 477  */
 478
 479 #define BSD_RING_TAIL          0x04030
 480 #define BSD_RING_HEAD          0x04034
 481 #define BSD_RING_START         0x04038
 482 #define BSD_RING_CTL           0x0403c
 483 #define BSD_RING_ACTHD         0x04074
 484 #define BSD_HWS_PGA            0x04080
 485
 486 /*
 487  * video command stream instruction and interrupt control register defines
 488  * for GEN6
 489  */
 490 #define GEN6_BSD_RING_TAIL              0x12030
 491 #define GEN6_BSD_RING_HEAD              0x12034
 492 #define GEN6_BSD_RING_START             0x12038
 493 #define GEN6_BSD_RING_CTL               0x1203c
 494 #define GEN6_BSD_RING_ACTHD             0x12074
 495 #define GEN6_BSD_HWS_PGA                0x14080
 496
 497 #define GEN6_BSD_SLEEP_PSMI_CONTROL     0x12050
 498 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_MODIFY_MASK       (1 << 16)
 499 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_DISABLE           (1 << 0)
 500 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_ENABLE            0
 501 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_IDLE_INDICATOR                    (1 << 3)
 502
 503 #define GEN6_BSD_IMR                    0x120a8
 504 #define   GEN6_BSD_IMR_USER_INTERRUPT   (1 << 12)
 505
 506 #define GEN6_BSD_RNCID                  0x12198
 507
 508 /*
 509  * Framebuffer compression (915+ only)
 510  */
 511
 512 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
 513 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
 514 #define FBC_CONTROL             0x03208
 515 #define   FBC_CTL_EN            (1<<31)
 516 #define   FBC_CTL_PERIODIC      (1<<30)
 517 #define   FBC_CTL_INTERVAL_SHIFT (16)
 518 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
 519 #define   FBC_CTL_C3_IDLE       (1<<13)
 520 #define   FBC_CTL_STRIDE_SHIFT  (5)
 521 #define   FBC_CTL_FENCENO       (1<<0)
 522 #define FBC_COMMAND             0x0320c
 523 #define   FBC_CMD_COMPRESS      (1<<0)
 524 #define FBC_STATUS              0x03210
 525 #define   FBC_STAT_COMPRESSING  (1<<31)
 526 #define   FBC_STAT_COMPRESSED   (1<<30)
 527 #define   FBC_STAT_MODIFIED     (1<<29)
 528 #define   FBC_STAT_CURRENT_LINE (1<<0)
 529 #define FBC_CONTROL2            0x03214
 530 #define   FBC_CTL_FENCE_DBL     (0<<4)
 531 #define   FBC_CTL_IDLE_IMM      (0<<2)
 532 #define   FBC_CTL_IDLE_FULL     (1<<2)
 533 #define   FBC_CTL_IDLE_LINE     (2<<2)
 534 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
 535 #define   FBC_CTL_CPU_FENCE     (1<<1)
 536 #define   FBC_CTL_PLANEA        (0<<0)
 537 #define   FBC_CTL_PLANEB        (1<<0)
 538 #define FBC_FENCE_OFF           0x0321b
 539 #define FBC_TAG                 0x03300
 540
 541 #define FBC_LL_SIZE             (1536)
 542
 543 /* Framebuffer compression for GM45+ */
 544 #define DPFC_CB_BASE            0x3200
 545 #define DPFC_CONTROL            0x3208
 546 #define   DPFC_CTL_EN           (1<<31)
 547 #define   DPFC_CTL_PLANEA       (0<<30)
 548 #define   DPFC_CTL_PLANEB       (1<<30)
 549 #define   DPFC_CTL_FENCE_EN     (1<<29)
 550 #define   DPFC_SR_EN            (1<<10)
 551 #define   DPFC_CTL_LIMIT_1X     (0<<6)
 552 #define   DPFC_CTL_LIMIT_2X     (1<<6)
 553 #define   DPFC_CTL_LIMIT_4X     (2<<6)
 554 #define DPFC_RECOMP_CTL         0x320c
 555 #define   DPFC_RECOMP_STALL_EN  (1<<27)
 556 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
 557 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
 558 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
 559 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
 560 #define DPFC_STATUS             0x3210
 561 #define   DPFC_INVAL_SEG_SHIFT  (16)
 562 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
 563 #define   DPFC_COMP_SEG_SHIFT   (0)
 564 #define   DPFC_COMP_SEG_MASK    (0x000003ff)
 565 #define DPFC_STATUS2            0x3214
 566 #define DPFC_FENCE_YOFF         0x3218
 567 #define DPFC_CHICKEN            0x3224
 568 #define   DPFC_HT_MODIFY        (1<<31)
 569
 570 /* Framebuffer compression for Ironlake */
 571 #define ILK_DPFC_CB_BASE        0x43200
 572 #define ILK_DPFC_CONTROL        0x43208
 573 /* The bit 28-8 is reserved */
 574 #define   DPFC_RESERVED         (0x1FFFFF00)
 575 #define ILK_DPFC_RECOMP_CTL     0x4320c
 576 #define ILK_DPFC_STATUS         0x43210
 577 #define ILK_DPFC_FENCE_YOFF     0x43218
 578 #define ILK_DPFC_CHICKEN        0x43224
 579 #define ILK_FBC_RT_BASE         0x2128
 580 #define   ILK_FBC_RT_VALID      (1<<0)
 581
 582 #define ILK_DISPLAY_CHICKEN1    0x42000
 583 #define   ILK_FBCQ_DIS          (1<<22)
 584
 585 /*
 586  * GPIO regs
 587  */
 588 #define GPIOA                   0x5010
 589 #define GPIOB                   0x5014
 590 #define GPIOC                   0x5018
 591 #define GPIOD                   0x501c
 592 #define GPIOE                   0x5020
 593 #define GPIOF                   0x5024
 594 #define GPIOG                   0x5028
 595 #define GPIOH                   0x502c
 596 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
 597 # define GPIO_CLOCK_DIR_IN              (0 << 1)
 598 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
 599 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
 600 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
 601 # define GPIO_CLOCK_VAL_IN              (1 << 4)
 602 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
 603 # define GPIO_DATA_DIR_MASK             (1 << 8)
 604 # define GPIO_DATA_DIR_IN               (0 << 9)
 605 # define GPIO_DATA_DIR_OUT              (1 << 9)
 606 # define GPIO_DATA_VAL_MASK             (1 << 10)
 607 # define GPIO_DATA_VAL_OUT              (1 << 11)
 608 # define GPIO_DATA_VAL_IN               (1 << 12)
 609 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
 610
 611 #define GMBUS0                  0x5100 /* clock/port select */
 612 #define   GMBUS_RATE_100KHZ     (0<<8)
 613 #define   GMBUS_RATE_50KHZ      (1<<8)
 614 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
 615 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
 616 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
 617 #define   GMBUS_PORT_DISABLED   0
 618 #define   GMBUS_PORT_SSC        1
 619 #define   GMBUS_PORT_VGADDC     2
 620 #define   GMBUS_PORT_PANEL      3
 621 #define   GMBUS_PORT_DPC        4 /* HDMIC */
 622 #define   GMBUS_PORT_DPB        5 /* SDVO, HDMIB */
 623                                   /* 6 reserved */
 624 #define   GMBUS_PORT_DPD        7 /* HDMID */
 625 #define   GMBUS_NUM_PORTS       8
 626 #define GMBUS1                  0x5104 /* command/status */
 627 #define   GMBUS_SW_CLR_INT      (1<<31)
 628 #define   GMBUS_SW_RDY          (1<<30)
 629 #define   GMBUS_ENT             (1<<29) /* enable timeout */
 630 #define   GMBUS_CYCLE_NONE      (0<<25)
 631 #define   GMBUS_CYCLE_WAIT      (1<<25)
 632 #define   GMBUS_CYCLE_INDEX     (2<<25)
 633 #define   GMBUS_CYCLE_STOP      (4<<25)
 634 #define   GMBUS_BYTE_COUNT_SHIFT 16
 635 #define   GMBUS_SLAVE_INDEX_SHIFT 8
 636 #define   GMBUS_SLAVE_ADDR_SHIFT 1
 637 #define   GMBUS_SLAVE_READ      (1<<0)
 638 #define   GMBUS_SLAVE_WRITE     (0<<0)
 639 #define GMBUS2                  0x5108 /* status */
 640 #define   GMBUS_INUSE           (1<<15)
 641 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
 642 #define   GMBUS_STALL_TIMEOUT   (1<<13)
 643 #define   GMBUS_INT             (1<<12)
 644 #define   GMBUS_HW_RDY          (1<<11)
 645 #define   GMBUS_SATOER          (1<<10)
 646 #define   GMBUS_ACTIVE          (1<<9)
 647 #define GMBUS3                  0x510c /* data buffer bytes 3-0 */
 648 #define GMBUS4                  0x5110 /* interrupt mask (Pineview+) */
 649 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
 650 #define   GMBUS_NAK_EN          (1<<3)
 651 #define   GMBUS_IDLE_EN         (1<<2)
 652 #define   GMBUS_HW_WAIT_EN      (1<<1)
 653 #define   GMBUS_HW_RDY_EN       (1<<0)
 654 #define GMBUS5                  0x5120 /* byte index */
 655 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
 656
 657 /*
 658  * Clock control & power management
 659  */
 660
 661 #define VGA0    0x6000
 662 #define VGA1    0x6004
 663 #define VGA_PD  0x6010
 664 #define   VGA0_PD_P2_DIV_4      (1 << 7)
 665 #define   VGA0_PD_P1_DIV_2      (1 << 5)
 666 #define   VGA0_PD_P1_SHIFT      0
 667 #define   VGA0_PD_P1_MASK       (0x1f << 0)
 668 #define   VGA1_PD_P2_DIV_4      (1 << 15)
 669 #define   VGA1_PD_P1_DIV_2      (1 << 13)
 670 #define   VGA1_PD_P1_SHIFT      8
 671 #define   VGA1_PD_P1_MASK       (0x1f << 8)
 672 #define DPLL_A  0x06014
 673 #define DPLL_B  0x06018
 674 #define DPLL(pipe) _PIPE(pipe, DPLL_A, DPLL_B)
 675 #define   DPLL_VCO_ENABLE               (1 << 31)
 676 #define   DPLL_DVO_HIGH_SPEED           (1 << 30)
 677 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
 678 #define   DPLL_VGA_MODE_DIS             (1 << 28)
 679 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
 680 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
 681 #define   DPLL_MODE_MASK                (3 << 26)
 682 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
 683 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
 684 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
 685 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
 686 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
 687 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
 688 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
 689
 690 #define SRX_INDEX               0x3c4
 691 #define SRX_DATA                0x3c5
 692 #define SR01                    1
 693 #define SR01_SCREEN_OFF         (1<<5)
 694
 695 #define PPCR                    0x61204
 696 #define PPCR_ON                 (1<<0)
 697
 698 #define DVOB                    0x61140
 699 #define DVOB_ON                 (1<<31)
 700 #define DVOC                    0x61160
 701 #define DVOC_ON                 (1<<31)
 702 #define LVDS                    0x61180
 703 #define LVDS_ON                 (1<<31)
 704
 705 #define ADPA                    0x61100
 706 #define ADPA_DPMS_MASK          (~(3<<10))
 707 #define ADPA_DPMS_ON            (0<<10)
 708 #define ADPA_DPMS_SUSPEND       (1<<10)
 709 #define ADPA_DPMS_STANDBY       (2<<10)
 710 #define ADPA_DPMS_OFF           (3<<10)
 711
 712 #define RING_TAIL               0x00
 713 #define TAIL_ADDR               0x001FFFF8
 714 #define RING_HEAD               0x04
 715 #define HEAD_WRAP_COUNT         0xFFE00000
 716 #define HEAD_WRAP_ONE           0x00200000
 717 #define HEAD_ADDR               0x001FFFFC
 718 #define RING_START              0x08
 719 #define START_ADDR              0xFFFFF000
 720 #define RING_LEN                0x0C
 721 #define RING_NR_PAGES           0x001FF000
 722 #define RING_REPORT_MASK        0x00000006
 723 #define RING_REPORT_64K         0x00000002
 724 #define RING_REPORT_128K        0x00000004
 725 #define RING_NO_REPORT          0x00000000
 726 #define RING_VALID_MASK         0x00000001
 727 #define RING_VALID              0x00000001
 728 #define RING_INVALID            0x00000000
 729
 730 /* Scratch pad debug 0 reg:
 731  */
 732 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
 733 /*
 734  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
 735  * this field (only one bit may be set).
 736  */
 737 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
 738 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
 739 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
 740 /* i830, required in DVO non-gang */
 741 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
 742 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
 743 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
 744 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
 745 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
 746 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
 747 #define   PLL_REF_INPUT_MASK            (3 << 13)
 748 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
 749 /* Ironlake */
 750 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
 751 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
 752 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
 753 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
 754 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
 755
 756 /*
 757  * Parallel to Serial Load Pulse phase selection.
 758  * Selects the phase for the 10X DPLL clock for the PCIe
 759  * digital display port. The range is 4 to 13; 10 or more
 760  * is just a flip delay. The default is 6
 761  */
 762 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
 763 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
 764 /*
 765  * SDVO multiplier for 945G/GM. Not used on 965.
 766  */
 767 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
 768 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
 769 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
 770 #define DPLL_A_MD 0x0601c /* 965+ only */
 771 /*
 772  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
 773  *
 774  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
 775  */
 776 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
 777 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
 778 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
 779 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
 780 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
 781 /*
 782  * SDVO/UDI pixel multiplier.
 783  *
 784  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
 785  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
 786  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
 787  * dummy bytes in the datastream at an increased clock rate, with both sides of
 788  * the link knowing how many bytes are fill.
 789  *
 790  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
 791  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
 792  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
 793  * through an SDVO command.
 794  *
 795  * This register field has values of multiplication factor minus 1, with
 796  * a maximum multiplier of 5 for SDVO.
 797  */
 798 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
 799 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
 800 /*
 801  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
 802  * This best be set to the default value (3) or the CRT won't work. No,
 803  * I don't entirely understand what this does...
 804  */
 805 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
 806 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
 807 #define DPLL_B_MD 0x06020 /* 965+ only */
 808 #define DPLL_MD(pipe) _PIPE(pipe, DPLL_A_MD, DPLL_B_MD)
 809 #define FPA0    0x06040
 810 #define FPA1    0x06044
 811 #define FPB0    0x06048
 812 #define FPB1    0x0604c
 813 #define FP0(pipe) _PIPE(pipe, FPA0, FPB0)
 814 #define FP1(pipe) _PIPE(pipe, FPA1, FPB1)
 815 #define   FP_N_DIV_MASK         0x003f0000
 816 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
 817 #define   FP_N_DIV_SHIFT                16
 818 #define   FP_M1_DIV_MASK        0x00003f00
 819 #define   FP_M1_DIV_SHIFT                8
 820 #define   FP_M2_DIV_MASK        0x0000003f
 821 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
 822 #define   FP_M2_DIV_SHIFT                0
 823 #define DPLL_TEST       0x606c
 824 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
 825 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
 826 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
 827 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
 828 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
 829 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
 830 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
 831 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
 832 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
 833 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
 834 #define D_STATE         0x6104
 835 #define  DSTATE_PLL_D3_OFF                      (1<<3)
 836 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
 837 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
 838 #define DSPCLK_GATE_D           0x6200
 839 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
 840 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
 841 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
 842 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
 843 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
 844 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
 845 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
 846 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
 847 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
 848 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
 849 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
 850 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
 851 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
 852 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
 853 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
 854 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
 855 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
 856 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
 857 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
 858 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
 859 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
 860 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
 861 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
 862 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
 863 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
 864 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
 865 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
 866 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
 867 /**
 868  * This bit must be set on the 830 to prevent hangs when turning off the
 869  * overlay scaler.
 870  */
 871 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
 872 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
 873 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
 874 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
 875 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
 876
 877 #define RENCLK_GATE_D1          0x6204
 878 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
 879 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
 880 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
 881 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
 882 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
 883 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
 884 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
 885 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
 886 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
 887 /** This bit must be unset on 855,865 */
 888 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
 889 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
 890 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
 891 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
 892 /** This bit must be set on 855,865. */
 893 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
 894 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
 895 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
 896 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
 897 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
 898 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
 899 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
 900 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
 901 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
 902 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
 903 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
 904 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
 905 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
 906 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
 907 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
 908 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
 909 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
 910 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
 911
 912 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
 913 /** This bit must always be set on 965G/965GM */
 914 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
 915 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
 916 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
 917 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
 918 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
 919 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
 920 /** This bit must always be set on 965G */
 921 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
 922 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
 923 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
 924 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
 925 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
 926 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
 927 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
 928 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
 929 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
 930 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
 931 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
 932 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
 933 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
 934 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
 935 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
 936 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
 937 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
 938 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
 939 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
 940
 941 #define RENCLK_GATE_D2          0x6208
 942 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
 943 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
 944 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
 945 #define RAMCLK_GATE_D           0x6210          /* CRL only */
 946 #define DEUC                    0x6214          /* CRL only */
 947
 948 /*
 949  * Palette regs
 950  */
 951
 952 #define PALETTE_A               0x0a000
 953 #define PALETTE_B               0x0a800
 954
 955 /* MCH MMIO space */
 956
 957 /*
 958  * MCHBAR mirror.
 959  *
 960  * This mirrors the MCHBAR MMIO space whose location is determined by
 961  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
 962  * every way.  It is not accessible from the CP register read instructions.
 963  *
 964  */
 965 #define MCHBAR_MIRROR_BASE      0x10000
 966
 967 /** 915-945 and GM965 MCH register controlling DRAM channel access */
 968 #define DCC                     0x10200
 969 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
 970 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
 971 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
 972 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
 973 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
 974 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
 975
 976 /** Pineview MCH register contains DDR3 setting */
 977 #define CSHRDDR3CTL            0x101a8
 978 #define CSHRDDR3CTL_DDR3       (1 << 2)
 979
 980 /** 965 MCH register controlling DRAM channel configuration */
 981 #define C0DRB3                  0x10206
 982 #define C1DRB3                  0x10606
 983
 984 /* Clocking configuration register */
 985 #define CLKCFG                  0x10c00
 986 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
 987 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
 988 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
 989 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
 990 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
 991 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
 992 /* Note, below two are guess */
 993 #define CLKCFG_FSB_1600                                 (4 << 0)        /* hrawclk 400 */
 994 #define CLKCFG_FSB_1600_ALT                             (0 << 0)        /* hrawclk 400 */
 995 #define CLKCFG_FSB_MASK                                 (7 << 0)
 996 #define CLKCFG_MEM_533                                  (1 << 4)
 997 #define CLKCFG_MEM_667                                  (2 << 4)
 998 #define CLKCFG_MEM_800                                  (3 << 4)
 999 #define CLKCFG_MEM_MASK                                 (7 << 4)
1000
1001 #define TSC1                    0x11001
1002 #define   TSE                   (1<<0)
1003 #define TR1                     0x11006
1004 #define TSFS                    0x11020
1005 #define   TSFS_SLOPE_MASK       0x0000ff00
1006 #define   TSFS_SLOPE_SHIFT      8
1007 #define   TSFS_INTR_MASK        0x000000ff
1008
1009 #define CRSTANDVID              0x11100
1010 #define PXVFREQ_BASE            0x11110 /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
1011 #define   PXVFREQ_PX_MASK       0x7f000000
1012 #define   PXVFREQ_PX_SHIFT      24
1013 #define VIDFREQ_BASE            0x11110
1014 #define VIDFREQ1                0x11110 /* VIDFREQ1-4 (0x1111c) (Cantiga) */
1015 #define VIDFREQ2                0x11114
1016 #define VIDFREQ3                0x11118
1017 #define VIDFREQ4                0x1111c
1018 #define   VIDFREQ_P0_MASK       0x1f000000
1019 #define   VIDFREQ_P0_SHIFT      24
1020 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
1021 #define   VIDFREQ_P0_CSCLK_SHIFT 20
1022 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
1023 #define   VIDFREQ_P0_CRCLK_SHIFT 16
1024 #define   VIDFREQ_P1_MASK       0x00001f00
1025 #define   VIDFREQ_P1_SHIFT      8
1026 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
1027 #define   VIDFREQ_P1_CSCLK_SHIFT 4
1028 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
1029 #define INTTOEXT_BASE_ILK       0x11300
1030 #define INTTOEXT_BASE           0x11120 /* INTTOEXT1-8 (0x1113c) */
1031 #define   INTTOEXT_MAP3_SHIFT   24
1032 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
1033 #define   INTTOEXT_MAP2_SHIFT   16
1034 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
1035 #define   INTTOEXT_MAP1_SHIFT   8
1036 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
1037 #define   INTTOEXT_MAP0_SHIFT   0
1038 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
1039 #define MEMSWCTL                0x11170 /* Ironlake only */
1040 #define   MEMCTL_CMD_MASK       0xe000
1041 #define   MEMCTL_CMD_SHIFT      13
1042 #define   MEMCTL_CMD_RCLK_OFF   0
1043 #define   MEMCTL_CMD_RCLK_ON    1
1044 #define   MEMCTL_CMD_CHFREQ     2
1045 #define   MEMCTL_CMD_CHVID      3
1046 #define   MEMCTL_CMD_VMMOFF     4
1047 #define   MEMCTL_CMD_VMMON      5
1048 #define   MEMCTL_CMD_STS        (1<<12) /* write 1 triggers command, clears
1049                                            when command complete */
1050 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
1051 #define   MEMCTL_FREQ_SHIFT     8
1052 #define   MEMCTL_SFCAVM         (1<<7)
1053 #define   MEMCTL_TGT_VID_MASK   0x007f
1054 #define MEMIHYST                0x1117c
1055 #define MEMINTREN               0x11180 /* 16 bits */
1056 #define   MEMINT_RSEXIT_EN      (1<<8)
1057 #define   MEMINT_CX_SUPR_EN     (1<<7)
1058 #define   MEMINT_CONT_BUSY_EN   (1<<6)
1059 #define   MEMINT_AVG_BUSY_EN    (1<<5)
1060 #define   MEMINT_EVAL_CHG_EN    (1<<4)
1061 #define   MEMINT_MON_IDLE_EN    (1<<3)
1062 #define   MEMINT_UP_EVAL_EN     (1<<2)
1063 #define   MEMINT_DOWN_EVAL_EN   (1<<1)
1064 #define   MEMINT_SW_CMD_EN      (1<<0)
1065 #define MEMINTRSTR              0x11182 /* 16 bits */
1066 #define   MEM_RSEXIT_MASK       0xc000
1067 #define   MEM_RSEXIT_SHIFT      14
1068 #define   MEM_CONT_BUSY_MASK    0x3000
1069 #define   MEM_CONT_BUSY_SHIFT   12
1070 #define   MEM_AVG_BUSY_MASK     0x0c00
1071 #define   MEM_AVG_BUSY_SHIFT    10
1072 #define   MEM_EVAL_CHG_MASK     0x0300
1073 #define   MEM_EVAL_BUSY_SHIFT   8
1074 #define   MEM_MON_IDLE_MASK     0x00c0
1075 #define   MEM_MON_IDLE_SHIFT    6
1076 #define   MEM_UP_EVAL_MASK      0x0030
1077 #define   MEM_UP_EVAL_SHIFT     4
1078 #define   MEM_DOWN_EVAL_MASK    0x000c
1079 #define   MEM_DOWN_EVAL_SHIFT   2
1080 #define   MEM_SW_CMD_MASK       0x0003
1081 #define   MEM_INT_STEER_GFX     0
1082 #define   MEM_INT_STEER_CMR     1
1083 #define   MEM_INT_STEER_SMI     2
1084 #define   MEM_INT_STEER_SCI     3
1085 #define MEMINTRSTS              0x11184
1086 #define   MEMINT_RSEXIT         (1<<7)
1087 #define   MEMINT_CONT_BUSY      (1<<6)
1088 #define   MEMINT_AVG_BUSY       (1<<5)
1089 #define   MEMINT_EVAL_CHG       (1<<4)
1090 #define   MEMINT_MON_IDLE       (1<<3)
1091 #define   MEMINT_UP_EVAL        (1<<2)
1092 #define   MEMINT_DOWN_EVAL      (1<<1)
1093 #define   MEMINT_SW_CMD         (1<<0)
1094 #define MEMMODECTL              0x11190
1095 #define   MEMMODE_BOOST_EN      (1<<31)
1096 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
1097 #define   MEMMODE_BOOST_FREQ_SHIFT 24
1098 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
1099 #define   MEMMODE_IDLE_MODE_SHIFT 16
1100 #define   MEMMODE_IDLE_MODE_EVAL 0
1101 #define   MEMMODE_IDLE_MODE_CONT 1
1102 #define   MEMMODE_HWIDLE_EN     (1<<15)
1103 #define   MEMMODE_SWMODE_EN     (1<<14)
1104 #define   MEMMODE_RCLK_GATE     (1<<13)
1105 #define   MEMMODE_HW_UPDATE     (1<<12)
1106 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
1107 #define   MEMMODE_FSTART_SHIFT  8
1108 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
1109 #define   MEMMODE_FMAX_SHIFT    4
1110 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
1111 #define RCBMAXAVG               0x1119c
1112 #define MEMSWCTL2               0x1119e /* Cantiga only */
1113 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
1114 #define   SWMEMCMD_RENDER_ON    (1 << 13)
1115 #define   SWMEMCMD_SWFREQ       (2 << 13)
1116 #define   SWMEMCMD_TARVID       (3 << 13)
1117 #define   SWMEMCMD_VRM_OFF      (4 << 13)
1118 #define   SWMEMCMD_VRM_ON       (5 << 13)
1119 #define   CMDSTS                (1<<12)
1120 #define   SFCAVM                (1<<11)
1121 #define   SWFREQ_MASK           0x0380 /* P0-7 */
1122 #define   SWFREQ_SHIFT          7
1123 #define   TARVID_MASK           0x001f
1124 #define MEMSTAT_CTG             0x111a0
1125 #define RCBMINAVG               0x111a0
1126 #define RCUPEI                  0x111b0
1127 #define RCDNEI                  0x111b4
1128 #define MCHBAR_RENDER_STANDBY           0x111b8
1129 #define   RCX_SW_EXIT           (1<<23)
1130 #define   RSX_STATUS_MASK       0x00700000
1131 #define VIDCTL                  0x111c0
1132 #define VIDSTS                  0x111c8
1133 #define VIDSTART                0x111cc /* 8 bits */
1134 #define MEMSTAT_ILK                     0x111f8
1135 #define   MEMSTAT_VID_MASK      0x7f00
1136 #define   MEMSTAT_VID_SHIFT     8
1137 #define   MEMSTAT_PSTATE_MASK   0x00f8
1138 #define   MEMSTAT_PSTATE_SHIFT  3
1139 #define   MEMSTAT_MON_ACTV      (1<<2)
1140 #define   MEMSTAT_SRC_CTL_MASK  0x0003
1141 #define   MEMSTAT_SRC_CTL_CORE  0
1142 #define   MEMSTAT_SRC_CTL_TRB   1
1143 #define   MEMSTAT_SRC_CTL_THM   2
1144 #define   MEMSTAT_SRC_CTL_STDBY 3
1145 #define RCPREVBSYTUPAVG         0x113b8
1146 #define RCPREVBSYTDNAVG         0x113bc
1147 #define PMMISC                  0x11214
1148 #define   MCPPCE_EN             (1<<0) /* enable PM_MSG from PCH->MPC */
1149 #define SDEW                    0x1124c
1150 #define CSIEW0                  0x11250
1151 #define CSIEW1                  0x11254
1152 #define CSIEW2                  0x11258
1153 #define PEW                     0x1125c
1154 #define DEW                     0x11270
1155 #define MCHAFE                  0x112c0
1156 #define CSIEC                   0x112e0
1157 #define DMIEC                   0x112e4
1158 #define DDREC                   0x112e8
1159 #define PEG0EC                  0x112ec
1160 #define PEG1EC                  0x112f0
1161 #define GFXEC                   0x112f4
1162 #define RPPREVBSYTUPAVG         0x113b8
1163 #define RPPREVBSYTDNAVG         0x113bc
1164 #define ECR                     0x11600
1165 #define   ECR_GPFE              (1<<31)
1166 #define   ECR_IMONE             (1<<30)
1167 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
1168 #define OGW0                    0x11608
1169 #define OGW1                    0x1160c
1170 #define EG0                     0x11610
1171 #define EG1                     0x11614
1172 #define EG2                     0x11618
1173 #define EG3                     0x1161c
1174 #define EG4                     0x11620
1175 #define EG5                     0x11624
1176 #define EG6                     0x11628
1177 #define EG7                     0x1162c
1178 #define PXW                     0x11664
1179 #define PXWL                    0x11680
1180 #define LCFUSE02                0x116c0
1181 #define   LCFUSE_HIV_MASK       0x000000ff
1182 #define CSIPLL0                 0x12c10
1183 #define DDRMPLL1                0X12c20
1184 #define PEG_BAND_GAP_DATA       0x14d68
1185
1186 /*
1187  * Logical Context regs
1188  */
1189 #define CCID                    0x2180
1190 #define   CCID_EN               (1<<0)
1191 /*
1192  * Overlay regs
1193  */
1194
1195 #define OVADD                   0x30000
1196 #define DOVSTA                  0x30008
1197 #define OC_BUF                  (0x3<<20)
1198 #define OGAMC5                  0x30010
1199 #define OGAMC4                  0x30014
1200 #define OGAMC3                  0x30018
1201 #define OGAMC2                  0x3001c
1202 #define OGAMC1                  0x30020
1203 #define OGAMC0                  0x30024
1204
1205 /*
1206  * Display engine regs
1207  */
1208
1209 /* Pipe A timing regs */
1210 #define HTOTAL_A        0x60000
1211 #define HBLANK_A        0x60004
1212 #define HSYNC_A         0x60008
1213 #define VTOTAL_A        0x6000c
1214 #define VBLANK_A        0x60010
1215 #define VSYNC_A         0x60014
1216 #define PIPEASRC        0x6001c
1217 #define BCLRPAT_A       0x60020
1218
1219 /* Pipe B timing regs */
1220 #define HTOTAL_B        0x61000
1221 #define HBLANK_B        0x61004
1222 #define HSYNC_B         0x61008
1223 #define VTOTAL_B        0x6100c
1224 #define VBLANK_B        0x61010
1225 #define VSYNC_B         0x61014
1226 #define PIPEBSRC        0x6101c
1227 #define BCLRPAT_B       0x61020
1228
1229 #define HTOTAL(pipe) _PIPE(pipe, HTOTAL_A, HTOTAL_B)
1230 #define HBLANK(pipe) _PIPE(pipe, HBLANK_A, HBLANK_B)
1231 #define HSYNC(pipe) _PIPE(pipe, HSYNC_A, HSYNC_B)
1232 #define VTOTAL(pipe) _PIPE(pipe, VTOTAL_A, VTOTAL_B)
1233 #define VBLANK(pipe) _PIPE(pipe, VBLANK_A, VBLANK_B)
1234 #define VSYNC(pipe) _PIPE(pipe, VSYNC_A, VSYNC_B)
1235 #define PIPESRC(pipe) _PIPE(pipe, PIPEASRC, PIPEBSRC)
1236 #define BCLRPAT(pipe) _PIPE(pipe, BCLRPAT_A, BCLRPAT_B)
1237
1238 /* VGA port control */
1239 #define ADPA                    0x61100
1240 #define   ADPA_DAC_ENABLE       (1<<31)
1241 #define   ADPA_DAC_DISABLE      0
1242 #define   ADPA_PIPE_SELECT_MASK (1<<30)
1243 #define   ADPA_PIPE_A_SELECT    0
1244 #define   ADPA_PIPE_B_SELECT    (1<<30)
1245 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
1246 #define   ADPA_SETS_HVPOLARITY  0
1247 #define   ADPA_VSYNC_CNTL_DISABLE (1<<11)
1248 #define   ADPA_VSYNC_CNTL_ENABLE 0
1249 #define   ADPA_HSYNC_CNTL_DISABLE (1<<10)
1250 #define   ADPA_HSYNC_CNTL_ENABLE 0
1251 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
1252 #define   ADPA_VSYNC_ACTIVE_LOW 0
1253 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
1254 #define   ADPA_HSYNC_ACTIVE_LOW 0
1255 #define   ADPA_DPMS_MASK        (~(3<<10))
1256 #define   ADPA_DPMS_ON          (0<<10)
1257 #define   ADPA_DPMS_SUSPEND     (1<<10)
1258 #define   ADPA_DPMS_STANDBY     (2<<10)
1259 #define   ADPA_DPMS_OFF         (3<<10)
1260
1261 /* Hotplug control (945+ only) */
1262 #define PORT_HOTPLUG_EN         0x61110
1263 #define   HDMIB_HOTPLUG_INT_EN                  (1 << 29)
1264 #define   DPB_HOTPLUG_INT_EN                    (1 << 29)
1265 #define   HDMIC_HOTPLUG_INT_EN                  (1 << 28)
1266 #define   DPC_HOTPLUG_INT_EN                    (1 << 28)
1267 #define   HDMID_HOTPLUG_INT_EN                  (1 << 27)
1268 #define   DPD_HOTPLUG_INT_EN                    (1 << 27)
1269 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
1270 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
1271 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
1272 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
1273 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
1274 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
1275 /* must use period 64 on GM45 according to docs */
1276 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
1277 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
1278 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
1279 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
1280 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
1281 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
1282 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
1283 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
1284 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
1285 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
1286 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
1287 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
1288
1289 #define PORT_HOTPLUG_STAT       0x61114
1290 #define   HDMIB_HOTPLUG_INT_STATUS              (1 << 29)
1291 #define   DPB_HOTPLUG_INT_STATUS                (1 << 29)
1292 #define   HDMIC_HOTPLUG_INT_STATUS              (1 << 28)
1293 #define   DPC_HOTPLUG_INT_STATUS                (1 << 28)
1294 #define   HDMID_HOTPLUG_INT_STATUS              (1 << 27)
1295 #define   DPD_HOTPLUG_INT_STATUS                (1 << 27)
1296 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
1297 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
1298 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
1299 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
1300 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
1301 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
1302 #define   SDVOC_HOTPLUG_INT_STATUS              (1 << 7)
1303 #define   SDVOB_HOTPLUG_INT_STATUS              (1 << 6)
1304
1305 /* SDVO port control */
1306 #define SDVOB                   0x61140
1307 #define SDVOC                   0x61160
1308 #define   SDVO_ENABLE           (1 << 31)
1309 #define   SDVO_PIPE_B_SELECT    (1 << 30)
1310 #define   SDVO_STALL_SELECT     (1 << 29)
1311 #define   SDVO_INTERRUPT_ENABLE (1 << 26)
1312 /**
1313  * 915G/GM SDVO pixel multiplier.
1314  *
1315  * Programmed value is multiplier - 1, up to 5x.
1316  *
1317  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1318  */
1319 #define   SDVO_PORT_MULTIPLY_MASK       (7 << 23)
1320 #define   SDVO_PORT_MULTIPLY_SHIFT              23
1321 #define   SDVO_PHASE_SELECT_MASK        (15 << 19)
1322 #define   SDVO_PHASE_SELECT_DEFAULT     (6 << 19)
1323 #define   SDVO_CLOCK_OUTPUT_INVERT      (1 << 18)
1324 #define   SDVOC_GANG_MODE               (1 << 16)
1325 #define   SDVO_ENCODING_SDVO            (0x0 << 10)
1326 #define   SDVO_ENCODING_HDMI            (0x2 << 10)
1327 /** Requird for HDMI operation */
1328 #define   SDVO_NULL_PACKETS_DURING_VSYNC (1 << 9)
1329 #define   SDVO_BORDER_ENABLE            (1 << 7)
1330 #define   SDVO_AUDIO_ENABLE             (1 << 6)
1331 /** New with 965, default is to be set */
1332 #define   SDVO_VSYNC_ACTIVE_HIGH        (1 << 4)
1333 /** New with 965, default is to be set */
1334 #define   SDVO_HSYNC_ACTIVE_HIGH        (1 << 3)
1335 #define   SDVOB_PCIE_CONCURRENCY        (1 << 3)
1336 #define   SDVO_DETECTED                 (1 << 2)
1337 /* Bits to be preserved when writing */
1338 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | (1 << 26))
1339 #define   SDVOC_PRESERVE_MASK ((1 << 17) | (1 << 26))
1340
1341 /* DVO port control */
1342 #define DVOA                    0x61120
1343 #define DVOB                    0x61140
1344 #define DVOC                    0x61160
1345 #define   DVO_ENABLE                    (1 << 31)
1346 #define   DVO_PIPE_B_SELECT             (1 << 30)
1347 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
1348 #define   DVO_PIPE_STALL                (1 << 28)
1349 #define   DVO_PIPE_STALL_TV             (2 << 28)
1350 #define   DVO_PIPE_STALL_MASK           (3 << 28)
1351 #define   DVO_USE_VGA_SYNC              (1 << 15)
1352 #define   DVO_DATA_ORDER_I740           (0 << 14)
1353 #define   DVO_DATA_ORDER_FP             (1 << 14)
1354 #define   DVO_VSYNC_DISABLE             (1 << 11)
1355 #define   DVO_HSYNC_DISABLE             (1 << 10)
1356 #define   DVO_VSYNC_TRISTATE            (1 << 9)
1357 #define   DVO_HSYNC_TRISTATE            (1 << 8)
1358 #define   DVO_BORDER_ENABLE             (1 << 7)
1359 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
1360 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
1361 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
1362 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
1363 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
1364 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
1365 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
1366 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
1367 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
1368 #define   DVO_PRESERVE_MASK             (0x7<<24)
1369 #define DVOA_SRCDIM             0x61124
1370 #define DVOB_SRCDIM             0x61144
1371 #define DVOC_SRCDIM             0x61164
1372 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
1373 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
1374
1375 /* LVDS port control */
1376 #define LVDS                    0x61180
1377 /*
1378  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
1379  * the DPLL semantics change when the LVDS is assigned to that pipe.
1380  */
1381 #define   LVDS_PORT_EN                  (1 << 31)
1382 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
1383 #define   LVDS_PIPEB_SELECT             (1 << 30)
1384 /* LVDS dithering flag on 965/g4x platform */
1385 #define   LVDS_ENABLE_DITHER            (1 << 25)
1386 /* Enable border for unscaled (or aspect-scaled) display */
1387 #define   LVDS_BORDER_ENABLE            (1 << 15)
1388 /*
1389  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
1390  * pixel.
1391  */
1392 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
1393 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
1394 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
1395 /*
1396  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
1397  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
1398  * on.
1399  */
1400 #define   LVDS_A3_POWER_MASK            (3 << 6)
1401 #define   LVDS_A3_POWER_DOWN            (0 << 6)
1402 #define   LVDS_A3_POWER_UP              (3 << 6)
1403 /*
1404  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
1405  * is set.
1406  */
1407 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
1408 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
1409 #define   LVDS_CLKB_POWER_UP            (3 << 4)
1410 /*
1411  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
1412  * setting for whether we are in dual-channel mode.  The B3 pair will
1413  * additionally only be powered up when LVDS_A3_POWER_UP is set.
1414  */
1415 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
1416 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
1417 #define   LVDS_B0B3_POWER_UP            (3 << 2)
1418
1419 /* Panel power sequencing */
1420 #define PP_STATUS       0x61200
1421 #define   PP_ON         (1 << 31)
1422 /*
1423  * Indicates that all dependencies of the panel are on:
1424  *
1425  * - PLL enabled
1426  * - pipe enabled
1427  * - LVDS/DVOB/DVOC on
1428  */
1429 #define   PP_READY              (1 << 30)
1430 #define   PP_SEQUENCE_NONE      (0 << 28)
1431 #define   PP_SEQUENCE_ON        (1 << 28)
1432 #define   PP_SEQUENCE_OFF       (2 << 28)
1433 #define   PP_SEQUENCE_MASK      0x30000000
1434 #define PP_CONTROL      0x61204
1435 #define   POWER_TARGET_ON       (1 << 0)
1436 #define PP_ON_DELAYS    0x61208
1437 #define PP_OFF_DELAYS   0x6120c
1438 #define PP_DIVISOR      0x61210
1439
1440 /* Panel fitting */
1441 #define PFIT_CONTROL    0x61230
1442 #define   PFIT_ENABLE           (1 << 31)
1443 #define   PFIT_PIPE_MASK        (3 << 29)
1444 #define   PFIT_PIPE_SHIFT       29
1445 #define   VERT_INTERP_DISABLE   (0 << 10)
1446 #define   VERT_INTERP_BILINEAR  (1 << 10)
1447 #define   VERT_INTERP_MASK      (3 << 10)
1448 #define   VERT_AUTO_SCALE       (1 << 9)
1449 #define   HORIZ_INTERP_DISABLE  (0 << 6)
1450 #define   HORIZ_INTERP_BILINEAR (1 << 6)
1451 #define   HORIZ_INTERP_MASK     (3 << 6)
1452 #define   HORIZ_AUTO_SCALE      (1 << 5)
1453 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
1454 #define   PFIT_FILTER_FUZZY     (0 << 24)
1455 #define   PFIT_SCALING_AUTO     (0 << 26)
1456 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
1457 #define   PFIT_SCALING_PILLAR   (2 << 26)
1458 #define   PFIT_SCALING_LETTER   (3 << 26)
1459 #define PFIT_PGM_RATIOS 0x61234
1460 #define   PFIT_VERT_SCALE_MASK                  0xfff00000
1461 #define   PFIT_HORIZ_SCALE_MASK                 0x0000fff0
1462 /* Pre-965 */
1463 #define         PFIT_VERT_SCALE_SHIFT           20
1464 #define         PFIT_VERT_SCALE_MASK            0xfff00000
1465 #define         PFIT_HORIZ_SCALE_SHIFT          4
1466 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
1467 /* 965+ */
1468 #define         PFIT_VERT_SCALE_SHIFT_965       16
1469 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
1470 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
1471 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
1472
1473 #define PFIT_AUTO_RATIOS 0x61238
1474
1475 /* Backlight control */
1476 #define BLC_PWM_CTL             0x61254
1477 #define   BACKLIGHT_MODULATION_FREQ_SHIFT               (17)
1478 #define BLC_PWM_CTL2            0x61250 /* 965+ only */
1479 #define   BLM_COMBINATION_MODE (1 << 30)
1480 /*
1481  * This is the most significant 15 bits of the number of backlight cycles in a
1482  * complete cycle of the modulated backlight control.
1483  *
1484  * The actual value is this field multiplied by two.
1485  */
1486 #define   BACKLIGHT_MODULATION_FREQ_MASK                (0x7fff << 17)
1487 #define   BLM_LEGACY_MODE                               (1 << 16)
1488 /*
1489  * This is the number of cycles out of the backlight modulation cycle for which
1490  * the backlight is on.
1491  *
1492  * This field must be no greater than the number of cycles in the complete
1493  * backlight modulation cycle.
1494  */
1495 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
1496 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
1497
1498 #define BLC_HIST_CTL            0x61260
1499
1500 /* TV port control */
1501 #define TV_CTL                  0x68000
1502 /** Enables the TV encoder */
1503 # define TV_ENC_ENABLE                  (1 << 31)
1504 /** Sources the TV encoder input from pipe B instead of A. */
1505 # define TV_ENC_PIPEB_SELECT            (1 << 30)
1506 /** Outputs composite video (DAC A only) */
1507 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
1508 /** Outputs SVideo video (DAC B/C) */
1509 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
1510 /** Outputs Component video (DAC A/B/C) */
1511 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
1512 /** Outputs Composite and SVideo (DAC A/B/C) */
1513 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
1514 # define TV_TRILEVEL_SYNC               (1 << 21)
1515 /** Enables slow sync generation (945GM only) */
1516 # define TV_SLOW_SYNC                   (1 << 20)
1517 /** Selects 4x oversampling for 480i and 576p */
1518 # define TV_OVERSAMPLE_4X               (0 << 18)
1519 /** Selects 2x oversampling for 720p and 1080i */
1520 # define TV_OVERSAMPLE_2X               (1 << 18)
1521 /** Selects no oversampling for 1080p */
1522 # define TV_OVERSAMPLE_NONE             (2 << 18)
1523 /** Selects 8x oversampling */
1524 # define TV_OVERSAMPLE_8X               (3 << 18)
1525 /** Selects progressive mode rather than interlaced */
1526 # define TV_PROGRESSIVE                 (1 << 17)
1527 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
1528 # define TV_PAL_BURST                   (1 << 16)
1529 /** Field for setting delay of Y compared to C */
1530 # define TV_YC_SKEW_MASK                (7 << 12)
1531 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
1532 # define TV_ENC_SDP_FIX                 (1 << 11)
1533 /**
1534  * Enables a fix for the 915GM only.
1535  *
1536  * Not sure what it does.
1537  */
1538 # define TV_ENC_C0_FIX                  (1 << 10)
1539 /** Bits that must be preserved by software */
1540 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
1541 # define TV_FUSE_STATE_MASK             (3 << 4)
1542 /** Read-only state that reports all features enabled */
1543 # define TV_FUSE_STATE_ENABLED          (0 << 4)
1544 /** Read-only state that reports that Macrovision is disabled in hardware*/
1545 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
1546 /** Read-only state that reports that TV-out is disabled in hardware. */
1547 # define TV_FUSE_STATE_DISABLED         (2 << 4)
1548 /** Normal operation */
1549 # define TV_TEST_MODE_NORMAL            (0 << 0)
1550 /** Encoder test pattern 1 - combo pattern */
1551 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
1552 /** Encoder test pattern 2 - full screen vertical 75% color bars */
1553 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
1554 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
1555 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
1556 /** Encoder test pattern 4 - random noise */
1557 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
1558 /** Encoder test pattern 5 - linear color ramps */
1559 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
1560 /**
1561  * This test mode forces the DACs to 50% of full output.
1562  *
1563  * This is used for load detection in combination with TVDAC_SENSE_MASK
1564  */
1565 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
1566 # define TV_TEST_MODE_MASK              (7 << 0)
1567
1568 #define TV_DAC                  0x68004
1569 # define TV_DAC_SAVE            0x00ffff00
1570 /**
1571  * Reports that DAC state change logic has reported change (RO).
1572  *
1573  * This gets cleared when TV_DAC_STATE_EN is cleared
1574 */
1575 # define TVDAC_STATE_CHG                (1 << 31)
1576 # define TVDAC_SENSE_MASK               (7 << 28)
1577 /** Reports that DAC A voltage is above the detect threshold */
1578 # define TVDAC_A_SENSE                  (1 << 30)
1579 /** Reports that DAC B voltage is above the detect threshold */
1580 # define TVDAC_B_SENSE                  (1 << 29)
1581 /** Reports that DAC C voltage is above the detect threshold */
1582 # define TVDAC_C_SENSE                  (1 << 28)
1583 /**
1584  * Enables DAC state detection logic, for load-based TV detection.
1585  *
1586  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
1587  * to off, for load detection to work.
1588  */
1589 # define TVDAC_STATE_CHG_EN             (1 << 27)
1590 /** Sets the DAC A sense value to high */
1591 # define TVDAC_A_SENSE_CTL              (1 << 26)
1592 /** Sets the DAC B sense value to high */
1593 # define TVDAC_B_SENSE_CTL              (1 << 25)
1594 /** Sets the DAC C sense value to high */
1595 # define TVDAC_C_SENSE_CTL              (1 << 24)
1596 /** Overrides the ENC_ENABLE and DAC voltage levels */
1597 # define DAC_CTL_OVERRIDE               (1 << 7)
1598 /** Sets the slew rate.  Must be preserved in software */
1599 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
1600 # define DAC_A_1_3_V                    (0 << 4)
1601 # define DAC_A_1_1_V                    (1 << 4)
1602 # define DAC_A_0_7_V                    (2 << 4)
1603 # define DAC_A_MASK                     (3 << 4)
1604 # define DAC_B_1_3_V                    (0 << 2)
1605 # define DAC_B_1_1_V                    (1 << 2)
1606 # define DAC_B_0_7_V                    (2 << 2)
1607 # define DAC_B_MASK                     (3 << 2)
1608 # define DAC_C_1_3_V                    (0 << 0)
1609 # define DAC_C_1_1_V                    (1 << 0)
1610 # define DAC_C_0_7_V                    (2 << 0)
1611 # define DAC_C_MASK                     (3 << 0)
1612
1613 /**
1614  * CSC coefficients are stored in a floating point format with 9 bits of
1615  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
1616  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
1617  * -1 (0x3) being the only legal negative value.
1618  */
1619 #define TV_CSC_Y                0x68010
1620 # define TV_RY_MASK                     0x07ff0000
1621 # define TV_RY_SHIFT                    16
1622 # define TV_GY_MASK                     0x00000fff
1623 # define TV_GY_SHIFT                    0
1624
1625 #define TV_CSC_Y2               0x68014
1626 # define TV_BY_MASK                     0x07ff0000
1627 # define TV_BY_SHIFT                    16
1628 /**
1629  * Y attenuation for component video.
1630  *
1631  * Stored in 1.9 fixed point.
1632  */
1633 # define TV_AY_MASK                     0x000003ff
1634 # define TV_AY_SHIFT                    0
1635
1636 #define TV_CSC_U                0x68018
1637 # define TV_RU_MASK                     0x07ff0000
1638 # define TV_RU_SHIFT                    16
1639 # define TV_GU_MASK                     0x000007ff
1640 # define TV_GU_SHIFT                    0
1641
1642 #define TV_CSC_U2               0x6801c
1643 # define TV_BU_MASK                     0x07ff0000
1644 # define TV_BU_SHIFT                    16
1645 /**
1646  * U attenuation for component video.
1647  *
1648  * Stored in 1.9 fixed point.
1649  */
1650 # define TV_AU_MASK                     0x000003ff
1651 # define TV_AU_SHIFT                    0
1652
1653 #define TV_CSC_V                0x68020
1654 # define TV_RV_MASK                     0x0fff0000
1655 # define TV_RV_SHIFT                    16
1656 # define TV_GV_MASK                     0x000007ff
1657 # define TV_GV_SHIFT                    0
1658
1659 #define TV_CSC_V2               0x68024
1660 # define TV_BV_MASK                     0x07ff0000
1661 # define TV_BV_SHIFT                    16
1662 /**
1663  * V attenuation for component video.
1664  *
1665  * Stored in 1.9 fixed point.
1666  */
1667 # define TV_AV_MASK                     0x000007ff
1668 # define TV_AV_SHIFT                    0
1669
1670 #define TV_CLR_KNOBS            0x68028
1671 /** 2s-complement brightness adjustment */
1672 # define TV_BRIGHTNESS_MASK             0xff000000
1673 # define TV_BRIGHTNESS_SHIFT            24
1674 /** Contrast adjustment, as a 2.6 unsigned floating point number */
1675 # define TV_CONTRAST_MASK               0x00ff0000
1676 # define TV_CONTRAST_SHIFT              16
1677 /** Saturation adjustment, as a 2.6 unsigned floating point number */
1678 # define TV_SATURATION_MASK             0x0000ff00
1679 # define TV_SATURATION_SHIFT            8
1680 /** Hue adjustment, as an integer phase angle in degrees */
1681 # define TV_HUE_MASK                    0x000000ff
1682 # define TV_HUE_SHIFT                   0
1683
1684 #define TV_CLR_LEVEL            0x6802c
1685 /** Controls the DAC level for black */
1686 # define TV_BLACK_LEVEL_MASK            0x01ff0000
1687 # define TV_BLACK_LEVEL_SHIFT           16
1688 /** Controls the DAC level for blanking */
1689 # define TV_BLANK_LEVEL_MASK            0x000001ff
1690 # define TV_BLANK_LEVEL_SHIFT           0
1691
1692 #define TV_H_CTL_1              0x68030
1693 /** Number of pixels in the hsync. */
1694 # define TV_HSYNC_END_MASK              0x1fff0000
1695 # define TV_HSYNC_END_SHIFT             16
1696 /** Total number of pixels minus one in the line (display and blanking). */
1697 # define TV_HTOTAL_MASK                 0x00001fff
1698 # define TV_HTOTAL_SHIFT                0
1699
1700 #define TV_H_CTL_2              0x68034
1701 /** Enables the colorburst (needed for non-component color) */
1702 # define TV_BURST_ENA                   (1 << 31)
1703 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
1704 # define TV_HBURST_START_SHIFT          16
1705 # define TV_HBURST_START_MASK           0x1fff0000
1706 /** Length of the colorburst */
1707 # define TV_HBURST_LEN_SHIFT            0
1708 # define TV_HBURST_LEN_MASK             0x0001fff
1709
1710 #define TV_H_CTL_3              0x68038
1711 /** End of hblank, measured in pixels minus one from start of hsync */
1712 # define TV_HBLANK_END_SHIFT            16
1713 # define TV_HBLANK_END_MASK             0x1fff0000
1714 /** Start of hblank, measured in pixels minus one from start of hsync */
1715 # define TV_HBLANK_START_SHIFT          0
1716 # define TV_HBLANK_START_MASK           0x0001fff
1717
1718 #define TV_V_CTL_1              0x6803c
1719 /** XXX */
1720 # define TV_NBR_END_SHIFT               16
1721 # define TV_NBR_END_MASK                0x07ff0000
1722 /** XXX */
1723 # define TV_VI_END_F1_SHIFT             8
1724 # define TV_VI_END_F1_MASK              0x00003f00
1725 /** XXX */
1726 # define TV_VI_END_F2_SHIFT             0
1727 # define TV_VI_END_F2_MASK              0x0000003f
1728
1729 #define TV_V_CTL_2              0x68040
1730 /** Length of vsync, in half lines */
1731 # define TV_VSYNC_LEN_MASK              0x07ff0000
1732 # define TV_VSYNC_LEN_SHIFT             16
1733 /** Offset of the start of vsync in field 1, measured in one less than the
1734  * number of half lines.
1735  */
1736 # define TV_VSYNC_START_F1_MASK         0x00007f00
1737 # define TV_VSYNC_START_F1_SHIFT        8
1738 /**
1739  * Offset of the start of vsync in field 2, measured in one less than the
1740  * number of half lines.
1741  */
1742 # define TV_VSYNC_START_F2_MASK         0x0000007f
1743 # define TV_VSYNC_START_F2_SHIFT        0
1744
1745 #define TV_V_CTL_3              0x68044
1746 /** Enables generation of the equalization signal */
1747 # define TV_EQUAL_ENA                   (1 << 31)
1748 /** Length of vsync, in half lines */
1749 # define TV_VEQ_LEN_MASK                0x007f0000
1750 # define TV_VEQ_LEN_SHIFT               16
1751 /** Offset of the start of equalization in field 1, measured in one less than
1752  * the number of half lines.
1753  */
1754 # define TV_VEQ_START_F1_MASK           0x0007f00
1755 # define TV_VEQ_START_F1_SHIFT          8
1756 /**
1757  * Offset of the start of equalization in field 2, measured in one less than
1758  * the number of half lines.
1759  */
1760 # define TV_VEQ_START_F2_MASK           0x000007f
1761 # define TV_VEQ_START_F2_SHIFT          0
1762
1763 #define TV_V_CTL_4              0x68048
1764 /**
1765  * Offset to start of vertical colorburst, measured in one less than the
1766  * number of lines from vertical start.
1767  */
1768 # define TV_VBURST_START_F1_MASK        0x003f0000
1769 # define TV_VBURST_START_F1_SHIFT       16
1770 /**
1771  * Offset to the end of vertical colorburst, measured in one less than the
1772  * number of lines from the start of NBR.
1773  */
1774 # define TV_VBURST_END_F1_MASK          0x000000ff
1775 # define TV_VBURST_END_F1_SHIFT         0
1776
1777 #define TV_V_CTL_5              0x6804c
1778 /**
1779  * Offset to start of vertical colorburst, measured in one less than the
1780  * number of lines from vertical start.
1781  */
1782 # define TV_VBURST_START_F2_MASK        0x003f0000
1783 # define TV_VBURST_START_F2_SHIFT       16
1784 /**
1785  * Offset to the end of vertical colorburst, measured in one less than the
1786  * number of lines from the start of NBR.
1787  */
1788 # define TV_VBURST_END_F2_MASK          0x000000ff
1789 # define TV_VBURST_END_F2_SHIFT         0
1790
1791 #define TV_V_CTL_6              0x68050
1792 /**
1793  * Offset to start of vertical colorburst, measured in one less than the
1794  * number of lines from vertical start.
1795  */
1796 # define TV_VBURST_START_F3_MASK        0x003f0000
1797 # define TV_VBURST_START_F3_SHIFT       16
1798 /**
1799  * Offset to the end of vertical colorburst, measured in one less than the
1800  * number of lines from the start of NBR.
1801  */
1802 # define TV_VBURST_END_F3_MASK          0x000000ff
1803 # define TV_VBURST_END_F3_SHIFT         0
1804
1805 #define TV_V_CTL_7              0x68054
1806 /**
1807  * Offset to start of vertical colorburst, measured in one less than the
1808  * number of lines from vertical start.
1809  */
1810 # define TV_VBURST_START_F4_MASK        0x003f0000
1811 # define TV_VBURST_START_F4_SHIFT       16
1812 /**
1813  * Offset to the end of vertical colorburst, measured in one less than the
1814  * number of lines from the start of NBR.
1815  */
1816 # define TV_VBURST_END_F4_MASK          0x000000ff
1817 # define TV_VBURST_END_F4_SHIFT         0
1818
1819 #define TV_SC_CTL_1             0x68060
1820 /** Turns on the first subcarrier phase generation DDA */
1821 # define TV_SC_DDA1_EN                  (1 << 31)
1822 /** Turns on the first subcarrier phase generation DDA */
1823 # define TV_SC_DDA2_EN                  (1 << 30)
1824 /** Turns on the first subcarrier phase generation DDA */
1825 # define TV_SC_DDA3_EN                  (1 << 29)
1826 /** Sets the subcarrier DDA to reset frequency every other field */
1827 # define TV_SC_RESET_EVERY_2            (0 << 24)
1828 /** Sets the subcarrier DDA to reset frequency every fourth field */
1829 # define TV_SC_RESET_EVERY_4            (1 << 24)
1830 /** Sets the subcarrier DDA to reset frequency every eighth field */
1831 # define TV_SC_RESET_EVERY_8            (2 << 24)
1832 /** Sets the subcarrier DDA to never reset the frequency */
1833 # define TV_SC_RESET_NEVER              (3 << 24)
1834 /** Sets the peak amplitude of the colorburst.*/
1835 # define TV_BURST_LEVEL_MASK            0x00ff0000
1836 # define TV_BURST_LEVEL_SHIFT           16
1837 /** Sets the increment of the first subcarrier phase generation DDA */
1838 # define TV_SCDDA1_INC_MASK             0x00000fff
1839 # define TV_SCDDA1_INC_SHIFT            0
1840
1841 #define TV_SC_CTL_2             0x68064
1842 /** Sets the rollover for the second subcarrier phase generation DDA */
1843 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
1844 # define TV_SCDDA2_SIZE_SHIFT           16
1845 /** Sets the increent of the second subcarrier phase generation DDA */
1846 # define TV_SCDDA2_INC_MASK             0x00007fff
1847 # define TV_SCDDA2_INC_SHIFT            0
1848
1849 #define TV_SC_CTL_3             0x68068
1850 /** Sets the rollover for the third subcarrier phase generation DDA */
1851 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
1852 # define TV_SCDDA3_SIZE_SHIFT           16
1853 /** Sets the increent of the third subcarrier phase generation DDA */
1854 # define TV_SCDDA3_INC_MASK             0x00007fff
1855 # define TV_SCDDA3_INC_SHIFT            0
1856
1857 #define TV_WIN_POS              0x68070
1858 /** X coordinate of the display from the start of horizontal active */
1859 # define TV_XPOS_MASK                   0x1fff0000
1860 # define TV_XPOS_SHIFT                  16
1861 /** Y coordinate of the display from the start of vertical active (NBR) */
1862 # define TV_YPOS_MASK                   0x00000fff
1863 # define TV_YPOS_SHIFT                  0
1864
1865 #define TV_WIN_SIZE             0x68074
1866 /** Horizontal size of the display window, measured in pixels*/
1867 # define TV_XSIZE_MASK                  0x1fff0000
1868 # define TV_XSIZE_SHIFT                 16
1869 /**
1870  * Vertical size of the display window, measured in pixels.
1871  *
1872  * Must be even for interlaced modes.
1873  */
1874 # define TV_YSIZE_MASK                  0x00000fff
1875 # define TV_YSIZE_SHIFT                 0
1876
1877 #define TV_FILTER_CTL_1         0x68080
1878 /**
1879  * Enables automatic scaling calculation.
1880  *
1881  * If set, the rest of the registers are ignored, and the calculated values can
1882  * be read back from the register.
1883  */
1884 # define TV_AUTO_SCALE                  (1 << 31)
1885 /**
1886  * Disables the vertical filter.
1887  *
1888  * This is required on modes more than 1024 pixels wide */
1889 # define TV_V_FILTER_BYPASS             (1 << 29)
1890 /** Enables adaptive vertical filtering */
1891 # define TV_VADAPT                      (1 << 28)
1892 # define TV_VADAPT_MODE_MASK            (3 << 26)
1893 /** Selects the least adaptive vertical filtering mode */
1894 # define TV_VADAPT_MODE_LEAST           (0 << 26)
1895 /** Selects the moderately adaptive vertical filtering mode */
1896 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
1897 /** Selects the most adaptive vertical filtering mode */
1898 # define TV_VADAPT_MODE_MOST            (3 << 26)
1899 /**
1900  * Sets the horizontal scaling factor.
1901  *
1902  * This should be the fractional part of the horizontal scaling factor divided
1903  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
1904  *
1905  * (src width - 1) / ((oversample * dest width) - 1)
1906  */
1907 # define TV_HSCALE_FRAC_MASK            0x00003fff
1908 # define TV_HSCALE_FRAC_SHIFT           0
1909
1910 #define TV_FILTER_CTL_2         0x68084
1911 /**
1912  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1913  *
1914  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
1915  */
1916 # define TV_VSCALE_INT_MASK             0x00038000
1917 # define TV_VSCALE_INT_SHIFT            15
1918 /**
1919  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1920  *
1921  * \sa TV_VSCALE_INT_MASK
1922  */
1923 # define TV_VSCALE_FRAC_MASK            0x00007fff
1924 # define TV_VSCALE_FRAC_SHIFT           0
1925
1926 #define TV_FILTER_CTL_3         0x68088
1927 /**
1928  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1929  *
1930  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
1931  *
1932  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1933  */
1934 # define TV_VSCALE_IP_INT_MASK          0x00038000
1935 # define TV_VSCALE_IP_INT_SHIFT         15
1936 /**
1937  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1938  *
1939  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1940  *
1941  * \sa TV_VSCALE_IP_INT_MASK
1942  */
1943 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
1944 # define TV_VSCALE_IP_FRAC_SHIFT                0
1945
1946 #define TV_CC_CONTROL           0x68090
1947 # define TV_CC_ENABLE                   (1 << 31)
1948 /**
1949  * Specifies which field to send the CC data in.
1950  *
1951  * CC data is usually sent in field 0.
1952  */
1953 # define TV_CC_FID_MASK                 (1 << 27)
1954 # define TV_CC_FID_SHIFT                27
1955 /** Sets the horizontal position of the CC data.  Usually 135. */
1956 # define TV_CC_HOFF_MASK                0x03ff0000
1957 # define TV_CC_HOFF_SHIFT               16
1958 /** Sets the vertical position of the CC data.  Usually 21 */
1959 # define TV_CC_LINE_MASK                0x0000003f
1960 # define TV_CC_LINE_SHIFT               0
1961
1962 #define TV_CC_DATA              0x68094
1963 # define TV_CC_RDY                      (1 << 31)
1964 /** Second word of CC data to be transmitted. */
1965 # define TV_CC_DATA_2_MASK              0x007f0000
1966 # define TV_CC_DATA_2_SHIFT             16
1967 /** First word of CC data to be transmitted. */
1968 # define TV_CC_DATA_1_MASK              0x0000007f
1969 # define TV_CC_DATA_1_SHIFT             0
1970
1971 #define TV_H_LUMA_0             0x68100
1972 #define TV_H_LUMA_59            0x681ec
1973 #define TV_H_CHROMA_0           0x68200
1974 #define TV_H_CHROMA_59          0x682ec
1975 #define TV_V_LUMA_0             0x68300
1976 #define TV_V_LUMA_42            0x683a8
1977 #define TV_V_CHROMA_0           0x68400
1978 #define TV_V_CHROMA_42          0x684a8
1979
1980 /* Display Port */
1981 #define DP_A                            0x64000 /* eDP */
1982 #define DP_B                            0x64100
1983 #define DP_C                            0x64200
1984 #define DP_D                            0x64300
1985
1986 #define   DP_PORT_EN                    (1 << 31)
1987 #define   DP_PIPEB_SELECT               (1 << 30)
1988
1989 /* Link training mode - select a suitable mode for each stage */
1990 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
1991 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
1992 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
1993 #define   DP_LINK_TRAIN_OFF             (3 << 28)
1994 #define   DP_LINK_TRAIN_MASK            (3 << 28)
1995 #define   DP_LINK_TRAIN_SHIFT           28
1996
1997 /* CPT Link training mode */
1998 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
1999 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
2000 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
2001 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
2002 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
2003 #define   DP_LINK_TRAIN_SHIFT_CPT       8
2004
2005 /* Signal voltages. These are mostly controlled by the other end */
2006 #define   DP_VOLTAGE_0_4                (0 << 25)
2007 #define   DP_VOLTAGE_0_6                (1 << 25)
2008 #define   DP_VOLTAGE_0_8                (2 << 25)
2009 #define   DP_VOLTAGE_1_2                (3 << 25)
2010 #define   DP_VOLTAGE_MASK               (7 << 25)
2011 #define   DP_VOLTAGE_SHIFT              25
2012
2013 /* Signal pre-emphasis levels, like voltages, the other end tells us what
2014  * they want
2015  */
2016 #define   DP_PRE_EMPHASIS_0             (0 << 22)
2017 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
2018 #define   DP_PRE_EMPHASIS_6             (2 << 22)
2019 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
2020 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
2021 #define   DP_PRE_EMPHASIS_SHIFT         22
2022
2023 /* How many wires to use. I guess 3 was too hard */
2024 #define   DP_PORT_WIDTH_1               (0 << 19)
2025 #define   DP_PORT_WIDTH_2               (1 << 19)
2026 #define   DP_PORT_WIDTH_4               (3 << 19)
2027 #define   DP_PORT_WIDTH_MASK            (7 << 19)
2028
2029 /* Mystic DPCD version 1.1 special mode */
2030 #define   DP_ENHANCED_FRAMING           (1 << 18)
2031
2032 /* eDP */
2033 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
2034 #define   DP_PLL_FREQ_160MHZ            (1 << 16)
2035 #define   DP_PLL_FREQ_MASK              (3 << 16)
2036
2037 /** locked once port is enabled */
2038 #define   DP_PORT_REVERSAL              (1 << 15)
2039
2040 /* eDP */
2041 #define   DP_PLL_ENABLE                 (1 << 14)
2042
2043 /** sends the clock on lane 15 of the PEG for debug */
2044 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
2045
2046 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
2047 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
2048
2049 /** limit RGB values to avoid confusing TVs */
2050 #define   DP_COLOR_RANGE_16_235         (1 << 8)
2051
2052 /** Turn on the audio link */
2053 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
2054
2055 /** vs and hs sync polarity */
2056 #define   DP_SYNC_VS_HIGH               (1 << 4)
2057 #define   DP_SYNC_HS_HIGH               (1 << 3)
2058
2059 /** A fantasy */
2060 #define   DP_DETECTED                   (1 << 2)
2061
2062 /** The aux channel provides a way to talk to the
2063  * signal sink for DDC etc. Max packet size supported
2064  * is 20 bytes in each direction, hence the 5 fixed
2065  * data registers
2066  */
2067 #define DPA_AUX_CH_CTL                  0x64010
2068 #define DPA_AUX_CH_DATA1                0x64014
2069 #define DPA_AUX_CH_DATA2                0x64018
2070 #define DPA_AUX_CH_DATA3                0x6401c
2071 #define DPA_AUX_CH_DATA4                0x64020
2072 #define DPA_AUX_CH_DATA5                0x64024
2073
2074 #define DPB_AUX_CH_CTL                  0x64110
2075 #define DPB_AUX_CH_DATA1                0x64114
2076 #define DPB_AUX_CH_DATA2                0x64118
2077 #define DPB_AUX_CH_DATA3                0x6411c
2078 #define DPB_AUX_CH_DATA4                0x64120
2079 #define DPB_AUX_CH_DATA5                0x64124
2080
2081 #define DPC_AUX_CH_CTL                  0x64210
2082 #define DPC_AUX_CH_DATA1                0x64214
2083 #define DPC_AUX_CH_DATA2                0x64218
2084 #define DPC_AUX_CH_DATA3                0x6421c
2085 #define DPC_AUX_CH_DATA4                0x64220
2086 #define DPC_AUX_CH_DATA5                0x64224
2087
2088 #define DPD_AUX_CH_CTL                  0x64310
2089 #define DPD_AUX_CH_DATA1                0x64314
2090 #define DPD_AUX_CH_DATA2                0x64318
2091 #define DPD_AUX_CH_DATA3                0x6431c
2092 #define DPD_AUX_CH_DATA4                0x64320
2093 #define DPD_AUX_CH_DATA5                0x64324
2094
2095 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
2096 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
2097 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
2098 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
2099 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
2100 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
2101 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
2102 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
2103 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
2104 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
2105 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
2106 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
2107 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
2108 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
2109 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
2110 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
2111 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
2112 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
2113 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
2114 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
2115 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
2116
2117 /*
2118  * Computing GMCH M and N values for the Display Port link
2119  *
2120  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
2121  *
2122  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
2123  *
2124  * The GMCH value is used internally
2125  *
2126  * bytes_per_pixel is the number of bytes coming out of the plane,
2127  * which is after the LUTs, so we want the bytes for our color format.
2128  * For our current usage, this is always 3, one byte for R, G and B.
2129  */
2130 #define PIPEA_GMCH_DATA_M                       0x70050
2131 #define PIPEB_GMCH_DATA_M                       0x71050
2132
2133 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
2134 #define   PIPE_GMCH_DATA_M_TU_SIZE_MASK         (0x3f << 25)
2135 #define   PIPE_GMCH_DATA_M_TU_SIZE_SHIFT        25
2136
2137 #define   PIPE_GMCH_DATA_M_MASK                 (0xffffff)
2138
2139 #define PIPEA_GMCH_DATA_N                       0x70054
2140 #define PIPEB_GMCH_DATA_N                       0x71054
2141 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
2142
2143 /*
2144  * Computing Link M and N values for the Display Port link
2145  *
2146  * Link M / N = pixel_clock / ls_clk
2147  *
2148  * (the DP spec calls pixel_clock the 'strm_clk')
2149  *
2150  * The Link value is transmitted in the Main Stream
2151  * Attributes and VB-ID.
2152  */
2153
2154 #define PIPEA_DP_LINK_M                         0x70060
2155 #define PIPEB_DP_LINK_M                         0x71060
2156 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
2157
2158 #define PIPEA_DP_LINK_N                         0x70064
2159 #define PIPEB_DP_LINK_N                         0x71064
2160 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
2161
2162 /* Display & cursor control */
2163
2164 /* Pipe A */
2165 #define PIPEADSL                0x70000
2166 #define   DSL_LINEMASK          0x00000fff
2167 #define PIPEACONF               0x70008
2168 #define   PIPECONF_ENABLE       (1<<31)
2169 #define   PIPECONF_DISABLE      0
2170 #define   PIPECONF_DOUBLE_WIDE  (1<<30)
2171 #define   I965_PIPECONF_ACTIVE  (1<<30)
2172 #define   PIPECONF_SINGLE_WIDE  0
2173 #define   PIPECONF_PIPE_UNLOCKED 0
2174 #define   PIPECONF_PIPE_LOCKED  (1<<25)
2175 #define   PIPECONF_PALETTE      0
2176 #define   PIPECONF_GAMMA                (1<<24)
2177 #define   PIPECONF_FORCE_BORDER (1<<25)
2178 #define   PIPECONF_PROGRESSIVE  (0 << 21)
2179 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
2180 #define   PIPECONF_INTERLACE_FIELD_0_ONLY               (7 << 21)
2181 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
2182 #define   PIPECONF_BPP_MASK     (0x000000e0)
2183 #define   PIPECONF_BPP_8        (0<<5)
2184 #define   PIPECONF_BPP_10       (1<<5)
2185 #define   PIPECONF_BPP_6        (2<<5)
2186 #define   PIPECONF_BPP_12       (3<<5)
2187 #define   PIPECONF_DITHER_EN    (1<<4)
2188 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
2189 #define   PIPECONF_DITHER_TYPE_SP (0<<2)
2190 #define   PIPECONF_DITHER_TYPE_ST1 (1<<2)
2191 #define   PIPECONF_DITHER_TYPE_ST2 (2<<2)
2192 #define   PIPECONF_DITHER_TYPE_TEMP (3<<2)
2193 #define PIPEASTAT               0x70024
2194 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
2195 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
2196 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
2197 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
2198 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
2199 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
2200 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
2201 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
2202 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
2203 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
2204 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
2205 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
2206 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
2207 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
2208 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
2209 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
2210 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
2211 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
2212 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
2213 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
2214 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
2215 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
2216 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
2217 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
2218 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
2219 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
2220 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
2221 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
2222 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
2223 #define   PIPE_BPC_MASK                         (7 << 5) /* Ironlake */
2224 #define   PIPE_8BPC                             (0 << 5)
2225 #define   PIPE_10BPC                            (1 << 5)
2226 #define   PIPE_6BPC                             (2 << 5)
2227 #define   PIPE_12BPC                            (3 << 5)
2228
2229 #define PIPECONF(pipe) _PIPE(pipe, PIPEACONF, PIPEBCONF)
2230
2231 #define DSPARB                  0x70030
2232 #define   DSPARB_CSTART_MASK    (0x7f << 7)
2233 #define   DSPARB_CSTART_SHIFT   7
2234 #define   DSPARB_BSTART_MASK    (0x7f)
2235 #define   DSPARB_BSTART_SHIFT   0
2236 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
2237 #define   DSPARB_AEND_SHIFT     0
2238
2239 #define DSPFW1                  0x70034
2240 #define   DSPFW_SR_SHIFT        23
2241 #define   DSPFW_SR_MASK         (0x1ff<<23)
2242 #define   DSPFW_CURSORB_SHIFT   16
2243 #define   DSPFW_CURSORB_MASK    (0x3f<<16)
2244 #define   DSPFW_PLANEB_SHIFT    8
2245 #define   DSPFW_PLANEB_MASK     (0x7f<<8)
2246 #define   DSPFW_PLANEA_MASK     (0x7f)
2247 #define DSPFW2                  0x70038
2248 #define   DSPFW_CURSORA_MASK    0x00003f00
2249 #define   DSPFW_CURSORA_SHIFT   8
2250 #define   DSPFW_PLANEC_MASK     (0x7f)
2251 #define DSPFW3                  0x7003c
2252 #define   DSPFW_HPLL_SR_EN      (1<<31)
2253 #define   DSPFW_CURSOR_SR_SHIFT 24
2254 #define   PINEVIEW_SELF_REFRESH_EN      (1<<30)
2255 #define   DSPFW_CURSOR_SR_MASK          (0x3f<<24)
2256 #define   DSPFW_HPLL_CURSOR_SHIFT       16
2257 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f<<16)
2258 #define   DSPFW_HPLL_SR_MASK            (0x1ff)
2259
2260 /* FIFO watermark sizes etc */
2261 #define G4X_FIFO_LINE_SIZE      64
2262 #define I915_FIFO_LINE_SIZE     64
2263 #define I830_FIFO_LINE_SIZE     32
2264
2265 #define G4X_FIFO_SIZE           127
2266 #define I965_FIFO_SIZE          512
2267 #define I945_FIFO_SIZE          127
2268 #define I915_FIFO_SIZE          95
2269 #define I855GM_FIFO_SIZE        127 /* In cachelines */
2270 #define I830_FIFO_SIZE          95
2271
2272 #define G4X_MAX_WM              0x3f
2273 #define I915_MAX_WM             0x3f
2274
2275 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
2276 #define PINEVIEW_FIFO_LINE_SIZE 64
2277 #define PINEVIEW_MAX_WM         0x1ff
2278 #define PINEVIEW_DFT_WM         0x3f
2279 #define PINEVIEW_DFT_HPLLOFF_WM 0
2280 #define PINEVIEW_GUARD_WM               10
2281 #define PINEVIEW_CURSOR_FIFO            64
2282 #define PINEVIEW_CURSOR_MAX_WM  0x3f
2283 #define PINEVIEW_CURSOR_DFT_WM  0
2284 #define PINEVIEW_CURSOR_GUARD_WM        5
2285
2286 #define I965_CURSOR_FIFO        64
2287 #define I965_CURSOR_MAX_WM      32
2288 #define I965_CURSOR_DFT_WM      8
2289
2290 /* define the Watermark register on Ironlake */
2291 #define WM0_PIPEA_ILK           0x45100
2292 #define  WM0_PIPE_PLANE_MASK    (0x7f<<16)
2293 #define  WM0_PIPE_PLANE_SHIFT   16
2294 #define  WM0_PIPE_SPRITE_MASK   (0x3f<<8)
2295 #define  WM0_PIPE_SPRITE_SHIFT  8
2296 #define  WM0_PIPE_CURSOR_MASK   (0x1f)
2297
2298 #define WM0_PIPEB_ILK           0x45104
2299 #define WM1_LP_ILK              0x45108
2300 #define  WM1_LP_SR_EN           (1<<31)
2301 #define  WM1_LP_LATENCY_SHIFT   24
2302 #define  WM1_LP_LATENCY_MASK    (0x7f<<24)
2303 #define  WM1_LP_FBC_MASK        (0xf<<20)
2304 #define  WM1_LP_FBC_SHIFT       20
2305 #define  WM1_LP_SR_MASK         (0x1ff<<8)
2306 #define  WM1_LP_SR_SHIFT        8
2307 #define  WM1_LP_CURSOR_MASK     (0x3f)
2308 #define WM2_LP_ILK              0x4510c
2309 #define  WM2_LP_EN              (1<<31)
2310 #define WM3_LP_ILK              0x45110
2311 #define  WM3_LP_EN              (1<<31)
2312 #define WM1S_LP_ILK             0x45120
2313 #define  WM1S_LP_EN             (1<<31)
2314
2315 /* Memory latency timer register */
2316 #define MLTR_ILK                0x11222
2317 /* the unit of memory self-refresh latency time is 0.5us */
2318 #define  ILK_SRLT_MASK          0x3f
2319
2320 /* define the fifo size on Ironlake */
2321 #define ILK_DISPLAY_FIFO        128
2322 #define ILK_DISPLAY_MAXWM       64
2323 #define ILK_DISPLAY_DFTWM       8
2324 #define ILK_CURSOR_FIFO         32
2325 #define ILK_CURSOR_MAXWM        16
2326 #define ILK_CURSOR_DFTWM        8
2327
2328 #define ILK_DISPLAY_SR_FIFO     512
2329 #define ILK_DISPLAY_MAX_SRWM    0x1ff
2330 #define ILK_DISPLAY_DFT_SRWM    0x3f
2331 #define ILK_CURSOR_SR_FIFO      64
2332 #define ILK_CURSOR_MAX_SRWM     0x3f
2333 #define ILK_CURSOR_DFT_SRWM     8
2334
2335 #define ILK_FIFO_LINE_SIZE      64
2336
2337 /*
2338  * The two pipe frame counter registers are not synchronized, so
2339  * reading a stable value is somewhat tricky. The following code
2340  * should work:
2341  *
2342  *  do {
2343  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
2344  *             PIPE_FRAME_HIGH_SHIFT;
2345  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
2346  *             PIPE_FRAME_LOW_SHIFT);
2347  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
2348  *             PIPE_FRAME_HIGH_SHIFT);
2349  *  } while (high1 != high2);
2350  *  frame = (high1 << 8) | low1;
2351  */
2352 #define PIPEAFRAMEHIGH          0x70040
2353 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
2354 #define   PIPE_FRAME_HIGH_SHIFT   0
2355 #define PIPEAFRAMEPIXEL         0x70044
2356 #define   PIPE_FRAME_LOW_MASK     0xff000000
2357 #define   PIPE_FRAME_LOW_SHIFT    24
2358 #define   PIPE_PIXEL_MASK         0x00ffffff
2359 #define   PIPE_PIXEL_SHIFT        0
2360 /* GM45+ just has to be different */
2361 #define PIPEA_FRMCOUNT_GM45     0x70040
2362 #define PIPEA_FLIPCOUNT_GM45    0x70044
2363
2364 /* Cursor A & B regs */
2365 #define CURACNTR                0x70080
2366 /* Old style CUR*CNTR flags (desktop 8xx) */
2367 #define   CURSOR_ENABLE         0x80000000
2368 #define   CURSOR_GAMMA_ENABLE   0x40000000
2369 #define   CURSOR_STRIDE_MASK    0x30000000
2370 #define   CURSOR_FORMAT_SHIFT   24
2371 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
2372 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
2373 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
2374 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
2375 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
2376 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
2377 /* New style CUR*CNTR flags */
2378 #define   CURSOR_MODE           0x27
2379 #define   CURSOR_MODE_DISABLE   0x00
2380 #define   CURSOR_MODE_64_32B_AX 0x07
2381 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
2382 #define   MCURSOR_PIPE_SELECT   (1 << 28)
2383 #define   MCURSOR_PIPE_A        0x00
2384 #define   MCURSOR_PIPE_B        (1 << 28)
2385 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
2386 #define CURABASE                0x70084
2387 #define CURAPOS                 0x70088
2388 #define   CURSOR_POS_MASK       0x007FF
2389 #define   CURSOR_POS_SIGN       0x8000
2390 #define   CURSOR_X_SHIFT        0
2391 #define   CURSOR_Y_SHIFT        16
2392 #define CURSIZE                 0x700a0
2393 #define CURBCNTR                0x700c0
2394 #define CURBBASE                0x700c4
2395 #define CURBPOS                 0x700c8
2396
2397 /* Display A control */
2398 #define DSPACNTR                0x70180
2399 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
2400 #define   DISPLAY_PLANE_DISABLE                 0
2401 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
2402 #define   DISPPLANE_GAMMA_DISABLE               0
2403 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
2404 #define   DISPPLANE_8BPP                        (0x2<<26)
2405 #define   DISPPLANE_15_16BPP                    (0x4<<26)
2406 #define   DISPPLANE_16BPP                       (0x5<<26)
2407 #define   DISPPLANE_32BPP_NO_ALPHA              (0x6<<26)
2408 #define   DISPPLANE_32BPP                       (0x7<<26)
2409 #define   DISPPLANE_32BPP_30BIT_NO_ALPHA        (0xa<<26)
2410 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
2411 #define   DISPPLANE_STEREO_DISABLE              0
2412 #define   DISPPLANE_SEL_PIPE_MASK               (1<<24)
2413 #define   DISPPLANE_SEL_PIPE_A                  0
2414 #define   DISPPLANE_SEL_PIPE_B                  (1<<24)
2415 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
2416 #define   DISPPLANE_SRC_KEY_DISABLE             0
2417 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
2418 #define   DISPPLANE_NO_LINE_DOUBLE              0
2419 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
2420 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
2421 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* Ironlake */
2422 #define   DISPPLANE_TILED                       (1<<10)
2423 #define DSPAADDR                0x70184
2424 #define DSPASTRIDE              0x70188
2425 #define DSPAPOS                 0x7018C /* reserved */
2426 #define DSPASIZE                0x70190
2427 #define DSPASURF                0x7019C /* 965+ only */
2428 #define DSPATILEOFF             0x701A4 /* 965+ only */
2429
2430 #define DSPCNTR(plane) _PIPE(plane, DSPACNTR, DSPBCNTR)
2431 #define DSPADDR(plane) _PIPE(plane, DSPAADDR, DSPBADDR)
2432 #define DSPSTRIDE(plane) _PIPE(plane, DSPASTRIDE, DSPBSTRIDE)
2433 #define DSPPOS(plane) _PIPE(plane, DSPAPOS, DSPBPOS)
2434 #define DSPSIZE(plane) _PIPE(plane, DSPASIZE, DSPBSIZE)
2435 #define DSPSURF(plane) _PIPE(plane, DSPASURF, DSPBSURF)
2436 #define DSPTILEOFF(plane) _PIPE(plane, DSPATILEOFF, DSPBTILEOFF)
2437
2438 /* VBIOS flags */
2439 #define SWF00                   0x71410
2440 #define SWF01                   0x71414
2441 #define SWF02                   0x71418
2442 #define SWF03                   0x7141c
2443 #define SWF04                   0x71420
2444 #define SWF05                   0x71424
2445 #define SWF06                   0x71428
2446 #define SWF10                   0x70410
2447 #define SWF11                   0x70414
2448 #define SWF14                   0x71420
2449 #define SWF30                   0x72414
2450 #define SWF31                   0x72418
2451 #define SWF32                   0x7241c
2452
2453 /* Pipe B */
2454 #define PIPEBDSL                0x71000
2455 #define PIPEBCONF               0x71008
2456 #define PIPEBSTAT               0x71024
2457 #define PIPEBFRAMEHIGH          0x71040
2458 #define PIPEBFRAMEPIXEL         0x71044
2459 #define PIPEB_FRMCOUNT_GM45     0x71040
2460 #define PIPEB_FLIPCOUNT_GM45    0x71044
2461
2462
2463 /* Display B control */
2464 #define DSPBCNTR                0x71180
2465 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
2466 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
2467 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
2468 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
2469 #define DSPBADDR                0x71184
2470 #define DSPBSTRIDE              0x71188
2471 #define DSPBPOS                 0x7118C
2472 #define DSPBSIZE                0x71190
2473 #define DSPBSURF                0x7119C
2474 #define DSPBTILEOFF             0x711A4
2475
2476 /* VBIOS regs */
2477 #define VGACNTRL                0x71400
2478 # define VGA_DISP_DISABLE                       (1 << 31)
2479 # define VGA_2X_MODE                            (1 << 30)
2480 # define VGA_PIPE_B_SELECT                      (1 << 29)
2481
2482 /* Ironlake */
2483
2484 #define CPU_VGACNTRL    0x41000
2485
2486 #define DIGITAL_PORT_HOTPLUG_CNTRL      0x44030
2487 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
2488 #define  DIGITAL_PORTA_SHORT_PULSE_2MS          (0 << 2)
2489 #define  DIGITAL_PORTA_SHORT_PULSE_4_5MS        (1 << 2)
2490 #define  DIGITAL_PORTA_SHORT_PULSE_6MS          (2 << 2)
2491 #define  DIGITAL_PORTA_SHORT_PULSE_100MS        (3 << 2)
2492 #define  DIGITAL_PORTA_NO_DETECT                (0 << 0)
2493 #define  DIGITAL_PORTA_LONG_PULSE_DETECT_MASK   (1 << 1)
2494 #define  DIGITAL_PORTA_SHORT_PULSE_DETECT_MASK  (1 << 0)
2495
2496 /* refresh rate hardware control */
2497 #define RR_HW_CTL       0x45300
2498 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
2499 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
2500
2501 #define FDI_PLL_BIOS_0  0x46000
2502 #define  FDI_PLL_FB_CLOCK_MASK  0xff
2503 #define FDI_PLL_BIOS_1  0x46004
2504 #define FDI_PLL_BIOS_2  0x46008
2505 #define DISPLAY_PORT_PLL_BIOS_0         0x4600c
2506 #define DISPLAY_PORT_PLL_BIOS_1         0x46010
2507 #define DISPLAY_PORT_PLL_BIOS_2         0x46014
2508
2509 #define PCH_DSPCLK_GATE_D       0x42020
2510 # define DPFDUNIT_CLOCK_GATE_DISABLE            (1 << 7)
2511 # define DPARBUNIT_CLOCK_GATE_DISABLE           (1 << 5)
2512
2513 #define PCH_3DCGDIS0            0x46020
2514 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
2515 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
2516
2517 #define FDI_PLL_FREQ_CTL        0x46030
2518 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
2519 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
2520 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
2521
2522
2523 #define PIPEA_DATA_M1           0x60030
2524 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
2525 #define  TU_SIZE_MASK           0x7e000000
2526 #define  PIPE_DATA_M1_OFFSET    0
2527 #define PIPEA_DATA_N1           0x60034
2528 #define  PIPE_DATA_N1_OFFSET    0
2529
2530 #define PIPEA_DATA_M2           0x60038
2531 #define  PIPE_DATA_M2_OFFSET    0
2532 #define PIPEA_DATA_N2           0x6003c
2533 #define  PIPE_DATA_N2_OFFSET    0
2534
2535 #define PIPEA_LINK_M1           0x60040
2536 #define  PIPE_LINK_M1_OFFSET    0
2537 #define PIPEA_LINK_N1           0x60044
2538 #define  PIPE_LINK_N1_OFFSET    0
2539
2540 #define PIPEA_LINK_M2           0x60048
2541 #define  PIPE_LINK_M2_OFFSET    0
2542 #define PIPEA_LINK_N2           0x6004c
2543 #define  PIPE_LINK_N2_OFFSET    0
2544
2545 /* PIPEB timing regs are same start from 0x61000 */
2546
2547 #define PIPEB_DATA_M1           0x61030
2548 #define PIPEB_DATA_N1           0x61034
2549
2550 #define PIPEB_DATA_M2           0x61038
2551 #define PIPEB_DATA_N2           0x6103c
2552
2553 #define PIPEB_LINK_M1           0x61040
2554 #define PIPEB_LINK_N1           0x61044
2555
2556 #define PIPEB_LINK_M2           0x61048
2557 #define PIPEB_LINK_N2           0x6104c
2558
2559 #define PIPE_DATA_M1(pipe) _PIPE(pipe, PIPEA_DATA_M1, PIPEB_DATA_M1)
2560 #define PIPE_DATA_N1(pipe) _PIPE(pipe, PIPEA_DATA_N1, PIPEB_DATA_N1)
2561 #define PIPE_DATA_M2(pipe) _PIPE(pipe, PIPEA_DATA_M2, PIPEB_DATA_M2)
2562 #define PIPE_DATA_N2(pipe) _PIPE(pipe, PIPEA_DATA_N2, PIPEB_DATA_N2)
2563 #define PIPE_LINK_M1(pipe) _PIPE(pipe, PIPEA_LINK_M1, PIPEB_LINK_M1)
2564 #define PIPE_LINK_N1(pipe) _PIPE(pipe, PIPEA_LINK_N1, PIPEB_LINK_N1)
2565 #define PIPE_LINK_M2(pipe) _PIPE(pipe, PIPEA_LINK_M2, PIPEB_LINK_M2)
2566 #define PIPE_LINK_N2(pipe) _PIPE(pipe, PIPEA_LINK_N2, PIPEB_LINK_N2)
2567
2568 /* CPU panel fitter */
2569 #define PFA_CTL_1               0x68080
2570 #define PFB_CTL_1               0x68880
2571 #define  PF_ENABLE              (1<<31)
2572 #define  PF_FILTER_MASK         (3<<23)
2573 #define  PF_FILTER_PROGRAMMED   (0<<23)
2574 #define  PF_FILTER_MED_3x3      (1<<23)
2575 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
2576 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
2577 #define PFA_WIN_SZ              0x68074
2578 #define PFB_WIN_SZ              0x68874
2579 #define PFA_WIN_POS             0x68070
2580 #define PFB_WIN_POS             0x68870
2581
2582 /* legacy palette */
2583 #define LGC_PALETTE_A           0x4a000
2584 #define LGC_PALETTE_B           0x4a800
2585
2586 /* interrupts */
2587 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
2588 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
2589 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
2590 #define DE_PLANEB_FLIP_DONE     (1 << 27)
2591 #define DE_PLANEA_FLIP_DONE     (1 << 26)
2592 #define DE_PCU_EVENT            (1 << 25)
2593 #define DE_GTT_FAULT            (1 << 24)
2594 #define DE_POISON               (1 << 23)
2595 #define DE_PERFORM_COUNTER      (1 << 22)
2596 #define DE_PCH_EVENT            (1 << 21)
2597 #define DE_AUX_CHANNEL_A        (1 << 20)
2598 #define DE_DP_A_HOTPLUG         (1 << 19)
2599 #define DE_GSE                  (1 << 18)
2600 #define DE_PIPEB_VBLANK         (1 << 15)
2601 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
2602 #define DE_PIPEB_ODD_FIELD      (1 << 13)
2603 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
2604 #define DE_PIPEB_VSYNC          (1 << 11)
2605 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
2606 #define DE_PIPEA_VBLANK         (1 << 7)
2607 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
2608 #define DE_PIPEA_ODD_FIELD      (1 << 5)
2609 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
2610 #define DE_PIPEA_VSYNC          (1 << 3)
2611 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
2612
2613 #define DEISR   0x44000
2614 #define DEIMR   0x44004
2615 #define DEIIR   0x44008
2616 #define DEIER   0x4400c
2617
2618 /* GT interrupt */
2619 #define GT_PIPE_NOTIFY          (1 << 4)
2620 #define GT_SYNC_STATUS          (1 << 2)
2621 #define GT_USER_INTERRUPT       (1 << 0)
2622 #define GT_BSD_USER_INTERRUPT   (1 << 5)
2623 #define GT_GEN6_BSD_USER_INTERRUPT      (1 << 12)
2624
2625 #define GTISR   0x44010
2626 #define GTIMR   0x44014
2627 #define GTIIR   0x44018
2628 #define GTIER   0x4401c
2629
2630 #define ILK_DISPLAY_CHICKEN2    0x42004
2631 #define  ILK_DPARB_GATE (1<<22)
2632 #define  ILK_VSDPFD_FULL        (1<<21)
2633 #define ILK_DSPCLK_GATE         0x42020
2634 #define  ILK_DPARB_CLK_GATE     (1<<5)
2635 /* According to spec this bit 7/8/9 of 0x42020 should be set to enable FBC */
2636 #define   ILK_CLK_FBC           (1<<7)
2637 #define   ILK_DPFC_DIS1         (1<<8)
2638 #define   ILK_DPFC_DIS2         (1<<9)
2639
2640 #define DISP_ARB_CTL    0x45000
2641 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
2642 #define  DISP_FBC_WM_DIS                (1<<15)
2643
2644 /* PCH */
2645
2646 /* south display engine interrupt */
2647 #define SDE_CRT_HOTPLUG         (1 << 11)
2648 #define SDE_PORTD_HOTPLUG       (1 << 10)
2649 #define SDE_PORTC_HOTPLUG       (1 << 9)
2650 #define SDE_PORTB_HOTPLUG       (1 << 8)
2651 #define SDE_SDVOB_HOTPLUG       (1 << 6)
2652 #define SDE_HOTPLUG_MASK        (0xf << 8)
2653 /* CPT */
2654 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
2655 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
2656 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
2657 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
2658
2659 #define SDEISR  0xc4000
2660 #define SDEIMR  0xc4004
2661 #define SDEIIR  0xc4008
2662 #define SDEIER  0xc400c
2663
2664 /* digital port hotplug */
2665 #define PCH_PORT_HOTPLUG        0xc4030
2666 #define PORTD_HOTPLUG_ENABLE            (1 << 20)
2667 #define PORTD_PULSE_DURATION_2ms        (0)
2668 #define PORTD_PULSE_DURATION_4_5ms      (1 << 18)
2669 #define PORTD_PULSE_DURATION_6ms        (2 << 18)
2670 #define PORTD_PULSE_DURATION_100ms      (3 << 18)
2671 #define PORTD_HOTPLUG_NO_DETECT         (0)
2672 #define PORTD_HOTPLUG_SHORT_DETECT      (1 << 16)
2673 #define PORTD_HOTPLUG_LONG_DETECT       (1 << 17)
2674 #define PORTC_HOTPLUG_ENABLE            (1 << 12)
2675 #define PORTC_PULSE_DURATION_2ms        (0)
2676 #define PORTC_PULSE_DURATION_4_5ms      (1 << 10)
2677 #define PORTC_PULSE_DURATION_6ms        (2 << 10)
2678 #define PORTC_PULSE_DURATION_100ms      (3 << 10)
2679 #define PORTC_HOTPLUG_NO_DETECT         (0)
2680 #define PORTC_HOTPLUG_SHORT_DETECT      (1 << 8)
2681 #define PORTC_HOTPLUG_LONG_DETECT       (1 << 9)
2682 #define PORTB_HOTPLUG_ENABLE            (1 << 4)
2683 #define PORTB_PULSE_DURATION_2ms        (0)
2684 #define PORTB_PULSE_DURATION_4_5ms      (1 << 2)
2685 #define PORTB_PULSE_DURATION_6ms        (2 << 2)
2686 #define PORTB_PULSE_DURATION_100ms      (3 << 2)
2687 #define PORTB_HOTPLUG_NO_DETECT         (0)
2688 #define PORTB_HOTPLUG_SHORT_DETECT      (1 << 0)
2689 #define PORTB_HOTPLUG_LONG_DETECT       (1 << 1)
2690
2691 #define PCH_GPIOA               0xc5010
2692 #define PCH_GPIOB               0xc5014
2693 #define PCH_GPIOC               0xc5018
2694 #define PCH_GPIOD               0xc501c
2695 #define PCH_GPIOE               0xc5020
2696 #define PCH_GPIOF               0xc5024
2697
2698 #define PCH_GMBUS0              0xc5100
2699 #define PCH_GMBUS1              0xc5104
2700 #define PCH_GMBUS2              0xc5108
2701 #define PCH_GMBUS3              0xc510c
2702 #define PCH_GMBUS4              0xc5110
2703 #define PCH_GMBUS5              0xc5120
2704
2705 #define PCH_DPLL_A              0xc6014
2706 #define PCH_DPLL_B              0xc6018
2707 #define PCH_DPLL(pipe) _PIPE(pipe, PCH_DPLL_A, PCH_DPLL_B)
2708
2709 #define PCH_FPA0                0xc6040
2710 #define PCH_FPA1                0xc6044
2711 #define PCH_FPB0                0xc6048
2712 #define PCH_FPB1                0xc604c
2713 #define PCH_FP0(pipe) _PIPE(pipe, PCH_FPA0, PCH_FPB0)
2714 #define PCH_FP1(pipe) _PIPE(pipe, PCH_FPA1, PCH_FPB1)
2715
2716 #define PCH_DPLL_TEST           0xc606c
2717
2718 #define PCH_DREF_CONTROL        0xC6200
2719 #define  DREF_CONTROL_MASK      0x7fc3
2720 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
2721 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
2722 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
2723 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
2724 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
2725 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
2726 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
2727 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
2728 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
2729 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
2730 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
2731 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
2732 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
2733 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
2734 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
2735 #define  DREF_SSC1_DISABLE                      (0<<1)
2736 #define  DREF_SSC1_ENABLE                       (1<<1)
2737 #define  DREF_SSC4_DISABLE                      (0)
2738 #define  DREF_SSC4_ENABLE                       (1)
2739
2740 #define PCH_RAWCLK_FREQ         0xc6204
2741 #define  FDL_TP1_TIMER_SHIFT    12
2742 #define  FDL_TP1_TIMER_MASK     (3<<12)
2743 #define  FDL_TP2_TIMER_SHIFT    10
2744 #define  FDL_TP2_TIMER_MASK     (3<<10)
2745 #define  RAWCLK_FREQ_MASK       0x3ff
2746
2747 #define PCH_DPLL_TMR_CFG        0xc6208
2748
2749 #define PCH_SSC4_PARMS          0xc6210
2750 #define PCH_SSC4_AUX_PARMS      0xc6214
2751
2752 #define PCH_DPLL_SEL            0xc7000
2753 #define  TRANSA_DPLL_ENABLE     (1<<3)
2754 #define  TRANSA_DPLLB_SEL       (1<<0)
2755 #define  TRANSA_DPLLA_SEL       0
2756 #define  TRANSB_DPLL_ENABLE     (1<<7)
2757 #define  TRANSB_DPLLB_SEL       (1<<4)
2758 #define  TRANSB_DPLLA_SEL       (0)
2759 #define  TRANSC_DPLL_ENABLE     (1<<11)
2760 #define  TRANSC_DPLLB_SEL       (1<<8)
2761 #define  TRANSC_DPLLA_SEL       (0)
2762
2763 /* transcoder */
2764
2765 #define TRANS_HTOTAL_A          0xe0000
2766 #define  TRANS_HTOTAL_SHIFT     16
2767 #define  TRANS_HACTIVE_SHIFT    0
2768 #define TRANS_HBLANK_A          0xe0004
2769 #define  TRANS_HBLANK_END_SHIFT 16
2770 #define  TRANS_HBLANK_START_SHIFT 0
2771 #define TRANS_HSYNC_A           0xe0008
2772 #define  TRANS_HSYNC_END_SHIFT  16
2773 #define  TRANS_HSYNC_START_SHIFT 0
2774 #define TRANS_VTOTAL_A          0xe000c
2775 #define  TRANS_VTOTAL_SHIFT     16
2776 #define  TRANS_VACTIVE_SHIFT    0
2777 #define TRANS_VBLANK_A          0xe0010
2778 #define  TRANS_VBLANK_END_SHIFT 16
2779 #define  TRANS_VBLANK_START_SHIFT 0
2780 #define TRANS_VSYNC_A           0xe0014
2781 #define  TRANS_VSYNC_END_SHIFT  16
2782 #define  TRANS_VSYNC_START_SHIFT 0
2783
2784 #define TRANSA_DATA_M1          0xe0030
2785 #define TRANSA_DATA_N1          0xe0034
2786 #define TRANSA_DATA_M2          0xe0038
2787 #define TRANSA_DATA_N2          0xe003c
2788 #define TRANSA_DP_LINK_M1       0xe0040
2789 #define TRANSA_DP_LINK_N1       0xe0044
2790 #define TRANSA_DP_LINK_M2       0xe0048
2791 #define TRANSA_DP_LINK_N2       0xe004c
2792
2793 #define TRANS_HTOTAL_B          0xe1000
2794 #define TRANS_HBLANK_B          0xe1004
2795 #define TRANS_HSYNC_B           0xe1008
2796 #define TRANS_VTOTAL_B          0xe100c
2797 #define TRANS_VBLANK_B          0xe1010
2798 #define TRANS_VSYNC_B           0xe1014
2799
2800 #define TRANS_HTOTAL(pipe) _PIPE(pipe, TRANS_HTOTAL_A, TRANS_HTOTAL_B)
2801 #define TRANS_HBLANK(pipe) _PIPE(pipe, TRANS_HBLANK_A, TRANS_HBLANK_B)
2802 #define TRANS_HSYNC(pipe) _PIPE(pipe, TRANS_HSYNC_A, TRANS_HSYNC_B)
2803 #define TRANS_VTOTAL(pipe) _PIPE(pipe, TRANS_VTOTAL_A, TRANS_VTOTAL_B)
2804 #define TRANS_VBLANK(pipe) _PIPE(pipe, TRANS_VBLANK_A, TRANS_VBLANK_B)
2805 #define TRANS_VSYNC(pipe) _PIPE(pipe, TRANS_VSYNC_A, TRANS_VSYNC_B)
2806
2807 #define TRANSB_DATA_M1          0xe1030
2808 #define TRANSB_DATA_N1          0xe1034
2809 #define TRANSB_DATA_M2          0xe1038
2810 #define TRANSB_DATA_N2          0xe103c
2811 #define TRANSB_DP_LINK_M1       0xe1040
2812 #define TRANSB_DP_LINK_N1       0xe1044
2813 #define TRANSB_DP_LINK_M2       0xe1048
2814 #define TRANSB_DP_LINK_N2       0xe104c
2815
2816 #define TRANSACONF              0xf0008
2817 #define TRANSBCONF              0xf1008
2818 #define TRANSCONF(plane) _PIPE(plane, TRANSACONF, TRANSBCONF)
2819 #define  TRANS_DISABLE          (0<<31)
2820 #define  TRANS_ENABLE           (1<<31)
2821 #define  TRANS_STATE_MASK       (1<<30)
2822 #define  TRANS_STATE_DISABLE    (0<<30)
2823 #define  TRANS_STATE_ENABLE     (1<<30)
2824 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
2825 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
2826 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
2827 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
2828 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
2829 #define  TRANS_DP_VIDEO_AUDIO   (0<<26)
2830 #define  TRANS_PROGRESSIVE      (0<<21)
2831 #define  TRANS_8BPC             (0<<5)
2832 #define  TRANS_10BPC            (1<<5)
2833 #define  TRANS_6BPC             (2<<5)
2834 #define  TRANS_12BPC            (3<<5)
2835
2836 #define FDI_RXA_CHICKEN         0xc200c
2837 #define FDI_RXB_CHICKEN         0xc2010
2838 #define  FDI_RX_PHASE_SYNC_POINTER_ENABLE       (1)
2839
2840 /* CPU: FDI_TX */
2841 #define FDI_TXA_CTL             0x60100
2842 #define FDI_TXB_CTL             0x61100
2843 #define FDI_TX_CTL(pipe) _PIPE(pipe, FDI_TXA_CTL, FDI_TXB_CTL)
2844 #define  FDI_TX_DISABLE         (0<<31)
2845 #define  FDI_TX_ENABLE          (1<<31)
2846 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
2847 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
2848 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
2849 #define  FDI_LINK_TRAIN_NONE            (3<<28)
2850 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
2851 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
2852 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
2853 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
2854 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
2855 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
2856 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
2857 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
2858 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
2859    SNB has different settings. */
2860 /* SNB A-stepping */
2861 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
2862 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
2863 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
2864 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
2865 /* SNB B-stepping */
2866 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
2867 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
2868 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
2869 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
2870 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f<<22)
2871 #define  FDI_DP_PORT_WIDTH_X1           (0<<19)
2872 #define  FDI_DP_PORT_WIDTH_X2           (1<<19)
2873 #define  FDI_DP_PORT_WIDTH_X3           (2<<19)
2874 #define  FDI_DP_PORT_WIDTH_X4           (3<<19)
2875 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
2876 /* Ironlake: hardwired to 1 */
2877 #define  FDI_TX_PLL_ENABLE              (1<<14)
2878 /* both Tx and Rx */
2879 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
2880 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
2881
2882 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
2883 #define FDI_RXA_CTL             0xf000c
2884 #define FDI_RXB_CTL             0xf100c
2885 #define FDI_RX_CTL(pipe) _PIPE(pipe, FDI_RXA_CTL, FDI_RXB_CTL)
2886 #define  FDI_RX_ENABLE          (1<<31)
2887 /* train, dp width same as FDI_TX */
2888 #define  FDI_DP_PORT_WIDTH_X8           (7<<19)
2889 #define  FDI_8BPC                       (0<<16)
2890 #define  FDI_10BPC                      (1<<16)
2891 #define  FDI_6BPC                       (2<<16)
2892 #define  FDI_12BPC                      (3<<16)
2893 #define  FDI_LINK_REVERSE_OVERWRITE     (1<<15)
2894 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
2895 #define  FDI_RX_PLL_ENABLE              (1<<13)
2896 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
2897 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
2898 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
2899 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
2900 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
2901 #define  FDI_PCDCLK                     (1<<4)
2902 /* CPT */
2903 #define  FDI_AUTO_TRAINING                      (1<<10)
2904 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0<<8)
2905 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1<<8)
2906 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2<<8)
2907 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3<<8)
2908 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3<<8)
2909
2910 #define FDI_RXA_MISC            0xf0010
2911 #define FDI_RXB_MISC            0xf1010
2912 #define FDI_RXA_TUSIZE1         0xf0030
2913 #define FDI_RXA_TUSIZE2         0xf0038
2914 #define FDI_RXB_TUSIZE1         0xf1030
2915 #define FDI_RXB_TUSIZE2         0xf1038
2916 #define FDI_RX_MISC(pipe) _PIPE(pipe, FDI_RXA_MISC, FDI_RXB_MISC)
2917 #define FDI_RX_TUSIZE1(pipe) _PIPE(pipe, FDI_RXA_TUSIZE1, FDI_RXB_TUSIZE1)
2918 #define FDI_RX_TUSIZE2(pipe) _PIPE(pipe, FDI_RXA_TUSIZE2, FDI_RXB_TUSIZE2)
2919
2920 /* FDI_RX interrupt register format */
2921 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
2922 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
2923 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
2924 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
2925 #define FDI_RX_FS_CODE_ERR              (1<<6)
2926 #define FDI_RX_FE_CODE_ERR              (1<<5)
2927 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
2928 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
2929 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
2930 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
2931 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
2932
2933 #define FDI_RXA_IIR             0xf0014
2934 #define FDI_RXA_IMR             0xf0018
2935 #define FDI_RXB_IIR             0xf1014
2936 #define FDI_RXB_IMR             0xf1018
2937 #define FDI_RX_IIR(pipe) _PIPE(pipe, FDI_RXA_IIR, FDI_RXB_IIR)
2938 #define FDI_RX_IMR(pipe) _PIPE(pipe, FDI_RXA_IMR, FDI_RXB_IMR)
2939
2940 #define FDI_PLL_CTL_1           0xfe000
2941 #define FDI_PLL_CTL_2           0xfe004
2942
2943 /* CRT */
2944 #define PCH_ADPA                0xe1100
2945 #define  ADPA_TRANS_SELECT_MASK (1<<30)
2946 #define  ADPA_TRANS_A_SELECT    0
2947 #define  ADPA_TRANS_B_SELECT    (1<<30)
2948 #define  ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
2949 #define  ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
2950 #define  ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
2951 #define  ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
2952 #define  ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
2953 #define  ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
2954 #define  ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
2955 #define  ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
2956 #define  ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
2957 #define  ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
2958 #define  ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
2959 #define  ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
2960 #define  ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
2961 #define  ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
2962 #define  ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
2963 #define  ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
2964 #define  ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
2965 #define  ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
2966 #define  ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
2967
2968 /* or SDVOB */
2969 #define HDMIB   0xe1140
2970 #define  PORT_ENABLE    (1 << 31)
2971 #define  TRANSCODER_A   (0)
2972 #define  TRANSCODER_B   (1 << 30)
2973 #define  COLOR_FORMAT_8bpc      (0)
2974 #define  COLOR_FORMAT_12bpc     (3 << 26)
2975 #define  SDVOB_HOTPLUG_ENABLE   (1 << 23)
2976 #define  SDVO_ENCODING          (0)
2977 #define  TMDS_ENCODING          (2 << 10)
2978 #define  NULL_PACKET_VSYNC_ENABLE       (1 << 9)
2979 /* CPT */
2980 #define  HDMI_MODE_SELECT       (1 << 9)
2981 #define  DVI_MODE_SELECT        (0)
2982 #define  SDVOB_BORDER_ENABLE    (1 << 7)
2983 #define  AUDIO_ENABLE           (1 << 6)
2984 #define  VSYNC_ACTIVE_HIGH      (1 << 4)
2985 #define  HSYNC_ACTIVE_HIGH      (1 << 3)
2986 #define  PORT_DETECTED          (1 << 2)
2987
2988 /* PCH SDVOB multiplex with HDMIB */
2989 #define PCH_SDVOB       HDMIB
2990
2991 #define HDMIC   0xe1150
2992 #define HDMID   0xe1160
2993
2994 #define PCH_LVDS        0xe1180
2995 #define  LVDS_DETECTED  (1 << 1)
2996
2997 #define BLC_PWM_CPU_CTL2        0x48250
2998 #define  PWM_ENABLE             (1 << 31)
2999 #define  PWM_PIPE_A             (0 << 29)
3000 #define  PWM_PIPE_B             (1 << 29)
3001 #define BLC_PWM_CPU_CTL         0x48254
3002
3003 #define BLC_PWM_PCH_CTL1        0xc8250
3004 #define  PWM_PCH_ENABLE         (1 << 31)
3005 #define  PWM_POLARITY_ACTIVE_LOW        (1 << 29)
3006 #define  PWM_POLARITY_ACTIVE_HIGH       (0 << 29)
3007 #define  PWM_POLARITY_ACTIVE_LOW2       (1 << 28)
3008 #define  PWM_POLARITY_ACTIVE_HIGH2      (0 << 28)
3009
3010 #define BLC_PWM_PCH_CTL2        0xc8254
3011
3012 #define PCH_PP_STATUS           0xc7200
3013 #define PCH_PP_CONTROL          0xc7204
3014 #define  PANEL_UNLOCK_REGS      (0xabcd << 16)
3015 #define  EDP_FORCE_VDD          (1 << 3)
3016 #define  EDP_BLC_ENABLE         (1 << 2)
3017 #define  PANEL_POWER_RESET      (1 << 1)
3018 #define  PANEL_POWER_OFF        (0 << 0)
3019 #define  PANEL_POWER_ON         (1 << 0)
3020 #define PCH_PP_ON_DELAYS        0xc7208
3021 #define  EDP_PANEL              (1 << 30)
3022 #define PCH_PP_OFF_DELAYS       0xc720c
3023 #define PCH_PP_DIVISOR          0xc7210
3024
3025 #define PCH_DP_B                0xe4100
3026 #define PCH_DPB_AUX_CH_CTL      0xe4110
3027 #define PCH_DPB_AUX_CH_DATA1    0xe4114
3028 #define PCH_DPB_AUX_CH_DATA2    0xe4118
3029 #define PCH_DPB_AUX_CH_DATA3    0xe411c
3030 #define PCH_DPB_AUX_CH_DATA4    0xe4120
3031 #define PCH_DPB_AUX_CH_DATA5    0xe4124
3032
3033 #define PCH_DP_C                0xe4200
3034 #define PCH_DPC_AUX_CH_CTL      0xe4210
3035 #define PCH_DPC_AUX_CH_DATA1    0xe4214
3036 #define PCH_DPC_AUX_CH_DATA2    0xe4218
3037 #define PCH_DPC_AUX_CH_DATA3    0xe421c
3038 #define PCH_DPC_AUX_CH_DATA4    0xe4220
3039 #define PCH_DPC_AUX_CH_DATA5    0xe4224
3040
3041 #define PCH_DP_D                0xe4300
3042 #define PCH_DPD_AUX_CH_CTL      0xe4310
3043 #define PCH_DPD_AUX_CH_DATA1    0xe4314
3044 #define PCH_DPD_AUX_CH_DATA2    0xe4318
3045 #define PCH_DPD_AUX_CH_DATA3    0xe431c
3046 #define PCH_DPD_AUX_CH_DATA4    0xe4320
3047 #define PCH_DPD_AUX_CH_DATA5    0xe4324
3048
3049 /* CPT */
3050 #define  PORT_TRANS_A_SEL_CPT   0
3051 #define  PORT_TRANS_B_SEL_CPT   (1<<29)
3052 #define  PORT_TRANS_C_SEL_CPT   (2<<29)
3053 #define  PORT_TRANS_SEL_MASK    (3<<29)
3054
3055 #define TRANS_DP_CTL_A          0xe0300
3056 #define TRANS_DP_CTL_B          0xe1300
3057 #define TRANS_DP_CTL_C          0xe2300
3058 #define TRANS_DP_CTL(pipe)      (TRANS_DP_CTL_A + (pipe) * 0x01000)
3059 #define  TRANS_DP_OUTPUT_ENABLE (1<<31)
3060 #define  TRANS_DP_PORT_SEL_B    (0<<29)
3061 #define  TRANS_DP_PORT_SEL_C    (1<<29)
3062 #define  TRANS_DP_PORT_SEL_D    (2<<29)
3063 #define  TRANS_DP_PORT_SEL_MASK (3<<29)
3064 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
3065 #define  TRANS_DP_ENH_FRAMING   (1<<18)
3066 #define  TRANS_DP_8BPC          (0<<9)
3067 #define  TRANS_DP_10BPC         (1<<9)
3068 #define  TRANS_DP_6BPC          (2<<9)
3069 #define  TRANS_DP_12BPC         (3<<9)
3070 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1<<4)
3071 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
3072 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1<<3)
3073 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
3074 #define  TRANS_DP_SYNC_MASK     (3<<3)
3075
3076 /* SNB eDP training params */
3077 /* SNB A-stepping */
3078 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
3079 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
3080 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
3081 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
3082 /* SNB B-stepping */
3083 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
3084 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
3085 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
3086 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
3087 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f<<22)
3088
3089 #endif /* _I915_REG_H_ */