arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33
  34 #include <asm/atomic.h>
  35 #include <asm/smp.h>
  36 #include <asm/mtrr.h>
  37 #include <asm/mpspec.h>
  38 #include <asm/desc.h>
  39 #include <asm/arch_hooks.h>
  40 #include <asm/hpet.h>
  41 #include <asm/pgalloc.h>
  42 #include <asm/i8253.h>
  43 #include <asm/nmi.h>
  44 #include <asm/idle.h>
  45 #include <asm/proto.h>
  46 #include <asm/timex.h>
  47 #include <asm/apic.h>
  48 #include <asm/i8259.h>
  49
  50 #include <mach_apic.h>
  51 #include <mach_apicdef.h>
  52 #include <mach_ipi.h>
  53
  54 /*
  55  * Sanity check
  56  */
  57 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  58 # error SPURIOUS_APIC_VECTOR definition error
  59 #endif
  60
  61 #ifdef CONFIG_X86_32
  62 /*
  63  * Knob to control our willingness to enable the local APIC.
  64  *
  65  * +1=force-enable
  66  */
  67 static int force_enable_local_apic;
  68 /*
  69  * APIC command line parameters
  70  */
  71 static int __init parse_lapic(char *arg)
  72 {
  73         force_enable_local_apic = 1;
  74         return 0;
  75 }
  76 early_param("lapic", parse_lapic);
  77 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  78 static int enabled_via_apicbase;
  79
  80 #endif
  81
  82 #ifdef CONFIG_X86_64
  83 static int apic_calibrate_pmtmr __initdata;
  84 static __init int setup_apicpmtimer(char *s)
  85 {
  86         apic_calibrate_pmtmr = 1;
  87         notsc_setup(NULL);
  88         return 0;
  89 }
  90 __setup("apicpmtimer", setup_apicpmtimer);
  91 #endif
  92
  93 #ifdef CONFIG_X86_64
  94 #define HAVE_X2APIC
  95 #endif
  96
  97 #ifdef HAVE_X2APIC
  98 int x2apic;
  99 /* x2apic enabled before OS handover */
 100 int x2apic_preenabled;
 101 int disable_x2apic;
 102 static __init int setup_nox2apic(char *str)
 103 {
 104         disable_x2apic = 1;
 105         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 106         return 0;
 107 }
 108 early_param("nox2apic", setup_nox2apic);
 109 #endif
 110
 111 unsigned long mp_lapic_addr;
 112 int disable_apic;
 113 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 114 static int disable_apic_timer __cpuinitdata;
 115 /* Local APIC timer works in C2 */
 116 int local_apic_timer_c2_ok;
 117 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 118
 119 int first_system_vector = 0xfe;
 120
 121 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
 122
 123 /*
 124  * Debug level, exported for io_apic.c
 125  */
 126 unsigned int apic_verbosity;
 127
 128 int pic_mode;
 129
 130 /* Have we found an MP table */
 131 int smp_found_config;
 132
 133 static struct resource lapic_resource = {
 134         .name = "Local APIC",
 135         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 136 };
 137
 138 static unsigned int calibration_result;
 139
 140 static int lapic_next_event(unsigned long delta,
 141                             struct clock_event_device *evt);
 142 static void lapic_timer_setup(enum clock_event_mode mode,
 143                               struct clock_event_device *evt);
 144 static void lapic_timer_broadcast(cpumask_t mask);
 145 static void apic_pm_activate(void);
 146
 147 /*
 148  * The local apic timer can be used for any function which is CPU local.
 149  */
 150 static struct clock_event_device lapic_clockevent = {
 151         .name           = "lapic",
 152         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 153                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 154         .shift          = 32,
 155         .set_mode       = lapic_timer_setup,
 156         .set_next_event = lapic_next_event,
 157         .broadcast      = lapic_timer_broadcast,
 158         .rating         = 100,
 159         .irq            = -1,
 160 };
 161 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 162
 163 static unsigned long apic_phys;
 164
 165 /*
 166  * Get the LAPIC version
 167  */
 168 static inline int lapic_get_version(void)
 169 {
 170         return GET_APIC_VERSION(apic_read(APIC_LVR));
 171 }
 172
 173 /*
 174  * Check, if the APIC is integrated or a separate chip
 175  */
 176 static inline int lapic_is_integrated(void)
 177 {
 178 #ifdef CONFIG_X86_64
 179         return 1;
 180 #else
 181         return APIC_INTEGRATED(lapic_get_version());
 182 #endif
 183 }
 184
 185 /*
 186  * Check, whether this is a modern or a first generation APIC
 187  */
 188 static int modern_apic(void)
 189 {
 190         /* AMD systems use old APIC versions, so check the CPU */
 191         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 192             boot_cpu_data.x86 >= 0xf)
 193                 return 1;
 194         return lapic_get_version() >= 0x14;
 195 }
 196
 197 /*
 198  * Paravirt kernels also might be using these below ops. So we still
 199  * use generic apic_read()/apic_write(), which might be pointing to different
 200  * ops in PARAVIRT case.
 201  */
 202 void xapic_wait_icr_idle(void)
 203 {
 204         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 205                 cpu_relax();
 206 }
 207
 208 u32 safe_xapic_wait_icr_idle(void)
 209 {
 210         u32 send_status;
 211         int timeout;
 212
 213         timeout = 0;
 214         do {
 215                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 216                 if (!send_status)
 217                         break;
 218                 udelay(100);
 219         } while (timeout++ < 1000);
 220
 221         return send_status;
 222 }
 223
 224 void xapic_icr_write(u32 low, u32 id)
 225 {
 226         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 227         apic_write(APIC_ICR, low);
 228 }
 229
 230 u64 xapic_icr_read(void)
 231 {
 232         u32 icr1, icr2;
 233
 234         icr2 = apic_read(APIC_ICR2);
 235         icr1 = apic_read(APIC_ICR);
 236
 237         return icr1 | ((u64)icr2 << 32);
 238 }
 239
 240 static struct apic_ops xapic_ops = {
 241         .read = native_apic_mem_read,
 242         .write = native_apic_mem_write,
 243         .icr_read = xapic_icr_read,
 244         .icr_write = xapic_icr_write,
 245         .wait_icr_idle = xapic_wait_icr_idle,
 246         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 247 };
 248
 249 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 250 EXPORT_SYMBOL_GPL(apic_ops);
 251
 252 #ifdef HAVE_X2APIC
 253 static void x2apic_wait_icr_idle(void)
 254 {
 255         /* no need to wait for icr idle in x2apic */
 256         return;
 257 }
 258
 259 static u32 safe_x2apic_wait_icr_idle(void)
 260 {
 261         /* no need to wait for icr idle in x2apic */
 262         return 0;
 263 }
 264
 265 void x2apic_icr_write(u32 low, u32 id)
 266 {
 267         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 268 }
 269
 270 u64 x2apic_icr_read(void)
 271 {
 272         unsigned long val;
 273
 274         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 275         return val;
 276 }
 277
 278 static struct apic_ops x2apic_ops = {
 279         .read = native_apic_msr_read,
 280         .write = native_apic_msr_write,
 281         .icr_read = x2apic_icr_read,
 282         .icr_write = x2apic_icr_write,
 283         .wait_icr_idle = x2apic_wait_icr_idle,
 284         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 285 };
 286 #endif
 287
 288 /**
 289  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 290  */
 291 void __cpuinit enable_NMI_through_LVT0(void)
 292 {
 293         unsigned int v;
 294
 295         /* unmask and set to NMI */
 296         v = APIC_DM_NMI;
 297
 298         /* Level triggered for 82489DX (32bit mode) */
 299         if (!lapic_is_integrated())
 300                 v |= APIC_LVT_LEVEL_TRIGGER;
 301
 302         apic_write(APIC_LVT0, v);
 303 }
 304
 305 #ifdef CONFIG_X86_32
 306 /**
 307  * get_physical_broadcast - Get number of physical broadcast IDs
 308  */
 309 int get_physical_broadcast(void)
 310 {
 311         return modern_apic() ? 0xff : 0xf;
 312 }
 313 #endif
 314
 315 /**
 316  * lapic_get_maxlvt - get the maximum number of local vector table entries
 317  */
 318 int lapic_get_maxlvt(void)
 319 {
 320         unsigned int v;
 321
 322         v = apic_read(APIC_LVR);
 323         /*
 324          * - we always have APIC integrated on 64bit mode
 325          * - 82489DXs do not report # of LVT entries
 326          */
 327         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 328 }
 329
 330 /*
 331  * Local APIC timer
 332  */
 333
 334 /* Clock divisor */
 335 #define APIC_DIVISOR 16
 336
 337 /*
 338  * This function sets up the local APIC timer, with a timeout of
 339  * 'clocks' APIC bus clock. During calibration we actually call
 340  * this function twice on the boot CPU, once with a bogus timeout
 341  * value, second time for real. The other (noncalibrating) CPUs
 342  * call this function only once, with the real, calibrated value.
 343  *
 344  * We do reads before writes even if unnecessary, to get around the
 345  * P5 APIC double write bug.
 346  */
 347 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 348 {
 349         unsigned int lvtt_value, tmp_value;
 350
 351         lvtt_value = LOCAL_TIMER_VECTOR;
 352         if (!oneshot)
 353                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 354         if (!lapic_is_integrated())
 355                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 356
 357         if (!irqen)
 358                 lvtt_value |= APIC_LVT_MASKED;
 359
 360         apic_write(APIC_LVTT, lvtt_value);
 361
 362         /*
 363          * Divide PICLK by 16
 364          */
 365         tmp_value = apic_read(APIC_TDCR);
 366         apic_write(APIC_TDCR,
 367                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 368                 APIC_TDR_DIV_16);
 369
 370         if (!oneshot)
 371                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 372 }
 373
 374 /*
 375  * Setup extended LVT, AMD specific (K8, family 10h)
 376  *
 377  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 378  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 379  *
 380  * If mask=1, the LVT entry does not generate interrupts while mask=0
 381  * enables the vector. See also the BKDGs.
 382  */
 383
 384 #define APIC_EILVT_LVTOFF_MCE 0
 385 #define APIC_EILVT_LVTOFF_IBS 1
 386
 387 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 388 {
 389         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 390         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 391
 392         apic_write(reg, v);
 393 }
 394
 395 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 396 {
 397         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 398         return APIC_EILVT_LVTOFF_MCE;
 399 }
 400
 401 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 402 {
 403         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 404         return APIC_EILVT_LVTOFF_IBS;
 405 }
 406 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 407
 408 /*
 409  * Program the next event, relative to now
 410  */
 411 static int lapic_next_event(unsigned long delta,
 412                             struct clock_event_device *evt)
 413 {
 414         apic_write(APIC_TMICT, delta);
 415         return 0;
 416 }
 417
 418 /*
 419  * Setup the lapic timer in periodic or oneshot mode
 420  */
 421 static void lapic_timer_setup(enum clock_event_mode mode,
 422                               struct clock_event_device *evt)
 423 {
 424         unsigned long flags;
 425         unsigned int v;
 426
 427         /* Lapic used as dummy for broadcast ? */
 428         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 429                 return;
 430
 431         local_irq_save(flags);
 432
 433         switch (mode) {
 434         case CLOCK_EVT_MODE_PERIODIC:
 435         case CLOCK_EVT_MODE_ONESHOT:
 436                 __setup_APIC_LVTT(calibration_result,
 437                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 438                 break;
 439         case CLOCK_EVT_MODE_UNUSED:
 440         case CLOCK_EVT_MODE_SHUTDOWN:
 441                 v = apic_read(APIC_LVTT);
 442                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 443                 apic_write(APIC_LVTT, v);
 444                 apic_write(APIC_TMICT, 0xffffffff);
 445                 break;
 446         case CLOCK_EVT_MODE_RESUME:
 447                 /* Nothing to do here */
 448                 break;
 449         }
 450
 451         local_irq_restore(flags);
 452 }
 453
 454 /*
 455  * Local APIC timer broadcast function
 456  */
 457 static void lapic_timer_broadcast(cpumask_t mask)
 458 {
 459 #ifdef CONFIG_SMP
 460         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 461 #endif
 462 }
 463
 464 /*
 465  * Setup the local APIC timer for this CPU. Copy the initilized values
 466  * of the boot CPU and register the clock event in the framework.
 467  */
 468 static void __cpuinit setup_APIC_timer(void)
 469 {
 470         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 471
 472         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 473         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 474
 475         clockevents_register_device(levt);
 476 }
 477
 478 /*
 479  * In this functions we calibrate APIC bus clocks to the external timer.
 480  *
 481  * We want to do the calibration only once since we want to have local timer
 482  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 483  * frequency.
 484  *
 485  * This was previously done by reading the PIT/HPET and waiting for a wrap
 486  * around to find out, that a tick has elapsed. I have a box, where the PIT
 487  * readout is broken, so it never gets out of the wait loop again. This was
 488  * also reported by others.
 489  *
 490  * Monitoring the jiffies value is inaccurate and the clockevents
 491  * infrastructure allows us to do a simple substitution of the interrupt
 492  * handler.
 493  *
 494  * The calibration routine also uses the pm_timer when possible, as the PIT
 495  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 496  * back to normal later in the boot process).
 497  */
 498
 499 #define LAPIC_CAL_LOOPS         (HZ/10)
 500
 501 static __initdata int lapic_cal_loops = -1;
 502 static __initdata long lapic_cal_t1, lapic_cal_t2;
 503 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 504 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 505 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 506
 507 /*
 508  * Temporary interrupt handler.
 509  */
 510 static void __init lapic_cal_handler(struct clock_event_device *dev)
 511 {
 512         unsigned long long tsc = 0;
 513         long tapic = apic_read(APIC_TMCCT);
 514         unsigned long pm = acpi_pm_read_early();
 515
 516         if (cpu_has_tsc)
 517                 rdtscll(tsc);
 518
 519         switch (lapic_cal_loops++) {
 520         case 0:
 521                 lapic_cal_t1 = tapic;
 522                 lapic_cal_tsc1 = tsc;
 523                 lapic_cal_pm1 = pm;
 524                 lapic_cal_j1 = jiffies;
 525                 break;
 526
 527         case LAPIC_CAL_LOOPS:
 528                 lapic_cal_t2 = tapic;
 529                 lapic_cal_tsc2 = tsc;
 530                 if (pm < lapic_cal_pm1)
 531                         pm += ACPI_PM_OVRRUN;
 532                 lapic_cal_pm2 = pm;
 533                 lapic_cal_j2 = jiffies;
 534                 break;
 535         }
 536 }
 537
 538 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 539 {
 540         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 541         const long pm_thresh = pm_100ms / 100;
 542         unsigned long mult;
 543         u64 res;
 544
 545 #ifndef CONFIG_X86_PM_TIMER
 546         return -1;
 547 #endif
 548
 549         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 550
 551         /* Check, if the PM timer is available */
 552         if (!deltapm)
 553                 return -1;
 554
 555         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 556
 557         if (deltapm > (pm_100ms - pm_thresh) &&
 558             deltapm < (pm_100ms + pm_thresh)) {
 559                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 560         } else {
 561                 res = (((u64)deltapm) *  mult) >> 22;
 562                 do_div(res, 1000000);
 563                 pr_warning("APIC calibration not consistent "
 564                         "with PM Timer: %ldms instead of 100ms\n",
 565                         (long)res);
 566                 /* Correct the lapic counter value */
 567                 res = (((u64)(*delta)) * pm_100ms);
 568                 do_div(res, deltapm);
 569                 pr_info("APIC delta adjusted to PM-Timer: "
 570                         "%lu (%ld)\n", (unsigned long)res, *delta);
 571                 *delta = (long)res;
 572         }
 573
 574         return 0;
 575 }
 576
 577 static int __init calibrate_APIC_clock(void)
 578 {
 579         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 580         void (*real_handler)(struct clock_event_device *dev);
 581         unsigned long deltaj;
 582         long delta;
 583         int pm_referenced = 0;
 584
 585         local_irq_disable();
 586
 587         /* Replace the global interrupt handler */
 588         real_handler = global_clock_event->event_handler;
 589         global_clock_event->event_handler = lapic_cal_handler;
 590
 591         /*
 592          * Setup the APIC counter to maximum. There is no way the lapic
 593          * can underflow in the 100ms detection time frame
 594          */
 595         __setup_APIC_LVTT(0xffffffff, 0, 0);
 596
 597         /* Let the interrupts run */
 598         local_irq_enable();
 599
 600         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 601                 cpu_relax();
 602
 603         local_irq_disable();
 604
 605         /* Restore the real event handler */
 606         global_clock_event->event_handler = real_handler;
 607
 608         /* Build delta t1-t2 as apic timer counts down */
 609         delta = lapic_cal_t1 - lapic_cal_t2;
 610         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 611
 612         /* we trust the PM based calibration if possible */
 613         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 614                                         &delta);
 615
 616         /* Calculate the scaled math multiplication factor */
 617         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 618                                        lapic_clockevent.shift);
 619         lapic_clockevent.max_delta_ns =
 620                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 621         lapic_clockevent.min_delta_ns =
 622                 clockevent_delta2ns(0xF, &lapic_clockevent);
 623
 624         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 625
 626         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 627         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 628         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 629                     calibration_result);
 630
 631         if (cpu_has_tsc) {
 632                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 633                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 634                             "%ld.%04ld MHz.\n",
 635                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 636                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 637         }
 638
 639         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 640                     "%u.%04u MHz.\n",
 641                     calibration_result / (1000000 / HZ),
 642                     calibration_result % (1000000 / HZ));
 643
 644         /*
 645          * Do a sanity check on the APIC calibration result
 646          */
 647         if (calibration_result < (1000000 / HZ)) {
 648                 local_irq_enable();
 649                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 650                 return -1;
 651         }
 652
 653         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 654
 655         /*
 656          * PM timer calibration failed or not turned on
 657          * so lets try APIC timer based calibration
 658          */
 659         if (!pm_referenced) {
 660                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 661
 662                 /*
 663                  * Setup the apic timer manually
 664                  */
 665                 levt->event_handler = lapic_cal_handler;
 666                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 667                 lapic_cal_loops = -1;
 668
 669                 /* Let the interrupts run */
 670                 local_irq_enable();
 671
 672                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 673                         cpu_relax();
 674
 675                 /* Stop the lapic timer */
 676                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 677
 678                 /* Jiffies delta */
 679                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 680                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 681
 682                 /* Check, if the jiffies result is consistent */
 683                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 684                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 685                 else
 686                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 687         } else
 688                 local_irq_enable();
 689
 690         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 691                 pr_warning("APIC timer disabled due to verification failure.\n");
 692                         return -1;
 693         }
 694
 695         return 0;
 696 }
 697
 698 /*
 699  * Setup the boot APIC
 700  *
 701  * Calibrate and verify the result.
 702  */
 703 void __init setup_boot_APIC_clock(void)
 704 {
 705         /*
 706          * The local apic timer can be disabled via the kernel
 707          * commandline or from the CPU detection code. Register the lapic
 708          * timer as a dummy clock event source on SMP systems, so the
 709          * broadcast mechanism is used. On UP systems simply ignore it.
 710          */
 711         if (disable_apic_timer) {
 712                 pr_info("Disabling APIC timer\n");
 713                 /* No broadcast on UP ! */
 714                 if (num_possible_cpus() > 1) {
 715                         lapic_clockevent.mult = 1;
 716                         setup_APIC_timer();
 717                 }
 718                 return;
 719         }
 720
 721         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 722                     "calibrating APIC timer ...\n");
 723
 724         if (calibrate_APIC_clock()) {
 725                 /* No broadcast on UP ! */
 726                 if (num_possible_cpus() > 1)
 727                         setup_APIC_timer();
 728                 return;
 729         }
 730
 731         /*
 732          * If nmi_watchdog is set to IO_APIC, we need the
 733          * PIT/HPET going.  Otherwise register lapic as a dummy
 734          * device.
 735          */
 736         if (nmi_watchdog != NMI_IO_APIC)
 737                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 738         else
 739                 pr_warning("APIC timer registered as dummy,"
 740                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 741
 742         /* Setup the lapic or request the broadcast */
 743         setup_APIC_timer();
 744 }
 745
 746 void __cpuinit setup_secondary_APIC_clock(void)
 747 {
 748         setup_APIC_timer();
 749 }
 750
 751 /*
 752  * The guts of the apic timer interrupt
 753  */
 754 static void local_apic_timer_interrupt(void)
 755 {
 756         int cpu = smp_processor_id();
 757         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 758
 759         /*
 760          * Normally we should not be here till LAPIC has been initialized but
 761          * in some cases like kdump, its possible that there is a pending LAPIC
 762          * timer interrupt from previous kernel's context and is delivered in
 763          * new kernel the moment interrupts are enabled.
 764          *
 765          * Interrupts are enabled early and LAPIC is setup much later, hence
 766          * its possible that when we get here evt->event_handler is NULL.
 767          * Check for event_handler being NULL and discard the interrupt as
 768          * spurious.
 769          */
 770         if (!evt->event_handler) {
 771                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 772                 /* Switch it off */
 773                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 774                 return;
 775         }
 776
 777         /*
 778          * the NMI deadlock-detector uses this.
 779          */
 780 #ifdef CONFIG_X86_64
 781         add_pda(apic_timer_irqs, 1);
 782 #else
 783         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 784 #endif
 785
 786         evt->event_handler(evt);
 787 }
 788
 789 /*
 790  * Local APIC timer interrupt. This is the most natural way for doing
 791  * local interrupts, but local timer interrupts can be emulated by
 792  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 793  *
 794  * [ if a single-CPU system runs an SMP kernel then we call the local
 795  *   interrupt as well. Thus we cannot inline the local irq ... ]
 796  */
 797 void smp_apic_timer_interrupt(struct pt_regs *regs)
 798 {
 799         struct pt_regs *old_regs = set_irq_regs(regs);
 800
 801         /*
 802          * NOTE! We'd better ACK the irq immediately,
 803          * because timer handling can be slow.
 804          */
 805         ack_APIC_irq();
 806         /*
 807          * update_process_times() expects us to have done irq_enter().
 808          * Besides, if we don't timer interrupts ignore the global
 809          * interrupt lock, which is the WrongThing (tm) to do.
 810          */
 811 #ifdef CONFIG_X86_64
 812         exit_idle();
 813 #endif
 814         irq_enter();
 815         local_apic_timer_interrupt();
 816         irq_exit();
 817
 818         set_irq_regs(old_regs);
 819 }
 820
 821 int setup_profiling_timer(unsigned int multiplier)
 822 {
 823         return -EINVAL;
 824 }
 825
 826 /*
 827  * Local APIC start and shutdown
 828  */
 829
 830 /**
 831  * clear_local_APIC - shutdown the local APIC
 832  *
 833  * This is called, when a CPU is disabled and before rebooting, so the state of
 834  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 835  * leftovers during boot.
 836  */
 837 void clear_local_APIC(void)
 838 {
 839         int maxlvt;
 840         u32 v;
 841
 842         /* APIC hasn't been mapped yet */
 843         if (!apic_phys)
 844                 return;
 845
 846         maxlvt = lapic_get_maxlvt();
 847         /*
 848          * Masking an LVT entry can trigger a local APIC error
 849          * if the vector is zero. Mask LVTERR first to prevent this.
 850          */
 851         if (maxlvt >= 3) {
 852                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 853                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 854         }
 855         /*
 856          * Careful: we have to set masks only first to deassert
 857          * any level-triggered sources.
 858          */
 859         v = apic_read(APIC_LVTT);
 860         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 861         v = apic_read(APIC_LVT0);
 862         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 863         v = apic_read(APIC_LVT1);
 864         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 865         if (maxlvt >= 4) {
 866                 v = apic_read(APIC_LVTPC);
 867                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 868         }
 869
 870         /* lets not touch this if we didn't frob it */
 871 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 872         if (maxlvt >= 5) {
 873                 v = apic_read(APIC_LVTTHMR);
 874                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 875         }
 876 #endif
 877         /*
 878          * Clean APIC state for other OSs:
 879          */
 880         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 881         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 882         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 883         if (maxlvt >= 3)
 884                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 885         if (maxlvt >= 4)
 886                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 887
 888         /* Integrated APIC (!82489DX) ? */
 889         if (lapic_is_integrated()) {
 890                 if (maxlvt > 3)
 891                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 892                         apic_write(APIC_ESR, 0);
 893                 apic_read(APIC_ESR);
 894         }
 895 }
 896
 897 /**
 898  * disable_local_APIC - clear and disable the local APIC
 899  */
 900 void disable_local_APIC(void)
 901 {
 902         unsigned int value;
 903
 904         clear_local_APIC();
 905
 906         /*
 907          * Disable APIC (implies clearing of registers
 908          * for 82489DX!).
 909          */
 910         value = apic_read(APIC_SPIV);
 911         value &= ~APIC_SPIV_APIC_ENABLED;
 912         apic_write(APIC_SPIV, value);
 913
 914 #ifdef CONFIG_X86_32
 915         /*
 916          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 917          * restore the disabled state.
 918          */
 919         if (enabled_via_apicbase) {
 920                 unsigned int l, h;
 921
 922                 rdmsr(MSR_IA32_APICBASE, l, h);
 923                 l &= ~MSR_IA32_APICBASE_ENABLE;
 924                 wrmsr(MSR_IA32_APICBASE, l, h);
 925         }
 926 #endif
 927 }
 928
 929 /*
 930  * If Linux enabled the LAPIC against the BIOS default disable it down before
 931  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 932  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 933  * for the case where Linux didn't enable the LAPIC.
 934  */
 935 void lapic_shutdown(void)
 936 {
 937         unsigned long flags;
 938
 939         if (!cpu_has_apic)
 940                 return;
 941
 942         local_irq_save(flags);
 943
 944 #ifdef CONFIG_X86_32
 945         if (!enabled_via_apicbase)
 946                 clear_local_APIC();
 947         else
 948 #endif
 949                 disable_local_APIC();
 950
 951
 952         local_irq_restore(flags);
 953 }
 954
 955 /*
 956  * This is to verify that we're looking at a real local APIC.
 957  * Check these against your board if the CPUs aren't getting
 958  * started for no apparent reason.
 959  */
 960 int __init verify_local_APIC(void)
 961 {
 962         unsigned int reg0, reg1;
 963
 964         /*
 965          * The version register is read-only in a real APIC.
 966          */
 967         reg0 = apic_read(APIC_LVR);
 968         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 969         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 970         reg1 = apic_read(APIC_LVR);
 971         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 972
 973         /*
 974          * The two version reads above should print the same
 975          * numbers.  If the second one is different, then we
 976          * poke at a non-APIC.
 977          */
 978         if (reg1 != reg0)
 979                 return 0;
 980
 981         /*
 982          * Check if the version looks reasonably.
 983          */
 984         reg1 = GET_APIC_VERSION(reg0);
 985         if (reg1 == 0x00 || reg1 == 0xff)
 986                 return 0;
 987         reg1 = lapic_get_maxlvt();
 988         if (reg1 < 0x02 || reg1 == 0xff)
 989                 return 0;
 990
 991         /*
 992          * The ID register is read/write in a real APIC.
 993          */
 994         reg0 = apic_read(APIC_ID);
 995         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 996         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 997         reg1 = apic_read(APIC_ID);
 998         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 999         apic_write(APIC_ID, reg0);
1000         if (reg1 != (reg0 ^ APIC_ID_MASK))
1001                 return 0;
1002
1003         /*
1004          * The next two are just to see if we have sane values.
1005          * They're only really relevant if we're in Virtual Wire
1006          * compatibility mode, but most boxes are anymore.
1007          */
1008         reg0 = apic_read(APIC_LVT0);
1009         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1010         reg1 = apic_read(APIC_LVT1);
1011         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1012
1013         return 1;
1014 }
1015
1016 /**
1017  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1018  */
1019 void __init sync_Arb_IDs(void)
1020 {
1021         /*
1022          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1023          * needed on AMD.
1024          */
1025         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1026                 return;
1027
1028         /*
1029          * Wait for idle.
1030          */
1031         apic_wait_icr_idle();
1032
1033         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1034         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1035                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1036 }
1037
1038 /*
1039  * An initial setup of the virtual wire mode.
1040  */
1041 void __init init_bsp_APIC(void)
1042 {
1043         unsigned int value;
1044
1045         /*
1046          * Don't do the setup now if we have a SMP BIOS as the
1047          * through-I/O-APIC virtual wire mode might be active.
1048          */
1049         if (smp_found_config || !cpu_has_apic)
1050                 return;
1051
1052         /*
1053          * Do not trust the local APIC being empty at bootup.
1054          */
1055         clear_local_APIC();
1056
1057         /*
1058          * Enable APIC.
1059          */
1060         value = apic_read(APIC_SPIV);
1061         value &= ~APIC_VECTOR_MASK;
1062         value |= APIC_SPIV_APIC_ENABLED;
1063
1064 #ifdef CONFIG_X86_32
1065         /* This bit is reserved on P4/Xeon and should be cleared */
1066         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1067             (boot_cpu_data.x86 == 15))
1068                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1069         else
1070 #endif
1071                 value |= APIC_SPIV_FOCUS_DISABLED;
1072         value |= SPURIOUS_APIC_VECTOR;
1073         apic_write(APIC_SPIV, value);
1074
1075         /*
1076          * Set up the virtual wire mode.
1077          */
1078         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1079         value = APIC_DM_NMI;
1080         if (!lapic_is_integrated())             /* 82489DX */
1081                 value |= APIC_LVT_LEVEL_TRIGGER;
1082         apic_write(APIC_LVT1, value);
1083 }
1084
1085 static void __cpuinit lapic_setup_esr(void)
1086 {
1087         unsigned int oldvalue, value, maxlvt;
1088
1089         if (!lapic_is_integrated()) {
1090                 pr_info("No ESR for 82489DX.\n");
1091                 return;
1092         }
1093
1094         if (esr_disable) {
1095                 /*
1096                  * Something untraceable is creating bad interrupts on
1097                  * secondary quads ... for the moment, just leave the
1098                  * ESR disabled - we can't do anything useful with the
1099                  * errors anyway - mbligh
1100                  */
1101                 pr_info("Leaving ESR disabled.\n");
1102                 return;
1103         }
1104
1105         maxlvt = lapic_get_maxlvt();
1106         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1107                 apic_write(APIC_ESR, 0);
1108         oldvalue = apic_read(APIC_ESR);
1109
1110         /* enables sending errors */
1111         value = ERROR_APIC_VECTOR;
1112         apic_write(APIC_LVTERR, value);
1113
1114         /*
1115          * spec says clear errors after enabling vector.
1116          */
1117         if (maxlvt > 3)
1118                 apic_write(APIC_ESR, 0);
1119         value = apic_read(APIC_ESR);
1120         if (value != oldvalue)
1121                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1122                         "vector: 0x%08x  after: 0x%08x\n",
1123                         oldvalue, value);
1124 }
1125
1126
1127 /**
1128  * setup_local_APIC - setup the local APIC
1129  */
1130 void __cpuinit setup_local_APIC(void)
1131 {
1132         unsigned int value;
1133         int i, j;
1134
1135 #ifdef CONFIG_X86_32
1136         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1137         if (lapic_is_integrated() && esr_disable) {
1138                 apic_write(APIC_ESR, 0);
1139                 apic_write(APIC_ESR, 0);
1140                 apic_write(APIC_ESR, 0);
1141                 apic_write(APIC_ESR, 0);
1142         }
1143 #endif
1144
1145         preempt_disable();
1146
1147         /*
1148          * Double-check whether this APIC is really registered.
1149          * This is meaningless in clustered apic mode, so we skip it.
1150          */
1151         if (!apic_id_registered())
1152                 BUG();
1153
1154         /*
1155          * Intel recommends to set DFR, LDR and TPR before enabling
1156          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1157          * document number 292116).  So here it goes...
1158          */
1159         init_apic_ldr();
1160
1161         /*
1162          * Set Task Priority to 'accept all'. We never change this
1163          * later on.
1164          */
1165         value = apic_read(APIC_TASKPRI);
1166         value &= ~APIC_TPRI_MASK;
1167         apic_write(APIC_TASKPRI, value);
1168
1169         /*
1170          * After a crash, we no longer service the interrupts and a pending
1171          * interrupt from previous kernel might still have ISR bit set.
1172          *
1173          * Most probably by now CPU has serviced that pending interrupt and
1174          * it might not have done the ack_APIC_irq() because it thought,
1175          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1176          * does not clear the ISR bit and cpu thinks it has already serivced
1177          * the interrupt. Hence a vector might get locked. It was noticed
1178          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1179          */
1180         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1181                 value = apic_read(APIC_ISR + i*0x10);
1182                 for (j = 31; j >= 0; j--) {
1183                         if (value & (1<<j))
1184                                 ack_APIC_irq();
1185                 }
1186         }
1187
1188         /*
1189          * Now that we are all set up, enable the APIC
1190          */
1191         value = apic_read(APIC_SPIV);
1192         value &= ~APIC_VECTOR_MASK;
1193         /*
1194          * Enable APIC
1195          */
1196         value |= APIC_SPIV_APIC_ENABLED;
1197
1198 #ifdef CONFIG_X86_32
1199         /*
1200          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1201          * certain networking cards. If high frequency interrupts are
1202          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1203          * entry is masked/unmasked at a high rate as well then sooner or
1204          * later IOAPIC line gets 'stuck', no more interrupts are received
1205          * from the device. If focus CPU is disabled then the hang goes
1206          * away, oh well :-(
1207          *
1208          * [ This bug can be reproduced easily with a level-triggered
1209          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1210          *   BX chipset. ]
1211          */
1212         /*
1213          * Actually disabling the focus CPU check just makes the hang less
1214          * frequent as it makes the interrupt distributon model be more
1215          * like LRU than MRU (the short-term load is more even across CPUs).
1216          * See also the comment in end_level_ioapic_irq().  --macro
1217          */
1218
1219         /*
1220          * - enable focus processor (bit==0)
1221          * - 64bit mode always use processor focus
1222          *   so no need to set it
1223          */
1224         value &= ~APIC_SPIV_FOCUS_DISABLED;
1225 #endif
1226
1227         /*
1228          * Set spurious IRQ vector
1229          */
1230         value |= SPURIOUS_APIC_VECTOR;
1231         apic_write(APIC_SPIV, value);
1232
1233         /*
1234          * Set up LVT0, LVT1:
1235          *
1236          * set up through-local-APIC on the BP's LINT0. This is not
1237          * strictly necessary in pure symmetric-IO mode, but sometimes
1238          * we delegate interrupts to the 8259A.
1239          */
1240         /*
1241          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1242          */
1243         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1244         if (!smp_processor_id() && (pic_mode || !value)) {
1245                 value = APIC_DM_EXTINT;
1246                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1247                                 smp_processor_id());
1248         } else {
1249                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1250                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1251                                 smp_processor_id());
1252         }
1253         apic_write(APIC_LVT0, value);
1254
1255         /*
1256          * only the BP should see the LINT1 NMI signal, obviously.
1257          */
1258         if (!smp_processor_id())
1259                 value = APIC_DM_NMI;
1260         else
1261                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1262         if (!lapic_is_integrated())             /* 82489DX */
1263                 value |= APIC_LVT_LEVEL_TRIGGER;
1264         apic_write(APIC_LVT1, value);
1265
1266         preempt_enable();
1267 }
1268
1269 void __cpuinit end_local_APIC_setup(void)
1270 {
1271         lapic_setup_esr();
1272
1273 #ifdef CONFIG_X86_32
1274         {
1275                 unsigned int value;
1276                 /* Disable the local apic timer */
1277                 value = apic_read(APIC_LVTT);
1278                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1279                 apic_write(APIC_LVTT, value);
1280         }
1281 #endif
1282
1283         setup_apic_nmi_watchdog(NULL);
1284         apic_pm_activate();
1285 }
1286
1287 #ifdef HAVE_X2APIC
1288 void check_x2apic(void)
1289 {
1290         int msr, msr2;
1291
1292         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1293
1294         if (msr & X2APIC_ENABLE) {
1295                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1296                 x2apic_preenabled = x2apic = 1;
1297                 apic_ops = &x2apic_ops;
1298         }
1299 }
1300
1301 void enable_x2apic(void)
1302 {
1303         int msr, msr2;
1304
1305         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1306         if (!(msr & X2APIC_ENABLE)) {
1307                 pr_info("Enabling x2apic\n");
1308                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1309         }
1310 }
1311
1312 void __init enable_IR_x2apic(void)
1313 {
1314 #ifdef CONFIG_INTR_REMAP
1315         int ret;
1316         unsigned long flags;
1317
1318         if (!cpu_has_x2apic)
1319                 return;
1320
1321         if (!x2apic_preenabled && disable_x2apic) {
1322                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1323                         "because of nox2apic\n");
1324                 return;
1325         }
1326
1327         if (x2apic_preenabled && disable_x2apic)
1328                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1329
1330         if (!x2apic_preenabled && skip_ioapic_setup) {
1331                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1332                         "because of skipping io-apic setup\n");
1333                 return;
1334         }
1335
1336         ret = dmar_table_init();
1337         if (ret) {
1338                 pr_info("dmar_table_init() failed with %d:\n", ret);
1339
1340                 if (x2apic_preenabled)
1341                         panic("x2apic enabled by bios. But IR enabling failed");
1342                 else
1343                         pr_info("Not enabling x2apic,Intr-remapping\n");
1344                 return;
1345         }
1346
1347         local_irq_save(flags);
1348         mask_8259A();
1349
1350         ret = save_mask_IO_APIC_setup();
1351         if (ret) {
1352                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1353                 goto end;
1354         }
1355
1356         ret = enable_intr_remapping(1);
1357
1358         if (ret && x2apic_preenabled) {
1359                 local_irq_restore(flags);
1360                 panic("x2apic enabled by bios. But IR enabling failed");
1361         }
1362
1363         if (ret)
1364                 goto end_restore;
1365
1366         if (!x2apic) {
1367                 x2apic = 1;
1368                 apic_ops = &x2apic_ops;
1369                 enable_x2apic();
1370         }
1371
1372 end_restore:
1373         if (ret)
1374                 /*
1375                  * IR enabling failed
1376                  */
1377                 restore_IO_APIC_setup();
1378         else
1379                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1380
1381 end:
1382         unmask_8259A();
1383         local_irq_restore(flags);
1384
1385         if (!ret) {
1386                 if (!x2apic_preenabled)
1387                         pr_info("Enabled x2apic and interrupt-remapping\n");
1388                 else
1389                         pr_info("Enabled Interrupt-remapping\n");
1390         } else
1391                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1392 #else
1393         if (!cpu_has_x2apic)
1394                 return;
1395
1396         if (x2apic_preenabled)
1397                 panic("x2apic enabled prior OS handover,"
1398                       " enable CONFIG_INTR_REMAP");
1399
1400         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1401                 " and x2apic\n");
1402 #endif
1403
1404         return;
1405 }
1406 #endif /* HAVE_X2APIC */
1407
1408 #ifdef CONFIG_X86_64
1409 /*
1410  * Detect and enable local APICs on non-SMP boards.
1411  * Original code written by Keir Fraser.
1412  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1413  * not correctly set up (usually the APIC timer won't work etc.)
1414  */
1415 static int __init detect_init_APIC(void)
1416 {
1417         if (!cpu_has_apic) {
1418                 pr_info("No local APIC present\n");
1419                 return -1;
1420         }
1421
1422         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1423         boot_cpu_physical_apicid = 0;
1424         return 0;
1425 }
1426 #else
1427 /*
1428  * Detect and initialize APIC
1429  */
1430 static int __init detect_init_APIC(void)
1431 {
1432         u32 h, l, features;
1433
1434         /* Disabled by kernel option? */
1435         if (disable_apic)
1436                 return -1;
1437
1438         switch (boot_cpu_data.x86_vendor) {
1439         case X86_VENDOR_AMD:
1440                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1441                     (boot_cpu_data.x86 == 15))
1442                         break;
1443                 goto no_apic;
1444         case X86_VENDOR_INTEL:
1445                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1446                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1447                         break;
1448                 goto no_apic;
1449         default:
1450                 goto no_apic;
1451         }
1452
1453         if (!cpu_has_apic) {
1454                 /*
1455                  * Over-ride BIOS and try to enable the local APIC only if
1456                  * "lapic" specified.
1457                  */
1458                 if (!force_enable_local_apic) {
1459                         pr_info("Local APIC disabled by BIOS -- "
1460                                 "you can enable it with \"lapic\"\n");
1461                         return -1;
1462                 }
1463                 /*
1464                  * Some BIOSes disable the local APIC in the APIC_BASE
1465                  * MSR. This can only be done in software for Intel P6 or later
1466                  * and AMD K7 (Model > 1) or later.
1467                  */
1468                 rdmsr(MSR_IA32_APICBASE, l, h);
1469                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1470                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1471                         l &= ~MSR_IA32_APICBASE_BASE;
1472                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1473                         wrmsr(MSR_IA32_APICBASE, l, h);
1474                         enabled_via_apicbase = 1;
1475                 }
1476         }
1477         /*
1478          * The APIC feature bit should now be enabled
1479          * in `cpuid'
1480          */
1481         features = cpuid_edx(1);
1482         if (!(features & (1 << X86_FEATURE_APIC))) {
1483                 pr_warning("Could not enable APIC!\n");
1484                 return -1;
1485         }
1486         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1487         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1488
1489         /* The BIOS may have set up the APIC at some other address */
1490         rdmsr(MSR_IA32_APICBASE, l, h);
1491         if (l & MSR_IA32_APICBASE_ENABLE)
1492                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1493
1494         pr_info("Found and enabled local APIC!\n");
1495
1496         apic_pm_activate();
1497
1498         return 0;
1499
1500 no_apic:
1501         pr_info("No local APIC present or hardware disabled\n");
1502         return -1;
1503 }
1504 #endif
1505
1506 #ifdef CONFIG_X86_64
1507 void __init early_init_lapic_mapping(void)
1508 {
1509         unsigned long phys_addr;
1510
1511         /*
1512          * If no local APIC can be found then go out
1513          * : it means there is no mpatable and MADT
1514          */
1515         if (!smp_found_config)
1516                 return;
1517
1518         phys_addr = mp_lapic_addr;
1519
1520         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1521         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1522                     APIC_BASE, phys_addr);
1523
1524         /*
1525          * Fetch the APIC ID of the BSP in case we have a
1526          * default configuration (or the MP table is broken).
1527          */
1528         boot_cpu_physical_apicid = read_apic_id();
1529 }
1530 #endif
1531
1532 /**
1533  * init_apic_mappings - initialize APIC mappings
1534  */
1535 void __init init_apic_mappings(void)
1536 {
1537 #ifdef HAVE_X2APIC
1538         if (x2apic) {
1539                 boot_cpu_physical_apicid = read_apic_id();
1540                 return;
1541         }
1542 #endif
1543
1544         /*
1545          * If no local APIC can be found then set up a fake all
1546          * zeroes page to simulate the local APIC and another
1547          * one for the IO-APIC.
1548          */
1549         if (!smp_found_config && detect_init_APIC()) {
1550                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1551                 apic_phys = __pa(apic_phys);
1552         } else
1553                 apic_phys = mp_lapic_addr;
1554
1555         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1556         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1557                                 APIC_BASE, apic_phys);
1558
1559         /*
1560          * Fetch the APIC ID of the BSP in case we have a
1561          * default configuration (or the MP table is broken).
1562          */
1563         if (boot_cpu_physical_apicid == -1U)
1564                 boot_cpu_physical_apicid = read_apic_id();
1565 }
1566
1567 /*
1568  * This initializes the IO-APIC and APIC hardware if this is
1569  * a UP kernel.
1570  */
1571 int apic_version[MAX_APICS];
1572
1573 int __init APIC_init_uniprocessor(void)
1574 {
1575 #ifdef CONFIG_X86_64
1576         if (disable_apic) {
1577                 pr_info("Apic disabled\n");
1578                 return -1;
1579         }
1580         if (!cpu_has_apic) {
1581                 disable_apic = 1;
1582                 pr_info("Apic disabled by BIOS\n");
1583                 return -1;
1584         }
1585 #else
1586         if (!smp_found_config && !cpu_has_apic)
1587                 return -1;
1588
1589         /*
1590          * Complain if the BIOS pretends there is one.
1591          */
1592         if (!cpu_has_apic &&
1593             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1594                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1595                         boot_cpu_physical_apicid);
1596                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1597                 return -1;
1598         }
1599 #endif
1600
1601 #ifdef HAVE_X2APIC
1602         enable_IR_x2apic();
1603 #endif
1604 #ifdef CONFIG_X86_64
1605         setup_apic_routing();
1606 #endif
1607
1608         verify_local_APIC();
1609         connect_bsp_APIC();
1610
1611 #ifdef CONFIG_X86_64
1612         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1613 #else
1614         /*
1615          * Hack: In case of kdump, after a crash, kernel might be booting
1616          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1617          * might be zero if read from MP tables. Get it from LAPIC.
1618          */
1619 # ifdef CONFIG_CRASH_DUMP
1620         boot_cpu_physical_apicid = read_apic_id();
1621 # endif
1622 #endif
1623         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1624         setup_local_APIC();
1625
1626 #ifdef CONFIG_X86_64
1627         /*
1628          * Now enable IO-APICs, actually call clear_IO_APIC
1629          * We need clear_IO_APIC before enabling vector on BP
1630          */
1631         if (!skip_ioapic_setup && nr_ioapics)
1632                 enable_IO_APIC();
1633 #endif
1634
1635 #ifdef CONFIG_X86_IO_APIC
1636         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1637 #endif
1638                 localise_nmi_watchdog();
1639         end_local_APIC_setup();
1640
1641 #ifdef CONFIG_X86_IO_APIC
1642         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1643                 setup_IO_APIC();
1644 # ifdef CONFIG_X86_64
1645         else
1646                 nr_ioapics = 0;
1647 # endif
1648 #endif
1649
1650 #ifdef CONFIG_X86_64
1651         setup_boot_APIC_clock();
1652         check_nmi_watchdog();
1653 #else
1654         setup_boot_clock();
1655 #endif
1656
1657         return 0;
1658 }
1659
1660 /*
1661  * Local APIC interrupts
1662  */
1663
1664 /*
1665  * This interrupt should _never_ happen with our APIC/SMP architecture
1666  */
1667 void smp_spurious_interrupt(struct pt_regs *regs)
1668 {
1669         u32 v;
1670
1671 #ifdef CONFIG_X86_64
1672         exit_idle();
1673 #endif
1674         irq_enter();
1675         /*
1676          * Check if this really is a spurious interrupt and ACK it
1677          * if it is a vectored one.  Just in case...
1678          * Spurious interrupts should not be ACKed.
1679          */
1680         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1681         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1682                 ack_APIC_irq();
1683
1684 #ifdef CONFIG_X86_64
1685         add_pda(irq_spurious_count, 1);
1686 #else
1687         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1688         pr_info("spurious APIC interrupt on CPU#%d, "
1689                 "should never happen.\n", smp_processor_id());
1690         __get_cpu_var(irq_stat).irq_spurious_count++;
1691 #endif
1692         irq_exit();
1693 }
1694
1695 /*
1696  * This interrupt should never happen with our APIC/SMP architecture
1697  */
1698 void smp_error_interrupt(struct pt_regs *regs)
1699 {
1700         u32 v, v1;
1701
1702 #ifdef CONFIG_X86_64
1703         exit_idle();
1704 #endif
1705         irq_enter();
1706         /* First tickle the hardware, only then report what went on. -- REW */
1707         v = apic_read(APIC_ESR);
1708         apic_write(APIC_ESR, 0);
1709         v1 = apic_read(APIC_ESR);
1710         ack_APIC_irq();
1711         atomic_inc(&irq_err_count);
1712
1713         /*
1714          * Here is what the APIC error bits mean:
1715          * 0: Send CS error
1716          * 1: Receive CS error
1717          * 2: Send accept error
1718          * 3: Receive accept error
1719          * 4: Reserved
1720          * 5: Send illegal vector
1721          * 6: Received illegal vector
1722          * 7: Illegal register address
1723          */
1724         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1725                 smp_processor_id(), v , v1);
1726         irq_exit();
1727 }
1728
1729 /**
1730  * connect_bsp_APIC - attach the APIC to the interrupt system
1731  */
1732 void __init connect_bsp_APIC(void)
1733 {
1734 #ifdef CONFIG_X86_32
1735         if (pic_mode) {
1736                 /*
1737                  * Do not trust the local APIC being empty at bootup.
1738                  */
1739                 clear_local_APIC();
1740                 /*
1741                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1742                  * local APIC to INT and NMI lines.
1743                  */
1744                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1745                                 "enabling APIC mode.\n");
1746                 outb(0x70, 0x22);
1747                 outb(0x01, 0x23);
1748         }
1749 #endif
1750         enable_apic_mode();
1751 }
1752
1753 /**
1754  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1755  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1756  *
1757  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1758  * APIC is disabled.
1759  */
1760 void disconnect_bsp_APIC(int virt_wire_setup)
1761 {
1762         unsigned int value;
1763
1764 #ifdef CONFIG_X86_32
1765         if (pic_mode) {
1766                 /*
1767                  * Put the board back into PIC mode (has an effect only on
1768                  * certain older boards).  Note that APIC interrupts, including
1769                  * IPIs, won't work beyond this point!  The only exception are
1770                  * INIT IPIs.
1771                  */
1772                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1773                                 "entering PIC mode.\n");
1774                 outb(0x70, 0x22);
1775                 outb(0x00, 0x23);
1776                 return;
1777         }
1778 #endif
1779
1780         /* Go back to Virtual Wire compatibility mode */
1781
1782         /* For the spurious interrupt use vector F, and enable it */
1783         value = apic_read(APIC_SPIV);
1784         value &= ~APIC_VECTOR_MASK;
1785         value |= APIC_SPIV_APIC_ENABLED;
1786         value |= 0xf;
1787         apic_write(APIC_SPIV, value);
1788
1789         if (!virt_wire_setup) {
1790                 /*
1791                  * For LVT0 make it edge triggered, active high,
1792                  * external and enabled
1793                  */
1794                 value = apic_read(APIC_LVT0);
1795                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1796                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1797                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1798                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1799                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1800                 apic_write(APIC_LVT0, value);
1801         } else {
1802                 /* Disable LVT0 */
1803                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1804         }
1805
1806         /*
1807          * For LVT1 make it edge triggered, active high,
1808          * nmi and enabled
1809          */
1810         value = apic_read(APIC_LVT1);
1811         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1812                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1813                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1814         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1815         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1816         apic_write(APIC_LVT1, value);
1817 }
1818
1819 void __cpuinit generic_processor_info(int apicid, int version)
1820 {
1821         int cpu;
1822         cpumask_t tmp_map;
1823
1824         /*
1825          * Validate version
1826          */
1827         if (version == 0x0) {
1828                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1829                         "fixing up to 0x10. (tell your hw vendor)\n",
1830                         version);
1831                 version = 0x10;
1832         }
1833         apic_version[apicid] = version;
1834
1835         if (num_processors >= NR_CPUS) {
1836                 pr_warning("WARNING: NR_CPUS limit of %i reached."
1837                         "  Processor ignored.\n", NR_CPUS);
1838                 return;
1839         }
1840
1841         num_processors++;
1842         cpus_complement(tmp_map, cpu_present_map);
1843         cpu = first_cpu(tmp_map);
1844
1845         physid_set(apicid, phys_cpu_present_map);
1846         if (apicid == boot_cpu_physical_apicid) {
1847                 /*
1848                  * x86_bios_cpu_apicid is required to have processors listed
1849                  * in same order as logical cpu numbers. Hence the first
1850                  * entry is BSP, and so on.
1851                  */
1852                 cpu = 0;
1853         }
1854         if (apicid > max_physical_apicid)
1855                 max_physical_apicid = apicid;
1856
1857 #ifdef CONFIG_X86_32
1858         /*
1859          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1860          * but we need to work other dependencies like SMP_SUSPEND etc
1861          * before this can be done without some confusion.
1862          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1863          *       - Ashok Raj <ashok.raj@intel.com>
1864          */
1865         if (max_physical_apicid >= 8) {
1866                 switch (boot_cpu_data.x86_vendor) {
1867                 case X86_VENDOR_INTEL:
1868                         if (!APIC_XAPIC(version)) {
1869                                 def_to_bigsmp = 0;
1870                                 break;
1871                         }
1872                         /* If P4 and above fall through */
1873                 case X86_VENDOR_AMD:
1874                         def_to_bigsmp = 1;
1875                 }
1876         }
1877 #endif
1878
1879 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1880         /* are we being called early in kernel startup? */
1881         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1882                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1883                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1884
1885                 cpu_to_apicid[cpu] = apicid;
1886                 bios_cpu_apicid[cpu] = apicid;
1887         } else {
1888                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1889                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1890         }
1891 #endif
1892
1893         cpu_set(cpu, cpu_possible_map);
1894         cpu_set(cpu, cpu_present_map);
1895 }
1896
1897 #ifdef CONFIG_X86_64
1898 int hard_smp_processor_id(void)
1899 {
1900         return read_apic_id();
1901 }
1902 #endif
1903
1904 /*
1905  * Power management
1906  */
1907 #ifdef CONFIG_PM
1908
1909 static struct {
1910         /*
1911          * 'active' is true if the local APIC was enabled by us and
1912          * not the BIOS; this signifies that we are also responsible
1913          * for disabling it before entering apm/acpi suspend
1914          */
1915         int active;
1916         /* r/w apic fields */
1917         unsigned int apic_id;
1918         unsigned int apic_taskpri;
1919         unsigned int apic_ldr;
1920         unsigned int apic_dfr;
1921         unsigned int apic_spiv;
1922         unsigned int apic_lvtt;
1923         unsigned int apic_lvtpc;
1924         unsigned int apic_lvt0;
1925         unsigned int apic_lvt1;
1926         unsigned int apic_lvterr;
1927         unsigned int apic_tmict;
1928         unsigned int apic_tdcr;
1929         unsigned int apic_thmr;
1930 } apic_pm_state;
1931
1932 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1933 {
1934         unsigned long flags;
1935         int maxlvt;
1936
1937         if (!apic_pm_state.active)
1938                 return 0;
1939
1940         maxlvt = lapic_get_maxlvt();
1941
1942         apic_pm_state.apic_id = apic_read(APIC_ID);
1943         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1944         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1945         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1946         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1947         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1948         if (maxlvt >= 4)
1949                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1950         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1951         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1952         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1953         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1954         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1955 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1956         if (maxlvt >= 5)
1957                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1958 #endif
1959
1960         local_irq_save(flags);
1961         disable_local_APIC();
1962         local_irq_restore(flags);
1963         return 0;
1964 }
1965
1966 static int lapic_resume(struct sys_device *dev)
1967 {
1968         unsigned int l, h;
1969         unsigned long flags;
1970         int maxlvt;
1971
1972         if (!apic_pm_state.active)
1973                 return 0;
1974
1975         maxlvt = lapic_get_maxlvt();
1976
1977         local_irq_save(flags);
1978
1979 #ifdef HAVE_X2APIC
1980         if (x2apic)
1981                 enable_x2apic();
1982         else
1983 #endif
1984         {
1985                 /*
1986                  * Make sure the APICBASE points to the right address
1987                  *
1988                  * FIXME! This will be wrong if we ever support suspend on
1989                  * SMP! We'll need to do this as part of the CPU restore!
1990                  */
1991                 rdmsr(MSR_IA32_APICBASE, l, h);
1992                 l &= ~MSR_IA32_APICBASE_BASE;
1993                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1994                 wrmsr(MSR_IA32_APICBASE, l, h);
1995         }
1996
1997         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1998         apic_write(APIC_ID, apic_pm_state.apic_id);
1999         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2000         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2001         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2002         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2003         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2004         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2005 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2006         if (maxlvt >= 5)
2007                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2008 #endif
2009         if (maxlvt >= 4)
2010                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2011         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2012         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2013         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2014         apic_write(APIC_ESR, 0);
2015         apic_read(APIC_ESR);
2016         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2017         apic_write(APIC_ESR, 0);
2018         apic_read(APIC_ESR);
2019
2020         local_irq_restore(flags);
2021
2022         return 0;
2023 }
2024
2025 /*
2026  * This device has no shutdown method - fully functioning local APICs
2027  * are needed on every CPU up until machine_halt/restart/poweroff.
2028  */
2029
2030 static struct sysdev_class lapic_sysclass = {
2031         .name           = "lapic",
2032         .resume         = lapic_resume,
2033         .suspend        = lapic_suspend,
2034 };
2035
2036 static struct sys_device device_lapic = {
2037         .id     = 0,
2038         .cls    = &lapic_sysclass,
2039 };
2040
2041 static void __cpuinit apic_pm_activate(void)
2042 {
2043         apic_pm_state.active = 1;
2044 }
2045
2046 static int __init init_lapic_sysfs(void)
2047 {
2048         int error;
2049
2050         if (!cpu_has_apic)
2051                 return 0;
2052         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2053
2054         error = sysdev_class_register(&lapic_sysclass);
2055         if (!error)
2056                 error = sysdev_register(&device_lapic);
2057         return error;
2058 }
2059 device_initcall(init_lapic_sysfs);
2060
2061 #else   /* CONFIG_PM */
2062
2063 static void apic_pm_activate(void) { }
2064
2065 #endif  /* CONFIG_PM */
2066
2067 #ifdef CONFIG_X86_64
2068 /*
2069  * apic_is_clustered_box() -- Check if we can expect good TSC
2070  *
2071  * Thus far, the major user of this is IBM's Summit2 series:
2072  *
2073  * Clustered boxes may have unsynced TSC problems if they are
2074  * multi-chassis. Use available data to take a good guess.
2075  * If in doubt, go HPET.
2076  */
2077 __cpuinit int apic_is_clustered_box(void)
2078 {
2079         int i, clusters, zeros;
2080         unsigned id;
2081         u16 *bios_cpu_apicid;
2082         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2083
2084         /*
2085          * there is not this kind of box with AMD CPU yet.
2086          * Some AMD box with quadcore cpu and 8 sockets apicid
2087          * will be [4, 0x23] or [8, 0x27] could be thought to
2088          * vsmp box still need checking...
2089          */
2090         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2091                 return 0;
2092
2093         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2094         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2095
2096         for (i = 0; i < NR_CPUS; i++) {
2097                 /* are we being called early in kernel startup? */
2098                 if (bios_cpu_apicid) {
2099                         id = bios_cpu_apicid[i];
2100                 }
2101                 else if (i < nr_cpu_ids) {
2102                         if (cpu_present(i))
2103                                 id = per_cpu(x86_bios_cpu_apicid, i);
2104                         else
2105                                 continue;
2106                 }
2107                 else
2108                         break;
2109
2110                 if (id != BAD_APICID)
2111                         __set_bit(APIC_CLUSTERID(id), clustermap);
2112         }
2113
2114         /* Problem:  Partially populated chassis may not have CPUs in some of
2115          * the APIC clusters they have been allocated.  Only present CPUs have
2116          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2117          * Since clusters are allocated sequentially, count zeros only if
2118          * they are bounded by ones.
2119          */
2120         clusters = 0;
2121         zeros = 0;
2122         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2123                 if (test_bit(i, clustermap)) {
2124                         clusters += 1 + zeros;
2125                         zeros = 0;
2126                 } else
2127                         ++zeros;
2128         }
2129
2130         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2131          * not guaranteed to be synced between boards
2132          */
2133         if (is_vsmp_box() && clusters > 1)
2134                 return 1;
2135
2136         /*
2137          * If clusters > 2, then should be multi-chassis.
2138          * May have to revisit this when multi-core + hyperthreaded CPUs come
2139          * out, but AFAIK this will work even for them.
2140          */
2141         return (clusters > 2);
2142 }
2143 #endif
2144
2145 /*
2146  * APIC command line parameters
2147  */
2148 static int __init setup_disableapic(char *arg)
2149 {
2150         disable_apic = 1;
2151         setup_clear_cpu_cap(X86_FEATURE_APIC);
2152         return 0;
2153 }
2154 early_param("disableapic", setup_disableapic);
2155
2156 /* same as disableapic, for compatibility */
2157 static int __init setup_nolapic(char *arg)
2158 {
2159         return setup_disableapic(arg);
2160 }
2161 early_param("nolapic", setup_nolapic);
2162
2163 static int __init parse_lapic_timer_c2_ok(char *arg)
2164 {
2165         local_apic_timer_c2_ok = 1;
2166         return 0;
2167 }
2168 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2169
2170 static int __init parse_disable_apic_timer(char *arg)
2171 {
2172         disable_apic_timer = 1;
2173         return 0;
2174 }
2175 early_param("noapictimer", parse_disable_apic_timer);
2176
2177 static int __init parse_nolapic_timer(char *arg)
2178 {
2179         disable_apic_timer = 1;
2180         return 0;
2181 }
2182 early_param("nolapic_timer", parse_nolapic_timer);
2183
2184 static int __init apic_set_verbosity(char *arg)
2185 {
2186         if (!arg)  {
2187 #ifdef CONFIG_X86_64
2188                 skip_ioapic_setup = 0;
2189                 return 0;
2190 #endif
2191                 return -EINVAL;
2192         }
2193
2194         if (strcmp("debug", arg) == 0)
2195                 apic_verbosity = APIC_DEBUG;
2196         else if (strcmp("verbose", arg) == 0)
2197                 apic_verbosity = APIC_VERBOSE;
2198         else {
2199                 pr_warning("APIC Verbosity level %s not recognised"
2200                         " use apic=verbose or apic=debug\n", arg);
2201                 return -EINVAL;
2202         }
2203
2204         return 0;
2205 }
2206 early_param("apic", apic_set_verbosity);
2207
2208 static int __init lapic_insert_resource(void)
2209 {
2210         if (!apic_phys)
2211                 return -1;
2212
2213         /* Put local APIC into the resource map. */
2214         lapic_resource.start = apic_phys;
2215         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2216         insert_resource(&iomem_resource, &lapic_resource);
2217
2218         return 0;
2219 }
2220
2221 /*
2222  * need call insert after e820_reserve_resources()
2223  * that is using request_resource
2224  */
2225 late_initcall(lapic_insert_resource);