arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33 #include <linux/ftrace.h>
  34 #include <linux/smp.h>
  35 #include <linux/nmi.h>
  36 #include <linux/timex.h>
  37
  38 #include <asm/atomic.h>
  39 #include <asm/mtrr.h>
  40 #include <asm/mpspec.h>
  41 #include <asm/desc.h>
  42 #include <asm/arch_hooks.h>
  43 #include <asm/hpet.h>
  44 #include <asm/pgalloc.h>
  45 #include <asm/i8253.h>
  46 #include <asm/idle.h>
  47 #include <asm/proto.h>
  48 #include <asm/apic.h>
  49 #include <asm/i8259.h>
  50 #include <asm/smp.h>
  51
  52 #include <mach_apic.h>
  53 #include <mach_apicdef.h>
  54 #include <mach_ipi.h>
  55
  56 /*
  57  * Sanity check
  58  */
  59 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  60 # error SPURIOUS_APIC_VECTOR definition error
  61 #endif
  62
  63 unsigned int num_processors;
  64 unsigned disabled_cpus __cpuinitdata;
  65 /* Processor that is doing the boot up */
  66 unsigned int boot_cpu_physical_apicid = -1U;
  67 EXPORT_SYMBOL(boot_cpu_physical_apicid);
  68 unsigned int max_physical_apicid;
  69
  70 /* Bitmask of physically existing CPUs */
  71 physid_mask_t phys_cpu_present_map;
  72
  73 /*
  74  * Map cpu index to physical APIC ID
  75  */
  76 DEFINE_EARLY_PER_CPU(u16, x86_cpu_to_apicid, BAD_APICID);
  77 DEFINE_EARLY_PER_CPU(u16, x86_bios_cpu_apicid, BAD_APICID);
  78 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
  79 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  80
  81 #ifdef CONFIG_X86_32
  82 /*
  83  * Knob to control our willingness to enable the local APIC.
  84  *
  85  * +1=force-enable
  86  */
  87 static int force_enable_local_apic;
  88 /*
  89  * APIC command line parameters
  90  */
  91 static int __init parse_lapic(char *arg)
  92 {
  93         force_enable_local_apic = 1;
  94         return 0;
  95 }
  96 early_param("lapic", parse_lapic);
  97 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  98 static int enabled_via_apicbase;
  99
 100 #endif
 101
 102 #ifdef CONFIG_X86_64
 103 static int apic_calibrate_pmtmr __initdata;
 104 static __init int setup_apicpmtimer(char *s)
 105 {
 106         apic_calibrate_pmtmr = 1;
 107         notsc_setup(NULL);
 108         return 0;
 109 }
 110 __setup("apicpmtimer", setup_apicpmtimer);
 111 #endif
 112
 113 #ifdef CONFIG_X86_64
 114 #define HAVE_X2APIC
 115 #endif
 116
 117 #ifdef HAVE_X2APIC
 118 int x2apic;
 119 /* x2apic enabled before OS handover */
 120 static int x2apic_preenabled;
 121 static int disable_x2apic;
 122 static __init int setup_nox2apic(char *str)
 123 {
 124         disable_x2apic = 1;
 125         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 126         return 0;
 127 }
 128 early_param("nox2apic", setup_nox2apic);
 129 #endif
 130
 131 unsigned long mp_lapic_addr;
 132 int disable_apic;
 133 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 134 static int disable_apic_timer __cpuinitdata;
 135 /* Local APIC timer works in C2 */
 136 int local_apic_timer_c2_ok;
 137 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 138
 139 int first_system_vector = 0xfe;
 140
 141 /*
 142  * Debug level, exported for io_apic.c
 143  */
 144 unsigned int apic_verbosity;
 145
 146 int pic_mode;
 147
 148 /* Have we found an MP table */
 149 int smp_found_config;
 150
 151 static struct resource lapic_resource = {
 152         .name = "Local APIC",
 153         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 154 };
 155
 156 static unsigned int calibration_result;
 157
 158 static int lapic_next_event(unsigned long delta,
 159                             struct clock_event_device *evt);
 160 static void lapic_timer_setup(enum clock_event_mode mode,
 161                               struct clock_event_device *evt);
 162 static void lapic_timer_broadcast(const struct cpumask *mask);
 163 static void apic_pm_activate(void);
 164
 165 /*
 166  * The local apic timer can be used for any function which is CPU local.
 167  */
 168 static struct clock_event_device lapic_clockevent = {
 169         .name           = "lapic",
 170         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 171                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 172         .shift          = 32,
 173         .set_mode       = lapic_timer_setup,
 174         .set_next_event = lapic_next_event,
 175         .broadcast      = lapic_timer_broadcast,
 176         .rating         = 100,
 177         .irq            = -1,
 178 };
 179 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 180
 181 static unsigned long apic_phys;
 182
 183 /*
 184  * Get the LAPIC version
 185  */
 186 static inline int lapic_get_version(void)
 187 {
 188         return GET_APIC_VERSION(apic_read(APIC_LVR));
 189 }
 190
 191 /*
 192  * Check, if the APIC is integrated or a separate chip
 193  */
 194 static inline int lapic_is_integrated(void)
 195 {
 196 #ifdef CONFIG_X86_64
 197         return 1;
 198 #else
 199         return APIC_INTEGRATED(lapic_get_version());
 200 #endif
 201 }
 202
 203 /*
 204  * Check, whether this is a modern or a first generation APIC
 205  */
 206 static int modern_apic(void)
 207 {
 208         /* AMD systems use old APIC versions, so check the CPU */
 209         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 210             boot_cpu_data.x86 >= 0xf)
 211                 return 1;
 212         return lapic_get_version() >= 0x14;
 213 }
 214
 215 /*
 216  * Paravirt kernels also might be using these below ops. So we still
 217  * use generic apic_read()/apic_write(), which might be pointing to different
 218  * ops in PARAVIRT case.
 219  */
 220 void xapic_wait_icr_idle(void)
 221 {
 222         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 223                 cpu_relax();
 224 }
 225
 226 u32 safe_xapic_wait_icr_idle(void)
 227 {
 228         u32 send_status;
 229         int timeout;
 230
 231         timeout = 0;
 232         do {
 233                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 234                 if (!send_status)
 235                         break;
 236                 udelay(100);
 237         } while (timeout++ < 1000);
 238
 239         return send_status;
 240 }
 241
 242 void xapic_icr_write(u32 low, u32 id)
 243 {
 244         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 245         apic_write(APIC_ICR, low);
 246 }
 247
 248 static u64 xapic_icr_read(void)
 249 {
 250         u32 icr1, icr2;
 251
 252         icr2 = apic_read(APIC_ICR2);
 253         icr1 = apic_read(APIC_ICR);
 254
 255         return icr1 | ((u64)icr2 << 32);
 256 }
 257
 258 static struct apic_ops xapic_ops = {
 259         .read = native_apic_mem_read,
 260         .write = native_apic_mem_write,
 261         .icr_read = xapic_icr_read,
 262         .icr_write = xapic_icr_write,
 263         .wait_icr_idle = xapic_wait_icr_idle,
 264         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 265 };
 266
 267 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 268 EXPORT_SYMBOL_GPL(apic_ops);
 269
 270 #ifdef HAVE_X2APIC
 271 static void x2apic_wait_icr_idle(void)
 272 {
 273         /* no need to wait for icr idle in x2apic */
 274         return;
 275 }
 276
 277 static u32 safe_x2apic_wait_icr_idle(void)
 278 {
 279         /* no need to wait for icr idle in x2apic */
 280         return 0;
 281 }
 282
 283 void x2apic_icr_write(u32 low, u32 id)
 284 {
 285         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 286 }
 287
 288 static u64 x2apic_icr_read(void)
 289 {
 290         unsigned long val;
 291
 292         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 293         return val;
 294 }
 295
 296 static struct apic_ops x2apic_ops = {
 297         .read = native_apic_msr_read,
 298         .write = native_apic_msr_write,
 299         .icr_read = x2apic_icr_read,
 300         .icr_write = x2apic_icr_write,
 301         .wait_icr_idle = x2apic_wait_icr_idle,
 302         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 303 };
 304 #endif
 305
 306 /**
 307  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 308  */
 309 void __cpuinit enable_NMI_through_LVT0(void)
 310 {
 311         unsigned int v;
 312
 313         /* unmask and set to NMI */
 314         v = APIC_DM_NMI;
 315
 316         /* Level triggered for 82489DX (32bit mode) */
 317         if (!lapic_is_integrated())
 318                 v |= APIC_LVT_LEVEL_TRIGGER;
 319
 320         apic_write(APIC_LVT0, v);
 321 }
 322
 323 #ifdef CONFIG_X86_32
 324 /**
 325  * get_physical_broadcast - Get number of physical broadcast IDs
 326  */
 327 int get_physical_broadcast(void)
 328 {
 329         return modern_apic() ? 0xff : 0xf;
 330 }
 331 #endif
 332
 333 /**
 334  * lapic_get_maxlvt - get the maximum number of local vector table entries
 335  */
 336 int lapic_get_maxlvt(void)
 337 {
 338         unsigned int v;
 339
 340         v = apic_read(APIC_LVR);
 341         /*
 342          * - we always have APIC integrated on 64bit mode
 343          * - 82489DXs do not report # of LVT entries
 344          */
 345         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 346 }
 347
 348 /*
 349  * Local APIC timer
 350  */
 351
 352 /* Clock divisor */
 353 #define APIC_DIVISOR 16
 354
 355 /*
 356  * This function sets up the local APIC timer, with a timeout of
 357  * 'clocks' APIC bus clock. During calibration we actually call
 358  * this function twice on the boot CPU, once with a bogus timeout
 359  * value, second time for real. The other (noncalibrating) CPUs
 360  * call this function only once, with the real, calibrated value.
 361  *
 362  * We do reads before writes even if unnecessary, to get around the
 363  * P5 APIC double write bug.
 364  */
 365 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 366 {
 367         unsigned int lvtt_value, tmp_value;
 368
 369         lvtt_value = LOCAL_TIMER_VECTOR;
 370         if (!oneshot)
 371                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 372         if (!lapic_is_integrated())
 373                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 374
 375         if (!irqen)
 376                 lvtt_value |= APIC_LVT_MASKED;
 377
 378         apic_write(APIC_LVTT, lvtt_value);
 379
 380         /*
 381          * Divide PICLK by 16
 382          */
 383         tmp_value = apic_read(APIC_TDCR);
 384         apic_write(APIC_TDCR,
 385                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 386                 APIC_TDR_DIV_16);
 387
 388         if (!oneshot)
 389                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 390 }
 391
 392 /*
 393  * Setup extended LVT, AMD specific (K8, family 10h)
 394  *
 395  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 396  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 397  *
 398  * If mask=1, the LVT entry does not generate interrupts while mask=0
 399  * enables the vector. See also the BKDGs.
 400  */
 401
 402 #define APIC_EILVT_LVTOFF_MCE 0
 403 #define APIC_EILVT_LVTOFF_IBS 1
 404
 405 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 406 {
 407         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 408         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 409
 410         apic_write(reg, v);
 411 }
 412
 413 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 414 {
 415         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 416         return APIC_EILVT_LVTOFF_MCE;
 417 }
 418
 419 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 420 {
 421         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 422         return APIC_EILVT_LVTOFF_IBS;
 423 }
 424 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 425
 426 /*
 427  * Program the next event, relative to now
 428  */
 429 static int lapic_next_event(unsigned long delta,
 430                             struct clock_event_device *evt)
 431 {
 432         apic_write(APIC_TMICT, delta);
 433         return 0;
 434 }
 435
 436 /*
 437  * Setup the lapic timer in periodic or oneshot mode
 438  */
 439 static void lapic_timer_setup(enum clock_event_mode mode,
 440                               struct clock_event_device *evt)
 441 {
 442         unsigned long flags;
 443         unsigned int v;
 444
 445         /* Lapic used as dummy for broadcast ? */
 446         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 447                 return;
 448
 449         local_irq_save(flags);
 450
 451         switch (mode) {
 452         case CLOCK_EVT_MODE_PERIODIC:
 453         case CLOCK_EVT_MODE_ONESHOT:
 454                 __setup_APIC_LVTT(calibration_result,
 455                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 456                 break;
 457         case CLOCK_EVT_MODE_UNUSED:
 458         case CLOCK_EVT_MODE_SHUTDOWN:
 459                 v = apic_read(APIC_LVTT);
 460                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 461                 apic_write(APIC_LVTT, v);
 462                 apic_write(APIC_TMICT, 0xffffffff);
 463                 break;
 464         case CLOCK_EVT_MODE_RESUME:
 465                 /* Nothing to do here */
 466                 break;
 467         }
 468
 469         local_irq_restore(flags);
 470 }
 471
 472 /*
 473  * Local APIC timer broadcast function
 474  */
 475 static void lapic_timer_broadcast(const struct cpumask *mask)
 476 {
 477 #ifdef CONFIG_SMP
 478         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 479 #endif
 480 }
 481
 482 /*
 483  * Setup the local APIC timer for this CPU. Copy the initilized values
 484  * of the boot CPU and register the clock event in the framework.
 485  */
 486 static void __cpuinit setup_APIC_timer(void)
 487 {
 488         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 489
 490         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 491         levt->cpumask = cpumask_of(smp_processor_id());
 492
 493         clockevents_register_device(levt);
 494 }
 495
 496 /*
 497  * In this functions we calibrate APIC bus clocks to the external timer.
 498  *
 499  * We want to do the calibration only once since we want to have local timer
 500  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 501  * frequency.
 502  *
 503  * This was previously done by reading the PIT/HPET and waiting for a wrap
 504  * around to find out, that a tick has elapsed. I have a box, where the PIT
 505  * readout is broken, so it never gets out of the wait loop again. This was
 506  * also reported by others.
 507  *
 508  * Monitoring the jiffies value is inaccurate and the clockevents
 509  * infrastructure allows us to do a simple substitution of the interrupt
 510  * handler.
 511  *
 512  * The calibration routine also uses the pm_timer when possible, as the PIT
 513  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 514  * back to normal later in the boot process).
 515  */
 516
 517 #define LAPIC_CAL_LOOPS         (HZ/10)
 518
 519 static __initdata int lapic_cal_loops = -1;
 520 static __initdata long lapic_cal_t1, lapic_cal_t2;
 521 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 522 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 523 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 524
 525 /*
 526  * Temporary interrupt handler.
 527  */
 528 static void __init lapic_cal_handler(struct clock_event_device *dev)
 529 {
 530         unsigned long long tsc = 0;
 531         long tapic = apic_read(APIC_TMCCT);
 532         unsigned long pm = acpi_pm_read_early();
 533
 534         if (cpu_has_tsc)
 535                 rdtscll(tsc);
 536
 537         switch (lapic_cal_loops++) {
 538         case 0:
 539                 lapic_cal_t1 = tapic;
 540                 lapic_cal_tsc1 = tsc;
 541                 lapic_cal_pm1 = pm;
 542                 lapic_cal_j1 = jiffies;
 543                 break;
 544
 545         case LAPIC_CAL_LOOPS:
 546                 lapic_cal_t2 = tapic;
 547                 lapic_cal_tsc2 = tsc;
 548                 if (pm < lapic_cal_pm1)
 549                         pm += ACPI_PM_OVRRUN;
 550                 lapic_cal_pm2 = pm;
 551                 lapic_cal_j2 = jiffies;
 552                 break;
 553         }
 554 }
 555
 556 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 557 {
 558         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 559         const long pm_thresh = pm_100ms / 100;
 560         unsigned long mult;
 561         u64 res;
 562
 563 #ifndef CONFIG_X86_PM_TIMER
 564         return -1;
 565 #endif
 566
 567         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 568
 569         /* Check, if the PM timer is available */
 570         if (!deltapm)
 571                 return -1;
 572
 573         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 574
 575         if (deltapm > (pm_100ms - pm_thresh) &&
 576             deltapm < (pm_100ms + pm_thresh)) {
 577                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 578         } else {
 579                 res = (((u64)deltapm) *  mult) >> 22;
 580                 do_div(res, 1000000);
 581                 pr_warning("APIC calibration not consistent "
 582                         "with PM Timer: %ldms instead of 100ms\n",
 583                         (long)res);
 584                 /* Correct the lapic counter value */
 585                 res = (((u64)(*delta)) * pm_100ms);
 586                 do_div(res, deltapm);
 587                 pr_info("APIC delta adjusted to PM-Timer: "
 588                         "%lu (%ld)\n", (unsigned long)res, *delta);
 589                 *delta = (long)res;
 590         }
 591
 592         return 0;
 593 }
 594
 595 static int __init calibrate_APIC_clock(void)
 596 {
 597         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 598         void (*real_handler)(struct clock_event_device *dev);
 599         unsigned long deltaj;
 600         long delta;
 601         int pm_referenced = 0;
 602
 603         local_irq_disable();
 604
 605         /* Replace the global interrupt handler */
 606         real_handler = global_clock_event->event_handler;
 607         global_clock_event->event_handler = lapic_cal_handler;
 608
 609         /*
 610          * Setup the APIC counter to maximum. There is no way the lapic
 611          * can underflow in the 100ms detection time frame
 612          */
 613         __setup_APIC_LVTT(0xffffffff, 0, 0);
 614
 615         /* Let the interrupts run */
 616         local_irq_enable();
 617
 618         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 619                 cpu_relax();
 620
 621         local_irq_disable();
 622
 623         /* Restore the real event handler */
 624         global_clock_event->event_handler = real_handler;
 625
 626         /* Build delta t1-t2 as apic timer counts down */
 627         delta = lapic_cal_t1 - lapic_cal_t2;
 628         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 629
 630         /* we trust the PM based calibration if possible */
 631         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 632                                         &delta);
 633
 634         /* Calculate the scaled math multiplication factor */
 635         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 636                                        lapic_clockevent.shift);
 637         lapic_clockevent.max_delta_ns =
 638                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 639         lapic_clockevent.min_delta_ns =
 640                 clockevent_delta2ns(0xF, &lapic_clockevent);
 641
 642         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 643
 644         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 645         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 646         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 647                     calibration_result);
 648
 649         if (cpu_has_tsc) {
 650                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 651                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 652                             "%ld.%04ld MHz.\n",
 653                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 654                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 655         }
 656
 657         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 658                     "%u.%04u MHz.\n",
 659                     calibration_result / (1000000 / HZ),
 660                     calibration_result % (1000000 / HZ));
 661
 662         /*
 663          * Do a sanity check on the APIC calibration result
 664          */
 665         if (calibration_result < (1000000 / HZ)) {
 666                 local_irq_enable();
 667                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 668                 return -1;
 669         }
 670
 671         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 672
 673         /*
 674          * PM timer calibration failed or not turned on
 675          * so lets try APIC timer based calibration
 676          */
 677         if (!pm_referenced) {
 678                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 679
 680                 /*
 681                  * Setup the apic timer manually
 682                  */
 683                 levt->event_handler = lapic_cal_handler;
 684                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 685                 lapic_cal_loops = -1;
 686
 687                 /* Let the interrupts run */
 688                 local_irq_enable();
 689
 690                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 691                         cpu_relax();
 692
 693                 /* Stop the lapic timer */
 694                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 695
 696                 /* Jiffies delta */
 697                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 698                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 699
 700                 /* Check, if the jiffies result is consistent */
 701                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 702                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 703                 else
 704                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 705         } else
 706                 local_irq_enable();
 707
 708         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 709                 pr_warning("APIC timer disabled due to verification failure\n");
 710                         return -1;
 711         }
 712
 713         return 0;
 714 }
 715
 716 /*
 717  * Setup the boot APIC
 718  *
 719  * Calibrate and verify the result.
 720  */
 721 void __init setup_boot_APIC_clock(void)
 722 {
 723         /*
 724          * The local apic timer can be disabled via the kernel
 725          * commandline or from the CPU detection code. Register the lapic
 726          * timer as a dummy clock event source on SMP systems, so the
 727          * broadcast mechanism is used. On UP systems simply ignore it.
 728          */
 729         if (disable_apic_timer) {
 730                 pr_info("Disabling APIC timer\n");
 731                 /* No broadcast on UP ! */
 732                 if (num_possible_cpus() > 1) {
 733                         lapic_clockevent.mult = 1;
 734                         setup_APIC_timer();
 735                 }
 736                 return;
 737         }
 738
 739         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 740                     "calibrating APIC timer ...\n");
 741
 742         if (calibrate_APIC_clock()) {
 743                 /* No broadcast on UP ! */
 744                 if (num_possible_cpus() > 1)
 745                         setup_APIC_timer();
 746                 return;
 747         }
 748
 749         /*
 750          * If nmi_watchdog is set to IO_APIC, we need the
 751          * PIT/HPET going.  Otherwise register lapic as a dummy
 752          * device.
 753          */
 754         if (nmi_watchdog != NMI_IO_APIC)
 755                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 756         else
 757                 pr_warning("APIC timer registered as dummy,"
 758                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 759
 760         /* Setup the lapic or request the broadcast */
 761         setup_APIC_timer();
 762 }
 763
 764 void __cpuinit setup_secondary_APIC_clock(void)
 765 {
 766         setup_APIC_timer();
 767 }
 768
 769 /*
 770  * The guts of the apic timer interrupt
 771  */
 772 static void local_apic_timer_interrupt(void)
 773 {
 774         int cpu = smp_processor_id();
 775         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 776
 777         /*
 778          * Normally we should not be here till LAPIC has been initialized but
 779          * in some cases like kdump, its possible that there is a pending LAPIC
 780          * timer interrupt from previous kernel's context and is delivered in
 781          * new kernel the moment interrupts are enabled.
 782          *
 783          * Interrupts are enabled early and LAPIC is setup much later, hence
 784          * its possible that when we get here evt->event_handler is NULL.
 785          * Check for event_handler being NULL and discard the interrupt as
 786          * spurious.
 787          */
 788         if (!evt->event_handler) {
 789                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 790                 /* Switch it off */
 791                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 792                 return;
 793         }
 794
 795         /*
 796          * the NMI deadlock-detector uses this.
 797          */
 798         inc_irq_stat(apic_timer_irqs);
 799
 800         evt->event_handler(evt);
 801 }
 802
 803 /*
 804  * Local APIC timer interrupt. This is the most natural way for doing
 805  * local interrupts, but local timer interrupts can be emulated by
 806  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 807  *
 808  * [ if a single-CPU system runs an SMP kernel then we call the local
 809  *   interrupt as well. Thus we cannot inline the local irq ... ]
 810  */
 811 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 812 {
 813         struct pt_regs *old_regs = set_irq_regs(regs);
 814
 815         /*
 816          * NOTE! We'd better ACK the irq immediately,
 817          * because timer handling can be slow.
 818          */
 819         ack_APIC_irq();
 820         /*
 821          * update_process_times() expects us to have done irq_enter().
 822          * Besides, if we don't timer interrupts ignore the global
 823          * interrupt lock, which is the WrongThing (tm) to do.
 824          */
 825         exit_idle();
 826         irq_enter();
 827         local_apic_timer_interrupt();
 828         irq_exit();
 829
 830         set_irq_regs(old_regs);
 831 }
 832
 833 int setup_profiling_timer(unsigned int multiplier)
 834 {
 835         return -EINVAL;
 836 }
 837
 838 /*
 839  * Local APIC start and shutdown
 840  */
 841
 842 /**
 843  * clear_local_APIC - shutdown the local APIC
 844  *
 845  * This is called, when a CPU is disabled and before rebooting, so the state of
 846  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 847  * leftovers during boot.
 848  */
 849 void clear_local_APIC(void)
 850 {
 851         int maxlvt;
 852         u32 v;
 853
 854         /* APIC hasn't been mapped yet */
 855         if (!apic_phys)
 856                 return;
 857
 858         maxlvt = lapic_get_maxlvt();
 859         /*
 860          * Masking an LVT entry can trigger a local APIC error
 861          * if the vector is zero. Mask LVTERR first to prevent this.
 862          */
 863         if (maxlvt >= 3) {
 864                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 865                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 866         }
 867         /*
 868          * Careful: we have to set masks only first to deassert
 869          * any level-triggered sources.
 870          */
 871         v = apic_read(APIC_LVTT);
 872         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 873         v = apic_read(APIC_LVT0);
 874         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 875         v = apic_read(APIC_LVT1);
 876         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 877         if (maxlvt >= 4) {
 878                 v = apic_read(APIC_LVTPC);
 879                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 880         }
 881
 882         /* lets not touch this if we didn't frob it */
 883 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 884         if (maxlvt >= 5) {
 885                 v = apic_read(APIC_LVTTHMR);
 886                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 887         }
 888 #endif
 889         /*
 890          * Clean APIC state for other OSs:
 891          */
 892         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 893         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 894         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 895         if (maxlvt >= 3)
 896                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 897         if (maxlvt >= 4)
 898                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 899
 900         /* Integrated APIC (!82489DX) ? */
 901         if (lapic_is_integrated()) {
 902                 if (maxlvt > 3)
 903                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 904                         apic_write(APIC_ESR, 0);
 905                 apic_read(APIC_ESR);
 906         }
 907 }
 908
 909 /**
 910  * disable_local_APIC - clear and disable the local APIC
 911  */
 912 void disable_local_APIC(void)
 913 {
 914         unsigned int value;
 915
 916         /* APIC hasn't been mapped yet */
 917         if (!apic_phys)
 918                 return;
 919
 920         clear_local_APIC();
 921
 922         /*
 923          * Disable APIC (implies clearing of registers
 924          * for 82489DX!).
 925          */
 926         value = apic_read(APIC_SPIV);
 927         value &= ~APIC_SPIV_APIC_ENABLED;
 928         apic_write(APIC_SPIV, value);
 929
 930 #ifdef CONFIG_X86_32
 931         /*
 932          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 933          * restore the disabled state.
 934          */
 935         if (enabled_via_apicbase) {
 936                 unsigned int l, h;
 937
 938                 rdmsr(MSR_IA32_APICBASE, l, h);
 939                 l &= ~MSR_IA32_APICBASE_ENABLE;
 940                 wrmsr(MSR_IA32_APICBASE, l, h);
 941         }
 942 #endif
 943 }
 944
 945 /*
 946  * If Linux enabled the LAPIC against the BIOS default disable it down before
 947  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 948  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 949  * for the case where Linux didn't enable the LAPIC.
 950  */
 951 void lapic_shutdown(void)
 952 {
 953         unsigned long flags;
 954
 955         if (!cpu_has_apic)
 956                 return;
 957
 958         local_irq_save(flags);
 959
 960 #ifdef CONFIG_X86_32
 961         if (!enabled_via_apicbase)
 962                 clear_local_APIC();
 963         else
 964 #endif
 965                 disable_local_APIC();
 966
 967
 968         local_irq_restore(flags);
 969 }
 970
 971 /*
 972  * This is to verify that we're looking at a real local APIC.
 973  * Check these against your board if the CPUs aren't getting
 974  * started for no apparent reason.
 975  */
 976 int __init verify_local_APIC(void)
 977 {
 978         unsigned int reg0, reg1;
 979
 980         /*
 981          * The version register is read-only in a real APIC.
 982          */
 983         reg0 = apic_read(APIC_LVR);
 984         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 985         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 986         reg1 = apic_read(APIC_LVR);
 987         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 988
 989         /*
 990          * The two version reads above should print the same
 991          * numbers.  If the second one is different, then we
 992          * poke at a non-APIC.
 993          */
 994         if (reg1 != reg0)
 995                 return 0;
 996
 997         /*
 998          * Check if the version looks reasonably.
 999          */
1000         reg1 = GET_APIC_VERSION(reg0);
1001         if (reg1 == 0x00 || reg1 == 0xff)
1002                 return 0;
1003         reg1 = lapic_get_maxlvt();
1004         if (reg1 < 0x02 || reg1 == 0xff)
1005                 return 0;
1006
1007         /*
1008          * The ID register is read/write in a real APIC.
1009          */
1010         reg0 = apic_read(APIC_ID);
1011         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1012         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
1013         reg1 = apic_read(APIC_ID);
1014         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1015         apic_write(APIC_ID, reg0);
1016         if (reg1 != (reg0 ^ APIC_ID_MASK))
1017                 return 0;
1018
1019         /*
1020          * The next two are just to see if we have sane values.
1021          * They're only really relevant if we're in Virtual Wire
1022          * compatibility mode, but most boxes are anymore.
1023          */
1024         reg0 = apic_read(APIC_LVT0);
1025         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1026         reg1 = apic_read(APIC_LVT1);
1027         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1028
1029         return 1;
1030 }
1031
1032 /**
1033  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1034  */
1035 void __init sync_Arb_IDs(void)
1036 {
1037         /*
1038          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1039          * needed on AMD.
1040          */
1041         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1042                 return;
1043
1044         /*
1045          * Wait for idle.
1046          */
1047         apic_wait_icr_idle();
1048
1049         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1050         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1051                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1052 }
1053
1054 /*
1055  * An initial setup of the virtual wire mode.
1056  */
1057 void __init init_bsp_APIC(void)
1058 {
1059         unsigned int value;
1060
1061         /*
1062          * Don't do the setup now if we have a SMP BIOS as the
1063          * through-I/O-APIC virtual wire mode might be active.
1064          */
1065         if (smp_found_config || !cpu_has_apic)
1066                 return;
1067
1068         /*
1069          * Do not trust the local APIC being empty at bootup.
1070          */
1071         clear_local_APIC();
1072
1073         /*
1074          * Enable APIC.
1075          */
1076         value = apic_read(APIC_SPIV);
1077         value &= ~APIC_VECTOR_MASK;
1078         value |= APIC_SPIV_APIC_ENABLED;
1079
1080 #ifdef CONFIG_X86_32
1081         /* This bit is reserved on P4/Xeon and should be cleared */
1082         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1083             (boot_cpu_data.x86 == 15))
1084                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1085         else
1086 #endif
1087                 value |= APIC_SPIV_FOCUS_DISABLED;
1088         value |= SPURIOUS_APIC_VECTOR;
1089         apic_write(APIC_SPIV, value);
1090
1091         /*
1092          * Set up the virtual wire mode.
1093          */
1094         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1095         value = APIC_DM_NMI;
1096         if (!lapic_is_integrated())             /* 82489DX */
1097                 value |= APIC_LVT_LEVEL_TRIGGER;
1098         apic_write(APIC_LVT1, value);
1099 }
1100
1101 static void __cpuinit lapic_setup_esr(void)
1102 {
1103         unsigned int oldvalue, value, maxlvt;
1104
1105         if (!lapic_is_integrated()) {
1106                 pr_info("No ESR for 82489DX.\n");
1107                 return;
1108         }
1109
1110         if (esr_disable) {
1111                 /*
1112                  * Something untraceable is creating bad interrupts on
1113                  * secondary quads ... for the moment, just leave the
1114                  * ESR disabled - we can't do anything useful with the
1115                  * errors anyway - mbligh
1116                  */
1117                 pr_info("Leaving ESR disabled.\n");
1118                 return;
1119         }
1120
1121         maxlvt = lapic_get_maxlvt();
1122         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1123                 apic_write(APIC_ESR, 0);
1124         oldvalue = apic_read(APIC_ESR);
1125
1126         /* enables sending errors */
1127         value = ERROR_APIC_VECTOR;
1128         apic_write(APIC_LVTERR, value);
1129
1130         /*
1131          * spec says clear errors after enabling vector.
1132          */
1133         if (maxlvt > 3)
1134                 apic_write(APIC_ESR, 0);
1135         value = apic_read(APIC_ESR);
1136         if (value != oldvalue)
1137                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1138                         "vector: 0x%08x  after: 0x%08x\n",
1139                         oldvalue, value);
1140 }
1141
1142
1143 /**
1144  * setup_local_APIC - setup the local APIC
1145  */
1146 void __cpuinit setup_local_APIC(void)
1147 {
1148         unsigned int value;
1149         int i, j;
1150
1151         if (disable_apic) {
1152 #ifdef CONFIG_X86_IO_APIC
1153                 disable_ioapic_setup();
1154 #endif
1155                 return;
1156         }
1157
1158 #ifdef CONFIG_X86_32
1159         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1160         if (lapic_is_integrated() && esr_disable) {
1161                 apic_write(APIC_ESR, 0);
1162                 apic_write(APIC_ESR, 0);
1163                 apic_write(APIC_ESR, 0);
1164                 apic_write(APIC_ESR, 0);
1165         }
1166 #endif
1167
1168         preempt_disable();
1169
1170         /*
1171          * Double-check whether this APIC is really registered.
1172          * This is meaningless in clustered apic mode, so we skip it.
1173          */
1174         if (!apic_id_registered())
1175                 BUG();
1176
1177         /*
1178          * Intel recommends to set DFR, LDR and TPR before enabling
1179          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1180          * document number 292116).  So here it goes...
1181          */
1182         init_apic_ldr();
1183
1184         /*
1185          * Set Task Priority to 'accept all'. We never change this
1186          * later on.
1187          */
1188         value = apic_read(APIC_TASKPRI);
1189         value &= ~APIC_TPRI_MASK;
1190         apic_write(APIC_TASKPRI, value);
1191
1192         /*
1193          * After a crash, we no longer service the interrupts and a pending
1194          * interrupt from previous kernel might still have ISR bit set.
1195          *
1196          * Most probably by now CPU has serviced that pending interrupt and
1197          * it might not have done the ack_APIC_irq() because it thought,
1198          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1199          * does not clear the ISR bit and cpu thinks it has already serivced
1200          * the interrupt. Hence a vector might get locked. It was noticed
1201          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1202          */
1203         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1204                 value = apic_read(APIC_ISR + i*0x10);
1205                 for (j = 31; j >= 0; j--) {
1206                         if (value & (1<<j))
1207                                 ack_APIC_irq();
1208                 }
1209         }
1210
1211         /*
1212          * Now that we are all set up, enable the APIC
1213          */
1214         value = apic_read(APIC_SPIV);
1215         value &= ~APIC_VECTOR_MASK;
1216         /*
1217          * Enable APIC
1218          */
1219         value |= APIC_SPIV_APIC_ENABLED;
1220
1221 #ifdef CONFIG_X86_32
1222         /*
1223          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1224          * certain networking cards. If high frequency interrupts are
1225          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1226          * entry is masked/unmasked at a high rate as well then sooner or
1227          * later IOAPIC line gets 'stuck', no more interrupts are received
1228          * from the device. If focus CPU is disabled then the hang goes
1229          * away, oh well :-(
1230          *
1231          * [ This bug can be reproduced easily with a level-triggered
1232          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1233          *   BX chipset. ]
1234          */
1235         /*
1236          * Actually disabling the focus CPU check just makes the hang less
1237          * frequent as it makes the interrupt distributon model be more
1238          * like LRU than MRU (the short-term load is more even across CPUs).
1239          * See also the comment in end_level_ioapic_irq().  --macro
1240          */
1241
1242         /*
1243          * - enable focus processor (bit==0)
1244          * - 64bit mode always use processor focus
1245          *   so no need to set it
1246          */
1247         value &= ~APIC_SPIV_FOCUS_DISABLED;
1248 #endif
1249
1250         /*
1251          * Set spurious IRQ vector
1252          */
1253         value |= SPURIOUS_APIC_VECTOR;
1254         apic_write(APIC_SPIV, value);
1255
1256         /*
1257          * Set up LVT0, LVT1:
1258          *
1259          * set up through-local-APIC on the BP's LINT0. This is not
1260          * strictly necessary in pure symmetric-IO mode, but sometimes
1261          * we delegate interrupts to the 8259A.
1262          */
1263         /*
1264          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1265          */
1266         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1267         if (!smp_processor_id() && (pic_mode || !value)) {
1268                 value = APIC_DM_EXTINT;
1269                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1270                                 smp_processor_id());
1271         } else {
1272                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1273                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1274                                 smp_processor_id());
1275         }
1276         apic_write(APIC_LVT0, value);
1277
1278         /*
1279          * only the BP should see the LINT1 NMI signal, obviously.
1280          */
1281         if (!smp_processor_id())
1282                 value = APIC_DM_NMI;
1283         else
1284                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1285         if (!lapic_is_integrated())             /* 82489DX */
1286                 value |= APIC_LVT_LEVEL_TRIGGER;
1287         apic_write(APIC_LVT1, value);
1288
1289         preempt_enable();
1290 }
1291
1292 void __cpuinit end_local_APIC_setup(void)
1293 {
1294         lapic_setup_esr();
1295
1296 #ifdef CONFIG_X86_32
1297         {
1298                 unsigned int value;
1299                 /* Disable the local apic timer */
1300                 value = apic_read(APIC_LVTT);
1301                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1302                 apic_write(APIC_LVTT, value);
1303         }
1304 #endif
1305
1306         setup_apic_nmi_watchdog(NULL);
1307         apic_pm_activate();
1308 }
1309
1310 #ifdef HAVE_X2APIC
1311 void check_x2apic(void)
1312 {
1313         int msr, msr2;
1314
1315         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1316
1317         if (msr & X2APIC_ENABLE) {
1318                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1319                 x2apic_preenabled = x2apic = 1;
1320                 apic_ops = &x2apic_ops;
1321         }
1322 }
1323
1324 void enable_x2apic(void)
1325 {
1326         int msr, msr2;
1327
1328         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1329         if (!(msr & X2APIC_ENABLE)) {
1330                 pr_info("Enabling x2apic\n");
1331                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1332         }
1333 }
1334
1335 void __init enable_IR_x2apic(void)
1336 {
1337 #ifdef CONFIG_INTR_REMAP
1338         int ret;
1339         unsigned long flags;
1340
1341         if (!cpu_has_x2apic)
1342                 return;
1343
1344         if (!x2apic_preenabled && disable_x2apic) {
1345                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1346                         "because of nox2apic\n");
1347                 return;
1348         }
1349
1350         if (x2apic_preenabled && disable_x2apic)
1351                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1352
1353         if (!x2apic_preenabled && skip_ioapic_setup) {
1354                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1355                         "because of skipping io-apic setup\n");
1356                 return;
1357         }
1358
1359         ret = dmar_table_init();
1360         if (ret) {
1361                 pr_info("dmar_table_init() failed with %d:\n", ret);
1362
1363                 if (x2apic_preenabled)
1364                         panic("x2apic enabled by bios. But IR enabling failed");
1365                 else
1366                         pr_info("Not enabling x2apic,Intr-remapping\n");
1367                 return;
1368         }
1369
1370         local_irq_save(flags);
1371         mask_8259A();
1372
1373         ret = save_mask_IO_APIC_setup();
1374         if (ret) {
1375                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1376                 goto end;
1377         }
1378
1379         ret = enable_intr_remapping(1);
1380
1381         if (ret && x2apic_preenabled) {
1382                 local_irq_restore(flags);
1383                 panic("x2apic enabled by bios. But IR enabling failed");
1384         }
1385
1386         if (ret)
1387                 goto end_restore;
1388
1389         if (!x2apic) {
1390                 x2apic = 1;
1391                 apic_ops = &x2apic_ops;
1392                 enable_x2apic();
1393         }
1394
1395 end_restore:
1396         if (ret)
1397                 /*
1398                  * IR enabling failed
1399                  */
1400                 restore_IO_APIC_setup();
1401         else
1402                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1403
1404 end:
1405         unmask_8259A();
1406         local_irq_restore(flags);
1407
1408         if (!ret) {
1409                 if (!x2apic_preenabled)
1410                         pr_info("Enabled x2apic and interrupt-remapping\n");
1411                 else
1412                         pr_info("Enabled Interrupt-remapping\n");
1413         } else
1414                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1415 #else
1416         if (!cpu_has_x2apic)
1417                 return;
1418
1419         if (x2apic_preenabled)
1420                 panic("x2apic enabled prior OS handover,"
1421                       " enable CONFIG_INTR_REMAP");
1422
1423         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1424                 " and x2apic\n");
1425 #endif
1426
1427         return;
1428 }
1429 #endif /* HAVE_X2APIC */
1430
1431 #ifdef CONFIG_X86_64
1432 /*
1433  * Detect and enable local APICs on non-SMP boards.
1434  * Original code written by Keir Fraser.
1435  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1436  * not correctly set up (usually the APIC timer won't work etc.)
1437  */
1438 static int __init detect_init_APIC(void)
1439 {
1440         if (!cpu_has_apic) {
1441                 pr_info("No local APIC present\n");
1442                 return -1;
1443         }
1444
1445         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1446         boot_cpu_physical_apicid = 0;
1447         return 0;
1448 }
1449 #else
1450 /*
1451  * Detect and initialize APIC
1452  */
1453 static int __init detect_init_APIC(void)
1454 {
1455         u32 h, l, features;
1456
1457         /* Disabled by kernel option? */
1458         if (disable_apic)
1459                 return -1;
1460
1461         switch (boot_cpu_data.x86_vendor) {
1462         case X86_VENDOR_AMD:
1463                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1464                     (boot_cpu_data.x86 >= 15))
1465                         break;
1466                 goto no_apic;
1467         case X86_VENDOR_INTEL:
1468                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1469                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1470                         break;
1471                 goto no_apic;
1472         default:
1473                 goto no_apic;
1474         }
1475
1476         if (!cpu_has_apic) {
1477                 /*
1478                  * Over-ride BIOS and try to enable the local APIC only if
1479                  * "lapic" specified.
1480                  */
1481                 if (!force_enable_local_apic) {
1482                         pr_info("Local APIC disabled by BIOS -- "
1483                                 "you can enable it with \"lapic\"\n");
1484                         return -1;
1485                 }
1486                 /*
1487                  * Some BIOSes disable the local APIC in the APIC_BASE
1488                  * MSR. This can only be done in software for Intel P6 or later
1489                  * and AMD K7 (Model > 1) or later.
1490                  */
1491                 rdmsr(MSR_IA32_APICBASE, l, h);
1492                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1493                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1494                         l &= ~MSR_IA32_APICBASE_BASE;
1495                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1496                         wrmsr(MSR_IA32_APICBASE, l, h);
1497                         enabled_via_apicbase = 1;
1498                 }
1499         }
1500         /*
1501          * The APIC feature bit should now be enabled
1502          * in `cpuid'
1503          */
1504         features = cpuid_edx(1);
1505         if (!(features & (1 << X86_FEATURE_APIC))) {
1506                 pr_warning("Could not enable APIC!\n");
1507                 return -1;
1508         }
1509         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1510         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1511
1512         /* The BIOS may have set up the APIC at some other address */
1513         rdmsr(MSR_IA32_APICBASE, l, h);
1514         if (l & MSR_IA32_APICBASE_ENABLE)
1515                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1516
1517         pr_info("Found and enabled local APIC!\n");
1518
1519         apic_pm_activate();
1520
1521         return 0;
1522
1523 no_apic:
1524         pr_info("No local APIC present or hardware disabled\n");
1525         return -1;
1526 }
1527 #endif
1528
1529 #ifdef CONFIG_X86_64
1530 void __init early_init_lapic_mapping(void)
1531 {
1532         unsigned long phys_addr;
1533
1534         /*
1535          * If no local APIC can be found then go out
1536          * : it means there is no mpatable and MADT
1537          */
1538         if (!smp_found_config)
1539                 return;
1540
1541         phys_addr = mp_lapic_addr;
1542
1543         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1544         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1545                     APIC_BASE, phys_addr);
1546
1547         /*
1548          * Fetch the APIC ID of the BSP in case we have a
1549          * default configuration (or the MP table is broken).
1550          */
1551         boot_cpu_physical_apicid = read_apic_id();
1552 }
1553 #endif
1554
1555 /**
1556  * init_apic_mappings - initialize APIC mappings
1557  */
1558 void __init init_apic_mappings(void)
1559 {
1560 #ifdef HAVE_X2APIC
1561         if (x2apic) {
1562                 boot_cpu_physical_apicid = read_apic_id();
1563                 return;
1564         }
1565 #endif
1566
1567         /*
1568          * If no local APIC can be found then set up a fake all
1569          * zeroes page to simulate the local APIC and another
1570          * one for the IO-APIC.
1571          */
1572         if (!smp_found_config && detect_init_APIC()) {
1573                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1574                 apic_phys = __pa(apic_phys);
1575         } else
1576                 apic_phys = mp_lapic_addr;
1577
1578         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1579         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1580                                 APIC_BASE, apic_phys);
1581
1582         /*
1583          * Fetch the APIC ID of the BSP in case we have a
1584          * default configuration (or the MP table is broken).
1585          */
1586         if (boot_cpu_physical_apicid == -1U)
1587                 boot_cpu_physical_apicid = read_apic_id();
1588 }
1589
1590 /*
1591  * This initializes the IO-APIC and APIC hardware if this is
1592  * a UP kernel.
1593  */
1594 int apic_version[MAX_APICS];
1595
1596 int __init APIC_init_uniprocessor(void)
1597 {
1598         if (disable_apic) {
1599                 pr_info("Apic disabled\n");
1600                 return -1;
1601         }
1602 #ifdef CONFIG_X86_64
1603         if (!cpu_has_apic) {
1604                 disable_apic = 1;
1605                 pr_info("Apic disabled by BIOS\n");
1606                 return -1;
1607         }
1608 #else
1609         if (!smp_found_config && !cpu_has_apic)
1610                 return -1;
1611
1612         /*
1613          * Complain if the BIOS pretends there is one.
1614          */
1615         if (!cpu_has_apic &&
1616             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1617                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1618                         boot_cpu_physical_apicid);
1619                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1620                 return -1;
1621         }
1622 #endif
1623
1624 #ifdef HAVE_X2APIC
1625         enable_IR_x2apic();
1626 #endif
1627 #ifdef CONFIG_X86_64
1628         setup_apic_routing();
1629 #endif
1630
1631         verify_local_APIC();
1632         connect_bsp_APIC();
1633
1634 #ifdef CONFIG_X86_64
1635         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1636 #else
1637         /*
1638          * Hack: In case of kdump, after a crash, kernel might be booting
1639          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1640          * might be zero if read from MP tables. Get it from LAPIC.
1641          */
1642 # ifdef CONFIG_CRASH_DUMP
1643         boot_cpu_physical_apicid = read_apic_id();
1644 # endif
1645 #endif
1646         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1647         setup_local_APIC();
1648
1649 #ifdef CONFIG_X86_64
1650         /*
1651          * Now enable IO-APICs, actually call clear_IO_APIC
1652          * We need clear_IO_APIC before enabling vector on BP
1653          */
1654         if (!skip_ioapic_setup && nr_ioapics)
1655                 enable_IO_APIC();
1656 #endif
1657
1658 #ifdef CONFIG_X86_IO_APIC
1659         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1660 #endif
1661                 localise_nmi_watchdog();
1662         end_local_APIC_setup();
1663
1664 #ifdef CONFIG_X86_IO_APIC
1665         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1666                 setup_IO_APIC();
1667 # ifdef CONFIG_X86_64
1668         else
1669                 nr_ioapics = 0;
1670 # endif
1671 #endif
1672
1673 #ifdef CONFIG_X86_64
1674         setup_boot_APIC_clock();
1675         check_nmi_watchdog();
1676 #else
1677         setup_boot_clock();
1678 #endif
1679
1680         return 0;
1681 }
1682
1683 /*
1684  * Local APIC interrupts
1685  */
1686
1687 /*
1688  * This interrupt should _never_ happen with our APIC/SMP architecture
1689  */
1690 void smp_spurious_interrupt(struct pt_regs *regs)
1691 {
1692         u32 v;
1693
1694         exit_idle();
1695         irq_enter();
1696         /*
1697          * Check if this really is a spurious interrupt and ACK it
1698          * if it is a vectored one.  Just in case...
1699          * Spurious interrupts should not be ACKed.
1700          */
1701         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1702         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1703                 ack_APIC_irq();
1704
1705         inc_irq_stat(irq_spurious_count);
1706
1707         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1708         pr_info("spurious APIC interrupt on CPU#%d, "
1709                 "should never happen.\n", smp_processor_id());
1710         irq_exit();
1711 }
1712
1713 /*
1714  * This interrupt should never happen with our APIC/SMP architecture
1715  */
1716 void smp_error_interrupt(struct pt_regs *regs)
1717 {
1718         u32 v, v1;
1719
1720         exit_idle();
1721         irq_enter();
1722         /* First tickle the hardware, only then report what went on. -- REW */
1723         v = apic_read(APIC_ESR);
1724         apic_write(APIC_ESR, 0);
1725         v1 = apic_read(APIC_ESR);
1726         ack_APIC_irq();
1727         atomic_inc(&irq_err_count);
1728
1729         /*
1730          * Here is what the APIC error bits mean:
1731          * 0: Send CS error
1732          * 1: Receive CS error
1733          * 2: Send accept error
1734          * 3: Receive accept error
1735          * 4: Reserved
1736          * 5: Send illegal vector
1737          * 6: Received illegal vector
1738          * 7: Illegal register address
1739          */
1740         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1741                 smp_processor_id(), v , v1);
1742         irq_exit();
1743 }
1744
1745 /**
1746  * connect_bsp_APIC - attach the APIC to the interrupt system
1747  */
1748 void __init connect_bsp_APIC(void)
1749 {
1750 #ifdef CONFIG_X86_32
1751         if (pic_mode) {
1752                 /*
1753                  * Do not trust the local APIC being empty at bootup.
1754                  */
1755                 clear_local_APIC();
1756                 /*
1757                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1758                  * local APIC to INT and NMI lines.
1759                  */
1760                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1761                                 "enabling APIC mode.\n");
1762                 outb(0x70, 0x22);
1763                 outb(0x01, 0x23);
1764         }
1765 #endif
1766         enable_apic_mode();
1767 }
1768
1769 /**
1770  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1771  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1772  *
1773  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1774  * APIC is disabled.
1775  */
1776 void disconnect_bsp_APIC(int virt_wire_setup)
1777 {
1778         unsigned int value;
1779
1780 #ifdef CONFIG_X86_32
1781         if (pic_mode) {
1782                 /*
1783                  * Put the board back into PIC mode (has an effect only on
1784                  * certain older boards).  Note that APIC interrupts, including
1785                  * IPIs, won't work beyond this point!  The only exception are
1786                  * INIT IPIs.
1787                  */
1788                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1789                                 "entering PIC mode.\n");
1790                 outb(0x70, 0x22);
1791                 outb(0x00, 0x23);
1792                 return;
1793         }
1794 #endif
1795
1796         /* Go back to Virtual Wire compatibility mode */
1797
1798         /* For the spurious interrupt use vector F, and enable it */
1799         value = apic_read(APIC_SPIV);
1800         value &= ~APIC_VECTOR_MASK;
1801         value |= APIC_SPIV_APIC_ENABLED;
1802         value |= 0xf;
1803         apic_write(APIC_SPIV, value);
1804
1805         if (!virt_wire_setup) {
1806                 /*
1807                  * For LVT0 make it edge triggered, active high,
1808                  * external and enabled
1809                  */
1810                 value = apic_read(APIC_LVT0);
1811                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1812                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1813                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1814                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1815                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1816                 apic_write(APIC_LVT0, value);
1817         } else {
1818                 /* Disable LVT0 */
1819                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1820         }
1821
1822         /*
1823          * For LVT1 make it edge triggered, active high,
1824          * nmi and enabled
1825          */
1826         value = apic_read(APIC_LVT1);
1827         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1828                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1829                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1830         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1831         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1832         apic_write(APIC_LVT1, value);
1833 }
1834
1835 void __cpuinit generic_processor_info(int apicid, int version)
1836 {
1837         int cpu;
1838
1839         /*
1840          * Validate version
1841          */
1842         if (version == 0x0) {
1843                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1844                            "fixing up to 0x10. (tell your hw vendor)\n",
1845                                 version);
1846                 version = 0x10;
1847         }
1848         apic_version[apicid] = version;
1849
1850         if (num_processors >= nr_cpu_ids) {
1851                 int max = nr_cpu_ids;
1852                 int thiscpu = max + disabled_cpus;
1853
1854                 pr_warning(
1855                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1856                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1857
1858                 disabled_cpus++;
1859                 return;
1860         }
1861
1862         num_processors++;
1863         cpu = cpumask_next_zero(-1, cpu_present_mask);
1864
1865         if (version != apic_version[boot_cpu_physical_apicid])
1866                 WARN_ONCE(1,
1867                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1868                         apic_version[boot_cpu_physical_apicid], cpu, version);
1869
1870         physid_set(apicid, phys_cpu_present_map);
1871         if (apicid == boot_cpu_physical_apicid) {
1872                 /*
1873                  * x86_bios_cpu_apicid is required to have processors listed
1874                  * in same order as logical cpu numbers. Hence the first
1875                  * entry is BSP, and so on.
1876                  */
1877                 cpu = 0;
1878         }
1879         if (apicid > max_physical_apicid)
1880                 max_physical_apicid = apicid;
1881
1882 #ifdef CONFIG_X86_32
1883         /*
1884          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1885          * but we need to work other dependencies like SMP_SUSPEND etc
1886          * before this can be done without some confusion.
1887          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1888          *       - Ashok Raj <ashok.raj@intel.com>
1889          */
1890         if (max_physical_apicid >= 8) {
1891                 switch (boot_cpu_data.x86_vendor) {
1892                 case X86_VENDOR_INTEL:
1893                         if (!APIC_XAPIC(version)) {
1894                                 def_to_bigsmp = 0;
1895                                 break;
1896                         }
1897                         /* If P4 and above fall through */
1898                 case X86_VENDOR_AMD:
1899                         def_to_bigsmp = 1;
1900                 }
1901         }
1902 #endif
1903
1904 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1905         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1906         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1907 #endif
1908
1909         set_cpu_possible(cpu, true);
1910         set_cpu_present(cpu, true);
1911 }
1912
1913 #ifdef CONFIG_X86_64
1914 int hard_smp_processor_id(void)
1915 {
1916         return read_apic_id();
1917 }
1918 #endif
1919
1920 /*
1921  * Power management
1922  */
1923 #ifdef CONFIG_PM
1924
1925 static struct {
1926         /*
1927          * 'active' is true if the local APIC was enabled by us and
1928          * not the BIOS; this signifies that we are also responsible
1929          * for disabling it before entering apm/acpi suspend
1930          */
1931         int active;
1932         /* r/w apic fields */
1933         unsigned int apic_id;
1934         unsigned int apic_taskpri;
1935         unsigned int apic_ldr;
1936         unsigned int apic_dfr;
1937         unsigned int apic_spiv;
1938         unsigned int apic_lvtt;
1939         unsigned int apic_lvtpc;
1940         unsigned int apic_lvt0;
1941         unsigned int apic_lvt1;
1942         unsigned int apic_lvterr;
1943         unsigned int apic_tmict;
1944         unsigned int apic_tdcr;
1945         unsigned int apic_thmr;
1946 } apic_pm_state;
1947
1948 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1949 {
1950         unsigned long flags;
1951         int maxlvt;
1952
1953         if (!apic_pm_state.active)
1954                 return 0;
1955
1956         maxlvt = lapic_get_maxlvt();
1957
1958         apic_pm_state.apic_id = apic_read(APIC_ID);
1959         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1960         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1961         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1962         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1963         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1964         if (maxlvt >= 4)
1965                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1966         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1967         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1968         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1969         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1970         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1971 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1972         if (maxlvt >= 5)
1973                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1974 #endif
1975
1976         local_irq_save(flags);
1977         disable_local_APIC();
1978         local_irq_restore(flags);
1979         return 0;
1980 }
1981
1982 static int lapic_resume(struct sys_device *dev)
1983 {
1984         unsigned int l, h;
1985         unsigned long flags;
1986         int maxlvt;
1987
1988         if (!apic_pm_state.active)
1989                 return 0;
1990
1991         maxlvt = lapic_get_maxlvt();
1992
1993         local_irq_save(flags);
1994
1995 #ifdef HAVE_X2APIC
1996         if (x2apic)
1997                 enable_x2apic();
1998         else
1999 #endif
2000         {
2001                 /*
2002                  * Make sure the APICBASE points to the right address
2003                  *
2004                  * FIXME! This will be wrong if we ever support suspend on
2005                  * SMP! We'll need to do this as part of the CPU restore!
2006                  */
2007                 rdmsr(MSR_IA32_APICBASE, l, h);
2008                 l &= ~MSR_IA32_APICBASE_BASE;
2009                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2010                 wrmsr(MSR_IA32_APICBASE, l, h);
2011         }
2012
2013         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2014         apic_write(APIC_ID, apic_pm_state.apic_id);
2015         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2016         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2017         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2018         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2019         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2020         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2021 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2022         if (maxlvt >= 5)
2023                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2024 #endif
2025         if (maxlvt >= 4)
2026                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2027         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2028         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2029         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2030         apic_write(APIC_ESR, 0);
2031         apic_read(APIC_ESR);
2032         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2033         apic_write(APIC_ESR, 0);
2034         apic_read(APIC_ESR);
2035
2036         local_irq_restore(flags);
2037
2038         return 0;
2039 }
2040
2041 /*
2042  * This device has no shutdown method - fully functioning local APICs
2043  * are needed on every CPU up until machine_halt/restart/poweroff.
2044  */
2045
2046 static struct sysdev_class lapic_sysclass = {
2047         .name           = "lapic",
2048         .resume         = lapic_resume,
2049         .suspend        = lapic_suspend,
2050 };
2051
2052 static struct sys_device device_lapic = {
2053         .id     = 0,
2054         .cls    = &lapic_sysclass,
2055 };
2056
2057 static void __cpuinit apic_pm_activate(void)
2058 {
2059         apic_pm_state.active = 1;
2060 }
2061
2062 static int __init init_lapic_sysfs(void)
2063 {
2064         int error;
2065
2066         if (!cpu_has_apic)
2067                 return 0;
2068         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2069
2070         error = sysdev_class_register(&lapic_sysclass);
2071         if (!error)
2072                 error = sysdev_register(&device_lapic);
2073         return error;
2074 }
2075 device_initcall(init_lapic_sysfs);
2076
2077 #else   /* CONFIG_PM */
2078
2079 static void apic_pm_activate(void) { }
2080
2081 #endif  /* CONFIG_PM */
2082
2083 #ifdef CONFIG_X86_64
2084 /*
2085  * apic_is_clustered_box() -- Check if we can expect good TSC
2086  *
2087  * Thus far, the major user of this is IBM's Summit2 series:
2088  *
2089  * Clustered boxes may have unsynced TSC problems if they are
2090  * multi-chassis. Use available data to take a good guess.
2091  * If in doubt, go HPET.
2092  */
2093 __cpuinit int apic_is_clustered_box(void)
2094 {
2095         int i, clusters, zeros;
2096         unsigned id;
2097         u16 *bios_cpu_apicid;
2098         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2099
2100         /*
2101          * there is not this kind of box with AMD CPU yet.
2102          * Some AMD box with quadcore cpu and 8 sockets apicid
2103          * will be [4, 0x23] or [8, 0x27] could be thought to
2104          * vsmp box still need checking...
2105          */
2106         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2107                 return 0;
2108
2109         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2110         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2111
2112         for (i = 0; i < nr_cpu_ids; i++) {
2113                 /* are we being called early in kernel startup? */
2114                 if (bios_cpu_apicid) {
2115                         id = bios_cpu_apicid[i];
2116                 } else if (i < nr_cpu_ids) {
2117                         if (cpu_present(i))
2118                                 id = per_cpu(x86_bios_cpu_apicid, i);
2119                         else
2120                                 continue;
2121                 } else
2122                         break;
2123
2124                 if (id != BAD_APICID)
2125                         __set_bit(APIC_CLUSTERID(id), clustermap);
2126         }
2127
2128         /* Problem:  Partially populated chassis may not have CPUs in some of
2129          * the APIC clusters they have been allocated.  Only present CPUs have
2130          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2131          * Since clusters are allocated sequentially, count zeros only if
2132          * they are bounded by ones.
2133          */
2134         clusters = 0;
2135         zeros = 0;
2136         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2137                 if (test_bit(i, clustermap)) {
2138                         clusters += 1 + zeros;
2139                         zeros = 0;
2140                 } else
2141                         ++zeros;
2142         }
2143
2144         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2145          * not guaranteed to be synced between boards
2146          */
2147         if (is_vsmp_box() && clusters > 1)
2148                 return 1;
2149
2150         /*
2151          * If clusters > 2, then should be multi-chassis.
2152          * May have to revisit this when multi-core + hyperthreaded CPUs come
2153          * out, but AFAIK this will work even for them.
2154          */
2155         return (clusters > 2);
2156 }
2157 #endif
2158
2159 /*
2160  * APIC command line parameters
2161  */
2162 static int __init setup_disableapic(char *arg)
2163 {
2164         disable_apic = 1;
2165         setup_clear_cpu_cap(X86_FEATURE_APIC);
2166         return 0;
2167 }
2168 early_param("disableapic", setup_disableapic);
2169
2170 /* same as disableapic, for compatibility */
2171 static int __init setup_nolapic(char *arg)
2172 {
2173         return setup_disableapic(arg);
2174 }
2175 early_param("nolapic", setup_nolapic);
2176
2177 static int __init parse_lapic_timer_c2_ok(char *arg)
2178 {
2179         local_apic_timer_c2_ok = 1;
2180         return 0;
2181 }
2182 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2183
2184 static int __init parse_disable_apic_timer(char *arg)
2185 {
2186         disable_apic_timer = 1;
2187         return 0;
2188 }
2189 early_param("noapictimer", parse_disable_apic_timer);
2190
2191 static int __init parse_nolapic_timer(char *arg)
2192 {
2193         disable_apic_timer = 1;
2194         return 0;
2195 }
2196 early_param("nolapic_timer", parse_nolapic_timer);
2197
2198 static int __init apic_set_verbosity(char *arg)
2199 {
2200         if (!arg)  {
2201 #ifdef CONFIG_X86_64
2202                 skip_ioapic_setup = 0;
2203                 return 0;
2204 #endif
2205                 return -EINVAL;
2206         }
2207
2208         if (strcmp("debug", arg) == 0)
2209                 apic_verbosity = APIC_DEBUG;
2210         else if (strcmp("verbose", arg) == 0)
2211                 apic_verbosity = APIC_VERBOSE;
2212         else {
2213                 pr_warning("APIC Verbosity level %s not recognised"
2214                         " use apic=verbose or apic=debug\n", arg);
2215                 return -EINVAL;
2216         }
2217
2218         return 0;
2219 }
2220 early_param("apic", apic_set_verbosity);
2221
2222 static int __init lapic_insert_resource(void)
2223 {
2224         if (!apic_phys)
2225                 return -1;
2226
2227         /* Put local APIC into the resource map. */
2228         lapic_resource.start = apic_phys;
2229         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2230         insert_resource(&iomem_resource, &lapic_resource);
2231
2232         return 0;
2233 }
2234
2235 /*
2236  * need call insert after e820_reserve_resources()
2237  * that is using request_resource
2238  */
2239 late_initcall(lapic_insert_resource);