arch/sh/kernel/head_32.S

   1 /* $Id: head.S,v 1.7 2003/09/01 17:58:19 lethal Exp $
   2  *
   3  *  arch/sh/kernel/head.S
   4  *
   5  *  Copyright (C) 1999, 2000  Niibe Yutaka & Kaz Kojima
   6  *  Copyright (C) 2010  Matt Fleming
   7  *
   8  * This file is subject to the terms and conditions of the GNU General Public
   9  * License.  See the file "COPYING" in the main directory of this archive
  10  * for more details.
  11  *
  12  * Head.S contains the SH exception handlers and startup code.
  13  */
  14 #include <linux/init.h>
  15 #include <linux/linkage.h>
  16 #include <asm/thread_info.h>
  17 #include <asm/mmu.h>
  18 #include <cpu/mmu_context.h>
  19
  20 #ifdef CONFIG_CPU_SH4A
  21 #define SYNCO()         synco
  22
  23 #define PREFI(label, reg)       \
  24         mov.l   label, reg;     \
  25         prefi   @reg
  26 #else
  27 #define SYNCO()
  28 #define PREFI(label, reg)
  29 #endif
  30
  31         .section        .empty_zero_page, "aw"
  32 ENTRY(empty_zero_page)
  33         .long   1               /* MOUNT_ROOT_RDONLY */
  34         .long   0               /* RAMDISK_FLAGS */
  35         .long   0x0200          /* ORIG_ROOT_DEV */
  36         .long   1               /* LOADER_TYPE */
  37         .long   0x00000000      /* INITRD_START */
  38         .long   0x00000000      /* INITRD_SIZE */
  39 #ifdef CONFIG_32BIT
  40         .long   0x53453f00 + 32 /* "SE?" = 32 bit */
  41 #else
  42         .long   0x53453f00 + 29 /* "SE?" = 29 bit */
  43 #endif
  44 1:
  45         .skip   PAGE_SIZE - empty_zero_page - 1b
  46
  47         __HEAD
  48
  49 /*
  50  * Condition at the entry of _stext:
  51  *
  52  *   BSC has already been initialized.
  53  *   INTC may or may not be initialized.
  54  *   VBR may or may not be initialized.
  55  *   MMU may or may not be initialized.
  56  *   Cache may or may not be initialized.
  57  *   Hardware (including on-chip modules) may or may not be initialized.
  58  *
  59  */
  60 ENTRY(_stext)
  61         !                       Initialize Status Register
  62         mov.l   1f, r0          ! MD=1, RB=0, BL=0, IMASK=0xF
  63         ldc     r0, sr
  64         !                       Initialize global interrupt mask
  65 #ifdef CONFIG_CPU_HAS_SR_RB
  66         mov     #0, r0
  67         ldc     r0, r6_bank
  68 #endif
  69
  70         /*
  71          * Prefetch if possible to reduce cache miss penalty.
  72          *
  73          * We do this early on for SH-4A as a micro-optimization,
  74          * as later on we will have speculative execution enabled
  75          * and this will become less of an issue.
  76          */
  77         PREFI(5f, r0)
  78         PREFI(6f, r0)
  79
  80         !
  81         mov.l   2f, r0
  82         mov     r0, r15         ! Set initial r15 (stack pointer)
  83 #ifdef CONFIG_CPU_HAS_SR_RB
  84         mov.l   7f, r0
  85         ldc     r0, r7_bank     ! ... and initial thread_info
  86 #endif
  87
  88 #if defined(CONFIG_PMB) && !defined(CONFIG_PMB_LEGACY)
  89 /*
  90  * Reconfigure the initial PMB mappings setup by the hardware.
  91  *
  92  * When we boot in 32-bit MMU mode there are 2 PMB entries already
  93  * setup for us.
  94  *
  95  * Entry       VPN         PPN      V   SZ      C       UB      WT
  96  * ---------------------------------------------------------------
  97  *   0      0x80000000 0x00000000   1  512MB    1       0       1
  98  *   1      0xA0000000 0x00000000   1  512MB    0       0       0
  99  *
 100  * But we reprogram them here because we want complete control over
 101  * our address space and the initial mappings may not map PAGE_OFFSET
 102  * to __MEMORY_START (or even map all of our RAM).
 103  *
 104  * Once we've setup cached and uncached mappings we clear the rest of the
 105  * PMB entries. This clearing also deals with the fact that PMB entries
 106  * can persist across reboots. The PMB could have been left in any state
 107  * when the reboot occurred, so to be safe we clear all entries and start
 108  * with with a clean slate.
 109  *
 110  * The uncached mapping is constructed using the smallest possible
 111  * mapping with a single unbufferable page. Only the kernel text needs to
 112  * be covered via the uncached mapping so that certain functions can be
 113  * run uncached.
 114  *
 115  * Drivers and the like that have previously abused the 1:1 identity
 116  * mapping are unsupported in 32-bit mode and must specify their caching
 117  * preference when page tables are constructed.
 118  *
 119  * This frees up the P2 space for more nefarious purposes.
 120  *
 121  * Register utilization is as follows:
 122  *
 123  *      r0 = PMB_DATA data field
 124  *      r1 = PMB_DATA address field
 125  *      r2 = PMB_ADDR data field
 126  *      r3 = PMB_ADDR address field
 127  *      r4 = PMB_E_SHIFT
 128  *      r5 = remaining amount of RAM to map
 129  *      r6 = PMB mapping size we're trying to use
 130  *      r7 = cached_to_uncached
 131  *      r8 = scratch register
 132  *      r9 = scratch register
 133  *      r10 = number of PMB entries we've setup
 134  */
 135
 136         mov.l   .LMMUCR, r1     /* Flush the TLB */
 137         mov.l   @r1, r0
 138         or      #MMUCR_TI, r0
 139         mov.l   r0, @r1
 140
 141         mov.l   .LMEMORY_SIZE, r5
 142         mov     r5, r7
 143
 144         mov     #PMB_E_SHIFT, r0
 145         mov     #0x1, r4
 146         shld    r0, r4
 147
 148         mov.l   .LFIRST_DATA_ENTRY, r0
 149         mov.l   .LPMB_DATA, r1
 150         mov.l   .LFIRST_ADDR_ENTRY, r2
 151         mov.l   .LPMB_ADDR, r3
 152
 153         mov     #0, r10
 154
 155 #ifdef CONFIG_UNCACHED_MAPPING
 156         /*
 157          * Uncached mapping
 158          */
 159         mov     #(PMB_SZ_16M >> 2), r9
 160         shll2   r9
 161
 162         mov     #(PMB_UB >> 8), r8
 163         shll8   r8
 164
 165         or      r0, r8
 166         or      r9, r8
 167         mov.l   r8, @r1
 168         mov     r2, r8
 169         add     r7, r8
 170         mov.l   r8, @r3
 171
 172         add     r4, r1
 173         add     r4, r3
 174         add     #1, r10
 175 #endif
 176
 177 /*
 178  * Iterate over all of the available sizes from largest to
 179  * smallest for constructing the cached mapping.
 180  */
 181 #define __PMB_ITER_BY_SIZE(size)                        \
 182 .L##size:                                               \
 183         mov     #(size >> 4), r6;                       \
 184         shll16  r6;                                     \
 185         shll8   r6;                                     \
 186                                                         \
 187         cmp/hi  r5, r6;                                 \
 188         bt      9999f;                                  \
 189                                                         \
 190         mov     #(PMB_SZ_##size##M >> 2), r9;           \
 191         shll2   r9;                                     \
 192                                                         \
 193         /*                                              \
 194          * Cached mapping                               \
 195          */                                             \
 196         mov     #PMB_C, r8;                             \
 197         or      r0, r8;                                 \
 198         or      r9, r8;                                 \
 199         mov.l   r8, @r1;                                \
 200         mov.l   r2, @r3;                                \
 201                                                         \
 202         /* Increment to the next PMB_DATA entry */      \
 203         add     r4, r1;                                 \
 204         /* Increment to the next PMB_ADDR entry */      \
 205         add     r4, r3;                                 \
 206         /* Increment number of PMB entries */           \
 207         add     #1, r10;                                \
 208                                                         \
 209         sub     r6, r5;                                 \
 210         add     r6, r0;                                 \
 211         add     r6, r2;                                 \
 212                                                         \
 213         bra     .L##size;                               \
 214 9999:
 215
 216         __PMB_ITER_BY_SIZE(512)
 217         __PMB_ITER_BY_SIZE(128)
 218         __PMB_ITER_BY_SIZE(64)
 219         __PMB_ITER_BY_SIZE(16)
 220
 221 #ifdef CONFIG_UNCACHED_MAPPING
 222         /*
 223          * Now that we can access it, update cached_to_uncached and
 224          * uncached_size.
 225          */
 226         mov.l   .Lcached_to_uncached, r0
 227         mov.l   r7, @r0
 228
 229         mov.l   .Luncached_size, r0
 230         mov     #1, r7
 231         shll16  r7
 232         shll8   r7
 233         mov.l   r7, @r0
 234 #endif
 235
 236         /*
 237          * Clear the remaining PMB entries.
 238          *
 239          * r3 = entry to begin clearing from
 240          * r10 = number of entries we've setup so far
 241          */
 242         mov     #0, r1
 243         mov     #NR_PMB_ENTRIES, r0
 244
 245 .Lagain:
 246         mov.l   r1, @r3         /* Clear PMB_ADDR entry */
 247         add     #1, r10         /* Increment the loop counter */
 248         cmp/eq  r0, r10
 249         bf/s    .Lagain
 250          add    r4, r3          /* Increment to the next PMB_ADDR entry */
 251
 252         mov.l   6f, r0
 253         icbi    @r0
 254
 255 #endif /* !CONFIG_PMB_LEGACY */
 256
 257 #ifndef CONFIG_SH_NO_BSS_INIT
 258         /*
 259          * Don't clear BSS if running on slow platforms such as an RTL simulation,
 260          * remote memory via SHdebug link, etc.  For these the memory can be guaranteed
 261          * to be all zero on boot anyway.
 262          */
 263                                 ! Clear BSS area
 264 #ifdef CONFIG_SMP
 265         mov.l   3f, r0
 266         cmp/eq  #0, r0          ! skip clear if set to zero
 267         bt      10f
 268 #endif
 269
 270         mov.l   3f, r1
 271         add     #4, r1
 272         mov.l   4f, r2
 273         mov     #0, r0
 274 9:      cmp/hs  r2, r1
 275         bf/s    9b              ! while (r1 < r2)
 276          mov.l  r0,@-r2
 277
 278 10:
 279 #endif
 280
 281         !                       Additional CPU initialization
 282         mov.l   6f, r0
 283         jsr     @r0
 284          nop
 285
 286         SYNCO()                 ! Wait for pending instructions..
 287
 288         !                       Start kernel
 289         mov.l   5f, r0
 290         jmp     @r0
 291          nop
 292
 293         .balign 4
 294 #if defined(CONFIG_CPU_SH2)
 295 1:      .long   0x000000F0              ! IMASK=0xF
 296 #else
 297 1:      .long   0x400080F0              ! MD=1, RB=0, BL=0, FD=1, IMASK=0xF
 298 #endif
 299 ENTRY(stack_start)
 300 2:      .long   init_thread_union+THREAD_SIZE
 301 3:      .long   __bss_start
 302 4:      .long   _end
 303 5:      .long   start_kernel
 304 6:      .long   sh_cpu_init
 305 7:      .long   init_thread_union
 306
 307 #if defined(CONFIG_PMB) && !defined(CONFIG_PMB_LEGACY)
 308 .LPMB_ADDR:             .long   PMB_ADDR
 309 .LPMB_DATA:             .long   PMB_DATA
 310 .LFIRST_ADDR_ENTRY:     .long   PAGE_OFFSET | PMB_V
 311 .LFIRST_DATA_ENTRY:     .long   __MEMORY_START | PMB_V
 312 .LMMUCR:                .long   MMUCR
 313 .LMEMORY_SIZE:          .long   __MEMORY_SIZE
 314 #ifdef CONFIG_UNCACHED_MAPPING
 315 .Lcached_to_uncached:   .long   cached_to_uncached
 316 .Luncached_size:        .long   uncached_size
 317 #endif
 318 #endif