arch/ppc/kernel/head_fsl_booke.S

   1 /*
   2  * arch/ppc/kernel/head_fsl_booke.S
   3  *
   4  * Kernel execution entry point code.
   5  *
   6  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
   7  *      Initial PowerPC version.
   8  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
   9  *      Rewritten for PReP
  10  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
  11  *      Low-level exception handers, MMU support, and rewrite.
  12  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
  13  *      PowerPC 8xx modifications.
  14  *    Copyright (c) 1998-1999 TiVo, Inc.
  15  *      PowerPC 403GCX modifications.
  16  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  17  *      PowerPC 403GCX/405GP modifications.
  18  *    Copyright 2000 MontaVista Software Inc.
  19  *      PPC405 modifications
  20  *      PowerPC 403GCX/405GP modifications.
  21  *      Author: MontaVista Software, Inc.
  22  *              frank_rowand@mvista.com or source@mvista.com
  23  *              debbie_chu@mvista.com
  24  *    Copyright 2002-2004 MontaVista Software, Inc.
  25  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
  26  *    Copyright 2004 Freescale Semiconductor, Inc
  27  *      PowerPC e500 modifications, Kumar Gala <kumar.gala@freescale.com>
  28  *
  29  * This program is free software; you can redistribute  it and/or modify it
  30  * under  the terms of  the GNU General  Public License as published by the
  31  * Free Software Foundation;  either version 2 of the  License, or (at your
  32  * option) any later version.
  33  */
  34
  35 #include <linux/config.h>
  36 #include <linux/threads.h>
  37 #include <asm/processor.h>
  38 #include <asm/page.h>
  39 #include <asm/mmu.h>
  40 #include <asm/pgtable.h>
  41 #include <asm/cputable.h>
  42 #include <asm/thread_info.h>
  43 #include <asm/ppc_asm.h>
  44 #include <asm/offsets.h>
  45 #include "head_booke.h"
  46
  47 /* As with the other PowerPC ports, it is expected that when code
  48  * execution begins here, the following registers contain valid, yet
  49  * optional, information:
  50  *
  51  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
  52  *   r4 - Starting address of the init RAM disk
  53  *   r5 - Ending address of the init RAM disk
  54  *   r6 - Start of kernel command line string (e.g. "mem=128")
  55  *   r7 - End of kernel command line string
  56  *
  57  */
  58         .text
  59 _GLOBAL(_stext)
  60 _GLOBAL(_start)
  61         /*
  62          * Reserve a word at a fixed location to store the address
  63          * of abatron_pteptrs
  64          */
  65         nop
  66 /*
  67  * Save parameters we are passed
  68  */
  69         mr      r31,r3
  70         mr      r30,r4
  71         mr      r29,r5
  72         mr      r28,r6
  73         mr      r27,r7
  74         li      r24,0           /* CPU number */
  75
  76 /* We try to not make any assumptions about how the boot loader
  77  * setup or used the TLBs.  We invalidate all mappings from the
  78  * boot loader and load a single entry in TLB1[0] to map the
  79  * first 16M of kernel memory.  Any boot info passed from the
  80  * bootloader needs to live in this first 16M.
  81  *
  82  * Requirement on bootloader:
  83  *  - The page we're executing in needs to reside in TLB1 and
  84  *    have IPROT=1.  If not an invalidate broadcast could
  85  *    evict the entry we're currently executing in.
  86  *
  87  *  r3 = Index of TLB1 were executing in
  88  *  r4 = Current MSR[IS]
  89  *  r5 = Index of TLB1 temp mapping
  90  *
  91  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
  92  * if needed
  93  */
  94
  95 /* 1. Find the index of the entry we're executing in */
  96         bl      invstr                          /* Find our address */
  97 invstr: mflr    r6                              /* Make it accessible */
  98         mfmsr   r7
  99         rlwinm  r4,r7,27,31,31                  /* extract MSR[IS] */
 100         mfspr   r7, SPRN_PID0
 101         slwi    r7,r7,16
 102         or      r7,r7,r4
 103         mtspr   SPRN_MAS6,r7
 104         tlbsx   0,r6                            /* search MSR[IS], SPID=PID0 */
 105 #ifndef CONFIG_E200
 106         mfspr   r7,SPRN_MAS1
 107         andis.  r7,r7,MAS1_VALID@h
 108         bne     match_TLB
 109         mfspr   r7,SPRN_PID1
 110         slwi    r7,r7,16
 111         or      r7,r7,r4
 112         mtspr   SPRN_MAS6,r7
 113         tlbsx   0,r6                            /* search MSR[IS], SPID=PID1 */
 114         mfspr   r7,SPRN_MAS1
 115         andis.  r7,r7,MAS1_VALID@h
 116         bne     match_TLB
 117         mfspr   r7, SPRN_PID2
 118         slwi    r7,r7,16
 119         or      r7,r7,r4
 120         mtspr   SPRN_MAS6,r7
 121         tlbsx   0,r6                            /* Fall through, we had to match */
 122 #endif
 123 match_TLB:
 124         mfspr   r7,SPRN_MAS0
 125         rlwinm  r3,r7,16,20,31                  /* Extract MAS0(Entry) */
 126
 127         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
 128         oris    r7,r7,MAS1_IPROT@h
 129         mtspr   SPRN_MAS1,r7
 130         tlbwe
 131
 132 /* 2. Invalidate all entries except the entry we're executing in */
 133         mfspr   r9,SPRN_TLB1CFG
 134         andi.   r9,r9,0xfff
 135         li      r6,0                            /* Set Entry counter to 0 */
 136 1:      lis     r7,0x1000                       /* Set MAS0(TLBSEL) = 1 */
 137         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
 138         mtspr   SPRN_MAS0,r7
 139         tlbre
 140         mfspr   r7,SPRN_MAS1
 141         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
 142         cmpw    r3,r6
 143         beq     skpinv                          /* Dont update the current execution TLB */
 144         mtspr   SPRN_MAS1,r7
 145         tlbwe
 146         isync
 147 skpinv: addi    r6,r6,1                         /* Increment */
 148         cmpw    r6,r9                           /* Are we done? */
 149         bne     1b                              /* If not, repeat */
 150
 151         /* Invalidate TLB0 */
 152         li      r6,0x04
 153         tlbivax 0,r6
 154 #ifdef CONFIG_SMP
 155         tlbsync
 156 #endif
 157         /* Invalidate TLB1 */
 158         li      r6,0x0c
 159         tlbivax 0,r6
 160 #ifdef CONFIG_SMP
 161         tlbsync
 162 #endif
 163         msync
 164
 165 /* 3. Setup a temp mapping and jump to it */
 166         andi.   r5, r3, 0x1     /* Find an entry not used and is non-zero */
 167         addi    r5, r5, 0x1
 168         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 169         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 170         mtspr   SPRN_MAS0,r7
 171         tlbre
 172
 173         /* Just modify the entry ID and EPN for the temp mapping */
 174         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 175         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 176         mtspr   SPRN_MAS0,r7
 177         xori    r6,r4,1         /* Setup TMP mapping in the other Address space */
 178         slwi    r6,r6,12
 179         oris    r6,r6,(MAS1_VALID|MAS1_IPROT)@h
 180         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 181         mtspr   SPRN_MAS1,r6
 182         mfspr   r6,SPRN_MAS2
 183         li      r7,0            /* temp EPN = 0 */
 184         rlwimi  r7,r6,0,20,31
 185         mtspr   SPRN_MAS2,r7
 186         tlbwe
 187
 188         xori    r6,r4,1
 189         slwi    r6,r6,5         /* setup new context with other address space */
 190         bl      1f              /* Find our address */
 191 1:      mflr    r9
 192         rlwimi  r7,r9,0,20,31
 193         addi    r7,r7,24
 194         mtspr   SPRN_SRR0,r7
 195         mtspr   SPRN_SRR1,r6
 196         rfi
 197
 198 /* 4. Clear out PIDs & Search info */
 199         li      r6,0
 200         mtspr   SPRN_PID0,r6
 201 #ifndef CONFIG_E200
 202         mtspr   SPRN_PID1,r6
 203         mtspr   SPRN_PID2,r6
 204 #endif
 205         mtspr   SPRN_MAS6,r6
 206
 207 /* 5. Invalidate mapping we started in */
 208         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 209         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 210         mtspr   SPRN_MAS0,r7
 211         tlbre
 212         li      r6,0
 213         mtspr   SPRN_MAS1,r6
 214         tlbwe
 215         /* Invalidate TLB1 */
 216         li      r9,0x0c
 217         tlbivax 0,r9
 218 #ifdef CONFIG_SMP
 219         tlbsync
 220 #endif
 221         msync
 222
 223 /* 6. Setup KERNELBASE mapping in TLB1[0] */
 224         lis     r6,0x1000               /* Set MAS0(TLBSEL) = TLB1(1), ESEL = 0 */
 225         mtspr   SPRN_MAS0,r6
 226         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
 227         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_16M))@l
 228         mtspr   SPRN_MAS1,r6
 229         li      r7,0
 230         lis     r6,KERNELBASE@h
 231         ori     r6,r6,KERNELBASE@l
 232         rlwimi  r6,r7,0,20,31
 233         mtspr   SPRN_MAS2,r6
 234         li      r7,(MAS3_SX|MAS3_SW|MAS3_SR)
 235         mtspr   SPRN_MAS3,r7
 236         tlbwe
 237
 238 /* 7. Jump to KERNELBASE mapping */
 239         lis     r7,MSR_KERNEL@h
 240         ori     r7,r7,MSR_KERNEL@l
 241         bl      1f                      /* Find our address */
 242 1:      mflr    r9
 243         rlwimi  r6,r9,0,20,31
 244         addi    r6,r6,24
 245         mtspr   SPRN_SRR0,r6
 246         mtspr   SPRN_SRR1,r7
 247         rfi                             /* start execution out of TLB1[0] entry */
 248
 249 /* 8. Clear out the temp mapping */
 250         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 251         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 252         mtspr   SPRN_MAS0,r7
 253         tlbre
 254         mtspr   SPRN_MAS1,r8
 255         tlbwe
 256         /* Invalidate TLB1 */
 257         li      r9,0x0c
 258         tlbivax 0,r9
 259 #ifdef CONFIG_SMP
 260         tlbsync
 261 #endif
 262         msync
 263
 264         /* Establish the interrupt vector offsets */
 265         SET_IVOR(0,  CriticalInput);
 266         SET_IVOR(1,  MachineCheck);
 267         SET_IVOR(2,  DataStorage);
 268         SET_IVOR(3,  InstructionStorage);
 269         SET_IVOR(4,  ExternalInput);
 270         SET_IVOR(5,  Alignment);
 271         SET_IVOR(6,  Program);
 272         SET_IVOR(7,  FloatingPointUnavailable);
 273         SET_IVOR(8,  SystemCall);
 274         SET_IVOR(9,  AuxillaryProcessorUnavailable);
 275         SET_IVOR(10, Decrementer);
 276         SET_IVOR(11, FixedIntervalTimer);
 277         SET_IVOR(12, WatchdogTimer);
 278         SET_IVOR(13, DataTLBError);
 279         SET_IVOR(14, InstructionTLBError);
 280         SET_IVOR(15, Debug);
 281         SET_IVOR(32, SPEUnavailable);
 282         SET_IVOR(33, SPEFloatingPointData);
 283         SET_IVOR(34, SPEFloatingPointRound);
 284 #ifndef CONFIG_E200
 285         SET_IVOR(35, PerformanceMonitor);
 286 #endif
 287
 288         /* Establish the interrupt vector base */
 289         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
 290         mtspr   SPRN_IVPR,r4
 291
 292         /* Setup the defaults for TLB entries */
 293         li      r2,(MAS4_TSIZED(BOOKE_PAGESZ_4K))@l
 294 #ifdef CONFIG_E200
 295         oris    r2,r2,MAS4_TLBSELD(1)@h
 296 #endif
 297         mtspr   SPRN_MAS4, r2
 298
 299 #if 0
 300         /* Enable DOZE */
 301         mfspr   r2,SPRN_HID0
 302         oris    r2,r2,HID0_DOZE@h
 303         mtspr   SPRN_HID0, r2
 304 #endif
 305 #ifdef CONFIG_E200
 306         /* enable dedicated debug exception handling resources (Debug APU) */
 307         mfspr   r2,SPRN_HID0
 308         ori     r2,r2,HID0_DAPUEN@l
 309         mtspr   SPRN_HID0,r2
 310 #endif
 311
 312 #if !defined(CONFIG_BDI_SWITCH)
 313         /*
 314          * The Abatron BDI JTAG debugger does not tolerate others
 315          * mucking with the debug registers.
 316          */
 317         lis     r2,DBCR0_IDM@h
 318         mtspr   SPRN_DBCR0,r2
 319         /* clear any residual debug events */
 320         li      r2,-1
 321         mtspr   SPRN_DBSR,r2
 322 #endif
 323
 324         /*
 325          * This is where the main kernel code starts.
 326          */
 327
 328         /* ptr to current */
 329         lis     r2,init_task@h
 330         ori     r2,r2,init_task@l
 331
 332         /* ptr to current thread */
 333         addi    r4,r2,THREAD    /* init task's THREAD */
 334         mtspr   SPRN_SPRG3,r4
 335
 336         /* stack */
 337         lis     r1,init_thread_union@h
 338         ori     r1,r1,init_thread_union@l
 339         li      r0,0
 340         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 341
 342         bl      early_init
 343
 344         mfspr   r3,SPRN_TLB1CFG
 345         andi.   r3,r3,0xfff
 346         lis     r4,num_tlbcam_entries@ha
 347         stw     r3,num_tlbcam_entries@l(r4)
 348 /*
 349  * Decide what sort of machine this is and initialize the MMU.
 350  */
 351         mr      r3,r31
 352         mr      r4,r30
 353         mr      r5,r29
 354         mr      r6,r28
 355         mr      r7,r27
 356         bl      machine_init
 357         bl      MMU_init
 358
 359         /* Setup PTE pointers for the Abatron bdiGDB */
 360         lis     r6, swapper_pg_dir@h
 361         ori     r6, r6, swapper_pg_dir@l
 362         lis     r5, abatron_pteptrs@h
 363         ori     r5, r5, abatron_pteptrs@l
 364         lis     r4, KERNELBASE@h
 365         ori     r4, r4, KERNELBASE@l
 366         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
 367         stw     r6, 0(r5)
 368
 369         /* Let's move on */
 370         lis     r4,start_kernel@h
 371         ori     r4,r4,start_kernel@l
 372         lis     r3,MSR_KERNEL@h
 373         ori     r3,r3,MSR_KERNEL@l
 374         mtspr   SPRN_SRR0,r4
 375         mtspr   SPRN_SRR1,r3
 376         rfi                     /* change context and jump to start_kernel */
 377
 378 /* Macros to hide the PTE size differences
 379  *
 380  * FIND_PTE -- walks the page tables given EA & pgdir pointer
 381  *   r10 -- EA of fault
 382  *   r11 -- PGDIR pointer
 383  *   r12 -- free
 384  *   label 2: is the bailout case
 385  *
 386  * if we find the pte (fall through):
 387  *   r11 is low pte word
 388  *   r12 is pointer to the pte
 389  */
 390 #ifdef CONFIG_PTE_64BIT
 391 #define PTE_FLAGS_OFFSET        4
 392 #define FIND_PTE        \
 393         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
 394         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
 395         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
 396         beq     2f;                     /* Bail if no table */          \
 397         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
 398         lwz     r11, 4(r12);            /* Get pte entry */
 399 #else
 400 #define PTE_FLAGS_OFFSET        0
 401 #define FIND_PTE        \
 402         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
 403         lwz     r11, 0(r11);            /* Get L1 entry */                      \
 404         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
 405         beq     2f;                     /* Bail if no table */                  \
 406         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
 407         lwz     r11, 0(r12);            /* Get Linux PTE */
 408 #endif
 409
 410 /*
 411  * Interrupt vector entry code
 412  *
 413  * The Book E MMUs are always on so we don't need to handle
 414  * interrupts in real mode as with previous PPC processors. In
 415  * this case we handle interrupts in the kernel virtual address
 416  * space.
 417  *
 418  * Interrupt vectors are dynamically placed relative to the
 419  * interrupt prefix as determined by the address of interrupt_base.
 420  * The interrupt vectors offsets are programmed using the labels
 421  * for each interrupt vector entry.
 422  *
 423  * Interrupt vectors must be aligned on a 16 byte boundary.
 424  * We align on a 32 byte cache line boundary for good measure.
 425  */
 426
 427 interrupt_base:
 428         /* Critical Input Interrupt */
 429         CRITICAL_EXCEPTION(0x0100, CriticalInput, UnknownException)
 430
 431         /* Machine Check Interrupt */
 432 #ifdef CONFIG_E200
 433         /* no RFMCI, MCSRRs on E200 */
 434         CRITICAL_EXCEPTION(0x0200, MachineCheck, MachineCheckException)
 435 #else
 436         MCHECK_EXCEPTION(0x0200, MachineCheck, MachineCheckException)
 437 #endif
 438
 439         /* Data Storage Interrupt */
 440         START_EXCEPTION(DataStorage)
 441         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 442         mtspr   SPRN_SPRG1, r11
 443         mtspr   SPRN_SPRG4W, r12
 444         mtspr   SPRN_SPRG5W, r13
 445         mfcr    r11
 446         mtspr   SPRN_SPRG7W, r11
 447
 448         /*
 449          * Check if it was a store fault, if not then bail
 450          * because a user tried to access a kernel or
 451          * read-protected page.  Otherwise, get the
 452          * offending address and handle it.
 453          */
 454         mfspr   r10, SPRN_ESR
 455         andis.  r10, r10, ESR_ST@h
 456         beq     2f
 457
 458         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 459
 460         /* If we are faulting a kernel address, we have to use the
 461          * kernel page tables.
 462          */
 463         lis     r11, TASK_SIZE@h
 464         ori     r11, r11, TASK_SIZE@l
 465         cmplw   0, r10, r11
 466         bge     2f
 467
 468         /* Get the PGD for the current thread */
 469 3:
 470         mfspr   r11,SPRN_SPRG3
 471         lwz     r11,PGDIR(r11)
 472 4:
 473         FIND_PTE
 474
 475         /* Are _PAGE_USER & _PAGE_RW set & _PAGE_HWWRITE not? */
 476         andi.   r13, r11, _PAGE_RW|_PAGE_USER|_PAGE_HWWRITE
 477         cmpwi   0, r13, _PAGE_RW|_PAGE_USER
 478         bne     2f                      /* Bail if not */
 479
 480         /* Update 'changed'. */
 481         ori     r11, r11, _PAGE_DIRTY|_PAGE_ACCESSED|_PAGE_HWWRITE
 482         stw     r11, PTE_FLAGS_OFFSET(r12) /* Update Linux page table */
 483
 484         /* MAS2 not updated as the entry does exist in the tlb, this
 485            fault taken to detect state transition (eg: COW -> DIRTY)
 486          */
 487         andi.   r11, r11, _PAGE_HWEXEC
 488         rlwimi  r11, r11, 31, 27, 27    /* SX <- _PAGE_HWEXEC */
 489         ori     r11, r11, (MAS3_UW|MAS3_SW|MAS3_UR|MAS3_SR)@l /* set static perms */
 490
 491         /* update search PID in MAS6, AS = 0 */
 492         mfspr   r12, SPRN_PID0
 493         slwi    r12, r12, 16
 494         mtspr   SPRN_MAS6, r12
 495
 496         /* find the TLB index that caused the fault.  It has to be here. */
 497         tlbsx   0, r10
 498
 499         /* only update the perm bits, assume the RPN is fine */
 500         mfspr   r12, SPRN_MAS3
 501         rlwimi  r12, r11, 0, 20, 31
 502         mtspr   SPRN_MAS3,r12
 503         tlbwe
 504
 505         /* Done...restore registers and get out of here.  */
 506         mfspr   r11, SPRN_SPRG7R
 507         mtcr    r11
 508         mfspr   r13, SPRN_SPRG5R
 509         mfspr   r12, SPRN_SPRG4R
 510         mfspr   r11, SPRN_SPRG1
 511         mfspr   r10, SPRN_SPRG0
 512         rfi                     /* Force context change */
 513
 514 2:
 515         /*
 516          * The bailout.  Restore registers to pre-exception conditions
 517          * and call the heavyweights to help us out.
 518          */
 519         mfspr   r11, SPRN_SPRG7R
 520         mtcr    r11
 521         mfspr   r13, SPRN_SPRG5R
 522         mfspr   r12, SPRN_SPRG4R
 523         mfspr   r11, SPRN_SPRG1
 524         mfspr   r10, SPRN_SPRG0
 525         b       data_access
 526
 527         /* Instruction Storage Interrupt */
 528         INSTRUCTION_STORAGE_EXCEPTION
 529
 530         /* External Input Interrupt */
 531         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
 532
 533         /* Alignment Interrupt */
 534         ALIGNMENT_EXCEPTION
 535
 536         /* Program Interrupt */
 537         PROGRAM_EXCEPTION
 538
 539         /* Floating Point Unavailable Interrupt */
 540 #ifdef CONFIG_PPC_FPU
 541         FP_UNAVAILABLE_EXCEPTION
 542 #else
 543 #ifdef CONFIG_E200
 544         /* E200 treats 'normal' floating point instructions as FP Unavail exception */
 545         EXCEPTION(0x0800, FloatingPointUnavailable, ProgramCheckException, EXC_XFER_EE)
 546 #else
 547         EXCEPTION(0x0800, FloatingPointUnavailable, UnknownException, EXC_XFER_EE)
 548 #endif
 549 #endif
 550
 551         /* System Call Interrupt */
 552         START_EXCEPTION(SystemCall)
 553         NORMAL_EXCEPTION_PROLOG
 554         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
 555
 556         /* Auxillary Processor Unavailable Interrupt */
 557         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, UnknownException, EXC_XFER_EE)
 558
 559         /* Decrementer Interrupt */
 560         DECREMENTER_EXCEPTION
 561
 562         /* Fixed Internal Timer Interrupt */
 563         /* TODO: Add FIT support */
 564         EXCEPTION(0x3100, FixedIntervalTimer, UnknownException, EXC_XFER_EE)
 565
 566         /* Watchdog Timer Interrupt */
 567         /* TODO: Add watchdog support */
 568         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, UnknownException)
 569
 570         /* Data TLB Error Interrupt */
 571         START_EXCEPTION(DataTLBError)
 572         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 573         mtspr   SPRN_SPRG1, r11
 574         mtspr   SPRN_SPRG4W, r12
 575         mtspr   SPRN_SPRG5W, r13
 576         mfcr    r11
 577         mtspr   SPRN_SPRG7W, r11
 578         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 579
 580         /* If we are faulting a kernel address, we have to use the
 581          * kernel page tables.
 582          */
 583         lis     r11, TASK_SIZE@h
 584         ori     r11, r11, TASK_SIZE@l
 585         cmplw   5, r10, r11
 586         blt     5, 3f
 587         lis     r11, swapper_pg_dir@h
 588         ori     r11, r11, swapper_pg_dir@l
 589
 590         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 591         rlwinm  r12,r12,0,16,1
 592         mtspr   SPRN_MAS1,r12
 593
 594         b       4f
 595
 596         /* Get the PGD for the current thread */
 597 3:
 598         mfspr   r11,SPRN_SPRG3
 599         lwz     r11,PGDIR(r11)
 600
 601 4:
 602         FIND_PTE
 603         andi.   r13, r11, _PAGE_PRESENT /* Is the page present? */
 604         beq     2f                      /* Bail if not present */
 605
 606 #ifdef CONFIG_PTE_64BIT
 607         lwz     r13, 0(r12)
 608 #endif
 609         ori     r11, r11, _PAGE_ACCESSED
 610         stw     r11, PTE_FLAGS_OFFSET(r12)
 611
 612          /* Jump to common tlb load */
 613         b       finish_tlb_load
 614 2:
 615         /* The bailout.  Restore registers to pre-exception conditions
 616          * and call the heavyweights to help us out.
 617          */
 618         mfspr   r11, SPRN_SPRG7R
 619         mtcr    r11
 620         mfspr   r13, SPRN_SPRG5R
 621         mfspr   r12, SPRN_SPRG4R
 622         mfspr   r11, SPRN_SPRG1
 623         mfspr   r10, SPRN_SPRG0
 624         b       data_access
 625
 626         /* Instruction TLB Error Interrupt */
 627         /*
 628          * Nearly the same as above, except we get our
 629          * information from different registers and bailout
 630          * to a different point.
 631          */
 632         START_EXCEPTION(InstructionTLBError)
 633         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 634         mtspr   SPRN_SPRG1, r11
 635         mtspr   SPRN_SPRG4W, r12
 636         mtspr   SPRN_SPRG5W, r13
 637         mfcr    r11
 638         mtspr   SPRN_SPRG7W, r11
 639         mfspr   r10, SPRN_SRR0          /* Get faulting address */
 640
 641         /* If we are faulting a kernel address, we have to use the
 642          * kernel page tables.
 643          */
 644         lis     r11, TASK_SIZE@h
 645         ori     r11, r11, TASK_SIZE@l
 646         cmplw   5, r10, r11
 647         blt     5, 3f
 648         lis     r11, swapper_pg_dir@h
 649         ori     r11, r11, swapper_pg_dir@l
 650
 651         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 652         rlwinm  r12,r12,0,16,1
 653         mtspr   SPRN_MAS1,r12
 654
 655         b       4f
 656
 657         /* Get the PGD for the current thread */
 658 3:
 659         mfspr   r11,SPRN_SPRG3
 660         lwz     r11,PGDIR(r11)
 661
 662 4:
 663         FIND_PTE
 664         andi.   r13, r11, _PAGE_PRESENT /* Is the page present? */
 665         beq     2f                      /* Bail if not present */
 666
 667 #ifdef CONFIG_PTE_64BIT
 668         lwz     r13, 0(r12)
 669 #endif
 670         ori     r11, r11, _PAGE_ACCESSED
 671         stw     r11, PTE_FLAGS_OFFSET(r12)
 672
 673         /* Jump to common TLB load point */
 674         b       finish_tlb_load
 675
 676 2:
 677         /* The bailout.  Restore registers to pre-exception conditions
 678          * and call the heavyweights to help us out.
 679          */
 680         mfspr   r11, SPRN_SPRG7R
 681         mtcr    r11
 682         mfspr   r13, SPRN_SPRG5R
 683         mfspr   r12, SPRN_SPRG4R
 684         mfspr   r11, SPRN_SPRG1
 685         mfspr   r10, SPRN_SPRG0
 686         b       InstructionStorage
 687
 688 #ifdef CONFIG_SPE
 689         /* SPE Unavailable */
 690         START_EXCEPTION(SPEUnavailable)
 691         NORMAL_EXCEPTION_PROLOG
 692         bne     load_up_spe
 693         addi    r3,r1,STACK_FRAME_OVERHEAD
 694         EXC_XFER_EE_LITE(0x2010, KernelSPE)
 695 #else
 696         EXCEPTION(0x2020, SPEUnavailable, UnknownException, EXC_XFER_EE)
 697 #endif /* CONFIG_SPE */
 698
 699         /* SPE Floating Point Data */
 700 #ifdef CONFIG_SPE
 701         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
 702 #else
 703         EXCEPTION(0x2040, SPEFloatingPointData, UnknownException, EXC_XFER_EE)
 704 #endif /* CONFIG_SPE */
 705
 706         /* SPE Floating Point Round */
 707         EXCEPTION(0x2050, SPEFloatingPointRound, UnknownException, EXC_XFER_EE)
 708
 709         /* Performance Monitor */
 710         EXCEPTION(0x2060, PerformanceMonitor, PerformanceMonitorException, EXC_XFER_STD)
 711
 712
 713         /* Debug Interrupt */
 714         DEBUG_EXCEPTION
 715
 716 /*
 717  * Local functions
 718  */
 719
 720         /*
 721          * Data TLB exceptions will bail out to this point
 722          * if they can't resolve the lightweight TLB fault.
 723          */
 724 data_access:
 725         NORMAL_EXCEPTION_PROLOG
 726         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
 727         stw     r5,_ESR(r11)
 728         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
 729         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
 730         bne     1f
 731         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
 732 1:
 733         addi    r3,r1,STACK_FRAME_OVERHEAD
 734         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
 735
 736 /*
 737
 738  * Both the instruction and data TLB miss get to this
 739  * point to load the TLB.
 740  *      r10 - EA of fault
 741  *      r11 - TLB (info from Linux PTE)
 742  *      r12, r13 - available to use
 743  *      CR5 - results of addr < TASK_SIZE
 744  *      MAS0, MAS1 - loaded with proper value when we get here
 745  *      MAS2, MAS3 - will need additional info from Linux PTE
 746  *      Upon exit, we reload everything and RFI.
 747  */
 748 finish_tlb_load:
 749         /*
 750          * We set execute, because we don't have the granularity to
 751          * properly set this at the page level (Linux problem).
 752          * Many of these bits are software only.  Bits we don't set
 753          * here we (properly should) assume have the appropriate value.
 754          */
 755
 756         mfspr   r12, SPRN_MAS2
 757 #ifdef CONFIG_PTE_64BIT
 758         rlwimi  r12, r11, 26, 24, 31    /* extract ...WIMGE from pte */
 759 #else
 760         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
 761 #endif
 762         mtspr   SPRN_MAS2, r12
 763
 764         bge     5, 1f
 765
 766         /* is user addr */
 767         andi.   r12, r11, (_PAGE_USER | _PAGE_HWWRITE | _PAGE_HWEXEC)
 768         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
 769         srwi    r10, r12, 1
 770         or      r12, r12, r10   /* Copy user perms into supervisor */
 771         iseleq  r12, 0, r12
 772         b       2f
 773
 774         /* is kernel addr */
 775 1:      rlwinm  r12, r11, 31, 29, 29    /* Extract _PAGE_HWWRITE into SW */
 776         ori     r12, r12, (MAS3_SX | MAS3_SR)
 777
 778 #ifdef CONFIG_PTE_64BIT
 779 2:      rlwimi  r12, r13, 24, 0, 7      /* grab RPN[32:39] */
 780         rlwimi  r12, r11, 24, 8, 19     /* grab RPN[40:51] */
 781         mtspr   SPRN_MAS3, r12
 782 BEGIN_FTR_SECTION
 783         srwi    r10, r13, 8             /* grab RPN[8:31] */
 784         mtspr   SPRN_MAS7, r10
 785 END_FTR_SECTION_IFSET(CPU_FTR_BIG_PHYS)
 786 #else
 787 2:      rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
 788         mtspr   SPRN_MAS3, r11
 789 #endif
 790 #ifdef CONFIG_E200
 791         /* Round robin TLB1 entries assignment */
 792         mfspr   r12, SPRN_MAS0
 793
 794         /* Extract TLB1CFG(NENTRY) */
 795         mfspr   r11, SPRN_TLB1CFG
 796         andi.   r11, r11, 0xfff
 797
 798         /* Extract MAS0(NV) */
 799         andi.   r13, r12, 0xfff
 800         addi    r13, r13, 1
 801         cmpw    0, r13, r11
 802         addi    r12, r12, 1
 803
 804         /* check if we need to wrap */
 805         blt     7f
 806
 807         /* wrap back to first free tlbcam entry */
 808         lis     r13, tlbcam_index@ha
 809         lwz     r13, tlbcam_index@l(r13)
 810         rlwimi  r12, r13, 0, 20, 31
 811 7:
 812         mtspr   SPRN_MAS0,r12
 813 #endif /* CONFIG_E200 */
 814
 815         tlbwe
 816
 817         /* Done...restore registers and get out of here.  */
 818         mfspr   r11, SPRN_SPRG7R
 819         mtcr    r11
 820         mfspr   r13, SPRN_SPRG5R
 821         mfspr   r12, SPRN_SPRG4R
 822         mfspr   r11, SPRN_SPRG1
 823         mfspr   r10, SPRN_SPRG0
 824         rfi                                     /* Force context change */
 825
 826 #ifdef CONFIG_SPE
 827 /* Note that the SPE support is closely modeled after the AltiVec
 828  * support.  Changes to one are likely to be applicable to the
 829  * other!  */
 830 load_up_spe:
 831 /*
 832  * Disable SPE for the task which had SPE previously,
 833  * and save its SPE registers in its thread_struct.
 834  * Enables SPE for use in the kernel on return.
 835  * On SMP we know the SPE units are free, since we give it up every
 836  * switch.  -- Kumar
 837  */
 838         mfmsr   r5
 839         oris    r5,r5,MSR_SPE@h
 840         mtmsr   r5                      /* enable use of SPE now */
 841         isync
 842 /*
 843  * For SMP, we don't do lazy SPE switching because it just gets too
 844  * horrendously complex, especially when a task switches from one CPU
 845  * to another.  Instead we call giveup_spe in switch_to.
 846  */
 847 #ifndef CONFIG_SMP
 848         lis     r3,last_task_used_spe@ha
 849         lwz     r4,last_task_used_spe@l(r3)
 850         cmpi    0,r4,0
 851         beq     1f
 852         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
 853         SAVE_32EVR(0,r10,r4)
 854         evxor   evr10, evr10, evr10     /* clear out evr10 */
 855         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
 856         li      r5,THREAD_ACC
 857         evstddx evr10, r4, r5           /* save off accumulator */
 858         lwz     r5,PT_REGS(r4)
 859         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 860         lis     r10,MSR_SPE@h
 861         andc    r4,r4,r10       /* disable SPE for previous task */
 862         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 863 1:
 864 #endif /* CONFIG_SMP */
 865         /* enable use of SPE after return */
 866         oris    r9,r9,MSR_SPE@h
 867         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 868         li      r4,1
 869         li      r10,THREAD_ACC
 870         stw     r4,THREAD_USED_SPE(r5)
 871         evlddx  evr4,r10,r5
 872         evmra   evr4,evr4
 873         REST_32EVR(0,r10,r5)
 874 #ifndef CONFIG_SMP
 875         subi    r4,r5,THREAD
 876         stw     r4,last_task_used_spe@l(r3)
 877 #endif /* CONFIG_SMP */
 878         /* restore registers and return */
 879 2:      REST_4GPRS(3, r11)
 880         lwz     r10,_CCR(r11)
 881         REST_GPR(1, r11)
 882         mtcr    r10
 883         lwz     r10,_LINK(r11)
 884         mtlr    r10
 885         REST_GPR(10, r11)
 886         mtspr   SPRN_SRR1,r9
 887         mtspr   SPRN_SRR0,r12
 888         REST_GPR(9, r11)
 889         REST_GPR(12, r11)
 890         lwz     r11,GPR11(r11)
 891         SYNC
 892         rfi
 893
 894 /*
 895  * SPE unavailable trap from kernel - print a message, but let
 896  * the task use SPE in the kernel until it returns to user mode.
 897  */
 898 KernelSPE:
 899         lwz     r3,_MSR(r1)
 900         oris    r3,r3,MSR_SPE@h
 901         stw     r3,_MSR(r1)     /* enable use of SPE after return */
 902         lis     r3,87f@h
 903         ori     r3,r3,87f@l
 904         mr      r4,r2           /* current */
 905         lwz     r5,_NIP(r1)
 906         bl      printk
 907         b       ret_from_except
 908 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
 909         .align  4,0
 910
 911 #endif /* CONFIG_SPE */
 912
 913 /*
 914  * Global functions
 915  */
 916
 917 /*
 918  * extern void loadcam_entry(unsigned int index)
 919  *
 920  * Load TLBCAM[index] entry in to the L2 CAM MMU
 921  */
 922 _GLOBAL(loadcam_entry)
 923         lis     r4,TLBCAM@ha
 924         addi    r4,r4,TLBCAM@l
 925         mulli   r5,r3,20
 926         add     r3,r5,r4
 927         lwz     r4,0(r3)
 928         mtspr   SPRN_MAS0,r4
 929         lwz     r4,4(r3)
 930         mtspr   SPRN_MAS1,r4
 931         lwz     r4,8(r3)
 932         mtspr   SPRN_MAS2,r4
 933         lwz     r4,12(r3)
 934         mtspr   SPRN_MAS3,r4
 935         tlbwe
 936         isync
 937         blr
 938
 939 /*
 940  * extern void giveup_altivec(struct task_struct *prev)
 941  *
 942  * The e500 core does not have an AltiVec unit.
 943  */
 944 _GLOBAL(giveup_altivec)
 945         blr
 946
 947 #ifdef CONFIG_SPE
 948 /*
 949  * extern void giveup_spe(struct task_struct *prev)
 950  *
 951  */
 952 _GLOBAL(giveup_spe)
 953         mfmsr   r5
 954         oris    r5,r5,MSR_SPE@h
 955         SYNC
 956         mtmsr   r5                      /* enable use of SPE now */
 957         isync
 958         cmpi    0,r3,0
 959         beqlr-                          /* if no previous owner, done */
 960         addi    r3,r3,THREAD            /* want THREAD of task */
 961         lwz     r5,PT_REGS(r3)
 962         cmpi    0,r5,0
 963         SAVE_32EVR(0, r4, r3)
 964         evxor   evr6, evr6, evr6        /* clear out evr6 */
 965         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
 966         li      r4,THREAD_ACC
 967         evstddx evr6, r4, r3            /* save off accumulator */
 968         mfspr   r6,SPRN_SPEFSCR
 969         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
 970         beq     1f
 971         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 972         lis     r3,MSR_SPE@h
 973         andc    r4,r4,r3                /* disable SPE for previous task */
 974         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 975 1:
 976 #ifndef CONFIG_SMP
 977         li      r5,0
 978         lis     r4,last_task_used_spe@ha
 979         stw     r5,last_task_used_spe@l(r4)
 980 #endif /* CONFIG_SMP */
 981         blr
 982 #endif /* CONFIG_SPE */
 983
 984 /*
 985  * extern void giveup_fpu(struct task_struct *prev)
 986  *
 987  * Not all FSL Book-E cores have an FPU
 988  */
 989 #ifndef CONFIG_PPC_FPU
 990 _GLOBAL(giveup_fpu)
 991         blr
 992 #endif
 993
 994 /*
 995  * extern void abort(void)
 996  *
 997  * At present, this routine just applies a system reset.
 998  */
 999 _GLOBAL(abort)
1000         li      r13,0
1001         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
1002         mfmsr   r13
1003         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
1004         mtmsr   r13
1005         mfspr   r13,SPRN_DBCR0
1006         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
1007         mtspr   SPRN_DBCR0,r13
1008
1009 _GLOBAL(set_context)
1010
1011 #ifdef CONFIG_BDI_SWITCH
1012         /* Context switch the PTE pointer for the Abatron BDI2000.
1013          * The PGDIR is the second parameter.
1014          */
1015         lis     r5, abatron_pteptrs@h
1016         ori     r5, r5, abatron_pteptrs@l
1017         stw     r4, 0x4(r5)
1018 #endif
1019         mtspr   SPRN_PID,r3
1020         isync                   /* Force context change */
1021         blr
1022
1023 /*
1024  * We put a few things here that have to be page-aligned. This stuff
1025  * goes at the beginning of the data segment, which is page-aligned.
1026  */
1027         .data
1028 _GLOBAL(sdata)
1029 _GLOBAL(empty_zero_page)
1030         .space  4096
1031 _GLOBAL(swapper_pg_dir)
1032         .space  4096
1033
1034 /* Reserved 4k for the critical exception stack & 4k for the machine
1035  * check stack per CPU for kernel mode exceptions */
1036         .section .bss
1037         .align 12
1038 exception_stack_bottom:
1039         .space  BOOKE_EXCEPTION_STACK_SIZE * NR_CPUS
1040 _GLOBAL(exception_stack_top)
1041
1042 /*
1043  * This space gets a copy of optional info passed to us by the bootstrap
1044  * which is used to pass parameters into the kernel like root=/dev/sda1, etc.
1045  */
1046 _GLOBAL(cmd_line)
1047         .space  512
1048
1049 /*
1050  * Room for two PTE pointers, usually the kernel and current user pointers
1051  * to their respective root page table.
1052  */
1053 abatron_pteptrs:
1054         .space  8
1055