arch/powerpc/platforms/powermac/pci.c

   1 /*
   2  * Support for PCI bridges found on Power Macintoshes.
   3  *
   4  * Copyright (C) 2003-2005 Benjamin Herrenschmuidt (benh@kernel.crashing.org)
   5  * Copyright (C) 1997 Paul Mackerras (paulus@samba.org)
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License
   9  * as published by the Free Software Foundation; either version
  10  * 2 of the License, or (at your option) any later version.
  11  */
  12
  13 #include <linux/kernel.h>
  14 #include <linux/pci.h>
  15 #include <linux/delay.h>
  16 #include <linux/string.h>
  17 #include <linux/init.h>
  18 #include <linux/bootmem.h>
  19 #include <linux/irq.h>
  20 #include <linux/of_pci.h>
  21
  22 #include <asm/sections.h>
  23 #include <asm/io.h>
  24 #include <asm/prom.h>
  25 #include <asm/pci-bridge.h>
  26 #include <asm/machdep.h>
  27 #include <asm/pmac_feature.h>
  28 #include <asm/grackle.h>
  29 #include <asm/ppc-pci.h>
  30
  31 #undef DEBUG
  32
  33 #ifdef DEBUG
  34 #define DBG(x...) printk(x)
  35 #else
  36 #define DBG(x...)
  37 #endif
  38
  39 /* XXX Could be per-controller, but I don't think we risk anything by
  40  * assuming we won't have both UniNorth and Bandit */
  41 static int has_uninorth;
  42 #ifdef CONFIG_PPC64
  43 static struct pci_controller *u3_agp;
  44 #else
  45 static int has_second_ohare;
  46 #endif /* CONFIG_PPC64 */
  47
  48 extern int pcibios_assign_bus_offset;
  49
  50 struct device_node *k2_skiplist[2];
  51
  52 /*
  53  * Magic constants for enabling cache coherency in the bandit/PSX bridge.
  54  */
  55 #define BANDIT_DEVID_2  8
  56 #define BANDIT_REVID    3
  57
  58 #define BANDIT_DEVNUM   11
  59 #define BANDIT_MAGIC    0x50
  60 #define BANDIT_COHERENT 0x40
  61
  62 static int __init fixup_one_level_bus_range(struct device_node *node, int higher)
  63 {
  64         for (; node != 0;node = node->sibling) {
  65                 const int * bus_range;
  66                 const unsigned int *class_code;
  67                 int len;
  68
  69                 /* For PCI<->PCI bridges or CardBus bridges, we go down */
  70                 class_code = of_get_property(node, "class-code", NULL);
  71                 if (!class_code || ((*class_code >> 8) != PCI_CLASS_BRIDGE_PCI &&
  72                         (*class_code >> 8) != PCI_CLASS_BRIDGE_CARDBUS))
  73                         continue;
  74                 bus_range = of_get_property(node, "bus-range", &len);
  75                 if (bus_range != NULL && len > 2 * sizeof(int)) {
  76                         if (bus_range[1] > higher)
  77                                 higher = bus_range[1];
  78                 }
  79                 higher = fixup_one_level_bus_range(node->child, higher);
  80         }
  81         return higher;
  82 }
  83
  84 /* This routine fixes the "bus-range" property of all bridges in the
  85  * system since they tend to have their "last" member wrong on macs
  86  *
  87  * Note that the bus numbers manipulated here are OF bus numbers, they
  88  * are not Linux bus numbers.
  89  */
  90 static void __init fixup_bus_range(struct device_node *bridge)
  91 {
  92         int *bus_range, len;
  93         struct property *prop;
  94
  95         /* Lookup the "bus-range" property for the hose */
  96         prop = of_find_property(bridge, "bus-range", &len);
  97         if (prop == NULL || prop->length < 2 * sizeof(int))
  98                 return;
  99
 100         bus_range = prop->value;
 101         bus_range[1] = fixup_one_level_bus_range(bridge->child, bus_range[1]);
 102 }
 103
 104 /*
 105  * Apple MacRISC (U3, UniNorth, Bandit, Chaos) PCI controllers.
 106  *
 107  * The "Bandit" version is present in all early PCI PowerMacs,
 108  * and up to the first ones using Grackle. Some machines may
 109  * have 2 bandit controllers (2 PCI busses).
 110  *
 111  * "Chaos" is used in some "Bandit"-type machines as a bridge
 112  * for the separate display bus. It is accessed the same
 113  * way as bandit, but cannot be probed for devices. It therefore
 114  * has its own config access functions.
 115  *
 116  * The "UniNorth" version is present in all Core99 machines
 117  * (iBook, G4, new IMacs, and all the recent Apple machines).
 118  * It contains 3 controllers in one ASIC.
 119  *
 120  * The U3 is the bridge used on G5 machines. It contains an
 121  * AGP bus which is dealt with the old UniNorth access routines
 122  * and a HyperTransport bus which uses its own set of access
 123  * functions.
 124  */
 125
 126 #define MACRISC_CFA0(devfn, off)        \
 127         ((1 << (unsigned int)PCI_SLOT(dev_fn)) \
 128         | (((unsigned int)PCI_FUNC(dev_fn)) << 8) \
 129         | (((unsigned int)(off)) & 0xFCUL))
 130
 131 #define MACRISC_CFA1(bus, devfn, off)   \
 132         ((((unsigned int)(bus)) << 16) \
 133         |(((unsigned int)(devfn)) << 8) \
 134         |(((unsigned int)(off)) & 0xFCUL) \
 135         |1UL)
 136
 137 static volatile void __iomem *macrisc_cfg_access(struct pci_controller* hose,
 138                                                u8 bus, u8 dev_fn, u8 offset)
 139 {
 140         unsigned int caddr;
 141
 142         if (bus == hose->first_busno) {
 143                 if (dev_fn < (11 << 3))
 144                         return NULL;
 145                 caddr = MACRISC_CFA0(dev_fn, offset);
 146         } else
 147                 caddr = MACRISC_CFA1(bus, dev_fn, offset);
 148
 149         /* Uninorth will return garbage if we don't read back the value ! */
 150         do {
 151                 out_le32(hose->cfg_addr, caddr);
 152         } while (in_le32(hose->cfg_addr) != caddr);
 153
 154         offset &= has_uninorth ? 0x07 : 0x03;
 155         return hose->cfg_data + offset;
 156 }
 157
 158 static int macrisc_read_config(struct pci_bus *bus, unsigned int devfn,
 159                                       int offset, int len, u32 *val)
 160 {
 161         struct pci_controller *hose;
 162         volatile void __iomem *addr;
 163
 164         hose = pci_bus_to_host(bus);
 165         if (hose == NULL)
 166                 return PCIBIOS_DEVICE_NOT_FOUND;
 167         if (offset >= 0x100)
 168                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 169         addr = macrisc_cfg_access(hose, bus->number, devfn, offset);
 170         if (!addr)
 171                 return PCIBIOS_DEVICE_NOT_FOUND;
 172         /*
 173          * Note: the caller has already checked that offset is
 174          * suitably aligned and that len is 1, 2 or 4.
 175          */
 176         switch (len) {
 177         case 1:
 178                 *val = in_8(addr);
 179                 break;
 180         case 2:
 181                 *val = in_le16(addr);
 182                 break;
 183         default:
 184                 *val = in_le32(addr);
 185                 break;
 186         }
 187         return PCIBIOS_SUCCESSFUL;
 188 }
 189
 190 static int macrisc_write_config(struct pci_bus *bus, unsigned int devfn,
 191                                        int offset, int len, u32 val)
 192 {
 193         struct pci_controller *hose;
 194         volatile void __iomem *addr;
 195
 196         hose = pci_bus_to_host(bus);
 197         if (hose == NULL)
 198                 return PCIBIOS_DEVICE_NOT_FOUND;
 199         if (offset >= 0x100)
 200                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 201         addr = macrisc_cfg_access(hose, bus->number, devfn, offset);
 202         if (!addr)
 203                 return PCIBIOS_DEVICE_NOT_FOUND;
 204         /*
 205          * Note: the caller has already checked that offset is
 206          * suitably aligned and that len is 1, 2 or 4.
 207          */
 208         switch (len) {
 209         case 1:
 210                 out_8(addr, val);
 211                 break;
 212         case 2:
 213                 out_le16(addr, val);
 214                 break;
 215         default:
 216                 out_le32(addr, val);
 217                 break;
 218         }
 219         return PCIBIOS_SUCCESSFUL;
 220 }
 221
 222 static struct pci_ops macrisc_pci_ops =
 223 {
 224         .read = macrisc_read_config,
 225         .write = macrisc_write_config,
 226 };
 227
 228 #ifdef CONFIG_PPC32
 229 /*
 230  * Verify that a specific (bus, dev_fn) exists on chaos
 231  */
 232 static int chaos_validate_dev(struct pci_bus *bus, int devfn, int offset)
 233 {
 234         struct device_node *np;
 235         const u32 *vendor, *device;
 236
 237         if (offset >= 0x100)
 238                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 239         np = of_pci_find_child_device(bus->dev.of_node, devfn);
 240         if (np == NULL)
 241                 return PCIBIOS_DEVICE_NOT_FOUND;
 242
 243         vendor = of_get_property(np, "vendor-id", NULL);
 244         device = of_get_property(np, "device-id", NULL);
 245         if (vendor == NULL || device == NULL)
 246                 return PCIBIOS_DEVICE_NOT_FOUND;
 247
 248         if ((*vendor == 0x106b) && (*device == 3) && (offset >= 0x10)
 249             && (offset != 0x14) && (offset != 0x18) && (offset <= 0x24))
 250                 return PCIBIOS_BAD_REGISTER_NUMBER;
 251
 252         return PCIBIOS_SUCCESSFUL;
 253 }
 254
 255 static int
 256 chaos_read_config(struct pci_bus *bus, unsigned int devfn, int offset,
 257                   int len, u32 *val)
 258 {
 259         int result = chaos_validate_dev(bus, devfn, offset);
 260         if (result == PCIBIOS_BAD_REGISTER_NUMBER)
 261                 *val = ~0U;
 262         if (result != PCIBIOS_SUCCESSFUL)
 263                 return result;
 264         return macrisc_read_config(bus, devfn, offset, len, val);
 265 }
 266
 267 static int
 268 chaos_write_config(struct pci_bus *bus, unsigned int devfn, int offset,
 269                    int len, u32 val)
 270 {
 271         int result = chaos_validate_dev(bus, devfn, offset);
 272         if (result != PCIBIOS_SUCCESSFUL)
 273                 return result;
 274         return macrisc_write_config(bus, devfn, offset, len, val);
 275 }
 276
 277 static struct pci_ops chaos_pci_ops =
 278 {
 279         .read = chaos_read_config,
 280         .write = chaos_write_config,
 281 };
 282
 283 static void __init setup_chaos(struct pci_controller *hose,
 284                                struct resource *addr)
 285 {
 286         /* assume a `chaos' bridge */
 287         hose->ops = &chaos_pci_ops;
 288         hose->cfg_addr = ioremap(addr->start + 0x800000, 0x1000);
 289         hose->cfg_data = ioremap(addr->start + 0xc00000, 0x1000);
 290 }
 291 #endif /* CONFIG_PPC32 */
 292
 293 #ifdef CONFIG_PPC64
 294 /*
 295  * These versions of U3 HyperTransport config space access ops do not
 296  * implement self-view of the HT host yet
 297  */
 298
 299 /*
 300  * This function deals with some "special cases" devices.
 301  *
 302  *  0 -> No special case
 303  *  1 -> Skip the device but act as if the access was successful
 304  *       (return 0xff's on reads, eventually, cache config space
 305  *       accesses in a later version)
 306  * -1 -> Hide the device (unsuccessful access)
 307  */
 308 static int u3_ht_skip_device(struct pci_controller *hose,
 309                              struct pci_bus *bus, unsigned int devfn)
 310 {
 311         struct device_node *busdn, *dn;
 312         int i;
 313
 314         /* We only allow config cycles to devices that are in OF device-tree
 315          * as we are apparently having some weird things going on with some
 316          * revs of K2 on recent G5s, except for the host bridge itself, which
 317          * is missing from the tree but we know we can probe.
 318          */
 319         if (bus->self)
 320                 busdn = pci_device_to_OF_node(bus->self);
 321         else if (devfn == 0)
 322                 return 0;
 323         else
 324                 busdn = hose->dn;
 325         for (dn = busdn->child; dn; dn = dn->sibling)
 326                 if (PCI_DN(dn) && PCI_DN(dn)->devfn == devfn)
 327                         break;
 328         if (dn == NULL)
 329                 return -1;
 330
 331         /*
 332          * When a device in K2 is powered down, we die on config
 333          * cycle accesses. Fix that here.
 334          */
 335         for (i=0; i<2; i++)
 336                 if (k2_skiplist[i] == dn)
 337                         return 1;
 338
 339         return 0;
 340 }
 341
 342 #define U3_HT_CFA0(devfn, off)          \
 343                 ((((unsigned int)devfn) << 8) | offset)
 344 #define U3_HT_CFA1(bus, devfn, off)     \
 345                 (U3_HT_CFA0(devfn, off) \
 346                 + (((unsigned int)bus) << 16) \
 347                 + 0x01000000UL)
 348
 349 static void __iomem *u3_ht_cfg_access(struct pci_controller *hose, u8 bus,
 350                                       u8 devfn, u8 offset, int *swap)
 351 {
 352         *swap = 1;
 353         if (bus == hose->first_busno) {
 354                 if (devfn != 0)
 355                         return hose->cfg_data + U3_HT_CFA0(devfn, offset);
 356                 *swap = 0;
 357                 return ((void __iomem *)hose->cfg_addr) + (offset << 2);
 358         } else
 359                 return hose->cfg_data + U3_HT_CFA1(bus, devfn, offset);
 360 }
 361
 362 static int u3_ht_read_config(struct pci_bus *bus, unsigned int devfn,
 363                                     int offset, int len, u32 *val)
 364 {
 365         struct pci_controller *hose;
 366         void __iomem *addr;
 367         int swap;
 368
 369         hose = pci_bus_to_host(bus);
 370         if (hose == NULL)
 371                 return PCIBIOS_DEVICE_NOT_FOUND;
 372         if (offset >= 0x100)
 373                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 374         addr = u3_ht_cfg_access(hose, bus->number, devfn, offset, &swap);
 375         if (!addr)
 376                 return PCIBIOS_DEVICE_NOT_FOUND;
 377
 378         switch (u3_ht_skip_device(hose, bus, devfn)) {
 379         case 0:
 380                 break;
 381         case 1:
 382                 switch (len) {
 383                 case 1:
 384                         *val = 0xff; break;
 385                 case 2:
 386                         *val = 0xffff; break;
 387                 default:
 388                         *val = 0xfffffffful; break;
 389                 }
 390                 return PCIBIOS_SUCCESSFUL;
 391         default:
 392                 return PCIBIOS_DEVICE_NOT_FOUND;
 393         }
 394
 395         /*
 396          * Note: the caller has already checked that offset is
 397          * suitably aligned and that len is 1, 2 or 4.
 398          */
 399         switch (len) {
 400         case 1:
 401                 *val = in_8(addr);
 402                 break;
 403         case 2:
 404                 *val = swap ? in_le16(addr) : in_be16(addr);
 405                 break;
 406         default:
 407                 *val = swap ? in_le32(addr) : in_be32(addr);
 408                 break;
 409         }
 410         return PCIBIOS_SUCCESSFUL;
 411 }
 412
 413 static int u3_ht_write_config(struct pci_bus *bus, unsigned int devfn,
 414                                      int offset, int len, u32 val)
 415 {
 416         struct pci_controller *hose;
 417         void __iomem *addr;
 418         int swap;
 419
 420         hose = pci_bus_to_host(bus);
 421         if (hose == NULL)
 422                 return PCIBIOS_DEVICE_NOT_FOUND;
 423         if (offset >= 0x100)
 424                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 425         addr = u3_ht_cfg_access(hose, bus->number, devfn, offset, &swap);
 426         if (!addr)
 427                 return PCIBIOS_DEVICE_NOT_FOUND;
 428
 429         switch (u3_ht_skip_device(hose, bus, devfn)) {
 430         case 0:
 431                 break;
 432         case 1:
 433                 return PCIBIOS_SUCCESSFUL;
 434         default:
 435                 return PCIBIOS_DEVICE_NOT_FOUND;
 436         }
 437
 438         /*
 439          * Note: the caller has already checked that offset is
 440          * suitably aligned and that len is 1, 2 or 4.
 441          */
 442         switch (len) {
 443         case 1:
 444                 out_8(addr, val);
 445                 break;
 446         case 2:
 447                 swap ? out_le16(addr, val) : out_be16(addr, val);
 448                 break;
 449         default:
 450                 swap ? out_le32(addr, val) : out_be32(addr, val);
 451                 break;
 452         }
 453         return PCIBIOS_SUCCESSFUL;
 454 }
 455
 456 static struct pci_ops u3_ht_pci_ops =
 457 {
 458         .read = u3_ht_read_config,
 459         .write = u3_ht_write_config,
 460 };
 461
 462 #define U4_PCIE_CFA0(devfn, off)        \
 463         ((1 << ((unsigned int)PCI_SLOT(dev_fn)))        \
 464          | (((unsigned int)PCI_FUNC(dev_fn)) << 8)      \
 465          | ((((unsigned int)(off)) >> 8) << 28) \
 466          | (((unsigned int)(off)) & 0xfcU))
 467
 468 #define U4_PCIE_CFA1(bus, devfn, off)   \
 469         ((((unsigned int)(bus)) << 16) \
 470          |(((unsigned int)(devfn)) << 8)        \
 471          | ((((unsigned int)(off)) >> 8) << 28) \
 472          |(((unsigned int)(off)) & 0xfcU)       \
 473          |1UL)
 474
 475 static volatile void __iomem *u4_pcie_cfg_access(struct pci_controller* hose,
 476                                         u8 bus, u8 dev_fn, int offset)
 477 {
 478         unsigned int caddr;
 479
 480         if (bus == hose->first_busno) {
 481                 caddr = U4_PCIE_CFA0(dev_fn, offset);
 482         } else
 483                 caddr = U4_PCIE_CFA1(bus, dev_fn, offset);
 484
 485         /* Uninorth will return garbage if we don't read back the value ! */
 486         do {
 487                 out_le32(hose->cfg_addr, caddr);
 488         } while (in_le32(hose->cfg_addr) != caddr);
 489
 490         offset &= 0x03;
 491         return hose->cfg_data + offset;
 492 }
 493
 494 static int u4_pcie_read_config(struct pci_bus *bus, unsigned int devfn,
 495                                int offset, int len, u32 *val)
 496 {
 497         struct pci_controller *hose;
 498         volatile void __iomem *addr;
 499
 500         hose = pci_bus_to_host(bus);
 501         if (hose == NULL)
 502                 return PCIBIOS_DEVICE_NOT_FOUND;
 503         if (offset >= 0x1000)
 504                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 505         addr = u4_pcie_cfg_access(hose, bus->number, devfn, offset);
 506         if (!addr)
 507                 return PCIBIOS_DEVICE_NOT_FOUND;
 508         /*
 509          * Note: the caller has already checked that offset is
 510          * suitably aligned and that len is 1, 2 or 4.
 511          */
 512         switch (len) {
 513         case 1:
 514                 *val = in_8(addr);
 515                 break;
 516         case 2:
 517                 *val = in_le16(addr);
 518                 break;
 519         default:
 520                 *val = in_le32(addr);
 521                 break;
 522         }
 523         return PCIBIOS_SUCCESSFUL;
 524 }
 525
 526 static int u4_pcie_write_config(struct pci_bus *bus, unsigned int devfn,
 527                                 int offset, int len, u32 val)
 528 {
 529         struct pci_controller *hose;
 530         volatile void __iomem *addr;
 531
 532         hose = pci_bus_to_host(bus);
 533         if (hose == NULL)
 534                 return PCIBIOS_DEVICE_NOT_FOUND;
 535         if (offset >= 0x1000)
 536                 return  PCIBIOS_BAD_REGISTER_NUMBER;
 537         addr = u4_pcie_cfg_access(hose, bus->number, devfn, offset);
 538         if (!addr)
 539                 return PCIBIOS_DEVICE_NOT_FOUND;
 540         /*
 541          * Note: the caller has already checked that offset is
 542          * suitably aligned and that len is 1, 2 or 4.
 543          */
 544         switch (len) {
 545         case 1:
 546                 out_8(addr, val);
 547                 break;
 548         case 2:
 549                 out_le16(addr, val);
 550                 break;
 551         default:
 552                 out_le32(addr, val);
 553                 break;
 554         }
 555         return PCIBIOS_SUCCESSFUL;
 556 }
 557
 558 static struct pci_ops u4_pcie_pci_ops =
 559 {
 560         .read = u4_pcie_read_config,
 561         .write = u4_pcie_write_config,
 562 };
 563
 564 #endif /* CONFIG_PPC64 */
 565
 566 #ifdef CONFIG_PPC32
 567 /*
 568  * For a bandit bridge, turn on cache coherency if necessary.
 569  * N.B. we could clean this up using the hose ops directly.
 570  */
 571 static void __init init_bandit(struct pci_controller *bp)
 572 {
 573         unsigned int vendev, magic;
 574         int rev;
 575
 576         /* read the word at offset 0 in config space for device 11 */
 577         out_le32(bp->cfg_addr, (1UL << BANDIT_DEVNUM) + PCI_VENDOR_ID);
 578         udelay(2);
 579         vendev = in_le32(bp->cfg_data);
 580         if (vendev == (PCI_DEVICE_ID_APPLE_BANDIT << 16) +
 581                         PCI_VENDOR_ID_APPLE) {
 582                 /* read the revision id */
 583                 out_le32(bp->cfg_addr,
 584                          (1UL << BANDIT_DEVNUM) + PCI_REVISION_ID);
 585                 udelay(2);
 586                 rev = in_8(bp->cfg_data);
 587                 if (rev != BANDIT_REVID)
 588                         printk(KERN_WARNING
 589                                "Unknown revision %d for bandit\n", rev);
 590         } else if (vendev != (BANDIT_DEVID_2 << 16) + PCI_VENDOR_ID_APPLE) {
 591                 printk(KERN_WARNING "bandit isn't? (%x)\n", vendev);
 592                 return;
 593         }
 594
 595         /* read the word at offset 0x50 */
 596         out_le32(bp->cfg_addr, (1UL << BANDIT_DEVNUM) + BANDIT_MAGIC);
 597         udelay(2);
 598         magic = in_le32(bp->cfg_data);
 599         if ((magic & BANDIT_COHERENT) != 0)
 600                 return;
 601         magic |= BANDIT_COHERENT;
 602         udelay(2);
 603         out_le32(bp->cfg_data, magic);
 604         printk(KERN_INFO "Cache coherency enabled for bandit/PSX\n");
 605 }
 606
 607 /*
 608  * Tweak the PCI-PCI bridge chip on the blue & white G3s.
 609  */
 610 static void __init init_p2pbridge(void)
 611 {
 612         struct device_node *p2pbridge;
 613         struct pci_controller* hose;
 614         u8 bus, devfn;
 615         u16 val;
 616
 617         /* XXX it would be better here to identify the specific
 618            PCI-PCI bridge chip we have. */
 619         p2pbridge = of_find_node_by_name(NULL, "pci-bridge");
 620         if (p2pbridge == NULL
 621             || p2pbridge->parent == NULL
 622             || strcmp(p2pbridge->parent->name, "pci") != 0)
 623                 goto done;
 624         if (pci_device_from_OF_node(p2pbridge, &bus, &devfn) < 0) {
 625                 DBG("Can't find PCI infos for PCI<->PCI bridge\n");
 626                 goto done;
 627         }
 628         /* Warning: At this point, we have not yet renumbered all busses.
 629          * So we must use OF walking to find out hose
 630          */
 631         hose = pci_find_hose_for_OF_device(p2pbridge);
 632         if (!hose) {
 633                 DBG("Can't find hose for PCI<->PCI bridge\n");
 634                 goto done;
 635         }
 636         if (early_read_config_word(hose, bus, devfn,
 637                                    PCI_BRIDGE_CONTROL, &val) < 0) {
 638                 printk(KERN_ERR "init_p2pbridge: couldn't read bridge"
 639                        " control\n");
 640                 goto done;
 641         }
 642         val &= ~PCI_BRIDGE_CTL_MASTER_ABORT;
 643         early_write_config_word(hose, bus, devfn, PCI_BRIDGE_CONTROL, val);
 644 done:
 645         of_node_put(p2pbridge);
 646 }
 647
 648 static void __init init_second_ohare(void)
 649 {
 650         struct device_node *np = of_find_node_by_name(NULL, "pci106b,7");
 651         unsigned char bus, devfn;
 652         unsigned short cmd;
 653
 654         if (np == NULL)
 655                 return;
 656
 657         /* This must run before we initialize the PICs since the second
 658          * ohare hosts a PIC that will be accessed there.
 659          */
 660         if (pci_device_from_OF_node(np, &bus, &devfn) == 0) {
 661                 struct pci_controller* hose =
 662                         pci_find_hose_for_OF_device(np);
 663                 if (!hose) {
 664                         printk(KERN_ERR "Can't find PCI hose for OHare2 !\n");
 665                         of_node_put(np);
 666                         return;
 667                 }
 668                 early_read_config_word(hose, bus, devfn, PCI_COMMAND, &cmd);
 669                 cmd |= PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 670                 cmd &= ~PCI_COMMAND_IO;
 671                 early_write_config_word(hose, bus, devfn, PCI_COMMAND, cmd);
 672         }
 673         has_second_ohare = 1;
 674         of_node_put(np);
 675 }
 676
 677 /*
 678  * Some Apple desktop machines have a NEC PD720100A USB2 controller
 679  * on the motherboard. Open Firmware, on these, will disable the
 680  * EHCI part of it so it behaves like a pair of OHCI's. This fixup
 681  * code re-enables it ;)
 682  */
 683 static void __init fixup_nec_usb2(void)
 684 {
 685         struct device_node *nec;
 686
 687         for (nec = NULL; (nec = of_find_node_by_name(nec, "usb")) != NULL;) {
 688                 struct pci_controller *hose;
 689                 u32 data;
 690                 const u32 *prop;
 691                 u8 bus, devfn;
 692
 693                 prop = of_get_property(nec, "vendor-id", NULL);
 694                 if (prop == NULL)
 695                         continue;
 696                 if (0x1033 != *prop)
 697                         continue;
 698                 prop = of_get_property(nec, "device-id", NULL);
 699                 if (prop == NULL)
 700                         continue;
 701                 if (0x0035 != *prop)
 702                         continue;
 703                 prop = of_get_property(nec, "reg", NULL);
 704                 if (prop == NULL)
 705                         continue;
 706                 devfn = (prop[0] >> 8) & 0xff;
 707                 bus = (prop[0] >> 16) & 0xff;
 708                 if (PCI_FUNC(devfn) != 0)
 709                         continue;
 710                 hose = pci_find_hose_for_OF_device(nec);
 711                 if (!hose)
 712                         continue;
 713                 early_read_config_dword(hose, bus, devfn, 0xe4, &data);
 714                 if (data & 1UL) {
 715                         printk("Found NEC PD720100A USB2 chip with disabled"
 716                                " EHCI, fixing up...\n");
 717                         data &= ~1UL;
 718                         early_write_config_dword(hose, bus, devfn, 0xe4, data);
 719                 }
 720         }
 721 }
 722
 723 static void __init setup_bandit(struct pci_controller *hose,
 724                                 struct resource *addr)
 725 {
 726         hose->ops = &macrisc_pci_ops;
 727         hose->cfg_addr = ioremap(addr->start + 0x800000, 0x1000);
 728         hose->cfg_data = ioremap(addr->start + 0xc00000, 0x1000);
 729         init_bandit(hose);
 730 }
 731
 732 static int __init setup_uninorth(struct pci_controller *hose,
 733                                  struct resource *addr)
 734 {
 735         ppc_pci_add_flags(PPC_PCI_REASSIGN_ALL_BUS);
 736         has_uninorth = 1;
 737         hose->ops = &macrisc_pci_ops;
 738         hose->cfg_addr = ioremap(addr->start + 0x800000, 0x1000);
 739         hose->cfg_data = ioremap(addr->start + 0xc00000, 0x1000);
 740         /* We "know" that the bridge at f2000000 has the PCI slots. */
 741         return addr->start == 0xf2000000;
 742 }
 743 #endif /* CONFIG_PPC32 */
 744
 745 #ifdef CONFIG_PPC64
 746 static void __init setup_u3_agp(struct pci_controller* hose)
 747 {
 748         /* On G5, we move AGP up to high bus number so we don't need
 749          * to reassign bus numbers for HT. If we ever have P2P bridges
 750          * on AGP, we'll have to move pci_assign_all_busses to the
 751          * pci_controller structure so we enable it for AGP and not for
 752          * HT childs.
 753          * We hard code the address because of the different size of
 754          * the reg address cell, we shall fix that by killing struct
 755          * reg_property and using some accessor functions instead
 756          */
 757         hose->first_busno = 0xf0;
 758         hose->last_busno = 0xff;
 759         has_uninorth = 1;
 760         hose->ops = &macrisc_pci_ops;
 761         hose->cfg_addr = ioremap(0xf0000000 + 0x800000, 0x1000);
 762         hose->cfg_data = ioremap(0xf0000000 + 0xc00000, 0x1000);
 763         u3_agp = hose;
 764 }
 765
 766 static void __init setup_u4_pcie(struct pci_controller* hose)
 767 {
 768         /* We currently only implement the "non-atomic" config space, to
 769          * be optimised later.
 770          */
 771         hose->ops = &u4_pcie_pci_ops;
 772         hose->cfg_addr = ioremap(0xf0000000 + 0x800000, 0x1000);
 773         hose->cfg_data = ioremap(0xf0000000 + 0xc00000, 0x1000);
 774
 775         /* The bus contains a bridge from root -> device, we need to
 776          * make it visible on bus 0 so that we pick the right type
 777          * of config cycles. If we didn't, we would have to force all
 778          * config cycles to be type 1. So we override the "bus-range"
 779          * property here
 780          */
 781         hose->first_busno = 0x00;
 782         hose->last_busno = 0xff;
 783 }
 784
 785 static void __init parse_region_decode(struct pci_controller *hose,
 786                                        u32 decode)
 787 {
 788         unsigned long base, end, next = -1;
 789         int i, cur = -1;
 790
 791         /* Iterate through all bits. We ignore the last bit as this region is
 792          * reserved for the ROM among other niceties
 793          */
 794         for (i = 0; i < 31; i++) {
 795                 if ((decode & (0x80000000 >> i)) == 0)
 796                         continue;
 797                 if (i < 16) {
 798                         base = 0xf0000000 | (((u32)i) << 24);
 799                         end = base + 0x00ffffff;
 800                 } else {
 801                         base = ((u32)i-16) << 28;
 802                         end = base + 0x0fffffff;
 803                 }
 804                 if (base != next) {
 805                         if (++cur >= 3) {
 806                                 printk(KERN_WARNING "PCI: Too many ranges !\n");
 807                                 break;
 808                         }
 809                         hose->mem_resources[cur].flags = IORESOURCE_MEM;
 810                         hose->mem_resources[cur].name = hose->dn->full_name;
 811                         hose->mem_resources[cur].start = base;
 812                         hose->mem_resources[cur].end = end;
 813                         DBG("  %d: 0x%08lx-0x%08lx\n", cur, base, end);
 814                 } else {
 815                         DBG("   :           -0x%08lx\n", end);
 816                         hose->mem_resources[cur].end = end;
 817                 }
 818                 next = end + 1;
 819         }
 820 }
 821
 822 static void __init setup_u3_ht(struct pci_controller* hose)
 823 {
 824         struct device_node *np = hose->dn;
 825         struct resource cfg_res, self_res;
 826         u32 decode;
 827
 828         hose->ops = &u3_ht_pci_ops;
 829
 830         /* Get base addresses from OF tree
 831          */
 832         if (of_address_to_resource(np, 0, &cfg_res) ||
 833             of_address_to_resource(np, 1, &self_res)) {
 834                 printk(KERN_ERR "PCI: Failed to get U3/U4 HT resources !\n");
 835                 return;
 836         }
 837
 838         /* Map external cfg space access into cfg_data and self registers
 839          * into cfg_addr
 840          */
 841         hose->cfg_data = ioremap(cfg_res.start, 0x02000000);
 842         hose->cfg_addr = ioremap(self_res.start, resource_size(&self_res));
 843
 844         /*
 845          * /ht node doesn't expose a "ranges" property, we read the register
 846          * that controls the decoding logic and use that for memory regions.
 847          * The IO region is hard coded since it is fixed in HW as well.
 848          */
 849         hose->io_base_phys = 0xf4000000;
 850         hose->pci_io_size = 0x00400000;
 851         hose->io_resource.name = np->full_name;
 852         hose->io_resource.start = 0;
 853         hose->io_resource.end = 0x003fffff;
 854         hose->io_resource.flags = IORESOURCE_IO;
 855         hose->pci_mem_offset = 0;
 856         hose->first_busno = 0;
 857         hose->last_busno = 0xef;
 858
 859         /* Note: fix offset when cfg_addr becomes a void * */
 860         decode = in_be32(hose->cfg_addr + 0x80);
 861
 862         DBG("PCI: Apple HT bridge decode register: 0x%08x\n", decode);
 863
 864         /* NOTE: The decode register setup is a bit weird... region
 865          * 0xf8000000 for example is marked as enabled in there while it's
 866          & actually the memory controller registers.
 867          * That means that we are incorrectly attributing it to HT.
 868          *
 869          * In a similar vein, region 0xf4000000 is actually the HT IO space but
 870          * also marked as enabled in here and 0xf9000000 is used by some other
 871          * internal bits of the northbridge.
 872          *
 873          * Unfortunately, we can't just mask out those bit as we would end
 874          * up with more regions than we can cope (linux can only cope with
 875          * 3 memory regions for a PHB at this stage).
 876          *
 877          * So for now, we just do a little hack. We happen to -know- that
 878          * Apple firmware doesn't assign things below 0xfa000000 for that
 879          * bridge anyway so we mask out all bits we don't want.
 880          */
 881         decode &= 0x003fffff;
 882
 883         /* Now parse the resulting bits and build resources */
 884         parse_region_decode(hose, decode);
 885 }
 886 #endif /* CONFIG_PPC64 */
 887
 888 /*
 889  * We assume that if we have a G3 powermac, we have one bridge called
 890  * "pci" (a MPC106) and no bandit or chaos bridges, and contrariwise,
 891  * if we have one or more bandit or chaos bridges, we don't have a MPC106.
 892  */
 893 static int __init pmac_add_bridge(struct device_node *dev)
 894 {
 895         int len;
 896         struct pci_controller *hose;
 897         struct resource rsrc;
 898         char *disp_name;
 899         const int *bus_range;
 900         int primary = 1, has_address = 0;
 901
 902         DBG("Adding PCI host bridge %s\n", dev->full_name);
 903
 904         /* Fetch host bridge registers address */
 905         has_address = (of_address_to_resource(dev, 0, &rsrc) == 0);
 906
 907         /* Get bus range if any */
 908         bus_range = of_get_property(dev, "bus-range", &len);
 909         if (bus_range == NULL || len < 2 * sizeof(int)) {
 910                 printk(KERN_WARNING "Can't get bus-range for %s, assume"
 911                        " bus 0\n", dev->full_name);
 912         }
 913
 914         hose = pcibios_alloc_controller(dev);
 915         if (!hose)
 916                 return -ENOMEM;
 917         hose->first_busno = bus_range ? bus_range[0] : 0;
 918         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 919
 920         disp_name = NULL;
 921
 922         /* 64 bits only bridges */
 923 #ifdef CONFIG_PPC64
 924         if (of_device_is_compatible(dev, "u3-agp")) {
 925                 setup_u3_agp(hose);
 926                 disp_name = "U3-AGP";
 927                 primary = 0;
 928         } else if (of_device_is_compatible(dev, "u3-ht")) {
 929                 setup_u3_ht(hose);
 930                 disp_name = "U3-HT";
 931                 primary = 1;
 932         } else if (of_device_is_compatible(dev, "u4-pcie")) {
 933                 setup_u4_pcie(hose);
 934                 disp_name = "U4-PCIE";
 935                 primary = 0;
 936         }
 937         printk(KERN_INFO "Found %s PCI host bridge.  Firmware bus number:"
 938                " %d->%d\n", disp_name, hose->first_busno, hose->last_busno);
 939 #endif /* CONFIG_PPC64 */
 940
 941         /* 32 bits only bridges */
 942 #ifdef CONFIG_PPC32
 943         if (of_device_is_compatible(dev, "uni-north")) {
 944                 primary = setup_uninorth(hose, &rsrc);
 945                 disp_name = "UniNorth";
 946         } else if (strcmp(dev->name, "pci") == 0) {
 947                 /* XXX assume this is a mpc106 (grackle) */
 948                 setup_grackle(hose);
 949                 disp_name = "Grackle (MPC106)";
 950         } else if (strcmp(dev->name, "bandit") == 0) {
 951                 setup_bandit(hose, &rsrc);
 952                 disp_name = "Bandit";
 953         } else if (strcmp(dev->name, "chaos") == 0) {
 954                 setup_chaos(hose, &rsrc);
 955                 disp_name = "Chaos";
 956                 primary = 0;
 957         }
 958         printk(KERN_INFO "Found %s PCI host bridge at 0x%016llx. "
 959                "Firmware bus number: %d->%d\n",
 960                 disp_name, (unsigned long long)rsrc.start, hose->first_busno,
 961                 hose->last_busno);
 962 #endif /* CONFIG_PPC32 */
 963
 964         DBG(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 965                 hose, hose->cfg_addr, hose->cfg_data);
 966
 967         /* Interpret the "ranges" property */
 968         /* This also maps the I/O region and sets isa_io/mem_base */
 969         pci_process_bridge_OF_ranges(hose, dev, primary);
 970
 971         /* Fixup "bus-range" OF property */
 972         fixup_bus_range(dev);
 973
 974         return 0;
 975 }
 976
 977 void __devinit pmac_pci_irq_fixup(struct pci_dev *dev)
 978 {
 979 #ifdef CONFIG_PPC32
 980         /* Fixup interrupt for the modem/ethernet combo controller.
 981          * on machines with a second ohare chip.
 982          * The number in the device tree (27) is bogus (correct for
 983          * the ethernet-only board but not the combo ethernet/modem
 984          * board). The real interrupt is 28 on the second controller
 985          * -> 28+32 = 60.
 986          */
 987         if (has_second_ohare &&
 988             dev->vendor == PCI_VENDOR_ID_DEC &&
 989             dev->device == PCI_DEVICE_ID_DEC_TULIP_PLUS) {
 990                 dev->irq = irq_create_mapping(NULL, 60);
 991                 irq_set_irq_type(dev->irq, IRQ_TYPE_LEVEL_LOW);
 992         }
 993 #endif /* CONFIG_PPC32 */
 994 }
 995
 996 void __init pmac_pci_init(void)
 997 {
 998         struct device_node *np, *root;
 999         struct device_node *ht = NULL;
1000
1001         ppc_pci_set_flags(PPC_PCI_CAN_SKIP_ISA_ALIGN);
1002
1003         root = of_find_node_by_path("/");
1004         if (root == NULL) {
1005                 printk(KERN_CRIT "pmac_pci_init: can't find root "
1006                        "of device tree\n");
1007                 return;
1008         }
1009         for (np = NULL; (np = of_get_next_child(root, np)) != NULL;) {
1010                 if (np->name == NULL)
1011                         continue;
1012                 if (strcmp(np->name, "bandit") == 0
1013                     || strcmp(np->name, "chaos") == 0
1014                     || strcmp(np->name, "pci") == 0) {
1015                         if (pmac_add_bridge(np) == 0)
1016                                 of_node_get(np);
1017                 }
1018                 if (strcmp(np->name, "ht") == 0) {
1019                         of_node_get(np);
1020                         ht = np;
1021                 }
1022         }
1023         of_node_put(root);
1024
1025 #ifdef CONFIG_PPC64
1026         /* Probe HT last as it relies on the agp resources to be already
1027          * setup
1028          */
1029         if (ht && pmac_add_bridge(ht) != 0)
1030                 of_node_put(ht);
1031
1032         /* Setup the linkage between OF nodes and PHBs */
1033         pci_devs_phb_init();
1034
1035         /* Fixup the PCI<->OF mapping for U3 AGP due to bus renumbering. We
1036          * assume there is no P2P bridge on the AGP bus, which should be a
1037          * safe assumptions for now. We should do something better in the
1038          * future though
1039          */
1040         if (u3_agp) {
1041                 struct device_node *np = u3_agp->dn;
1042                 PCI_DN(np)->busno = 0xf0;
1043                 for (np = np->child; np; np = np->sibling)
1044                         PCI_DN(np)->busno = 0xf0;
1045         }
1046         /* pmac_check_ht_link(); */
1047
1048         /* We can allocate missing resources if any */
1049         pci_probe_only = 0;
1050
1051 #else /* CONFIG_PPC64 */
1052         init_p2pbridge();
1053         init_second_ohare();
1054         fixup_nec_usb2();
1055
1056         /* We are still having some issues with the Xserve G4, enabling
1057          * some offset between bus number and domains for now when we
1058          * assign all busses should help for now
1059          */
1060         if (ppc_pci_has_flag(PPC_PCI_REASSIGN_ALL_BUS))
1061                 pcibios_assign_bus_offset = 0x10;
1062 #endif
1063 }
1064
1065 #ifdef CONFIG_PPC32
1066 int pmac_pci_enable_device_hook(struct pci_dev *dev)
1067 {
1068         struct device_node* node;
1069         int updatecfg = 0;
1070         int uninorth_child;
1071
1072         node = pci_device_to_OF_node(dev);
1073
1074         /* We don't want to enable USB controllers absent from the OF tree
1075          * (iBook second controller)
1076          */
1077         if (dev->vendor == PCI_VENDOR_ID_APPLE
1078             && dev->class == PCI_CLASS_SERIAL_USB_OHCI
1079             && !node) {
1080                 printk(KERN_INFO "Apple USB OHCI %s disabled by firmware\n",
1081                        pci_name(dev));
1082                 return -EINVAL;
1083         }
1084
1085         if (!node)
1086                 return 0;
1087
1088         uninorth_child = node->parent &&
1089                 of_device_is_compatible(node->parent, "uni-north");
1090
1091         /* Firewire & GMAC were disabled after PCI probe, the driver is
1092          * claiming them, we must re-enable them now.
1093          */
1094         if (uninorth_child && !strcmp(node->name, "firewire") &&
1095             (of_device_is_compatible(node, "pci106b,18") ||
1096              of_device_is_compatible(node, "pci106b,30") ||
1097              of_device_is_compatible(node, "pci11c1,5811"))) {
1098                 pmac_call_feature(PMAC_FTR_1394_CABLE_POWER, node, 0, 1);
1099                 pmac_call_feature(PMAC_FTR_1394_ENABLE, node, 0, 1);
1100                 updatecfg = 1;
1101         }
1102         if (uninorth_child && !strcmp(node->name, "ethernet") &&
1103             of_device_is_compatible(node, "gmac")) {
1104                 pmac_call_feature(PMAC_FTR_GMAC_ENABLE, node, 0, 1);
1105                 updatecfg = 1;
1106         }
1107
1108         /*
1109          * Fixup various header fields on 32 bits. We don't do that on
1110          * 64 bits as some of these have strange values behind the HT
1111          * bridge and we must not, for example, enable MWI or set the
1112          * cache line size on them.
1113          */
1114         if (updatecfg) {
1115                 u16 cmd;
1116
1117                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1118                 cmd |= PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER
1119                         | PCI_COMMAND_INVALIDATE;
1120                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1121                 pci_write_config_byte(dev, PCI_LATENCY_TIMER, 16);
1122
1123                 pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE,
1124                                       L1_CACHE_BYTES >> 2);
1125         }
1126
1127         return 0;
1128 }
1129
1130 void __devinit pmac_pci_fixup_ohci(struct pci_dev *dev)
1131 {
1132         struct device_node *node = pci_device_to_OF_node(dev);
1133
1134         /* We don't want to assign resources to USB controllers
1135          * absent from the OF tree (iBook second controller)
1136          */
1137         if (dev->class == PCI_CLASS_SERIAL_USB_OHCI && !node)
1138                 dev->resource[0].flags = 0;
1139 }
1140 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_APPLE, PCI_ANY_ID, pmac_pci_fixup_ohci);
1141
1142 /* We power down some devices after they have been probed. They'll
1143  * be powered back on later on
1144  */
1145 void __init pmac_pcibios_after_init(void)
1146 {
1147         struct device_node* nd;
1148
1149         for_each_node_by_name(nd, "firewire") {
1150                 if (nd->parent && (of_device_is_compatible(nd, "pci106b,18") ||
1151                                    of_device_is_compatible(nd, "pci106b,30") ||
1152                                    of_device_is_compatible(nd, "pci11c1,5811"))
1153                     && of_device_is_compatible(nd->parent, "uni-north")) {
1154                         pmac_call_feature(PMAC_FTR_1394_ENABLE, nd, 0, 0);
1155                         pmac_call_feature(PMAC_FTR_1394_CABLE_POWER, nd, 0, 0);
1156                 }
1157         }
1158         for_each_node_by_name(nd, "ethernet") {
1159                 if (nd->parent && of_device_is_compatible(nd, "gmac")
1160                     && of_device_is_compatible(nd->parent, "uni-north"))
1161                         pmac_call_feature(PMAC_FTR_GMAC_ENABLE, nd, 0, 0);
1162         }
1163 }
1164
1165 void pmac_pci_fixup_cardbus(struct pci_dev* dev)
1166 {
1167         if (!machine_is(powermac))
1168                 return;
1169         /*
1170          * Fix the interrupt routing on the various cardbus bridges
1171          * used on powerbooks
1172          */
1173         if (dev->vendor != PCI_VENDOR_ID_TI)
1174                 return;
1175         if (dev->device == PCI_DEVICE_ID_TI_1130 ||
1176             dev->device == PCI_DEVICE_ID_TI_1131) {
1177                 u8 val;
1178                 /* Enable PCI interrupt */
1179                 if (pci_read_config_byte(dev, 0x91, &val) == 0)
1180                         pci_write_config_byte(dev, 0x91, val | 0x30);
1181                 /* Disable ISA interrupt mode */
1182                 if (pci_read_config_byte(dev, 0x92, &val) == 0)
1183                         pci_write_config_byte(dev, 0x92, val & ~0x06);
1184         }
1185         if (dev->device == PCI_DEVICE_ID_TI_1210 ||
1186             dev->device == PCI_DEVICE_ID_TI_1211 ||
1187             dev->device == PCI_DEVICE_ID_TI_1410 ||
1188             dev->device == PCI_DEVICE_ID_TI_1510) {
1189                 u8 val;
1190                 /* 0x8c == TI122X_IRQMUX, 2 says to route the INTA
1191                    signal out the MFUNC0 pin */
1192                 if (pci_read_config_byte(dev, 0x8c, &val) == 0)
1193                         pci_write_config_byte(dev, 0x8c, (val & ~0x0f) | 2);
1194                 /* Disable ISA interrupt mode */
1195                 if (pci_read_config_byte(dev, 0x92, &val) == 0)
1196                         pci_write_config_byte(dev, 0x92, val & ~0x06);
1197         }
1198 }
1199
1200 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_ANY_ID, pmac_pci_fixup_cardbus);
1201
1202 void pmac_pci_fixup_pciata(struct pci_dev* dev)
1203 {
1204        u8 progif = 0;
1205
1206        /*
1207         * On PowerMacs, we try to switch any PCI ATA controller to
1208         * fully native mode
1209         */
1210         if (!machine_is(powermac))
1211                 return;
1212
1213         /* Some controllers don't have the class IDE */
1214         if (dev->vendor == PCI_VENDOR_ID_PROMISE)
1215                 switch(dev->device) {
1216                 case PCI_DEVICE_ID_PROMISE_20246:
1217                 case PCI_DEVICE_ID_PROMISE_20262:
1218                 case PCI_DEVICE_ID_PROMISE_20263:
1219                 case PCI_DEVICE_ID_PROMISE_20265:
1220                 case PCI_DEVICE_ID_PROMISE_20267:
1221                 case PCI_DEVICE_ID_PROMISE_20268:
1222                 case PCI_DEVICE_ID_PROMISE_20269:
1223                 case PCI_DEVICE_ID_PROMISE_20270:
1224                 case PCI_DEVICE_ID_PROMISE_20271:
1225                 case PCI_DEVICE_ID_PROMISE_20275:
1226                 case PCI_DEVICE_ID_PROMISE_20276:
1227                 case PCI_DEVICE_ID_PROMISE_20277:
1228                         goto good;
1229                 }
1230         /* Others, check PCI class */
1231         if ((dev->class >> 8) != PCI_CLASS_STORAGE_IDE)
1232                 return;
1233  good:
1234         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1235         if ((progif & 5) != 5) {
1236                 printk(KERN_INFO "PCI: %s Forcing PCI IDE into native mode\n",
1237                        pci_name(dev));
1238                 (void) pci_write_config_byte(dev, PCI_CLASS_PROG, progif|5);
1239                 if (pci_read_config_byte(dev, PCI_CLASS_PROG, &progif) ||
1240                     (progif & 5) != 5)
1241                         printk(KERN_ERR "Rewrite of PROGIF failed !\n");
1242                 else {
1243                         /* Clear IO BARs, they will be reassigned */
1244                         pci_write_config_dword(dev, PCI_BASE_ADDRESS_0, 0);
1245                         pci_write_config_dword(dev, PCI_BASE_ADDRESS_1, 0);
1246                         pci_write_config_dword(dev, PCI_BASE_ADDRESS_2, 0);
1247                         pci_write_config_dword(dev, PCI_BASE_ADDRESS_3, 0);
1248                 }
1249         }
1250 }
1251 DECLARE_PCI_FIXUP_EARLY(PCI_ANY_ID, PCI_ANY_ID, pmac_pci_fixup_pciata);
1252 #endif /* CONFIG_PPC32 */
1253
1254 /*
1255  * Disable second function on K2-SATA, it's broken
1256  * and disable IO BARs on first one
1257  */
1258 static void fixup_k2_sata(struct pci_dev* dev)
1259 {
1260         int i;
1261         u16 cmd;
1262
1263         if (PCI_FUNC(dev->devfn) > 0) {
1264                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1265                 cmd &= ~(PCI_COMMAND_IO | PCI_COMMAND_MEMORY);
1266                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1267                 for (i = 0; i < 6; i++) {
1268                         dev->resource[i].start = dev->resource[i].end = 0;
1269                         dev->resource[i].flags = 0;
1270                         pci_write_config_dword(dev, PCI_BASE_ADDRESS_0 + 4 * i,
1271                                                0);
1272                 }
1273         } else {
1274                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1275                 cmd &= ~PCI_COMMAND_IO;
1276                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1277                 for (i = 0; i < 5; i++) {
1278                         dev->resource[i].start = dev->resource[i].end = 0;
1279                         dev->resource[i].flags = 0;
1280                         pci_write_config_dword(dev, PCI_BASE_ADDRESS_0 + 4 * i,
1281                                                0);
1282                 }
1283         }
1284 }
1285 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS, 0x0240, fixup_k2_sata);
1286
1287 /*
1288  * On U4 (aka CPC945) the PCIe root complex "P2P" bridge resource ranges aren't
1289  * configured by the firmware. The bridge itself seems to ignore them but it
1290  * causes problems with Linux which then re-assigns devices below the bridge,
1291  * thus changing addresses of those devices from what was in the device-tree,
1292  * which sucks when those are video cards using offb
1293  *
1294  * We could just mark it transparent but I prefer fixing up the resources to
1295  * properly show what's going on here, as I have some doubts about having them
1296  * badly configured potentially being an issue for DMA.
1297  *
1298  * We leave PIO alone, it seems to be fine
1299  *
1300  * Oh and there's another funny bug. The OF properties advertize the region
1301  * 0xf1000000..0xf1ffffff as being forwarded as memory space. But that's
1302  * actually not true, this region is the memory mapped config space. So we
1303  * also need to filter it out or we'll map things in the wrong place.
1304  */
1305 static void fixup_u4_pcie(struct pci_dev* dev)
1306 {
1307         struct pci_controller *host = pci_bus_to_host(dev->bus);
1308         struct resource *region = NULL;
1309         u32 reg;
1310         int i;
1311
1312         /* Only do that on PowerMac */
1313         if (!machine_is(powermac))
1314                 return;
1315
1316         /* Find the largest MMIO region */
1317         for (i = 0; i < 3; i++) {
1318                 struct resource *r = &host->mem_resources[i];
1319                 if (!(r->flags & IORESOURCE_MEM))
1320                         continue;
1321                 /* Skip the 0xf0xxxxxx..f2xxxxxx regions, we know they
1322                  * are reserved by HW for other things
1323                  */
1324                 if (r->start >= 0xf0000000 && r->start < 0xf3000000)
1325                         continue;
1326                 if (!region || resource_size(r) > resource_size(region))
1327                         region = r;
1328         }
1329         /* Nothing found, bail */
1330         if (region == 0)
1331                 return;
1332
1333         /* Print things out */
1334         printk(KERN_INFO "PCI: Fixup U4 PCIe bridge range: %pR\n", region);
1335
1336         /* Fixup bridge config space. We know it's a Mac, resource aren't
1337          * offset so let's just blast them as-is. We also know that they
1338          * fit in 32 bits
1339          */
1340         reg = ((region->start >> 16) & 0xfff0) | (region->end & 0xfff00000);
1341         pci_write_config_dword(dev, PCI_MEMORY_BASE, reg);
1342         pci_write_config_dword(dev, PCI_PREF_BASE_UPPER32, 0);
1343         pci_write_config_dword(dev, PCI_PREF_LIMIT_UPPER32, 0);
1344         pci_write_config_dword(dev, PCI_PREF_MEMORY_BASE, 0);
1345 }
1346 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_APPLE, PCI_DEVICE_ID_APPLE_U4_PCIE, fixup_u4_pcie);