arch/powerpc/platforms/86xx/pci.c

   1 /*
   2  * MPC86XX pci setup code
   3  *
   4  * Recode: ZHANG WEI <wei.zhang@freescale.com>
   5  * Initial author: Xianghua Xiao <x.xiao@freescale.com>
   6  *
   7  * Copyright 2006 Freescale Semiconductor Inc.
   8  *
   9  * This program is free software; you can redistribute  it and/or modify it
  10  * under  the terms of  the GNU General  Public License as published by the
  11  * Free Software Foundation;  either version 2 of the  License, or (at your
  12  * option) any later version.
  13  */
  14
  15 #include <linux/config.h>
  16 #include <linux/types.h>
  17 #include <linux/module.h>
  18 #include <linux/init.h>
  19 #include <linux/pci.h>
  20 #include <linux/serial.h>
  21
  22 #include <asm/system.h>
  23 #include <asm/atomic.h>
  24 #include <asm/io.h>
  25 #include <asm/prom.h>
  26 #include <asm/immap_86xx.h>
  27 #include <asm/pci-bridge.h>
  28 #include <sysdev/fsl_soc.h>
  29
  30 #include "mpc86xx.h"
  31
  32 #undef DEBUG
  33
  34 #ifdef DEBUG
  35 #define DBG(fmt, args...) printk(KERN_ERR "%s: " fmt, __FUNCTION__, ## args)
  36 #else
  37 #define DBG(fmt, args...)
  38 #endif
  39
  40 struct pcie_outbound_window_regs {
  41         uint    pexotar;               /* 0x.0 - PCI Express outbound translation address register */
  42         uint    pexotear;              /* 0x.4 - PCI Express outbound translation extended address register */
  43         uint    pexowbar;              /* 0x.8 - PCI Express outbound window base address register */
  44         char    res1[4];
  45         uint    pexowar;               /* 0x.10 - PCI Express outbound window attributes register */
  46         char    res2[12];
  47 };
  48
  49 struct pcie_inbound_window_regs {
  50         uint    pexitar;               /* 0x.0 - PCI Express inbound translation address register */
  51         char    res1[4];
  52         uint    pexiwbar;              /* 0x.8 - PCI Express inbound window base address register */
  53         uint    pexiwbear;             /* 0x.c - PCI Express inbound window base extended address register */
  54         uint    pexiwar;               /* 0x.10 - PCI Express inbound window attributes register */
  55         char    res2[12];
  56 };
  57
  58 static void __init setup_pcie_atmu(struct pci_controller *hose, struct resource *rsrc)
  59 {
  60         volatile struct ccsr_pex *pcie;
  61         volatile struct pcie_outbound_window_regs *pcieow;
  62         volatile struct pcie_inbound_window_regs *pcieiw;
  63         int i = 0;
  64
  65         DBG("PCIE memory map start 0x%x, size 0x%x\n", rsrc->start,
  66                         rsrc->end - rsrc->start + 1);
  67         pcie = ioremap(rsrc->start, rsrc->end - rsrc->start + 1);
  68
  69         /* Disable all windows (except pexowar0 since its ignored) */
  70         pcie->pexowar1 = 0;
  71         pcie->pexowar2 = 0;
  72         pcie->pexowar3 = 0;
  73         pcie->pexowar4 = 0;
  74         pcie->pexiwar1 = 0;
  75         pcie->pexiwar2 = 0;
  76         pcie->pexiwar3 = 0;
  77
  78         pcieow = (struct pcie_outbound_window_regs *)&pcie->pexotar1;
  79         pcieiw = (struct pcie_inbound_window_regs *)&pcie->pexitar1;
  80
  81         /* Setup outbound MEM window */
  82         for(i = 0; i < 3; i++)
  83                 if (hose->mem_resources[i].flags & IORESOURCE_MEM){
  84                         DBG("PCIE MEM resource start 0x%08x, size 0x%08x.\n",
  85                                 hose->mem_resources[i].start,
  86                                 hose->mem_resources[i].end
  87                                   - hose->mem_resources[i].start + 1);
  88                         pcieow->pexotar = (hose->mem_resources[i].start) >> 12
  89                                 & 0x000fffff;
  90                         pcieow->pexotear = 0;
  91                         pcieow->pexowbar = (hose->mem_resources[i].start) >> 12
  92                                 & 0x000fffff;
  93                         /* Enable, Mem R/W */
  94                         pcieow->pexowar = 0x80044000 |
  95                                 (__ilog2(hose->mem_resources[i].end
  96                                          - hose->mem_resources[i].start + 1)
  97                                  - 1);
  98                         pcieow++;
  99                 }
 100
 101         /* Setup outbound IO window */
 102         if (hose->io_resource.flags & IORESOURCE_IO){
 103                 DBG("PCIE IO resource start 0x%08x, size 0x%08x, phy base 0x%08x.\n",
 104                         hose->io_resource.start,
 105                         hose->io_resource.end - hose->io_resource.start + 1,
 106                         hose->io_base_phys);
 107                 pcieow->pexotar = (hose->io_resource.start) >> 12 & 0x000fffff;
 108                 pcieow->pexotear = 0;
 109                 pcieow->pexowbar = (hose->io_base_phys) >> 12 & 0x000fffff;
 110                 /* Enable, IO R/W */
 111                 pcieow->pexowar = 0x80088000 | (__ilog2(hose->io_resource.end
 112                                         - hose->io_resource.start + 1) - 1);
 113         }
 114
 115         /* Setup 2G inbound Memory Window @ 0 */
 116         pcieiw->pexitar = 0x00000000;
 117         pcieiw->pexiwbar = 0x00000000;
 118         /* Enable, Prefetch, Local Mem, Snoop R/W, 2G */
 119         pcieiw->pexiwar = 0xa0f5501e;
 120 }
 121
 122 static void __init
 123 mpc86xx_setup_pcie(struct pci_controller *hose, u32 pcie_offset, u32 pcie_size)
 124 {
 125         u16 cmd;
 126         unsigned int temps;
 127
 128         DBG("PCIE host controller register offset 0x%08x, size 0x%08x.\n",
 129                         pcie_offset, pcie_size);
 130
 131         early_read_config_word(hose, 0, 0, PCI_COMMAND, &cmd);
 132         cmd |= PCI_COMMAND_SERR | PCI_COMMAND_MASTER | PCI_COMMAND_MEMORY
 133             | PCI_COMMAND_IO;
 134         early_write_config_word(hose, 0, 0, PCI_COMMAND, cmd);
 135
 136         early_write_config_byte(hose, 0, 0, PCI_LATENCY_TIMER, 0x80);
 137
 138         /* PCIE Bus, Fix the MPC8641D host bridge's location to bus 0xFF. */
 139         early_read_config_dword(hose, 0, 0, PCI_PRIMARY_BUS, &temps);
 140         temps = (temps & 0xff000000) | (0xff) | (0x0 << 8) | (0xfe << 16);
 141         early_write_config_dword(hose, 0, 0, PCI_PRIMARY_BUS, temps);
 142 }
 143
 144 int mpc86xx_exclude_device(u_char bus, u_char devfn)
 145 {
 146         if (bus == 0 && PCI_SLOT(devfn) == 0)
 147                 return PCIBIOS_DEVICE_NOT_FOUND;
 148
 149         return PCIBIOS_SUCCESSFUL;
 150 }
 151
 152 int __init add_bridge(struct device_node *dev)
 153 {
 154         int len;
 155         struct pci_controller *hose;
 156         struct resource rsrc;
 157         int *bus_range;
 158         int has_address = 0;
 159         int primary = 0;
 160
 161         DBG("Adding PCIE host bridge %s\n", dev->full_name);
 162
 163         /* Fetch host bridge registers address */
 164         has_address = (of_address_to_resource(dev, 0, &rsrc) == 0);
 165
 166         /* Get bus range if any */
 167         bus_range = (int *) get_property(dev, "bus-range", &len);
 168         if (bus_range == NULL || len < 2 * sizeof(int))
 169                 printk(KERN_WARNING "Can't get bus-range for %s, assume"
 170                        " bus 0\n", dev->full_name);
 171
 172         hose = pcibios_alloc_controller();
 173         if (!hose)
 174                 return -ENOMEM;
 175         hose->arch_data = dev;
 176         hose->set_cfg_type = 1;
 177
 178         /* last_busno = 0xfe cause by MPC8641 PCIE bug */
 179         hose->first_busno = bus_range ? bus_range[0] : 0x0;
 180         hose->last_busno = bus_range ? bus_range[1] : 0xfe;
 181
 182         setup_indirect_pcie(hose, rsrc.start, rsrc.start + 0x4);
 183
 184         /* Setup the PCIE host controller. */
 185         mpc86xx_setup_pcie(hose, rsrc.start, rsrc.end - rsrc.start + 1);
 186
 187         if ((rsrc.start & 0xfffff) == 0x8000)
 188                 primary = 1;
 189
 190         printk(KERN_INFO "Found MPC86xx PCIE host bridge at 0x%08lx. "
 191                "Firmware bus number: %d->%d\n",
 192                 rsrc.start, hose->first_busno, hose->last_busno);
 193
 194         DBG(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 195                 hose, hose->cfg_addr, hose->cfg_data);
 196
 197         /* Interpret the "ranges" property */
 198         /* This also maps the I/O region and sets isa_io/mem_base */
 199         pci_process_bridge_OF_ranges(hose, dev, primary);
 200
 201         /* Setup PEX window registers */
 202         setup_pcie_atmu(hose, &rsrc);
 203
 204         return 0;
 205 }