arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  *
  13  * ... and the days got worse and worse and now you see
  14  * I've gone completly out of my mind.
  15  *
  16  * They're coming to take me a away haha
  17  * they're coming to take me a away hoho hihi haha
  18  * to the funny farm where code is beautiful all the time ...
  19  *
  20  * (Condolences to Napoleon XIV)
  21  */
  22
  23 #include <linux/bug.h>
  24 #include <linux/kernel.h>
  25 #include <linux/types.h>
  26 #include <linux/smp.h>
  27 #include <linux/string.h>
  28 #include <linux/init.h>
  29
  30 #include <asm/mmu_context.h>
  31 #include <asm/war.h>
  32 #include <asm/uasm.h>
  33
  34 static inline int r45k_bvahwbug(void)
  35 {
  36         /* XXX: We should probe for the presence of this bug, but we don't. */
  37         return 0;
  38 }
  39
  40 static inline int r4k_250MHZhwbug(void)
  41 {
  42         /* XXX: We should probe for the presence of this bug, but we don't. */
  43         return 0;
  44 }
  45
  46 static inline int __maybe_unused bcm1250_m3_war(void)
  47 {
  48         return BCM1250_M3_WAR;
  49 }
  50
  51 static inline int __maybe_unused r10000_llsc_war(void)
  52 {
  53         return R10000_LLSC_WAR;
  54 }
  55
  56 /*
  57  * Found by experiment: At least some revisions of the 4kc throw under
  58  * some circumstances a machine check exception, triggered by invalid
  59  * values in the index register.  Delaying the tlbp instruction until
  60  * after the next branch,  plus adding an additional nop in front of
  61  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
  62  * why; it's not an issue caused by the core RTL.
  63  *
  64  */
  65 static int __cpuinit m4kc_tlbp_war(void)
  66 {
  67         return (current_cpu_data.processor_id & 0xffff00) ==
  68                (PRID_COMP_MIPS | PRID_IMP_4KC);
  69 }
  70
  71 /* Handle labels (which must be positive integers). */
  72 enum label_id {
  73         label_second_part = 1,
  74         label_leave,
  75         label_vmalloc,
  76         label_vmalloc_done,
  77         label_tlbw_hazard,
  78         label_split,
  79         label_tlbl_goaround1,
  80         label_tlbl_goaround2,
  81         label_nopage_tlbl,
  82         label_nopage_tlbs,
  83         label_nopage_tlbm,
  84         label_smp_pgtable_change,
  85         label_r3000_write_probe_fail,
  86 #ifdef CONFIG_HUGETLB_PAGE
  87         label_tlb_huge_update,
  88 #endif
  89 };
  90
  91 UASM_L_LA(_second_part)
  92 UASM_L_LA(_leave)
  93 UASM_L_LA(_vmalloc)
  94 UASM_L_LA(_vmalloc_done)
  95 UASM_L_LA(_tlbw_hazard)
  96 UASM_L_LA(_split)
  97 UASM_L_LA(_tlbl_goaround1)
  98 UASM_L_LA(_tlbl_goaround2)
  99 UASM_L_LA(_nopage_tlbl)
 100 UASM_L_LA(_nopage_tlbs)
 101 UASM_L_LA(_nopage_tlbm)
 102 UASM_L_LA(_smp_pgtable_change)
 103 UASM_L_LA(_r3000_write_probe_fail)
 104 #ifdef CONFIG_HUGETLB_PAGE
 105 UASM_L_LA(_tlb_huge_update)
 106 #endif
 107
 108 /*
 109  * For debug purposes.
 110  */
 111 static inline void dump_handler(const u32 *handler, int count)
 112 {
 113         int i;
 114
 115         pr_debug("\t.set push\n");
 116         pr_debug("\t.set noreorder\n");
 117
 118         for (i = 0; i < count; i++)
 119                 pr_debug("\t%p\t.word 0x%08x\n", &handler[i], handler[i]);
 120
 121         pr_debug("\t.set pop\n");
 122 }
 123
 124 /* The only general purpose registers allowed in TLB handlers. */
 125 #define K0              26
 126 #define K1              27
 127
 128 /* Some CP0 registers */
 129 #define C0_INDEX        0, 0
 130 #define C0_ENTRYLO0     2, 0
 131 #define C0_TCBIND       2, 2
 132 #define C0_ENTRYLO1     3, 0
 133 #define C0_CONTEXT      4, 0
 134 #define C0_PAGEMASK     5, 0
 135 #define C0_BADVADDR     8, 0
 136 #define C0_ENTRYHI      10, 0
 137 #define C0_EPC          14, 0
 138 #define C0_XCONTEXT     20, 0
 139
 140 #ifdef CONFIG_64BIT
 141 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 142 #else
 143 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 144 #endif
 145
 146 /* The worst case length of the handler is around 18 instructions for
 147  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 148  * Maximum space available is 32 instructions for R3000 and 64
 149  * instructions for R4000.
 150  *
 151  * We deliberately chose a buffer size of 128, so we won't scribble
 152  * over anything important on overflow before we panic.
 153  */
 154 static u32 tlb_handler[128] __cpuinitdata;
 155
 156 /* simply assume worst case size for labels and relocs */
 157 static struct uasm_label labels[128] __cpuinitdata;
 158 static struct uasm_reloc relocs[128] __cpuinitdata;
 159
 160 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 161 /*
 162  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 163  * we cannot do r3000 under these circumstances.
 164  */
 165
 166 /*
 167  * The R3000 TLB handler is simple.
 168  */
 169 static void __cpuinit build_r3000_tlb_refill_handler(void)
 170 {
 171         long pgdc = (long)pgd_current;
 172         u32 *p;
 173
 174         memset(tlb_handler, 0, sizeof(tlb_handler));
 175         p = tlb_handler;
 176
 177         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 178         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 179         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 180         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 181         uasm_i_sll(&p, K0, K0, 2);
 182         uasm_i_addu(&p, K1, K1, K0);
 183         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 184         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 185         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 186         uasm_i_addu(&p, K1, K1, K0);
 187         uasm_i_lw(&p, K0, 0, K1);
 188         uasm_i_nop(&p); /* load delay */
 189         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 190         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 191         uasm_i_tlbwr(&p); /* cp0 delay */
 192         uasm_i_jr(&p, K1);
 193         uasm_i_rfe(&p); /* branch delay */
 194
 195         if (p > tlb_handler + 32)
 196                 panic("TLB refill handler space exceeded");
 197
 198         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 199                  (unsigned int)(p - tlb_handler));
 200
 201         memcpy((void *)ebase, tlb_handler, 0x80);
 202
 203         dump_handler((u32 *)ebase, 32);
 204 }
 205 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 206
 207 /*
 208  * The R4000 TLB handler is much more complicated. We have two
 209  * consecutive handler areas with 32 instructions space each.
 210  * Since they aren't used at the same time, we can overflow in the
 211  * other one.To keep things simple, we first assume linear space,
 212  * then we relocate it to the final handler layout as needed.
 213  */
 214 static u32 final_handler[64] __cpuinitdata;
 215
 216 /*
 217  * Hazards
 218  *
 219  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 220  * 2. A timing hazard exists for the TLBP instruction.
 221  *
 222  *      stalling_instruction
 223  *      TLBP
 224  *
 225  * The JTLB is being read for the TLBP throughout the stall generated by the
 226  * previous instruction. This is not really correct as the stalling instruction
 227  * can modify the address used to access the JTLB.  The failure symptom is that
 228  * the TLBP instruction will use an address created for the stalling instruction
 229  * and not the address held in C0_ENHI and thus report the wrong results.
 230  *
 231  * The software work-around is to not allow the instruction preceding the TLBP
 232  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 233  *
 234  * Errata 2 will not be fixed.  This errata is also on the R5000.
 235  *
 236  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 237  */
 238 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 239 {
 240         switch (current_cpu_type()) {
 241         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 242         case CPU_R4600:
 243         case CPU_R4700:
 244         case CPU_R5000:
 245         case CPU_R5000A:
 246         case CPU_NEVADA:
 247                 uasm_i_nop(p);
 248                 uasm_i_tlbp(p);
 249                 break;
 250
 251         default:
 252                 uasm_i_tlbp(p);
 253                 break;
 254         }
 255 }
 256
 257 /*
 258  * Write random or indexed TLB entry, and care about the hazards from
 259  * the preceeding mtc0 and for the following eret.
 260  */
 261 enum tlb_write_entry { tlb_random, tlb_indexed };
 262
 263 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 264                                          struct uasm_reloc **r,
 265                                          enum tlb_write_entry wmode)
 266 {
 267         void(*tlbw)(u32 **) = NULL;
 268
 269         switch (wmode) {
 270         case tlb_random: tlbw = uasm_i_tlbwr; break;
 271         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 272         }
 273
 274         if (cpu_has_mips_r2) {
 275                 if (cpu_has_mips_r2_exec_hazard)
 276                         uasm_i_ehb(p);
 277                 tlbw(p);
 278                 return;
 279         }
 280
 281         switch (current_cpu_type()) {
 282         case CPU_R4000PC:
 283         case CPU_R4000SC:
 284         case CPU_R4000MC:
 285         case CPU_R4400PC:
 286         case CPU_R4400SC:
 287         case CPU_R4400MC:
 288                 /*
 289                  * This branch uses up a mtc0 hazard nop slot and saves
 290                  * two nops after the tlbw instruction.
 291                  */
 292                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 293                 tlbw(p);
 294                 uasm_l_tlbw_hazard(l, *p);
 295                 uasm_i_nop(p);
 296                 break;
 297
 298         case CPU_R4600:
 299         case CPU_R4700:
 300         case CPU_R5000:
 301         case CPU_R5000A:
 302                 uasm_i_nop(p);
 303                 tlbw(p);
 304                 uasm_i_nop(p);
 305                 break;
 306
 307         case CPU_R4300:
 308         case CPU_5KC:
 309         case CPU_TX49XX:
 310         case CPU_PR4450:
 311                 uasm_i_nop(p);
 312                 tlbw(p);
 313                 break;
 314
 315         case CPU_R10000:
 316         case CPU_R12000:
 317         case CPU_R14000:
 318         case CPU_4KC:
 319         case CPU_4KEC:
 320         case CPU_SB1:
 321         case CPU_SB1A:
 322         case CPU_4KSC:
 323         case CPU_20KC:
 324         case CPU_25KF:
 325         case CPU_BCM3302:
 326         case CPU_BCM4710:
 327         case CPU_LOONGSON2:
 328         case CPU_BCM6338:
 329         case CPU_BCM6345:
 330         case CPU_BCM6348:
 331         case CPU_BCM6358:
 332         case CPU_R5500:
 333                 if (m4kc_tlbp_war())
 334                         uasm_i_nop(p);
 335         case CPU_ALCHEMY:
 336                 tlbw(p);
 337                 break;
 338
 339         case CPU_NEVADA:
 340                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 341                 /*
 342                  * This branch uses up a mtc0 hazard nop slot and saves
 343                  * a nop after the tlbw instruction.
 344                  */
 345                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 346                 tlbw(p);
 347                 uasm_l_tlbw_hazard(l, *p);
 348                 break;
 349
 350         case CPU_RM7000:
 351                 uasm_i_nop(p);
 352                 uasm_i_nop(p);
 353                 uasm_i_nop(p);
 354                 uasm_i_nop(p);
 355                 tlbw(p);
 356                 break;
 357
 358         case CPU_RM9000:
 359                 /*
 360                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
 361                  * use of the JTLB for instructions should not occur for 4
 362                  * cpu cycles and use for data translations should not occur
 363                  * for 3 cpu cycles.
 364                  */
 365                 uasm_i_ssnop(p);
 366                 uasm_i_ssnop(p);
 367                 uasm_i_ssnop(p);
 368                 uasm_i_ssnop(p);
 369                 tlbw(p);
 370                 uasm_i_ssnop(p);
 371                 uasm_i_ssnop(p);
 372                 uasm_i_ssnop(p);
 373                 uasm_i_ssnop(p);
 374                 break;
 375
 376         case CPU_VR4111:
 377         case CPU_VR4121:
 378         case CPU_VR4122:
 379         case CPU_VR4181:
 380         case CPU_VR4181A:
 381                 uasm_i_nop(p);
 382                 uasm_i_nop(p);
 383                 tlbw(p);
 384                 uasm_i_nop(p);
 385                 uasm_i_nop(p);
 386                 break;
 387
 388         case CPU_VR4131:
 389         case CPU_VR4133:
 390         case CPU_R5432:
 391                 uasm_i_nop(p);
 392                 uasm_i_nop(p);
 393                 tlbw(p);
 394                 break;
 395
 396         default:
 397                 panic("No TLB refill handler yet (CPU type: %d)",
 398                       current_cpu_data.cputype);
 399                 break;
 400         }
 401 }
 402
 403 static __cpuinit __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 404                                                                   unsigned int reg)
 405 {
 406         if (kernel_uses_smartmips_rixi) {
 407                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_NO_EXEC));
 408                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 409         } else {
 410 #ifdef CONFIG_64BIT_PHYS_ADDR
 411                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 412 #else
 413                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 414 #endif
 415         }
 416 }
 417
 418 #ifdef CONFIG_HUGETLB_PAGE
 419
 420 static __cpuinit void build_restore_pagemask(u32 **p,
 421                                              struct uasm_reloc **r,
 422                                              unsigned int tmp,
 423                                              enum label_id lid)
 424 {
 425         /* Reset default page size */
 426         if (PM_DEFAULT_MASK >> 16) {
 427                 uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 428                 uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 429                 uasm_il_b(p, r, lid);
 430                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 431         } else if (PM_DEFAULT_MASK) {
 432                 uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 433                 uasm_il_b(p, r, lid);
 434                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 435         } else {
 436                 uasm_il_b(p, r, lid);
 437                 uasm_i_mtc0(p, 0, C0_PAGEMASK);
 438         }
 439 }
 440
 441 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 442                                                  struct uasm_label **l,
 443                                                  struct uasm_reloc **r,
 444                                                  unsigned int tmp,
 445                                                  enum tlb_write_entry wmode)
 446 {
 447         /* Set huge page tlb entry size */
 448         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 449         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 450         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 451
 452         build_tlb_write_entry(p, l, r, wmode);
 453
 454         build_restore_pagemask(p, r, tmp, label_leave);
 455 }
 456
 457 /*
 458  * Check if Huge PTE is present, if so then jump to LABEL.
 459  */
 460 static void __cpuinit
 461 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 462                 unsigned int pmd, int lid)
 463 {
 464         UASM_i_LW(p, tmp, 0, pmd);
 465         uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 466         uasm_il_bnez(p, r, tmp, lid);
 467 }
 468
 469 static __cpuinit void build_huge_update_entries(u32 **p,
 470                                                 unsigned int pte,
 471                                                 unsigned int tmp)
 472 {
 473         int small_sequence;
 474
 475         /*
 476          * A huge PTE describes an area the size of the
 477          * configured huge page size. This is twice the
 478          * of the large TLB entry size we intend to use.
 479          * A TLB entry half the size of the configured
 480          * huge page size is configured into entrylo0
 481          * and entrylo1 to cover the contiguous huge PTE
 482          * address space.
 483          */
 484         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 485
 486         /* We can clobber tmp.  It isn't used after this.*/
 487         if (!small_sequence)
 488                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 489
 490         build_convert_pte_to_entrylo(p, pte);
 491         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 492         /* convert to entrylo1 */
 493         if (small_sequence)
 494                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 495         else
 496                 UASM_i_ADDU(p, pte, pte, tmp);
 497
 498         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 499 }
 500
 501 static __cpuinit void build_huge_handler_tail(u32 **p,
 502                                               struct uasm_reloc **r,
 503                                               struct uasm_label **l,
 504                                               unsigned int pte,
 505                                               unsigned int ptr)
 506 {
 507 #ifdef CONFIG_SMP
 508         UASM_i_SC(p, pte, 0, ptr);
 509         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 510         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 511 #else
 512         UASM_i_SW(p, pte, 0, ptr);
 513 #endif
 514         build_huge_update_entries(p, pte, ptr);
 515         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed);
 516 }
 517 #endif /* CONFIG_HUGETLB_PAGE */
 518
 519 #ifdef CONFIG_64BIT
 520 /*
 521  * TMP and PTR are scratch.
 522  * TMP will be clobbered, PTR will hold the pmd entry.
 523  */
 524 static void __cpuinit
 525 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 526                  unsigned int tmp, unsigned int ptr)
 527 {
 528 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 529         long pgdc = (long)pgd_current;
 530 #endif
 531         /*
 532          * The vmalloc handling is not in the hotpath.
 533          */
 534         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 535         uasm_il_bltz(p, r, tmp, label_vmalloc);
 536         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 537
 538 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 539         /*
 540          * &pgd << 11 stored in CONTEXT [23..63].
 541          */
 542         UASM_i_MFC0(p, ptr, C0_CONTEXT);
 543         uasm_i_dins(p, ptr, 0, 0, 23); /* Clear lower 23 bits of context. */
 544         uasm_i_ori(p, ptr, ptr, 0x540); /* 1 0  1 0 1  << 6  xkphys cached */
 545         uasm_i_drotr(p, ptr, ptr, 11);
 546 #elif defined(CONFIG_SMP)
 547 # ifdef  CONFIG_MIPS_MT_SMTC
 548         /*
 549          * SMTC uses TCBind value as "CPU" index
 550          */
 551         uasm_i_mfc0(p, ptr, C0_TCBIND);
 552         uasm_i_dsrl_safe(p, ptr, ptr, 19);
 553 # else
 554         /*
 555          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 556          * stored in CONTEXT.
 557          */
 558         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 559         uasm_i_dsrl_safe(p, ptr, ptr, 23);
 560 # endif
 561         UASM_i_LA_mostly(p, tmp, pgdc);
 562         uasm_i_daddu(p, ptr, ptr, tmp);
 563         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 564         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 565 #else
 566         UASM_i_LA_mostly(p, ptr, pgdc);
 567         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 568 #endif
 569
 570         uasm_l_vmalloc_done(l, *p);
 571
 572         /* get pgd offset in bytes */
 573         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 574
 575         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 576         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 577 #ifndef __PAGETABLE_PMD_FOLDED
 578         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 579         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 580         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 581         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 582         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 583 #endif
 584 }
 585
 586 /*
 587  * BVADDR is the faulting address, PTR is scratch.
 588  * PTR will hold the pgd for vmalloc.
 589  */
 590 static void __cpuinit
 591 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 592                         unsigned int bvaddr, unsigned int ptr)
 593 {
 594         long swpd = (long)swapper_pg_dir;
 595
 596         uasm_l_vmalloc(l, *p);
 597
 598         if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 599                 uasm_il_b(p, r, label_vmalloc_done);
 600                 uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 601         } else {
 602                 UASM_i_LA_mostly(p, ptr, swpd);
 603                 uasm_il_b(p, r, label_vmalloc_done);
 604                 if (uasm_in_compat_space_p(swpd))
 605                         uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 606                 else
 607                         uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 608         }
 609 }
 610
 611 #else /* !CONFIG_64BIT */
 612
 613 /*
 614  * TMP and PTR are scratch.
 615  * TMP will be clobbered, PTR will hold the pgd entry.
 616  */
 617 static void __cpuinit __maybe_unused
 618 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 619 {
 620         long pgdc = (long)pgd_current;
 621
 622         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 623 #ifdef CONFIG_SMP
 624 #ifdef  CONFIG_MIPS_MT_SMTC
 625         /*
 626          * SMTC uses TCBind value as "CPU" index
 627          */
 628         uasm_i_mfc0(p, ptr, C0_TCBIND);
 629         UASM_i_LA_mostly(p, tmp, pgdc);
 630         uasm_i_srl(p, ptr, ptr, 19);
 631 #else
 632         /*
 633          * smp_processor_id() << 3 is stored in CONTEXT.
 634          */
 635         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 636         UASM_i_LA_mostly(p, tmp, pgdc);
 637         uasm_i_srl(p, ptr, ptr, 23);
 638 #endif
 639         uasm_i_addu(p, ptr, tmp, ptr);
 640 #else
 641         UASM_i_LA_mostly(p, ptr, pgdc);
 642 #endif
 643         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 644         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 645         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 646         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 647         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 648 }
 649
 650 #endif /* !CONFIG_64BIT */
 651
 652 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 653 {
 654         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 655         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 656
 657         switch (current_cpu_type()) {
 658         case CPU_VR41XX:
 659         case CPU_VR4111:
 660         case CPU_VR4121:
 661         case CPU_VR4122:
 662         case CPU_VR4131:
 663         case CPU_VR4181:
 664         case CPU_VR4181A:
 665         case CPU_VR4133:
 666                 shift += 2;
 667                 break;
 668
 669         default:
 670                 break;
 671         }
 672
 673         if (shift)
 674                 UASM_i_SRL(p, ctx, ctx, shift);
 675         uasm_i_andi(p, ctx, ctx, mask);
 676 }
 677
 678 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 679 {
 680         /*
 681          * Bug workaround for the Nevada. It seems as if under certain
 682          * circumstances the move from cp0_context might produce a
 683          * bogus result when the mfc0 instruction and its consumer are
 684          * in a different cacheline or a load instruction, probably any
 685          * memory reference, is between them.
 686          */
 687         switch (current_cpu_type()) {
 688         case CPU_NEVADA:
 689                 UASM_i_LW(p, ptr, 0, ptr);
 690                 GET_CONTEXT(p, tmp); /* get context reg */
 691                 break;
 692
 693         default:
 694                 GET_CONTEXT(p, tmp); /* get context reg */
 695                 UASM_i_LW(p, ptr, 0, ptr);
 696                 break;
 697         }
 698
 699         build_adjust_context(p, tmp);
 700         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
 701 }
 702
 703 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
 704                                         unsigned int ptep)
 705 {
 706         /*
 707          * 64bit address support (36bit on a 32bit CPU) in a 32bit
 708          * Kernel is a special case. Only a few CPUs use it.
 709          */
 710 #ifdef CONFIG_64BIT_PHYS_ADDR
 711         if (cpu_has_64bits) {
 712                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
 713                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 714                 if (kernel_uses_smartmips_rixi) {
 715                         UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_NO_EXEC));
 716                         UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_NO_EXEC));
 717                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 718                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
 719                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 720                 } else {
 721                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
 722                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
 723                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
 724                 }
 725                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
 726         } else {
 727                 int pte_off_even = sizeof(pte_t) / 2;
 728                 int pte_off_odd = pte_off_even + sizeof(pte_t);
 729
 730                 /* The pte entries are pre-shifted */
 731                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
 732                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
 733                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
 734                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
 735         }
 736 #else
 737         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
 738         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 739         if (r45k_bvahwbug())
 740                 build_tlb_probe_entry(p);
 741         if (kernel_uses_smartmips_rixi) {
 742                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_NO_EXEC));
 743                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_NO_EXEC));
 744                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 745                 if (r4k_250MHZhwbug())
 746                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
 747                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
 748                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 749         } else {
 750                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
 751                 if (r4k_250MHZhwbug())
 752                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
 753                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
 754                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
 755                 if (r45k_bvahwbug())
 756                         uasm_i_mfc0(p, tmp, C0_INDEX);
 757         }
 758         if (r4k_250MHZhwbug())
 759                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
 760         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
 761 #endif
 762 }
 763
 764 /*
 765  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
 766  * because EXL == 0.  If we wrap, we can also use the 32 instruction
 767  * slots before the XTLB refill exception handler which belong to the
 768  * unused TLB refill exception.
 769  */
 770 #define MIPS64_REFILL_INSNS 32
 771
 772 static void __cpuinit build_r4000_tlb_refill_handler(void)
 773 {
 774         u32 *p = tlb_handler;
 775         struct uasm_label *l = labels;
 776         struct uasm_reloc *r = relocs;
 777         u32 *f;
 778         unsigned int final_len;
 779
 780         memset(tlb_handler, 0, sizeof(tlb_handler));
 781         memset(labels, 0, sizeof(labels));
 782         memset(relocs, 0, sizeof(relocs));
 783         memset(final_handler, 0, sizeof(final_handler));
 784
 785         /*
 786          * create the plain linear handler
 787          */
 788         if (bcm1250_m3_war()) {
 789                 unsigned int segbits = 44;
 790
 791                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
 792                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
 793                 uasm_i_xor(&p, K0, K0, K1);
 794                 uasm_i_dsrl_safe(&p, K1, K0, 62);
 795                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
 796                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
 797                 uasm_i_or(&p, K0, K0, K1);
 798                 uasm_il_bnez(&p, &r, K0, label_leave);
 799                 /* No need for uasm_i_nop */
 800         }
 801
 802 #ifdef CONFIG_64BIT
 803         build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
 804 #else
 805         build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
 806 #endif
 807
 808 #ifdef CONFIG_HUGETLB_PAGE
 809         build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
 810 #endif
 811
 812         build_get_ptep(&p, K0, K1);
 813         build_update_entries(&p, K0, K1);
 814         build_tlb_write_entry(&p, &l, &r, tlb_random);
 815         uasm_l_leave(&l, p);
 816         uasm_i_eret(&p); /* return from trap */
 817
 818 #ifdef CONFIG_HUGETLB_PAGE
 819         uasm_l_tlb_huge_update(&l, p);
 820         UASM_i_LW(&p, K0, 0, K1);
 821         build_huge_update_entries(&p, K0, K1);
 822         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random);
 823 #endif
 824
 825 #ifdef CONFIG_64BIT
 826         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1);
 827 #endif
 828
 829         /*
 830          * Overflow check: For the 64bit handler, we need at least one
 831          * free instruction slot for the wrap-around branch. In worst
 832          * case, if the intended insertion point is a delay slot, we
 833          * need three, with the second nop'ed and the third being
 834          * unused.
 835          */
 836         /* Loongson2 ebase is different than r4k, we have more space */
 837 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 838         if ((p - tlb_handler) > 64)
 839                 panic("TLB refill handler space exceeded");
 840 #else
 841         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
 842             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
 843                 && uasm_insn_has_bdelay(relocs,
 844                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
 845                 panic("TLB refill handler space exceeded");
 846 #endif
 847
 848         /*
 849          * Now fold the handler in the TLB refill handler space.
 850          */
 851 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 852         f = final_handler;
 853         /* Simplest case, just copy the handler. */
 854         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 855         final_len = p - tlb_handler;
 856 #else /* CONFIG_64BIT */
 857         f = final_handler + MIPS64_REFILL_INSNS;
 858         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
 859                 /* Just copy the handler. */
 860                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 861                 final_len = p - tlb_handler;
 862         } else {
 863 #if defined(CONFIG_HUGETLB_PAGE)
 864                 const enum label_id ls = label_tlb_huge_update;
 865 #else
 866                 const enum label_id ls = label_vmalloc;
 867 #endif
 868                 u32 *split;
 869                 int ov = 0;
 870                 int i;
 871
 872                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
 873                         ;
 874                 BUG_ON(i == ARRAY_SIZE(labels));
 875                 split = labels[i].addr;
 876
 877                 /*
 878                  * See if we have overflown one way or the other.
 879                  */
 880                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
 881                     split < p - MIPS64_REFILL_INSNS)
 882                         ov = 1;
 883
 884                 if (ov) {
 885                         /*
 886                          * Split two instructions before the end.  One
 887                          * for the branch and one for the instruction
 888                          * in the delay slot.
 889                          */
 890                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
 891
 892                         /*
 893                          * If the branch would fall in a delay slot,
 894                          * we must back up an additional instruction
 895                          * so that it is no longer in a delay slot.
 896                          */
 897                         if (uasm_insn_has_bdelay(relocs, split - 1))
 898                                 split--;
 899                 }
 900                 /* Copy first part of the handler. */
 901                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
 902                 f += split - tlb_handler;
 903
 904                 if (ov) {
 905                         /* Insert branch. */
 906                         uasm_l_split(&l, final_handler);
 907                         uasm_il_b(&f, &r, label_split);
 908                         if (uasm_insn_has_bdelay(relocs, split))
 909                                 uasm_i_nop(&f);
 910                         else {
 911                                 uasm_copy_handler(relocs, labels,
 912                                                   split, split + 1, f);
 913                                 uasm_move_labels(labels, f, f + 1, -1);
 914                                 f++;
 915                                 split++;
 916                         }
 917                 }
 918
 919                 /* Copy the rest of the handler. */
 920                 uasm_copy_handler(relocs, labels, split, p, final_handler);
 921                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
 922                             (p - split);
 923         }
 924 #endif /* CONFIG_64BIT */
 925
 926         uasm_resolve_relocs(relocs, labels);
 927         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 928                  final_len);
 929
 930         memcpy((void *)ebase, final_handler, 0x100);
 931
 932         dump_handler((u32 *)ebase, 64);
 933 }
 934
 935 /*
 936  * TLB load/store/modify handlers.
 937  *
 938  * Only the fastpath gets synthesized at runtime, the slowpath for
 939  * do_page_fault remains normal asm.
 940  */
 941 extern void tlb_do_page_fault_0(void);
 942 extern void tlb_do_page_fault_1(void);
 943
 944 /*
 945  * 128 instructions for the fastpath handler is generous and should
 946  * never be exceeded.
 947  */
 948 #define FASTPATH_SIZE 128
 949
 950 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
 951 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
 952 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
 953
 954 static void __cpuinit
 955 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
 956 {
 957 #ifdef CONFIG_SMP
 958 # ifdef CONFIG_64BIT_PHYS_ADDR
 959         if (cpu_has_64bits)
 960                 uasm_i_lld(p, pte, 0, ptr);
 961         else
 962 # endif
 963                 UASM_i_LL(p, pte, 0, ptr);
 964 #else
 965 # ifdef CONFIG_64BIT_PHYS_ADDR
 966         if (cpu_has_64bits)
 967                 uasm_i_ld(p, pte, 0, ptr);
 968         else
 969 # endif
 970                 UASM_i_LW(p, pte, 0, ptr);
 971 #endif
 972 }
 973
 974 static void __cpuinit
 975 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
 976         unsigned int mode)
 977 {
 978 #ifdef CONFIG_64BIT_PHYS_ADDR
 979         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
 980 #endif
 981
 982         uasm_i_ori(p, pte, pte, mode);
 983 #ifdef CONFIG_SMP
 984 # ifdef CONFIG_64BIT_PHYS_ADDR
 985         if (cpu_has_64bits)
 986                 uasm_i_scd(p, pte, 0, ptr);
 987         else
 988 # endif
 989                 UASM_i_SC(p, pte, 0, ptr);
 990
 991         if (r10000_llsc_war())
 992                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
 993         else
 994                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 995
 996 # ifdef CONFIG_64BIT_PHYS_ADDR
 997         if (!cpu_has_64bits) {
 998                 /* no uasm_i_nop needed */
 999                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1000                 uasm_i_ori(p, pte, pte, hwmode);
1001                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1002                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1003                 /* no uasm_i_nop needed */
1004                 uasm_i_lw(p, pte, 0, ptr);
1005         } else
1006                 uasm_i_nop(p);
1007 # else
1008         uasm_i_nop(p);
1009 # endif
1010 #else
1011 # ifdef CONFIG_64BIT_PHYS_ADDR
1012         if (cpu_has_64bits)
1013                 uasm_i_sd(p, pte, 0, ptr);
1014         else
1015 # endif
1016                 UASM_i_SW(p, pte, 0, ptr);
1017
1018 # ifdef CONFIG_64BIT_PHYS_ADDR
1019         if (!cpu_has_64bits) {
1020                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1021                 uasm_i_ori(p, pte, pte, hwmode);
1022                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1023                 uasm_i_lw(p, pte, 0, ptr);
1024         }
1025 # endif
1026 #endif
1027 }
1028
1029 /*
1030  * Check if PTE is present, if not then jump to LABEL. PTR points to
1031  * the page table where this PTE is located, PTE will be re-loaded
1032  * with it's original value.
1033  */
1034 static void __cpuinit
1035 build_pte_present(u32 **p, struct uasm_reloc **r,
1036                   unsigned int pte, unsigned int ptr, enum label_id lid)
1037 {
1038         if (kernel_uses_smartmips_rixi) {
1039                 uasm_i_andi(p, pte, pte, _PAGE_PRESENT);
1040                 uasm_il_beqz(p, r, pte, lid);
1041         } else {
1042                 uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
1043                 uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
1044                 uasm_il_bnez(p, r, pte, lid);
1045         }
1046         iPTE_LW(p, pte, ptr);
1047 }
1048
1049 /* Make PTE valid, store result in PTR. */
1050 static void __cpuinit
1051 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1052                  unsigned int ptr)
1053 {
1054         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1055
1056         iPTE_SW(p, r, pte, ptr, mode);
1057 }
1058
1059 /*
1060  * Check if PTE can be written to, if not branch to LABEL. Regardless
1061  * restore PTE with value from PTR when done.
1062  */
1063 static void __cpuinit
1064 build_pte_writable(u32 **p, struct uasm_reloc **r,
1065                    unsigned int pte, unsigned int ptr, enum label_id lid)
1066 {
1067         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1068         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1069         uasm_il_bnez(p, r, pte, lid);
1070         iPTE_LW(p, pte, ptr);
1071 }
1072
1073 /* Make PTE writable, update software status bits as well, then store
1074  * at PTR.
1075  */
1076 static void __cpuinit
1077 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1078                  unsigned int ptr)
1079 {
1080         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1081                              | _PAGE_DIRTY);
1082
1083         iPTE_SW(p, r, pte, ptr, mode);
1084 }
1085
1086 /*
1087  * Check if PTE can be modified, if not branch to LABEL. Regardless
1088  * restore PTE with value from PTR when done.
1089  */
1090 static void __cpuinit
1091 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1092                      unsigned int pte, unsigned int ptr, enum label_id lid)
1093 {
1094         uasm_i_andi(p, pte, pte, _PAGE_WRITE);
1095         uasm_il_beqz(p, r, pte, lid);
1096         iPTE_LW(p, pte, ptr);
1097 }
1098
1099 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1100 /*
1101  * R3000 style TLB load/store/modify handlers.
1102  */
1103
1104 /*
1105  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1106  * Then it returns.
1107  */
1108 static void __cpuinit
1109 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1110 {
1111         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1112         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1113         uasm_i_tlbwi(p);
1114         uasm_i_jr(p, tmp);
1115         uasm_i_rfe(p); /* branch delay */
1116 }
1117
1118 /*
1119  * This places the pte into ENTRYLO0 and writes it with tlbwi
1120  * or tlbwr as appropriate.  This is because the index register
1121  * may have the probe fail bit set as a result of a trap on a
1122  * kseg2 access, i.e. without refill.  Then it returns.
1123  */
1124 static void __cpuinit
1125 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1126                              struct uasm_reloc **r, unsigned int pte,
1127                              unsigned int tmp)
1128 {
1129         uasm_i_mfc0(p, tmp, C0_INDEX);
1130         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1131         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1132         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1133         uasm_i_tlbwi(p); /* cp0 delay */
1134         uasm_i_jr(p, tmp);
1135         uasm_i_rfe(p); /* branch delay */
1136         uasm_l_r3000_write_probe_fail(l, *p);
1137         uasm_i_tlbwr(p); /* cp0 delay */
1138         uasm_i_jr(p, tmp);
1139         uasm_i_rfe(p); /* branch delay */
1140 }
1141
1142 static void __cpuinit
1143 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1144                                    unsigned int ptr)
1145 {
1146         long pgdc = (long)pgd_current;
1147
1148         uasm_i_mfc0(p, pte, C0_BADVADDR);
1149         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1150         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1151         uasm_i_srl(p, pte, pte, 22); /* load delay */
1152         uasm_i_sll(p, pte, pte, 2);
1153         uasm_i_addu(p, ptr, ptr, pte);
1154         uasm_i_mfc0(p, pte, C0_CONTEXT);
1155         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1156         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1157         uasm_i_addu(p, ptr, ptr, pte);
1158         uasm_i_lw(p, pte, 0, ptr);
1159         uasm_i_tlbp(p); /* load delay */
1160 }
1161
1162 static void __cpuinit build_r3000_tlb_load_handler(void)
1163 {
1164         u32 *p = handle_tlbl;
1165         struct uasm_label *l = labels;
1166         struct uasm_reloc *r = relocs;
1167
1168         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1169         memset(labels, 0, sizeof(labels));
1170         memset(relocs, 0, sizeof(relocs));
1171
1172         build_r3000_tlbchange_handler_head(&p, K0, K1);
1173         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1174         uasm_i_nop(&p); /* load delay */
1175         build_make_valid(&p, &r, K0, K1);
1176         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1177
1178         uasm_l_nopage_tlbl(&l, p);
1179         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1180         uasm_i_nop(&p);
1181
1182         if ((p - handle_tlbl) > FASTPATH_SIZE)
1183                 panic("TLB load handler fastpath space exceeded");
1184
1185         uasm_resolve_relocs(relocs, labels);
1186         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1187                  (unsigned int)(p - handle_tlbl));
1188
1189         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1190 }
1191
1192 static void __cpuinit build_r3000_tlb_store_handler(void)
1193 {
1194         u32 *p = handle_tlbs;
1195         struct uasm_label *l = labels;
1196         struct uasm_reloc *r = relocs;
1197
1198         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1199         memset(labels, 0, sizeof(labels));
1200         memset(relocs, 0, sizeof(relocs));
1201
1202         build_r3000_tlbchange_handler_head(&p, K0, K1);
1203         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1204         uasm_i_nop(&p); /* load delay */
1205         build_make_write(&p, &r, K0, K1);
1206         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1207
1208         uasm_l_nopage_tlbs(&l, p);
1209         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1210         uasm_i_nop(&p);
1211
1212         if ((p - handle_tlbs) > FASTPATH_SIZE)
1213                 panic("TLB store handler fastpath space exceeded");
1214
1215         uasm_resolve_relocs(relocs, labels);
1216         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1217                  (unsigned int)(p - handle_tlbs));
1218
1219         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1220 }
1221
1222 static void __cpuinit build_r3000_tlb_modify_handler(void)
1223 {
1224         u32 *p = handle_tlbm;
1225         struct uasm_label *l = labels;
1226         struct uasm_reloc *r = relocs;
1227
1228         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1229         memset(labels, 0, sizeof(labels));
1230         memset(relocs, 0, sizeof(relocs));
1231
1232         build_r3000_tlbchange_handler_head(&p, K0, K1);
1233         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1234         uasm_i_nop(&p); /* load delay */
1235         build_make_write(&p, &r, K0, K1);
1236         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1237
1238         uasm_l_nopage_tlbm(&l, p);
1239         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1240         uasm_i_nop(&p);
1241
1242         if ((p - handle_tlbm) > FASTPATH_SIZE)
1243                 panic("TLB modify handler fastpath space exceeded");
1244
1245         uasm_resolve_relocs(relocs, labels);
1246         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1247                  (unsigned int)(p - handle_tlbm));
1248
1249         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1250 }
1251 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1252
1253 /*
1254  * R4000 style TLB load/store/modify handlers.
1255  */
1256 static void __cpuinit
1257 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1258                                    struct uasm_reloc **r, unsigned int pte,
1259                                    unsigned int ptr)
1260 {
1261 #ifdef CONFIG_64BIT
1262         build_get_pmde64(p, l, r, pte, ptr); /* get pmd in ptr */
1263 #else
1264         build_get_pgde32(p, pte, ptr); /* get pgd in ptr */
1265 #endif
1266
1267 #ifdef CONFIG_HUGETLB_PAGE
1268         /*
1269          * For huge tlb entries, pmd doesn't contain an address but
1270          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1271          * see if we need to jump to huge tlb processing.
1272          */
1273         build_is_huge_pte(p, r, pte, ptr, label_tlb_huge_update);
1274 #endif
1275
1276         UASM_i_MFC0(p, pte, C0_BADVADDR);
1277         UASM_i_LW(p, ptr, 0, ptr);
1278         UASM_i_SRL(p, pte, pte, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1279         uasm_i_andi(p, pte, pte, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1280         UASM_i_ADDU(p, ptr, ptr, pte);
1281
1282 #ifdef CONFIG_SMP
1283         uasm_l_smp_pgtable_change(l, *p);
1284 #endif
1285         iPTE_LW(p, pte, ptr); /* get even pte */
1286         if (!m4kc_tlbp_war())
1287                 build_tlb_probe_entry(p);
1288 }
1289
1290 static void __cpuinit
1291 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1292                                    struct uasm_reloc **r, unsigned int tmp,
1293                                    unsigned int ptr)
1294 {
1295         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1296         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1297         build_update_entries(p, tmp, ptr);
1298         build_tlb_write_entry(p, l, r, tlb_indexed);
1299         uasm_l_leave(l, *p);
1300         uasm_i_eret(p); /* return from trap */
1301
1302 #ifdef CONFIG_64BIT
1303         build_get_pgd_vmalloc64(p, l, r, tmp, ptr);
1304 #endif
1305 }
1306
1307 static void __cpuinit build_r4000_tlb_load_handler(void)
1308 {
1309         u32 *p = handle_tlbl;
1310         struct uasm_label *l = labels;
1311         struct uasm_reloc *r = relocs;
1312
1313         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1314         memset(labels, 0, sizeof(labels));
1315         memset(relocs, 0, sizeof(relocs));
1316
1317         if (bcm1250_m3_war()) {
1318                 unsigned int segbits = 44;
1319
1320                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1321                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1322                 uasm_i_xor(&p, K0, K0, K1);
1323                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1324                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1325                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1326                 uasm_i_or(&p, K0, K0, K1);
1327                 uasm_il_bnez(&p, &r, K0, label_leave);
1328                 /* No need for uasm_i_nop */
1329         }
1330
1331         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1332         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1333         if (m4kc_tlbp_war())
1334                 build_tlb_probe_entry(&p);
1335
1336         if (kernel_uses_smartmips_rixi) {
1337                 /*
1338                  * If the page is not _PAGE_VALID, RI or XI could not
1339                  * have triggered it.  Skip the expensive test..
1340                  */
1341                 uasm_i_andi(&p, K0, K0, _PAGE_VALID);
1342                 uasm_il_beqz(&p, &r, K0, label_tlbl_goaround1);
1343                 uasm_i_nop(&p);
1344
1345                 uasm_i_tlbr(&p);
1346                 /* Examine  entrylo 0 or 1 based on ptr. */
1347                 uasm_i_andi(&p, K0, K1, sizeof(pte_t));
1348                 uasm_i_beqz(&p, K0, 8);
1349
1350                 UASM_i_MFC0(&p, K0, C0_ENTRYLO0); /* load it in the delay slot*/
1351                 UASM_i_MFC0(&p, K0, C0_ENTRYLO1); /* load it if ptr is odd */
1352                 /*
1353                  * If the entryLo (now in K0) is valid (bit 1), RI or
1354                  * XI must have triggered it.
1355                  */
1356                 uasm_i_andi(&p, K0, K0, 2);
1357                 uasm_il_bnez(&p, &r, K0, label_nopage_tlbl);
1358
1359                 uasm_l_tlbl_goaround1(&l, p);
1360                 /* Reload the PTE value */
1361                 iPTE_LW(&p, K0, K1);
1362         }
1363         build_make_valid(&p, &r, K0, K1);
1364         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1365
1366 #ifdef CONFIG_HUGETLB_PAGE
1367         /*
1368          * This is the entry point when build_r4000_tlbchange_handler_head
1369          * spots a huge page.
1370          */
1371         uasm_l_tlb_huge_update(&l, p);
1372         iPTE_LW(&p, K0, K1);
1373         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1374         build_tlb_probe_entry(&p);
1375
1376         if (kernel_uses_smartmips_rixi) {
1377                 /*
1378                  * If the page is not _PAGE_VALID, RI or XI could not
1379                  * have triggered it.  Skip the expensive test..
1380                  */
1381                 uasm_i_andi(&p, K0, K0, _PAGE_VALID);
1382                 uasm_il_beqz(&p, &r, K0, label_tlbl_goaround2);
1383                 uasm_i_nop(&p);
1384
1385                 uasm_i_tlbr(&p);
1386                 /* Examine  entrylo 0 or 1 based on ptr. */
1387                 uasm_i_andi(&p, K0, K1, sizeof(pte_t));
1388                 uasm_i_beqz(&p, K0, 8);
1389
1390                 UASM_i_MFC0(&p, K0, C0_ENTRYLO0); /* load it in the delay slot*/
1391                 UASM_i_MFC0(&p, K0, C0_ENTRYLO1); /* load it if ptr is odd */
1392                 /*
1393                  * If the entryLo (now in K0) is valid (bit 1), RI or
1394                  * XI must have triggered it.
1395                  */
1396                 uasm_i_andi(&p, K0, K0, 2);
1397                 uasm_il_beqz(&p, &r, K0, label_tlbl_goaround2);
1398                 /* Reload the PTE value */
1399                 iPTE_LW(&p, K0, K1);
1400
1401                 /*
1402                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
1403                  * it is restored in build_huge_tlb_write_entry.
1404                  */
1405                 build_restore_pagemask(&p, &r, K0, label_nopage_tlbl);
1406
1407                 uasm_l_tlbl_goaround2(&l, p);
1408         }
1409         uasm_i_ori(&p, K0, K0, (_PAGE_ACCESSED | _PAGE_VALID));
1410         build_huge_handler_tail(&p, &r, &l, K0, K1);
1411 #endif
1412
1413         uasm_l_nopage_tlbl(&l, p);
1414         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1415         uasm_i_nop(&p);
1416
1417         if ((p - handle_tlbl) > FASTPATH_SIZE)
1418                 panic("TLB load handler fastpath space exceeded");
1419
1420         uasm_resolve_relocs(relocs, labels);
1421         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1422                  (unsigned int)(p - handle_tlbl));
1423
1424         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1425 }
1426
1427 static void __cpuinit build_r4000_tlb_store_handler(void)
1428 {
1429         u32 *p = handle_tlbs;
1430         struct uasm_label *l = labels;
1431         struct uasm_reloc *r = relocs;
1432
1433         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1434         memset(labels, 0, sizeof(labels));
1435         memset(relocs, 0, sizeof(relocs));
1436
1437         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1438         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1439         if (m4kc_tlbp_war())
1440                 build_tlb_probe_entry(&p);
1441         build_make_write(&p, &r, K0, K1);
1442         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1443
1444 #ifdef CONFIG_HUGETLB_PAGE
1445         /*
1446          * This is the entry point when
1447          * build_r4000_tlbchange_handler_head spots a huge page.
1448          */
1449         uasm_l_tlb_huge_update(&l, p);
1450         iPTE_LW(&p, K0, K1);
1451         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1452         build_tlb_probe_entry(&p);
1453         uasm_i_ori(&p, K0, K0,
1454                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1455         build_huge_handler_tail(&p, &r, &l, K0, K1);
1456 #endif
1457
1458         uasm_l_nopage_tlbs(&l, p);
1459         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1460         uasm_i_nop(&p);
1461
1462         if ((p - handle_tlbs) > FASTPATH_SIZE)
1463                 panic("TLB store handler fastpath space exceeded");
1464
1465         uasm_resolve_relocs(relocs, labels);
1466         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1467                  (unsigned int)(p - handle_tlbs));
1468
1469         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1470 }
1471
1472 static void __cpuinit build_r4000_tlb_modify_handler(void)
1473 {
1474         u32 *p = handle_tlbm;
1475         struct uasm_label *l = labels;
1476         struct uasm_reloc *r = relocs;
1477
1478         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1479         memset(labels, 0, sizeof(labels));
1480         memset(relocs, 0, sizeof(relocs));
1481
1482         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1483         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1484         if (m4kc_tlbp_war())
1485                 build_tlb_probe_entry(&p);
1486         /* Present and writable bits set, set accessed and dirty bits. */
1487         build_make_write(&p, &r, K0, K1);
1488         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1489
1490 #ifdef CONFIG_HUGETLB_PAGE
1491         /*
1492          * This is the entry point when
1493          * build_r4000_tlbchange_handler_head spots a huge page.
1494          */
1495         uasm_l_tlb_huge_update(&l, p);
1496         iPTE_LW(&p, K0, K1);
1497         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1498         build_tlb_probe_entry(&p);
1499         uasm_i_ori(&p, K0, K0,
1500                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1501         build_huge_handler_tail(&p, &r, &l, K0, K1);
1502 #endif
1503
1504         uasm_l_nopage_tlbm(&l, p);
1505         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1506         uasm_i_nop(&p);
1507
1508         if ((p - handle_tlbm) > FASTPATH_SIZE)
1509                 panic("TLB modify handler fastpath space exceeded");
1510
1511         uasm_resolve_relocs(relocs, labels);
1512         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1513                  (unsigned int)(p - handle_tlbm));
1514
1515         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1516 }
1517
1518 void __cpuinit build_tlb_refill_handler(void)
1519 {
1520         /*
1521          * The refill handler is generated per-CPU, multi-node systems
1522          * may have local storage for it. The other handlers are only
1523          * needed once.
1524          */
1525         static int run_once = 0;
1526
1527         switch (current_cpu_type()) {
1528         case CPU_R2000:
1529         case CPU_R3000:
1530         case CPU_R3000A:
1531         case CPU_R3081E:
1532         case CPU_TX3912:
1533         case CPU_TX3922:
1534         case CPU_TX3927:
1535 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1536                 build_r3000_tlb_refill_handler();
1537                 if (!run_once) {
1538                         build_r3000_tlb_load_handler();
1539                         build_r3000_tlb_store_handler();
1540                         build_r3000_tlb_modify_handler();
1541                         run_once++;
1542                 }
1543 #else
1544                 panic("No R3000 TLB refill handler");
1545 #endif
1546                 break;
1547
1548         case CPU_R6000:
1549         case CPU_R6000A:
1550                 panic("No R6000 TLB refill handler yet");
1551                 break;
1552
1553         case CPU_R8000:
1554                 panic("No R8000 TLB refill handler yet");
1555                 break;
1556
1557         default:
1558                 build_r4000_tlb_refill_handler();
1559                 if (!run_once) {
1560                         build_r4000_tlb_load_handler();
1561                         build_r4000_tlb_store_handler();
1562                         build_r4000_tlb_modify_handler();
1563                         run_once++;
1564                 }
1565         }
1566 }
1567
1568 void __cpuinit flush_tlb_handlers(void)
1569 {
1570         local_flush_icache_range((unsigned long)handle_tlbl,
1571                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
1572         local_flush_icache_range((unsigned long)handle_tlbs,
1573                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
1574         local_flush_icache_range((unsigned long)handle_tlbm,
1575                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
1576 }