arch/mips/emma/markeins/irq.c

   1 /*
   2  *  arch/mips/emma2rh/markeins/irq.c
   3  *      This file defines the irq handler for EMMA2RH.
   4  *
   5  *  Copyright (C) NEC Electronics Corporation 2004-2006
   6  *
   7  *  This file is based on the arch/mips/ddb5xxx/ddb5477/irq.c
   8  *
   9  *      Copyright 2001 MontaVista Software Inc.
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2 of the License, or
  14  *  (at your option) any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; if not, write to the Free Software
  23  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  24  */
  25 #include <linux/init.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/irq.h>
  28 #include <linux/types.h>
  29 #include <linux/ptrace.h>
  30 #include <linux/delay.h>
  31
  32 #include <asm/irq_cpu.h>
  33 #include <asm/system.h>
  34 #include <asm/mipsregs.h>
  35 #include <asm/addrspace.h>
  36 #include <asm/bootinfo.h>
  37
  38 #include <asm/emma/emma2rh.h>
  39
  40 /* number of total irqs supported by EMMA2RH */
  41 #define NUM_EMMA2RH_IRQ         96
  42
  43 /*
  44  * IRQ mapping
  45  *
  46  *  0-7: 8 CPU interrupts
  47  *      0 -     software interrupt 0
  48  *      1 -     software interrupt 1
  49  *      2 -     most Vrc5477 interrupts are routed to this pin
  50  *      3 -     (optional) some other interrupts routed to this pin for debugg
  51  *      4 -     not used
  52  *      5 -     not used
  53  *      6 -     not used
  54  *      7 -     cpu timer (used by default)
  55  *
  56  */
  57
  58 void ll_emma2rh_irq_enable(int emma2rh_irq)
  59 {
  60         u32 reg_value;
  61         u32 reg_bitmask;
  62         u32 reg_index;
  63
  64         reg_index = EMMA2RH_BHIF_INT_EN_0 +
  65                     (EMMA2RH_BHIF_INT_EN_1 - EMMA2RH_BHIF_INT_EN_0) *
  66                     (emma2rh_irq / 32);
  67         reg_value = emma2rh_in32(reg_index);
  68         reg_bitmask = 0x1 << (emma2rh_irq % 32);
  69         emma2rh_out32(reg_index, reg_value | reg_bitmask);
  70 }
  71
  72 void ll_emma2rh_irq_disable(int emma2rh_irq)
  73 {
  74         u32 reg_value;
  75         u32 reg_bitmask;
  76         u32 reg_index;
  77
  78         reg_index = EMMA2RH_BHIF_INT_EN_0 +
  79                     (EMMA2RH_BHIF_INT_EN_1 - EMMA2RH_BHIF_INT_EN_0) *
  80                     (emma2rh_irq / 32);
  81         reg_value = emma2rh_in32(reg_index);
  82         reg_bitmask = 0x1 << (emma2rh_irq % 32);
  83         emma2rh_out32(reg_index, reg_value & ~reg_bitmask);
  84 }
  85
  86 static void emma2rh_irq_enable(unsigned int irq)
  87 {
  88         ll_emma2rh_irq_enable(irq - EMMA2RH_IRQ_BASE);
  89 }
  90
  91 static void emma2rh_irq_disable(unsigned int irq)
  92 {
  93         ll_emma2rh_irq_disable(irq - EMMA2RH_IRQ_BASE);
  94 }
  95
  96 struct irq_chip emma2rh_irq_controller = {
  97         .name = "emma2rh_irq",
  98         .ack = emma2rh_irq_disable,
  99         .mask = emma2rh_irq_disable,
 100         .mask_ack = emma2rh_irq_disable,
 101         .unmask = emma2rh_irq_enable,
 102 };
 103
 104 void emma2rh_irq_init(void)
 105 {
 106         u32 i;
 107
 108         for (i = 0; i < NUM_EMMA2RH_IRQ; i++)
 109                 set_irq_chip_and_handler(EMMA2RH_IRQ_BASE + i,
 110                                          &emma2rh_irq_controller,
 111                                          handle_level_irq);
 112 }
 113
 114 void ll_emma2rh_sw_irq_enable(int irq)
 115 {
 116         u32 reg;
 117
 118         reg = emma2rh_in32(EMMA2RH_BHIF_SW_INT_EN);
 119         reg |= 1 << irq;
 120         emma2rh_out32(EMMA2RH_BHIF_SW_INT_EN, reg);
 121 }
 122
 123 void ll_emma2rh_sw_irq_disable(int irq)
 124 {
 125         u32 reg;
 126
 127         reg = emma2rh_in32(EMMA2RH_BHIF_SW_INT_EN);
 128         reg &= ~(1 << irq);
 129         emma2rh_out32(EMMA2RH_BHIF_SW_INT_EN, reg);
 130 }
 131
 132 static void emma2rh_sw_irq_enable(unsigned int irq)
 133 {
 134         ll_emma2rh_sw_irq_enable(irq - EMMA2RH_SW_IRQ_BASE);
 135 }
 136
 137 static void emma2rh_sw_irq_disable(unsigned int irq)
 138 {
 139         ll_emma2rh_sw_irq_disable(irq - EMMA2RH_SW_IRQ_BASE);
 140 }
 141
 142 struct irq_chip emma2rh_sw_irq_controller = {
 143         .name = "emma2rh_sw_irq",
 144         .ack = emma2rh_sw_irq_disable,
 145         .mask = emma2rh_sw_irq_disable,
 146         .mask_ack = emma2rh_sw_irq_disable,
 147         .unmask = emma2rh_sw_irq_enable,
 148 };
 149
 150 void emma2rh_sw_irq_init(void)
 151 {
 152         u32 i;
 153
 154         for (i = 0; i < NUM_EMMA2RH_IRQ_SW; i++)
 155                 set_irq_chip_and_handler(EMMA2RH_SW_IRQ_BASE + i,
 156                                          &emma2rh_sw_irq_controller,
 157                                          handle_level_irq);
 158 }
 159
 160 void ll_emma2rh_gpio_irq_enable(int irq)
 161 {
 162         u32 reg;
 163
 164         reg = emma2rh_in32(EMMA2RH_GPIO_INT_MASK);
 165         reg |= 1 << irq;
 166         emma2rh_out32(EMMA2RH_GPIO_INT_MASK, reg);
 167 }
 168
 169 void ll_emma2rh_gpio_irq_disable(int irq)
 170 {
 171         u32 reg;
 172
 173         reg = emma2rh_in32(EMMA2RH_GPIO_INT_MASK);
 174         reg &= ~(1 << irq);
 175         emma2rh_out32(EMMA2RH_GPIO_INT_MASK, reg);
 176 }
 177
 178 static void emma2rh_gpio_irq_enable(unsigned int irq)
 179 {
 180         ll_emma2rh_gpio_irq_enable(irq - EMMA2RH_GPIO_IRQ_BASE);
 181 }
 182
 183 static void emma2rh_gpio_irq_disable(unsigned int irq)
 184 {
 185         ll_emma2rh_gpio_irq_disable(irq - EMMA2RH_GPIO_IRQ_BASE);
 186 }
 187
 188 static void emma2rh_gpio_irq_ack(unsigned int irq)
 189 {
 190         irq -= EMMA2RH_GPIO_IRQ_BASE;
 191         emma2rh_out32(EMMA2RH_GPIO_INT_ST, ~(1 << irq));
 192         ll_emma2rh_gpio_irq_disable(irq);
 193 }
 194
 195 static void emma2rh_gpio_irq_end(unsigned int irq)
 196 {
 197         if (!(irq_desc[irq].status & (IRQ_DISABLED | IRQ_INPROGRESS)))
 198                 ll_emma2rh_gpio_irq_enable(irq - EMMA2RH_GPIO_IRQ_BASE);
 199 }
 200
 201 struct irq_chip emma2rh_gpio_irq_controller = {
 202         .name = "emma2rh_gpio_irq",
 203         .ack = emma2rh_gpio_irq_ack,
 204         .mask = emma2rh_gpio_irq_disable,
 205         .mask_ack = emma2rh_gpio_irq_ack,
 206         .unmask = emma2rh_gpio_irq_enable,
 207         .end = emma2rh_gpio_irq_end,
 208 };
 209
 210 void emma2rh_gpio_irq_init(void)
 211 {
 212         u32 i;
 213
 214         for (i = 0; i < NUM_EMMA2RH_IRQ_GPIO; i++)
 215                 set_irq_chip(EMMA2RH_GPIO_IRQ_BASE + i,
 216                              &emma2rh_gpio_irq_controller);
 217 }
 218
 219 static struct irqaction irq_cascade = {
 220            .handler = no_action,
 221            .flags = 0,
 222            .mask = CPU_MASK_NONE,
 223            .name = "cascade",
 224            .dev_id = NULL,
 225            .next = NULL,
 226 };
 227
 228 /*
 229  * the first level int-handler will jump here if it is a emma2rh irq
 230  */
 231 void emma2rh_irq_dispatch(void)
 232 {
 233         u32 intStatus;
 234         u32 bitmask;
 235         u32 i;
 236
 237         intStatus = emma2rh_in32(EMMA2RH_BHIF_INT_ST_0) &
 238                     emma2rh_in32(EMMA2RH_BHIF_INT_EN_0);
 239
 240 #ifdef EMMA2RH_SW_CASCADE
 241         if (intStatus &
 242             (1 << ((EMMA2RH_SW_CASCADE - EMMA2RH_IRQ_INT0) & (32 - 1)))) {
 243                 u32 swIntStatus;
 244                 swIntStatus = emma2rh_in32(EMMA2RH_BHIF_SW_INT)
 245                     & emma2rh_in32(EMMA2RH_BHIF_SW_INT_EN);
 246                 for (i = 0, bitmask = 1; i < 32; i++, bitmask <<= 1) {
 247                         if (swIntStatus & bitmask) {
 248                                 do_IRQ(EMMA2RH_SW_IRQ_BASE + i);
 249                                 return;
 250                         }
 251                 }
 252         }
 253 #endif
 254
 255         for (i = 0, bitmask = 1; i < 32; i++, bitmask <<= 1) {
 256                 if (intStatus & bitmask) {
 257                         do_IRQ(EMMA2RH_IRQ_BASE + i);
 258                         return;
 259                 }
 260         }
 261
 262         intStatus = emma2rh_in32(EMMA2RH_BHIF_INT_ST_1) &
 263                     emma2rh_in32(EMMA2RH_BHIF_INT_EN_1);
 264
 265 #ifdef EMMA2RH_GPIO_CASCADE
 266         if (intStatus &
 267             (1 << ((EMMA2RH_GPIO_CASCADE - EMMA2RH_IRQ_INT0) & (32 - 1)))) {
 268                 u32 gpioIntStatus;
 269                 gpioIntStatus = emma2rh_in32(EMMA2RH_GPIO_INT_ST)
 270                     & emma2rh_in32(EMMA2RH_GPIO_INT_MASK);
 271                 for (i = 0, bitmask = 1; i < 32; i++, bitmask <<= 1) {
 272                         if (gpioIntStatus & bitmask) {
 273                                 do_IRQ(EMMA2RH_GPIO_IRQ_BASE + i);
 274                                 return;
 275                         }
 276                 }
 277         }
 278 #endif
 279
 280         for (i = 32, bitmask = 1; i < 64; i++, bitmask <<= 1) {
 281                 if (intStatus & bitmask) {
 282                         do_IRQ(EMMA2RH_IRQ_BASE + i);
 283                         return;
 284                 }
 285         }
 286
 287         intStatus = emma2rh_in32(EMMA2RH_BHIF_INT_ST_2) &
 288                     emma2rh_in32(EMMA2RH_BHIF_INT_EN_2);
 289
 290         for (i = 64, bitmask = 1; i < 96; i++, bitmask <<= 1) {
 291                 if (intStatus & bitmask) {
 292                         do_IRQ(EMMA2RH_IRQ_BASE + i);
 293                         return;
 294                 }
 295         }
 296 }
 297
 298 void __init arch_init_irq(void)
 299 {
 300         u32 reg;
 301
 302         /* by default, interrupts are disabled. */
 303         emma2rh_out32(EMMA2RH_BHIF_INT_EN_0, 0);
 304         emma2rh_out32(EMMA2RH_BHIF_INT_EN_1, 0);
 305         emma2rh_out32(EMMA2RH_BHIF_INT_EN_2, 0);
 306         emma2rh_out32(EMMA2RH_BHIF_INT1_EN_0, 0);
 307         emma2rh_out32(EMMA2RH_BHIF_INT1_EN_1, 0);
 308         emma2rh_out32(EMMA2RH_BHIF_INT1_EN_2, 0);
 309         emma2rh_out32(EMMA2RH_BHIF_SW_INT_EN, 0);
 310
 311         clear_c0_status(0xff00);
 312         set_c0_status(0x0400);
 313
 314 #define GPIO_PCI (0xf<<15)
 315         /* setup GPIO interrupt for PCI interface */
 316         /* direction input */
 317         reg = emma2rh_in32(EMMA2RH_GPIO_DIR);
 318         emma2rh_out32(EMMA2RH_GPIO_DIR, reg & ~GPIO_PCI);
 319         /* disable interrupt */
 320         reg = emma2rh_in32(EMMA2RH_GPIO_INT_MASK);
 321         emma2rh_out32(EMMA2RH_GPIO_INT_MASK, reg & ~GPIO_PCI);
 322         /* level triggerd */
 323         reg = emma2rh_in32(EMMA2RH_GPIO_INT_MODE);
 324         emma2rh_out32(EMMA2RH_GPIO_INT_MODE, reg | GPIO_PCI);
 325         reg = emma2rh_in32(EMMA2RH_GPIO_INT_CND_A);
 326         emma2rh_out32(EMMA2RH_GPIO_INT_CND_A, reg & (~GPIO_PCI));
 327         /* interrupt clear */
 328         emma2rh_out32(EMMA2RH_GPIO_INT_ST, ~GPIO_PCI);
 329
 330         /* init all controllers */
 331         emma2rh_irq_init();
 332         emma2rh_sw_irq_init();
 333         emma2rh_gpio_irq_init();
 334         mips_cpu_irq_init();
 335
 336         /* setup cascade interrupts */
 337         setup_irq(EMMA2RH_IRQ_BASE + EMMA2RH_SW_CASCADE, &irq_cascade);
 338         setup_irq(EMMA2RH_IRQ_BASE + EMMA2RH_GPIO_CASCADE, &irq_cascade);
 339         setup_irq(CPU_IRQ_BASE + CPU_EMMA2RH_CASCADE, &irq_cascade);
 340 }
 341
 342 asmlinkage void plat_irq_dispatch(void)
 343 {
 344         unsigned int pending = read_c0_status() & read_c0_cause() & ST0_IM;
 345
 346         if (pending & STATUSF_IP7)
 347                 do_IRQ(CPU_IRQ_BASE + 7);
 348         else if (pending & STATUSF_IP2)
 349                 emma2rh_irq_dispatch();
 350         else if (pending & STATUSF_IP1)
 351                 do_IRQ(CPU_IRQ_BASE + 1);
 352         else if (pending & STATUSF_IP0)
 353                 do_IRQ(CPU_IRQ_BASE + 0);
 354         else
 355                 spurious_interrupt();
 356 }
 357
 358