arch/ia64/kernel/ivt.S

   1 /*
   2  * arch/ia64/kernel/ivt.S
   3  *
   4  * Copyright (C) 1998-2001, 2003, 2005 Hewlett-Packard Co
   5  *      Stephane Eranian <eranian@hpl.hp.com>
   6  *      David Mosberger <davidm@hpl.hp.com>
   7  * Copyright (C) 2000, 2002-2003 Intel Co
   8  *      Asit Mallick <asit.k.mallick@intel.com>
   9  *      Suresh Siddha <suresh.b.siddha@intel.com>
  10  *      Kenneth Chen <kenneth.w.chen@intel.com>
  11  *      Fenghua Yu <fenghua.yu@intel.com>
  12  *
  13  * 00/08/23 Asit Mallick <asit.k.mallick@intel.com> TLB handling for SMP
  14  * 00/12/20 David Mosberger-Tang <davidm@hpl.hp.com> DTLB/ITLB handler now uses virtual PT.
  15  */
  16 /*
  17  * This file defines the interruption vector table used by the CPU.
  18  * It does not include one entry per possible cause of interruption.
  19  *
  20  * The first 20 entries of the table contain 64 bundles each while the
  21  * remaining 48 entries contain only 16 bundles each.
  22  *
  23  * The 64 bundles are used to allow inlining the whole handler for critical
  24  * interruptions like TLB misses.
  25  *
  26  *  For each entry, the comment is as follows:
  27  *
  28  *              // 0x1c00 Entry 7 (size 64 bundles) Data Key Miss (12,51)
  29  *  entry offset ----/     /         /                  /          /
  30  *  entry number ---------/         /                  /          /
  31  *  size of the entry -------------/                  /          /
  32  *  vector name -------------------------------------/          /
  33  *  interruptions triggering this vector ----------------------/
  34  *
  35  * The table is 32KB in size and must be aligned on 32KB boundary.
  36  * (The CPU ignores the 15 lower bits of the address)
  37  *
  38  * Table is based upon EAS2.6 (Oct 1999)
  39  */
  40
  41
  42 #include <asm/asmmacro.h>
  43 #include <asm/break.h>
  44 #include <asm/ia32.h>
  45 #include <asm/kregs.h>
  46 #include <asm/asm-offsets.h>
  47 #include <asm/pgtable.h>
  48 #include <asm/processor.h>
  49 #include <asm/ptrace.h>
  50 #include <asm/system.h>
  51 #include <asm/thread_info.h>
  52 #include <asm/unistd.h>
  53 #include <asm/errno.h>
  54
  55 #if 1
  56 # define PSR_DEFAULT_BITS       psr.ac
  57 #else
  58 # define PSR_DEFAULT_BITS       0
  59 #endif
  60
  61 #if 0
  62   /*
  63    * This lets you track the last eight faults that occurred on the CPU.  Make sure ar.k2 isn't
  64    * needed for something else before enabling this...
  65    */
  66 # define DBG_FAULT(i)   mov r16=ar.k2;; shl r16=r16,8;; add r16=(i),r16;;mov ar.k2=r16
  67 #else
  68 # define DBG_FAULT(i)
  69 #endif
  70
  71 #include "minstate.h"
  72
  73 #define FAULT(n)                                                                        \
  74         mov r31=pr;                                                                     \
  75         mov r19=n;;                     /* prepare to save predicates */                \
  76         br.sptk.many dispatch_to_fault_handler
  77
  78         .section .text.ivt,"ax"
  79
  80         .align 32768    // align on 32KB boundary
  81         .global ia64_ivt
  82 ia64_ivt:
  83 /////////////////////////////////////////////////////////////////////////////////////////
  84 // 0x0000 Entry 0 (size 64 bundles) VHPT Translation (8,20,47)
  85 ENTRY(vhpt_miss)
  86         DBG_FAULT(0)
  87         /*
  88          * The VHPT vector is invoked when the TLB entry for the virtual page table
  89          * is missing.  This happens only as a result of a previous
  90          * (the "original") TLB miss, which may either be caused by an instruction
  91          * fetch or a data access (or non-access).
  92          *
  93          * What we do here is normal TLB miss handing for the _original_ miss,
  94          * followed by inserting the TLB entry for the virtual page table page
  95          * that the VHPT walker was attempting to access.  The latter gets
  96          * inserted as long as page table entry above pte level have valid
  97          * mappings for the faulting address.  The TLB entry for the original
  98          * miss gets inserted only if the pte entry indicates that the page is
  99          * present.
 100          *
 101          * do_page_fault gets invoked in the following cases:
 102          *      - the faulting virtual address uses unimplemented address bits
 103          *      - the faulting virtual address has no valid page table mapping
 104          */
 105         mov r16=cr.ifa                          // get address that caused the TLB miss
 106 #ifdef CONFIG_HUGETLB_PAGE
 107         movl r18=PAGE_SHIFT
 108         mov r25=cr.itir
 109 #endif
 110         ;;
 111         rsm psr.dt                              // use physical addressing for data
 112         mov r31=pr                              // save the predicate registers
 113         mov r19=IA64_KR(PT_BASE)                // get page table base address
 114         shl r21=r16,3                           // shift bit 60 into sign bit
 115         shr.u r17=r16,61                        // get the region number into r17
 116         ;;
 117         shr.u r22=r21,3
 118 #ifdef CONFIG_HUGETLB_PAGE
 119         extr.u r26=r25,2,6
 120         ;;
 121         cmp.ne p8,p0=r18,r26
 122         sub r27=r26,r18
 123         ;;
 124 (p8)    dep r25=r18,r25,2,6
 125 (p8)    shr r22=r22,r27
 126 #endif
 127         ;;
 128         cmp.eq p6,p7=5,r17                      // is IFA pointing into to region 5?
 129         shr.u r18=r22,PGDIR_SHIFT               // get bottom portion of pgd index bit
 130         ;;
 131 (p7)    dep r17=r17,r19,(PAGE_SHIFT-3),3        // put region number bits in place
 132
 133         srlz.d
 134         LOAD_PHYSICAL(p6, r19, swapper_pg_dir)  // region 5 is rooted at swapper_pg_dir
 135
 136         .pred.rel "mutex", p6, p7
 137 (p6)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT
 138 (p7)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT-3
 139         ;;
 140 (p6)    dep r17=r18,r19,3,(PAGE_SHIFT-3)        // r17=pgd_offset for region 5
 141 (p7)    dep r17=r18,r17,3,(PAGE_SHIFT-6)        // r17=pgd_offset for region[0-4]
 142         cmp.eq p7,p6=0,r21                      // unused address bits all zeroes?
 143 #ifdef CONFIG_PGTABLE_4
 144         shr.u r28=r22,PUD_SHIFT                 // shift pud index into position
 145 #else
 146         shr.u r18=r22,PMD_SHIFT                 // shift pmd index into position
 147 #endif
 148         ;;
 149         ld8 r17=[r17]                           // get *pgd (may be 0)
 150         ;;
 151 (p7)    cmp.eq p6,p7=r17,r0                     // was pgd_present(*pgd) == NULL?
 152 #ifdef CONFIG_PGTABLE_4
 153         dep r28=r28,r17,3,(PAGE_SHIFT-3)        // r28=pud_offset(pgd,addr)
 154         ;;
 155         shr.u r18=r22,PMD_SHIFT                 // shift pmd index into position
 156 (p7)    ld8 r29=[r28]                           // get *pud (may be 0)
 157         ;;
 158 (p7)    cmp.eq.or.andcm p6,p7=r29,r0            // was pud_present(*pud) == NULL?
 159         dep r17=r18,r29,3,(PAGE_SHIFT-3)        // r17=pmd_offset(pud,addr)
 160 #else
 161         dep r17=r18,r17,3,(PAGE_SHIFT-3)        // r17=pmd_offset(pgd,addr)
 162 #endif
 163         ;;
 164 (p7)    ld8 r20=[r17]                           // get *pmd (may be 0)
 165         shr.u r19=r22,PAGE_SHIFT                // shift pte index into position
 166         ;;
 167 (p7)    cmp.eq.or.andcm p6,p7=r20,r0            // was pmd_present(*pmd) == NULL?
 168         dep r21=r19,r20,3,(PAGE_SHIFT-3)        // r21=pte_offset(pmd,addr)
 169         ;;
 170 (p7)    ld8 r18=[r21]                           // read *pte
 171         mov r19=cr.isr                          // cr.isr bit 32 tells us if this is an insn miss
 172         ;;
 173 (p7)    tbit.z p6,p7=r18,_PAGE_P_BIT            // page present bit cleared?
 174         mov r22=cr.iha                          // get the VHPT address that caused the TLB miss
 175         ;;                                      // avoid RAW on p7
 176 (p7)    tbit.nz.unc p10,p11=r19,32              // is it an instruction TLB miss?
 177         dep r23=0,r20,0,PAGE_SHIFT              // clear low bits to get page address
 178         ;;
 179 (p10)   itc.i r18                               // insert the instruction TLB entry
 180 (p11)   itc.d r18                               // insert the data TLB entry
 181 (p6)    br.cond.spnt.many page_fault            // handle bad address/page not present (page fault)
 182         mov cr.ifa=r22
 183
 184 #ifdef CONFIG_HUGETLB_PAGE
 185 (p8)    mov cr.itir=r25                         // change to default page-size for VHPT
 186 #endif
 187
 188         /*
 189          * Now compute and insert the TLB entry for the virtual page table.  We never
 190          * execute in a page table page so there is no need to set the exception deferral
 191          * bit.
 192          */
 193         adds r24=__DIRTY_BITS_NO_ED|_PAGE_PL_0|_PAGE_AR_RW,r23
 194         ;;
 195 (p7)    itc.d r24
 196         ;;
 197 #ifdef CONFIG_SMP
 198         /*
 199          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 200          * cannot possibly affect the following loads:
 201          */
 202         dv_serialize_data
 203
 204         /*
 205          * Re-check pagetable entry.  If they changed, we may have received a ptc.g
 206          * between reading the pagetable and the "itc".  If so, flush the entry we
 207          * inserted and retry.  At this point, we have:
 208          *
 209          * r28 = equivalent of pud_offset(pgd, ifa)
 210          * r17 = equivalent of pmd_offset(pud, ifa)
 211          * r21 = equivalent of pte_offset(pmd, ifa)
 212          *
 213          * r29 = *pud
 214          * r20 = *pmd
 215          * r18 = *pte
 216          */
 217         ld8 r25=[r21]                           // read *pte again
 218         ld8 r26=[r17]                           // read *pmd again
 219 #ifdef CONFIG_PGTABLE_4
 220         ld8 r19=[r28]                           // read *pud again
 221 #endif
 222         cmp.ne p6,p7=r0,r0
 223         ;;
 224         cmp.ne.or.andcm p6,p7=r26,r20           // did *pmd change
 225 #ifdef CONFIG_PGTABLE_4
 226         cmp.ne.or.andcm p6,p7=r19,r29           // did *pud change
 227 #endif
 228         mov r27=PAGE_SHIFT<<2
 229         ;;
 230 (p6)    ptc.l r22,r27                           // purge PTE page translation
 231 (p7)    cmp.ne.or.andcm p6,p7=r25,r18           // did *pte change
 232         ;;
 233 (p6)    ptc.l r16,r27                           // purge translation
 234 #endif
 235
 236         mov pr=r31,-1                           // restore predicate registers
 237         rfi
 238 END(vhpt_miss)
 239
 240         .org ia64_ivt+0x400
 241 /////////////////////////////////////////////////////////////////////////////////////////
 242 // 0x0400 Entry 1 (size 64 bundles) ITLB (21)
 243 ENTRY(itlb_miss)
 244         DBG_FAULT(1)
 245         /*
 246          * The ITLB handler accesses the PTE via the virtually mapped linear
 247          * page table.  If a nested TLB miss occurs, we switch into physical
 248          * mode, walk the page table, and then re-execute the PTE read and
 249          * go on normally after that.
 250          */
 251         mov r16=cr.ifa                          // get virtual address
 252         mov r29=b0                              // save b0
 253         mov r31=pr                              // save predicates
 254 .itlb_fault:
 255         mov r17=cr.iha                          // get virtual address of PTE
 256         movl r30=1f                             // load nested fault continuation point
 257         ;;
 258 1:      ld8 r18=[r17]                           // read *pte
 259         ;;
 260         mov b0=r29
 261         tbit.z p6,p0=r18,_PAGE_P_BIT            // page present bit cleared?
 262 (p6)    br.cond.spnt page_fault
 263         ;;
 264         itc.i r18
 265         ;;
 266 #ifdef CONFIG_SMP
 267         /*
 268          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 269          * cannot possibly affect the following loads:
 270          */
 271         dv_serialize_data
 272
 273         ld8 r19=[r17]                           // read *pte again and see if same
 274         mov r20=PAGE_SHIFT<<2                   // setup page size for purge
 275         ;;
 276         cmp.ne p7,p0=r18,r19
 277         ;;
 278 (p7)    ptc.l r16,r20
 279 #endif
 280         mov pr=r31,-1
 281         rfi
 282 END(itlb_miss)
 283
 284         .org ia64_ivt+0x0800
 285 /////////////////////////////////////////////////////////////////////////////////////////
 286 // 0x0800 Entry 2 (size 64 bundles) DTLB (9,48)
 287 ENTRY(dtlb_miss)
 288         DBG_FAULT(2)
 289         /*
 290          * The DTLB handler accesses the PTE via the virtually mapped linear
 291          * page table.  If a nested TLB miss occurs, we switch into physical
 292          * mode, walk the page table, and then re-execute the PTE read and
 293          * go on normally after that.
 294          */
 295         mov r16=cr.ifa                          // get virtual address
 296         mov r29=b0                              // save b0
 297         mov r31=pr                              // save predicates
 298 dtlb_fault:
 299         mov r17=cr.iha                          // get virtual address of PTE
 300         movl r30=1f                             // load nested fault continuation point
 301         ;;
 302 1:      ld8 r18=[r17]                           // read *pte
 303         ;;
 304         mov b0=r29
 305         tbit.z p6,p0=r18,_PAGE_P_BIT            // page present bit cleared?
 306 (p6)    br.cond.spnt page_fault
 307         ;;
 308         itc.d r18
 309         ;;
 310 #ifdef CONFIG_SMP
 311         /*
 312          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 313          * cannot possibly affect the following loads:
 314          */
 315         dv_serialize_data
 316
 317         ld8 r19=[r17]                           // read *pte again and see if same
 318         mov r20=PAGE_SHIFT<<2                   // setup page size for purge
 319         ;;
 320         cmp.ne p7,p0=r18,r19
 321         ;;
 322 (p7)    ptc.l r16,r20
 323 #endif
 324         mov pr=r31,-1
 325         rfi
 326 END(dtlb_miss)
 327
 328         .org ia64_ivt+0x0c00
 329 /////////////////////////////////////////////////////////////////////////////////////////
 330 // 0x0c00 Entry 3 (size 64 bundles) Alt ITLB (19)
 331 ENTRY(alt_itlb_miss)
 332         DBG_FAULT(3)
 333         mov r16=cr.ifa          // get address that caused the TLB miss
 334         movl r17=PAGE_KERNEL
 335         mov r21=cr.ipsr
 336         movl r19=(((1 << IA64_MAX_PHYS_BITS) - 1) & ~0xfff)
 337         mov r31=pr
 338         ;;
 339 #ifdef CONFIG_DISABLE_VHPT
 340         shr.u r22=r16,61                        // get the region number into r21
 341         ;;
 342         cmp.gt p8,p0=6,r22                      // user mode
 343         ;;
 344 (p8)    thash r17=r16
 345         ;;
 346 (p8)    mov cr.iha=r17
 347 (p8)    mov r29=b0                              // save b0
 348 (p8)    br.cond.dptk .itlb_fault
 349 #endif
 350         extr.u r23=r21,IA64_PSR_CPL0_BIT,2      // extract psr.cpl
 351         and r19=r19,r16         // clear ed, reserved bits, and PTE control bits
 352         shr.u r18=r16,57        // move address bit 61 to bit 4
 353         ;;
 354         andcm r18=0x10,r18      // bit 4=~address-bit(61)
 355         cmp.ne p8,p0=r0,r23     // psr.cpl != 0?
 356         or r19=r17,r19          // insert PTE control bits into r19
 357         ;;
 358         or r19=r19,r18          // set bit 4 (uncached) if the access was to region 6
 359 (p8)    br.cond.spnt page_fault
 360         ;;
 361         itc.i r19               // insert the TLB entry
 362         mov pr=r31,-1
 363         rfi
 364 END(alt_itlb_miss)
 365
 366         .org ia64_ivt+0x1000
 367 /////////////////////////////////////////////////////////////////////////////////////////
 368 // 0x1000 Entry 4 (size 64 bundles) Alt DTLB (7,46)
 369 ENTRY(alt_dtlb_miss)
 370         DBG_FAULT(4)
 371         mov r16=cr.ifa          // get address that caused the TLB miss
 372         movl r17=PAGE_KERNEL
 373         mov r20=cr.isr
 374         movl r19=(((1 << IA64_MAX_PHYS_BITS) - 1) & ~0xfff)
 375         mov r21=cr.ipsr
 376         mov r31=pr
 377         ;;
 378 #ifdef CONFIG_DISABLE_VHPT
 379         shr.u r22=r16,61                        // get the region number into r21
 380         ;;
 381         cmp.gt p8,p0=6,r22                      // access to region 0-5
 382         ;;
 383 (p8)    thash r17=r16
 384         ;;
 385 (p8)    mov cr.iha=r17
 386 (p8)    mov r29=b0                              // save b0
 387 (p8)    br.cond.dptk dtlb_fault
 388 #endif
 389         extr.u r23=r21,IA64_PSR_CPL0_BIT,2      // extract psr.cpl
 390         and r22=IA64_ISR_CODE_MASK,r20          // get the isr.code field
 391         tbit.nz p6,p7=r20,IA64_ISR_SP_BIT       // is speculation bit on?
 392         shr.u r18=r16,57                        // move address bit 61 to bit 4
 393         and r19=r19,r16                         // clear ed, reserved bits, and PTE control bits
 394         tbit.nz p9,p0=r20,IA64_ISR_NA_BIT       // is non-access bit on?
 395         ;;
 396         andcm r18=0x10,r18      // bit 4=~address-bit(61)
 397         cmp.ne p8,p0=r0,r23
 398 (p9)    cmp.eq.or.andcm p6,p7=IA64_ISR_CODE_LFETCH,r22  // check isr.code field
 399 (p8)    br.cond.spnt page_fault
 400
 401         dep r21=-1,r21,IA64_PSR_ED_BIT,1
 402         or r19=r19,r17          // insert PTE control bits into r19
 403         ;;
 404         or r19=r19,r18          // set bit 4 (uncached) if the access was to region 6
 405 (p6)    mov cr.ipsr=r21
 406         ;;
 407 (p7)    itc.d r19               // insert the TLB entry
 408         mov pr=r31,-1
 409         rfi
 410 END(alt_dtlb_miss)
 411
 412         .org ia64_ivt+0x1400
 413 /////////////////////////////////////////////////////////////////////////////////////////
 414 // 0x1400 Entry 5 (size 64 bundles) Data nested TLB (6,45)
 415 ENTRY(nested_dtlb_miss)
 416         /*
 417          * In the absence of kernel bugs, we get here when the virtually mapped linear
 418          * page table is accessed non-speculatively (e.g., in the Dirty-bit, Instruction
 419          * Access-bit, or Data Access-bit faults).  If the DTLB entry for the virtual page
 420          * table is missing, a nested TLB miss fault is triggered and control is
 421          * transferred to this point.  When this happens, we lookup the pte for the
 422          * faulting address by walking the page table in physical mode and return to the
 423          * continuation point passed in register r30 (or call page_fault if the address is
 424          * not mapped).
 425          *
 426          * Input:       r16:    faulting address
 427          *              r29:    saved b0
 428          *              r30:    continuation address
 429          *              r31:    saved pr
 430          *
 431          * Output:      r17:    physical address of PTE of faulting address
 432          *              r29:    saved b0
 433          *              r30:    continuation address
 434          *              r31:    saved pr
 435          *
 436          * Clobbered:   b0, r18, r19, r21, r22, psr.dt (cleared)
 437          */
 438         rsm psr.dt                              // switch to using physical data addressing
 439         mov r19=IA64_KR(PT_BASE)                // get the page table base address
 440         shl r21=r16,3                           // shift bit 60 into sign bit
 441         mov r18=cr.itir
 442         ;;
 443         shr.u r17=r16,61                        // get the region number into r17
 444         extr.u r18=r18,2,6                      // get the faulting page size
 445         ;;
 446         cmp.eq p6,p7=5,r17                      // is faulting address in region 5?
 447         add r22=-PAGE_SHIFT,r18                 // adjustment for hugetlb address
 448         add r18=PGDIR_SHIFT-PAGE_SHIFT,r18
 449         ;;
 450         shr.u r22=r16,r22
 451         shr.u r18=r16,r18
 452 (p7)    dep r17=r17,r19,(PAGE_SHIFT-3),3        // put region number bits in place
 453
 454         srlz.d
 455         LOAD_PHYSICAL(p6, r19, swapper_pg_dir)  // region 5 is rooted at swapper_pg_dir
 456
 457         .pred.rel "mutex", p6, p7
 458 (p6)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT
 459 (p7)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT-3
 460         ;;
 461 (p6)    dep r17=r18,r19,3,(PAGE_SHIFT-3)        // r17=pgd_offset for region 5
 462 (p7)    dep r17=r18,r17,3,(PAGE_SHIFT-6)        // r17=pgd_offset for region[0-4]
 463         cmp.eq p7,p6=0,r21                      // unused address bits all zeroes?
 464 #ifdef CONFIG_PGTABLE_4
 465         shr.u r18=r22,PUD_SHIFT                 // shift pud index into position
 466 #else
 467         shr.u r18=r22,PMD_SHIFT                 // shift pmd index into position
 468 #endif
 469         ;;
 470         ld8 r17=[r17]                           // get *pgd (may be 0)
 471         ;;
 472 (p7)    cmp.eq p6,p7=r17,r0                     // was pgd_present(*pgd) == NULL?
 473         dep r17=r18,r17,3,(PAGE_SHIFT-3)        // r17=p[u|m]d_offset(pgd,addr)
 474         ;;
 475 #ifdef CONFIG_PGTABLE_4
 476 (p7)    ld8 r17=[r17]                           // get *pud (may be 0)
 477         shr.u r18=r22,PMD_SHIFT                 // shift pmd index into position
 478         ;;
 479 (p7)    cmp.eq.or.andcm p6,p7=r17,r0            // was pud_present(*pud) == NULL?
 480         dep r17=r18,r17,3,(PAGE_SHIFT-3)        // r17=pmd_offset(pud,addr)
 481         ;;
 482 #endif
 483 (p7)    ld8 r17=[r17]                           // get *pmd (may be 0)
 484         shr.u r19=r22,PAGE_SHIFT                // shift pte index into position
 485         ;;
 486 (p7)    cmp.eq.or.andcm p6,p7=r17,r0            // was pmd_present(*pmd) == NULL?
 487         dep r17=r19,r17,3,(PAGE_SHIFT-3)        // r17=pte_offset(pmd,addr);
 488 (p6)    br.cond.spnt page_fault
 489         mov b0=r30
 490         br.sptk.many b0                         // return to continuation point
 491 END(nested_dtlb_miss)
 492
 493         .org ia64_ivt+0x1800
 494 /////////////////////////////////////////////////////////////////////////////////////////
 495 // 0x1800 Entry 6 (size 64 bundles) Instruction Key Miss (24)
 496 ENTRY(ikey_miss)
 497         DBG_FAULT(6)
 498         FAULT(6)
 499 END(ikey_miss)
 500
 501         //-----------------------------------------------------------------------------------
 502         // call do_page_fault (predicates are in r31, psr.dt may be off, r16 is faulting address)
 503 ENTRY(page_fault)
 504         ssm psr.dt
 505         ;;
 506         srlz.i
 507         ;;
 508         SAVE_MIN_WITH_COVER
 509         alloc r15=ar.pfs,0,0,3,0
 510         mov out0=cr.ifa
 511         mov out1=cr.isr
 512         adds r3=8,r2                            // set up second base pointer
 513         ;;
 514         ssm psr.ic | PSR_DEFAULT_BITS
 515         ;;
 516         srlz.i                                  // guarantee that interruption collectin is on
 517         ;;
 518 (p15)   ssm psr.i                               // restore psr.i
 519         movl r14=ia64_leave_kernel
 520         ;;
 521         SAVE_REST
 522         mov rp=r14
 523         ;;
 524         adds out2=16,r12                        // out2 = pointer to pt_regs
 525         br.call.sptk.many b6=ia64_do_page_fault // ignore return address
 526 END(page_fault)
 527
 528         .org ia64_ivt+0x1c00
 529 /////////////////////////////////////////////////////////////////////////////////////////
 530 // 0x1c00 Entry 7 (size 64 bundles) Data Key Miss (12,51)
 531 ENTRY(dkey_miss)
 532         DBG_FAULT(7)
 533         FAULT(7)
 534 END(dkey_miss)
 535
 536         .org ia64_ivt+0x2000
 537 /////////////////////////////////////////////////////////////////////////////////////////
 538 // 0x2000 Entry 8 (size 64 bundles) Dirty-bit (54)
 539 ENTRY(dirty_bit)
 540         DBG_FAULT(8)
 541         /*
 542          * What we do here is to simply turn on the dirty bit in the PTE.  We need to
 543          * update both the page-table and the TLB entry.  To efficiently access the PTE,
 544          * we address it through the virtual page table.  Most likely, the TLB entry for
 545          * the relevant virtual page table page is still present in the TLB so we can
 546          * normally do this without additional TLB misses.  In case the necessary virtual
 547          * page table TLB entry isn't present, we take a nested TLB miss hit where we look
 548          * up the physical address of the L3 PTE and then continue at label 1 below.
 549          */
 550         mov r16=cr.ifa                          // get the address that caused the fault
 551         movl r30=1f                             // load continuation point in case of nested fault
 552         ;;
 553         thash r17=r16                           // compute virtual address of L3 PTE
 554         mov r29=b0                              // save b0 in case of nested fault
 555         mov r31=pr                              // save pr
 556 #ifdef CONFIG_SMP
 557         mov r28=ar.ccv                          // save ar.ccv
 558         ;;
 559 1:      ld8 r18=[r17]
 560         ;;                                      // avoid RAW on r18
 561         mov ar.ccv=r18                          // set compare value for cmpxchg
 562         or r25=_PAGE_D|_PAGE_A,r18              // set the dirty and accessed bits
 563         tbit.z p7,p6 = r18,_PAGE_P_BIT          // Check present bit
 564         ;;
 565 (p6)    cmpxchg8.acq r26=[r17],r25,ar.ccv       // Only update if page is present
 566         mov r24=PAGE_SHIFT<<2
 567         ;;
 568 (p6)    cmp.eq p6,p7=r26,r18                    // Only compare if page is present
 569         ;;
 570 (p6)    itc.d r25                               // install updated PTE
 571         ;;
 572         /*
 573          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 574          * cannot possibly affect the following loads:
 575          */
 576         dv_serialize_data
 577
 578         ld8 r18=[r17]                           // read PTE again
 579         ;;
 580         cmp.eq p6,p7=r18,r25                    // is it same as the newly installed
 581         ;;
 582 (p7)    ptc.l r16,r24
 583         mov b0=r29                              // restore b0
 584         mov ar.ccv=r28
 585 #else
 586         ;;
 587 1:      ld8 r18=[r17]
 588         ;;                                      // avoid RAW on r18
 589         or r18=_PAGE_D|_PAGE_A,r18              // set the dirty and accessed bits
 590         mov b0=r29                              // restore b0
 591         ;;
 592         st8 [r17]=r18                           // store back updated PTE
 593         itc.d r18                               // install updated PTE
 594 #endif
 595         mov pr=r31,-1                           // restore pr
 596         rfi
 597 END(dirty_bit)
 598
 599         .org ia64_ivt+0x2400
 600 /////////////////////////////////////////////////////////////////////////////////////////
 601 // 0x2400 Entry 9 (size 64 bundles) Instruction Access-bit (27)
 602 ENTRY(iaccess_bit)
 603         DBG_FAULT(9)
 604         // Like Entry 8, except for instruction access
 605         mov r16=cr.ifa                          // get the address that caused the fault
 606         movl r30=1f                             // load continuation point in case of nested fault
 607         mov r31=pr                              // save predicates
 608 #ifdef CONFIG_ITANIUM
 609         /*
 610          * Erratum 10 (IFA may contain incorrect address) has "NoFix" status.
 611          */
 612         mov r17=cr.ipsr
 613         ;;
 614         mov r18=cr.iip
 615         tbit.z p6,p0=r17,IA64_PSR_IS_BIT        // IA64 instruction set?
 616         ;;
 617 (p6)    mov r16=r18                             // if so, use cr.iip instead of cr.ifa
 618 #endif /* CONFIG_ITANIUM */
 619         ;;
 620         thash r17=r16                           // compute virtual address of L3 PTE
 621         mov r29=b0                              // save b0 in case of nested fault)
 622 #ifdef CONFIG_SMP
 623         mov r28=ar.ccv                          // save ar.ccv
 624         ;;
 625 1:      ld8 r18=[r17]
 626         ;;
 627         mov ar.ccv=r18                          // set compare value for cmpxchg
 628         or r25=_PAGE_A,r18                      // set the accessed bit
 629         tbit.z p7,p6 = r18,_PAGE_P_BIT          // Check present bit
 630         ;;
 631 (p6)    cmpxchg8.acq r26=[r17],r25,ar.ccv       // Only if page present
 632         mov r24=PAGE_SHIFT<<2
 633         ;;
 634 (p6)    cmp.eq p6,p7=r26,r18                    // Only if page present
 635         ;;
 636 (p6)    itc.i r25                               // install updated PTE
 637         ;;
 638         /*
 639          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 640          * cannot possibly affect the following loads:
 641          */
 642         dv_serialize_data
 643
 644         ld8 r18=[r17]                           // read PTE again
 645         ;;
 646         cmp.eq p6,p7=r18,r25                    // is it same as the newly installed
 647         ;;
 648 (p7)    ptc.l r16,r24
 649         mov b0=r29                              // restore b0
 650         mov ar.ccv=r28
 651 #else /* !CONFIG_SMP */
 652         ;;
 653 1:      ld8 r18=[r17]
 654         ;;
 655         or r18=_PAGE_A,r18                      // set the accessed bit
 656         mov b0=r29                              // restore b0
 657         ;;
 658         st8 [r17]=r18                           // store back updated PTE
 659         itc.i r18                               // install updated PTE
 660 #endif /* !CONFIG_SMP */
 661         mov pr=r31,-1
 662         rfi
 663 END(iaccess_bit)
 664
 665         .org ia64_ivt+0x2800
 666 /////////////////////////////////////////////////////////////////////////////////////////
 667 // 0x2800 Entry 10 (size 64 bundles) Data Access-bit (15,55)
 668 ENTRY(daccess_bit)
 669         DBG_FAULT(10)
 670         // Like Entry 8, except for data access
 671         mov r16=cr.ifa                          // get the address that caused the fault
 672         movl r30=1f                             // load continuation point in case of nested fault
 673         ;;
 674         thash r17=r16                           // compute virtual address of L3 PTE
 675         mov r31=pr
 676         mov r29=b0                              // save b0 in case of nested fault)
 677 #ifdef CONFIG_SMP
 678         mov r28=ar.ccv                          // save ar.ccv
 679         ;;
 680 1:      ld8 r18=[r17]
 681         ;;                                      // avoid RAW on r18
 682         mov ar.ccv=r18                          // set compare value for cmpxchg
 683         or r25=_PAGE_A,r18                      // set the dirty bit
 684         tbit.z p7,p6 = r18,_PAGE_P_BIT          // Check present bit
 685         ;;
 686 (p6)    cmpxchg8.acq r26=[r17],r25,ar.ccv       // Only if page is present
 687         mov r24=PAGE_SHIFT<<2
 688         ;;
 689 (p6)    cmp.eq p6,p7=r26,r18                    // Only if page is present
 690         ;;
 691 (p6)    itc.d r25                               // install updated PTE
 692         /*
 693          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 694          * cannot possibly affect the following loads:
 695          */
 696         dv_serialize_data
 697         ;;
 698         ld8 r18=[r17]                           // read PTE again
 699         ;;
 700         cmp.eq p6,p7=r18,r25                    // is it same as the newly installed
 701         ;;
 702 (p7)    ptc.l r16,r24
 703         mov ar.ccv=r28
 704 #else
 705         ;;
 706 1:      ld8 r18=[r17]
 707         ;;                                      // avoid RAW on r18
 708         or r18=_PAGE_A,r18                      // set the accessed bit
 709         ;;
 710         st8 [r17]=r18                           // store back updated PTE
 711         itc.d r18                               // install updated PTE
 712 #endif
 713         mov b0=r29                              // restore b0
 714         mov pr=r31,-1
 715         rfi
 716 END(daccess_bit)
 717
 718         .org ia64_ivt+0x2c00
 719 /////////////////////////////////////////////////////////////////////////////////////////
 720 // 0x2c00 Entry 11 (size 64 bundles) Break instruction (33)
 721 ENTRY(break_fault)
 722         /*
 723          * The streamlined system call entry/exit paths only save/restore the initial part
 724          * of pt_regs.  This implies that the callers of system-calls must adhere to the
 725          * normal procedure calling conventions.
 726          *
 727          *   Registers to be saved & restored:
 728          *      CR registers: cr.ipsr, cr.iip, cr.ifs
 729          *      AR registers: ar.unat, ar.pfs, ar.rsc, ar.rnat, ar.bspstore, ar.fpsr
 730          *      others: pr, b0, b6, loadrs, r1, r11, r12, r13, r15
 731          *   Registers to be restored only:
 732          *      r8-r11: output value from the system call.
 733          *
 734          * During system call exit, scratch registers (including r15) are modified/cleared
 735          * to prevent leaking bits from kernel to user level.
 736          */
 737         DBG_FAULT(11)
 738         mov.m r16=IA64_KR(CURRENT)              // M2 r16 <- current task (12 cyc)
 739         mov r29=cr.ipsr                         // M2 (12 cyc)
 740         mov r31=pr                              // I0 (2 cyc)
 741
 742         mov r17=cr.iim                          // M2 (2 cyc)
 743         mov.m r27=ar.rsc                        // M2 (12 cyc)
 744         mov r18=__IA64_BREAK_SYSCALL            // A
 745
 746         mov.m ar.rsc=0                          // M2
 747         mov.m r21=ar.fpsr                       // M2 (12 cyc)
 748         mov r19=b6                              // I0 (2 cyc)
 749         ;;
 750         mov.m r23=ar.bspstore                   // M2 (12 cyc)
 751         mov.m r24=ar.rnat                       // M2 (5 cyc)
 752         mov.i r26=ar.pfs                        // I0 (2 cyc)
 753
 754         invala                                  // M0|1
 755         nop.m 0                                 // M
 756         mov r20=r1                              // A                    save r1
 757
 758         nop.m 0
 759         movl r30=sys_call_table                 // X
 760
 761         mov r28=cr.iip                          // M2 (2 cyc)
 762         cmp.eq p0,p7=r18,r17                    // I0 is this a system call?
 763 (p7)    br.cond.spnt non_syscall                // B  no ->
 764         //
 765         // From this point on, we are definitely on the syscall-path
 766         // and we can use (non-banked) scratch registers.
 767         //
 768 ///////////////////////////////////////////////////////////////////////
 769         mov r1=r16                              // A    move task-pointer to "addl"-addressable reg
 770         mov r2=r16                              // A    setup r2 for ia64_syscall_setup
 771         add r9=TI_FLAGS+IA64_TASK_SIZE,r16      // A    r9 = &current_thread_info()->flags
 772
 773         adds r16=IA64_TASK_THREAD_ON_USTACK_OFFSET,r16
 774         adds r15=-1024,r15                      // A    subtract 1024 from syscall number
 775         mov r3=NR_syscalls - 1
 776         ;;
 777         ld1.bias r17=[r16]                      // M0|1 r17 = current->thread.on_ustack flag
 778         ld4 r9=[r9]                             // M0|1 r9 = current_thread_info()->flags
 779         extr.u r8=r29,41,2                      // I0   extract ei field from cr.ipsr
 780
 781         shladd r30=r15,3,r30                    // A    r30 = sys_call_table + 8*(syscall-1024)
 782         addl r22=IA64_RBS_OFFSET,r1             // A    compute base of RBS
 783         cmp.leu p6,p7=r15,r3                    // A    syscall number in range?
 784         ;;
 785
 786         lfetch.fault.excl.nt1 [r22]             // M0|1 prefetch RBS
 787 (p6)    ld8 r30=[r30]                           // M0|1 load address of syscall entry point
 788         tnat.nz.or p7,p0=r15                    // I0   is syscall nr a NaT?
 789
 790         mov.m ar.bspstore=r22                   // M2   switch to kernel RBS
 791         cmp.eq p8,p9=2,r8                       // A    isr.ei==2?
 792         ;;
 793
 794 (p8)    mov r8=0                                // A    clear ei to 0
 795 (p7)    movl r30=sys_ni_syscall                 // X
 796
 797 (p8)    adds r28=16,r28                         // A    switch cr.iip to next bundle
 798 (p9)    adds r8=1,r8                            // A    increment ei to next slot
 799         nop.i 0
 800         ;;
 801
 802         mov.m r25=ar.unat                       // M2 (5 cyc)
 803         dep r29=r8,r29,41,2                     // I0   insert new ei into cr.ipsr
 804         adds r15=1024,r15                       // A    restore original syscall number
 805         //
 806         // If any of the above loads miss in L1D, we'll stall here until
 807         // the data arrives.
 808         //
 809 ///////////////////////////////////////////////////////////////////////
 810         st1 [r16]=r0                            // M2|3 clear current->thread.on_ustack flag
 811         mov b6=r30                              // I0   setup syscall handler branch reg early
 812         cmp.eq pKStk,pUStk=r0,r17               // A    were we on kernel stacks already?
 813
 814         and r9=_TIF_SYSCALL_TRACEAUDIT,r9       // A    mask trace or audit
 815         mov r18=ar.bsp                          // M2 (12 cyc)
 816 (pKStk) br.cond.spnt .break_fixup               // B    we're already in kernel-mode -- fix up RBS
 817         ;;
 818 .back_from_break_fixup:
 819 (pUStk) addl r1=IA64_STK_OFFSET-IA64_PT_REGS_SIZE,r1 // A    compute base of memory stack
 820         cmp.eq p14,p0=r9,r0                     // A    are syscalls being traced/audited?
 821         br.call.sptk.many b7=ia64_syscall_setup // B
 822 1:
 823         mov ar.rsc=0x3                          // M2   set eager mode, pl 0, LE, loadrs=0
 824         nop 0
 825         bsw.1                                   // B (6 cyc) regs are saved, switch to bank 1
 826         ;;
 827
 828         ssm psr.ic | PSR_DEFAULT_BITS           // M2   now it's safe to re-enable intr.-collection
 829         movl r3=ia64_ret_from_syscall           // X
 830         ;;
 831
 832         srlz.i                                  // M0   ensure interruption collection is on
 833         mov rp=r3                               // I0   set the real return addr
 834 (p10)   br.cond.spnt.many ia64_ret_from_syscall // B    return if bad call-frame or r15 is a NaT
 835
 836 (p15)   ssm psr.i                               // M2   restore psr.i
 837 (p14)   br.call.sptk.many b6=b6                 // B    invoke syscall-handker (ignore return addr)
 838         br.cond.spnt.many ia64_trace_syscall    // B    do syscall-tracing thingamagic
 839         // NOT REACHED
 840 ///////////////////////////////////////////////////////////////////////
 841         // On entry, we optimistically assumed that we're coming from user-space.
 842         // For the rare cases where a system-call is done from within the kernel,
 843         // we fix things up at this point:
 844 .break_fixup:
 845         add r1=-IA64_PT_REGS_SIZE,sp            // A    allocate space for pt_regs structure
 846         mov ar.rnat=r24                         // M2   restore kernel's AR.RNAT
 847         ;;
 848         mov ar.bspstore=r23                     // M2   restore kernel's AR.BSPSTORE
 849         br.cond.sptk .back_from_break_fixup
 850 END(break_fault)
 851
 852         .org ia64_ivt+0x3000
 853 /////////////////////////////////////////////////////////////////////////////////////////
 854 // 0x3000 Entry 12 (size 64 bundles) External Interrupt (4)
 855 ENTRY(interrupt)
 856         DBG_FAULT(12)
 857         mov r31=pr              // prepare to save predicates
 858         ;;
 859         SAVE_MIN_WITH_COVER     // uses r31; defines r2 and r3
 860         ssm psr.ic | PSR_DEFAULT_BITS
 861         ;;
 862         adds r3=8,r2            // set up second base pointer for SAVE_REST
 863         srlz.i                  // ensure everybody knows psr.ic is back on
 864         ;;
 865         SAVE_REST
 866         ;;
 867         MCA_RECOVER_RANGE(interrupt)
 868         alloc r14=ar.pfs,0,0,2,0 // must be first in an insn group
 869         mov out0=cr.ivr         // pass cr.ivr as first arg
 870         add out1=16,sp          // pass pointer to pt_regs as second arg
 871         ;;
 872         srlz.d                  // make sure we see the effect of cr.ivr
 873         movl r14=ia64_leave_kernel
 874         ;;
 875         mov rp=r14
 876         br.call.sptk.many b6=ia64_handle_irq
 877 END(interrupt)
 878
 879         .org ia64_ivt+0x3400
 880 /////////////////////////////////////////////////////////////////////////////////////////
 881 // 0x3400 Entry 13 (size 64 bundles) Reserved
 882         DBG_FAULT(13)
 883         FAULT(13)
 884
 885         .org ia64_ivt+0x3800
 886 /////////////////////////////////////////////////////////////////////////////////////////
 887 // 0x3800 Entry 14 (size 64 bundles) Reserved
 888         DBG_FAULT(14)
 889         FAULT(14)
 890
 891         /*
 892          * There is no particular reason for this code to be here, other than that
 893          * there happens to be space here that would go unused otherwise.  If this
 894          * fault ever gets "unreserved", simply moved the following code to a more
 895          * suitable spot...
 896          *
 897          * ia64_syscall_setup() is a separate subroutine so that it can
 898          *      allocate stacked registers so it can safely demine any
 899          *      potential NaT values from the input registers.
 900          *
 901          * On entry:
 902          *      - executing on bank 0 or bank 1 register set (doesn't matter)
 903          *      -  r1: stack pointer
 904          *      -  r2: current task pointer
 905          *      -  r3: preserved
 906          *      - r11: original contents (saved ar.pfs to be saved)
 907          *      - r12: original contents (sp to be saved)
 908          *      - r13: original contents (tp to be saved)
 909          *      - r15: original contents (syscall # to be saved)
 910          *      - r18: saved bsp (after switching to kernel stack)
 911          *      - r19: saved b6
 912          *      - r20: saved r1 (gp)
 913          *      - r21: saved ar.fpsr
 914          *      - r22: kernel's register backing store base (krbs_base)
 915          *      - r23: saved ar.bspstore
 916          *      - r24: saved ar.rnat
 917          *      - r25: saved ar.unat
 918          *      - r26: saved ar.pfs
 919          *      - r27: saved ar.rsc
 920          *      - r28: saved cr.iip
 921          *      - r29: saved cr.ipsr
 922          *      - r31: saved pr
 923          *      -  b0: original contents (to be saved)
 924          * On exit:
 925          *      -  p10: TRUE if syscall is invoked with more than 8 out
 926          *              registers or r15's Nat is true
 927          *      -  r1: kernel's gp
 928          *      -  r3: preserved (same as on entry)
 929          *      -  r8: -EINVAL if p10 is true
 930          *      - r12: points to kernel stack
 931          *      - r13: points to current task
 932          *      - r14: preserved (same as on entry)
 933          *      - p13: preserved
 934          *      - p15: TRUE if interrupts need to be re-enabled
 935          *      - ar.fpsr: set to kernel settings
 936          *      -  b6: preserved (same as on entry)
 937          */
 938 GLOBAL_ENTRY(ia64_syscall_setup)
 939 #if PT(B6) != 0
 940 # error This code assumes that b6 is the first field in pt_regs.
 941 #endif
 942         st8 [r1]=r19                            // save b6
 943         add r16=PT(CR_IPSR),r1                  // initialize first base pointer
 944         add r17=PT(R11),r1                      // initialize second base pointer
 945         ;;
 946         alloc r19=ar.pfs,8,0,0,0                // ensure in0-in7 are writable
 947         st8 [r16]=r29,PT(AR_PFS)-PT(CR_IPSR)    // save cr.ipsr
 948         tnat.nz p8,p0=in0
 949
 950         st8.spill [r17]=r11,PT(CR_IIP)-PT(R11)  // save r11
 951         tnat.nz p9,p0=in1
 952 (pKStk) mov r18=r0                              // make sure r18 isn't NaT
 953         ;;
 954
 955         st8 [r16]=r26,PT(CR_IFS)-PT(AR_PFS)     // save ar.pfs
 956         st8 [r17]=r28,PT(AR_UNAT)-PT(CR_IIP)    // save cr.iip
 957         mov r28=b0                              // save b0 (2 cyc)
 958         ;;
 959
 960         st8 [r17]=r25,PT(AR_RSC)-PT(AR_UNAT)    // save ar.unat
 961         dep r19=0,r19,38,26                     // clear all bits but 0..37 [I0]
 962 (p8)    mov in0=-1
 963         ;;
 964
 965         st8 [r16]=r19,PT(AR_RNAT)-PT(CR_IFS)    // store ar.pfs.pfm in cr.ifs
 966         extr.u r11=r19,7,7      // I0           // get sol of ar.pfs
 967         and r8=0x7f,r19         // A            // get sof of ar.pfs
 968
 969         st8 [r17]=r27,PT(AR_BSPSTORE)-PT(AR_RSC)// save ar.rsc
 970         tbit.nz p15,p0=r29,IA64_PSR_I_BIT // I0
 971 (p9)    mov in1=-1
 972         ;;
 973
 974 (pUStk) sub r18=r18,r22                         // r18=RSE.ndirty*8
 975         tnat.nz p10,p0=in2
 976         add r11=8,r11
 977         ;;
 978 (pKStk) adds r16=PT(PR)-PT(AR_RNAT),r16         // skip over ar_rnat field
 979 (pKStk) adds r17=PT(B0)-PT(AR_BSPSTORE),r17     // skip over ar_bspstore field
 980         tnat.nz p11,p0=in3
 981         ;;
 982 (p10)   mov in2=-1
 983         tnat.nz p12,p0=in4                              // [I0]
 984 (p11)   mov in3=-1
 985         ;;
 986 (pUStk) st8 [r16]=r24,PT(PR)-PT(AR_RNAT)        // save ar.rnat
 987 (pUStk) st8 [r17]=r23,PT(B0)-PT(AR_BSPSTORE)    // save ar.bspstore
 988         shl r18=r18,16                          // compute ar.rsc to be used for "loadrs"
 989         ;;
 990         st8 [r16]=r31,PT(LOADRS)-PT(PR)         // save predicates
 991         st8 [r17]=r28,PT(R1)-PT(B0)             // save b0
 992         tnat.nz p13,p0=in5                              // [I0]
 993         ;;
 994         st8 [r16]=r18,PT(R12)-PT(LOADRS)        // save ar.rsc value for "loadrs"
 995         st8.spill [r17]=r20,PT(R13)-PT(R1)      // save original r1
 996 (p12)   mov in4=-1
 997         ;;
 998
 999 .mem.offset 0,0; st8.spill [r16]=r12,PT(AR_FPSR)-PT(R12)        // save r12
1000 .mem.offset 8,0; st8.spill [r17]=r13,PT(R15)-PT(R13)            // save r13
1001 (p13)   mov in5=-1
1002         ;;
1003         st8 [r16]=r21,PT(R8)-PT(AR_FPSR)        // save ar.fpsr
1004         tnat.nz p13,p0=in6
1005         cmp.lt p10,p9=r11,r8    // frame size can't be more than local+8
1006         ;;
1007         mov r8=1
1008 (p9)    tnat.nz p10,p0=r15
1009         adds r12=-16,r1         // switch to kernel memory stack (with 16 bytes of scratch)
1010
1011         st8.spill [r17]=r15                     // save r15
1012         tnat.nz p8,p0=in7
1013         nop.i 0
1014
1015         mov r13=r2                              // establish `current'
1016         movl r1=__gp                            // establish kernel global pointer
1017         ;;
1018         st8 [r16]=r8            // ensure pt_regs.r8 != 0 (see handle_syscall_error)
1019 (p13)   mov in6=-1
1020 (p8)    mov in7=-1
1021
1022         cmp.eq pSys,pNonSys=r0,r0               // set pSys=1, pNonSys=0
1023         movl r17=FPSR_DEFAULT
1024         ;;
1025         mov.m ar.fpsr=r17                       // set ar.fpsr to kernel default value
1026 (p10)   mov r8=-EINVAL
1027         br.ret.sptk.many b7
1028 END(ia64_syscall_setup)
1029
1030         .org ia64_ivt+0x3c00
1031 /////////////////////////////////////////////////////////////////////////////////////////
1032 // 0x3c00 Entry 15 (size 64 bundles) Reserved
1033         DBG_FAULT(15)
1034         FAULT(15)
1035
1036         /*
1037          * Squatting in this space ...
1038          *
1039          * This special case dispatcher for illegal operation faults allows preserved
1040          * registers to be modified through a callback function (asm only) that is handed
1041          * back from the fault handler in r8. Up to three arguments can be passed to the
1042          * callback function by returning an aggregate with the callback as its first
1043          * element, followed by the arguments.
1044          */
1045 ENTRY(dispatch_illegal_op_fault)
1046         .prologue
1047         .body
1048         SAVE_MIN_WITH_COVER
1049         ssm psr.ic | PSR_DEFAULT_BITS
1050         ;;
1051         srlz.i          // guarantee that interruption collection is on
1052         ;;
1053 (p15)   ssm psr.i       // restore psr.i
1054         adds r3=8,r2    // set up second base pointer for SAVE_REST
1055         ;;
1056         alloc r14=ar.pfs,0,0,1,0        // must be first in insn group
1057         mov out0=ar.ec
1058         ;;
1059         SAVE_REST
1060         PT_REGS_UNWIND_INFO(0)
1061         ;;
1062         br.call.sptk.many rp=ia64_illegal_op_fault
1063 .ret0:  ;;
1064         alloc r14=ar.pfs,0,0,3,0        // must be first in insn group
1065         mov out0=r9
1066         mov out1=r10
1067         mov out2=r11
1068         movl r15=ia64_leave_kernel
1069         ;;
1070         mov rp=r15
1071         mov b6=r8
1072         ;;
1073         cmp.ne p6,p0=0,r8
1074 (p6)    br.call.dpnt.many b6=b6         // call returns to ia64_leave_kernel
1075         br.sptk.many ia64_leave_kernel
1076 END(dispatch_illegal_op_fault)
1077
1078         .org ia64_ivt+0x4000
1079 /////////////////////////////////////////////////////////////////////////////////////////
1080 // 0x4000 Entry 16 (size 64 bundles) Reserved
1081         DBG_FAULT(16)
1082         FAULT(16)
1083
1084         .org ia64_ivt+0x4400
1085 /////////////////////////////////////////////////////////////////////////////////////////
1086 // 0x4400 Entry 17 (size 64 bundles) Reserved
1087         DBG_FAULT(17)
1088         FAULT(17)
1089
1090 ENTRY(non_syscall)
1091         mov ar.rsc=r27                  // restore ar.rsc before SAVE_MIN_WITH_COVER
1092         ;;
1093         SAVE_MIN_WITH_COVER
1094
1095         // There is no particular reason for this code to be here, other than that
1096         // there happens to be space here that would go unused otherwise.  If this
1097         // fault ever gets "unreserved", simply moved the following code to a more
1098         // suitable spot...
1099
1100         alloc r14=ar.pfs,0,0,2,0
1101         mov out0=cr.iim
1102         add out1=16,sp
1103         adds r3=8,r2                    // set up second base pointer for SAVE_REST
1104
1105         ssm psr.ic | PSR_DEFAULT_BITS
1106         ;;
1107         srlz.i                          // guarantee that interruption collection is on
1108         ;;
1109 (p15)   ssm psr.i                       // restore psr.i
1110         movl r15=ia64_leave_kernel
1111         ;;
1112         SAVE_REST
1113         mov rp=r15
1114         ;;
1115         br.call.sptk.many b6=ia64_bad_break     // avoid WAW on CFM and ignore return addr
1116 END(non_syscall)
1117
1118         .org ia64_ivt+0x4800
1119 /////////////////////////////////////////////////////////////////////////////////////////
1120 // 0x4800 Entry 18 (size 64 bundles) Reserved
1121         DBG_FAULT(18)
1122         FAULT(18)
1123
1124         /*
1125          * There is no particular reason for this code to be here, other than that
1126          * there happens to be space here that would go unused otherwise.  If this
1127          * fault ever gets "unreserved", simply moved the following code to a more
1128          * suitable spot...
1129          */
1130
1131 ENTRY(dispatch_unaligned_handler)
1132         SAVE_MIN_WITH_COVER
1133         ;;
1134         alloc r14=ar.pfs,0,0,2,0                // now it's safe (must be first in insn group!)
1135         mov out0=cr.ifa
1136         adds out1=16,sp
1137
1138         ssm psr.ic | PSR_DEFAULT_BITS
1139         ;;
1140         srlz.i                                  // guarantee that interruption collection is on
1141         ;;
1142 (p15)   ssm psr.i                               // restore psr.i
1143         adds r3=8,r2                            // set up second base pointer
1144         ;;
1145         SAVE_REST
1146         movl r14=ia64_leave_kernel
1147         ;;
1148         mov rp=r14
1149         br.sptk.many ia64_prepare_handle_unaligned
1150 END(dispatch_unaligned_handler)
1151
1152         .org ia64_ivt+0x4c00
1153 /////////////////////////////////////////////////////////////////////////////////////////
1154 // 0x4c00 Entry 19 (size 64 bundles) Reserved
1155         DBG_FAULT(19)
1156         FAULT(19)
1157
1158         /*
1159          * There is no particular reason for this code to be here, other than that
1160          * there happens to be space here that would go unused otherwise.  If this
1161          * fault ever gets "unreserved", simply moved the following code to a more
1162          * suitable spot...
1163          */
1164
1165 ENTRY(dispatch_to_fault_handler)
1166         /*
1167          * Input:
1168          *      psr.ic: off
1169          *      r19:    fault vector number (e.g., 24 for General Exception)
1170          *      r31:    contains saved predicates (pr)
1171          */
1172         SAVE_MIN_WITH_COVER_R19
1173         alloc r14=ar.pfs,0,0,5,0
1174         mov out0=r15
1175         mov out1=cr.isr
1176         mov out2=cr.ifa
1177         mov out3=cr.iim
1178         mov out4=cr.itir
1179         ;;
1180         ssm psr.ic | PSR_DEFAULT_BITS
1181         ;;
1182         srlz.i                                  // guarantee that interruption collection is on
1183         ;;
1184 (p15)   ssm psr.i                               // restore psr.i
1185         adds r3=8,r2                            // set up second base pointer for SAVE_REST
1186         ;;
1187         SAVE_REST
1188         movl r14=ia64_leave_kernel
1189         ;;
1190         mov rp=r14
1191         br.call.sptk.many b6=ia64_fault
1192 END(dispatch_to_fault_handler)
1193
1194 //
1195 // --- End of long entries, Beginning of short entries
1196 //
1197
1198         .org ia64_ivt+0x5000
1199 /////////////////////////////////////////////////////////////////////////////////////////
1200 // 0x5000 Entry 20 (size 16 bundles) Page Not Present (10,22,49)
1201 ENTRY(page_not_present)
1202         DBG_FAULT(20)
1203         mov r16=cr.ifa
1204         rsm psr.dt
1205         /*
1206          * The Linux page fault handler doesn't expect non-present pages to be in
1207          * the TLB.  Flush the existing entry now, so we meet that expectation.
1208          */
1209         mov r17=PAGE_SHIFT<<2
1210         ;;
1211         ptc.l r16,r17
1212         ;;
1213         mov r31=pr
1214         srlz.d
1215         br.sptk.many page_fault
1216 END(page_not_present)
1217
1218         .org ia64_ivt+0x5100
1219 /////////////////////////////////////////////////////////////////////////////////////////
1220 // 0x5100 Entry 21 (size 16 bundles) Key Permission (13,25,52)
1221 ENTRY(key_permission)
1222         DBG_FAULT(21)
1223         mov r16=cr.ifa
1224         rsm psr.dt
1225         mov r31=pr
1226         ;;
1227         srlz.d
1228         br.sptk.many page_fault
1229 END(key_permission)
1230
1231         .org ia64_ivt+0x5200
1232 /////////////////////////////////////////////////////////////////////////////////////////
1233 // 0x5200 Entry 22 (size 16 bundles) Instruction Access Rights (26)
1234 ENTRY(iaccess_rights)
1235         DBG_FAULT(22)
1236         mov r16=cr.ifa
1237         rsm psr.dt
1238         mov r31=pr
1239         ;;
1240         srlz.d
1241         br.sptk.many page_fault
1242 END(iaccess_rights)
1243
1244         .org ia64_ivt+0x5300
1245 /////////////////////////////////////////////////////////////////////////////////////////
1246 // 0x5300 Entry 23 (size 16 bundles) Data Access Rights (14,53)
1247 ENTRY(daccess_rights)
1248         DBG_FAULT(23)
1249         mov r16=cr.ifa
1250         rsm psr.dt
1251         mov r31=pr
1252         ;;
1253         srlz.d
1254         br.sptk.many page_fault
1255 END(daccess_rights)
1256
1257         .org ia64_ivt+0x5400
1258 /////////////////////////////////////////////////////////////////////////////////////////
1259 // 0x5400 Entry 24 (size 16 bundles) General Exception (5,32,34,36,38,39)
1260 ENTRY(general_exception)
1261         DBG_FAULT(24)
1262         mov r16=cr.isr
1263         mov r31=pr
1264         ;;
1265         cmp4.eq p6,p0=0,r16
1266 (p6)    br.sptk.many dispatch_illegal_op_fault
1267         ;;
1268         mov r19=24              // fault number
1269         br.sptk.many dispatch_to_fault_handler
1270 END(general_exception)
1271
1272         .org ia64_ivt+0x5500
1273 /////////////////////////////////////////////////////////////////////////////////////////
1274 // 0x5500 Entry 25 (size 16 bundles) Disabled FP-Register (35)
1275 ENTRY(disabled_fp_reg)
1276         DBG_FAULT(25)
1277         rsm psr.dfh             // ensure we can access fph
1278         ;;
1279         srlz.d
1280         mov r31=pr
1281         mov r19=25
1282         br.sptk.many dispatch_to_fault_handler
1283 END(disabled_fp_reg)
1284
1285         .org ia64_ivt+0x5600
1286 /////////////////////////////////////////////////////////////////////////////////////////
1287 // 0x5600 Entry 26 (size 16 bundles) Nat Consumption (11,23,37,50)
1288 ENTRY(nat_consumption)
1289         DBG_FAULT(26)
1290
1291         mov r16=cr.ipsr
1292         mov r17=cr.isr
1293         mov r31=pr                              // save PR
1294         ;;
1295         and r18=0xf,r17                         // r18 = cr.ipsr.code{3:0}
1296         tbit.z p6,p0=r17,IA64_ISR_NA_BIT
1297         ;;
1298         cmp.ne.or p6,p0=IA64_ISR_CODE_LFETCH,r18
1299         dep r16=-1,r16,IA64_PSR_ED_BIT,1
1300 (p6)    br.cond.spnt 1f         // branch if (cr.ispr.na == 0 || cr.ipsr.code{3:0} != LFETCH)
1301         ;;
1302         mov cr.ipsr=r16         // set cr.ipsr.na
1303         mov pr=r31,-1
1304         ;;
1305         rfi
1306
1307 1:      mov pr=r31,-1
1308         ;;
1309         FAULT(26)
1310 END(nat_consumption)
1311
1312         .org ia64_ivt+0x5700
1313 /////////////////////////////////////////////////////////////////////////////////////////
1314 // 0x5700 Entry 27 (size 16 bundles) Speculation (40)
1315 ENTRY(speculation_vector)
1316         DBG_FAULT(27)
1317         /*
1318          * A [f]chk.[as] instruction needs to take the branch to the recovery code but
1319          * this part of the architecture is not implemented in hardware on some CPUs, such
1320          * as Itanium.  Thus, in general we need to emulate the behavior.  IIM contains
1321          * the relative target (not yet sign extended).  So after sign extending it we
1322          * simply add it to IIP.  We also need to reset the EI field of the IPSR to zero,
1323          * i.e., the slot to restart into.
1324          *
1325          * cr.imm contains zero_ext(imm21)
1326          */
1327         mov r18=cr.iim
1328         ;;
1329         mov r17=cr.iip
1330         shl r18=r18,43                  // put sign bit in position (43=64-21)
1331         ;;
1332
1333         mov r16=cr.ipsr
1334         shr r18=r18,39                  // sign extend (39=43-4)
1335         ;;
1336
1337         add r17=r17,r18                 // now add the offset
1338         ;;
1339         mov cr.iip=r17
1340         dep r16=0,r16,41,2              // clear EI
1341         ;;
1342
1343         mov cr.ipsr=r16
1344         ;;
1345
1346         rfi                             // and go back
1347 END(speculation_vector)
1348
1349         .org ia64_ivt+0x5800
1350 /////////////////////////////////////////////////////////////////////////////////////////
1351 // 0x5800 Entry 28 (size 16 bundles) Reserved
1352         DBG_FAULT(28)
1353         FAULT(28)
1354
1355         .org ia64_ivt+0x5900
1356 /////////////////////////////////////////////////////////////////////////////////////////
1357 // 0x5900 Entry 29 (size 16 bundles) Debug (16,28,56)
1358 ENTRY(debug_vector)
1359         DBG_FAULT(29)
1360         FAULT(29)
1361 END(debug_vector)
1362
1363         .org ia64_ivt+0x5a00
1364 /////////////////////////////////////////////////////////////////////////////////////////
1365 // 0x5a00 Entry 30 (size 16 bundles) Unaligned Reference (57)
1366 ENTRY(unaligned_access)
1367         DBG_FAULT(30)
1368         mov r31=pr              // prepare to save predicates
1369         ;;
1370         br.sptk.many dispatch_unaligned_handler
1371 END(unaligned_access)
1372
1373         .org ia64_ivt+0x5b00
1374 /////////////////////////////////////////////////////////////////////////////////////////
1375 // 0x5b00 Entry 31 (size 16 bundles) Unsupported Data Reference (57)
1376 ENTRY(unsupported_data_reference)
1377         DBG_FAULT(31)
1378         FAULT(31)
1379 END(unsupported_data_reference)
1380
1381         .org ia64_ivt+0x5c00
1382 /////////////////////////////////////////////////////////////////////////////////////////
1383 // 0x5c00 Entry 32 (size 16 bundles) Floating-Point Fault (64)
1384 ENTRY(floating_point_fault)
1385         DBG_FAULT(32)
1386         FAULT(32)
1387 END(floating_point_fault)
1388
1389         .org ia64_ivt+0x5d00
1390 /////////////////////////////////////////////////////////////////////////////////////////
1391 // 0x5d00 Entry 33 (size 16 bundles) Floating Point Trap (66)
1392 ENTRY(floating_point_trap)
1393         DBG_FAULT(33)
1394         FAULT(33)
1395 END(floating_point_trap)
1396
1397         .org ia64_ivt+0x5e00
1398 /////////////////////////////////////////////////////////////////////////////////////////
1399 // 0x5e00 Entry 34 (size 16 bundles) Lower Privilege Transfer Trap (66)
1400 ENTRY(lower_privilege_trap)
1401         DBG_FAULT(34)
1402         FAULT(34)
1403 END(lower_privilege_trap)
1404
1405         .org ia64_ivt+0x5f00
1406 /////////////////////////////////////////////////////////////////////////////////////////
1407 // 0x5f00 Entry 35 (size 16 bundles) Taken Branch Trap (68)
1408 ENTRY(taken_branch_trap)
1409         DBG_FAULT(35)
1410         FAULT(35)
1411 END(taken_branch_trap)
1412
1413         .org ia64_ivt+0x6000
1414 /////////////////////////////////////////////////////////////////////////////////////////
1415 // 0x6000 Entry 36 (size 16 bundles) Single Step Trap (69)
1416 ENTRY(single_step_trap)
1417         DBG_FAULT(36)
1418         FAULT(36)
1419 END(single_step_trap)
1420
1421         .org ia64_ivt+0x6100
1422 /////////////////////////////////////////////////////////////////////////////////////////
1423 // 0x6100 Entry 37 (size 16 bundles) Reserved
1424         DBG_FAULT(37)
1425         FAULT(37)
1426
1427         .org ia64_ivt+0x6200
1428 /////////////////////////////////////////////////////////////////////////////////////////
1429 // 0x6200 Entry 38 (size 16 bundles) Reserved
1430         DBG_FAULT(38)
1431         FAULT(38)
1432
1433         .org ia64_ivt+0x6300
1434 /////////////////////////////////////////////////////////////////////////////////////////
1435 // 0x6300 Entry 39 (size 16 bundles) Reserved
1436         DBG_FAULT(39)
1437         FAULT(39)
1438
1439         .org ia64_ivt+0x6400
1440 /////////////////////////////////////////////////////////////////////////////////////////
1441 // 0x6400 Entry 40 (size 16 bundles) Reserved
1442         DBG_FAULT(40)
1443         FAULT(40)
1444
1445         .org ia64_ivt+0x6500
1446 /////////////////////////////////////////////////////////////////////////////////////////
1447 // 0x6500 Entry 41 (size 16 bundles) Reserved
1448         DBG_FAULT(41)
1449         FAULT(41)
1450
1451         .org ia64_ivt+0x6600
1452 /////////////////////////////////////////////////////////////////////////////////////////
1453 // 0x6600 Entry 42 (size 16 bundles) Reserved
1454         DBG_FAULT(42)
1455         FAULT(42)
1456
1457         .org ia64_ivt+0x6700
1458 /////////////////////////////////////////////////////////////////////////////////////////
1459 // 0x6700 Entry 43 (size 16 bundles) Reserved
1460         DBG_FAULT(43)
1461         FAULT(43)
1462
1463         .org ia64_ivt+0x6800
1464 /////////////////////////////////////////////////////////////////////////////////////////
1465 // 0x6800 Entry 44 (size 16 bundles) Reserved
1466         DBG_FAULT(44)
1467         FAULT(44)
1468
1469         .org ia64_ivt+0x6900
1470 /////////////////////////////////////////////////////////////////////////////////////////
1471 // 0x6900 Entry 45 (size 16 bundles) IA-32 Exeception (17,18,29,41,42,43,44,58,60,61,62,72,73,75,76,77)
1472 ENTRY(ia32_exception)
1473         DBG_FAULT(45)
1474         FAULT(45)
1475 END(ia32_exception)
1476
1477         .org ia64_ivt+0x6a00
1478 /////////////////////////////////////////////////////////////////////////////////////////
1479 // 0x6a00 Entry 46 (size 16 bundles) IA-32 Intercept  (30,31,59,70,71)
1480 ENTRY(ia32_intercept)
1481         DBG_FAULT(46)
1482 #ifdef  CONFIG_IA32_SUPPORT
1483         mov r31=pr
1484         mov r16=cr.isr
1485         ;;
1486         extr.u r17=r16,16,8     // get ISR.code
1487         mov r18=ar.eflag
1488         mov r19=cr.iim          // old eflag value
1489         ;;
1490         cmp.ne p6,p0=2,r17
1491 (p6)    br.cond.spnt 1f         // not a system flag fault
1492         xor r16=r18,r19
1493         ;;
1494         extr.u r17=r16,18,1     // get the eflags.ac bit
1495         ;;
1496         cmp.eq p6,p0=0,r17
1497 (p6)    br.cond.spnt 1f         // eflags.ac bit didn't change
1498         ;;
1499         mov pr=r31,-1           // restore predicate registers
1500         rfi
1501
1502 1:
1503 #endif  // CONFIG_IA32_SUPPORT
1504         FAULT(46)
1505 END(ia32_intercept)
1506
1507         .org ia64_ivt+0x6b00
1508 /////////////////////////////////////////////////////////////////////////////////////////
1509 // 0x6b00 Entry 47 (size 16 bundles) IA-32 Interrupt  (74)
1510 ENTRY(ia32_interrupt)
1511         DBG_FAULT(47)
1512 #ifdef CONFIG_IA32_SUPPORT
1513         mov r31=pr
1514         br.sptk.many dispatch_to_ia32_handler
1515 #else
1516         FAULT(47)
1517 #endif
1518 END(ia32_interrupt)
1519
1520         .org ia64_ivt+0x6c00
1521 /////////////////////////////////////////////////////////////////////////////////////////
1522 // 0x6c00 Entry 48 (size 16 bundles) Reserved
1523         DBG_FAULT(48)
1524         FAULT(48)
1525
1526         .org ia64_ivt+0x6d00
1527 /////////////////////////////////////////////////////////////////////////////////////////
1528 // 0x6d00 Entry 49 (size 16 bundles) Reserved
1529         DBG_FAULT(49)
1530         FAULT(49)
1531
1532         .org ia64_ivt+0x6e00
1533 /////////////////////////////////////////////////////////////////////////////////////////
1534 // 0x6e00 Entry 50 (size 16 bundles) Reserved
1535         DBG_FAULT(50)
1536         FAULT(50)
1537
1538         .org ia64_ivt+0x6f00
1539 /////////////////////////////////////////////////////////////////////////////////////////
1540 // 0x6f00 Entry 51 (size 16 bundles) Reserved
1541         DBG_FAULT(51)
1542         FAULT(51)
1543
1544         .org ia64_ivt+0x7000
1545 /////////////////////////////////////////////////////////////////////////////////////////
1546 // 0x7000 Entry 52 (size 16 bundles) Reserved
1547         DBG_FAULT(52)
1548         FAULT(52)
1549
1550         .org ia64_ivt+0x7100
1551 /////////////////////////////////////////////////////////////////////////////////////////
1552 // 0x7100 Entry 53 (size 16 bundles) Reserved
1553         DBG_FAULT(53)
1554         FAULT(53)
1555
1556         .org ia64_ivt+0x7200
1557 /////////////////////////////////////////////////////////////////////////////////////////
1558 // 0x7200 Entry 54 (size 16 bundles) Reserved
1559         DBG_FAULT(54)
1560         FAULT(54)
1561
1562         .org ia64_ivt+0x7300
1563 /////////////////////////////////////////////////////////////////////////////////////////
1564 // 0x7300 Entry 55 (size 16 bundles) Reserved
1565         DBG_FAULT(55)
1566         FAULT(55)
1567
1568         .org ia64_ivt+0x7400
1569 /////////////////////////////////////////////////////////////////////////////////////////
1570 // 0x7400 Entry 56 (size 16 bundles) Reserved
1571         DBG_FAULT(56)
1572         FAULT(56)
1573
1574         .org ia64_ivt+0x7500
1575 /////////////////////////////////////////////////////////////////////////////////////////
1576 // 0x7500 Entry 57 (size 16 bundles) Reserved
1577         DBG_FAULT(57)
1578         FAULT(57)
1579
1580         .org ia64_ivt+0x7600
1581 /////////////////////////////////////////////////////////////////////////////////////////
1582 // 0x7600 Entry 58 (size 16 bundles) Reserved
1583         DBG_FAULT(58)
1584         FAULT(58)
1585
1586         .org ia64_ivt+0x7700
1587 /////////////////////////////////////////////////////////////////////////////////////////
1588 // 0x7700 Entry 59 (size 16 bundles) Reserved
1589         DBG_FAULT(59)
1590         FAULT(59)
1591
1592         .org ia64_ivt+0x7800
1593 /////////////////////////////////////////////////////////////////////////////////////////
1594 // 0x7800 Entry 60 (size 16 bundles) Reserved
1595         DBG_FAULT(60)
1596         FAULT(60)
1597
1598         .org ia64_ivt+0x7900
1599 /////////////////////////////////////////////////////////////////////////////////////////
1600 // 0x7900 Entry 61 (size 16 bundles) Reserved
1601         DBG_FAULT(61)
1602         FAULT(61)
1603
1604         .org ia64_ivt+0x7a00
1605 /////////////////////////////////////////////////////////////////////////////////////////
1606 // 0x7a00 Entry 62 (size 16 bundles) Reserved
1607         DBG_FAULT(62)
1608         FAULT(62)
1609
1610         .org ia64_ivt+0x7b00
1611 /////////////////////////////////////////////////////////////////////////////////////////
1612 // 0x7b00 Entry 63 (size 16 bundles) Reserved
1613         DBG_FAULT(63)
1614         FAULT(63)
1615
1616         .org ia64_ivt+0x7c00
1617 /////////////////////////////////////////////////////////////////////////////////////////
1618 // 0x7c00 Entry 64 (size 16 bundles) Reserved
1619         DBG_FAULT(64)
1620         FAULT(64)
1621
1622         .org ia64_ivt+0x7d00
1623 /////////////////////////////////////////////////////////////////////////////////////////
1624 // 0x7d00 Entry 65 (size 16 bundles) Reserved
1625         DBG_FAULT(65)
1626         FAULT(65)
1627
1628         .org ia64_ivt+0x7e00
1629 /////////////////////////////////////////////////////////////////////////////////////////
1630 // 0x7e00 Entry 66 (size 16 bundles) Reserved
1631         DBG_FAULT(66)
1632         FAULT(66)
1633
1634         .org ia64_ivt+0x7f00
1635 /////////////////////////////////////////////////////////////////////////////////////////
1636 // 0x7f00 Entry 67 (size 16 bundles) Reserved
1637         DBG_FAULT(67)
1638         FAULT(67)
1639
1640 #ifdef CONFIG_IA32_SUPPORT
1641
1642         /*
1643          * There is no particular reason for this code to be here, other than that
1644          * there happens to be space here that would go unused otherwise.  If this
1645          * fault ever gets "unreserved", simply moved the following code to a more
1646          * suitable spot...
1647          */
1648
1649         // IA32 interrupt entry point
1650
1651 ENTRY(dispatch_to_ia32_handler)
1652         SAVE_MIN
1653         ;;
1654         mov r14=cr.isr
1655         ssm psr.ic | PSR_DEFAULT_BITS
1656         ;;
1657         srlz.i                                  // guarantee that interruption collection is on
1658         ;;
1659 (p15)   ssm psr.i
1660         adds r3=8,r2            // Base pointer for SAVE_REST
1661         ;;
1662         SAVE_REST
1663         ;;
1664         mov r15=0x80
1665         shr r14=r14,16          // Get interrupt number
1666         ;;
1667         cmp.ne p6,p0=r14,r15
1668 (p6)    br.call.dpnt.many b6=non_ia32_syscall
1669
1670         adds r14=IA64_PT_REGS_R8_OFFSET + 16,sp // 16 byte hole per SW conventions
1671         adds r15=IA64_PT_REGS_R1_OFFSET + 16,sp
1672         ;;
1673         cmp.eq pSys,pNonSys=r0,r0 // set pSys=1, pNonSys=0
1674         ld8 r8=[r14]            // get r8
1675         ;;
1676         st8 [r15]=r8            // save original EAX in r1 (IA32 procs don't use the GP)
1677         ;;
1678         alloc r15=ar.pfs,0,0,6,0        // must first in an insn group
1679         ;;
1680         ld4 r8=[r14],8          // r8 == eax (syscall number)
1681         mov r15=IA32_NR_syscalls
1682         ;;
1683         cmp.ltu.unc p6,p7=r8,r15
1684         ld4 out1=[r14],8        // r9 == ecx
1685         ;;
1686         ld4 out2=[r14],8        // r10 == edx
1687         ;;
1688         ld4 out0=[r14]          // r11 == ebx
1689         adds r14=(IA64_PT_REGS_R13_OFFSET) + 16,sp
1690         ;;
1691         ld4 out5=[r14],PT(R14)-PT(R13)  // r13 == ebp
1692         ;;
1693         ld4 out3=[r14],PT(R15)-PT(R14)  // r14 == esi
1694         adds r2=TI_FLAGS+IA64_TASK_SIZE,r13
1695         ;;
1696         ld4 out4=[r14]          // r15 == edi
1697         movl r16=ia32_syscall_table
1698         ;;
1699 (p6)    shladd r16=r8,3,r16     // force ni_syscall if not valid syscall number
1700         ld4 r2=[r2]             // r2 = current_thread_info()->flags
1701         ;;
1702         ld8 r16=[r16]
1703         and r2=_TIF_SYSCALL_TRACEAUDIT,r2       // mask trace or audit
1704         ;;
1705         mov b6=r16
1706         movl r15=ia32_ret_from_syscall
1707         cmp.eq p8,p0=r2,r0
1708         ;;
1709         mov rp=r15
1710 (p8)    br.call.sptk.many b6=b6
1711         br.cond.sptk ia32_trace_syscall
1712
1713 non_ia32_syscall:
1714         alloc r15=ar.pfs,0,0,2,0
1715         mov out0=r14                            // interrupt #
1716         add out1=16,sp                          // pointer to pt_regs
1717         ;;                      // avoid WAW on CFM
1718         br.call.sptk.many rp=ia32_bad_interrupt
1719 .ret1:  movl r15=ia64_leave_kernel
1720         ;;
1721         mov rp=r15
1722         br.ret.sptk.many rp
1723 END(dispatch_to_ia32_handler)
1724
1725 #endif /* CONFIG_IA32_SUPPORT */