arch/blackfin/mach-bf561/include/mach/irq.h

   1 /*
   2  * Copyright 2005-2008 Analog Devices Inc.
   3  *
   4  * Licensed under the GPL-2 or later.
   5  */
   6
   7 #ifndef _BF561_IRQ_H_
   8 #define _BF561_IRQ_H_
   9
  10 #include <mach-common/irq.h>
  11
  12 #define NR_PERI_INTS            (2 * 32)
  13
  14 #define IVG_BASE                7
  15 #define IRQ_PLL_WAKEUP          (IVG_BASE + 0)  /* PLL Wakeup Interrupt */
  16 #define IRQ_DMA1_ERROR          (IVG_BASE + 1)  /* DMA1   Error (general) */
  17 #define IRQ_DMA_ERROR           IRQ_DMA1_ERROR  /* DMA1   Error (general) */
  18 #define IRQ_DMA2_ERROR          (IVG_BASE + 2)  /* DMA2   Error (general) */
  19 #define IRQ_IMDMA_ERROR         (IVG_BASE + 3)  /* IMDMA  Error Interrupt */
  20 #define IRQ_PPI1_ERROR          (IVG_BASE + 4)  /* PPI1   Error Interrupt */
  21 #define IRQ_PPI_ERROR           IRQ_PPI1_ERROR  /* PPI1   Error Interrupt */
  22 #define IRQ_PPI2_ERROR          (IVG_BASE + 5)  /* PPI2   Error Interrupt */
  23 #define IRQ_SPORT0_ERROR        (IVG_BASE + 6)  /* SPORT0 Error Interrupt */
  24 #define IRQ_SPORT1_ERROR        (IVG_BASE + 7)  /* SPORT1 Error Interrupt */
  25 #define IRQ_SPI_ERROR           (IVG_BASE + 8)  /* SPI    Error Interrupt */
  26 #define IRQ_UART_ERROR          (IVG_BASE + 9)  /* UART   Error Interrupt */
  27 #define IRQ_RESERVED_ERROR      (IVG_BASE + 10) /* Reversed */
  28 #define IRQ_DMA1_0              (IVG_BASE + 11) /* DMA1 0  Interrupt(PPI1) */
  29 #define IRQ_PPI                 IRQ_DMA1_0      /* DMA1 0  Interrupt(PPI1) */
  30 #define IRQ_PPI0                IRQ_DMA1_0      /* DMA1 0  Interrupt(PPI1) */
  31 #define IRQ_DMA1_1              (IVG_BASE + 12) /* DMA1 1  Interrupt(PPI2) */
  32 #define IRQ_PPI1                IRQ_DMA1_1      /* DMA1 1  Interrupt(PPI2) */
  33 #define IRQ_DMA1_2              (IVG_BASE + 13) /* DMA1 2  Interrupt */
  34 #define IRQ_DMA1_3              (IVG_BASE + 14) /* DMA1 3  Interrupt */
  35 #define IRQ_DMA1_4              (IVG_BASE + 15) /* DMA1 4  Interrupt */
  36 #define IRQ_DMA1_5              (IVG_BASE + 16) /* DMA1 5  Interrupt */
  37 #define IRQ_DMA1_6              (IVG_BASE + 17) /* DMA1 6  Interrupt */
  38 #define IRQ_DMA1_7              (IVG_BASE + 18) /* DMA1 7  Interrupt */
  39 #define IRQ_DMA1_8              (IVG_BASE + 19) /* DMA1 8  Interrupt */
  40 #define IRQ_DMA1_9              (IVG_BASE + 20) /* DMA1 9  Interrupt */
  41 #define IRQ_DMA1_10             (IVG_BASE + 21) /* DMA1 10 Interrupt */
  42 #define IRQ_DMA1_11             (IVG_BASE + 22) /* DMA1 11 Interrupt */
  43 #define IRQ_DMA2_0              (IVG_BASE + 23) /* DMA2 0  (SPORT0 RX) */
  44 #define IRQ_SPORT0_RX           IRQ_DMA2_0      /* DMA2 0  (SPORT0 RX) */
  45 #define IRQ_DMA2_1              (IVG_BASE + 24) /* DMA2 1  (SPORT0 TX) */
  46 #define IRQ_SPORT0_TX           IRQ_DMA2_1      /* DMA2 1  (SPORT0 TX) */
  47 #define IRQ_DMA2_2              (IVG_BASE + 25) /* DMA2 2  (SPORT1 RX) */
  48 #define IRQ_SPORT1_RX           IRQ_DMA2_2      /* DMA2 2  (SPORT1 RX) */
  49 #define IRQ_DMA2_3              (IVG_BASE + 26) /* DMA2 3  (SPORT2 TX) */
  50 #define IRQ_SPORT1_TX           IRQ_DMA2_3      /* DMA2 3  (SPORT2 TX) */
  51 #define IRQ_DMA2_4              (IVG_BASE + 27) /* DMA2 4  (SPI) */
  52 #define IRQ_SPI                 IRQ_DMA2_4      /* DMA2 4  (SPI) */
  53 #define IRQ_DMA2_5              (IVG_BASE + 28) /* DMA2 5  (UART RX) */
  54 #define IRQ_UART_RX             IRQ_DMA2_5      /* DMA2 5  (UART RX) */
  55 #define IRQ_DMA2_6              (IVG_BASE + 29) /* DMA2 6  (UART TX) */
  56 #define IRQ_UART_TX             IRQ_DMA2_6      /* DMA2 6  (UART TX) */
  57 #define IRQ_DMA2_7              (IVG_BASE + 30) /* DMA2 7  Interrupt */
  58 #define IRQ_DMA2_8              (IVG_BASE + 31) /* DMA2 8  Interrupt */
  59 #define IRQ_DMA2_9              (IVG_BASE + 32) /* DMA2 9  Interrupt */
  60 #define IRQ_DMA2_10             (IVG_BASE + 33) /* DMA2 10 Interrupt */
  61 #define IRQ_DMA2_11             (IVG_BASE + 34) /* DMA2 11 Interrupt */
  62 #define IRQ_TIMER0              (IVG_BASE + 35) /* TIMER 0  Interrupt */
  63 #define IRQ_TIMER1              (IVG_BASE + 36) /* TIMER 1  Interrupt */
  64 #define IRQ_TIMER2              (IVG_BASE + 37) /* TIMER 2  Interrupt */
  65 #define IRQ_TIMER3              (IVG_BASE + 38) /* TIMER 3  Interrupt */
  66 #define IRQ_TIMER4              (IVG_BASE + 39) /* TIMER 4  Interrupt */
  67 #define IRQ_TIMER5              (IVG_BASE + 40) /* TIMER 5  Interrupt */
  68 #define IRQ_TIMER6              (IVG_BASE + 41) /* TIMER 6  Interrupt */
  69 #define IRQ_TIMER7              (IVG_BASE + 42) /* TIMER 7  Interrupt */
  70 #define IRQ_TIMER8              (IVG_BASE + 43) /* TIMER 8  Interrupt */
  71 #define IRQ_TIMER9              (IVG_BASE + 44) /* TIMER 9  Interrupt */
  72 #define IRQ_TIMER10             (IVG_BASE + 45) /* TIMER 10 Interrupt */
  73 #define IRQ_TIMER11             (IVG_BASE + 46) /* TIMER 11 Interrupt */
  74 #define IRQ_PROG0_INTA          (IVG_BASE + 47) /* Programmable Flags0 A (8) */
  75 #define IRQ_PROG_INTA           IRQ_PROG0_INTA  /* Programmable Flags0 A (8) */
  76 #define IRQ_PROG0_INTB          (IVG_BASE + 48) /* Programmable Flags0 B (8) */
  77 #define IRQ_PROG_INTB           IRQ_PROG0_INTB  /* Programmable Flags0 B (8) */
  78 #define IRQ_PROG1_INTA          (IVG_BASE + 49) /* Programmable Flags1 A (8) */
  79 #define IRQ_PROG1_INTB          (IVG_BASE + 50) /* Programmable Flags1 B (8) */
  80 #define IRQ_PROG2_INTA          (IVG_BASE + 51) /* Programmable Flags2 A (8) */
  81 #define IRQ_PROG2_INTB          (IVG_BASE + 52) /* Programmable Flags2 B (8) */
  82 #define IRQ_DMA1_WRRD0          (IVG_BASE + 53) /* MDMA1 0 write/read INT */
  83 #define IRQ_DMA_WRRD0           IRQ_DMA1_WRRD0  /* MDMA1 0 write/read INT */
  84 #define IRQ_MEM_DMA0            IRQ_DMA1_WRRD0
  85 #define IRQ_DMA1_WRRD1          (IVG_BASE + 54) /* MDMA1 1 write/read INT */
  86 #define IRQ_DMA_WRRD1           IRQ_DMA1_WRRD1  /* MDMA1 1 write/read INT */
  87 #define IRQ_MEM_DMA1            IRQ_DMA1_WRRD1
  88 #define IRQ_DMA2_WRRD0          (IVG_BASE + 55) /* MDMA2 0 write/read INT */
  89 #define IRQ_MEM_DMA2            IRQ_DMA2_WRRD0
  90 #define IRQ_DMA2_WRRD1          (IVG_BASE + 56) /* MDMA2 1 write/read INT */
  91 #define IRQ_MEM_DMA3            IRQ_DMA2_WRRD1
  92 #define IRQ_IMDMA_WRRD0         (IVG_BASE + 57) /* IMDMA 0 write/read INT */
  93 #define IRQ_IMEM_DMA0           IRQ_IMDMA_WRRD0
  94 #define IRQ_IMDMA_WRRD1         (IVG_BASE + 58) /* IMDMA 1 write/read INT */
  95 #define IRQ_IMEM_DMA1           IRQ_IMDMA_WRRD1
  96 #define IRQ_WATCH               (IVG_BASE + 59) /* Watch Dog Timer */
  97 #define IRQ_RESERVED_1          (IVG_BASE + 60) /* Reserved interrupt */
  98 #define IRQ_RESERVED_2          (IVG_BASE + 61) /* Reserved interrupt */
  99 #define IRQ_SUPPLE_0            (IVG_BASE + 62) /* Supplemental interrupt 0 */
 100 #define IRQ_SUPPLE_1            (IVG_BASE + 63) /* Supplemental interrupt 1 */
 101
 102 #define SYS_IRQS                71
 103
 104 #define IRQ_PF0                 73
 105 #define IRQ_PF1                 74
 106 #define IRQ_PF2                 75
 107 #define IRQ_PF3                 76
 108 #define IRQ_PF4                 77
 109 #define IRQ_PF5                 78
 110 #define IRQ_PF6                 79
 111 #define IRQ_PF7                 80
 112 #define IRQ_PF8                 81
 113 #define IRQ_PF9                 82
 114 #define IRQ_PF10                83
 115 #define IRQ_PF11                84
 116 #define IRQ_PF12                85
 117 #define IRQ_PF13                86
 118 #define IRQ_PF14                87
 119 #define IRQ_PF15                88
 120 #define IRQ_PF16                89
 121 #define IRQ_PF17                90
 122 #define IRQ_PF18                91
 123 #define IRQ_PF19                92
 124 #define IRQ_PF20                93
 125 #define IRQ_PF21                94
 126 #define IRQ_PF22                95
 127 #define IRQ_PF23                96
 128 #define IRQ_PF24                97
 129 #define IRQ_PF25                98
 130 #define IRQ_PF26                99
 131 #define IRQ_PF27                100
 132 #define IRQ_PF28                101
 133 #define IRQ_PF29                102
 134 #define IRQ_PF30                103
 135 #define IRQ_PF31                104
 136 #define IRQ_PF32                105
 137 #define IRQ_PF33                106
 138 #define IRQ_PF34                107
 139 #define IRQ_PF35                108
 140 #define IRQ_PF36                109
 141 #define IRQ_PF37                110
 142 #define IRQ_PF38                111
 143 #define IRQ_PF39                112
 144 #define IRQ_PF40                113
 145 #define IRQ_PF41                114
 146 #define IRQ_PF42                115
 147 #define IRQ_PF43                116
 148 #define IRQ_PF44                117
 149 #define IRQ_PF45                118
 150 #define IRQ_PF46                119
 151 #define IRQ_PF47                120
 152
 153 #define GPIO_IRQ_BASE           IRQ_PF0
 154
 155 #define NR_MACH_IRQS            (IRQ_PF47 + 1)
 156
 157 /* IAR0 BIT FIELDS */
 158 #define IRQ_PLL_WAKEUP_POS      0
 159 #define IRQ_DMA1_ERROR_POS      4
 160 #define IRQ_DMA2_ERROR_POS      8
 161 #define IRQ_IMDMA_ERROR_POS     12
 162 #define IRQ_PPI0_ERROR_POS      16
 163 #define IRQ_PPI1_ERROR_POS      20
 164 #define IRQ_SPORT0_ERROR_POS    24
 165 #define IRQ_SPORT1_ERROR_POS    28
 166
 167 /* IAR1 BIT FIELDS */
 168 #define IRQ_SPI_ERROR_POS       0
 169 #define IRQ_UART_ERROR_POS      4
 170 #define IRQ_RESERVED_ERROR_POS  8
 171 #define IRQ_DMA1_0_POS          12
 172 #define IRQ_DMA1_1_POS          16
 173 #define IRQ_DMA1_2_POS          20
 174 #define IRQ_DMA1_3_POS          24
 175 #define IRQ_DMA1_4_POS          28
 176
 177 /* IAR2 BIT FIELDS */
 178 #define IRQ_DMA1_5_POS          0
 179 #define IRQ_DMA1_6_POS          4
 180 #define IRQ_DMA1_7_POS          8
 181 #define IRQ_DMA1_8_POS          12
 182 #define IRQ_DMA1_9_POS          16
 183 #define IRQ_DMA1_10_POS         20
 184 #define IRQ_DMA1_11_POS         24
 185 #define IRQ_DMA2_0_POS          28
 186
 187 /* IAR3 BIT FIELDS */
 188 #define IRQ_DMA2_1_POS          0
 189 #define IRQ_DMA2_2_POS          4
 190 #define IRQ_DMA2_3_POS          8
 191 #define IRQ_DMA2_4_POS          12
 192 #define IRQ_DMA2_5_POS          16
 193 #define IRQ_DMA2_6_POS          20
 194 #define IRQ_DMA2_7_POS          24
 195 #define IRQ_DMA2_8_POS          28
 196
 197 /* IAR4 BIT FIELDS */
 198 #define IRQ_DMA2_9_POS          0
 199 #define IRQ_DMA2_10_POS         4
 200 #define IRQ_DMA2_11_POS         8
 201 #define IRQ_TIMER0_POS          12
 202 #define IRQ_TIMER1_POS          16
 203 #define IRQ_TIMER2_POS          20
 204 #define IRQ_TIMER3_POS          24
 205 #define IRQ_TIMER4_POS          28
 206
 207 /* IAR5 BIT FIELDS */
 208 #define IRQ_TIMER5_POS          0
 209 #define IRQ_TIMER6_POS          4
 210 #define IRQ_TIMER7_POS          8
 211 #define IRQ_TIMER8_POS          12
 212 #define IRQ_TIMER9_POS          16
 213 #define IRQ_TIMER10_POS         20
 214 #define IRQ_TIMER11_POS         24
 215 #define IRQ_PROG0_INTA_POS      28
 216
 217 /* IAR6 BIT FIELDS */
 218 #define IRQ_PROG0_INTB_POS      0
 219 #define IRQ_PROG1_INTA_POS      4
 220 #define IRQ_PROG1_INTB_POS      8
 221 #define IRQ_PROG2_INTA_POS      12
 222 #define IRQ_PROG2_INTB_POS      16
 223 #define IRQ_DMA1_WRRD0_POS      20
 224 #define IRQ_DMA1_WRRD1_POS      24
 225 #define IRQ_DMA2_WRRD0_POS      28
 226
 227 /* IAR7 BIT FIELDS */
 228 #define IRQ_DMA2_WRRD1_POS      0
 229 #define IRQ_IMDMA_WRRD0_POS     4
 230 #define IRQ_IMDMA_WRRD1_POS     8
 231 #define IRQ_WDTIMER_POS         12
 232 #define IRQ_RESERVED_1_POS      16
 233 #define IRQ_RESERVED_2_POS      20
 234 #define IRQ_SUPPLE_0_POS        24
 235 #define IRQ_SUPPLE_1_POS        28
 236
 237 #endif