arch/blackfin/Kconfig

   1 #
   2 # For a description of the syntax of this configuration file,
   3 # see Documentation/kbuild/kconfig-language.txt.
   4 #
   5
   6 mainmenu "Blackfin Kernel Configuration"
   7
   8 config SYMBOL_PREFIX
   9         string
  10         default "_"
  11
  12 config MMU
  13         def_bool n
  14
  15 config FPU
  16         def_bool n
  17
  18 config RWSEM_GENERIC_SPINLOCK
  19         def_bool y
  20
  21 config RWSEM_XCHGADD_ALGORITHM
  22         def_bool n
  23
  24 config BLACKFIN
  25         def_bool y
  26         select HAVE_FUNCTION_GRAPH_TRACER
  27         select HAVE_FUNCTION_TRACER
  28         select HAVE_IDE
  29         select HAVE_KERNEL_GZIP
  30         select HAVE_KERNEL_BZIP2
  31         select HAVE_KERNEL_LZMA
  32         select HAVE_OPROFILE
  33         select ARCH_WANT_OPTIONAL_GPIOLIB
  34
  35 config GENERIC_CSUM
  36         def_bool y
  37
  38 config GENERIC_BUG
  39         def_bool y
  40         depends on BUG
  41
  42 config ZONE_DMA
  43         def_bool y
  44
  45 config GENERIC_FIND_NEXT_BIT
  46         def_bool y
  47
  48 config GENERIC_HARDIRQS
  49         def_bool y
  50
  51 config GENERIC_IRQ_PROBE
  52         def_bool y
  53
  54 config GENERIC_HARDIRQS_NO__DO_IRQ
  55         def_bool y
  56
  57 config GENERIC_GPIO
  58         def_bool y
  59
  60 config FORCE_MAX_ZONEORDER
  61         int
  62         default "14"
  63
  64 config GENERIC_CALIBRATE_DELAY
  65         def_bool y
  66
  67 config LOCKDEP_SUPPORT
  68         def_bool y
  69
  70 config STACKTRACE_SUPPORT
  71         def_bool y
  72
  73 config TRACE_IRQFLAGS_SUPPORT
  74         def_bool y
  75
  76 source "init/Kconfig"
  77
  78 source "kernel/Kconfig.preempt"
  79
  80 source "kernel/Kconfig.freezer"
  81
  82 menu "Blackfin Processor Options"
  83
  84 comment "Processor and Board Settings"
  85
  86 choice
  87         prompt "CPU"
  88         default BF533
  89
  90 config BF512
  91         bool "BF512"
  92         help
  93           BF512 Processor Support.
  94
  95 config BF514
  96         bool "BF514"
  97         help
  98           BF514 Processor Support.
  99
 100 config BF516
 101         bool "BF516"
 102         help
 103           BF516 Processor Support.
 104
 105 config BF518
 106         bool "BF518"
 107         help
 108           BF518 Processor Support.
 109
 110 config BF522
 111         bool "BF522"
 112         help
 113           BF522 Processor Support.
 114
 115 config BF523
 116         bool "BF523"
 117         help
 118           BF523 Processor Support.
 119
 120 config BF524
 121         bool "BF524"
 122         help
 123           BF524 Processor Support.
 124
 125 config BF525
 126         bool "BF525"
 127         help
 128           BF525 Processor Support.
 129
 130 config BF526
 131         bool "BF526"
 132         help
 133           BF526 Processor Support.
 134
 135 config BF527
 136         bool "BF527"
 137         help
 138           BF527 Processor Support.
 139
 140 config BF531
 141         bool "BF531"
 142         help
 143           BF531 Processor Support.
 144
 145 config BF532
 146         bool "BF532"
 147         help
 148           BF532 Processor Support.
 149
 150 config BF533
 151         bool "BF533"
 152         help
 153           BF533 Processor Support.
 154
 155 config BF534
 156         bool "BF534"
 157         help
 158           BF534 Processor Support.
 159
 160 config BF536
 161         bool "BF536"
 162         help
 163           BF536 Processor Support.
 164
 165 config BF537
 166         bool "BF537"
 167         help
 168           BF537 Processor Support.
 169
 170 config BF538
 171         bool "BF538"
 172         help
 173           BF538 Processor Support.
 174
 175 config BF539
 176         bool "BF539"
 177         help
 178           BF539 Processor Support.
 179
 180 config BF542_std
 181         bool "BF542"
 182         help
 183           BF542 Processor Support.
 184
 185 config BF542M
 186         bool "BF542m"
 187         help
 188           BF542 Processor Support.
 189
 190 config BF544_std
 191         bool "BF544"
 192         help
 193           BF544 Processor Support.
 194
 195 config BF544M
 196         bool "BF544m"
 197         help
 198           BF544 Processor Support.
 199
 200 config BF547_std
 201         bool "BF547"
 202         help
 203           BF547 Processor Support.
 204
 205 config BF547M
 206         bool "BF547m"
 207         help
 208           BF547 Processor Support.
 209
 210 config BF548_std
 211         bool "BF548"
 212         help
 213           BF548 Processor Support.
 214
 215 config BF548M
 216         bool "BF548m"
 217         help
 218           BF548 Processor Support.
 219
 220 config BF549_std
 221         bool "BF549"
 222         help
 223           BF549 Processor Support.
 224
 225 config BF549M
 226         bool "BF549m"
 227         help
 228           BF549 Processor Support.
 229
 230 config BF561
 231         bool "BF561"
 232         help
 233           BF561 Processor Support.
 234
 235 endchoice
 236
 237 config SMP
 238         depends on BF561
 239         select TICKSOURCE_CORETMR
 240         bool "Symmetric multi-processing support"
 241         ---help---
 242           This enables support for systems with more than one CPU,
 243           like the dual core BF561. If you have a system with only one
 244           CPU, say N. If you have a system with more than one CPU, say Y.
 245
 246           If you don't know what to do here, say N.
 247
 248 config NR_CPUS
 249         int
 250         depends on SMP
 251         default 2 if BF561
 252
 253 config HOTPLUG_CPU
 254         bool "Support for hot-pluggable CPUs"
 255         depends on SMP && HOTPLUG
 256         default y
 257
 258 config IRQ_PER_CPU
 259         bool
 260         depends on SMP
 261         default y
 262
 263 config HAVE_LEGACY_PER_CPU_AREA
 264         def_bool y
 265         depends on SMP
 266
 267 config BF_REV_MIN
 268         int
 269         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
 270         default 2 if (BF537 || BF536 || BF534)
 271         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 272         default 4 if (BF538 || BF539)
 273
 274 config BF_REV_MAX
 275         int
 276         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
 277         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 278         default 5 if (BF561 || BF538 || BF539)
 279         default 6 if (BF533 || BF532 || BF531)
 280
 281 choice
 282         prompt "Silicon Rev"
 283         default BF_REV_0_0 if (BF51x || BF52x)
 284         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 285         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 286
 287 config BF_REV_0_0
 288         bool "0.0"
 289         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 290
 291 config BF_REV_0_1
 292         bool "0.1"
 293         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 294
 295 config BF_REV_0_2
 296         bool "0.2"
 297         depends on (BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 298
 299 config BF_REV_0_3
 300         bool "0.3"
 301         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 302
 303 config BF_REV_0_4
 304         bool "0.4"
 305         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 306
 307 config BF_REV_0_5
 308         bool "0.5"
 309         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 310
 311 config BF_REV_0_6
 312         bool "0.6"
 313         depends on (BF533 || BF532 || BF531)
 314
 315 config BF_REV_ANY
 316         bool "any"
 317
 318 config BF_REV_NONE
 319         bool "none"
 320
 321 endchoice
 322
 323 config BF53x
 324         bool
 325         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 326         default y
 327
 328 config MEM_GENERIC_BOARD
 329         bool
 330         depends on GENERIC_BOARD
 331         default y
 332
 333 config MEM_MT48LC64M4A2FB_7E
 334         bool
 335         depends on (BFIN533_STAMP)
 336         default y
 337
 338 config MEM_MT48LC16M16A2TG_75
 339         bool
 340         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 341                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 342                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 343                 || BFIN527_BLUETECHNIX_CM)
 344         default y
 345
 346 config MEM_MT48LC32M8A2_75
 347         bool
 348         depends on (BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 349         default y
 350
 351 config MEM_MT48LC8M32B2B5_7
 352         bool
 353         depends on (BFIN561_BLUETECHNIX_CM)
 354         default y
 355
 356 config MEM_MT48LC32M16A2TG_75
 357         bool
 358         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP)
 359         default y
 360
 361 config MEM_MT48LC32M8A2_75
 362         bool
 363         depends on (BFIN518F_EZBRD)
 364         default y
 365
 366 config MEM_MT48H32M16LFCJ_75
 367         bool
 368         depends on (BFIN526_EZBRD)
 369         default y
 370
 371 source "arch/blackfin/mach-bf518/Kconfig"
 372 source "arch/blackfin/mach-bf527/Kconfig"
 373 source "arch/blackfin/mach-bf533/Kconfig"
 374 source "arch/blackfin/mach-bf561/Kconfig"
 375 source "arch/blackfin/mach-bf537/Kconfig"
 376 source "arch/blackfin/mach-bf538/Kconfig"
 377 source "arch/blackfin/mach-bf548/Kconfig"
 378
 379 menu "Board customizations"
 380
 381 config CMDLINE_BOOL
 382         bool "Default bootloader kernel arguments"
 383
 384 config CMDLINE
 385         string "Initial kernel command string"
 386         depends on CMDLINE_BOOL
 387         default "console=ttyBF0,57600"
 388         help
 389           If you don't have a boot loader capable of passing a command line string
 390           to the kernel, you may specify one here. As a minimum, you should specify
 391           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 392
 393 config BOOT_LOAD
 394         hex "Kernel load address for booting"
 395         default "0x1000"
 396         range 0x1000 0x20000000
 397         help
 398           This option allows you to set the load address of the kernel.
 399           This can be useful if you are on a board which has a small amount
 400           of memory or you wish to reserve some memory at the beginning of
 401           the address space.
 402
 403           Note that you need to keep this value above 4k (0x1000) as this
 404           memory region is used to capture NULL pointer references as well
 405           as some core kernel functions.
 406
 407 config ROM_BASE
 408         hex "Kernel ROM Base"
 409         depends on ROMKERNEL
 410         default "0x20040000"
 411         range 0x20000000 0x20400000 if !(BF54x || BF561)
 412         range 0x20000000 0x30000000 if (BF54x || BF561)
 413         help
 414
 415 comment "Clock/PLL Setup"
 416
 417 config CLKIN_HZ
 418         int "Frequency of the crystal on the board in Hz"
 419         default "10000000" if BFIN532_IP0X
 420         default "11059200" if BFIN533_STAMP
 421         default "24576000" if PNAV10
 422         default "25000000" # most people use this
 423         default "27000000" if BFIN533_EZKIT
 424         default "30000000" if BFIN561_EZKIT
 425         help
 426           The frequency of CLKIN crystal oscillator on the board in Hz.
 427           Warning: This value should match the crystal on the board. Otherwise,
 428           peripherals won't work properly.
 429
 430 config BFIN_KERNEL_CLOCK
 431         bool "Re-program Clocks while Kernel boots?"
 432         default n
 433         help
 434           This option decides if kernel clocks are re-programed from the
 435           bootloader settings. If the clocks are not set, the SDRAM settings
 436           are also not changed, and the Bootloader does 100% of the hardware
 437           configuration.
 438
 439 config PLL_BYPASS
 440         bool "Bypass PLL"
 441         depends on BFIN_KERNEL_CLOCK
 442         default n
 443
 444 config CLKIN_HALF
 445         bool "Half Clock In"
 446         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 447         default n
 448         help
 449           If this is set the clock will be divided by 2, before it goes to the PLL.
 450
 451 config VCO_MULT
 452         int "VCO Multiplier"
 453         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 454         range 1 64
 455         default "22" if BFIN533_EZKIT
 456         default "45" if BFIN533_STAMP
 457         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 458         default "22" if BFIN533_BLUETECHNIX_CM
 459         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 460         default "20" if BFIN561_EZKIT
 461         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 462         help
 463           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 464           PLL Frequency = (Crystal Frequency) * (this setting)
 465
 466 choice
 467         prompt "Core Clock Divider"
 468         depends on BFIN_KERNEL_CLOCK
 469         default CCLK_DIV_1
 470         help
 471           This sets the frequency of the core. It can be 1, 2, 4 or 8
 472           Core Frequency = (PLL frequency) / (this setting)
 473
 474 config CCLK_DIV_1
 475         bool "1"
 476
 477 config CCLK_DIV_2
 478         bool "2"
 479
 480 config CCLK_DIV_4
 481         bool "4"
 482
 483 config CCLK_DIV_8
 484         bool "8"
 485 endchoice
 486
 487 config SCLK_DIV
 488         int "System Clock Divider"
 489         depends on BFIN_KERNEL_CLOCK
 490         range 1 15
 491         default 5
 492         help
 493           This sets the frequency of the system clock (including SDRAM or DDR).
 494           This can be between 1 and 15
 495           System Clock = (PLL frequency) / (this setting)
 496
 497 choice
 498         prompt "DDR SDRAM Chip Type"
 499         depends on BFIN_KERNEL_CLOCK
 500         depends on BF54x
 501         default MEM_MT46V32M16_5B
 502
 503 config MEM_MT46V32M16_6T
 504         bool "MT46V32M16_6T"
 505
 506 config MEM_MT46V32M16_5B
 507         bool "MT46V32M16_5B"
 508 endchoice
 509
 510 choice
 511         prompt "DDR/SDRAM Timing"
 512         depends on BFIN_KERNEL_CLOCK
 513         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 514         help
 515           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 516           The calculated SDRAM timing parameters may not be 100%
 517           accurate - This option is therefore marked experimental.
 518
 519 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 520         bool "Calculate Timings (EXPERIMENTAL)"
 521         depends on EXPERIMENTAL
 522
 523 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 524         bool "Provide accurate Timings based on target SCLK"
 525         help
 526           Please consult the Blackfin Hardware Reference Manuals as well
 527           as the memory device datasheet.
 528           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 529 endchoice
 530
 531 menu "Memory Init Control"
 532         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 533
 534 config MEM_DDRCTL0
 535         depends on BF54x
 536         hex "DDRCTL0"
 537         default 0x0
 538
 539 config MEM_DDRCTL1
 540         depends on BF54x
 541         hex "DDRCTL1"
 542         default 0x0
 543
 544 config MEM_DDRCTL2
 545         depends on BF54x
 546         hex "DDRCTL2"
 547         default 0x0
 548
 549 config MEM_EBIU_DDRQUE
 550         depends on BF54x
 551         hex "DDRQUE"
 552         default 0x0
 553
 554 config MEM_SDRRC
 555         depends on !BF54x
 556         hex "SDRRC"
 557         default 0x0
 558
 559 config MEM_SDGCTL
 560         depends on !BF54x
 561         hex "SDGCTL"
 562         default 0x0
 563 endmenu
 564
 565 #
 566 # Max & Min Speeds for various Chips
 567 #
 568 config MAX_VCO_HZ
 569         int
 570         default 400000000 if BF512
 571         default 400000000 if BF514
 572         default 400000000 if BF516
 573         default 400000000 if BF518
 574         default 400000000 if BF522
 575         default 600000000 if BF523
 576         default 400000000 if BF524
 577         default 600000000 if BF525
 578         default 400000000 if BF526
 579         default 600000000 if BF527
 580         default 400000000 if BF531
 581         default 400000000 if BF532
 582         default 750000000 if BF533
 583         default 500000000 if BF534
 584         default 400000000 if BF536
 585         default 600000000 if BF537
 586         default 533333333 if BF538
 587         default 533333333 if BF539
 588         default 600000000 if BF542
 589         default 533333333 if BF544
 590         default 600000000 if BF547
 591         default 600000000 if BF548
 592         default 533333333 if BF549
 593         default 600000000 if BF561
 594
 595 config MIN_VCO_HZ
 596         int
 597         default 50000000
 598
 599 config MAX_SCLK_HZ
 600         int
 601         default 133333333
 602
 603 config MIN_SCLK_HZ
 604         int
 605         default 27000000
 606
 607 comment "Kernel Timer/Scheduler"
 608
 609 source kernel/Kconfig.hz
 610
 611 config GENERIC_TIME
 612         def_bool y
 613
 614 config GENERIC_CLOCKEVENTS
 615         bool "Generic clock events"
 616         default y
 617
 618 menu "Clock event device"
 619         depends on GENERIC_CLOCKEVENTS
 620 config TICKSOURCE_GPTMR0
 621         bool "GPTimer0"
 622         depends on !SMP
 623         select BFIN_GPTIMERS
 624
 625 config TICKSOURCE_CORETMR
 626         bool "Core timer"
 627         default y
 628 endmenu
 629
 630 menu "Clock souce"
 631         depends on GENERIC_CLOCKEVENTS
 632 config CYCLES_CLOCKSOURCE
 633         bool "CYCLES"
 634         default y
 635         depends on !BFIN_SCRATCH_REG_CYCLES
 636         depends on !SMP
 637         help
 638           If you say Y here, you will enable support for using the 'cycles'
 639           registers as a clock source.  Doing so means you will be unable to
 640           safely write to the 'cycles' register during runtime.  You will
 641           still be able to read it (such as for performance monitoring), but
 642           writing the registers will most likely crash the kernel.
 643
 644 config GPTMR0_CLOCKSOURCE
 645         bool "GPTimer0"
 646         select BFIN_GPTIMERS
 647         depends on !TICKSOURCE_GPTMR0
 648 endmenu
 649
 650 config ARCH_USES_GETTIMEOFFSET
 651         depends on !GENERIC_CLOCKEVENTS
 652         def_bool y
 653
 654 source kernel/time/Kconfig
 655
 656 comment "Misc"
 657
 658 choice
 659         prompt "Blackfin Exception Scratch Register"
 660         default BFIN_SCRATCH_REG_RETN
 661         help
 662           Select the resource to reserve for the Exception handler:
 663             - RETN: Non-Maskable Interrupt (NMI)
 664             - RETE: Exception Return (JTAG/ICE)
 665             - CYCLES: Performance counter
 666
 667           If you are unsure, please select "RETN".
 668
 669 config BFIN_SCRATCH_REG_RETN
 670         bool "RETN"
 671         help
 672           Use the RETN register in the Blackfin exception handler
 673           as a stack scratch register.  This means you cannot
 674           safely use NMI on the Blackfin while running Linux, but
 675           you can debug the system with a JTAG ICE and use the
 676           CYCLES performance registers.
 677
 678           If you are unsure, please select "RETN".
 679
 680 config BFIN_SCRATCH_REG_RETE
 681         bool "RETE"
 682         help
 683           Use the RETE register in the Blackfin exception handler
 684           as a stack scratch register.  This means you cannot
 685           safely use a JTAG ICE while debugging a Blackfin board,
 686           but you can safely use the CYCLES performance registers
 687           and the NMI.
 688
 689           If you are unsure, please select "RETN".
 690
 691 config BFIN_SCRATCH_REG_CYCLES
 692         bool "CYCLES"
 693         help
 694           Use the CYCLES register in the Blackfin exception handler
 695           as a stack scratch register.  This means you cannot
 696           safely use the CYCLES performance registers on a Blackfin
 697           board at anytime, but you can debug the system with a JTAG
 698           ICE and use the NMI.
 699
 700           If you are unsure, please select "RETN".
 701
 702 endchoice
 703
 704 endmenu
 705
 706
 707 menu "Blackfin Kernel Optimizations"
 708         depends on !SMP
 709
 710 comment "Memory Optimizations"
 711
 712 config I_ENTRY_L1
 713         bool "Locate interrupt entry code in L1 Memory"
 714         default y
 715         help
 716           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 717           into L1 instruction memory. (less latency)
 718
 719 config EXCPT_IRQ_SYSC_L1
 720         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 721         default y
 722         help
 723           If enabled, the entire ASM lowlevel exception and interrupt entry code
 724           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 725           (less latency)
 726
 727 config DO_IRQ_L1
 728         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 729         default y
 730         help
 731           If enabled, the frequently called do_irq dispatcher function is linked
 732           into L1 instruction memory. (less latency)
 733
 734 config CORE_TIMER_IRQ_L1
 735         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 736         default y
 737         help
 738           If enabled, the frequently called timer_interrupt() function is linked
 739           into L1 instruction memory. (less latency)
 740
 741 config IDLE_L1
 742         bool "Locate frequently idle function in L1 Memory"
 743         default y
 744         help
 745           If enabled, the frequently called idle function is linked
 746           into L1 instruction memory. (less latency)
 747
 748 config SCHEDULE_L1
 749         bool "Locate kernel schedule function in L1 Memory"
 750         default y
 751         help
 752           If enabled, the frequently called kernel schedule is linked
 753           into L1 instruction memory. (less latency)
 754
 755 config ARITHMETIC_OPS_L1
 756         bool "Locate kernel owned arithmetic functions in L1 Memory"
 757         default y
 758         help
 759           If enabled, arithmetic functions are linked
 760           into L1 instruction memory. (less latency)
 761
 762 config ACCESS_OK_L1
 763         bool "Locate access_ok function in L1 Memory"
 764         default y
 765         help
 766           If enabled, the access_ok function is linked
 767           into L1 instruction memory. (less latency)
 768
 769 config MEMSET_L1
 770         bool "Locate memset function in L1 Memory"
 771         default y
 772         help
 773           If enabled, the memset function is linked
 774           into L1 instruction memory. (less latency)
 775
 776 config MEMCPY_L1
 777         bool "Locate memcpy function in L1 Memory"
 778         default y
 779         help
 780           If enabled, the memcpy function is linked
 781           into L1 instruction memory. (less latency)
 782
 783 config SYS_BFIN_SPINLOCK_L1
 784         bool "Locate sys_bfin_spinlock function in L1 Memory"
 785         default y
 786         help
 787           If enabled, sys_bfin_spinlock function is linked
 788           into L1 instruction memory. (less latency)
 789
 790 config IP_CHECKSUM_L1
 791         bool "Locate IP Checksum function in L1 Memory"
 792         default n
 793         help
 794           If enabled, the IP Checksum function is linked
 795           into L1 instruction memory. (less latency)
 796
 797 config CACHELINE_ALIGNED_L1
 798         bool "Locate cacheline_aligned data to L1 Data Memory"
 799         default y if !BF54x
 800         default n if BF54x
 801         depends on !BF531
 802         help
 803           If enabled, cacheline_aligned data is linked
 804           into L1 data memory. (less latency)
 805
 806 config SYSCALL_TAB_L1
 807         bool "Locate Syscall Table L1 Data Memory"
 808         default n
 809         depends on !BF531
 810         help
 811           If enabled, the Syscall LUT is linked
 812           into L1 data memory. (less latency)
 813
 814 config CPLB_SWITCH_TAB_L1
 815         bool "Locate CPLB Switch Tables L1 Data Memory"
 816         default n
 817         depends on !BF531
 818         help
 819           If enabled, the CPLB Switch Tables are linked
 820           into L1 data memory. (less latency)
 821
 822 config APP_STACK_L1
 823         bool "Support locating application stack in L1 Scratch Memory"
 824         default y
 825         help
 826           If enabled the application stack can be located in L1
 827           scratch memory (less latency).
 828
 829           Currently only works with FLAT binaries.
 830
 831 config EXCEPTION_L1_SCRATCH
 832         bool "Locate exception stack in L1 Scratch Memory"
 833         default n
 834         depends on !APP_STACK_L1
 835         help
 836           Whenever an exception occurs, use the L1 Scratch memory for
 837           stack storage.  You cannot place the stacks of FLAT binaries
 838           in L1 when using this option.
 839
 840           If you don't use L1 Scratch, then you should say Y here.
 841
 842 comment "Speed Optimizations"
 843 config BFIN_INS_LOWOVERHEAD
 844         bool "ins[bwl] low overhead, higher interrupt latency"
 845         default y
 846         help
 847           Reads on the Blackfin are speculative. In Blackfin terms, this means
 848           they can be interrupted at any time (even after they have been issued
 849           on to the external bus), and re-issued after the interrupt occurs.
 850           For memory - this is not a big deal, since memory does not change if
 851           it sees a read.
 852
 853           If a FIFO is sitting on the end of the read, it will see two reads,
 854           when the core only sees one since the FIFO receives both the read
 855           which is cancelled (and not delivered to the core) and the one which
 856           is re-issued (which is delivered to the core).
 857
 858           To solve this, interrupts are turned off before reads occur to
 859           I/O space. This option controls which the overhead/latency of
 860           controlling interrupts during this time
 861            "n" turns interrupts off every read
 862                 (higher overhead, but lower interrupt latency)
 863            "y" turns interrupts off every loop
 864                 (low overhead, but longer interrupt latency)
 865
 866           default behavior is to leave this set to on (type "Y"). If you are experiencing
 867           interrupt latency issues, it is safe and OK to turn this off.
 868
 869 endmenu
 870
 871 choice
 872         prompt "Kernel executes from"
 873         help
 874           Choose the memory type that the kernel will be running in.
 875
 876 config RAMKERNEL
 877         bool "RAM"
 878         help
 879           The kernel will be resident in RAM when running.
 880
 881 config ROMKERNEL
 882         bool "ROM"
 883         help
 884           The kernel will be resident in FLASH/ROM when running.
 885
 886 endchoice
 887
 888 source "mm/Kconfig"
 889
 890 config BFIN_GPTIMERS
 891         tristate "Enable Blackfin General Purpose Timers API"
 892         default n
 893         help
 894           Enable support for the General Purpose Timers API.  If you
 895           are unsure, say N.
 896
 897           To compile this driver as a module, choose M here: the module
 898           will be called gptimers.
 899
 900 choice
 901         prompt "Uncached DMA region"
 902         default DMA_UNCACHED_1M
 903 config DMA_UNCACHED_4M
 904         bool "Enable 4M DMA region"
 905 config DMA_UNCACHED_2M
 906         bool "Enable 2M DMA region"
 907 config DMA_UNCACHED_1M
 908         bool "Enable 1M DMA region"
 909 config DMA_UNCACHED_512K
 910         bool "Enable 512K DMA region"
 911 config DMA_UNCACHED_256K
 912         bool "Enable 256K DMA region"
 913 config DMA_UNCACHED_128K
 914         bool "Enable 128K DMA region"
 915 config DMA_UNCACHED_NONE
 916         bool "Disable DMA region"
 917 endchoice
 918
 919
 920 comment "Cache Support"
 921
 922 config BFIN_ICACHE
 923         bool "Enable ICACHE"
 924         default y
 925 config BFIN_EXTMEM_ICACHEABLE
 926         bool "Enable ICACHE for external memory"
 927         depends on BFIN_ICACHE
 928         default y
 929 config BFIN_L2_ICACHEABLE
 930         bool "Enable ICACHE for L2 SRAM"
 931         depends on BFIN_ICACHE
 932         depends on BF54x || BF561
 933         default n
 934
 935 config BFIN_DCACHE
 936         bool "Enable DCACHE"
 937         default y
 938 config BFIN_DCACHE_BANKA
 939         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
 940         depends on BFIN_DCACHE && !BF531
 941         default n
 942 config BFIN_EXTMEM_DCACHEABLE
 943         bool "Enable DCACHE for external memory"
 944         depends on BFIN_DCACHE
 945         default y
 946 choice
 947         prompt "External memory DCACHE policy"
 948         depends on BFIN_EXTMEM_DCACHEABLE
 949         default BFIN_EXTMEM_WRITEBACK if !SMP
 950         default BFIN_EXTMEM_WRITETHROUGH if SMP
 951 config BFIN_EXTMEM_WRITEBACK
 952         bool "Write back"
 953         depends on !SMP
 954         help
 955           Write Back Policy:
 956             Cached data will be written back to SDRAM only when needed.
 957             This can give a nice increase in performance, but beware of
 958             broken drivers that do not properly invalidate/flush their
 959             cache.
 960
 961           Write Through Policy:
 962             Cached data will always be written back to SDRAM when the
 963             cache is updated.  This is a completely safe setting, but
 964             performance is worse than Write Back.
 965
 966           If you are unsure of the options and you want to be safe,
 967           then go with Write Through.
 968
 969 config BFIN_EXTMEM_WRITETHROUGH
 970         bool "Write through"
 971         help
 972           Write Back Policy:
 973             Cached data will be written back to SDRAM only when needed.
 974             This can give a nice increase in performance, but beware of
 975             broken drivers that do not properly invalidate/flush their
 976             cache.
 977
 978           Write Through Policy:
 979             Cached data will always be written back to SDRAM when the
 980             cache is updated.  This is a completely safe setting, but
 981             performance is worse than Write Back.
 982
 983           If you are unsure of the options and you want to be safe,
 984           then go with Write Through.
 985
 986 endchoice
 987
 988 config BFIN_L2_DCACHEABLE
 989         bool "Enable DCACHE for L2 SRAM"
 990         depends on BFIN_DCACHE
 991         depends on (BF54x || BF561) && !SMP
 992         default n
 993 choice
 994         prompt "L2 SRAM DCACHE policy"
 995         depends on BFIN_L2_DCACHEABLE
 996         default BFIN_L2_WRITEBACK
 997 config BFIN_L2_WRITEBACK
 998         bool "Write back"
 999
1000 config BFIN_L2_WRITETHROUGH
1001         bool "Write through"
1002 endchoice
1003
1004
1005 comment "Memory Protection Unit"
1006 config MPU
1007         bool "Enable the memory protection unit (EXPERIMENTAL)"
1008         default n
1009         help
1010           Use the processor's MPU to protect applications from accessing
1011           memory they do not own.  This comes at a performance penalty
1012           and is recommended only for debugging.
1013
1014 comment "Asynchronous Memory Configuration"
1015
1016 menu "EBIU_AMGCTL Global Control"
1017 config C_AMCKEN
1018         bool "Enable CLKOUT"
1019         default y
1020
1021 config C_CDPRIO
1022         bool "DMA has priority over core for ext. accesses"
1023         default n
1024
1025 config C_B0PEN
1026         depends on BF561
1027         bool "Bank 0 16 bit packing enable"
1028         default y
1029
1030 config C_B1PEN
1031         depends on BF561
1032         bool "Bank 1 16 bit packing enable"
1033         default y
1034
1035 config C_B2PEN
1036         depends on BF561
1037         bool "Bank 2 16 bit packing enable"
1038         default y
1039
1040 config C_B3PEN
1041         depends on BF561
1042         bool "Bank 3 16 bit packing enable"
1043         default n
1044
1045 choice
1046         prompt "Enable Asynchronous Memory Banks"
1047         default C_AMBEN_ALL
1048
1049 config C_AMBEN
1050         bool "Disable All Banks"
1051
1052 config C_AMBEN_B0
1053         bool "Enable Bank 0"
1054
1055 config C_AMBEN_B0_B1
1056         bool "Enable Bank 0 & 1"
1057
1058 config C_AMBEN_B0_B1_B2
1059         bool "Enable Bank 0 & 1 & 2"
1060
1061 config C_AMBEN_ALL
1062         bool "Enable All Banks"
1063 endchoice
1064 endmenu
1065
1066 menu "EBIU_AMBCTL Control"
1067 config BANK_0
1068         hex "Bank 0 (AMBCTL0.L)"
1069         default 0x7BB0
1070         help
1071           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1072           used to control the Asynchronous Memory Bank 0 settings.
1073
1074 config BANK_1
1075         hex "Bank 1 (AMBCTL0.H)"
1076         default 0x7BB0
1077         default 0x5558 if BF54x
1078         help
1079           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1080           used to control the Asynchronous Memory Bank 1 settings.
1081
1082 config BANK_2
1083         hex "Bank 2 (AMBCTL1.L)"
1084         default 0x7BB0
1085         help
1086           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1087           used to control the Asynchronous Memory Bank 2 settings.
1088
1089 config BANK_3
1090         hex "Bank 3 (AMBCTL1.H)"
1091         default 0x99B3
1092         help
1093           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1094           used to control the Asynchronous Memory Bank 3 settings.
1095
1096 endmenu
1097
1098 config EBIU_MBSCTLVAL
1099         hex "EBIU Bank Select Control Register"
1100         depends on BF54x
1101         default 0
1102
1103 config EBIU_MODEVAL
1104         hex "Flash Memory Mode Control Register"
1105         depends on BF54x
1106         default 1
1107
1108 config EBIU_FCTLVAL
1109         hex "Flash Memory Bank Control Register"
1110         depends on BF54x
1111         default 6
1112 endmenu
1113
1114 #############################################################################
1115 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1116
1117 config PCI
1118         bool "PCI support"
1119         depends on BROKEN
1120         help
1121           Support for PCI bus.
1122
1123 source "drivers/pci/Kconfig"
1124
1125 source "drivers/pcmcia/Kconfig"
1126
1127 source "drivers/pci/hotplug/Kconfig"
1128
1129 endmenu
1130
1131 menu "Executable file formats"
1132
1133 source "fs/Kconfig.binfmt"
1134
1135 endmenu
1136
1137 menu "Power management options"
1138
1139 source "kernel/power/Kconfig"
1140
1141 config ARCH_SUSPEND_POSSIBLE
1142         def_bool y
1143
1144 choice
1145         prompt "Standby Power Saving Mode"
1146         depends on PM
1147         default PM_BFIN_SLEEP_DEEPER
1148 config  PM_BFIN_SLEEP_DEEPER
1149         bool "Sleep Deeper"
1150         help
1151           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1152           power dissipation by disabling the clock to the processor core (CCLK).
1153           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1154           to 0.85 V to provide the greatest power savings, while preserving the
1155           processor state.
1156           The PLL and system clock (SCLK) continue to operate at a very low
1157           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1158           the SDRAM is put into Self Refresh Mode. Typically an external event
1159           such as GPIO interrupt or RTC activity wakes up the processor.
1160           Various Peripherals such as UART, SPORT, PPI may not function as
1161           normal during Sleep Deeper, due to the reduced SCLK frequency.
1162           When in the sleep mode, system DMA access to L1 memory is not supported.
1163
1164           If unsure, select "Sleep Deeper".
1165
1166 config  PM_BFIN_SLEEP
1167         bool "Sleep"
1168         help
1169           Sleep Mode (High Power Savings) - The sleep mode reduces power
1170           dissipation by disabling the clock to the processor core (CCLK).
1171           The PLL and system clock (SCLK), however, continue to operate in
1172           this mode. Typically an external event or RTC activity will wake
1173           up the processor. When in the sleep mode, system DMA access to L1
1174           memory is not supported.
1175
1176           If unsure, select "Sleep Deeper".
1177 endchoice
1178
1179 config PM_WAKEUP_BY_GPIO
1180         bool "Allow Wakeup from Standby by GPIO"
1181         depends on PM && !BF54x
1182
1183 config PM_WAKEUP_GPIO_NUMBER
1184         int "GPIO number"
1185         range 0 47
1186         depends on PM_WAKEUP_BY_GPIO
1187         default 2
1188
1189 choice
1190         prompt "GPIO Polarity"
1191         depends on PM_WAKEUP_BY_GPIO
1192         default PM_WAKEUP_GPIO_POLAR_H
1193 config  PM_WAKEUP_GPIO_POLAR_H
1194         bool "Active High"
1195 config  PM_WAKEUP_GPIO_POLAR_L
1196         bool "Active Low"
1197 config  PM_WAKEUP_GPIO_POLAR_EDGE_F
1198         bool "Falling EDGE"
1199 config  PM_WAKEUP_GPIO_POLAR_EDGE_R
1200         bool "Rising EDGE"
1201 config  PM_WAKEUP_GPIO_POLAR_EDGE_B
1202         bool "Both EDGE"
1203 endchoice
1204
1205 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1206         depends on PM
1207
1208 config PM_BFIN_WAKE_PH6
1209         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1210         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1211         default n
1212         help
1213           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1214
1215 config PM_BFIN_WAKE_GP
1216         bool "Allow Wake-Up from GPIOs"
1217         depends on PM && BF54x
1218         default n
1219         help
1220           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1221           (all processors, except ADSP-BF549). This option sets
1222           the general-purpose wake-up enable (GPWE) control bit to enable
1223           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1224           On ADSP-BF549 this option enables the the same functionality on the
1225           /MRXON pin also PH7.
1226
1227 endmenu
1228
1229 menu "CPU Frequency scaling"
1230         depends on !SMP
1231
1232 source "drivers/cpufreq/Kconfig"
1233
1234 config BFIN_CPU_FREQ
1235         bool
1236         depends on CPU_FREQ
1237         select CPU_FREQ_TABLE
1238         default y
1239
1240 config CPU_VOLTAGE
1241         bool "CPU Voltage scaling"
1242         depends on EXPERIMENTAL
1243         depends on CPU_FREQ
1244         default n
1245         help
1246           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1247           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1248           manuals. There is a theoretical risk that during VDDINT transitions
1249           the PLL may unlock.
1250
1251 endmenu
1252
1253 source "net/Kconfig"
1254
1255 source "drivers/Kconfig"
1256
1257 source "drivers/firmware/Kconfig"
1258
1259 source "fs/Kconfig"
1260
1261 source "arch/blackfin/Kconfig.debug"
1262
1263 source "security/Kconfig"
1264
1265 source "crypto/Kconfig"
1266
1267 source "lib/Kconfig"