arch/blackfin/Kconfig

   1 #
   2 # For a description of the syntax of this configuration file,
   3 # see Documentation/kbuild/kconfig-language.txt.
   4 #
   5
   6 mainmenu "Blackfin Kernel Configuration"
   7
   8 config SYMBOL_PREFIX
   9         string
  10         default "_"
  11
  12 config MMU
  13         def_bool n
  14
  15 config FPU
  16         def_bool n
  17
  18 config RWSEM_GENERIC_SPINLOCK
  19         def_bool y
  20
  21 config RWSEM_XCHGADD_ALGORITHM
  22         def_bool n
  23
  24 config BLACKFIN
  25         def_bool y
  26         select HAVE_ARCH_KGDB
  27         select HAVE_ARCH_TRACEHOOK
  28         select HAVE_FUNCTION_GRAPH_TRACER
  29         select HAVE_FUNCTION_TRACER
  30         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
  31         select HAVE_IDE
  32         select HAVE_KERNEL_GZIP if RAMKERNEL
  33         select HAVE_KERNEL_BZIP2 if RAMKERNEL
  34         select HAVE_KERNEL_LZMA if RAMKERNEL
  35         select HAVE_KERNEL_LZO if RAMKERNEL
  36         select HAVE_OPROFILE
  37         select ARCH_WANT_OPTIONAL_GPIOLIB
  38
  39 config GENERIC_CSUM
  40         def_bool y
  41
  42 config GENERIC_BUG
  43         def_bool y
  44         depends on BUG
  45
  46 config ZONE_DMA
  47         def_bool y
  48
  49 config GENERIC_FIND_NEXT_BIT
  50         def_bool y
  51
  52 config GENERIC_HARDIRQS
  53         def_bool y
  54
  55 config GENERIC_IRQ_PROBE
  56         def_bool y
  57
  58 config GENERIC_HARDIRQS_NO__DO_IRQ
  59         def_bool y
  60
  61 config GENERIC_GPIO
  62         def_bool y
  63
  64 config FORCE_MAX_ZONEORDER
  65         int
  66         default "14"
  67
  68 config GENERIC_CALIBRATE_DELAY
  69         def_bool y
  70
  71 config LOCKDEP_SUPPORT
  72         def_bool y
  73
  74 config STACKTRACE_SUPPORT
  75         def_bool y
  76
  77 config TRACE_IRQFLAGS_SUPPORT
  78         def_bool y
  79
  80 source "init/Kconfig"
  81
  82 source "kernel/Kconfig.preempt"
  83
  84 source "kernel/Kconfig.freezer"
  85
  86 menu "Blackfin Processor Options"
  87
  88 comment "Processor and Board Settings"
  89
  90 choice
  91         prompt "CPU"
  92         default BF533
  93
  94 config BF512
  95         bool "BF512"
  96         help
  97           BF512 Processor Support.
  98
  99 config BF514
 100         bool "BF514"
 101         help
 102           BF514 Processor Support.
 103
 104 config BF516
 105         bool "BF516"
 106         help
 107           BF516 Processor Support.
 108
 109 config BF518
 110         bool "BF518"
 111         help
 112           BF518 Processor Support.
 113
 114 config BF522
 115         bool "BF522"
 116         help
 117           BF522 Processor Support.
 118
 119 config BF523
 120         bool "BF523"
 121         help
 122           BF523 Processor Support.
 123
 124 config BF524
 125         bool "BF524"
 126         help
 127           BF524 Processor Support.
 128
 129 config BF525
 130         bool "BF525"
 131         help
 132           BF525 Processor Support.
 133
 134 config BF526
 135         bool "BF526"
 136         help
 137           BF526 Processor Support.
 138
 139 config BF527
 140         bool "BF527"
 141         help
 142           BF527 Processor Support.
 143
 144 config BF531
 145         bool "BF531"
 146         help
 147           BF531 Processor Support.
 148
 149 config BF532
 150         bool "BF532"
 151         help
 152           BF532 Processor Support.
 153
 154 config BF533
 155         bool "BF533"
 156         help
 157           BF533 Processor Support.
 158
 159 config BF534
 160         bool "BF534"
 161         help
 162           BF534 Processor Support.
 163
 164 config BF536
 165         bool "BF536"
 166         help
 167           BF536 Processor Support.
 168
 169 config BF537
 170         bool "BF537"
 171         help
 172           BF537 Processor Support.
 173
 174 config BF538
 175         bool "BF538"
 176         help
 177           BF538 Processor Support.
 178
 179 config BF539
 180         bool "BF539"
 181         help
 182           BF539 Processor Support.
 183
 184 config BF542_std
 185         bool "BF542"
 186         help
 187           BF542 Processor Support.
 188
 189 config BF542M
 190         bool "BF542m"
 191         help
 192           BF542 Processor Support.
 193
 194 config BF544_std
 195         bool "BF544"
 196         help
 197           BF544 Processor Support.
 198
 199 config BF544M
 200         bool "BF544m"
 201         help
 202           BF544 Processor Support.
 203
 204 config BF547_std
 205         bool "BF547"
 206         help
 207           BF547 Processor Support.
 208
 209 config BF547M
 210         bool "BF547m"
 211         help
 212           BF547 Processor Support.
 213
 214 config BF548_std
 215         bool "BF548"
 216         help
 217           BF548 Processor Support.
 218
 219 config BF548M
 220         bool "BF548m"
 221         help
 222           BF548 Processor Support.
 223
 224 config BF549_std
 225         bool "BF549"
 226         help
 227           BF549 Processor Support.
 228
 229 config BF549M
 230         bool "BF549m"
 231         help
 232           BF549 Processor Support.
 233
 234 config BF561
 235         bool "BF561"
 236         help
 237           BF561 Processor Support.
 238
 239 endchoice
 240
 241 config SMP
 242         depends on BF561
 243         select TICKSOURCE_CORETMR
 244         bool "Symmetric multi-processing support"
 245         ---help---
 246           This enables support for systems with more than one CPU,
 247           like the dual core BF561. If you have a system with only one
 248           CPU, say N. If you have a system with more than one CPU, say Y.
 249
 250           If you don't know what to do here, say N.
 251
 252 config NR_CPUS
 253         int
 254         depends on SMP
 255         default 2 if BF561
 256
 257 config HOTPLUG_CPU
 258         bool "Support for hot-pluggable CPUs"
 259         depends on SMP && HOTPLUG
 260         default y
 261
 262 config IRQ_PER_CPU
 263         bool
 264         depends on SMP
 265         default y
 266
 267 config HAVE_LEGACY_PER_CPU_AREA
 268         def_bool y
 269         depends on SMP
 270
 271 config BF_REV_MIN
 272         int
 273         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
 274         default 2 if (BF537 || BF536 || BF534)
 275         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 276         default 4 if (BF538 || BF539)
 277
 278 config BF_REV_MAX
 279         int
 280         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
 281         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 282         default 5 if (BF561 || BF538 || BF539)
 283         default 6 if (BF533 || BF532 || BF531)
 284
 285 choice
 286         prompt "Silicon Rev"
 287         default BF_REV_0_0 if (BF51x || BF52x)
 288         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 289         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 290
 291 config BF_REV_0_0
 292         bool "0.0"
 293         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 294
 295 config BF_REV_0_1
 296         bool "0.1"
 297         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 298
 299 config BF_REV_0_2
 300         bool "0.2"
 301         depends on (BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 302
 303 config BF_REV_0_3
 304         bool "0.3"
 305         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 306
 307 config BF_REV_0_4
 308         bool "0.4"
 309         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 310
 311 config BF_REV_0_5
 312         bool "0.5"
 313         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 314
 315 config BF_REV_0_6
 316         bool "0.6"
 317         depends on (BF533 || BF532 || BF531)
 318
 319 config BF_REV_ANY
 320         bool "any"
 321
 322 config BF_REV_NONE
 323         bool "none"
 324
 325 endchoice
 326
 327 config BF53x
 328         bool
 329         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 330         default y
 331
 332 config MEM_GENERIC_BOARD
 333         bool
 334         depends on GENERIC_BOARD
 335         default y
 336
 337 config MEM_MT48LC64M4A2FB_7E
 338         bool
 339         depends on (BFIN533_STAMP)
 340         default y
 341
 342 config MEM_MT48LC16M16A2TG_75
 343         bool
 344         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 345                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 346                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 347                 || BFIN527_BLUETECHNIX_CM)
 348         default y
 349
 350 config MEM_MT48LC32M8A2_75
 351         bool
 352         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 353         default y
 354
 355 config MEM_MT48LC8M32B2B5_7
 356         bool
 357         depends on (BFIN561_BLUETECHNIX_CM)
 358         default y
 359
 360 config MEM_MT48LC32M16A2TG_75
 361         bool
 362         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP)
 363         default y
 364
 365 config MEM_MT48H32M16LFCJ_75
 366         bool
 367         depends on (BFIN526_EZBRD)
 368         default y
 369
 370 source "arch/blackfin/mach-bf518/Kconfig"
 371 source "arch/blackfin/mach-bf527/Kconfig"
 372 source "arch/blackfin/mach-bf533/Kconfig"
 373 source "arch/blackfin/mach-bf561/Kconfig"
 374 source "arch/blackfin/mach-bf537/Kconfig"
 375 source "arch/blackfin/mach-bf538/Kconfig"
 376 source "arch/blackfin/mach-bf548/Kconfig"
 377
 378 menu "Board customizations"
 379
 380 config CMDLINE_BOOL
 381         bool "Default bootloader kernel arguments"
 382
 383 config CMDLINE
 384         string "Initial kernel command string"
 385         depends on CMDLINE_BOOL
 386         default "console=ttyBF0,57600"
 387         help
 388           If you don't have a boot loader capable of passing a command line string
 389           to the kernel, you may specify one here. As a minimum, you should specify
 390           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 391
 392 config BOOT_LOAD
 393         hex "Kernel load address for booting"
 394         default "0x1000"
 395         range 0x1000 0x20000000
 396         help
 397           This option allows you to set the load address of the kernel.
 398           This can be useful if you are on a board which has a small amount
 399           of memory or you wish to reserve some memory at the beginning of
 400           the address space.
 401
 402           Note that you need to keep this value above 4k (0x1000) as this
 403           memory region is used to capture NULL pointer references as well
 404           as some core kernel functions.
 405
 406 config ROM_BASE
 407         hex "Kernel ROM Base"
 408         depends on ROMKERNEL
 409         default "0x20040040"
 410         range 0x20000000 0x20400000 if !(BF54x || BF561)
 411         range 0x20000000 0x30000000 if (BF54x || BF561)
 412         help
 413           Make sure your ROM base does not include any file-header
 414           information that is prepended to the kernel.
 415
 416           For example, the bootable U-Boot format (created with
 417           mkimage) has a 64 byte header (0x40).  So while the image
 418           you write to flash might start at say 0x20080000, you have
 419           to add 0x40 to get the kernel's ROM base as it will come
 420           after the header.
 421
 422 comment "Clock/PLL Setup"
 423
 424 config CLKIN_HZ
 425         int "Frequency of the crystal on the board in Hz"
 426         default "10000000" if BFIN532_IP0X
 427         default "11059200" if BFIN533_STAMP
 428         default "24576000" if PNAV10
 429         default "25000000" # most people use this
 430         default "27000000" if BFIN533_EZKIT
 431         default "30000000" if BFIN561_EZKIT
 432         help
 433           The frequency of CLKIN crystal oscillator on the board in Hz.
 434           Warning: This value should match the crystal on the board. Otherwise,
 435           peripherals won't work properly.
 436
 437 config BFIN_KERNEL_CLOCK
 438         bool "Re-program Clocks while Kernel boots?"
 439         default n
 440         help
 441           This option decides if kernel clocks are re-programed from the
 442           bootloader settings. If the clocks are not set, the SDRAM settings
 443           are also not changed, and the Bootloader does 100% of the hardware
 444           configuration.
 445
 446 config PLL_BYPASS
 447         bool "Bypass PLL"
 448         depends on BFIN_KERNEL_CLOCK
 449         default n
 450
 451 config CLKIN_HALF
 452         bool "Half Clock In"
 453         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 454         default n
 455         help
 456           If this is set the clock will be divided by 2, before it goes to the PLL.
 457
 458 config VCO_MULT
 459         int "VCO Multiplier"
 460         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 461         range 1 64
 462         default "22" if BFIN533_EZKIT
 463         default "45" if BFIN533_STAMP
 464         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 465         default "22" if BFIN533_BLUETECHNIX_CM
 466         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 467         default "20" if BFIN561_EZKIT
 468         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 469         help
 470           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 471           PLL Frequency = (Crystal Frequency) * (this setting)
 472
 473 choice
 474         prompt "Core Clock Divider"
 475         depends on BFIN_KERNEL_CLOCK
 476         default CCLK_DIV_1
 477         help
 478           This sets the frequency of the core. It can be 1, 2, 4 or 8
 479           Core Frequency = (PLL frequency) / (this setting)
 480
 481 config CCLK_DIV_1
 482         bool "1"
 483
 484 config CCLK_DIV_2
 485         bool "2"
 486
 487 config CCLK_DIV_4
 488         bool "4"
 489
 490 config CCLK_DIV_8
 491         bool "8"
 492 endchoice
 493
 494 config SCLK_DIV
 495         int "System Clock Divider"
 496         depends on BFIN_KERNEL_CLOCK
 497         range 1 15
 498         default 5
 499         help
 500           This sets the frequency of the system clock (including SDRAM or DDR).
 501           This can be between 1 and 15
 502           System Clock = (PLL frequency) / (this setting)
 503
 504 choice
 505         prompt "DDR SDRAM Chip Type"
 506         depends on BFIN_KERNEL_CLOCK
 507         depends on BF54x
 508         default MEM_MT46V32M16_5B
 509
 510 config MEM_MT46V32M16_6T
 511         bool "MT46V32M16_6T"
 512
 513 config MEM_MT46V32M16_5B
 514         bool "MT46V32M16_5B"
 515 endchoice
 516
 517 choice
 518         prompt "DDR/SDRAM Timing"
 519         depends on BFIN_KERNEL_CLOCK
 520         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 521         help
 522           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 523           The calculated SDRAM timing parameters may not be 100%
 524           accurate - This option is therefore marked experimental.
 525
 526 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 527         bool "Calculate Timings (EXPERIMENTAL)"
 528         depends on EXPERIMENTAL
 529
 530 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 531         bool "Provide accurate Timings based on target SCLK"
 532         help
 533           Please consult the Blackfin Hardware Reference Manuals as well
 534           as the memory device datasheet.
 535           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 536 endchoice
 537
 538 menu "Memory Init Control"
 539         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 540
 541 config MEM_DDRCTL0
 542         depends on BF54x
 543         hex "DDRCTL0"
 544         default 0x0
 545
 546 config MEM_DDRCTL1
 547         depends on BF54x
 548         hex "DDRCTL1"
 549         default 0x0
 550
 551 config MEM_DDRCTL2
 552         depends on BF54x
 553         hex "DDRCTL2"
 554         default 0x0
 555
 556 config MEM_EBIU_DDRQUE
 557         depends on BF54x
 558         hex "DDRQUE"
 559         default 0x0
 560
 561 config MEM_SDRRC
 562         depends on !BF54x
 563         hex "SDRRC"
 564         default 0x0
 565
 566 config MEM_SDGCTL
 567         depends on !BF54x
 568         hex "SDGCTL"
 569         default 0x0
 570 endmenu
 571
 572 #
 573 # Max & Min Speeds for various Chips
 574 #
 575 config MAX_VCO_HZ
 576         int
 577         default 400000000 if BF512
 578         default 400000000 if BF514
 579         default 400000000 if BF516
 580         default 400000000 if BF518
 581         default 400000000 if BF522
 582         default 600000000 if BF523
 583         default 400000000 if BF524
 584         default 600000000 if BF525
 585         default 400000000 if BF526
 586         default 600000000 if BF527
 587         default 400000000 if BF531
 588         default 400000000 if BF532
 589         default 750000000 if BF533
 590         default 500000000 if BF534
 591         default 400000000 if BF536
 592         default 600000000 if BF537
 593         default 533333333 if BF538
 594         default 533333333 if BF539
 595         default 600000000 if BF542
 596         default 533333333 if BF544
 597         default 600000000 if BF547
 598         default 600000000 if BF548
 599         default 533333333 if BF549
 600         default 600000000 if BF561
 601
 602 config MIN_VCO_HZ
 603         int
 604         default 50000000
 605
 606 config MAX_SCLK_HZ
 607         int
 608         default 133333333
 609
 610 config MIN_SCLK_HZ
 611         int
 612         default 27000000
 613
 614 comment "Kernel Timer/Scheduler"
 615
 616 source kernel/Kconfig.hz
 617
 618 config GENERIC_TIME
 619         def_bool y
 620
 621 config GENERIC_CLOCKEVENTS
 622         bool "Generic clock events"
 623         default y
 624
 625 menu "Clock event device"
 626         depends on GENERIC_CLOCKEVENTS
 627 config TICKSOURCE_GPTMR0
 628         bool "GPTimer0"
 629         depends on !SMP
 630         select BFIN_GPTIMERS
 631
 632 config TICKSOURCE_CORETMR
 633         bool "Core timer"
 634         default y
 635 endmenu
 636
 637 menu "Clock souce"
 638         depends on GENERIC_CLOCKEVENTS
 639 config CYCLES_CLOCKSOURCE
 640         bool "CYCLES"
 641         default y
 642         depends on !BFIN_SCRATCH_REG_CYCLES
 643         depends on !SMP
 644         help
 645           If you say Y here, you will enable support for using the 'cycles'
 646           registers as a clock source.  Doing so means you will be unable to
 647           safely write to the 'cycles' register during runtime.  You will
 648           still be able to read it (such as for performance monitoring), but
 649           writing the registers will most likely crash the kernel.
 650
 651 config GPTMR0_CLOCKSOURCE
 652         bool "GPTimer0"
 653         select BFIN_GPTIMERS
 654         depends on !TICKSOURCE_GPTMR0
 655 endmenu
 656
 657 config ARCH_USES_GETTIMEOFFSET
 658         depends on !GENERIC_CLOCKEVENTS
 659         def_bool y
 660
 661 source kernel/time/Kconfig
 662
 663 comment "Misc"
 664
 665 choice
 666         prompt "Blackfin Exception Scratch Register"
 667         default BFIN_SCRATCH_REG_RETN
 668         help
 669           Select the resource to reserve for the Exception handler:
 670             - RETN: Non-Maskable Interrupt (NMI)
 671             - RETE: Exception Return (JTAG/ICE)
 672             - CYCLES: Performance counter
 673
 674           If you are unsure, please select "RETN".
 675
 676 config BFIN_SCRATCH_REG_RETN
 677         bool "RETN"
 678         help
 679           Use the RETN register in the Blackfin exception handler
 680           as a stack scratch register.  This means you cannot
 681           safely use NMI on the Blackfin while running Linux, but
 682           you can debug the system with a JTAG ICE and use the
 683           CYCLES performance registers.
 684
 685           If you are unsure, please select "RETN".
 686
 687 config BFIN_SCRATCH_REG_RETE
 688         bool "RETE"
 689         help
 690           Use the RETE register in the Blackfin exception handler
 691           as a stack scratch register.  This means you cannot
 692           safely use a JTAG ICE while debugging a Blackfin board,
 693           but you can safely use the CYCLES performance registers
 694           and the NMI.
 695
 696           If you are unsure, please select "RETN".
 697
 698 config BFIN_SCRATCH_REG_CYCLES
 699         bool "CYCLES"
 700         help
 701           Use the CYCLES register in the Blackfin exception handler
 702           as a stack scratch register.  This means you cannot
 703           safely use the CYCLES performance registers on a Blackfin
 704           board at anytime, but you can debug the system with a JTAG
 705           ICE and use the NMI.
 706
 707           If you are unsure, please select "RETN".
 708
 709 endchoice
 710
 711 endmenu
 712
 713
 714 menu "Blackfin Kernel Optimizations"
 715         depends on !SMP
 716
 717 comment "Memory Optimizations"
 718
 719 config I_ENTRY_L1
 720         bool "Locate interrupt entry code in L1 Memory"
 721         default y
 722         help
 723           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 724           into L1 instruction memory. (less latency)
 725
 726 config EXCPT_IRQ_SYSC_L1
 727         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 728         default y
 729         help
 730           If enabled, the entire ASM lowlevel exception and interrupt entry code
 731           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 732           (less latency)
 733
 734 config DO_IRQ_L1
 735         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 736         default y
 737         help
 738           If enabled, the frequently called do_irq dispatcher function is linked
 739           into L1 instruction memory. (less latency)
 740
 741 config CORE_TIMER_IRQ_L1
 742         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 743         default y
 744         help
 745           If enabled, the frequently called timer_interrupt() function is linked
 746           into L1 instruction memory. (less latency)
 747
 748 config IDLE_L1
 749         bool "Locate frequently idle function in L1 Memory"
 750         default y
 751         help
 752           If enabled, the frequently called idle function is linked
 753           into L1 instruction memory. (less latency)
 754
 755 config SCHEDULE_L1
 756         bool "Locate kernel schedule function in L1 Memory"
 757         default y
 758         help
 759           If enabled, the frequently called kernel schedule is linked
 760           into L1 instruction memory. (less latency)
 761
 762 config ARITHMETIC_OPS_L1
 763         bool "Locate kernel owned arithmetic functions in L1 Memory"
 764         default y
 765         help
 766           If enabled, arithmetic functions are linked
 767           into L1 instruction memory. (less latency)
 768
 769 config ACCESS_OK_L1
 770         bool "Locate access_ok function in L1 Memory"
 771         default y
 772         help
 773           If enabled, the access_ok function is linked
 774           into L1 instruction memory. (less latency)
 775
 776 config MEMSET_L1
 777         bool "Locate memset function in L1 Memory"
 778         default y
 779         help
 780           If enabled, the memset function is linked
 781           into L1 instruction memory. (less latency)
 782
 783 config MEMCPY_L1
 784         bool "Locate memcpy function in L1 Memory"
 785         default y
 786         help
 787           If enabled, the memcpy function is linked
 788           into L1 instruction memory. (less latency)
 789
 790 config STRCMP_L1
 791         bool "locate strcmp function in L1 Memory"
 792         default y
 793         help
 794           If enabled, the strcmp function is linked
 795           into L1 instruction memory (less latency).
 796
 797 config STRNCMP_L1
 798         bool "locate strncmp function in L1 Memory"
 799         default y
 800         help
 801           If enabled, the strncmp function is linked
 802           into L1 instruction memory (less latency).
 803
 804 config STRCPY_L1
 805         bool "locate strcpy function in L1 Memory"
 806         default y
 807         help
 808           If enabled, the strcpy function is linked
 809           into L1 instruction memory (less latency).
 810
 811 config STRNCPY_L1
 812         bool "locate strncpy function in L1 Memory"
 813         default y
 814         help
 815           If enabled, the strncpy function is linked
 816           into L1 instruction memory (less latency).
 817
 818 config SYS_BFIN_SPINLOCK_L1
 819         bool "Locate sys_bfin_spinlock function in L1 Memory"
 820         default y
 821         help
 822           If enabled, sys_bfin_spinlock function is linked
 823           into L1 instruction memory. (less latency)
 824
 825 config IP_CHECKSUM_L1
 826         bool "Locate IP Checksum function in L1 Memory"
 827         default n
 828         help
 829           If enabled, the IP Checksum function is linked
 830           into L1 instruction memory. (less latency)
 831
 832 config CACHELINE_ALIGNED_L1
 833         bool "Locate cacheline_aligned data to L1 Data Memory"
 834         default y if !BF54x
 835         default n if BF54x
 836         depends on !BF531
 837         help
 838           If enabled, cacheline_aligned data is linked
 839           into L1 data memory. (less latency)
 840
 841 config SYSCALL_TAB_L1
 842         bool "Locate Syscall Table L1 Data Memory"
 843         default n
 844         depends on !BF531
 845         help
 846           If enabled, the Syscall LUT is linked
 847           into L1 data memory. (less latency)
 848
 849 config CPLB_SWITCH_TAB_L1
 850         bool "Locate CPLB Switch Tables L1 Data Memory"
 851         default n
 852         depends on !BF531
 853         help
 854           If enabled, the CPLB Switch Tables are linked
 855           into L1 data memory. (less latency)
 856
 857 config CACHE_FLUSH_L1
 858         bool "Locate cache flush funcs in L1 Inst Memory"
 859         default y
 860         help
 861           If enabled, the Blackfin cache flushing functions are linked
 862           into L1 instruction memory.
 863
 864           Note that this might be required to address anomalies, but
 865           these functions are pretty small, so it shouldn't be too bad.
 866           If you are using a processor affected by an anomaly, the build
 867           system will double check for you and prevent it.
 868
 869 config APP_STACK_L1
 870         bool "Support locating application stack in L1 Scratch Memory"
 871         default y
 872         help
 873           If enabled the application stack can be located in L1
 874           scratch memory (less latency).
 875
 876           Currently only works with FLAT binaries.
 877
 878 config EXCEPTION_L1_SCRATCH
 879         bool "Locate exception stack in L1 Scratch Memory"
 880         default n
 881         depends on !APP_STACK_L1
 882         help
 883           Whenever an exception occurs, use the L1 Scratch memory for
 884           stack storage.  You cannot place the stacks of FLAT binaries
 885           in L1 when using this option.
 886
 887           If you don't use L1 Scratch, then you should say Y here.
 888
 889 comment "Speed Optimizations"
 890 config BFIN_INS_LOWOVERHEAD
 891         bool "ins[bwl] low overhead, higher interrupt latency"
 892         default y
 893         help
 894           Reads on the Blackfin are speculative. In Blackfin terms, this means
 895           they can be interrupted at any time (even after they have been issued
 896           on to the external bus), and re-issued after the interrupt occurs.
 897           For memory - this is not a big deal, since memory does not change if
 898           it sees a read.
 899
 900           If a FIFO is sitting on the end of the read, it will see two reads,
 901           when the core only sees one since the FIFO receives both the read
 902           which is cancelled (and not delivered to the core) and the one which
 903           is re-issued (which is delivered to the core).
 904
 905           To solve this, interrupts are turned off before reads occur to
 906           I/O space. This option controls which the overhead/latency of
 907           controlling interrupts during this time
 908            "n" turns interrupts off every read
 909                 (higher overhead, but lower interrupt latency)
 910            "y" turns interrupts off every loop
 911                 (low overhead, but longer interrupt latency)
 912
 913           default behavior is to leave this set to on (type "Y"). If you are experiencing
 914           interrupt latency issues, it is safe and OK to turn this off.
 915
 916 endmenu
 917
 918 choice
 919         prompt "Kernel executes from"
 920         help
 921           Choose the memory type that the kernel will be running in.
 922
 923 config RAMKERNEL
 924         bool "RAM"
 925         help
 926           The kernel will be resident in RAM when running.
 927
 928 config ROMKERNEL
 929         bool "ROM"
 930         help
 931           The kernel will be resident in FLASH/ROM when running.
 932
 933 endchoice
 934
 935 source "mm/Kconfig"
 936
 937 config BFIN_GPTIMERS
 938         tristate "Enable Blackfin General Purpose Timers API"
 939         default n
 940         help
 941           Enable support for the General Purpose Timers API.  If you
 942           are unsure, say N.
 943
 944           To compile this driver as a module, choose M here: the module
 945           will be called gptimers.
 946
 947 choice
 948         prompt "Uncached DMA region"
 949         default DMA_UNCACHED_1M
 950 config DMA_UNCACHED_4M
 951         bool "Enable 4M DMA region"
 952 config DMA_UNCACHED_2M
 953         bool "Enable 2M DMA region"
 954 config DMA_UNCACHED_1M
 955         bool "Enable 1M DMA region"
 956 config DMA_UNCACHED_512K
 957         bool "Enable 512K DMA region"
 958 config DMA_UNCACHED_256K
 959         bool "Enable 256K DMA region"
 960 config DMA_UNCACHED_128K
 961         bool "Enable 128K DMA region"
 962 config DMA_UNCACHED_NONE
 963         bool "Disable DMA region"
 964 endchoice
 965
 966
 967 comment "Cache Support"
 968
 969 config BFIN_ICACHE
 970         bool "Enable ICACHE"
 971         default y
 972 config BFIN_EXTMEM_ICACHEABLE
 973         bool "Enable ICACHE for external memory"
 974         depends on BFIN_ICACHE
 975         default y
 976 config BFIN_L2_ICACHEABLE
 977         bool "Enable ICACHE for L2 SRAM"
 978         depends on BFIN_ICACHE
 979         depends on BF54x || BF561
 980         default n
 981
 982 config BFIN_DCACHE
 983         bool "Enable DCACHE"
 984         default y
 985 config BFIN_DCACHE_BANKA
 986         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
 987         depends on BFIN_DCACHE && !BF531
 988         default n
 989 config BFIN_EXTMEM_DCACHEABLE
 990         bool "Enable DCACHE for external memory"
 991         depends on BFIN_DCACHE
 992         default y
 993 choice
 994         prompt "External memory DCACHE policy"
 995         depends on BFIN_EXTMEM_DCACHEABLE
 996         default BFIN_EXTMEM_WRITEBACK if !SMP
 997         default BFIN_EXTMEM_WRITETHROUGH if SMP
 998 config BFIN_EXTMEM_WRITEBACK
 999         bool "Write back"
1000         depends on !SMP
1001         help
1002           Write Back Policy:
1003             Cached data will be written back to SDRAM only when needed.
1004             This can give a nice increase in performance, but beware of
1005             broken drivers that do not properly invalidate/flush their
1006             cache.
1007
1008           Write Through Policy:
1009             Cached data will always be written back to SDRAM when the
1010             cache is updated.  This is a completely safe setting, but
1011             performance is worse than Write Back.
1012
1013           If you are unsure of the options and you want to be safe,
1014           then go with Write Through.
1015
1016 config BFIN_EXTMEM_WRITETHROUGH
1017         bool "Write through"
1018         help
1019           Write Back Policy:
1020             Cached data will be written back to SDRAM only when needed.
1021             This can give a nice increase in performance, but beware of
1022             broken drivers that do not properly invalidate/flush their
1023             cache.
1024
1025           Write Through Policy:
1026             Cached data will always be written back to SDRAM when the
1027             cache is updated.  This is a completely safe setting, but
1028             performance is worse than Write Back.
1029
1030           If you are unsure of the options and you want to be safe,
1031           then go with Write Through.
1032
1033 endchoice
1034
1035 config BFIN_L2_DCACHEABLE
1036         bool "Enable DCACHE for L2 SRAM"
1037         depends on BFIN_DCACHE
1038         depends on (BF54x || BF561) && !SMP
1039         default n
1040 choice
1041         prompt "L2 SRAM DCACHE policy"
1042         depends on BFIN_L2_DCACHEABLE
1043         default BFIN_L2_WRITEBACK
1044 config BFIN_L2_WRITEBACK
1045         bool "Write back"
1046
1047 config BFIN_L2_WRITETHROUGH
1048         bool "Write through"
1049 endchoice
1050
1051
1052 comment "Memory Protection Unit"
1053 config MPU
1054         bool "Enable the memory protection unit (EXPERIMENTAL)"
1055         default n
1056         help
1057           Use the processor's MPU to protect applications from accessing
1058           memory they do not own.  This comes at a performance penalty
1059           and is recommended only for debugging.
1060
1061 comment "Asynchronous Memory Configuration"
1062
1063 menu "EBIU_AMGCTL Global Control"
1064 config C_AMCKEN
1065         bool "Enable CLKOUT"
1066         default y
1067
1068 config C_CDPRIO
1069         bool "DMA has priority over core for ext. accesses"
1070         default n
1071
1072 config C_B0PEN
1073         depends on BF561
1074         bool "Bank 0 16 bit packing enable"
1075         default y
1076
1077 config C_B1PEN
1078         depends on BF561
1079         bool "Bank 1 16 bit packing enable"
1080         default y
1081
1082 config C_B2PEN
1083         depends on BF561
1084         bool "Bank 2 16 bit packing enable"
1085         default y
1086
1087 config C_B3PEN
1088         depends on BF561
1089         bool "Bank 3 16 bit packing enable"
1090         default n
1091
1092 choice
1093         prompt "Enable Asynchronous Memory Banks"
1094         default C_AMBEN_ALL
1095
1096 config C_AMBEN
1097         bool "Disable All Banks"
1098
1099 config C_AMBEN_B0
1100         bool "Enable Bank 0"
1101
1102 config C_AMBEN_B0_B1
1103         bool "Enable Bank 0 & 1"
1104
1105 config C_AMBEN_B0_B1_B2
1106         bool "Enable Bank 0 & 1 & 2"
1107
1108 config C_AMBEN_ALL
1109         bool "Enable All Banks"
1110 endchoice
1111 endmenu
1112
1113 menu "EBIU_AMBCTL Control"
1114 config BANK_0
1115         hex "Bank 0 (AMBCTL0.L)"
1116         default 0x7BB0
1117         help
1118           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1119           used to control the Asynchronous Memory Bank 0 settings.
1120
1121 config BANK_1
1122         hex "Bank 1 (AMBCTL0.H)"
1123         default 0x7BB0
1124         default 0x5558 if BF54x
1125         help
1126           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1127           used to control the Asynchronous Memory Bank 1 settings.
1128
1129 config BANK_2
1130         hex "Bank 2 (AMBCTL1.L)"
1131         default 0x7BB0
1132         help
1133           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1134           used to control the Asynchronous Memory Bank 2 settings.
1135
1136 config BANK_3
1137         hex "Bank 3 (AMBCTL1.H)"
1138         default 0x99B3
1139         help
1140           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1141           used to control the Asynchronous Memory Bank 3 settings.
1142
1143 endmenu
1144
1145 config EBIU_MBSCTLVAL
1146         hex "EBIU Bank Select Control Register"
1147         depends on BF54x
1148         default 0
1149
1150 config EBIU_MODEVAL
1151         hex "Flash Memory Mode Control Register"
1152         depends on BF54x
1153         default 1
1154
1155 config EBIU_FCTLVAL
1156         hex "Flash Memory Bank Control Register"
1157         depends on BF54x
1158         default 6
1159 endmenu
1160
1161 #############################################################################
1162 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1163
1164 config PCI
1165         bool "PCI support"
1166         depends on BROKEN
1167         help
1168           Support for PCI bus.
1169
1170 source "drivers/pci/Kconfig"
1171
1172 source "drivers/pcmcia/Kconfig"
1173
1174 source "drivers/pci/hotplug/Kconfig"
1175
1176 endmenu
1177
1178 menu "Executable file formats"
1179
1180 source "fs/Kconfig.binfmt"
1181
1182 endmenu
1183
1184 menu "Power management options"
1185
1186 source "kernel/power/Kconfig"
1187
1188 config ARCH_SUSPEND_POSSIBLE
1189         def_bool y
1190
1191 choice
1192         prompt "Standby Power Saving Mode"
1193         depends on PM
1194         default PM_BFIN_SLEEP_DEEPER
1195 config  PM_BFIN_SLEEP_DEEPER
1196         bool "Sleep Deeper"
1197         help
1198           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1199           power dissipation by disabling the clock to the processor core (CCLK).
1200           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1201           to 0.85 V to provide the greatest power savings, while preserving the
1202           processor state.
1203           The PLL and system clock (SCLK) continue to operate at a very low
1204           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1205           the SDRAM is put into Self Refresh Mode. Typically an external event
1206           such as GPIO interrupt or RTC activity wakes up the processor.
1207           Various Peripherals such as UART, SPORT, PPI may not function as
1208           normal during Sleep Deeper, due to the reduced SCLK frequency.
1209           When in the sleep mode, system DMA access to L1 memory is not supported.
1210
1211           If unsure, select "Sleep Deeper".
1212
1213 config  PM_BFIN_SLEEP
1214         bool "Sleep"
1215         help
1216           Sleep Mode (High Power Savings) - The sleep mode reduces power
1217           dissipation by disabling the clock to the processor core (CCLK).
1218           The PLL and system clock (SCLK), however, continue to operate in
1219           this mode. Typically an external event or RTC activity will wake
1220           up the processor. When in the sleep mode, system DMA access to L1
1221           memory is not supported.
1222
1223           If unsure, select "Sleep Deeper".
1224 endchoice
1225
1226 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1227         depends on PM
1228
1229 config PM_BFIN_WAKE_PH6
1230         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1231         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1232         default n
1233         help
1234           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1235
1236 config PM_BFIN_WAKE_GP
1237         bool "Allow Wake-Up from GPIOs"
1238         depends on PM && BF54x
1239         default n
1240         help
1241           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1242           (all processors, except ADSP-BF549). This option sets
1243           the general-purpose wake-up enable (GPWE) control bit to enable
1244           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1245           On ADSP-BF549 this option enables the the same functionality on the
1246           /MRXON pin also PH7.
1247
1248 endmenu
1249
1250 menu "CPU Frequency scaling"
1251
1252 source "drivers/cpufreq/Kconfig"
1253
1254 config BFIN_CPU_FREQ
1255         bool
1256         depends on CPU_FREQ
1257         select CPU_FREQ_TABLE
1258         default y
1259
1260 config CPU_VOLTAGE
1261         bool "CPU Voltage scaling"
1262         depends on EXPERIMENTAL
1263         depends on CPU_FREQ
1264         default n
1265         help
1266           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1267           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1268           manuals. There is a theoretical risk that during VDDINT transitions
1269           the PLL may unlock.
1270
1271 endmenu
1272
1273 source "net/Kconfig"
1274
1275 source "drivers/Kconfig"
1276
1277 source "drivers/firmware/Kconfig"
1278
1279 source "fs/Kconfig"
1280
1281 source "arch/blackfin/Kconfig.debug"
1282
1283 source "security/Kconfig"
1284
1285 source "crypto/Kconfig"
1286
1287 source "lib/Kconfig"