arch/arm/mach-tegra/common.c

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   2  * arch/arm/mach-tegra/common.c
   3  *
   4  * Copyright (C) 2010 Google, Inc.
   5  *
   6  * Author:
   7  *      Colin Cross <ccross@android.com>
   8  *
   9  * This software is licensed under the terms of the GNU General Public
  10  * License version 2, as published by the Free Software Foundation, and
  11  * may be copied, distributed, and modified under those terms.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  18  */
  19
  20 #include <linux/init.h>
  21 #include <linux/io.h>
  22 #include <linux/clk.h>
  23 #include <linux/delay.h>
  24 #include <linux/of_irq.h>
  25
  26 #include <asm/hardware/cache-l2x0.h>
  27 #include <asm/hardware/gic.h>
  28
  29 #include <mach/iomap.h>
  30
  31 #include "board.h"
  32 #include "clock.h"
  33 #include "fuse.h"
  34
  35 #ifdef CONFIG_OF
  36 static const struct of_device_id tegra_dt_irq_match[] __initconst = {
  37         { .compatible = "arm,cortex-a9-gic", .data = gic_of_init },
  38         { }
  39 };
  40
  41 void __init tegra_dt_init_irq(void)
  42 {
  43         tegra_init_irq();
  44         of_irq_init(tegra_dt_irq_match);
  45 }
  46 #endif
  47
  48 void tegra_assert_system_reset(char mode, const char *cmd)
  49 {
  50         void __iomem *reset = IO_ADDRESS(TEGRA_PMC_BASE + 0);
  51         u32 reg;
  52
  53         reg = readl_relaxed(reset);
  54         reg |= 0x10;
  55         writel_relaxed(reg, reset);
  56 }
  57
  58 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
  59 static __initdata struct tegra_clk_init_table tegra20_clk_init_table[] = {
  60         /* name         parent          rate            enabled */
  61         { "clk_m",      NULL,           0,              true },
  62         { "pll_p",      "clk_m",        216000000,      true },
  63         { "pll_p_out1", "pll_p",        28800000,       true },
  64         { "pll_p_out2", "pll_p",        48000000,       true },
  65         { "pll_p_out3", "pll_p",        72000000,       true },
  66         { "pll_p_out4", "pll_p",        108000000,      true },
  67         { "sclk",       "pll_p_out4",   108000000,      true },
  68         { "hclk",       "sclk",         108000000,      true },
  69         { "pclk",       "hclk",         54000000,       true },
  70         { "csite",      NULL,           0,              true },
  71         { "emc",        NULL,           0,              true },
  72         { "cpu",        NULL,           0,              true },
  73         { NULL,         NULL,           0,              0},
  74 };
  75 #endif
  76
  77 static void __init tegra_init_cache(u32 tag_latency, u32 data_latency)
  78 {
  79 #ifdef CONFIG_CACHE_L2X0
  80         void __iomem *p = IO_ADDRESS(TEGRA_ARM_PERIF_BASE) + 0x3000;
  81         u32 aux_ctrl, cache_type;
  82
  83         writel_relaxed(tag_latency, p + L2X0_TAG_LATENCY_CTRL);
  84         writel_relaxed(data_latency, p + L2X0_DATA_LATENCY_CTRL);
  85
  86         cache_type = readl(p + L2X0_CACHE_TYPE);
  87         aux_ctrl = (cache_type & 0x700) << (17-8);
  88         aux_ctrl |= 0x6C000001;
  89
  90         l2x0_init(p, aux_ctrl, 0x8200c3fe);
  91 #endif
  92
  93 }
  94
  95 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
  96 void __init tegra20_init_early(void)
  97 {
  98         tegra_init_fuse();
  99         tegra2_init_clocks();
 100         tegra_clk_init_from_table(tegra20_clk_init_table);
 101         tegra_init_cache(0x331, 0x441);
 102 }
 103 #endif
 104 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
 105 void __init tegra30_init_early(void)
 106 {
 107         tegra30_init_clocks();
 108         tegra_init_cache(0x441, 0x551);
 109 }
 110 #endif