arch/arm/mach-omap2/sleep34xx.S

   1 /*
   2  * (C) Copyright 2007
   3  * Texas Instruments
   4  * Karthik Dasu <karthik-dp@ti.com>
   5  *
   6  * (C) Copyright 2004
   7  * Texas Instruments, <www.ti.com>
   8  * Richard Woodruff <r-woodruff2@ti.com>
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR /PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <linux/linkage.h>
  26 #include <asm/assembler.h>
  27 #include <plat/sram.h>
  28 #include <mach/io.h>
  29
  30 #include "cm2xxx_3xxx.h"
  31 #include "prm2xxx_3xxx.h"
  32 #include "sdrc.h"
  33 #include "control.h"
  34
  35 /*
  36  * Registers access definitions
  37  */
  38 #define SDRC_SCRATCHPAD_SEM_OFFS        0xc
  39 #define SDRC_SCRATCHPAD_SEM_V   OMAP343X_SCRATCHPAD_REGADDR\
  40                                         (SDRC_SCRATCHPAD_SEM_OFFS)
  41 #define PM_PREPWSTST_CORE_P     OMAP3430_PRM_BASE + CORE_MOD +\
  42                                         OMAP3430_PM_PREPWSTST
  43 #define PM_PWSTCTRL_MPU_P       OMAP3430_PRM_BASE + MPU_MOD + OMAP2_PM_PWSTCTRL
  44 #define CM_IDLEST1_CORE_V       OMAP34XX_CM_REGADDR(CORE_MOD, CM_IDLEST1)
  45 #define CM_IDLEST_CKGEN_V       OMAP34XX_CM_REGADDR(PLL_MOD, CM_IDLEST)
  46 #define SRAM_BASE_P             OMAP3_SRAM_PA
  47 #define CONTROL_STAT            OMAP343X_CTRL_BASE + OMAP343X_CONTROL_STATUS
  48 #define CONTROL_MEM_RTA_CTRL    (OMAP343X_CTRL_BASE +\
  49                                         OMAP36XX_CONTROL_MEM_RTA_CTRL)
  50
  51 /* Move this as correct place is available */
  52 #define SCRATCHPAD_MEM_OFFS     0x310
  53 #define SCRATCHPAD_BASE_P       (OMAP343X_CTRL_BASE +\
  54                                         OMAP343X_CONTROL_MEM_WKUP +\
  55                                         SCRATCHPAD_MEM_OFFS)
  56 #define SDRC_POWER_V            OMAP34XX_SDRC_REGADDR(SDRC_POWER)
  57 #define SDRC_SYSCONFIG_P        (OMAP343X_SDRC_BASE + SDRC_SYSCONFIG)
  58 #define SDRC_MR_0_P             (OMAP343X_SDRC_BASE + SDRC_MR_0)
  59 #define SDRC_EMR2_0_P           (OMAP343X_SDRC_BASE + SDRC_EMR2_0)
  60 #define SDRC_MANUAL_0_P         (OMAP343X_SDRC_BASE + SDRC_MANUAL_0)
  61 #define SDRC_MR_1_P             (OMAP343X_SDRC_BASE + SDRC_MR_1)
  62 #define SDRC_EMR2_1_P           (OMAP343X_SDRC_BASE + SDRC_EMR2_1)
  63 #define SDRC_MANUAL_1_P         (OMAP343X_SDRC_BASE + SDRC_MANUAL_1)
  64 #define SDRC_DLLA_STATUS_V      OMAP34XX_SDRC_REGADDR(SDRC_DLLA_STATUS)
  65 #define SDRC_DLLA_CTRL_V        OMAP34XX_SDRC_REGADDR(SDRC_DLLA_CTRL)
  66
  67 /*
  68  * This file needs be built unconditionally as ARM to interoperate correctly
  69  * with non-Thumb-2-capable firmware.
  70  */
  71         .arm
  72
  73 /*
  74  * API functions
  75  */
  76
  77 /*
  78  * The "get_*restore_pointer" functions are used to provide a
  79  * physical restore address where the ROM code jumps while waking
  80  * up from MPU OFF/OSWR state.
  81  * The restore pointer is stored into the scratchpad.
  82  */
  83
  84         .text
  85 /* Function call to get the restore pointer for resume from OFF */
  86 ENTRY(get_restore_pointer)
  87         stmfd   sp!, {lr}       @ save registers on stack
  88         adr     r0, restore
  89         ldmfd   sp!, {pc}       @ restore regs and return
  90 ENDPROC(get_restore_pointer)
  91         .align
  92 ENTRY(get_restore_pointer_sz)
  93         .word   . - get_restore_pointer
  94
  95         .text
  96 /* Function call to get the restore pointer for 3630 resume from OFF */
  97 ENTRY(get_omap3630_restore_pointer)
  98         stmfd   sp!, {lr}       @ save registers on stack
  99         adr     r0, restore_3630
 100         ldmfd   sp!, {pc}       @ restore regs and return
 101 ENDPROC(get_omap3630_restore_pointer)
 102         .align
 103 ENTRY(get_omap3630_restore_pointer_sz)
 104         .word   . - get_omap3630_restore_pointer
 105
 106         .text
 107 /* Function call to get the restore pointer for ES3 to resume from OFF */
 108 ENTRY(get_es3_restore_pointer)
 109         stmfd   sp!, {lr}       @ save registers on stack
 110         adr     r0, restore_es3
 111         ldmfd   sp!, {pc}       @ restore regs and return
 112 ENDPROC(get_es3_restore_pointer)
 113         .align
 114 ENTRY(get_es3_restore_pointer_sz)
 115         .word   . - get_es3_restore_pointer
 116
 117         .text
 118 /*
 119  * L2 cache needs to be toggled for stable OFF mode functionality on 3630.
 120  * This function sets up a flag that will allow for this toggling to take
 121  * place on 3630. Hopefully some version in the future may not need this.
 122  */
 123 ENTRY(enable_omap3630_toggle_l2_on_restore)
 124         stmfd   sp!, {lr}       @ save registers on stack
 125         /* Setup so that we will disable and enable l2 */
 126         mov     r1, #0x1
 127         adrl    r2, l2dis_3630  @ may be too distant for plain adr
 128         str     r1, [r2]
 129         ldmfd   sp!, {pc}       @ restore regs and return
 130 ENDPROC(enable_omap3630_toggle_l2_on_restore)
 131
 132         .text
 133 /* Function to call rom code to save secure ram context */
 134 ENTRY(save_secure_ram_context)
 135         stmfd   sp!, {r1-r12, lr}       @ save registers on stack
 136         adr     r3, api_params          @ r3 points to parameters
 137         str     r0, [r3,#0x4]           @ r0 has sdram address
 138         ldr     r12, high_mask
 139         and     r3, r3, r12
 140         ldr     r12, sram_phy_addr_mask
 141         orr     r3, r3, r12
 142         mov     r0, #25                 @ set service ID for PPA
 143         mov     r12, r0                 @ copy secure service ID in r12
 144         mov     r1, #0                  @ set task id for ROM code in r1
 145         mov     r2, #4                  @ set some flags in r2, r6
 146         mov     r6, #0xff
 147         dsb                             @ data write barrier
 148         dmb                             @ data memory barrier
 149         smc     #1                      @ call SMI monitor (smi #1)
 150         nop
 151         nop
 152         nop
 153         nop
 154         ldmfd   sp!, {r1-r12, pc}
 155         .align
 156 sram_phy_addr_mask:
 157         .word   SRAM_BASE_P
 158 high_mask:
 159         .word   0xffff
 160 api_params:
 161         .word   0x4, 0x0, 0x0, 0x1, 0x1
 162 ENDPROC(save_secure_ram_context)
 163 ENTRY(save_secure_ram_context_sz)
 164         .word   . - save_secure_ram_context
 165
 166 /*
 167  * ======================
 168  * == Idle entry point ==
 169  * ======================
 170  */
 171
 172 /*
 173  * Forces OMAP into idle state
 174  *
 175  * omap34xx_cpu_suspend() - This bit of code saves the CPU context if needed
 176  * and executes the WFI instruction. Calling WFI effectively changes the
 177  * power domains states to the desired target power states.
 178  *
 179  *
 180  * Notes:
 181  * - this code gets copied to internal SRAM at boot and after wake-up
 182  *   from OFF mode. The execution pointer in SRAM is _omap_sram_idle.
 183  * - when the OMAP wakes up it continues at different execution points
 184  *   depending on the low power mode (non-OFF vs OFF modes),
 185  *   cf. 'Resume path for xxx mode' comments.
 186  */
 187 ENTRY(omap34xx_cpu_suspend)
 188         stmfd   sp!, {r0-r12, lr}       @ save registers on stack
 189
 190         /*
 191          * r0 contains restore pointer in sdram
 192          * r1 contains information about saving context:
 193          *   0 - No context lost
 194          *   1 - Only L1 and logic lost
 195          *   2 - Only L2 lost
 196          *   3 - Both L1 and L2 lost
 197          */
 198
 199         /* Directly jump to WFI is the context save is not required */
 200         cmp     r1, #0x0
 201         beq     omap3_do_wfi
 202
 203         /* Otherwise fall through to the save context code */
 204 save_context_wfi:
 205         mov     r8, r0                  @ Store SDRAM address in r8
 206         mrc     p15, 0, r5, c1, c0, 1   @ Read Auxiliary Control Register
 207         mov     r4, #0x1                @ Number of parameters for restore call
 208         stmia   r8!, {r4-r5}            @ Push parameters for restore call
 209         mrc     p15, 1, r5, c9, c0, 2   @ Read L2 AUX ctrl register
 210         stmia   r8!, {r4-r5}            @ Push parameters for restore call
 211
 212         /* Check what that target sleep state is from r1 */
 213         cmp     r1, #0x2                @ Only L2 lost, no need to save context
 214         beq     clean_caches
 215
 216 l1_logic_lost:
 217         /* Store sp and spsr to SDRAM */
 218         mov     r4, sp
 219         mrs     r5, spsr
 220         mov     r6, lr
 221         stmia   r8!, {r4-r6}
 222         /* Save all ARM registers */
 223         /* Coprocessor access control register */
 224         mrc     p15, 0, r6, c1, c0, 2
 225         stmia   r8!, {r6}
 226         /* TTBR0, TTBR1 and Translation table base control */
 227         mrc     p15, 0, r4, c2, c0, 0
 228         mrc     p15, 0, r5, c2, c0, 1
 229         mrc     p15, 0, r6, c2, c0, 2
 230         stmia   r8!, {r4-r6}
 231         /*
 232          * Domain access control register, data fault status register,
 233          * and instruction fault status register
 234          */
 235         mrc     p15, 0, r4, c3, c0, 0
 236         mrc     p15, 0, r5, c5, c0, 0
 237         mrc     p15, 0, r6, c5, c0, 1
 238         stmia   r8!, {r4-r6}
 239         /*
 240          * Data aux fault status register, instruction aux fault status,
 241          * data fault address register and instruction fault address register
 242          */
 243         mrc     p15, 0, r4, c5, c1, 0
 244         mrc     p15, 0, r5, c5, c1, 1
 245         mrc     p15, 0, r6, c6, c0, 0
 246         mrc     p15, 0, r7, c6, c0, 2
 247         stmia   r8!, {r4-r7}
 248         /*
 249          * user r/w thread and process ID, user r/o thread and process ID,
 250          * priv only thread and process ID, cache size selection
 251          */
 252         mrc     p15, 0, r4, c13, c0, 2
 253         mrc     p15, 0, r5, c13, c0, 3
 254         mrc     p15, 0, r6, c13, c0, 4
 255         mrc     p15, 2, r7, c0, c0, 0
 256         stmia   r8!, {r4-r7}
 257         /* Data TLB lockdown, instruction TLB lockdown registers */
 258         mrc     p15, 0, r5, c10, c0, 0
 259         mrc     p15, 0, r6, c10, c0, 1
 260         stmia   r8!, {r5-r6}
 261         /* Secure or non secure vector base address, FCSE PID, Context PID*/
 262         mrc     p15, 0, r4, c12, c0, 0
 263         mrc     p15, 0, r5, c13, c0, 0
 264         mrc     p15, 0, r6, c13, c0, 1
 265         stmia   r8!, {r4-r6}
 266         /* Primary remap, normal remap registers */
 267         mrc     p15, 0, r4, c10, c2, 0
 268         mrc     p15, 0, r5, c10, c2, 1
 269         stmia   r8!,{r4-r5}
 270
 271         /* Store current cpsr*/
 272         mrs     r2, cpsr
 273         stmia   r8!, {r2}
 274
 275         mrc     p15, 0, r4, c1, c0, 0
 276         /* save control register */
 277         stmia   r8!, {r4}
 278
 279 clean_caches:
 280         /*
 281          * Clean Data or unified cache to POU
 282          * How to invalidate only L1 cache???? - #FIX_ME#
 283          * mcr  p15, 0, r11, c7, c11, 1
 284          */
 285         cmp     r1, #0x1                @ Check whether L2 inval is required
 286         beq     omap3_do_wfi
 287
 288 clean_l2:
 289         /*
 290          * jump out to kernel flush routine
 291          *  - reuse that code is better
 292          *  - it executes in a cached space so is faster than refetch per-block
 293          *  - should be faster and will change with kernel
 294          *  - 'might' have to copy address, load and jump to it
 295          */
 296         ldr     r1, kernel_flush
 297         blx     r1
 298         /*
 299          * The kernel doesn't interwork: v7_flush_dcache_all in particluar will
 300          * always return in Thumb state when CONFIG_THUMB2_KERNEL is enabled.
 301          * This sequence switches back to ARM.  Note that .align may insert a
 302          * nop: bx pc needs to be word-aligned in order to work.
 303          */
 304  THUMB( .thumb          )
 305  THUMB( .align          )
 306  THUMB( bx      pc      )
 307  THUMB( nop             )
 308         .arm
 309
 310 omap3_do_wfi:
 311         ldr     r4, sdrc_power          @ read the SDRC_POWER register
 312         ldr     r5, [r4]                @ read the contents of SDRC_POWER
 313         orr     r5, r5, #0x40           @ enable self refresh on idle req
 314         str     r5, [r4]                @ write back to SDRC_POWER register
 315
 316         /* Data memory barrier and Data sync barrier */
 317         dsb
 318         dmb
 319
 320 /*
 321  * ===================================
 322  * == WFI instruction => Enter idle ==
 323  * ===================================
 324  */
 325         wfi                             @ wait for interrupt
 326
 327 /*
 328  * ===================================
 329  * == Resume path for non-OFF modes ==
 330  * ===================================
 331  */
 332         nop
 333         nop
 334         nop
 335         nop
 336         nop
 337         nop
 338         nop
 339         nop
 340         nop
 341         nop
 342         bl wait_sdrc_ok
 343
 344 /*
 345  * ===================================
 346  * == Exit point from non-OFF modes ==
 347  * ===================================
 348  */
 349         ldmfd   sp!, {r0-r12, pc}       @ restore regs and return
 350
 351
 352 /*
 353  * ==============================
 354  * == Resume path for OFF mode ==
 355  * ==============================
 356  */
 357
 358 /*
 359  * The restore_* functions are called by the ROM code
 360  *  when back from WFI in OFF mode.
 361  * Cf. the get_*restore_pointer functions.
 362  *
 363  *  restore_es3: applies to 34xx >= ES3.0
 364  *  restore_3630: applies to 36xx
 365  *  restore: common code for 3xxx
 366  */
 367 restore_es3:
 368         ldr     r5, pm_prepwstst_core_p
 369         ldr     r4, [r5]
 370         and     r4, r4, #0x3
 371         cmp     r4, #0x0        @ Check if previous power state of CORE is OFF
 372         bne     restore
 373         adr     r0, es3_sdrc_fix
 374         ldr     r1, sram_base
 375         ldr     r2, es3_sdrc_fix_sz
 376         mov     r2, r2, ror #2
 377 copy_to_sram:
 378         ldmia   r0!, {r3}       @ val = *src
 379         stmia   r1!, {r3}       @ *dst = val
 380         subs    r2, r2, #0x1    @ num_words--
 381         bne     copy_to_sram
 382         ldr     r1, sram_base
 383         blx     r1
 384         b       restore
 385
 386 restore_3630:
 387         ldr     r1, pm_prepwstst_core_p
 388         ldr     r2, [r1]
 389         and     r2, r2, #0x3
 390         cmp     r2, #0x0        @ Check if previous power state of CORE is OFF
 391         bne     restore
 392         /* Disable RTA before giving control */
 393         ldr     r1, control_mem_rta
 394         mov     r2, #OMAP36XX_RTA_DISABLE
 395         str     r2, [r1]
 396
 397         /* Fall through to common code for the remaining logic */
 398
 399 restore:
 400         /*
 401          * Check what was the reason for mpu reset and store the reason in r9:
 402          *  0 - No context lost
 403          *  1 - Only L1 and logic lost
 404          *  2 - Only L2 lost - In this case, we wont be here
 405          *  3 - Both L1 and L2 lost
 406          */
 407         ldr     r1, pm_pwstctrl_mpu
 408         ldr     r2, [r1]
 409         and     r2, r2, #0x3
 410         cmp     r2, #0x0        @ Check if target power state was OFF or RET
 411         moveq   r9, #0x3        @ MPU OFF => L1 and L2 lost
 412         movne   r9, #0x1        @ Only L1 and L2 lost => avoid L2 invalidation
 413         bne     logic_l1_restore
 414
 415         ldr     r0, l2dis_3630
 416         cmp     r0, #0x1        @ should we disable L2 on 3630?
 417         bne     skipl2dis
 418         mrc     p15, 0, r0, c1, c0, 1
 419         bic     r0, r0, #2      @ disable L2 cache
 420         mcr     p15, 0, r0, c1, c0, 1
 421 skipl2dis:
 422         ldr     r0, control_stat
 423         ldr     r1, [r0]
 424         and     r1, #0x700
 425         cmp     r1, #0x300
 426         beq     l2_inv_gp
 427         mov     r0, #40                 @ set service ID for PPA
 428         mov     r12, r0                 @ copy secure Service ID in r12
 429         mov     r1, #0                  @ set task id for ROM code in r1
 430         mov     r2, #4                  @ set some flags in r2, r6
 431         mov     r6, #0xff
 432         adr     r3, l2_inv_api_params   @ r3 points to dummy parameters
 433         dsb                             @ data write barrier
 434         dmb                             @ data memory barrier
 435         smc     #1                      @ call SMI monitor (smi #1)
 436         /* Write to Aux control register to set some bits */
 437         mov     r0, #42                 @ set service ID for PPA
 438         mov     r12, r0                 @ copy secure Service ID in r12
 439         mov     r1, #0                  @ set task id for ROM code in r1
 440         mov     r2, #4                  @ set some flags in r2, r6
 441         mov     r6, #0xff
 442         ldr     r4, scratchpad_base
 443         ldr     r3, [r4, #0xBC]         @ r3 points to parameters
 444         dsb                             @ data write barrier
 445         dmb                             @ data memory barrier
 446         smc     #1                      @ call SMI monitor (smi #1)
 447
 448 #ifdef CONFIG_OMAP3_L2_AUX_SECURE_SAVE_RESTORE
 449         /* Restore L2 aux control register */
 450                                         @ set service ID for PPA
 451         mov     r0, #CONFIG_OMAP3_L2_AUX_SECURE_SERVICE_SET_ID
 452         mov     r12, r0                 @ copy service ID in r12
 453         mov     r1, #0                  @ set task ID for ROM code in r1
 454         mov     r2, #4                  @ set some flags in r2, r6
 455         mov     r6, #0xff
 456         ldr     r4, scratchpad_base
 457         ldr     r3, [r4, #0xBC]
 458         adds    r3, r3, #8              @ r3 points to parameters
 459         dsb                             @ data write barrier
 460         dmb                             @ data memory barrier
 461         smc     #1                      @ call SMI monitor (smi #1)
 462 #endif
 463         b       logic_l1_restore
 464
 465         .align
 466 l2_inv_api_params:
 467         .word   0x1, 0x00
 468 l2_inv_gp:
 469         /* Execute smi to invalidate L2 cache */
 470         mov r12, #0x1                   @ set up to invalidate L2
 471         smc     #0                      @ Call SMI monitor (smieq)
 472         /* Write to Aux control register to set some bits */
 473         ldr     r4, scratchpad_base
 474         ldr     r3, [r4,#0xBC]
 475         ldr     r0, [r3,#4]
 476         mov     r12, #0x3
 477         smc     #0                      @ Call SMI monitor (smieq)
 478         ldr     r4, scratchpad_base
 479         ldr     r3, [r4,#0xBC]
 480         ldr     r0, [r3,#12]
 481         mov     r12, #0x2
 482         smc     #0                      @ Call SMI monitor (smieq)
 483 logic_l1_restore:
 484         ldr     r1, l2dis_3630
 485         cmp     r1, #0x1                @ Test if L2 re-enable needed on 3630
 486         bne     skipl2reen
 487         mrc     p15, 0, r1, c1, c0, 1
 488         orr     r1, r1, #2              @ re-enable L2 cache
 489         mcr     p15, 0, r1, c1, c0, 1
 490 skipl2reen:
 491         mov     r1, #0
 492         /*
 493          * Invalidate all instruction caches to PoU
 494          * and flush branch target cache
 495          */
 496         mcr     p15, 0, r1, c7, c5, 0
 497
 498         ldr     r4, scratchpad_base
 499         ldr     r3, [r4,#0xBC]
 500         adds    r3, r3, #16
 501         ldmia   r3!, {r4-r6}
 502         mov     sp, r4
 503         msr     spsr_cxsf, r5
 504         mov     lr, r6
 505
 506         ldmia   r3!, {r4-r9}
 507         /* Coprocessor access Control Register */
 508         mcr p15, 0, r4, c1, c0, 2
 509
 510         /* TTBR0 */
 511         MCR p15, 0, r5, c2, c0, 0
 512         /* TTBR1 */
 513         MCR p15, 0, r6, c2, c0, 1
 514         /* Translation table base control register */
 515         MCR p15, 0, r7, c2, c0, 2
 516         /* Domain access Control Register */
 517         MCR p15, 0, r8, c3, c0, 0
 518         /* Data fault status Register */
 519         MCR p15, 0, r9, c5, c0, 0
 520
 521         ldmia   r3!,{r4-r8}
 522         /* Instruction fault status Register */
 523         MCR p15, 0, r4, c5, c0, 1
 524         /* Data Auxiliary Fault Status Register */
 525         MCR p15, 0, r5, c5, c1, 0
 526         /* Instruction Auxiliary Fault Status Register*/
 527         MCR p15, 0, r6, c5, c1, 1
 528         /* Data Fault Address Register */
 529         MCR p15, 0, r7, c6, c0, 0
 530         /* Instruction Fault Address Register*/
 531         MCR p15, 0, r8, c6, c0, 2
 532         ldmia   r3!,{r4-r7}
 533
 534         /* User r/w thread and process ID */
 535         MCR p15, 0, r4, c13, c0, 2
 536         /* User ro thread and process ID */
 537         MCR p15, 0, r5, c13, c0, 3
 538         /* Privileged only thread and process ID */
 539         MCR p15, 0, r6, c13, c0, 4
 540         /* Cache size selection */
 541         MCR p15, 2, r7, c0, c0, 0
 542         ldmia   r3!,{r4-r8}
 543         /* Data TLB lockdown registers */
 544         MCR p15, 0, r4, c10, c0, 0
 545         /* Instruction TLB lockdown registers */
 546         MCR p15, 0, r5, c10, c0, 1
 547         /* Secure or Nonsecure Vector Base Address */
 548         MCR p15, 0, r6, c12, c0, 0
 549         /* FCSE PID */
 550         MCR p15, 0, r7, c13, c0, 0
 551         /* Context PID */
 552         MCR p15, 0, r8, c13, c0, 1
 553
 554         ldmia   r3!,{r4-r5}
 555         /* Primary memory remap register */
 556         MCR p15, 0, r4, c10, c2, 0
 557         /* Normal memory remap register */
 558         MCR p15, 0, r5, c10, c2, 1
 559
 560         /* Restore cpsr */
 561         ldmia   r3!,{r4}                @ load CPSR from SDRAM
 562         msr     cpsr, r4                @ store cpsr
 563
 564         /* Enabling MMU here */
 565         mrc     p15, 0, r7, c2, c0, 2   @ Read TTBRControl
 566         /* Extract N (0:2) bits and decide whether to use TTBR0 or TTBR1 */
 567         and     r7, #0x7
 568         cmp     r7, #0x0
 569         beq     usettbr0
 570 ttbr_error:
 571         /*
 572          * More work needs to be done to support N[0:2] value other than 0
 573          * So looping here so that the error can be detected
 574          */
 575         b       ttbr_error
 576 usettbr0:
 577         mrc     p15, 0, r2, c2, c0, 0
 578         ldr     r5, ttbrbit_mask
 579         and     r2, r5
 580         mov     r4, pc
 581         ldr     r5, table_index_mask
 582         and     r4, r5                  @ r4 = 31 to 20 bits of pc
 583         /* Extract the value to be written to table entry */
 584         ldr     r1, table_entry
 585         /* r1 has the value to be written to table entry*/
 586         add     r1, r1, r4
 587         /* Getting the address of table entry to modify */
 588         lsr     r4, #18
 589         /* r2 has the location which needs to be modified */
 590         add     r2, r4
 591         /* Storing previous entry of location being modified */
 592         ldr     r5, scratchpad_base
 593         ldr     r4, [r2]
 594         str     r4, [r5, #0xC0]
 595         /* Modify the table entry */
 596         str     r1, [r2]
 597         /*
 598          * Storing address of entry being modified
 599          * - will be restored after enabling MMU
 600          */
 601         ldr     r5, scratchpad_base
 602         str     r2, [r5, #0xC4]
 603
 604         mov     r0, #0
 605         mcr     p15, 0, r0, c7, c5, 4   @ Flush prefetch buffer
 606         mcr     p15, 0, r0, c7, c5, 6   @ Invalidate branch predictor array
 607         mcr     p15, 0, r0, c8, c5, 0   @ Invalidate instruction TLB
 608         mcr     p15, 0, r0, c8, c6, 0   @ Invalidate data TLB
 609         /*
 610          * Restore control register. This enables the MMU.
 611          * The caches and prediction are not enabled here, they
 612          * will be enabled after restoring the MMU table entry.
 613          */
 614         ldmia   r3!, {r4}
 615         /* Store previous value of control register in scratchpad */
 616         str     r4, [r5, #0xC8]
 617         ldr     r2, cache_pred_disable_mask
 618         and     r4, r2
 619         mcr     p15, 0, r4, c1, c0, 0
 620
 621 /*
 622  * ==============================
 623  * == Exit point from OFF mode ==
 624  * ==============================
 625  */
 626         ldmfd   sp!, {r0-r12, pc}       @ restore regs and return
 627
 628
 629 /*
 630  * Internal functions
 631  */
 632
 633 /* This function implements the erratum ID i443 WA, applies to 34xx >= ES3.0 */
 634         .text
 635         .align  3
 636 ENTRY(es3_sdrc_fix)
 637         ldr     r4, sdrc_syscfg         @ get config addr
 638         ldr     r5, [r4]                @ get value
 639         tst     r5, #0x100              @ is part access blocked
 640         it      eq
 641         biceq   r5, r5, #0x100          @ clear bit if set
 642         str     r5, [r4]                @ write back change
 643         ldr     r4, sdrc_mr_0           @ get config addr
 644         ldr     r5, [r4]                @ get value
 645         str     r5, [r4]                @ write back change
 646         ldr     r4, sdrc_emr2_0         @ get config addr
 647         ldr     r5, [r4]                @ get value
 648         str     r5, [r4]                @ write back change
 649         ldr     r4, sdrc_manual_0       @ get config addr
 650         mov     r5, #0x2                @ autorefresh command
 651         str     r5, [r4]                @ kick off refreshes
 652         ldr     r4, sdrc_mr_1           @ get config addr
 653         ldr     r5, [r4]                @ get value
 654         str     r5, [r4]                @ write back change
 655         ldr     r4, sdrc_emr2_1         @ get config addr
 656         ldr     r5, [r4]                @ get value
 657         str     r5, [r4]                @ write back change
 658         ldr     r4, sdrc_manual_1       @ get config addr
 659         mov     r5, #0x2                @ autorefresh command
 660         str     r5, [r4]                @ kick off refreshes
 661         bx      lr
 662
 663         .align
 664 sdrc_syscfg:
 665         .word   SDRC_SYSCONFIG_P
 666 sdrc_mr_0:
 667         .word   SDRC_MR_0_P
 668 sdrc_emr2_0:
 669         .word   SDRC_EMR2_0_P
 670 sdrc_manual_0:
 671         .word   SDRC_MANUAL_0_P
 672 sdrc_mr_1:
 673         .word   SDRC_MR_1_P
 674 sdrc_emr2_1:
 675         .word   SDRC_EMR2_1_P
 676 sdrc_manual_1:
 677         .word   SDRC_MANUAL_1_P
 678 ENDPROC(es3_sdrc_fix)
 679 ENTRY(es3_sdrc_fix_sz)
 680         .word   . - es3_sdrc_fix
 681
 682 /*
 683  * This function implements the erratum ID i581 WA:
 684  *  SDRC state restore before accessing the SDRAM
 685  *
 686  * Only used at return from non-OFF mode. For OFF
 687  * mode the ROM code configures the SDRC and
 688  * the DPLL before calling the restore code directly
 689  * from DDR.
 690  */
 691
 692 /* Make sure SDRC accesses are ok */
 693 wait_sdrc_ok:
 694
 695 /* DPLL3 must be locked before accessing the SDRC. Maybe the HW ensures this */
 696         ldr     r4, cm_idlest_ckgen
 697 wait_dpll3_lock:
 698         ldr     r5, [r4]
 699         tst     r5, #1
 700         beq     wait_dpll3_lock
 701
 702         ldr     r4, cm_idlest1_core
 703 wait_sdrc_ready:
 704         ldr     r5, [r4]
 705         tst     r5, #0x2
 706         bne     wait_sdrc_ready
 707         /* allow DLL powerdown upon hw idle req */
 708         ldr     r4, sdrc_power
 709         ldr     r5, [r4]
 710         bic     r5, r5, #0x40
 711         str     r5, [r4]
 712
 713 /*
 714  * PC-relative stores lead to undefined behaviour in Thumb-2: use a r7 as a
 715  * base instead.
 716  * Be careful not to clobber r7 when maintaing this code.
 717  */
 718
 719 is_dll_in_lock_mode:
 720         /* Is dll in lock mode? */
 721         ldr     r4, sdrc_dlla_ctrl
 722         ldr     r5, [r4]
 723         tst     r5, #0x4
 724         bxne    lr                      @ Return if locked
 725         /* wait till dll locks */
 726         adr     r7, kick_counter
 727 wait_dll_lock_timed:
 728         ldr     r4, wait_dll_lock_counter
 729         add     r4, r4, #1
 730         str     r4, [r7, #wait_dll_lock_counter - kick_counter]
 731         ldr     r4, sdrc_dlla_status
 732         /* Wait 20uS for lock */
 733         mov     r6, #8
 734 wait_dll_lock:
 735         subs    r6, r6, #0x1
 736         beq     kick_dll
 737         ldr     r5, [r4]
 738         and     r5, r5, #0x4
 739         cmp     r5, #0x4
 740         bne     wait_dll_lock
 741         bx      lr                      @ Return when locked
 742
 743         /* disable/reenable DLL if not locked */
 744 kick_dll:
 745         ldr     r4, sdrc_dlla_ctrl
 746         ldr     r5, [r4]
 747         mov     r6, r5
 748         bic     r6, #(1<<3)             @ disable dll
 749         str     r6, [r4]
 750         dsb
 751         orr     r6, r6, #(1<<3)         @ enable dll
 752         str     r6, [r4]
 753         dsb
 754         ldr     r4, kick_counter
 755         add     r4, r4, #1
 756         str     r4, [r7]                @ kick_counter
 757         b       wait_dll_lock_timed
 758
 759         .align
 760 cm_idlest1_core:
 761         .word   CM_IDLEST1_CORE_V
 762 cm_idlest_ckgen:
 763         .word   CM_IDLEST_CKGEN_V
 764 sdrc_dlla_status:
 765         .word   SDRC_DLLA_STATUS_V
 766 sdrc_dlla_ctrl:
 767         .word   SDRC_DLLA_CTRL_V
 768 pm_prepwstst_core_p:
 769         .word   PM_PREPWSTST_CORE_P
 770 pm_pwstctrl_mpu:
 771         .word   PM_PWSTCTRL_MPU_P
 772 scratchpad_base:
 773         .word   SCRATCHPAD_BASE_P
 774 sram_base:
 775         .word   SRAM_BASE_P + 0x8000
 776 sdrc_power:
 777         .word   SDRC_POWER_V
 778 ttbrbit_mask:
 779         .word   0xFFFFC000
 780 table_index_mask:
 781         .word   0xFFF00000
 782 table_entry:
 783         .word   0x00000C02
 784 cache_pred_disable_mask:
 785         .word   0xFFFFE7FB
 786 control_stat:
 787         .word   CONTROL_STAT
 788 control_mem_rta:
 789         .word   CONTROL_MEM_RTA_CTRL
 790 kernel_flush:
 791         .word   v7_flush_dcache_all
 792 l2dis_3630:
 793         .word   0
 794         /*
 795          * When exporting to userspace while the counters are in SRAM,
 796          * these 2 words need to be at the end to facilitate retrival!
 797          */
 798 kick_counter:
 799         .word   0
 800 wait_dll_lock_counter:
 801         .word   0
 802 ENDPROC(omap34xx_cpu_suspend)
 803
 804 ENTRY(omap34xx_cpu_suspend_sz)
 805         .word   . - omap34xx_cpu_suspend