arch/arm/mach-omap2/clock2420_data.c

   1 /*
   2  *  linux/arch/arm/mach-omap2/clock2420_data.c
   3  *
   4  *  Copyright (C) 2005-2009 Texas Instruments, Inc.
   5  *  Copyright (C) 2004-2011 Nokia Corporation
   6  *
   7  *  Contacts:
   8  *  Richard Woodruff <r-woodruff2@ti.com>
   9  *  Paul Walmsley
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License version 2 as
  13  * published by the Free Software Foundation.
  14  */
  15
  16 #include <linux/kernel.h>
  17 #include <linux/clk.h>
  18 #include <linux/list.h>
  19
  20 #include <plat/clkdev_omap.h>
  21
  22 #include "clock.h"
  23 #include "clock2xxx.h"
  24 #include "opp2xxx.h"
  25 #include "cm2xxx_3xxx.h"
  26 #include "prm2xxx_3xxx.h"
  27 #include "prm-regbits-24xx.h"
  28 #include "cm-regbits-24xx.h"
  29 #include "sdrc.h"
  30 #include "control.h"
  31
  32 #define OMAP_CM_REGADDR                 OMAP2420_CM_REGADDR
  33
  34 /*
  35  * 2420 clock tree.
  36  *
  37  * NOTE:In many cases here we are assigning a 'default' parent. In many
  38  *      cases the parent is selectable. The get/set parent calls will also
  39  *      switch sources.
  40  *
  41  *      Many some clocks say always_enabled, but they can be auto idled for
  42  *      power savings. They will always be available upon clock request.
  43  *
  44  *      Several sources are given initial rates which may be wrong, this will
  45  *      be fixed up in the init func.
  46  *
  47  *      Things are broadly separated below by clock domains. It is
  48  *      noteworthy that most periferals have dependencies on multiple clock
  49  *      domains. Many get their interface clocks from the L4 domain, but get
  50  *      functional clocks from fixed sources or other core domain derived
  51  *      clocks.
  52  */
  53
  54 /* Base external input clocks */
  55 static struct clk func_32k_ck = {
  56         .name           = "func_32k_ck",
  57         .ops            = &clkops_null,
  58         .rate           = 32768,
  59         .clkdm_name     = "wkup_clkdm",
  60 };
  61
  62 static struct clk secure_32k_ck = {
  63         .name           = "secure_32k_ck",
  64         .ops            = &clkops_null,
  65         .rate           = 32768,
  66         .clkdm_name     = "wkup_clkdm",
  67 };
  68
  69 /* Typical 12/13MHz in standalone mode, will be 26Mhz in chassis mode */
  70 static struct clk osc_ck = {            /* (*12, *13, 19.2, *26, 38.4)MHz */
  71         .name           = "osc_ck",
  72         .ops            = &clkops_oscck,
  73         .clkdm_name     = "wkup_clkdm",
  74         .recalc         = &omap2_osc_clk_recalc,
  75 };
  76
  77 /* Without modem likely 12MHz, with modem likely 13MHz */
  78 static struct clk sys_ck = {            /* (*12, *13, 19.2, 26, 38.4)MHz */
  79         .name           = "sys_ck",             /* ~ ref_clk also */
  80         .ops            = &clkops_null,
  81         .parent         = &osc_ck,
  82         .clkdm_name     = "wkup_clkdm",
  83         .recalc         = &omap2xxx_sys_clk_recalc,
  84 };
  85
  86 static struct clk alt_ck = {            /* Typical 54M or 48M, may not exist */
  87         .name           = "alt_ck",
  88         .ops            = &clkops_null,
  89         .rate           = 54000000,
  90         .clkdm_name     = "wkup_clkdm",
  91 };
  92
  93 /* Optional external clock input for McBSP CLKS */
  94 static struct clk mcbsp_clks = {
  95         .name           = "mcbsp_clks",
  96         .ops            = &clkops_null,
  97 };
  98
  99 /*
 100  * Analog domain root source clocks
 101  */
 102
 103 /* dpll_ck, is broken out in to special cases through clksel */
 104 /* REVISIT: Rate changes on dpll_ck trigger a full set change.  ...
 105  * deal with this
 106  */
 107
 108 static struct dpll_data dpll_dd = {
 109         .mult_div1_reg          = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 110         .mult_mask              = OMAP24XX_DPLL_MULT_MASK,
 111         .div1_mask              = OMAP24XX_DPLL_DIV_MASK,
 112         .clk_bypass             = &sys_ck,
 113         .clk_ref                = &sys_ck,
 114         .control_reg            = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 115         .enable_mask            = OMAP24XX_EN_DPLL_MASK,
 116         .max_multiplier         = 1023,
 117         .min_divider            = 1,
 118         .max_divider            = 16,
 119 };
 120
 121 /*
 122  * XXX Cannot add round_rate here yet, as this is still a composite clock,
 123  * not just a DPLL
 124  */
 125 static struct clk dpll_ck = {
 126         .name           = "dpll_ck",
 127         .ops            = &clkops_omap2xxx_dpll_ops,
 128         .parent         = &sys_ck,              /* Can be func_32k also */
 129         .dpll_data      = &dpll_dd,
 130         .clkdm_name     = "wkup_clkdm",
 131         .recalc         = &omap2_dpllcore_recalc,
 132         .set_rate       = &omap2_reprogram_dpllcore,
 133 };
 134
 135 static struct clk apll96_ck = {
 136         .name           = "apll96_ck",
 137         .ops            = &clkops_apll96,
 138         .parent         = &sys_ck,
 139         .rate           = 96000000,
 140         .flags          = ENABLE_ON_INIT,
 141         .clkdm_name     = "wkup_clkdm",
 142         .enable_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 143         .enable_bit     = OMAP24XX_EN_96M_PLL_SHIFT,
 144 };
 145
 146 static struct clk apll54_ck = {
 147         .name           = "apll54_ck",
 148         .ops            = &clkops_apll54,
 149         .parent         = &sys_ck,
 150         .rate           = 54000000,
 151         .flags          = ENABLE_ON_INIT,
 152         .clkdm_name     = "wkup_clkdm",
 153         .enable_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 154         .enable_bit     = OMAP24XX_EN_54M_PLL_SHIFT,
 155 };
 156
 157 /*
 158  * PRCM digital base sources
 159  */
 160
 161 /* func_54m_ck */
 162
 163 static const struct clksel_rate func_54m_apll54_rates[] = {
 164         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 165         { .div = 0 },
 166 };
 167
 168 static const struct clksel_rate func_54m_alt_rates[] = {
 169         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 170         { .div = 0 },
 171 };
 172
 173 static const struct clksel func_54m_clksel[] = {
 174         { .parent = &apll54_ck, .rates = func_54m_apll54_rates, },
 175         { .parent = &alt_ck,    .rates = func_54m_alt_rates, },
 176         { .parent = NULL },
 177 };
 178
 179 static struct clk func_54m_ck = {
 180         .name           = "func_54m_ck",
 181         .ops            = &clkops_null,
 182         .parent         = &apll54_ck,   /* can also be alt_clk */
 183         .clkdm_name     = "wkup_clkdm",
 184         .init           = &omap2_init_clksel_parent,
 185         .clksel_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 186         .clksel_mask    = OMAP24XX_54M_SOURCE_MASK,
 187         .clksel         = func_54m_clksel,
 188         .recalc         = &omap2_clksel_recalc,
 189 };
 190
 191 static struct clk core_ck = {
 192         .name           = "core_ck",
 193         .ops            = &clkops_null,
 194         .parent         = &dpll_ck,             /* can also be 32k */
 195         .clkdm_name     = "wkup_clkdm",
 196         .recalc         = &followparent_recalc,
 197 };
 198
 199 static struct clk func_96m_ck = {
 200         .name           = "func_96m_ck",
 201         .ops            = &clkops_null,
 202         .parent         = &apll96_ck,
 203         .clkdm_name     = "wkup_clkdm",
 204         .recalc         = &followparent_recalc,
 205 };
 206
 207 /* func_48m_ck */
 208
 209 static const struct clksel_rate func_48m_apll96_rates[] = {
 210         { .div = 2, .val = 0, .flags = RATE_IN_24XX },
 211         { .div = 0 },
 212 };
 213
 214 static const struct clksel_rate func_48m_alt_rates[] = {
 215         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 216         { .div = 0 },
 217 };
 218
 219 static const struct clksel func_48m_clksel[] = {
 220         { .parent = &apll96_ck, .rates = func_48m_apll96_rates },
 221         { .parent = &alt_ck, .rates = func_48m_alt_rates },
 222         { .parent = NULL }
 223 };
 224
 225 static struct clk func_48m_ck = {
 226         .name           = "func_48m_ck",
 227         .ops            = &clkops_null,
 228         .parent         = &apll96_ck,    /* 96M or Alt */
 229         .clkdm_name     = "wkup_clkdm",
 230         .init           = &omap2_init_clksel_parent,
 231         .clksel_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 232         .clksel_mask    = OMAP24XX_48M_SOURCE_MASK,
 233         .clksel         = func_48m_clksel,
 234         .recalc         = &omap2_clksel_recalc,
 235         .round_rate     = &omap2_clksel_round_rate,
 236         .set_rate       = &omap2_clksel_set_rate
 237 };
 238
 239 static struct clk func_12m_ck = {
 240         .name           = "func_12m_ck",
 241         .ops            = &clkops_null,
 242         .parent         = &func_48m_ck,
 243         .fixed_div      = 4,
 244         .clkdm_name     = "wkup_clkdm",
 245         .recalc         = &omap_fixed_divisor_recalc,
 246 };
 247
 248 /* Secure timer, only available in secure mode */
 249 static struct clk wdt1_osc_ck = {
 250         .name           = "ck_wdt1_osc",
 251         .ops            = &clkops_null, /* RMK: missing? */
 252         .parent         = &osc_ck,
 253         .recalc         = &followparent_recalc,
 254 };
 255
 256 /*
 257  * The common_clkout* clksel_rate structs are common to
 258  * sys_clkout, sys_clkout_src, sys_clkout2, and sys_clkout2_src.
 259  * sys_clkout2_* are 2420-only, so the
 260  * clksel_rate flags fields are inaccurate for those clocks. This is
 261  * harmless since access to those clocks are gated by the struct clk
 262  * flags fields, which mark them as 2420-only.
 263  */
 264 static const struct clksel_rate common_clkout_src_core_rates[] = {
 265         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 266         { .div = 0 }
 267 };
 268
 269 static const struct clksel_rate common_clkout_src_sys_rates[] = {
 270         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 271         { .div = 0 }
 272 };
 273
 274 static const struct clksel_rate common_clkout_src_96m_rates[] = {
 275         { .div = 1, .val = 2, .flags = RATE_IN_24XX },
 276         { .div = 0 }
 277 };
 278
 279 static const struct clksel_rate common_clkout_src_54m_rates[] = {
 280         { .div = 1, .val = 3, .flags = RATE_IN_24XX },
 281         { .div = 0 }
 282 };
 283
 284 static const struct clksel common_clkout_src_clksel[] = {
 285         { .parent = &core_ck,     .rates = common_clkout_src_core_rates },
 286         { .parent = &sys_ck,      .rates = common_clkout_src_sys_rates },
 287         { .parent = &func_96m_ck, .rates = common_clkout_src_96m_rates },
 288         { .parent = &func_54m_ck, .rates = common_clkout_src_54m_rates },
 289         { .parent = NULL }
 290 };
 291
 292 static struct clk sys_clkout_src = {
 293         .name           = "sys_clkout_src",
 294         .ops            = &clkops_omap2_dflt,
 295         .parent         = &func_54m_ck,
 296         .clkdm_name     = "wkup_clkdm",
 297         .enable_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 298         .enable_bit     = OMAP24XX_CLKOUT_EN_SHIFT,
 299         .init           = &omap2_init_clksel_parent,
 300         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 301         .clksel_mask    = OMAP24XX_CLKOUT_SOURCE_MASK,
 302         .clksel         = common_clkout_src_clksel,
 303         .recalc         = &omap2_clksel_recalc,
 304         .round_rate     = &omap2_clksel_round_rate,
 305         .set_rate       = &omap2_clksel_set_rate
 306 };
 307
 308 static const struct clksel_rate common_clkout_rates[] = {
 309         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 310         { .div = 2, .val = 1, .flags = RATE_IN_24XX },
 311         { .div = 4, .val = 2, .flags = RATE_IN_24XX },
 312         { .div = 8, .val = 3, .flags = RATE_IN_24XX },
 313         { .div = 16, .val = 4, .flags = RATE_IN_24XX },
 314         { .div = 0 },
 315 };
 316
 317 static const struct clksel sys_clkout_clksel[] = {
 318         { .parent = &sys_clkout_src, .rates = common_clkout_rates },
 319         { .parent = NULL }
 320 };
 321
 322 static struct clk sys_clkout = {
 323         .name           = "sys_clkout",
 324         .ops            = &clkops_null,
 325         .parent         = &sys_clkout_src,
 326         .clkdm_name     = "wkup_clkdm",
 327         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 328         .clksel_mask    = OMAP24XX_CLKOUT_DIV_MASK,
 329         .clksel         = sys_clkout_clksel,
 330         .recalc         = &omap2_clksel_recalc,
 331         .round_rate     = &omap2_clksel_round_rate,
 332         .set_rate       = &omap2_clksel_set_rate
 333 };
 334
 335 /* In 2430, new in 2420 ES2 */
 336 static struct clk sys_clkout2_src = {
 337         .name           = "sys_clkout2_src",
 338         .ops            = &clkops_omap2_dflt,
 339         .parent         = &func_54m_ck,
 340         .clkdm_name     = "wkup_clkdm",
 341         .enable_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 342         .enable_bit     = OMAP2420_CLKOUT2_EN_SHIFT,
 343         .init           = &omap2_init_clksel_parent,
 344         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 345         .clksel_mask    = OMAP2420_CLKOUT2_SOURCE_MASK,
 346         .clksel         = common_clkout_src_clksel,
 347         .recalc         = &omap2_clksel_recalc,
 348         .round_rate     = &omap2_clksel_round_rate,
 349         .set_rate       = &omap2_clksel_set_rate
 350 };
 351
 352 static const struct clksel sys_clkout2_clksel[] = {
 353         { .parent = &sys_clkout2_src, .rates = common_clkout_rates },
 354         { .parent = NULL }
 355 };
 356
 357 /* In 2430, new in 2420 ES2 */
 358 static struct clk sys_clkout2 = {
 359         .name           = "sys_clkout2",
 360         .ops            = &clkops_null,
 361         .parent         = &sys_clkout2_src,
 362         .clkdm_name     = "wkup_clkdm",
 363         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 364         .clksel_mask    = OMAP2420_CLKOUT2_DIV_MASK,
 365         .clksel         = sys_clkout2_clksel,
 366         .recalc         = &omap2_clksel_recalc,
 367         .round_rate     = &omap2_clksel_round_rate,
 368         .set_rate       = &omap2_clksel_set_rate
 369 };
 370
 371 static struct clk emul_ck = {
 372         .name           = "emul_ck",
 373         .ops            = &clkops_omap2_dflt,
 374         .parent         = &func_54m_ck,
 375         .clkdm_name     = "wkup_clkdm",
 376         .enable_reg     = OMAP2420_PRCM_CLKEMUL_CTRL,
 377         .enable_bit     = OMAP24XX_EMULATION_EN_SHIFT,
 378         .recalc         = &followparent_recalc,
 379
 380 };
 381
 382 /*
 383  * MPU clock domain
 384  *      Clocks:
 385  *              MPU_FCLK, MPU_ICLK
 386  *              INT_M_FCLK, INT_M_I_CLK
 387  *
 388  * - Individual clocks are hardware managed.
 389  * - Base divider comes from: CM_CLKSEL_MPU
 390  *
 391  */
 392 static const struct clksel_rate mpu_core_rates[] = {
 393         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 394         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 395         { .div = 4, .val = 4, .flags = RATE_IN_242X },
 396         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 397         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 398         { .div = 0 },
 399 };
 400
 401 static const struct clksel mpu_clksel[] = {
 402         { .parent = &core_ck, .rates = mpu_core_rates },
 403         { .parent = NULL }
 404 };
 405
 406 static struct clk mpu_ck = {    /* Control cpu */
 407         .name           = "mpu_ck",
 408         .ops            = &clkops_null,
 409         .parent         = &core_ck,
 410         .clkdm_name     = "mpu_clkdm",
 411         .init           = &omap2_init_clksel_parent,
 412         .clksel_reg     = OMAP_CM_REGADDR(MPU_MOD, CM_CLKSEL),
 413         .clksel_mask    = OMAP24XX_CLKSEL_MPU_MASK,
 414         .clksel         = mpu_clksel,
 415         .recalc         = &omap2_clksel_recalc,
 416 };
 417
 418 /*
 419  * DSP (2420-UMA+IVA1) clock domain
 420  * Clocks:
 421  *      2420: UMA_FCLK, UMA_ICLK, IVA_MPU, IVA_COP
 422  *
 423  * Won't be too specific here. The core clock comes into this block
 424  * it is divided then tee'ed. One branch goes directly to xyz enable
 425  * controls. The other branch gets further divided by 2 then possibly
 426  * routed into a synchronizer and out of clocks abc.
 427  */
 428 static const struct clksel_rate dsp_fck_core_rates[] = {
 429         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 430         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 431         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 432         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 433         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 434         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 435         { .div = 12, .val = 12, .flags = RATE_IN_242X },
 436         { .div = 0 },
 437 };
 438
 439 static const struct clksel dsp_fck_clksel[] = {
 440         { .parent = &core_ck, .rates = dsp_fck_core_rates },
 441         { .parent = NULL }
 442 };
 443
 444 static struct clk dsp_fck = {
 445         .name           = "dsp_fck",
 446         .ops            = &clkops_omap2_dflt_wait,
 447         .parent         = &core_ck,
 448         .clkdm_name     = "dsp_clkdm",
 449         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 450         .enable_bit     = OMAP24XX_CM_FCLKEN_DSP_EN_DSP_SHIFT,
 451         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 452         .clksel_mask    = OMAP24XX_CLKSEL_DSP_MASK,
 453         .clksel         = dsp_fck_clksel,
 454         .recalc         = &omap2_clksel_recalc,
 455 };
 456
 457 /* DSP interface clock */
 458 static const struct clksel_rate dsp_irate_ick_rates[] = {
 459         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 460         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 461         { .div = 0 },
 462 };
 463
 464 static const struct clksel dsp_irate_ick_clksel[] = {
 465         { .parent = &dsp_fck, .rates = dsp_irate_ick_rates },
 466         { .parent = NULL }
 467 };
 468
 469 /* This clock does not exist as such in the TRM. */
 470 static struct clk dsp_irate_ick = {
 471         .name           = "dsp_irate_ick",
 472         .ops            = &clkops_null,
 473         .parent         = &dsp_fck,
 474         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 475         .clksel_mask    = OMAP24XX_CLKSEL_DSP_IF_MASK,
 476         .clksel         = dsp_irate_ick_clksel,
 477         .recalc         = &omap2_clksel_recalc,
 478 };
 479
 480 /* 2420 only */
 481 static struct clk dsp_ick = {
 482         .name           = "dsp_ick",     /* apparently ipi and isp */
 483         .ops            = &clkops_omap2_iclk_dflt_wait,
 484         .parent         = &dsp_irate_ick,
 485         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_ICLKEN),
 486         .enable_bit     = OMAP2420_EN_DSP_IPI_SHIFT,          /* for ipi */
 487 };
 488
 489 /*
 490  * The IVA1 is an ARM7 core on the 2420 that has nothing to do with
 491  * the C54x, but which is contained in the DSP powerdomain.  Does not
 492  * exist on later OMAPs.
 493  */
 494 static struct clk iva1_ifck = {
 495         .name           = "iva1_ifck",
 496         .ops            = &clkops_omap2_dflt_wait,
 497         .parent         = &core_ck,
 498         .clkdm_name     = "iva1_clkdm",
 499         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 500         .enable_bit     = OMAP2420_EN_IVA_COP_SHIFT,
 501         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 502         .clksel_mask    = OMAP2420_CLKSEL_IVA_MASK,
 503         .clksel         = dsp_fck_clksel,
 504         .recalc         = &omap2_clksel_recalc,
 505 };
 506
 507 /* IVA1 mpu/int/i/f clocks are /2 of parent */
 508 static struct clk iva1_mpu_int_ifck = {
 509         .name           = "iva1_mpu_int_ifck",
 510         .ops            = &clkops_omap2_dflt_wait,
 511         .parent         = &iva1_ifck,
 512         .clkdm_name     = "iva1_clkdm",
 513         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 514         .enable_bit     = OMAP2420_EN_IVA_MPU_SHIFT,
 515         .fixed_div      = 2,
 516         .recalc         = &omap_fixed_divisor_recalc,
 517 };
 518
 519 /*
 520  * L3 clock domain
 521  * L3 clocks are used for both interface and functional clocks to
 522  * multiple entities. Some of these clocks are completely managed
 523  * by hardware, and some others allow software control. Hardware
 524  * managed ones general are based on directly CLK_REQ signals and
 525  * various auto idle settings. The functional spec sets many of these
 526  * as 'tie-high' for their enables.
 527  *
 528  * I-CLOCKS:
 529  *      L3-Interconnect, SMS, GPMC, SDRC, OCM_RAM, OCM_ROM, SDMA
 530  *      CAM, HS-USB.
 531  * F-CLOCK
 532  *      SSI.
 533  *
 534  * GPMC memories and SDRC have timing and clock sensitive registers which
 535  * may very well need notification when the clock changes. Currently for low
 536  * operating points, these are taken care of in sleep.S.
 537  */
 538 static const struct clksel_rate core_l3_core_rates[] = {
 539         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 540         { .div = 2, .val = 2, .flags = RATE_IN_242X },
 541         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 542         { .div = 6, .val = 6, .flags = RATE_IN_24XX },
 543         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 544         { .div = 12, .val = 12, .flags = RATE_IN_242X },
 545         { .div = 16, .val = 16, .flags = RATE_IN_242X },
 546         { .div = 0 }
 547 };
 548
 549 static const struct clksel core_l3_clksel[] = {
 550         { .parent = &core_ck, .rates = core_l3_core_rates },
 551         { .parent = NULL }
 552 };
 553
 554 static struct clk core_l3_ck = {        /* Used for ick and fck, interconnect */
 555         .name           = "core_l3_ck",
 556         .ops            = &clkops_null,
 557         .parent         = &core_ck,
 558         .clkdm_name     = "core_l3_clkdm",
 559         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 560         .clksel_mask    = OMAP24XX_CLKSEL_L3_MASK,
 561         .clksel         = core_l3_clksel,
 562         .recalc         = &omap2_clksel_recalc,
 563 };
 564
 565 /* usb_l4_ick */
 566 static const struct clksel_rate usb_l4_ick_core_l3_rates[] = {
 567         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 568         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 569         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 570         { .div = 0 }
 571 };
 572
 573 static const struct clksel usb_l4_ick_clksel[] = {
 574         { .parent = &core_l3_ck, .rates = usb_l4_ick_core_l3_rates },
 575         { .parent = NULL },
 576 };
 577
 578 /* It is unclear from TRM whether usb_l4_ick is really in L3 or L4 clkdm */
 579 static struct clk usb_l4_ick = {        /* FS-USB interface clock */
 580         .name           = "usb_l4_ick",
 581         .ops            = &clkops_omap2_iclk_dflt_wait,
 582         .parent         = &core_l3_ck,
 583         .clkdm_name     = "core_l4_clkdm",
 584         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
 585         .enable_bit     = OMAP24XX_EN_USB_SHIFT,
 586         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 587         .clksel_mask    = OMAP24XX_CLKSEL_USB_MASK,
 588         .clksel         = usb_l4_ick_clksel,
 589         .recalc         = &omap2_clksel_recalc,
 590 };
 591
 592 /*
 593  * L4 clock management domain
 594  *
 595  * This domain contains lots of interface clocks from the L4 interface, some
 596  * functional clocks.   Fixed APLL functional source clocks are managed in
 597  * this domain.
 598  */
 599 static const struct clksel_rate l4_core_l3_rates[] = {
 600         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 601         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 602         { .div = 0 }
 603 };
 604
 605 static const struct clksel l4_clksel[] = {
 606         { .parent = &core_l3_ck, .rates = l4_core_l3_rates },
 607         { .parent = NULL }
 608 };
 609
 610 static struct clk l4_ck = {             /* used both as an ick and fck */
 611         .name           = "l4_ck",
 612         .ops            = &clkops_null,
 613         .parent         = &core_l3_ck,
 614         .clkdm_name     = "core_l4_clkdm",
 615         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 616         .clksel_mask    = OMAP24XX_CLKSEL_L4_MASK,
 617         .clksel         = l4_clksel,
 618         .recalc         = &omap2_clksel_recalc,
 619 };
 620
 621 /*
 622  * SSI is in L3 management domain, its direct parent is core not l3,
 623  * many core power domain entities are grouped into the L3 clock
 624  * domain.
 625  * SSI_SSR_FCLK, SSI_SST_FCLK, SSI_L4_ICLK
 626  *
 627  * ssr = core/1/2/3/4/5, sst = 1/2 ssr.
 628  */
 629 static const struct clksel_rate ssi_ssr_sst_fck_core_rates[] = {
 630         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 631         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 632         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 633         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 634         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 635         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 636         { .div = 0 }
 637 };
 638
 639 static const struct clksel ssi_ssr_sst_fck_clksel[] = {
 640         { .parent = &core_ck, .rates = ssi_ssr_sst_fck_core_rates },
 641         { .parent = NULL }
 642 };
 643
 644 static struct clk ssi_ssr_sst_fck = {
 645         .name           = "ssi_fck",
 646         .ops            = &clkops_omap2_dflt_wait,
 647         .parent         = &core_ck,
 648         .clkdm_name     = "core_l3_clkdm",
 649         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
 650         .enable_bit     = OMAP24XX_EN_SSI_SHIFT,
 651         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 652         .clksel_mask    = OMAP24XX_CLKSEL_SSI_MASK,
 653         .clksel         = ssi_ssr_sst_fck_clksel,
 654         .recalc         = &omap2_clksel_recalc,
 655 };
 656
 657 /*
 658  * Presumably this is the same as SSI_ICLK.
 659  * TRM contradicts itself on what clockdomain SSI_ICLK is in
 660  */
 661 static struct clk ssi_l4_ick = {
 662         .name           = "ssi_l4_ick",
 663         .ops            = &clkops_omap2_iclk_dflt_wait,
 664         .parent         = &l4_ck,
 665         .clkdm_name     = "core_l4_clkdm",
 666         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
 667         .enable_bit     = OMAP24XX_EN_SSI_SHIFT,
 668         .recalc         = &followparent_recalc,
 669 };
 670
 671
 672 /*
 673  * GFX clock domain
 674  *      Clocks:
 675  * GFX_FCLK, GFX_ICLK
 676  * GFX_CG1(2d), GFX_CG2(3d)
 677  *
 678  * GFX_FCLK runs from L3, and is divided by (1,2,3,4)
 679  * The 2d and 3d clocks run at a hardware determined
 680  * divided value of fclk.
 681  *
 682  */
 683
 684 /* This clksel struct is shared between gfx_3d_fck and gfx_2d_fck */
 685 static const struct clksel gfx_fck_clksel[] = {
 686         { .parent = &core_l3_ck, .rates = gfx_l3_rates },
 687         { .parent = NULL },
 688 };
 689
 690 static struct clk gfx_3d_fck = {
 691         .name           = "gfx_3d_fck",
 692         .ops            = &clkops_omap2_dflt_wait,
 693         .parent         = &core_l3_ck,
 694         .clkdm_name     = "gfx_clkdm",
 695         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_FCLKEN),
 696         .enable_bit     = OMAP24XX_EN_3D_SHIFT,
 697         .clksel_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_CLKSEL),
 698         .clksel_mask    = OMAP_CLKSEL_GFX_MASK,
 699         .clksel         = gfx_fck_clksel,
 700         .recalc         = &omap2_clksel_recalc,
 701         .round_rate     = &omap2_clksel_round_rate,
 702         .set_rate       = &omap2_clksel_set_rate
 703 };
 704
 705 static struct clk gfx_2d_fck = {
 706         .name           = "gfx_2d_fck",
 707         .ops            = &clkops_omap2_dflt_wait,
 708         .parent         = &core_l3_ck,
 709         .clkdm_name     = "gfx_clkdm",
 710         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_FCLKEN),
 711         .enable_bit     = OMAP24XX_EN_2D_SHIFT,
 712         .clksel_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_CLKSEL),
 713         .clksel_mask    = OMAP_CLKSEL_GFX_MASK,
 714         .clksel         = gfx_fck_clksel,
 715         .recalc         = &omap2_clksel_recalc,
 716 };
 717
 718 /* This interface clock does not have a CM_AUTOIDLE bit */
 719 static struct clk gfx_ick = {
 720         .name           = "gfx_ick",            /* From l3 */
 721         .ops            = &clkops_omap2_dflt_wait,
 722         .parent         = &core_l3_ck,
 723         .clkdm_name     = "gfx_clkdm",
 724         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_ICLKEN),
 725         .enable_bit     = OMAP_EN_GFX_SHIFT,
 726         .recalc         = &followparent_recalc,
 727 };
 728
 729 /*
 730  * DSS clock domain
 731  * CLOCKs:
 732  * DSS_L4_ICLK, DSS_L3_ICLK,
 733  * DSS_CLK1, DSS_CLK2, DSS_54MHz_CLK
 734  *
 735  * DSS is both initiator and target.
 736  */
 737 /* XXX Add RATE_NOT_VALIDATED */
 738
 739 static const struct clksel_rate dss1_fck_sys_rates[] = {
 740         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 741         { .div = 0 }
 742 };
 743
 744 static const struct clksel_rate dss1_fck_core_rates[] = {
 745         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 746         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 747         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 748         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 749         { .div = 5, .val = 5, .flags = RATE_IN_24XX },
 750         { .div = 6, .val = 6, .flags = RATE_IN_24XX },
 751         { .div = 8, .val = 8, .flags = RATE_IN_24XX },
 752         { .div = 9, .val = 9, .flags = RATE_IN_24XX },
 753         { .div = 12, .val = 12, .flags = RATE_IN_24XX },
 754         { .div = 16, .val = 16, .flags = RATE_IN_24XX },
 755         { .div = 0 }
 756 };
 757
 758 static const struct clksel dss1_fck_clksel[] = {
 759         { .parent = &sys_ck,  .rates = dss1_fck_sys_rates },
 760         { .parent = &core_ck, .rates = dss1_fck_core_rates },
 761         { .parent = NULL },
 762 };
 763
 764 static struct clk dss_ick = {           /* Enables both L3,L4 ICLK's */
 765         .name           = "dss_ick",
 766         .ops            = &clkops_omap2_iclk_dflt,
 767         .parent         = &l4_ck,       /* really both l3 and l4 */
 768         .clkdm_name     = "dss_clkdm",
 769         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 770         .enable_bit     = OMAP24XX_EN_DSS1_SHIFT,
 771         .recalc         = &followparent_recalc,
 772 };
 773
 774 static struct clk dss1_fck = {
 775         .name           = "dss1_fck",
 776         .ops            = &clkops_omap2_dflt,
 777         .parent         = &core_ck,             /* Core or sys */
 778         .clkdm_name     = "dss_clkdm",
 779         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 780         .enable_bit     = OMAP24XX_EN_DSS1_SHIFT,
 781         .init           = &omap2_init_clksel_parent,
 782         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 783         .clksel_mask    = OMAP24XX_CLKSEL_DSS1_MASK,
 784         .clksel         = dss1_fck_clksel,
 785         .recalc         = &omap2_clksel_recalc,
 786 };
 787
 788 static const struct clksel_rate dss2_fck_sys_rates[] = {
 789         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 790         { .div = 0 }
 791 };
 792
 793 static const struct clksel_rate dss2_fck_48m_rates[] = {
 794         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 795         { .div = 0 }
 796 };
 797
 798 static const struct clksel dss2_fck_clksel[] = {
 799         { .parent = &sys_ck,      .rates = dss2_fck_sys_rates },
 800         { .parent = &func_48m_ck, .rates = dss2_fck_48m_rates },
 801         { .parent = NULL }
 802 };
 803
 804 static struct clk dss2_fck = {          /* Alt clk used in power management */
 805         .name           = "dss2_fck",
 806         .ops            = &clkops_omap2_dflt,
 807         .parent         = &sys_ck,              /* fixed at sys_ck or 48MHz */
 808         .clkdm_name     = "dss_clkdm",
 809         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 810         .enable_bit     = OMAP24XX_EN_DSS2_SHIFT,
 811         .init           = &omap2_init_clksel_parent,
 812         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 813         .clksel_mask    = OMAP24XX_CLKSEL_DSS2_MASK,
 814         .clksel         = dss2_fck_clksel,
 815         .recalc         = &omap2_clksel_recalc,
 816 };
 817
 818 static struct clk dss_54m_fck = {       /* Alt clk used in power management */
 819         .name           = "dss_54m_fck",        /* 54m tv clk */
 820         .ops            = &clkops_omap2_dflt_wait,
 821         .parent         = &func_54m_ck,
 822         .clkdm_name     = "dss_clkdm",
 823         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 824         .enable_bit     = OMAP24XX_EN_TV_SHIFT,
 825         .recalc         = &followparent_recalc,
 826 };
 827
 828 static struct clk wu_l4_ick = {
 829         .name           = "wu_l4_ick",
 830         .ops            = &clkops_null,
 831         .parent         = &sys_ck,
 832         .clkdm_name     = "wkup_clkdm",
 833         .recalc         = &followparent_recalc,
 834 };
 835
 836 /*
 837  * CORE power domain ICLK & FCLK defines.
 838  * Many of the these can have more than one possible parent. Entries
 839  * here will likely have an L4 interface parent, and may have multiple
 840  * functional clock parents.
 841  */
 842 static const struct clksel_rate gpt_alt_rates[] = {
 843         { .div = 1, .val = 2, .flags = RATE_IN_24XX },
 844         { .div = 0 }
 845 };
 846
 847 static const struct clksel omap24xx_gpt_clksel[] = {
 848         { .parent = &func_32k_ck, .rates = gpt_32k_rates },
 849         { .parent = &sys_ck,      .rates = gpt_sys_rates },
 850         { .parent = &alt_ck,      .rates = gpt_alt_rates },
 851         { .parent = NULL },
 852 };
 853
 854 static struct clk gpt1_ick = {
 855         .name           = "gpt1_ick",
 856         .ops            = &clkops_omap2_iclk_dflt_wait,
 857         .parent         = &wu_l4_ick,
 858         .clkdm_name     = "wkup_clkdm",
 859         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
 860         .enable_bit     = OMAP24XX_EN_GPT1_SHIFT,
 861         .recalc         = &followparent_recalc,
 862 };
 863
 864 static struct clk gpt1_fck = {
 865         .name           = "gpt1_fck",
 866         .ops            = &clkops_omap2_dflt_wait,
 867         .parent         = &func_32k_ck,
 868         .clkdm_name     = "core_l4_clkdm",
 869         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
 870         .enable_bit     = OMAP24XX_EN_GPT1_SHIFT,
 871         .init           = &omap2_init_clksel_parent,
 872         .clksel_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_CLKSEL1),
 873         .clksel_mask    = OMAP24XX_CLKSEL_GPT1_MASK,
 874         .clksel         = omap24xx_gpt_clksel,
 875         .recalc         = &omap2_clksel_recalc,
 876         .round_rate     = &omap2_clksel_round_rate,
 877         .set_rate       = &omap2_clksel_set_rate
 878 };
 879
 880 static struct clk gpt2_ick = {
 881         .name           = "gpt2_ick",
 882         .ops            = &clkops_omap2_iclk_dflt_wait,
 883         .parent         = &l4_ck,
 884         .clkdm_name     = "core_l4_clkdm",
 885         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 886         .enable_bit     = OMAP24XX_EN_GPT2_SHIFT,
 887         .recalc         = &followparent_recalc,
 888 };
 889
 890 static struct clk gpt2_fck = {
 891         .name           = "gpt2_fck",
 892         .ops            = &clkops_omap2_dflt_wait,
 893         .parent         = &func_32k_ck,
 894         .clkdm_name     = "core_l4_clkdm",
 895         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 896         .enable_bit     = OMAP24XX_EN_GPT2_SHIFT,
 897         .init           = &omap2_init_clksel_parent,
 898         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 899         .clksel_mask    = OMAP24XX_CLKSEL_GPT2_MASK,
 900         .clksel         = omap24xx_gpt_clksel,
 901         .recalc         = &omap2_clksel_recalc,
 902 };
 903
 904 static struct clk gpt3_ick = {
 905         .name           = "gpt3_ick",
 906         .ops            = &clkops_omap2_iclk_dflt_wait,
 907         .parent         = &l4_ck,
 908         .clkdm_name     = "core_l4_clkdm",
 909         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 910         .enable_bit     = OMAP24XX_EN_GPT3_SHIFT,
 911         .recalc         = &followparent_recalc,
 912 };
 913
 914 static struct clk gpt3_fck = {
 915         .name           = "gpt3_fck",
 916         .ops            = &clkops_omap2_dflt_wait,
 917         .parent         = &func_32k_ck,
 918         .clkdm_name     = "core_l4_clkdm",
 919         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 920         .enable_bit     = OMAP24XX_EN_GPT3_SHIFT,
 921         .init           = &omap2_init_clksel_parent,
 922         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 923         .clksel_mask    = OMAP24XX_CLKSEL_GPT3_MASK,
 924         .clksel         = omap24xx_gpt_clksel,
 925         .recalc         = &omap2_clksel_recalc,
 926 };
 927
 928 static struct clk gpt4_ick = {
 929         .name           = "gpt4_ick",
 930         .ops            = &clkops_omap2_iclk_dflt_wait,
 931         .parent         = &l4_ck,
 932         .clkdm_name     = "core_l4_clkdm",
 933         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 934         .enable_bit     = OMAP24XX_EN_GPT4_SHIFT,
 935         .recalc         = &followparent_recalc,
 936 };
 937
 938 static struct clk gpt4_fck = {
 939         .name           = "gpt4_fck",
 940         .ops            = &clkops_omap2_dflt_wait,
 941         .parent         = &func_32k_ck,
 942         .clkdm_name     = "core_l4_clkdm",
 943         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 944         .enable_bit     = OMAP24XX_EN_GPT4_SHIFT,
 945         .init           = &omap2_init_clksel_parent,
 946         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 947         .clksel_mask    = OMAP24XX_CLKSEL_GPT4_MASK,
 948         .clksel         = omap24xx_gpt_clksel,
 949         .recalc         = &omap2_clksel_recalc,
 950 };
 951
 952 static struct clk gpt5_ick = {
 953         .name           = "gpt5_ick",
 954         .ops            = &clkops_omap2_iclk_dflt_wait,
 955         .parent         = &l4_ck,
 956         .clkdm_name     = "core_l4_clkdm",
 957         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 958         .enable_bit     = OMAP24XX_EN_GPT5_SHIFT,
 959         .recalc         = &followparent_recalc,
 960 };
 961
 962 static struct clk gpt5_fck = {
 963         .name           = "gpt5_fck",
 964         .ops            = &clkops_omap2_dflt_wait,
 965         .parent         = &func_32k_ck,
 966         .clkdm_name     = "core_l4_clkdm",
 967         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 968         .enable_bit     = OMAP24XX_EN_GPT5_SHIFT,
 969         .init           = &omap2_init_clksel_parent,
 970         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 971         .clksel_mask    = OMAP24XX_CLKSEL_GPT5_MASK,
 972         .clksel         = omap24xx_gpt_clksel,
 973         .recalc         = &omap2_clksel_recalc,
 974 };
 975
 976 static struct clk gpt6_ick = {
 977         .name           = "gpt6_ick",
 978         .ops            = &clkops_omap2_iclk_dflt_wait,
 979         .parent         = &l4_ck,
 980         .clkdm_name     = "core_l4_clkdm",
 981         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 982         .enable_bit     = OMAP24XX_EN_GPT6_SHIFT,
 983         .recalc         = &followparent_recalc,
 984 };
 985
 986 static struct clk gpt6_fck = {
 987         .name           = "gpt6_fck",
 988         .ops            = &clkops_omap2_dflt_wait,
 989         .parent         = &func_32k_ck,
 990         .clkdm_name     = "core_l4_clkdm",
 991         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 992         .enable_bit     = OMAP24XX_EN_GPT6_SHIFT,
 993         .init           = &omap2_init_clksel_parent,
 994         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 995         .clksel_mask    = OMAP24XX_CLKSEL_GPT6_MASK,
 996         .clksel         = omap24xx_gpt_clksel,
 997         .recalc         = &omap2_clksel_recalc,
 998 };
 999
1000 static struct clk gpt7_ick = {
1001         .name           = "gpt7_ick",
1002         .ops            = &clkops_omap2_iclk_dflt_wait,
1003         .parent         = &l4_ck,
1004         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1005         .enable_bit     = OMAP24XX_EN_GPT7_SHIFT,
1006         .recalc         = &followparent_recalc,
1007 };
1008
1009 static struct clk gpt7_fck = {
1010         .name           = "gpt7_fck",
1011         .ops            = &clkops_omap2_dflt_wait,
1012         .parent         = &func_32k_ck,
1013         .clkdm_name     = "core_l4_clkdm",
1014         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1015         .enable_bit     = OMAP24XX_EN_GPT7_SHIFT,
1016         .init           = &omap2_init_clksel_parent,
1017         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1018         .clksel_mask    = OMAP24XX_CLKSEL_GPT7_MASK,
1019         .clksel         = omap24xx_gpt_clksel,
1020         .recalc         = &omap2_clksel_recalc,
1021 };
1022
1023 static struct clk gpt8_ick = {
1024         .name           = "gpt8_ick",
1025         .ops            = &clkops_omap2_iclk_dflt_wait,
1026         .parent         = &l4_ck,
1027         .clkdm_name     = "core_l4_clkdm",
1028         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1029         .enable_bit     = OMAP24XX_EN_GPT8_SHIFT,
1030         .recalc         = &followparent_recalc,
1031 };
1032
1033 static struct clk gpt8_fck = {
1034         .name           = "gpt8_fck",
1035         .ops            = &clkops_omap2_dflt_wait,
1036         .parent         = &func_32k_ck,
1037         .clkdm_name     = "core_l4_clkdm",
1038         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1039         .enable_bit     = OMAP24XX_EN_GPT8_SHIFT,
1040         .init           = &omap2_init_clksel_parent,
1041         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1042         .clksel_mask    = OMAP24XX_CLKSEL_GPT8_MASK,
1043         .clksel         = omap24xx_gpt_clksel,
1044         .recalc         = &omap2_clksel_recalc,
1045 };
1046
1047 static struct clk gpt9_ick = {
1048         .name           = "gpt9_ick",
1049         .ops            = &clkops_omap2_iclk_dflt_wait,
1050         .parent         = &l4_ck,
1051         .clkdm_name     = "core_l4_clkdm",
1052         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1053         .enable_bit     = OMAP24XX_EN_GPT9_SHIFT,
1054         .recalc         = &followparent_recalc,
1055 };
1056
1057 static struct clk gpt9_fck = {
1058         .name           = "gpt9_fck",
1059         .ops            = &clkops_omap2_dflt_wait,
1060         .parent         = &func_32k_ck,
1061         .clkdm_name     = "core_l4_clkdm",
1062         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1063         .enable_bit     = OMAP24XX_EN_GPT9_SHIFT,
1064         .init           = &omap2_init_clksel_parent,
1065         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1066         .clksel_mask    = OMAP24XX_CLKSEL_GPT9_MASK,
1067         .clksel         = omap24xx_gpt_clksel,
1068         .recalc         = &omap2_clksel_recalc,
1069 };
1070
1071 static struct clk gpt10_ick = {
1072         .name           = "gpt10_ick",
1073         .ops            = &clkops_omap2_iclk_dflt_wait,
1074         .parent         = &l4_ck,
1075         .clkdm_name     = "core_l4_clkdm",
1076         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1077         .enable_bit     = OMAP24XX_EN_GPT10_SHIFT,
1078         .recalc         = &followparent_recalc,
1079 };
1080
1081 static struct clk gpt10_fck = {
1082         .name           = "gpt10_fck",
1083         .ops            = &clkops_omap2_dflt_wait,
1084         .parent         = &func_32k_ck,
1085         .clkdm_name     = "core_l4_clkdm",
1086         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1087         .enable_bit     = OMAP24XX_EN_GPT10_SHIFT,
1088         .init           = &omap2_init_clksel_parent,
1089         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1090         .clksel_mask    = OMAP24XX_CLKSEL_GPT10_MASK,
1091         .clksel         = omap24xx_gpt_clksel,
1092         .recalc         = &omap2_clksel_recalc,
1093 };
1094
1095 static struct clk gpt11_ick = {
1096         .name           = "gpt11_ick",
1097         .ops            = &clkops_omap2_iclk_dflt_wait,
1098         .parent         = &l4_ck,
1099         .clkdm_name     = "core_l4_clkdm",
1100         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1101         .enable_bit     = OMAP24XX_EN_GPT11_SHIFT,
1102         .recalc         = &followparent_recalc,
1103 };
1104
1105 static struct clk gpt11_fck = {
1106         .name           = "gpt11_fck",
1107         .ops            = &clkops_omap2_dflt_wait,
1108         .parent         = &func_32k_ck,
1109         .clkdm_name     = "core_l4_clkdm",
1110         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1111         .enable_bit     = OMAP24XX_EN_GPT11_SHIFT,
1112         .init           = &omap2_init_clksel_parent,
1113         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1114         .clksel_mask    = OMAP24XX_CLKSEL_GPT11_MASK,
1115         .clksel         = omap24xx_gpt_clksel,
1116         .recalc         = &omap2_clksel_recalc,
1117 };
1118
1119 static struct clk gpt12_ick = {
1120         .name           = "gpt12_ick",
1121         .ops            = &clkops_omap2_iclk_dflt_wait,
1122         .parent         = &l4_ck,
1123         .clkdm_name     = "core_l4_clkdm",
1124         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1125         .enable_bit     = OMAP24XX_EN_GPT12_SHIFT,
1126         .recalc         = &followparent_recalc,
1127 };
1128
1129 static struct clk gpt12_fck = {
1130         .name           = "gpt12_fck",
1131         .ops            = &clkops_omap2_dflt_wait,
1132         .parent         = &secure_32k_ck,
1133         .clkdm_name     = "core_l4_clkdm",
1134         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1135         .enable_bit     = OMAP24XX_EN_GPT12_SHIFT,
1136         .init           = &omap2_init_clksel_parent,
1137         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1138         .clksel_mask    = OMAP24XX_CLKSEL_GPT12_MASK,
1139         .clksel         = omap24xx_gpt_clksel,
1140         .recalc         = &omap2_clksel_recalc,
1141 };
1142
1143 static struct clk mcbsp1_ick = {
1144         .name           = "mcbsp1_ick",
1145         .ops            = &clkops_omap2_iclk_dflt_wait,
1146         .parent         = &l4_ck,
1147         .clkdm_name     = "core_l4_clkdm",
1148         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1149         .enable_bit     = OMAP24XX_EN_MCBSP1_SHIFT,
1150         .recalc         = &followparent_recalc,
1151 };
1152
1153 static const struct clksel_rate common_mcbsp_96m_rates[] = {
1154         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
1155         { .div = 0 }
1156 };
1157
1158 static const struct clksel_rate common_mcbsp_mcbsp_rates[] = {
1159         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
1160         { .div = 0 }
1161 };
1162
1163 static const struct clksel mcbsp_fck_clksel[] = {
1164         { .parent = &func_96m_ck,  .rates = common_mcbsp_96m_rates },
1165         { .parent = &mcbsp_clks,   .rates = common_mcbsp_mcbsp_rates },
1166         { .parent = NULL }
1167 };
1168
1169 static struct clk mcbsp1_fck = {
1170         .name           = "mcbsp1_fck",
1171         .ops            = &clkops_omap2_dflt_wait,
1172         .parent         = &func_96m_ck,
1173         .init           = &omap2_init_clksel_parent,
1174         .clkdm_name     = "core_l4_clkdm",
1175         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1176         .enable_bit     = OMAP24XX_EN_MCBSP1_SHIFT,
1177         .clksel_reg     = OMAP242X_CTRL_REGADDR(OMAP2_CONTROL_DEVCONF0),
1178         .clksel_mask    = OMAP2_MCBSP1_CLKS_MASK,
1179         .clksel         = mcbsp_fck_clksel,
1180         .recalc         = &omap2_clksel_recalc,
1181 };
1182
1183 static struct clk mcbsp2_ick = {
1184         .name           = "mcbsp2_ick",
1185         .ops            = &clkops_omap2_iclk_dflt_wait,
1186         .parent         = &l4_ck,
1187         .clkdm_name     = "core_l4_clkdm",
1188         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1189         .enable_bit     = OMAP24XX_EN_MCBSP2_SHIFT,
1190         .recalc         = &followparent_recalc,
1191 };
1192
1193 static struct clk mcbsp2_fck = {
1194         .name           = "mcbsp2_fck",
1195         .ops            = &clkops_omap2_dflt_wait,
1196         .parent         = &func_96m_ck,
1197         .init           = &omap2_init_clksel_parent,
1198         .clkdm_name     = "core_l4_clkdm",
1199         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1200         .enable_bit     = OMAP24XX_EN_MCBSP2_SHIFT,
1201         .clksel_reg     = OMAP242X_CTRL_REGADDR(OMAP2_CONTROL_DEVCONF0),
1202         .clksel_mask    = OMAP2_MCBSP2_CLKS_MASK,
1203         .clksel         = mcbsp_fck_clksel,
1204         .recalc         = &omap2_clksel_recalc,
1205 };
1206
1207 static struct clk mcspi1_ick = {
1208         .name           = "mcspi1_ick",
1209         .ops            = &clkops_omap2_iclk_dflt_wait,
1210         .parent         = &l4_ck,
1211         .clkdm_name     = "core_l4_clkdm",
1212         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1213         .enable_bit     = OMAP24XX_EN_MCSPI1_SHIFT,
1214         .recalc         = &followparent_recalc,
1215 };
1216
1217 static struct clk mcspi1_fck = {
1218         .name           = "mcspi1_fck",
1219         .ops            = &clkops_omap2_dflt_wait,
1220         .parent         = &func_48m_ck,
1221         .clkdm_name     = "core_l4_clkdm",
1222         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1223         .enable_bit     = OMAP24XX_EN_MCSPI1_SHIFT,
1224         .recalc         = &followparent_recalc,
1225 };
1226
1227 static struct clk mcspi2_ick = {
1228         .name           = "mcspi2_ick",
1229         .ops            = &clkops_omap2_iclk_dflt_wait,
1230         .parent         = &l4_ck,
1231         .clkdm_name     = "core_l4_clkdm",
1232         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1233         .enable_bit     = OMAP24XX_EN_MCSPI2_SHIFT,
1234         .recalc         = &followparent_recalc,
1235 };
1236
1237 static struct clk mcspi2_fck = {
1238         .name           = "mcspi2_fck",
1239         .ops            = &clkops_omap2_dflt_wait,
1240         .parent         = &func_48m_ck,
1241         .clkdm_name     = "core_l4_clkdm",
1242         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1243         .enable_bit     = OMAP24XX_EN_MCSPI2_SHIFT,
1244         .recalc         = &followparent_recalc,
1245 };
1246
1247 static struct clk uart1_ick = {
1248         .name           = "uart1_ick",
1249         .ops            = &clkops_omap2_iclk_dflt_wait,
1250         .parent         = &l4_ck,
1251         .clkdm_name     = "core_l4_clkdm",
1252         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1253         .enable_bit     = OMAP24XX_EN_UART1_SHIFT,
1254         .recalc         = &followparent_recalc,
1255 };
1256
1257 static struct clk uart1_fck = {
1258         .name           = "uart1_fck",
1259         .ops            = &clkops_omap2_dflt_wait,
1260         .parent         = &func_48m_ck,
1261         .clkdm_name     = "core_l4_clkdm",
1262         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1263         .enable_bit     = OMAP24XX_EN_UART1_SHIFT,
1264         .recalc         = &followparent_recalc,
1265 };
1266
1267 static struct clk uart2_ick = {
1268         .name           = "uart2_ick",
1269         .ops            = &clkops_omap2_iclk_dflt_wait,
1270         .parent         = &l4_ck,
1271         .clkdm_name     = "core_l4_clkdm",
1272         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1273         .enable_bit     = OMAP24XX_EN_UART2_SHIFT,
1274         .recalc         = &followparent_recalc,
1275 };
1276
1277 static struct clk uart2_fck = {
1278         .name           = "uart2_fck",
1279         .ops            = &clkops_omap2_dflt_wait,
1280         .parent         = &func_48m_ck,
1281         .clkdm_name     = "core_l4_clkdm",
1282         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1283         .enable_bit     = OMAP24XX_EN_UART2_SHIFT,
1284         .recalc         = &followparent_recalc,
1285 };
1286
1287 static struct clk uart3_ick = {
1288         .name           = "uart3_ick",
1289         .ops            = &clkops_omap2_iclk_dflt_wait,
1290         .parent         = &l4_ck,
1291         .clkdm_name     = "core_l4_clkdm",
1292         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
1293         .enable_bit     = OMAP24XX_EN_UART3_SHIFT,
1294         .recalc         = &followparent_recalc,
1295 };
1296
1297 static struct clk uart3_fck = {
1298         .name           = "uart3_fck",
1299         .ops            = &clkops_omap2_dflt_wait,
1300         .parent         = &func_48m_ck,
1301         .clkdm_name     = "core_l4_clkdm",
1302         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
1303         .enable_bit     = OMAP24XX_EN_UART3_SHIFT,
1304         .recalc         = &followparent_recalc,
1305 };
1306
1307 static struct clk gpios_ick = {
1308         .name           = "gpios_ick",
1309         .ops            = &clkops_omap2_iclk_dflt_wait,
1310         .parent         = &wu_l4_ick,
1311         .clkdm_name     = "wkup_clkdm",
1312         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1313         .enable_bit     = OMAP24XX_EN_GPIOS_SHIFT,
1314         .recalc         = &followparent_recalc,
1315 };
1316
1317 static struct clk gpios_fck = {
1318         .name           = "gpios_fck",
1319         .ops            = &clkops_omap2_dflt_wait,
1320         .parent         = &func_32k_ck,
1321         .clkdm_name     = "wkup_clkdm",
1322         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
1323         .enable_bit     = OMAP24XX_EN_GPIOS_SHIFT,
1324         .recalc         = &followparent_recalc,
1325 };
1326
1327 static struct clk mpu_wdt_ick = {
1328         .name           = "mpu_wdt_ick",
1329         .ops            = &clkops_omap2_iclk_dflt_wait,
1330         .parent         = &wu_l4_ick,
1331         .clkdm_name     = "wkup_clkdm",
1332         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1333         .enable_bit     = OMAP24XX_EN_MPU_WDT_SHIFT,
1334         .recalc         = &followparent_recalc,
1335 };
1336
1337 static struct clk mpu_wdt_fck = {
1338         .name           = "mpu_wdt_fck",
1339         .ops            = &clkops_omap2_dflt_wait,
1340         .parent         = &func_32k_ck,
1341         .clkdm_name     = "wkup_clkdm",
1342         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
1343         .enable_bit     = OMAP24XX_EN_MPU_WDT_SHIFT,
1344         .recalc         = &followparent_recalc,
1345 };
1346
1347 static struct clk sync_32k_ick = {
1348         .name           = "sync_32k_ick",
1349         .ops            = &clkops_omap2_iclk_dflt_wait,
1350         .parent         = &wu_l4_ick,
1351         .clkdm_name     = "wkup_clkdm",
1352         .flags          = ENABLE_ON_INIT,
1353         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1354         .enable_bit     = OMAP24XX_EN_32KSYNC_SHIFT,
1355         .recalc         = &followparent_recalc,
1356 };
1357
1358 static struct clk wdt1_ick = {
1359         .name           = "wdt1_ick",
1360         .ops            = &clkops_omap2_iclk_dflt_wait,
1361         .parent         = &wu_l4_ick,
1362         .clkdm_name     = "wkup_clkdm",
1363         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1364         .enable_bit     = OMAP24XX_EN_WDT1_SHIFT,
1365         .recalc         = &followparent_recalc,
1366 };
1367
1368 static struct clk omapctrl_ick = {
1369         .name           = "omapctrl_ick",
1370         .ops            = &clkops_omap2_iclk_dflt_wait,
1371         .parent         = &wu_l4_ick,
1372         .clkdm_name     = "wkup_clkdm",
1373         .flags          = ENABLE_ON_INIT,
1374         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1375         .enable_bit     = OMAP24XX_EN_OMAPCTRL_SHIFT,
1376         .recalc         = &followparent_recalc,
1377 };
1378
1379 static struct clk cam_ick = {
1380         .name           = "cam_ick",
1381         .ops            = &clkops_omap2_iclk_dflt,
1382         .parent         = &l4_ck,
1383         .clkdm_name     = "core_l4_clkdm",
1384         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1385         .enable_bit     = OMAP24XX_EN_CAM_SHIFT,
1386         .recalc         = &followparent_recalc,
1387 };
1388
1389 /*
1390  * cam_fck controls both CAM_MCLK and CAM_FCLK.  It should probably be
1391  * split into two separate clocks, since the parent clocks are different
1392  * and the clockdomains are also different.
1393  */
1394 static struct clk cam_fck = {
1395         .name           = "cam_fck",
1396         .ops            = &clkops_omap2_dflt,
1397         .parent         = &func_96m_ck,
1398         .clkdm_name     = "core_l3_clkdm",
1399         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1400         .enable_bit     = OMAP24XX_EN_CAM_SHIFT,
1401         .recalc         = &followparent_recalc,
1402 };
1403
1404 static struct clk mailboxes_ick = {
1405         .name           = "mailboxes_ick",
1406         .ops            = &clkops_omap2_iclk_dflt_wait,
1407         .parent         = &l4_ck,
1408         .clkdm_name     = "core_l4_clkdm",
1409         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1410         .enable_bit     = OMAP24XX_EN_MAILBOXES_SHIFT,
1411         .recalc         = &followparent_recalc,
1412 };
1413
1414 static struct clk wdt4_ick = {
1415         .name           = "wdt4_ick",
1416         .ops            = &clkops_omap2_iclk_dflt_wait,
1417         .parent         = &l4_ck,
1418         .clkdm_name     = "core_l4_clkdm",
1419         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1420         .enable_bit     = OMAP24XX_EN_WDT4_SHIFT,
1421         .recalc         = &followparent_recalc,
1422 };
1423
1424 static struct clk wdt4_fck = {
1425         .name           = "wdt4_fck",
1426         .ops            = &clkops_omap2_dflt_wait,
1427         .parent         = &func_32k_ck,
1428         .clkdm_name     = "core_l4_clkdm",
1429         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1430         .enable_bit     = OMAP24XX_EN_WDT4_SHIFT,
1431         .recalc         = &followparent_recalc,
1432 };
1433
1434 static struct clk wdt3_ick = {
1435         .name           = "wdt3_ick",
1436         .ops            = &clkops_omap2_iclk_dflt_wait,
1437         .parent         = &l4_ck,
1438         .clkdm_name     = "core_l4_clkdm",
1439         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1440         .enable_bit     = OMAP2420_EN_WDT3_SHIFT,
1441         .recalc         = &followparent_recalc,
1442 };
1443
1444 static struct clk wdt3_fck = {
1445         .name           = "wdt3_fck",
1446         .ops            = &clkops_omap2_dflt_wait,
1447         .parent         = &func_32k_ck,
1448         .clkdm_name     = "core_l4_clkdm",
1449         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1450         .enable_bit     = OMAP2420_EN_WDT3_SHIFT,
1451         .recalc         = &followparent_recalc,
1452 };
1453
1454 static struct clk mspro_ick = {
1455         .name           = "mspro_ick",
1456         .ops            = &clkops_omap2_iclk_dflt_wait,
1457         .parent         = &l4_ck,
1458         .clkdm_name     = "core_l4_clkdm",
1459         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1460         .enable_bit     = OMAP24XX_EN_MSPRO_SHIFT,
1461         .recalc         = &followparent_recalc,
1462 };
1463
1464 static struct clk mspro_fck = {
1465         .name           = "mspro_fck",
1466         .ops            = &clkops_omap2_dflt_wait,
1467         .parent         = &func_96m_ck,
1468         .clkdm_name     = "core_l4_clkdm",
1469         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1470         .enable_bit     = OMAP24XX_EN_MSPRO_SHIFT,
1471         .recalc         = &followparent_recalc,
1472 };
1473
1474 static struct clk mmc_ick = {
1475         .name           = "mmc_ick",
1476         .ops            = &clkops_omap2_iclk_dflt_wait,
1477         .parent         = &l4_ck,
1478         .clkdm_name     = "core_l4_clkdm",
1479         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1480         .enable_bit     = OMAP2420_EN_MMC_SHIFT,
1481         .recalc         = &followparent_recalc,
1482 };
1483
1484 static struct clk mmc_fck = {
1485         .name           = "mmc_fck",
1486         .ops            = &clkops_omap2_dflt_wait,
1487         .parent         = &func_96m_ck,
1488         .clkdm_name     = "core_l4_clkdm",
1489         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1490         .enable_bit     = OMAP2420_EN_MMC_SHIFT,
1491         .recalc         = &followparent_recalc,
1492 };
1493
1494 static struct clk fac_ick = {
1495         .name           = "fac_ick",
1496         .ops            = &clkops_omap2_iclk_dflt_wait,
1497         .parent         = &l4_ck,
1498         .clkdm_name     = "core_l4_clkdm",
1499         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1500         .enable_bit     = OMAP24XX_EN_FAC_SHIFT,
1501         .recalc         = &followparent_recalc,
1502 };
1503
1504 static struct clk fac_fck = {
1505         .name           = "fac_fck",
1506         .ops            = &clkops_omap2_dflt_wait,
1507         .parent         = &func_12m_ck,
1508         .clkdm_name     = "core_l4_clkdm",
1509         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1510         .enable_bit     = OMAP24XX_EN_FAC_SHIFT,
1511         .recalc         = &followparent_recalc,
1512 };
1513
1514 static struct clk eac_ick = {
1515         .name           = "eac_ick",
1516         .ops            = &clkops_omap2_iclk_dflt_wait,
1517         .parent         = &l4_ck,
1518         .clkdm_name     = "core_l4_clkdm",
1519         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1520         .enable_bit     = OMAP2420_EN_EAC_SHIFT,
1521         .recalc         = &followparent_recalc,
1522 };
1523
1524 static struct clk eac_fck = {
1525         .name           = "eac_fck",
1526         .ops            = &clkops_omap2_dflt_wait,
1527         .parent         = &func_96m_ck,
1528         .clkdm_name     = "core_l4_clkdm",
1529         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1530         .enable_bit     = OMAP2420_EN_EAC_SHIFT,
1531         .recalc         = &followparent_recalc,
1532 };
1533
1534 static struct clk hdq_ick = {
1535         .name           = "hdq_ick",
1536         .ops            = &clkops_omap2_iclk_dflt_wait,
1537         .parent         = &l4_ck,
1538         .clkdm_name     = "core_l4_clkdm",
1539         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1540         .enable_bit     = OMAP24XX_EN_HDQ_SHIFT,
1541         .recalc         = &followparent_recalc,
1542 };
1543
1544 static struct clk hdq_fck = {
1545         .name           = "hdq_fck",
1546         .ops            = &clkops_omap2_dflt_wait,
1547         .parent         = &func_12m_ck,
1548         .clkdm_name     = "core_l4_clkdm",
1549         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1550         .enable_bit     = OMAP24XX_EN_HDQ_SHIFT,
1551         .recalc         = &followparent_recalc,
1552 };
1553
1554 static struct clk i2c2_ick = {
1555         .name           = "i2c2_ick",
1556         .ops            = &clkops_omap2_iclk_dflt_wait,
1557         .parent         = &l4_ck,
1558         .clkdm_name     = "core_l4_clkdm",
1559         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1560         .enable_bit     = OMAP2420_EN_I2C2_SHIFT,
1561         .recalc         = &followparent_recalc,
1562 };
1563
1564 static struct clk i2c2_fck = {
1565         .name           = "i2c2_fck",
1566         .ops            = &clkops_omap2_dflt_wait,
1567         .parent         = &func_12m_ck,
1568         .clkdm_name     = "core_l4_clkdm",
1569         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1570         .enable_bit     = OMAP2420_EN_I2C2_SHIFT,
1571         .recalc         = &followparent_recalc,
1572 };
1573
1574 static struct clk i2c1_ick = {
1575         .name           = "i2c1_ick",
1576         .ops            = &clkops_omap2_iclk_dflt_wait,
1577         .parent         = &l4_ck,
1578         .clkdm_name     = "core_l4_clkdm",
1579         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1580         .enable_bit     = OMAP2420_EN_I2C1_SHIFT,
1581         .recalc         = &followparent_recalc,
1582 };
1583
1584 static struct clk i2c1_fck = {
1585         .name           = "i2c1_fck",
1586         .ops            = &clkops_omap2_dflt_wait,
1587         .parent         = &func_12m_ck,
1588         .clkdm_name     = "core_l4_clkdm",
1589         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1590         .enable_bit     = OMAP2420_EN_I2C1_SHIFT,
1591         .recalc         = &followparent_recalc,
1592 };
1593
1594 /*
1595  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1596  * accesses derived from this data.
1597  */
1598 static struct clk gpmc_fck = {
1599         .name           = "gpmc_fck",
1600         .ops            = &clkops_omap2_iclk_idle_only,
1601         .parent         = &core_l3_ck,
1602         .flags          = ENABLE_ON_INIT,
1603         .clkdm_name     = "core_l3_clkdm",
1604         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1605         .enable_bit     = OMAP24XX_AUTO_GPMC_SHIFT,
1606         .recalc         = &followparent_recalc,
1607 };
1608
1609 static struct clk sdma_fck = {
1610         .name           = "sdma_fck",
1611         .ops            = &clkops_null, /* RMK: missing? */
1612         .parent         = &core_l3_ck,
1613         .clkdm_name     = "core_l3_clkdm",
1614         .recalc         = &followparent_recalc,
1615 };
1616
1617 /*
1618  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1619  * accesses derived from this data.
1620  */
1621 static struct clk sdma_ick = {
1622         .name           = "sdma_ick",
1623         .ops            = &clkops_omap2_iclk_idle_only,
1624         .parent         = &core_l3_ck,
1625         .clkdm_name     = "core_l3_clkdm",
1626         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1627         .enable_bit     = OMAP24XX_AUTO_SDMA_SHIFT,
1628         .recalc         = &followparent_recalc,
1629 };
1630
1631 /*
1632  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1633  * accesses derived from this data.
1634  */
1635 static struct clk sdrc_ick = {
1636         .name           = "sdrc_ick",
1637         .ops            = &clkops_omap2_iclk_idle_only,
1638         .parent         = &core_l3_ck,
1639         .flags          = ENABLE_ON_INIT,
1640         .clkdm_name     = "core_l3_clkdm",
1641         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1642         .enable_bit     = OMAP24XX_AUTO_SDRC_SHIFT,
1643         .recalc         = &followparent_recalc,
1644 };
1645
1646 static struct clk vlynq_ick = {
1647         .name           = "vlynq_ick",
1648         .ops            = &clkops_omap2_iclk_dflt_wait,
1649         .parent         = &core_l3_ck,
1650         .clkdm_name     = "core_l3_clkdm",
1651         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1652         .enable_bit     = OMAP2420_EN_VLYNQ_SHIFT,
1653         .recalc         = &followparent_recalc,
1654 };
1655
1656 static const struct clksel_rate vlynq_fck_96m_rates[] = {
1657         { .div = 1, .val = 0, .flags = RATE_IN_242X },
1658         { .div = 0 }
1659 };
1660
1661 static const struct clksel_rate vlynq_fck_core_rates[] = {
1662         { .div = 1, .val = 1, .flags = RATE_IN_242X },
1663         { .div = 2, .val = 2, .flags = RATE_IN_242X },
1664         { .div = 3, .val = 3, .flags = RATE_IN_242X },
1665         { .div = 4, .val = 4, .flags = RATE_IN_242X },
1666         { .div = 6, .val = 6, .flags = RATE_IN_242X },
1667         { .div = 8, .val = 8, .flags = RATE_IN_242X },
1668         { .div = 9, .val = 9, .flags = RATE_IN_242X },
1669         { .div = 12, .val = 12, .flags = RATE_IN_242X },
1670         { .div = 16, .val = 16, .flags = RATE_IN_242X },
1671         { .div = 18, .val = 18, .flags = RATE_IN_242X },
1672         { .div = 0 }
1673 };
1674
1675 static const struct clksel vlynq_fck_clksel[] = {
1676         { .parent = &func_96m_ck, .rates = vlynq_fck_96m_rates },
1677         { .parent = &core_ck,     .rates = vlynq_fck_core_rates },
1678         { .parent = NULL }
1679 };
1680
1681 static struct clk vlynq_fck = {
1682         .name           = "vlynq_fck",
1683         .ops            = &clkops_omap2_dflt_wait,
1684         .parent         = &func_96m_ck,
1685         .clkdm_name     = "core_l3_clkdm",
1686         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1687         .enable_bit     = OMAP2420_EN_VLYNQ_SHIFT,
1688         .init           = &omap2_init_clksel_parent,
1689         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
1690         .clksel_mask    = OMAP2420_CLKSEL_VLYNQ_MASK,
1691         .clksel         = vlynq_fck_clksel,
1692         .recalc         = &omap2_clksel_recalc,
1693 };
1694
1695 static struct clk des_ick = {
1696         .name           = "des_ick",
1697         .ops            = &clkops_omap2_iclk_dflt_wait,
1698         .parent         = &l4_ck,
1699         .clkdm_name     = "core_l4_clkdm",
1700         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1701         .enable_bit     = OMAP24XX_EN_DES_SHIFT,
1702         .recalc         = &followparent_recalc,
1703 };
1704
1705 static struct clk sha_ick = {
1706         .name           = "sha_ick",
1707         .ops            = &clkops_omap2_iclk_dflt_wait,
1708         .parent         = &l4_ck,
1709         .clkdm_name     = "core_l4_clkdm",
1710         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1711         .enable_bit     = OMAP24XX_EN_SHA_SHIFT,
1712         .recalc         = &followparent_recalc,
1713 };
1714
1715 static struct clk rng_ick = {
1716         .name           = "rng_ick",
1717         .ops            = &clkops_omap2_iclk_dflt_wait,
1718         .parent         = &l4_ck,
1719         .clkdm_name     = "core_l4_clkdm",
1720         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1721         .enable_bit     = OMAP24XX_EN_RNG_SHIFT,
1722         .recalc         = &followparent_recalc,
1723 };
1724
1725 static struct clk aes_ick = {
1726         .name           = "aes_ick",
1727         .ops            = &clkops_omap2_iclk_dflt_wait,
1728         .parent         = &l4_ck,
1729         .clkdm_name     = "core_l4_clkdm",
1730         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1731         .enable_bit     = OMAP24XX_EN_AES_SHIFT,
1732         .recalc         = &followparent_recalc,
1733 };
1734
1735 static struct clk pka_ick = {
1736         .name           = "pka_ick",
1737         .ops            = &clkops_omap2_iclk_dflt_wait,
1738         .parent         = &l4_ck,
1739         .clkdm_name     = "core_l4_clkdm",
1740         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1741         .enable_bit     = OMAP24XX_EN_PKA_SHIFT,
1742         .recalc         = &followparent_recalc,
1743 };
1744
1745 static struct clk usb_fck = {
1746         .name           = "usb_fck",
1747         .ops            = &clkops_omap2_dflt_wait,
1748         .parent         = &func_48m_ck,
1749         .clkdm_name     = "core_l3_clkdm",
1750         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
1751         .enable_bit     = OMAP24XX_EN_USB_SHIFT,
1752         .recalc         = &followparent_recalc,
1753 };
1754
1755 /*
1756  * This clock is a composite clock which does entire set changes then
1757  * forces a rebalance. It keys on the MPU speed, but it really could
1758  * be any key speed part of a set in the rate table.
1759  *
1760  * to really change a set, you need memory table sets which get changed
1761  * in sram, pre-notifiers & post notifiers, changing the top set, without
1762  * having low level display recalc's won't work... this is why dpm notifiers
1763  * work, isr's off, walk a list of clocks already _off_ and not messing with
1764  * the bus.
1765  *
1766  * This clock should have no parent. It embodies the entire upper level
1767  * active set. A parent will mess up some of the init also.
1768  */
1769 static struct clk virt_prcm_set = {
1770         .name           = "virt_prcm_set",
1771         .ops            = &clkops_null,
1772         .parent         = &mpu_ck,      /* Indexed by mpu speed, no parent */
1773         .recalc         = &omap2_table_mpu_recalc,      /* sets are keyed on mpu rate */
1774         .set_rate       = &omap2_select_table_rate,
1775         .round_rate     = &omap2_round_to_table_rate,
1776 };
1777
1778
1779 /*
1780  * clkdev integration
1781  */
1782
1783 static struct omap_clk omap2420_clks[] = {
1784         /* external root sources */
1785         CLK(NULL,       "func_32k_ck",  &func_32k_ck,   CK_242X),
1786         CLK(NULL,       "secure_32k_ck", &secure_32k_ck, CK_242X),
1787         CLK(NULL,       "osc_ck",       &osc_ck,        CK_242X),
1788         CLK(NULL,       "sys_ck",       &sys_ck,        CK_242X),
1789         CLK(NULL,       "alt_ck",       &alt_ck,        CK_242X),
1790         CLK("omap-mcbsp.1",     "pad_fck",      &mcbsp_clks,    CK_242X),
1791         CLK("omap-mcbsp.2",     "pad_fck",      &mcbsp_clks,    CK_242X),
1792         CLK(NULL,       "mcbsp_clks",   &mcbsp_clks,    CK_242X),
1793         /* internal analog sources */
1794         CLK(NULL,       "dpll_ck",      &dpll_ck,       CK_242X),
1795         CLK(NULL,       "apll96_ck",    &apll96_ck,     CK_242X),
1796         CLK(NULL,       "apll54_ck",    &apll54_ck,     CK_242X),
1797         /* internal prcm root sources */
1798         CLK(NULL,       "func_54m_ck",  &func_54m_ck,   CK_242X),
1799         CLK(NULL,       "core_ck",      &core_ck,       CK_242X),
1800         CLK("omap-mcbsp.1",     "prcm_fck",     &func_96m_ck,   CK_242X),
1801         CLK("omap-mcbsp.2",     "prcm_fck",     &func_96m_ck,   CK_242X),
1802         CLK(NULL,       "func_96m_ck",  &func_96m_ck,   CK_242X),
1803         CLK(NULL,       "func_48m_ck",  &func_48m_ck,   CK_242X),
1804         CLK(NULL,       "func_12m_ck",  &func_12m_ck,   CK_242X),
1805         CLK(NULL,       "ck_wdt1_osc",  &wdt1_osc_ck,   CK_242X),
1806         CLK(NULL,       "sys_clkout_src", &sys_clkout_src, CK_242X),
1807         CLK(NULL,       "sys_clkout",   &sys_clkout,    CK_242X),
1808         CLK(NULL,       "sys_clkout2_src", &sys_clkout2_src, CK_242X),
1809         CLK(NULL,       "sys_clkout2",  &sys_clkout2,   CK_242X),
1810         CLK(NULL,       "emul_ck",      &emul_ck,       CK_242X),
1811         /* mpu domain clocks */
1812         CLK(NULL,       "mpu_ck",       &mpu_ck,        CK_242X),
1813         /* dsp domain clocks */
1814         CLK(NULL,       "dsp_fck",      &dsp_fck,       CK_242X),
1815         CLK(NULL,       "dsp_irate_ick", &dsp_irate_ick, CK_242X),
1816         CLK(NULL,       "dsp_ick",      &dsp_ick,       CK_242X),
1817         CLK(NULL,       "iva1_ifck",    &iva1_ifck,     CK_242X),
1818         CLK(NULL,       "iva1_mpu_int_ifck", &iva1_mpu_int_ifck, CK_242X),
1819         /* GFX domain clocks */
1820         CLK(NULL,       "gfx_3d_fck",   &gfx_3d_fck,    CK_242X),
1821         CLK(NULL,       "gfx_2d_fck",   &gfx_2d_fck,    CK_242X),
1822         CLK(NULL,       "gfx_ick",      &gfx_ick,       CK_242X),
1823         /* DSS domain clocks */
1824         CLK("omapdss",  "ick",          &dss_ick,       CK_242X),
1825         CLK("omapdss",  "dss1_fck",     &dss1_fck,      CK_242X),
1826         CLK("omapdss",  "dss2_fck",     &dss2_fck,      CK_242X),
1827         CLK("omapdss",  "tv_fck",       &dss_54m_fck,   CK_242X),
1828         /* L3 domain clocks */
1829         CLK(NULL,       "core_l3_ck",   &core_l3_ck,    CK_242X),
1830         CLK(NULL,       "ssi_fck",      &ssi_ssr_sst_fck, CK_242X),
1831         CLK(NULL,       "usb_l4_ick",   &usb_l4_ick,    CK_242X),
1832         /* L4 domain clocks */
1833         CLK(NULL,       "l4_ck",        &l4_ck,         CK_242X),
1834         CLK(NULL,       "ssi_l4_ick",   &ssi_l4_ick,    CK_242X),
1835         CLK(NULL,       "wu_l4_ick",    &wu_l4_ick,     CK_242X),
1836         /* virtual meta-group clock */
1837         CLK(NULL,       "virt_prcm_set", &virt_prcm_set, CK_242X),
1838         /* general l4 interface ck, multi-parent functional clk */
1839         CLK(NULL,       "gpt1_ick",     &gpt1_ick,      CK_242X),
1840         CLK(NULL,       "gpt1_fck",     &gpt1_fck,      CK_242X),
1841         CLK(NULL,       "gpt2_ick",     &gpt2_ick,      CK_242X),
1842         CLK(NULL,       "gpt2_fck",     &gpt2_fck,      CK_242X),
1843         CLK(NULL,       "gpt3_ick",     &gpt3_ick,      CK_242X),
1844         CLK(NULL,       "gpt3_fck",     &gpt3_fck,      CK_242X),
1845         CLK(NULL,       "gpt4_ick",     &gpt4_ick,      CK_242X),
1846         CLK(NULL,       "gpt4_fck",     &gpt4_fck,      CK_242X),
1847         CLK(NULL,       "gpt5_ick",     &gpt5_ick,      CK_242X),
1848         CLK(NULL,       "gpt5_fck",     &gpt5_fck,      CK_242X),
1849         CLK(NULL,       "gpt6_ick",     &gpt6_ick,      CK_242X),
1850         CLK(NULL,       "gpt6_fck",     &gpt6_fck,      CK_242X),
1851         CLK(NULL,       "gpt7_ick",     &gpt7_ick,      CK_242X),
1852         CLK(NULL,       "gpt7_fck",     &gpt7_fck,      CK_242X),
1853         CLK(NULL,       "gpt8_ick",     &gpt8_ick,      CK_242X),
1854         CLK(NULL,       "gpt8_fck",     &gpt8_fck,      CK_242X),
1855         CLK(NULL,       "gpt9_ick",     &gpt9_ick,      CK_242X),
1856         CLK(NULL,       "gpt9_fck",     &gpt9_fck,      CK_242X),
1857         CLK(NULL,       "gpt10_ick",    &gpt10_ick,     CK_242X),
1858         CLK(NULL,       "gpt10_fck",    &gpt10_fck,     CK_242X),
1859         CLK(NULL,       "gpt11_ick",    &gpt11_ick,     CK_242X),
1860         CLK(NULL,       "gpt11_fck",    &gpt11_fck,     CK_242X),
1861         CLK(NULL,       "gpt12_ick",    &gpt12_ick,     CK_242X),
1862         CLK(NULL,       "gpt12_fck",    &gpt12_fck,     CK_242X),
1863         CLK("omap-mcbsp.1", "ick",      &mcbsp1_ick,    CK_242X),
1864         CLK("omap-mcbsp.1", "fck",      &mcbsp1_fck,    CK_242X),
1865         CLK("omap-mcbsp.2", "ick",      &mcbsp2_ick,    CK_242X),
1866         CLK("omap-mcbsp.2", "fck",      &mcbsp2_fck,    CK_242X),
1867         CLK("omap2_mcspi.1", "ick",     &mcspi1_ick,    CK_242X),
1868         CLK("omap2_mcspi.1", "fck",     &mcspi1_fck,    CK_242X),
1869         CLK("omap2_mcspi.2", "ick",     &mcspi2_ick,    CK_242X),
1870         CLK("omap2_mcspi.2", "fck",     &mcspi2_fck,    CK_242X),
1871         CLK(NULL,       "uart1_ick",    &uart1_ick,     CK_242X),
1872         CLK(NULL,       "uart1_fck",    &uart1_fck,     CK_242X),
1873         CLK(NULL,       "uart2_ick",    &uart2_ick,     CK_242X),
1874         CLK(NULL,       "uart2_fck",    &uart2_fck,     CK_242X),
1875         CLK(NULL,       "uart3_ick",    &uart3_ick,     CK_242X),
1876         CLK(NULL,       "uart3_fck",    &uart3_fck,     CK_242X),
1877         CLK(NULL,       "gpios_ick",    &gpios_ick,     CK_242X),
1878         CLK(NULL,       "gpios_fck",    &gpios_fck,     CK_242X),
1879         CLK("omap_wdt", "ick",          &mpu_wdt_ick,   CK_242X),
1880         CLK("omap_wdt", "fck",          &mpu_wdt_fck,   CK_242X),
1881         CLK(NULL,       "sync_32k_ick", &sync_32k_ick,  CK_242X),
1882         CLK(NULL,       "wdt1_ick",     &wdt1_ick,      CK_242X),
1883         CLK(NULL,       "omapctrl_ick", &omapctrl_ick,  CK_242X),
1884         CLK("omap24xxcam", "fck",       &cam_fck,       CK_242X),
1885         CLK("omap24xxcam", "ick",       &cam_ick,       CK_242X),
1886         CLK(NULL,       "mailboxes_ick", &mailboxes_ick,        CK_242X),
1887         CLK(NULL,       "wdt4_ick",     &wdt4_ick,      CK_242X),
1888         CLK(NULL,       "wdt4_fck",     &wdt4_fck,      CK_242X),
1889         CLK(NULL,       "wdt3_ick",     &wdt3_ick,      CK_242X),
1890         CLK(NULL,       "wdt3_fck",     &wdt3_fck,      CK_242X),
1891         CLK(NULL,       "mspro_ick",    &mspro_ick,     CK_242X),
1892         CLK(NULL,       "mspro_fck",    &mspro_fck,     CK_242X),
1893         CLK("mmci-omap.0", "ick",       &mmc_ick,       CK_242X),
1894         CLK("mmci-omap.0", "fck",       &mmc_fck,       CK_242X),
1895         CLK(NULL,       "fac_ick",      &fac_ick,       CK_242X),
1896         CLK(NULL,       "fac_fck",      &fac_fck,       CK_242X),
1897         CLK(NULL,       "eac_ick",      &eac_ick,       CK_242X),
1898         CLK(NULL,       "eac_fck",      &eac_fck,       CK_242X),
1899         CLK("omap_hdq.0", "ick",        &hdq_ick,       CK_242X),
1900         CLK("omap_hdq.1", "fck",        &hdq_fck,       CK_242X),
1901         CLK("omap_i2c.1", "ick",        &i2c1_ick,      CK_242X),
1902         CLK("omap_i2c.1", "fck",        &i2c1_fck,      CK_242X),
1903         CLK("omap_i2c.2", "ick",        &i2c2_ick,      CK_242X),
1904         CLK("omap_i2c.2", "fck",        &i2c2_fck,      CK_242X),
1905         CLK(NULL,       "gpmc_fck",     &gpmc_fck,      CK_242X),
1906         CLK(NULL,       "sdma_fck",     &sdma_fck,      CK_242X),
1907         CLK(NULL,       "sdma_ick",     &sdma_ick,      CK_242X),
1908         CLK(NULL,       "sdrc_ick",     &sdrc_ick,      CK_242X),
1909         CLK(NULL,       "vlynq_ick",    &vlynq_ick,     CK_242X),
1910         CLK(NULL,       "vlynq_fck",    &vlynq_fck,     CK_242X),
1911         CLK(NULL,       "des_ick",      &des_ick,       CK_242X),
1912         CLK("omap-sham",        "ick",  &sha_ick,       CK_242X),
1913         CLK("omap_rng", "ick",          &rng_ick,       CK_242X),
1914         CLK("omap-aes", "ick",  &aes_ick,       CK_242X),
1915         CLK(NULL,       "pka_ick",      &pka_ick,       CK_242X),
1916         CLK(NULL,       "usb_fck",      &usb_fck,       CK_242X),
1917         CLK("musb-hdrc",        "fck",  &osc_ck,        CK_242X),
1918 };
1919
1920 /*
1921  * init code
1922  */
1923
1924 int __init omap2420_clk_init(void)
1925 {
1926         const struct prcm_config *prcm;
1927         struct omap_clk *c;
1928         u32 clkrate;
1929
1930         prcm_clksrc_ctrl = OMAP2420_PRCM_CLKSRC_CTRL;
1931         cm_idlest_pll = OMAP_CM_REGADDR(PLL_MOD, CM_IDLEST);
1932         cpu_mask = RATE_IN_242X;
1933         rate_table = omap2420_rate_table;
1934
1935         clk_init(&omap2_clk_functions);
1936
1937         for (c = omap2420_clks; c < omap2420_clks + ARRAY_SIZE(omap2420_clks);
1938              c++)
1939                 clk_preinit(c->lk.clk);
1940
1941         osc_ck.rate = omap2_osc_clk_recalc(&osc_ck);
1942         propagate_rate(&osc_ck);
1943         sys_ck.rate = omap2xxx_sys_clk_recalc(&sys_ck);
1944         propagate_rate(&sys_ck);
1945
1946         for (c = omap2420_clks; c < omap2420_clks + ARRAY_SIZE(omap2420_clks);
1947              c++) {
1948                 clkdev_add(&c->lk);
1949                 clk_register(c->lk.clk);
1950                 omap2_init_clk_clkdm(c->lk.clk);
1951         }
1952
1953         /* Disable autoidle on all clocks; let the PM code enable it later */
1954         omap_clk_disable_autoidle_all();
1955
1956         /* Check the MPU rate set by bootloader */
1957         clkrate = omap2xxx_clk_get_core_rate(&dpll_ck);
1958         for (prcm = rate_table; prcm->mpu_speed; prcm++) {
1959                 if (!(prcm->flags & cpu_mask))
1960                         continue;
1961                 if (prcm->xtal_speed != sys_ck.rate)
1962                         continue;
1963                 if (prcm->dpll_speed <= clkrate)
1964                         break;
1965         }
1966         curr_prcm_set = prcm;
1967
1968         recalculate_root_clocks();
1969
1970         pr_info("Clocking rate (Crystal/DPLL/MPU): %ld.%01ld/%ld/%ld MHz\n",
1971                 (sys_ck.rate / 1000000), (sys_ck.rate / 100000) % 10,
1972                 (dpll_ck.rate / 1000000), (mpu_ck.rate / 1000000)) ;
1973
1974         /*
1975          * Only enable those clocks we will need, let the drivers
1976          * enable other clocks as necessary
1977          */
1978         clk_enable_init_clocks();
1979
1980         /* Avoid sleeping sleeping during omap2_clk_prepare_for_reboot() */
1981         vclk = clk_get(NULL, "virt_prcm_set");
1982         sclk = clk_get(NULL, "sys_ck");
1983         dclk = clk_get(NULL, "dpll_ck");
1984
1985         return 0;
1986 }
1987