arch/arm/mach-mv78xx0/common.c

   1 /*
   2  * arch/arm/mach-mv78xx0/common.c
   3  *
   4  * Core functions for Marvell MV78xx0 SoCs
   5  *
   6  * This file is licensed under the terms of the GNU General Public
   7  * License version 2.  This program is licensed "as is" without any
   8  * warranty of any kind, whether express or implied.
   9  */
  10
  11 #include <linux/kernel.h>
  12 #include <linux/init.h>
  13 #include <linux/platform_device.h>
  14 #include <linux/serial_8250.h>
  15 #include <linux/mbus.h>
  16 #include <linux/ata_platform.h>
  17 #include <linux/ethtool.h>
  18 #include <asm/mach/map.h>
  19 #include <asm/mach/time.h>
  20 #include <mach/mv78xx0.h>
  21 #include <mach/bridge-regs.h>
  22 #include <plat/cache-feroceon-l2.h>
  23 #include <plat/ehci-orion.h>
  24 #include <plat/orion_nand.h>
  25 #include <plat/time.h>
  26 #include <plat/common.h>
  27 #include "common.h"
  28
  29 static int get_tclk(void);
  30
  31 /*****************************************************************************
  32  * Common bits
  33  ****************************************************************************/
  34 int mv78xx0_core_index(void)
  35 {
  36         u32 extra;
  37
  38         /*
  39          * Read Extra Features register.
  40          */
  41         __asm__("mrc p15, 1, %0, c15, c1, 0" : "=r" (extra));
  42
  43         return !!(extra & 0x00004000);
  44 }
  45
  46 static int get_hclk(void)
  47 {
  48         int hclk;
  49
  50         /*
  51          * HCLK tick rate is configured by DEV_D[7:5] pins.
  52          */
  53         switch ((readl(SAMPLE_AT_RESET_LOW) >> 5) & 7) {
  54         case 0:
  55                 hclk = 166666667;
  56                 break;
  57         case 1:
  58                 hclk = 200000000;
  59                 break;
  60         case 2:
  61                 hclk = 266666667;
  62                 break;
  63         case 3:
  64                 hclk = 333333333;
  65                 break;
  66         case 4:
  67                 hclk = 400000000;
  68                 break;
  69         default:
  70                 panic("unknown HCLK PLL setting: %.8x\n",
  71                         readl(SAMPLE_AT_RESET_LOW));
  72         }
  73
  74         return hclk;
  75 }
  76
  77 static void get_pclk_l2clk(int hclk, int core_index, int *pclk, int *l2clk)
  78 {
  79         u32 cfg;
  80
  81         /*
  82          * Core #0 PCLK/L2CLK is configured by bits [13:8], core #1
  83          * PCLK/L2CLK by bits [19:14].
  84          */
  85         if (core_index == 0) {
  86                 cfg = (readl(SAMPLE_AT_RESET_LOW) >> 8) & 0x3f;
  87         } else {
  88                 cfg = (readl(SAMPLE_AT_RESET_LOW) >> 14) & 0x3f;
  89         }
  90
  91         /*
  92          * Bits [11:8] ([17:14] for core #1) configure the PCLK:HCLK
  93          * ratio (1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6).
  94          */
  95         *pclk = ((u64)hclk * (2 + (cfg & 0xf))) >> 1;
  96
  97         /*
  98          * Bits [13:12] ([19:18] for core #1) configure the PCLK:L2CLK
  99          * ratio (1, 2, 3).
 100          */
 101         *l2clk = *pclk / (((cfg >> 4) & 3) + 1);
 102 }
 103
 104 static int get_tclk(void)
 105 {
 106         int tclk;
 107
 108         /*
 109          * TCLK tick rate is configured by DEV_A[2:0] strap pins.
 110          */
 111         switch ((readl(SAMPLE_AT_RESET_HIGH) >> 6) & 7) {
 112         case 1:
 113                 tclk = 166666667;
 114                 break;
 115         case 3:
 116                 tclk = 200000000;
 117                 break;
 118         default:
 119                 panic("unknown TCLK PLL setting: %.8x\n",
 120                         readl(SAMPLE_AT_RESET_HIGH));
 121         }
 122
 123         return tclk;
 124 }
 125
 126
 127 /*****************************************************************************
 128  * I/O Address Mapping
 129  ****************************************************************************/
 130 static struct map_desc mv78xx0_io_desc[] __initdata = {
 131         {
 132                 .virtual        = MV78XX0_CORE_REGS_VIRT_BASE,
 133                 .pfn            = 0,
 134                 .length         = MV78XX0_CORE_REGS_SIZE,
 135                 .type           = MT_DEVICE,
 136         }, {
 137                 .virtual        = MV78XX0_PCIE_IO_VIRT_BASE(0),
 138                 .pfn            = __phys_to_pfn(MV78XX0_PCIE_IO_PHYS_BASE(0)),
 139                 .length         = MV78XX0_PCIE_IO_SIZE * 8,
 140                 .type           = MT_DEVICE,
 141         }, {
 142                 .virtual        = MV78XX0_REGS_VIRT_BASE,
 143                 .pfn            = __phys_to_pfn(MV78XX0_REGS_PHYS_BASE),
 144                 .length         = MV78XX0_REGS_SIZE,
 145                 .type           = MT_DEVICE,
 146         },
 147 };
 148
 149 void __init mv78xx0_map_io(void)
 150 {
 151         unsigned long phys;
 152
 153         /*
 154          * Map the right set of per-core registers depending on
 155          * which core we are running on.
 156          */
 157         if (mv78xx0_core_index() == 0) {
 158                 phys = MV78XX0_CORE0_REGS_PHYS_BASE;
 159         } else {
 160                 phys = MV78XX0_CORE1_REGS_PHYS_BASE;
 161         }
 162         mv78xx0_io_desc[0].pfn = __phys_to_pfn(phys);
 163
 164         iotable_init(mv78xx0_io_desc, ARRAY_SIZE(mv78xx0_io_desc));
 165 }
 166
 167
 168 /*****************************************************************************
 169  * EHCI
 170  ****************************************************************************/
 171 void __init mv78xx0_ehci0_init(void)
 172 {
 173         orion_ehci_init(&mv78xx0_mbus_dram_info,
 174                         USB0_PHYS_BASE, IRQ_MV78XX0_USB_0, EHCI_PHY_NA);
 175 }
 176
 177
 178 /*****************************************************************************
 179  * EHCI1
 180  ****************************************************************************/
 181 void __init mv78xx0_ehci1_init(void)
 182 {
 183         orion_ehci_1_init(&mv78xx0_mbus_dram_info,
 184                           USB1_PHYS_BASE, IRQ_MV78XX0_USB_1);
 185 }
 186
 187
 188 /*****************************************************************************
 189  * EHCI2
 190  ****************************************************************************/
 191 void __init mv78xx0_ehci2_init(void)
 192 {
 193         orion_ehci_2_init(&mv78xx0_mbus_dram_info,
 194                           USB2_PHYS_BASE, IRQ_MV78XX0_USB_2);
 195 }
 196
 197
 198 /*****************************************************************************
 199  * GE00
 200  ****************************************************************************/
 201 void __init mv78xx0_ge00_init(struct mv643xx_eth_platform_data *eth_data)
 202 {
 203         orion_ge00_init(eth_data, &mv78xx0_mbus_dram_info,
 204                         GE00_PHYS_BASE, IRQ_MV78XX0_GE00_SUM,
 205                         IRQ_MV78XX0_GE_ERR, get_tclk(),
 206                         MV643XX_TX_CSUM_DEFAULT_LIMIT);
 207 }
 208
 209
 210 /*****************************************************************************
 211  * GE01
 212  ****************************************************************************/
 213 void __init mv78xx0_ge01_init(struct mv643xx_eth_platform_data *eth_data)
 214 {
 215         orion_ge01_init(eth_data, &mv78xx0_mbus_dram_info,
 216                         GE01_PHYS_BASE, IRQ_MV78XX0_GE01_SUM,
 217                         NO_IRQ, get_tclk(),
 218                         MV643XX_TX_CSUM_DEFAULT_LIMIT);
 219 }
 220
 221
 222 /*****************************************************************************
 223  * GE10
 224  ****************************************************************************/
 225 void __init mv78xx0_ge10_init(struct mv643xx_eth_platform_data *eth_data)
 226 {
 227         u32 dev, rev;
 228
 229         /*
 230          * On the Z0, ge10 and ge11 are internally connected back
 231          * to back, and not brought out.
 232          */
 233         mv78xx0_pcie_id(&dev, &rev);
 234         if (dev == MV78X00_Z0_DEV_ID) {
 235                 eth_data->phy_addr = MV643XX_ETH_PHY_NONE;
 236                 eth_data->speed = SPEED_1000;
 237                 eth_data->duplex = DUPLEX_FULL;
 238         }
 239
 240         orion_ge10_init(eth_data, &mv78xx0_mbus_dram_info,
 241                         GE10_PHYS_BASE, IRQ_MV78XX0_GE10_SUM,
 242                         NO_IRQ, get_tclk());
 243 }
 244
 245
 246 /*****************************************************************************
 247  * GE11
 248  ****************************************************************************/
 249 void __init mv78xx0_ge11_init(struct mv643xx_eth_platform_data *eth_data)
 250 {
 251         u32 dev, rev;
 252
 253         /*
 254          * On the Z0, ge10 and ge11 are internally connected back
 255          * to back, and not brought out.
 256          */
 257         mv78xx0_pcie_id(&dev, &rev);
 258         if (dev == MV78X00_Z0_DEV_ID) {
 259                 eth_data->phy_addr = MV643XX_ETH_PHY_NONE;
 260                 eth_data->speed = SPEED_1000;
 261                 eth_data->duplex = DUPLEX_FULL;
 262         }
 263
 264         orion_ge11_init(eth_data, &mv78xx0_mbus_dram_info,
 265                         GE11_PHYS_BASE, IRQ_MV78XX0_GE11_SUM,
 266                         NO_IRQ, get_tclk());
 267 }
 268
 269 /*****************************************************************************
 270  * I2C
 271  ****************************************************************************/
 272 void __init mv78xx0_i2c_init(void)
 273 {
 274         orion_i2c_init(I2C_0_PHYS_BASE, IRQ_MV78XX0_I2C_0, 8);
 275         orion_i2c_1_init(I2C_1_PHYS_BASE, IRQ_MV78XX0_I2C_1, 8);
 276 }
 277
 278 /*****************************************************************************
 279  * SATA
 280  ****************************************************************************/
 281 void __init mv78xx0_sata_init(struct mv_sata_platform_data *sata_data)
 282 {
 283         orion_sata_init(sata_data, &mv78xx0_mbus_dram_info,
 284                         SATA_PHYS_BASE, IRQ_MV78XX0_SATA);
 285 }
 286
 287
 288 /*****************************************************************************
 289  * UART0
 290  ****************************************************************************/
 291 void __init mv78xx0_uart0_init(void)
 292 {
 293         orion_uart0_init(UART0_VIRT_BASE, UART0_PHYS_BASE,
 294                          IRQ_MV78XX0_UART_0, get_tclk());
 295 }
 296
 297
 298 /*****************************************************************************
 299  * UART1
 300  ****************************************************************************/
 301 void __init mv78xx0_uart1_init(void)
 302 {
 303         orion_uart1_init(UART1_VIRT_BASE, UART1_PHYS_BASE,
 304                          IRQ_MV78XX0_UART_1, get_tclk());
 305 }
 306
 307
 308 /*****************************************************************************
 309  * UART2
 310  ****************************************************************************/
 311 void __init mv78xx0_uart2_init(void)
 312 {
 313         orion_uart2_init(UART2_VIRT_BASE, UART2_PHYS_BASE,
 314                          IRQ_MV78XX0_UART_2, get_tclk());
 315 }
 316
 317 /*****************************************************************************
 318  * UART3
 319  ****************************************************************************/
 320 void __init mv78xx0_uart3_init(void)
 321 {
 322         orion_uart3_init(UART3_VIRT_BASE, UART3_PHYS_BASE,
 323                          IRQ_MV78XX0_UART_3, get_tclk());
 324 }
 325
 326 /*****************************************************************************
 327  * Time handling
 328  ****************************************************************************/
 329 void __init mv78xx0_init_early(void)
 330 {
 331         orion_time_set_base(TIMER_VIRT_BASE);
 332 }
 333
 334 static void mv78xx0_timer_init(void)
 335 {
 336         orion_time_init(BRIDGE_VIRT_BASE, BRIDGE_INT_TIMER1_CLR,
 337                         IRQ_MV78XX0_TIMER_1, get_tclk());
 338 }
 339
 340 struct sys_timer mv78xx0_timer = {
 341         .init = mv78xx0_timer_init,
 342 };
 343
 344
 345 /*****************************************************************************
 346  * General
 347  ****************************************************************************/
 348 static char * __init mv78xx0_id(void)
 349 {
 350         u32 dev, rev;
 351
 352         mv78xx0_pcie_id(&dev, &rev);
 353
 354         if (dev == MV78X00_Z0_DEV_ID) {
 355                 if (rev == MV78X00_REV_Z0)
 356                         return "MV78X00-Z0";
 357                 else
 358                         return "MV78X00-Rev-Unsupported";
 359         } else if (dev == MV78100_DEV_ID) {
 360                 if (rev == MV78100_REV_A0)
 361                         return "MV78100-A0";
 362                 else if (rev == MV78100_REV_A1)
 363                         return "MV78100-A1";
 364                 else
 365                         return "MV78100-Rev-Unsupported";
 366         } else if (dev == MV78200_DEV_ID) {
 367                 if (rev == MV78100_REV_A0)
 368                         return "MV78200-A0";
 369                 else
 370                         return "MV78200-Rev-Unsupported";
 371         } else {
 372                 return "Device-Unknown";
 373         }
 374 }
 375
 376 static int __init is_l2_writethrough(void)
 377 {
 378         return !!(readl(CPU_CONTROL) & L2_WRITETHROUGH);
 379 }
 380
 381 void __init mv78xx0_init(void)
 382 {
 383         int core_index;
 384         int hclk;
 385         int pclk;
 386         int l2clk;
 387         int tclk;
 388
 389         core_index = mv78xx0_core_index();
 390         hclk = get_hclk();
 391         get_pclk_l2clk(hclk, core_index, &pclk, &l2clk);
 392         tclk = get_tclk();
 393
 394         printk(KERN_INFO "%s ", mv78xx0_id());
 395         printk("core #%d, ", core_index);
 396         printk("PCLK = %dMHz, ", (pclk + 499999) / 1000000);
 397         printk("L2 = %dMHz, ", (l2clk + 499999) / 1000000);
 398         printk("HCLK = %dMHz, ", (hclk + 499999) / 1000000);
 399         printk("TCLK = %dMHz\n", (tclk + 499999) / 1000000);
 400
 401         mv78xx0_setup_cpu_mbus();
 402
 403 #ifdef CONFIG_CACHE_FEROCEON_L2
 404         feroceon_l2_init(is_l2_writethrough());
 405 #endif
 406 }