arch/arm/boot/compressed/head.S

   1 /*
   2  *  linux/arch/arm/boot/compressed/head.S
   3  *
   4  *  Copyright (C) 1996-2002 Russell King
   5  *  Copyright (C) 2004 Hyok S. Choi (MPU support)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #include <linux/linkage.h>
  12
  13 /*
  14  * Debugging stuff
  15  *
  16  * Note that these macros must not contain any code which is not
  17  * 100% relocatable.  Any attempt to do so will result in a crash.
  18  * Please select one of the following when turning on debugging.
  19  */
  20 #ifdef DEBUG
  21
  22 #if defined(CONFIG_DEBUG_ICEDCC)
  23
  24 #if defined(CONFIG_CPU_V6) || defined(CONFIG_CPU_V6K) || defined(CONFIG_CPU_V7)
  25                 .macro  loadsp, rb, tmp
  26                 .endm
  27                 .macro  writeb, ch, rb
  28                 mcr     p14, 0, \ch, c0, c5, 0
  29                 .endm
  30 #elif defined(CONFIG_CPU_XSCALE)
  31                 .macro  loadsp, rb, tmp
  32                 .endm
  33                 .macro  writeb, ch, rb
  34                 mcr     p14, 0, \ch, c8, c0, 0
  35                 .endm
  36 #else
  37                 .macro  loadsp, rb, tmp
  38                 .endm
  39                 .macro  writeb, ch, rb
  40                 mcr     p14, 0, \ch, c1, c0, 0
  41                 .endm
  42 #endif
  43
  44 #else
  45
  46 #include <mach/debug-macro.S>
  47
  48                 .macro  writeb, ch, rb
  49                 senduart \ch, \rb
  50                 .endm
  51
  52 #if defined(CONFIG_ARCH_SA1100)
  53                 .macro  loadsp, rb, tmp
  54                 mov     \rb, #0x80000000        @ physical base address
  55 #ifdef CONFIG_DEBUG_LL_SER3
  56                 add     \rb, \rb, #0x00050000   @ Ser3
  57 #else
  58                 add     \rb, \rb, #0x00010000   @ Ser1
  59 #endif
  60                 .endm
  61 #elif defined(CONFIG_ARCH_S3C2410)
  62                 .macro loadsp, rb, tmp
  63                 mov     \rb, #0x50000000
  64                 add     \rb, \rb, #0x4000 * CONFIG_S3C_LOWLEVEL_UART_PORT
  65                 .endm
  66 #else
  67                 .macro  loadsp, rb, tmp
  68                 addruart \rb, \tmp
  69                 .endm
  70 #endif
  71 #endif
  72 #endif
  73
  74                 .macro  kputc,val
  75                 mov     r0, \val
  76                 bl      putc
  77                 .endm
  78
  79                 .macro  kphex,val,len
  80                 mov     r0, \val
  81                 mov     r1, #\len
  82                 bl      phex
  83                 .endm
  84
  85                 .macro  debug_reloc_start
  86 #ifdef DEBUG
  87                 kputc   #'\n'
  88                 kphex   r6, 8           /* processor id */
  89                 kputc   #':'
  90                 kphex   r7, 8           /* architecture id */
  91 #ifdef CONFIG_CPU_CP15
  92                 kputc   #':'
  93                 mrc     p15, 0, r0, c1, c0
  94                 kphex   r0, 8           /* control reg */
  95 #endif
  96                 kputc   #'\n'
  97                 kphex   r5, 8           /* decompressed kernel start */
  98                 kputc   #'-'
  99                 kphex   r9, 8           /* decompressed kernel end  */
 100                 kputc   #'>'
 101                 kphex   r4, 8           /* kernel execution address */
 102                 kputc   #'\n'
 103 #endif
 104                 .endm
 105
 106                 .macro  debug_reloc_end
 107 #ifdef DEBUG
 108                 kphex   r5, 8           /* end of kernel */
 109                 kputc   #'\n'
 110                 mov     r0, r4
 111                 bl      memdump         /* dump 256 bytes at start of kernel */
 112 #endif
 113                 .endm
 114
 115                 .section ".start", #alloc, #execinstr
 116 /*
 117  * sort out different calling conventions
 118  */
 119                 .align
 120                 .arm                            @ Always enter in ARM state
 121 start:
 122                 .type   start,#function
 123                 .rept   7
 124                 mov     r0, r0
 125                 .endr
 126    ARM(         mov     r0, r0          )
 127    ARM(         b       1f              )
 128  THUMB(         adr     r12, BSYM(1f)   )
 129  THUMB(         bx      r12             )
 130
 131                 .word   0x016f2818              @ Magic numbers to help the loader
 132                 .word   start                   @ absolute load/run zImage address
 133                 .word   _edata                  @ zImage end address
 134  THUMB(         .thumb                  )
 135 1:              mov     r7, r1                  @ save architecture ID
 136                 mov     r8, r2                  @ save atags pointer
 137
 138 #ifndef __ARM_ARCH_2__
 139                 /*
 140                  * Booting from Angel - need to enter SVC mode and disable
 141                  * FIQs/IRQs (numeric definitions from angel arm.h source).
 142                  * We only do this if we were in user mode on entry.
 143                  */
 144                 mrs     r2, cpsr                @ get current mode
 145                 tst     r2, #3                  @ not user?
 146                 bne     not_angel
 147                 mov     r0, #0x17               @ angel_SWIreason_EnterSVC
 148  ARM(           swi     0x123456        )       @ angel_SWI_ARM
 149  THUMB(         svc     0xab            )       @ angel_SWI_THUMB
 150 not_angel:
 151                 mrs     r2, cpsr                @ turn off interrupts to
 152                 orr     r2, r2, #0xc0           @ prevent angel from running
 153                 msr     cpsr_c, r2
 154 #else
 155                 teqp    pc, #0x0c000003         @ turn off interrupts
 156 #endif
 157
 158                 /*
 159                  * Note that some cache flushing and other stuff may
 160                  * be needed here - is there an Angel SWI call for this?
 161                  */
 162
 163                 /*
 164                  * some architecture specific code can be inserted
 165                  * by the linker here, but it should preserve r7, r8, and r9.
 166                  */
 167
 168                 .text
 169
 170 #ifdef CONFIG_AUTO_ZRELADDR
 171                 @ determine final kernel image address
 172                 mov     r4, pc
 173                 and     r4, r4, #0xf8000000
 174                 add     r4, r4, #TEXT_OFFSET
 175 #else
 176                 ldr     r4, =zreladdr
 177 #endif
 178
 179                 bl      cache_on
 180
 181 restart:        adr     r0, LC0
 182                 ldmia   r0, {r1, r2, r3, r6, r10, r11, r12}
 183                 ldr     sp, [r0, #28]
 184
 185                 /*
 186                  * We might be running at a different address.  We need
 187                  * to fix up various pointers.
 188                  */
 189                 sub     r0, r0, r1              @ calculate the delta offset
 190                 add     r6, r6, r0              @ _edata
 191                 add     r10, r10, r0            @ inflated kernel size location
 192
 193                 /*
 194                  * The kernel build system appends the size of the
 195                  * decompressed kernel at the end of the compressed data
 196                  * in little-endian form.
 197                  */
 198                 ldrb    r9, [r10, #0]
 199                 ldrb    lr, [r10, #1]
 200                 orr     r9, r9, lr, lsl #8
 201                 ldrb    lr, [r10, #2]
 202                 ldrb    r10, [r10, #3]
 203                 orr     r9, r9, lr, lsl #16
 204                 orr     r9, r9, r10, lsl #24
 205
 206 #ifndef CONFIG_ZBOOT_ROM
 207                 /* malloc space is above the relocated stack (64k max) */
 208                 add     sp, sp, r0
 209                 add     r10, sp, #0x10000
 210 #else
 211                 /*
 212                  * With ZBOOT_ROM the bss/stack is non relocatable,
 213                  * but someone could still run this code from RAM,
 214                  * in which case our reference is _edata.
 215                  */
 216                 mov     r10, r6
 217 #endif
 218
 219                 mov     r5, #0                  @ init dtb size to 0
 220 #ifdef CONFIG_ARM_APPENDED_DTB
 221 /*
 222  *   r0  = delta
 223  *   r2  = BSS start
 224  *   r3  = BSS end
 225  *   r4  = final kernel address
 226  *   r5  = appended dtb size (still unknown)
 227  *   r6  = _edata
 228  *   r7  = architecture ID
 229  *   r8  = atags/device tree pointer
 230  *   r9  = size of decompressed image
 231  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 232  *   r11 = GOT start
 233  *   r12 = GOT end
 234  *   sp  = stack pointer
 235  *
 236  * if there are device trees (dtb) appended to zImage, advance r10 so that the
 237  * dtb data will get relocated along with the kernel if necessary.
 238  */
 239
 240                 ldr     lr, [r6, #0]
 241 #ifndef __ARMEB__
 242                 ldr     r1, =0xedfe0dd0         @ sig is 0xd00dfeed big endian
 243 #else
 244                 ldr     r1, =0xd00dfeed
 245 #endif
 246                 cmp     lr, r1
 247                 bne     dtb_check_done          @ not found
 248
 249 #ifdef CONFIG_ARM_ATAG_DTB_COMPAT
 250                 /*
 251                  * OK... Let's do some funky business here.
 252                  * If we do have a DTB appended to zImage, and we do have
 253                  * an ATAG list around, we want the later to be translated
 254                  * and folded into the former here.  To be on the safe side,
 255                  * let's temporarily move  the stack away into the malloc
 256                  * area.  No GOT fixup has occurred yet, but none of the
 257                  * code we're about to call uses any global variable.
 258                 */
 259                 add     sp, sp, #0x10000
 260                 stmfd   sp!, {r0-r3, ip, lr}
 261                 mov     r0, r8
 262                 mov     r1, r6
 263                 sub     r2, sp, r6
 264                 bl      atags_to_fdt
 265
 266                 /*
 267                  * If returned value is 1, there is no ATAG at the location
 268                  * pointed by r8.  Try the typical 0x100 offset from start
 269                  * of RAM and hope for the best.
 270                  */
 271                 cmp     r0, #1
 272                 sub     r0, r4, #(TEXT_OFFSET - 0x100)
 273                 mov     r1, r6
 274                 sub     r2, sp, r6
 275                 blne    atags_to_fdt
 276
 277                 ldmfd   sp!, {r0-r3, ip, lr}
 278                 sub     sp, sp, #0x10000
 279 #endif
 280
 281                 mov     r8, r6                  @ use the appended device tree
 282
 283                 /*
 284                  * Make sure that the DTB doesn't end up in the final
 285                  * kernel's .bss area. To do so, we adjust the decompressed
 286                  * kernel size to compensate if that .bss size is larger
 287                  * than the relocated code.
 288                  */
 289                 ldr     r5, =_kernel_bss_size
 290                 adr     r1, wont_overwrite
 291                 sub     r1, r6, r1
 292                 subs    r1, r5, r1
 293                 addhi   r9, r9, r1
 294
 295                 /* Get the dtb's size */
 296                 ldr     r5, [r6, #4]
 297 #ifndef __ARMEB__
 298                 /* convert r5 (dtb size) to little endian */
 299                 eor     r1, r5, r5, ror #16
 300                 bic     r1, r1, #0x00ff0000
 301                 mov     r5, r5, ror #8
 302                 eor     r5, r5, r1, lsr #8
 303 #endif
 304
 305                 /* preserve 64-bit alignment */
 306                 add     r5, r5, #7
 307                 bic     r5, r5, #7
 308
 309                 /* relocate some pointers past the appended dtb */
 310                 add     r6, r6, r5
 311                 add     r10, r10, r5
 312                 add     sp, sp, r5
 313 dtb_check_done:
 314 #endif
 315
 316 /*
 317  * Check to see if we will overwrite ourselves.
 318  *   r4  = final kernel address
 319  *   r9  = size of decompressed image
 320  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 321  * We basically want:
 322  *   r4 - 16k page directory >= r10 -> OK
 323  *   r4 + image length <= address of wont_overwrite -> OK
 324  */
 325                 add     r10, r10, #16384
 326                 cmp     r4, r10
 327                 bhs     wont_overwrite
 328                 add     r10, r4, r9
 329                 adr     r9, wont_overwrite
 330                 cmp     r10, r9
 331                 bls     wont_overwrite
 332
 333 /*
 334  * Relocate ourselves past the end of the decompressed kernel.
 335  *   r6  = _edata
 336  *   r10 = end of the decompressed kernel
 337  * Because we always copy ahead, we need to do it from the end and go
 338  * backward in case the source and destination overlap.
 339  */
 340                 /*
 341                  * Bump to the next 256-byte boundary with the size of
 342                  * the relocation code added. This avoids overwriting
 343                  * ourself when the offset is small.
 344                  */
 345                 add     r10, r10, #((reloc_code_end - restart + 256) & ~255)
 346                 bic     r10, r10, #255
 347
 348                 /* Get start of code we want to copy and align it down. */
 349                 adr     r5, restart
 350                 bic     r5, r5, #31
 351
 352                 sub     r9, r6, r5              @ size to copy
 353                 add     r9, r9, #31             @ rounded up to a multiple
 354                 bic     r9, r9, #31             @ ... of 32 bytes
 355                 add     r6, r9, r5
 356                 add     r9, r9, r10
 357
 358 1:              ldmdb   r6!, {r0 - r3, r10 - r12, lr}
 359                 cmp     r6, r5
 360                 stmdb   r9!, {r0 - r3, r10 - r12, lr}
 361                 bhi     1b
 362
 363                 /* Preserve offset to relocated code. */
 364                 sub     r6, r9, r6
 365
 366 #ifndef CONFIG_ZBOOT_ROM
 367                 /* cache_clean_flush may use the stack, so relocate it */
 368                 add     sp, sp, r6
 369 #endif
 370
 371                 bl      cache_clean_flush
 372
 373                 adr     r0, BSYM(restart)
 374                 add     r0, r0, r6
 375                 mov     pc, r0
 376
 377 wont_overwrite:
 378 /*
 379  * If delta is zero, we are running at the address we were linked at.
 380  *   r0  = delta
 381  *   r2  = BSS start
 382  *   r3  = BSS end
 383  *   r4  = kernel execution address
 384  *   r5  = appended dtb size (0 if not present)
 385  *   r7  = architecture ID
 386  *   r8  = atags pointer
 387  *   r11 = GOT start
 388  *   r12 = GOT end
 389  *   sp  = stack pointer
 390  */
 391                 orrs    r1, r0, r5
 392                 beq     not_relocated
 393
 394                 add     r11, r11, r0
 395                 add     r12, r12, r0
 396
 397 #ifndef CONFIG_ZBOOT_ROM
 398                 /*
 399                  * If we're running fully PIC === CONFIG_ZBOOT_ROM = n,
 400                  * we need to fix up pointers into the BSS region.
 401                  * Note that the stack pointer has already been fixed up.
 402                  */
 403                 add     r2, r2, r0
 404                 add     r3, r3, r0
 405
 406                 /*
 407                  * Relocate all entries in the GOT table.
 408                  * Bump bss entries to _edata + dtb size
 409                  */
 410 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 411                 add     r1, r1, r0              @ This fixes up C references
 412                 cmp     r1, r2                  @ if entry >= bss_start &&
 413                 cmphs   r3, r1                  @       bss_end > entry
 414                 addhi   r1, r1, r5              @    entry += dtb size
 415                 str     r1, [r11], #4           @ next entry
 416                 cmp     r11, r12
 417                 blo     1b
 418
 419                 /* bump our bss pointers too */
 420                 add     r2, r2, r5
 421                 add     r3, r3, r5
 422
 423 #else
 424
 425                 /*
 426                  * Relocate entries in the GOT table.  We only relocate
 427                  * the entries that are outside the (relocated) BSS region.
 428                  */
 429 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 430                 cmp     r1, r2                  @ entry < bss_start ||
 431                 cmphs   r3, r1                  @ _end < entry
 432                 addlo   r1, r1, r0              @ table.  This fixes up the
 433                 str     r1, [r11], #4           @ C references.
 434                 cmp     r11, r12
 435                 blo     1b
 436 #endif
 437
 438 not_relocated:  mov     r0, #0
 439 1:              str     r0, [r2], #4            @ clear bss
 440                 str     r0, [r2], #4
 441                 str     r0, [r2], #4
 442                 str     r0, [r2], #4
 443                 cmp     r2, r3
 444                 blo     1b
 445
 446 /*
 447  * The C runtime environment should now be setup sufficiently.
 448  * Set up some pointers, and start decompressing.
 449  *   r4  = kernel execution address
 450  *   r7  = architecture ID
 451  *   r8  = atags pointer
 452  */
 453                 mov     r0, r4
 454                 mov     r1, sp                  @ malloc space above stack
 455                 add     r2, sp, #0x10000        @ 64k max
 456                 mov     r3, r7
 457                 bl      decompress_kernel
 458                 bl      cache_clean_flush
 459                 bl      cache_off
 460                 mov     r0, #0                  @ must be zero
 461                 mov     r1, r7                  @ restore architecture number
 462                 mov     r2, r8                  @ restore atags pointer
 463  ARM(           mov     pc, r4  )               @ call kernel
 464  THUMB(         bx      r4      )               @ entry point is always ARM
 465
 466                 .align  2
 467                 .type   LC0, #object
 468 LC0:            .word   LC0                     @ r1
 469                 .word   __bss_start             @ r2
 470                 .word   _end                    @ r3
 471                 .word   _edata                  @ r6
 472                 .word   input_data_end - 4      @ r10 (inflated size location)
 473                 .word   _got_start              @ r11
 474                 .word   _got_end                @ ip
 475                 .word   .L_user_stack_end       @ sp
 476                 .size   LC0, . - LC0
 477
 478 #ifdef CONFIG_ARCH_RPC
 479                 .globl  params
 480 params:         ldr     r0, =0x10000100         @ params_phys for RPC
 481                 mov     pc, lr
 482                 .ltorg
 483                 .align
 484 #endif
 485
 486 /*
 487  * Turn on the cache.  We need to setup some page tables so that we
 488  * can have both the I and D caches on.
 489  *
 490  * We place the page tables 16k down from the kernel execution address,
 491  * and we hope that nothing else is using it.  If we're using it, we
 492  * will go pop!
 493  *
 494  * On entry,
 495  *  r4 = kernel execution address
 496  *  r7 = architecture number
 497  *  r8 = atags pointer
 498  * On exit,
 499  *  r0, r1, r2, r3, r9, r10, r12 corrupted
 500  * This routine must preserve:
 501  *  r4, r7, r8
 502  */
 503                 .align  5
 504 cache_on:       mov     r3, #8                  @ cache_on function
 505                 b       call_cache_fn
 506
 507 /*
 508  * Initialize the highest priority protection region, PR7
 509  * to cover all 32bit address and cacheable and bufferable.
 510  */
 511 __armv4_mpu_cache_on:
 512                 mov     r0, #0x3f               @ 4G, the whole
 513                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 514                 mcr     p15, 0, r0, c6, c7, 1
 515
 516                 mov     r0, #0x80               @ PR7
 517                 mcr     p15, 0, r0, c2, c0, 0   @ D-cache on
 518                 mcr     p15, 0, r0, c2, c0, 1   @ I-cache on
 519                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 520
 521                 mov     r0, #0xc000
 522                 mcr     p15, 0, r0, c5, c0, 1   @ I-access permission
 523                 mcr     p15, 0, r0, c5, c0, 0   @ D-access permission
 524
 525                 mov     r0, #0
 526                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 527                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 528                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 529                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 530                                                 @ ...I .... ..D. WC.M
 531                 orr     r0, r0, #0x002d         @ .... .... ..1. 11.1
 532                 orr     r0, r0, #0x1000         @ ...1 .... .... ....
 533
 534                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 535
 536                 mov     r0, #0
 537                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 538                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 539                 mov     pc, lr
 540
 541 __armv3_mpu_cache_on:
 542                 mov     r0, #0x3f               @ 4G, the whole
 543                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 544
 545                 mov     r0, #0x80               @ PR7
 546                 mcr     p15, 0, r0, c2, c0, 0   @ cache on
 547                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 548
 549                 mov     r0, #0xc000
 550                 mcr     p15, 0, r0, c5, c0, 0   @ access permission
 551
 552                 mov     r0, #0
 553                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 554                 /*
 555                  * ?? ARMv3 MMU does not allow reading the control register,
 556                  * does this really work on ARMv3 MPU?
 557                  */
 558                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 559                                                 @ .... .... .... WC.M
 560                 orr     r0, r0, #0x000d         @ .... .... .... 11.1
 561                 /* ?? this overwrites the value constructed above? */
 562                 mov     r0, #0
 563                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 564
 565                 /* ?? invalidate for the second time? */
 566                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 567                 mov     pc, lr
 568
 569 __setup_mmu:    sub     r3, r4, #16384          @ Page directory size
 570                 bic     r3, r3, #0xff           @ Align the pointer
 571                 bic     r3, r3, #0x3f00
 572 /*
 573  * Initialise the page tables, turning on the cacheable and bufferable
 574  * bits for the RAM area only.
 575  */
 576                 mov     r0, r3
 577                 mov     r9, r0, lsr #18
 578                 mov     r9, r9, lsl #18         @ start of RAM
 579                 add     r10, r9, #0x10000000    @ a reasonable RAM size
 580                 mov     r1, #0x12
 581                 orr     r1, r1, #3 << 10
 582                 add     r2, r3, #16384
 583 1:              cmp     r1, r9                  @ if virt > start of RAM
 584 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 585                 orrhs   r1, r1, #0x08           @ set cacheable
 586 #else
 587                 orrhs   r1, r1, #0x0c           @ set cacheable, bufferable
 588 #endif
 589                 cmp     r1, r10                 @ if virt > end of RAM
 590                 bichs   r1, r1, #0x0c           @ clear cacheable, bufferable
 591                 str     r1, [r0], #4            @ 1:1 mapping
 592                 add     r1, r1, #1048576
 593                 teq     r0, r2
 594                 bne     1b
 595 /*
 596  * If ever we are running from Flash, then we surely want the cache
 597  * to be enabled also for our execution instance...  We map 2MB of it
 598  * so there is no map overlap problem for up to 1 MB compressed kernel.
 599  * If the execution is in RAM then we would only be duplicating the above.
 600  */
 601                 mov     r1, #0x1e
 602                 orr     r1, r1, #3 << 10
 603                 mov     r2, pc
 604                 mov     r2, r2, lsr #20
 605                 orr     r1, r1, r2, lsl #20
 606                 add     r0, r3, r2, lsl #2
 607                 str     r1, [r0], #4
 608                 add     r1, r1, #1048576
 609                 str     r1, [r0]
 610                 mov     pc, lr
 611 ENDPROC(__setup_mmu)
 612
 613 __arm926ejs_mmu_cache_on:
 614 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 615                 mov     r0, #4                  @ put dcache in WT mode
 616                 mcr     p15, 7, r0, c15, c0, 0
 617 #endif
 618
 619 __armv4_mmu_cache_on:
 620                 mov     r12, lr
 621 #ifdef CONFIG_MMU
 622                 bl      __setup_mmu
 623                 mov     r0, #0
 624                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 625                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 626                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 627                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 628                 orr     r0, r0, #0x0030
 629 #ifdef CONFIG_CPU_ENDIAN_BE8
 630                 orr     r0, r0, #1 << 25        @ big-endian page tables
 631 #endif
 632                 bl      __common_mmu_cache_on
 633                 mov     r0, #0
 634                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 635 #endif
 636                 mov     pc, r12
 637
 638 __armv7_mmu_cache_on:
 639                 mov     r12, lr
 640 #ifdef CONFIG_MMU
 641                 mrc     p15, 0, r11, c0, c1, 4  @ read ID_MMFR0
 642                 tst     r11, #0xf               @ VMSA
 643                 blne    __setup_mmu
 644                 mov     r0, #0
 645                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 646                 tst     r11, #0xf               @ VMSA
 647                 mcrne   p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 648 #endif
 649                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 650                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 651                 orr     r0, r0, #0x003c         @ write buffer
 652 #ifdef CONFIG_MMU
 653 #ifdef CONFIG_CPU_ENDIAN_BE8
 654                 orr     r0, r0, #1 << 25        @ big-endian page tables
 655 #endif
 656                 orrne   r0, r0, #1              @ MMU enabled
 657                 movne   r1, #-1
 658                 mcrne   p15, 0, r3, c2, c0, 0   @ load page table pointer
 659                 mcrne   p15, 0, r1, c3, c0, 0   @ load domain access control
 660 #endif
 661                 mcr     p15, 0, r0, c1, c0, 0   @ load control register
 662                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back
 663                 mov     r0, #0
 664                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 665                 mov     pc, r12
 666
 667 __fa526_cache_on:
 668                 mov     r12, lr
 669                 bl      __setup_mmu
 670                 mov     r0, #0
 671                 mcr     p15, 0, r0, c7, c7, 0   @ Invalidate whole cache
 672                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 673                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 674                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 675                 orr     r0, r0, #0x1000         @ I-cache enable
 676                 bl      __common_mmu_cache_on
 677                 mov     r0, #0
 678                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 679                 mov     pc, r12
 680
 681 __arm6_mmu_cache_on:
 682                 mov     r12, lr
 683                 bl      __setup_mmu
 684                 mov     r0, #0
 685                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 686                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 687                 mov     r0, #0x30
 688                 bl      __common_mmu_cache_on
 689                 mov     r0, #0
 690                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 691                 mov     pc, r12
 692
 693 __common_mmu_cache_on:
 694 #ifndef CONFIG_THUMB2_KERNEL
 695 #ifndef DEBUG
 696                 orr     r0, r0, #0x000d         @ Write buffer, mmu
 697 #endif
 698                 mov     r1, #-1
 699                 mcr     p15, 0, r3, c2, c0, 0   @ load page table pointer
 700                 mcr     p15, 0, r1, c3, c0, 0   @ load domain access control
 701                 b       1f
 702                 .align  5                       @ cache line aligned
 703 1:              mcr     p15, 0, r0, c1, c0, 0   @ load control register
 704                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back to
 705                 sub     pc, lr, r0, lsr #32     @ properly flush pipeline
 706 #endif
 707
 708 #define PROC_ENTRY_SIZE (4*5)
 709
 710 /*
 711  * Here follow the relocatable cache support functions for the
 712  * various processors.  This is a generic hook for locating an
 713  * entry and jumping to an instruction at the specified offset
 714  * from the start of the block.  Please note this is all position
 715  * independent code.
 716  *
 717  *  r1  = corrupted
 718  *  r2  = corrupted
 719  *  r3  = block offset
 720  *  r9  = corrupted
 721  *  r12 = corrupted
 722  */
 723
 724 call_cache_fn:  adr     r12, proc_types
 725 #ifdef CONFIG_CPU_CP15
 726                 mrc     p15, 0, r9, c0, c0      @ get processor ID
 727 #else
 728                 ldr     r9, =CONFIG_PROCESSOR_ID
 729 #endif
 730 1:              ldr     r1, [r12, #0]           @ get value
 731                 ldr     r2, [r12, #4]           @ get mask
 732                 eor     r1, r1, r9              @ (real ^ match)
 733                 tst     r1, r2                  @       & mask
 734  ARM(           addeq   pc, r12, r3             ) @ call cache function
 735  THUMB(         addeq   r12, r3                 )
 736  THUMB(         moveq   pc, r12                 ) @ call cache function
 737                 add     r12, r12, #PROC_ENTRY_SIZE
 738                 b       1b
 739
 740 /*
 741  * Table for cache operations.  This is basically:
 742  *   - CPU ID match
 743  *   - CPU ID mask
 744  *   - 'cache on' method instruction
 745  *   - 'cache off' method instruction
 746  *   - 'cache flush' method instruction
 747  *
 748  * We match an entry using: ((real_id ^ match) & mask) == 0
 749  *
 750  * Writethrough caches generally only need 'on' and 'off'
 751  * methods.  Writeback caches _must_ have the flush method
 752  * defined.
 753  */
 754                 .align  2
 755                 .type   proc_types,#object
 756 proc_types:
 757                 .word   0x41560600              @ ARM6/610
 758                 .word   0xffffffe0
 759                 W(b)    __arm6_mmu_cache_off    @ works, but slow
 760                 W(b)    __arm6_mmu_cache_off
 761                 mov     pc, lr
 762  THUMB(         nop                             )
 763 @               b       __arm6_mmu_cache_on             @ untested
 764 @               b       __arm6_mmu_cache_off
 765 @               b       __armv3_mmu_cache_flush
 766
 767                 .word   0x00000000              @ old ARM ID
 768                 .word   0x0000f000
 769                 mov     pc, lr
 770  THUMB(         nop                             )
 771                 mov     pc, lr
 772  THUMB(         nop                             )
 773                 mov     pc, lr
 774  THUMB(         nop                             )
 775
 776                 .word   0x41007000              @ ARM7/710
 777                 .word   0xfff8fe00
 778                 W(b)    __arm7_mmu_cache_off
 779                 W(b)    __arm7_mmu_cache_off
 780                 mov     pc, lr
 781  THUMB(         nop                             )
 782
 783                 .word   0x41807200              @ ARM720T (writethrough)
 784                 .word   0xffffff00
 785                 W(b)    __armv4_mmu_cache_on
 786                 W(b)    __armv4_mmu_cache_off
 787                 mov     pc, lr
 788  THUMB(         nop                             )
 789
 790                 .word   0x41007400              @ ARM74x
 791                 .word   0xff00ff00
 792                 W(b)    __armv3_mpu_cache_on
 793                 W(b)    __armv3_mpu_cache_off
 794                 W(b)    __armv3_mpu_cache_flush
 795
 796                 .word   0x41009400              @ ARM94x
 797                 .word   0xff00ff00
 798                 W(b)    __armv4_mpu_cache_on
 799                 W(b)    __armv4_mpu_cache_off
 800                 W(b)    __armv4_mpu_cache_flush
 801
 802                 .word   0x41069260              @ ARM926EJ-S (v5TEJ)
 803                 .word   0xff0ffff0
 804                 W(b)    __arm926ejs_mmu_cache_on
 805                 W(b)    __armv4_mmu_cache_off
 806                 W(b)    __armv5tej_mmu_cache_flush
 807
 808                 .word   0x00007000              @ ARM7 IDs
 809                 .word   0x0000f000
 810                 mov     pc, lr
 811  THUMB(         nop                             )
 812                 mov     pc, lr
 813  THUMB(         nop                             )
 814                 mov     pc, lr
 815  THUMB(         nop                             )
 816
 817                 @ Everything from here on will be the new ID system.
 818
 819                 .word   0x4401a100              @ sa110 / sa1100
 820                 .word   0xffffffe0
 821                 W(b)    __armv4_mmu_cache_on
 822                 W(b)    __armv4_mmu_cache_off
 823                 W(b)    __armv4_mmu_cache_flush
 824
 825                 .word   0x6901b110              @ sa1110
 826                 .word   0xfffffff0
 827                 W(b)    __armv4_mmu_cache_on
 828                 W(b)    __armv4_mmu_cache_off
 829                 W(b)    __armv4_mmu_cache_flush
 830
 831                 .word   0x56056900
 832                 .word   0xffffff00              @ PXA9xx
 833                 W(b)    __armv4_mmu_cache_on
 834                 W(b)    __armv4_mmu_cache_off
 835                 W(b)    __armv4_mmu_cache_flush
 836
 837                 .word   0x56158000              @ PXA168
 838                 .word   0xfffff000
 839                 W(b)    __armv4_mmu_cache_on
 840                 W(b)    __armv4_mmu_cache_off
 841                 W(b)    __armv5tej_mmu_cache_flush
 842
 843                 .word   0x56050000              @ Feroceon
 844                 .word   0xff0f0000
 845                 W(b)    __armv4_mmu_cache_on
 846                 W(b)    __armv4_mmu_cache_off
 847                 W(b)    __armv5tej_mmu_cache_flush
 848
 849 #ifdef CONFIG_CPU_FEROCEON_OLD_ID
 850                 /* this conflicts with the standard ARMv5TE entry */
 851                 .long   0x41009260              @ Old Feroceon
 852                 .long   0xff00fff0
 853                 b       __armv4_mmu_cache_on
 854                 b       __armv4_mmu_cache_off
 855                 b       __armv5tej_mmu_cache_flush
 856 #endif
 857
 858                 .word   0x66015261              @ FA526
 859                 .word   0xff01fff1
 860                 W(b)    __fa526_cache_on
 861                 W(b)    __armv4_mmu_cache_off
 862                 W(b)    __fa526_cache_flush
 863
 864                 @ These match on the architecture ID
 865
 866                 .word   0x00020000              @ ARMv4T
 867                 .word   0x000f0000
 868                 W(b)    __armv4_mmu_cache_on
 869                 W(b)    __armv4_mmu_cache_off
 870                 W(b)    __armv4_mmu_cache_flush
 871
 872                 .word   0x00050000              @ ARMv5TE
 873                 .word   0x000f0000
 874                 W(b)    __armv4_mmu_cache_on
 875                 W(b)    __armv4_mmu_cache_off
 876                 W(b)    __armv4_mmu_cache_flush
 877
 878                 .word   0x00060000              @ ARMv5TEJ
 879                 .word   0x000f0000
 880                 W(b)    __armv4_mmu_cache_on
 881                 W(b)    __armv4_mmu_cache_off
 882                 W(b)    __armv5tej_mmu_cache_flush
 883
 884                 .word   0x0007b000              @ ARMv6
 885                 .word   0x000ff000
 886                 W(b)    __armv4_mmu_cache_on
 887                 W(b)    __armv4_mmu_cache_off
 888                 W(b)    __armv6_mmu_cache_flush
 889
 890                 .word   0x000f0000              @ new CPU Id
 891                 .word   0x000f0000
 892                 W(b)    __armv7_mmu_cache_on
 893                 W(b)    __armv7_mmu_cache_off
 894                 W(b)    __armv7_mmu_cache_flush
 895
 896                 .word   0                       @ unrecognised type
 897                 .word   0
 898                 mov     pc, lr
 899  THUMB(         nop                             )
 900                 mov     pc, lr
 901  THUMB(         nop                             )
 902                 mov     pc, lr
 903  THUMB(         nop                             )
 904
 905                 .size   proc_types, . - proc_types
 906
 907                 /*
 908                  * If you get a "non-constant expression in ".if" statement"
 909                  * error from the assembler on this line, check that you have
 910                  * not accidentally written a "b" instruction where you should
 911                  * have written W(b).
 912                  */
 913                 .if (. - proc_types) % PROC_ENTRY_SIZE != 0
 914                 .error "The size of one or more proc_types entries is wrong."
 915                 .endif
 916
 917 /*
 918  * Turn off the Cache and MMU.  ARMv3 does not support
 919  * reading the control register, but ARMv4 does.
 920  *
 921  * On exit,
 922  *  r0, r1, r2, r3, r9, r12 corrupted
 923  * This routine must preserve:
 924  *  r4, r7, r8
 925  */
 926                 .align  5
 927 cache_off:      mov     r3, #12                 @ cache_off function
 928                 b       call_cache_fn
 929
 930 __armv4_mpu_cache_off:
 931                 mrc     p15, 0, r0, c1, c0
 932                 bic     r0, r0, #0x000d
 933                 mcr     p15, 0, r0, c1, c0      @ turn MPU and cache off
 934                 mov     r0, #0
 935                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 936                 mcr     p15, 0, r0, c7, c6, 0   @ flush D-Cache
 937                 mcr     p15, 0, r0, c7, c5, 0   @ flush I-Cache
 938                 mov     pc, lr
 939
 940 __armv3_mpu_cache_off:
 941                 mrc     p15, 0, r0, c1, c0
 942                 bic     r0, r0, #0x000d
 943                 mcr     p15, 0, r0, c1, c0, 0   @ turn MPU and cache off
 944                 mov     r0, #0
 945                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 946                 mov     pc, lr
 947
 948 __armv4_mmu_cache_off:
 949 #ifdef CONFIG_MMU
 950                 mrc     p15, 0, r0, c1, c0
 951                 bic     r0, r0, #0x000d
 952                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 953                 mov     r0, #0
 954                 mcr     p15, 0, r0, c7, c7      @ invalidate whole cache v4
 955                 mcr     p15, 0, r0, c8, c7      @ invalidate whole TLB v4
 956 #endif
 957                 mov     pc, lr
 958
 959 __armv7_mmu_cache_off:
 960                 mrc     p15, 0, r0, c1, c0
 961 #ifdef CONFIG_MMU
 962                 bic     r0, r0, #0x000d
 963 #else
 964                 bic     r0, r0, #0x000c
 965 #endif
 966                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 967                 mov     r12, lr
 968                 bl      __armv7_mmu_cache_flush
 969                 mov     r0, #0
 970 #ifdef CONFIG_MMU
 971                 mcr     p15, 0, r0, c8, c7, 0   @ invalidate whole TLB
 972 #endif
 973                 mcr     p15, 0, r0, c7, c5, 6   @ invalidate BTC
 974                 mcr     p15, 0, r0, c7, c10, 4  @ DSB
 975                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 976                 mov     pc, r12
 977
 978 __arm6_mmu_cache_off:
 979                 mov     r0, #0x00000030         @ ARM6 control reg.
 980                 b       __armv3_mmu_cache_off
 981
 982 __arm7_mmu_cache_off:
 983                 mov     r0, #0x00000070         @ ARM7 control reg.
 984                 b       __armv3_mmu_cache_off
 985
 986 __armv3_mmu_cache_off:
 987                 mcr     p15, 0, r0, c1, c0, 0   @ turn MMU and cache off
 988                 mov     r0, #0
 989                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 990                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 991                 mov     pc, lr
 992
 993 /*
 994  * Clean and flush the cache to maintain consistency.
 995  *
 996  * On exit,
 997  *  r1, r2, r3, r9, r10, r11, r12 corrupted
 998  * This routine must preserve:
 999  *  r4, r6, r7, r8
1000  */
1001                 .align  5
1002 cache_clean_flush:
1003                 mov     r3, #16
1004                 b       call_cache_fn
1005
1006 __armv4_mpu_cache_flush:
1007                 mov     r2, #1
1008                 mov     r3, #0
1009                 mcr     p15, 0, ip, c7, c6, 0   @ invalidate D cache
1010                 mov     r1, #7 << 5             @ 8 segments
1011 1:              orr     r3, r1, #63 << 26       @ 64 entries
1012 2:              mcr     p15, 0, r3, c7, c14, 2  @ clean & invalidate D index
1013                 subs    r3, r3, #1 << 26
1014                 bcs     2b                      @ entries 63 to 0
1015                 subs    r1, r1, #1 << 5
1016                 bcs     1b                      @ segments 7 to 0
1017
1018                 teq     r2, #0
1019                 mcrne   p15, 0, ip, c7, c5, 0   @ invalidate I cache
1020                 mcr     p15, 0, ip, c7, c10, 4  @ drain WB
1021                 mov     pc, lr
1022
1023 __fa526_cache_flush:
1024                 mov     r1, #0
1025                 mcr     p15, 0, r1, c7, c14, 0  @ clean and invalidate D cache
1026                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1027                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1028                 mov     pc, lr
1029
1030 __armv6_mmu_cache_flush:
1031                 mov     r1, #0
1032                 mcr     p15, 0, r1, c7, c14, 0  @ clean+invalidate D
1033                 mcr     p15, 0, r1, c7, c5, 0   @ invalidate I+BTB
1034                 mcr     p15, 0, r1, c7, c15, 0  @ clean+invalidate unified
1035                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1036                 mov     pc, lr
1037
1038 __armv7_mmu_cache_flush:
1039                 mrc     p15, 0, r10, c0, c1, 5  @ read ID_MMFR1
1040                 tst     r10, #0xf << 16         @ hierarchical cache (ARMv7)
1041                 mov     r10, #0
1042                 beq     hierarchical
1043                 mcr     p15, 0, r10, c7, c14, 0 @ clean+invalidate D
1044                 b       iflush
1045 hierarchical:
1046                 mcr     p15, 0, r10, c7, c10, 5 @ DMB
1047                 stmfd   sp!, {r0-r7, r9-r11}
1048                 mrc     p15, 1, r0, c0, c0, 1   @ read clidr
1049                 ands    r3, r0, #0x7000000      @ extract loc from clidr
1050                 mov     r3, r3, lsr #23         @ left align loc bit field
1051                 beq     finished                @ if loc is 0, then no need to clean
1052                 mov     r10, #0                 @ start clean at cache level 0
1053 loop1:
1054                 add     r2, r10, r10, lsr #1    @ work out 3x current cache level
1055                 mov     r1, r0, lsr r2          @ extract cache type bits from clidr
1056                 and     r1, r1, #7              @ mask of the bits for current cache only
1057                 cmp     r1, #2                  @ see what cache we have at this level
1058                 blt     skip                    @ skip if no cache, or just i-cache
1059                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1060                 mcr     p15, 0, r10, c7, c5, 4  @ isb to sych the new cssr&csidr
1061                 mrc     p15, 1, r1, c0, c0, 0   @ read the new csidr
1062                 and     r2, r1, #7              @ extract the length of the cache lines
1063                 add     r2, r2, #4              @ add 4 (line length offset)
1064                 ldr     r4, =0x3ff
1065                 ands    r4, r4, r1, lsr #3      @ find maximum number on the way size
1066                 clz     r5, r4                  @ find bit position of way size increment
1067                 ldr     r7, =0x7fff
1068                 ands    r7, r7, r1, lsr #13     @ extract max number of the index size
1069 loop2:
1070                 mov     r9, r4                  @ create working copy of max way size
1071 loop3:
1072  ARM(           orr     r11, r10, r9, lsl r5    ) @ factor way and cache number into r11
1073  ARM(           orr     r11, r11, r7, lsl r2    ) @ factor index number into r11
1074  THUMB(         lsl     r6, r9, r5              )
1075  THUMB(         orr     r11, r10, r6            ) @ factor way and cache number into r11
1076  THUMB(         lsl     r6, r7, r2              )
1077  THUMB(         orr     r11, r11, r6            ) @ factor index number into r11
1078                 mcr     p15, 0, r11, c7, c14, 2 @ clean & invalidate by set/way
1079                 subs    r9, r9, #1              @ decrement the way
1080                 bge     loop3
1081                 subs    r7, r7, #1              @ decrement the index
1082                 bge     loop2
1083 skip:
1084                 add     r10, r10, #2            @ increment cache number
1085                 cmp     r3, r10
1086                 bgt     loop1
1087 finished:
1088                 ldmfd   sp!, {r0-r7, r9-r11}
1089                 mov     r10, #0                 @ swith back to cache level 0
1090                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1091 iflush:
1092                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1093                 mcr     p15, 0, r10, c7, c5, 0  @ invalidate I+BTB
1094                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1095                 mcr     p15, 0, r10, c7, c5, 4  @ ISB
1096                 mov     pc, lr
1097
1098 __armv5tej_mmu_cache_flush:
1099 1:              mrc     p15, 0, r15, c7, c14, 3 @ test,clean,invalidate D cache
1100                 bne     1b
1101                 mcr     p15, 0, r0, c7, c5, 0   @ flush I cache
1102                 mcr     p15, 0, r0, c7, c10, 4  @ drain WB
1103                 mov     pc, lr
1104
1105 __armv4_mmu_cache_flush:
1106                 mov     r2, #64*1024            @ default: 32K dcache size (*2)
1107                 mov     r11, #32                @ default: 32 byte line size
1108                 mrc     p15, 0, r3, c0, c0, 1   @ read cache type
1109                 teq     r3, r9                  @ cache ID register present?
1110                 beq     no_cache_id
1111                 mov     r1, r3, lsr #18
1112                 and     r1, r1, #7
1113                 mov     r2, #1024
1114                 mov     r2, r2, lsl r1          @ base dcache size *2
1115                 tst     r3, #1 << 14            @ test M bit
1116                 addne   r2, r2, r2, lsr #1      @ +1/2 size if M == 1
1117                 mov     r3, r3, lsr #12
1118                 and     r3, r3, #3
1119                 mov     r11, #8
1120                 mov     r11, r11, lsl r3        @ cache line size in bytes
1121 no_cache_id:
1122                 mov     r1, pc
1123                 bic     r1, r1, #63             @ align to longest cache line
1124                 add     r2, r1, r2
1125 1:
1126  ARM(           ldr     r3, [r1], r11           ) @ s/w flush D cache
1127  THUMB(         ldr     r3, [r1]                ) @ s/w flush D cache
1128  THUMB(         add     r1, r1, r11             )
1129                 teq     r1, r2
1130                 bne     1b
1131
1132                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1133                 mcr     p15, 0, r1, c7, c6, 0   @ flush D cache
1134                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1135                 mov     pc, lr
1136
1137 __armv3_mmu_cache_flush:
1138 __armv3_mpu_cache_flush:
1139                 mov     r1, #0
1140                 mcr     p15, 0, r1, c7, c0, 0   @ invalidate whole cache v3
1141                 mov     pc, lr
1142
1143 /*
1144  * Various debugging routines for printing hex characters and
1145  * memory, which again must be relocatable.
1146  */
1147 #ifdef DEBUG
1148                 .align  2
1149                 .type   phexbuf,#object
1150 phexbuf:        .space  12
1151                 .size   phexbuf, . - phexbuf
1152
1153 @ phex corrupts {r0, r1, r2, r3}
1154 phex:           adr     r3, phexbuf
1155                 mov     r2, #0
1156                 strb    r2, [r3, r1]
1157 1:              subs    r1, r1, #1
1158                 movmi   r0, r3
1159                 bmi     puts
1160                 and     r2, r0, #15
1161                 mov     r0, r0, lsr #4
1162                 cmp     r2, #10
1163                 addge   r2, r2, #7
1164                 add     r2, r2, #'0'
1165                 strb    r2, [r3, r1]
1166                 b       1b
1167
1168 @ puts corrupts {r0, r1, r2, r3}
1169 puts:           loadsp  r3, r1
1170 1:              ldrb    r2, [r0], #1
1171                 teq     r2, #0
1172                 moveq   pc, lr
1173 2:              writeb  r2, r3
1174                 mov     r1, #0x00020000
1175 3:              subs    r1, r1, #1
1176                 bne     3b
1177                 teq     r2, #'\n'
1178                 moveq   r2, #'\r'
1179                 beq     2b
1180                 teq     r0, #0
1181                 bne     1b
1182                 mov     pc, lr
1183 @ putc corrupts {r0, r1, r2, r3}
1184 putc:
1185                 mov     r2, r0
1186                 mov     r0, #0
1187                 loadsp  r3, r1
1188                 b       2b
1189
1190 @ memdump corrupts {r0, r1, r2, r3, r10, r11, r12, lr}
1191 memdump:        mov     r12, r0
1192                 mov     r10, lr
1193                 mov     r11, #0
1194 2:              mov     r0, r11, lsl #2
1195                 add     r0, r0, r12
1196                 mov     r1, #8
1197                 bl      phex
1198                 mov     r0, #':'
1199                 bl      putc
1200 1:              mov     r0, #' '
1201                 bl      putc
1202                 ldr     r0, [r12, r11, lsl #2]
1203                 mov     r1, #8
1204                 bl      phex
1205                 and     r0, r11, #7
1206                 teq     r0, #3
1207                 moveq   r0, #' '
1208                 bleq    putc
1209                 and     r0, r11, #7
1210                 add     r11, r11, #1
1211                 teq     r0, #7
1212                 bne     1b
1213                 mov     r0, #'\n'
1214                 bl      putc
1215                 cmp     r11, #64
1216                 blt     2b
1217                 mov     pc, r10
1218 #endif
1219
1220                 .ltorg
1221 reloc_code_end:
1222
1223                 .align
1224                 .section ".stack", "aw", %nobits
1225 .L_user_stack:  .space  4096
1226 .L_user_stack_end: