arch/arm/boot/compressed/head.S

   1 /*
   2  *  linux/arch/arm/boot/compressed/head.S
   3  *
   4  *  Copyright (C) 1996-2002 Russell King
   5  *  Copyright (C) 2004 Hyok S. Choi (MPU support)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #include <linux/linkage.h>
  12
  13 /*
  14  * Debugging stuff
  15  *
  16  * Note that these macros must not contain any code which is not
  17  * 100% relocatable.  Any attempt to do so will result in a crash.
  18  * Please select one of the following when turning on debugging.
  19  */
  20 #ifdef DEBUG
  21
  22 #if defined(CONFIG_DEBUG_ICEDCC)
  23                 .macro  loadsp, rb
  24                 .endm
  25                 .macro  writeb, ch, rb
  26                 mcr     p14, 0, \ch, c0, c1, 0
  27                 .endm
  28 #else
  29
  30 #include <asm/arch/debug-macro.S>
  31
  32                 .macro  writeb, ch, rb
  33                 senduart \ch, \rb
  34                 .endm
  35
  36 #if defined(CONFIG_ARCH_SA1100)
  37                 .macro  loadsp, rb
  38                 mov     \rb, #0x80000000        @ physical base address
  39 #ifdef CONFIG_DEBUG_LL_SER3
  40                 add     \rb, \rb, #0x00050000   @ Ser3
  41 #else
  42                 add     \rb, \rb, #0x00010000   @ Ser1
  43 #endif
  44                 .endm
  45 #elif defined(CONFIG_ARCH_IOP331)
  46                 .macro loadsp, rb
  47                 mov     \rb, #0xff000000
  48                 orr     \rb, \rb, #0x00ff0000
  49                 orr     \rb, \rb, #0x0000f700   @ location of the UART
  50                 .endm
  51 #elif defined(CONFIG_ARCH_S3C2410)
  52                 .macro loadsp, rb
  53                 mov     \rb, #0x50000000
  54                 add     \rb, \rb, #0x4000 * CONFIG_S3C2410_LOWLEVEL_UART_PORT
  55                 .endm
  56 #else
  57                 .macro  loadsp, rb
  58                 addruart \rb
  59                 .endm
  60 #endif
  61 #endif
  62 #endif
  63
  64                 .macro  kputc,val
  65                 mov     r0, \val
  66                 bl      putc
  67                 .endm
  68
  69                 .macro  kphex,val,len
  70                 mov     r0, \val
  71                 mov     r1, #\len
  72                 bl      phex
  73                 .endm
  74
  75                 .macro  debug_reloc_start
  76 #ifdef DEBUG
  77                 kputc   #'\n'
  78                 kphex   r6, 8           /* processor id */
  79                 kputc   #':'
  80                 kphex   r7, 8           /* architecture id */
  81                 kputc   #':'
  82                 mrc     p15, 0, r0, c1, c0
  83                 kphex   r0, 8           /* control reg */
  84                 kputc   #'\n'
  85                 kphex   r5, 8           /* decompressed kernel start */
  86                 kputc   #'-'
  87                 kphex   r9, 8           /* decompressed kernel end  */
  88                 kputc   #'>'
  89                 kphex   r4, 8           /* kernel execution address */
  90                 kputc   #'\n'
  91 #endif
  92                 .endm
  93
  94                 .macro  debug_reloc_end
  95 #ifdef DEBUG
  96                 kphex   r5, 8           /* end of kernel */
  97                 kputc   #'\n'
  98                 mov     r0, r4
  99                 bl      memdump         /* dump 256 bytes at start of kernel */
 100 #endif
 101                 .endm
 102
 103                 .section ".start", #alloc, #execinstr
 104 /*
 105  * sort out different calling conventions
 106  */
 107                 .align
 108 start:
 109                 .type   start,#function
 110                 .rept   8
 111                 mov     r0, r0
 112                 .endr
 113
 114                 b       1f
 115                 .word   0x016f2818              @ Magic numbers to help the loader
 116                 .word   start                   @ absolute load/run zImage address
 117                 .word   _edata                  @ zImage end address
 118 1:              mov     r7, r1                  @ save architecture ID
 119                 mov     r8, r2                  @ save atags pointer
 120
 121 #ifndef __ARM_ARCH_2__
 122                 /*
 123                  * Booting from Angel - need to enter SVC mode and disable
 124                  * FIQs/IRQs (numeric definitions from angel arm.h source).
 125                  * We only do this if we were in user mode on entry.
 126                  */
 127                 mrs     r2, cpsr                @ get current mode
 128                 tst     r2, #3                  @ not user?
 129                 bne     not_angel
 130                 mov     r0, #0x17               @ angel_SWIreason_EnterSVC
 131                 swi     0x123456                @ angel_SWI_ARM
 132 not_angel:
 133                 mrs     r2, cpsr                @ turn off interrupts to
 134                 orr     r2, r2, #0xc0           @ prevent angel from running
 135                 msr     cpsr_c, r2
 136 #else
 137                 teqp    pc, #0x0c000003         @ turn off interrupts
 138 #endif
 139
 140                 /*
 141                  * Note that some cache flushing and other stuff may
 142                  * be needed here - is there an Angel SWI call for this?
 143                  */
 144
 145                 /*
 146                  * some architecture specific code can be inserted
 147                  * by the linker here, but it should preserve r7, r8, and r9.
 148                  */
 149
 150                 .text
 151                 adr     r0, LC0
 152                 ldmia   r0, {r1, r2, r3, r4, r5, r6, ip, sp}
 153                 subs    r0, r0, r1              @ calculate the delta offset
 154
 155                                                 @ if delta is zero, we are
 156                 beq     not_relocated           @ running at the address we
 157                                                 @ were linked at.
 158
 159                 /*
 160                  * We're running at a different address.  We need to fix
 161                  * up various pointers:
 162                  *   r5 - zImage base address
 163                  *   r6 - GOT start
 164                  *   ip - GOT end
 165                  */
 166                 add     r5, r5, r0
 167                 add     r6, r6, r0
 168                 add     ip, ip, r0
 169
 170 #ifndef CONFIG_ZBOOT_ROM
 171                 /*
 172                  * If we're running fully PIC === CONFIG_ZBOOT_ROM = n,
 173                  * we need to fix up pointers into the BSS region.
 174                  *   r2 - BSS start
 175                  *   r3 - BSS end
 176                  *   sp - stack pointer
 177                  */
 178                 add     r2, r2, r0
 179                 add     r3, r3, r0
 180                 add     sp, sp, r0
 181
 182                 /*
 183                  * Relocate all entries in the GOT table.
 184                  */
 185 1:              ldr     r1, [r6, #0]            @ relocate entries in the GOT
 186                 add     r1, r1, r0              @ table.  This fixes up the
 187                 str     r1, [r6], #4            @ C references.
 188                 cmp     r6, ip
 189                 blo     1b
 190 #else
 191
 192                 /*
 193                  * Relocate entries in the GOT table.  We only relocate
 194                  * the entries that are outside the (relocated) BSS region.
 195                  */
 196 1:              ldr     r1, [r6, #0]            @ relocate entries in the GOT
 197                 cmp     r1, r2                  @ entry < bss_start ||
 198                 cmphs   r3, r1                  @ _end < entry
 199                 addlo   r1, r1, r0              @ table.  This fixes up the
 200                 str     r1, [r6], #4            @ C references.
 201                 cmp     r6, ip
 202                 blo     1b
 203 #endif
 204
 205 not_relocated:  mov     r0, #0
 206 1:              str     r0, [r2], #4            @ clear bss
 207                 str     r0, [r2], #4
 208                 str     r0, [r2], #4
 209                 str     r0, [r2], #4
 210                 cmp     r2, r3
 211                 blo     1b
 212
 213                 /*
 214                  * The C runtime environment should now be setup
 215                  * sufficiently.  Turn the cache on, set up some
 216                  * pointers, and start decompressing.
 217                  */
 218                 bl      cache_on
 219
 220                 mov     r1, sp                  @ malloc space above stack
 221                 add     r2, sp, #0x10000        @ 64k max
 222
 223 /*
 224  * Check to see if we will overwrite ourselves.
 225  *   r4 = final kernel address
 226  *   r5 = start of this image
 227  *   r2 = end of malloc space (and therefore this image)
 228  * We basically want:
 229  *   r4 >= r2 -> OK
 230  *   r4 + image length <= r5 -> OK
 231  */
 232                 cmp     r4, r2
 233                 bhs     wont_overwrite
 234                 add     r0, r4, #4096*1024      @ 4MB largest kernel size
 235                 cmp     r0, r5
 236                 bls     wont_overwrite
 237
 238                 mov     r5, r2                  @ decompress after malloc space
 239                 mov     r0, r5
 240                 mov     r3, r7
 241                 bl      decompress_kernel
 242
 243                 add     r0, r0, #127
 244                 bic     r0, r0, #127            @ align the kernel length
 245 /*
 246  * r0     = decompressed kernel length
 247  * r1-r3  = unused
 248  * r4     = kernel execution address
 249  * r5     = decompressed kernel start
 250  * r6     = processor ID
 251  * r7     = architecture ID
 252  * r8     = atags pointer
 253  * r9-r14 = corrupted
 254  */
 255                 add     r1, r5, r0              @ end of decompressed kernel
 256                 adr     r2, reloc_start
 257                 ldr     r3, LC1
 258                 add     r3, r2, r3
 259 1:              ldmia   r2!, {r9 - r14}         @ copy relocation code
 260                 stmia   r1!, {r9 - r14}
 261                 ldmia   r2!, {r9 - r14}
 262                 stmia   r1!, {r9 - r14}
 263                 cmp     r2, r3
 264                 blo     1b
 265
 266                 bl      cache_clean_flush
 267                 add     pc, r5, r0              @ call relocation code
 268
 269 /*
 270  * We're not in danger of overwriting ourselves.  Do this the simple way.
 271  *
 272  * r4     = kernel execution address
 273  * r7     = architecture ID
 274  */
 275 wont_overwrite: mov     r0, r4
 276                 mov     r3, r7
 277                 bl      decompress_kernel
 278                 b       call_kernel
 279
 280                 .type   LC0, #object
 281 LC0:            .word   LC0                     @ r1
 282                 .word   __bss_start             @ r2
 283                 .word   _end                    @ r3
 284                 .word   zreladdr                @ r4
 285                 .word   _start                  @ r5
 286                 .word   _got_start              @ r6
 287                 .word   _got_end                @ ip
 288                 .word   user_stack+4096         @ sp
 289 LC1:            .word   reloc_end - reloc_start
 290                 .size   LC0, . - LC0
 291
 292 #ifdef CONFIG_ARCH_RPC
 293                 .globl  params
 294 params:         ldr     r0, =params_phys
 295                 mov     pc, lr
 296                 .ltorg
 297                 .align
 298 #endif
 299
 300 /*
 301  * Turn on the cache.  We need to setup some page tables so that we
 302  * can have both the I and D caches on.
 303  *
 304  * We place the page tables 16k down from the kernel execution address,
 305  * and we hope that nothing else is using it.  If we're using it, we
 306  * will go pop!
 307  *
 308  * On entry,
 309  *  r4 = kernel execution address
 310  *  r6 = processor ID
 311  *  r7 = architecture number
 312  *  r8 = atags pointer
 313  *  r9 = run-time address of "start"  (???)
 314  * On exit,
 315  *  r1, r2, r3, r9, r10, r12 corrupted
 316  * This routine must preserve:
 317  *  r4, r5, r6, r7, r8
 318  */
 319                 .align  5
 320 cache_on:       mov     r3, #8                  @ cache_on function
 321                 b       call_cache_fn
 322
 323 /*
 324  * Initialize the highest priority protection region, PR7
 325  * to cover all 32bit address and cacheable and bufferable.
 326  */
 327 __armv4_mpu_cache_on:
 328                 mov     r0, #0x3f               @ 4G, the whole
 329                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 330                 mcr     p15, 0, r0, c6, c7, 1
 331
 332                 mov     r0, #0x80               @ PR7
 333                 mcr     p15, 0, r0, c2, c0, 0   @ D-cache on
 334                 mcr     p15, 0, r0, c2, c0, 1   @ I-cache on
 335                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 336
 337                 mov     r0, #0xc000
 338                 mcr     p15, 0, r0, c5, c0, 1   @ I-access permission
 339                 mcr     p15, 0, r0, c5, c0, 0   @ D-access permission
 340
 341                 mov     r0, #0
 342                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 343                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 344                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 345                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 346                                                 @ ...I .... ..D. WC.M
 347                 orr     r0, r0, #0x002d         @ .... .... ..1. 11.1
 348                 orr     r0, r0, #0x1000         @ ...1 .... .... ....
 349
 350                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 351
 352                 mov     r0, #0
 353                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 354                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 355                 mov     pc, lr
 356
 357 __armv3_mpu_cache_on:
 358                 mov     r0, #0x3f               @ 4G, the whole
 359                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 360
 361                 mov     r0, #0x80               @ PR7
 362                 mcr     p15, 0, r0, c2, c0, 0   @ cache on
 363                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 364
 365                 mov     r0, #0xc000
 366                 mcr     p15, 0, r0, c5, c0, 0   @ access permission
 367
 368                 mov     r0, #0
 369                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 370                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 371                                                 @ .... .... .... WC.M
 372                 orr     r0, r0, #0x000d         @ .... .... .... 11.1
 373                 mov     r0, #0
 374                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 375
 376                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 377                 mov     pc, lr
 378
 379 __setup_mmu:    sub     r3, r4, #16384          @ Page directory size
 380                 bic     r3, r3, #0xff           @ Align the pointer
 381                 bic     r3, r3, #0x3f00
 382 /*
 383  * Initialise the page tables, turning on the cacheable and bufferable
 384  * bits for the RAM area only.
 385  */
 386                 mov     r0, r3
 387                 mov     r9, r0, lsr #18
 388                 mov     r9, r9, lsl #18         @ start of RAM
 389                 add     r10, r9, #0x10000000    @ a reasonable RAM size
 390                 mov     r1, #0x12
 391                 orr     r1, r1, #3 << 10
 392                 add     r2, r3, #16384
 393 1:              cmp     r1, r9                  @ if virt > start of RAM
 394                 orrhs   r1, r1, #0x0c           @ set cacheable, bufferable
 395                 cmp     r1, r10                 @ if virt > end of RAM
 396                 bichs   r1, r1, #0x0c           @ clear cacheable, bufferable
 397                 str     r1, [r0], #4            @ 1:1 mapping
 398                 add     r1, r1, #1048576
 399                 teq     r0, r2
 400                 bne     1b
 401 /*
 402  * If ever we are running from Flash, then we surely want the cache
 403  * to be enabled also for our execution instance...  We map 2MB of it
 404  * so there is no map overlap problem for up to 1 MB compressed kernel.
 405  * If the execution is in RAM then we would only be duplicating the above.
 406  */
 407                 mov     r1, #0x1e
 408                 orr     r1, r1, #3 << 10
 409                 mov     r2, pc, lsr #20
 410                 orr     r1, r1, r2, lsl #20
 411                 add     r0, r3, r2, lsl #2
 412                 str     r1, [r0], #4
 413                 add     r1, r1, #1048576
 414                 str     r1, [r0]
 415                 mov     pc, lr
 416
 417 __armv4_mmu_cache_on:
 418                 mov     r12, lr
 419                 bl      __setup_mmu
 420                 mov     r0, #0
 421                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 422                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 423                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 424                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 425                 orr     r0, r0, #0x0030
 426                 bl      __common_mmu_cache_on
 427                 mov     r0, #0
 428                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 429                 mov     pc, r12
 430
 431 __arm6_mmu_cache_on:
 432                 mov     r12, lr
 433                 bl      __setup_mmu
 434                 mov     r0, #0
 435                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 436                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 437                 mov     r0, #0x30
 438                 bl      __common_mmu_cache_on
 439                 mov     r0, #0
 440                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 441                 mov     pc, r12
 442
 443 __common_mmu_cache_on:
 444 #ifndef DEBUG
 445                 orr     r0, r0, #0x000d         @ Write buffer, mmu
 446 #endif
 447                 mov     r1, #-1
 448                 mcr     p15, 0, r3, c2, c0, 0   @ load page table pointer
 449                 mcr     p15, 0, r1, c3, c0, 0   @ load domain access control
 450                 b       1f
 451                 .align  5                       @ cache line aligned
 452 1:              mcr     p15, 0, r0, c1, c0, 0   @ load control register
 453                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back to
 454                 sub     pc, lr, r0, lsr #32     @ properly flush pipeline
 455
 456 /*
 457  * All code following this line is relocatable.  It is relocated by
 458  * the above code to the end of the decompressed kernel image and
 459  * executed there.  During this time, we have no stacks.
 460  *
 461  * r0     = decompressed kernel length
 462  * r1-r3  = unused
 463  * r4     = kernel execution address
 464  * r5     = decompressed kernel start
 465  * r6     = processor ID
 466  * r7     = architecture ID
 467  * r8     = atags pointer
 468  * r9-r14 = corrupted
 469  */
 470                 .align  5
 471 reloc_start:    add     r9, r5, r0
 472                 debug_reloc_start
 473                 mov     r1, r4
 474 1:
 475                 .rept   4
 476                 ldmia   r5!, {r0, r2, r3, r10 - r14}    @ relocate kernel
 477                 stmia   r1!, {r0, r2, r3, r10 - r14}
 478                 .endr
 479
 480                 cmp     r5, r9
 481                 blo     1b
 482                 debug_reloc_end
 483
 484 call_kernel:    bl      cache_clean_flush
 485                 bl      cache_off
 486                 mov     r0, #0                  @ must be zero
 487                 mov     r1, r7                  @ restore architecture number
 488                 mov     r2, r8                  @ restore atags pointer
 489                 mov     pc, r4                  @ call kernel
 490
 491 /*
 492  * Here follow the relocatable cache support functions for the
 493  * various processors.  This is a generic hook for locating an
 494  * entry and jumping to an instruction at the specified offset
 495  * from the start of the block.  Please note this is all position
 496  * independent code.
 497  *
 498  *  r1  = corrupted
 499  *  r2  = corrupted
 500  *  r3  = block offset
 501  *  r6  = corrupted
 502  *  r12 = corrupted
 503  */
 504
 505 call_cache_fn:  adr     r12, proc_types
 506                 mrc     p15, 0, r6, c0, c0      @ get processor ID
 507 1:              ldr     r1, [r12, #0]           @ get value
 508                 ldr     r2, [r12, #4]           @ get mask
 509                 eor     r1, r1, r6              @ (real ^ match)
 510                 tst     r1, r2                  @       & mask
 511                 addeq   pc, r12, r3             @ call cache function
 512                 add     r12, r12, #4*5
 513                 b       1b
 514
 515 /*
 516  * Table for cache operations.  This is basically:
 517  *   - CPU ID match
 518  *   - CPU ID mask
 519  *   - 'cache on' method instruction
 520  *   - 'cache off' method instruction
 521  *   - 'cache flush' method instruction
 522  *
 523  * We match an entry using: ((real_id ^ match) & mask) == 0
 524  *
 525  * Writethrough caches generally only need 'on' and 'off'
 526  * methods.  Writeback caches _must_ have the flush method
 527  * defined.
 528  */
 529                 .type   proc_types,#object
 530 proc_types:
 531                 .word   0x41560600              @ ARM6/610
 532                 .word   0xffffffe0
 533                 b       __arm6_mmu_cache_off    @ works, but slow
 534                 b       __arm6_mmu_cache_off
 535                 mov     pc, lr
 536 @               b       __arm6_mmu_cache_on             @ untested
 537 @               b       __arm6_mmu_cache_off
 538 @               b       __armv3_mmu_cache_flush
 539
 540                 .word   0x00000000              @ old ARM ID
 541                 .word   0x0000f000
 542                 mov     pc, lr
 543                 mov     pc, lr
 544                 mov     pc, lr
 545
 546                 .word   0x41007000              @ ARM7/710
 547                 .word   0xfff8fe00
 548                 b       __arm7_mmu_cache_off
 549                 b       __arm7_mmu_cache_off
 550                 mov     pc, lr
 551
 552                 .word   0x41807200              @ ARM720T (writethrough)
 553                 .word   0xffffff00
 554                 b       __armv4_mmu_cache_on
 555                 b       __armv4_mmu_cache_off
 556                 mov     pc, lr
 557
 558                 .word   0x41007400              @ ARM74x
 559                 .word   0xff00ff00
 560                 b       __armv3_mpu_cache_on
 561                 b       __armv3_mpu_cache_off
 562                 b       __armv3_mpu_cache_flush
 563
 564                 .word   0x41009400              @ ARM94x
 565                 .word   0xff00ff00
 566                 b       __armv4_mpu_cache_on
 567                 b       __armv4_mpu_cache_off
 568                 b       __armv4_mpu_cache_flush
 569
 570                 .word   0x00007000              @ ARM7 IDs
 571                 .word   0x0000f000
 572                 mov     pc, lr
 573                 mov     pc, lr
 574                 mov     pc, lr
 575
 576                 @ Everything from here on will be the new ID system.
 577
 578                 .word   0x4401a100              @ sa110 / sa1100
 579                 .word   0xffffffe0
 580                 b       __armv4_mmu_cache_on
 581                 b       __armv4_mmu_cache_off
 582                 b       __armv4_mmu_cache_flush
 583
 584                 .word   0x6901b110              @ sa1110
 585                 .word   0xfffffff0
 586                 b       __armv4_mmu_cache_on
 587                 b       __armv4_mmu_cache_off
 588                 b       __armv4_mmu_cache_flush
 589
 590                 @ These match on the architecture ID
 591
 592                 .word   0x00020000              @ ARMv4T
 593                 .word   0x000f0000
 594                 b       __armv4_mmu_cache_on
 595                 b       __armv4_mmu_cache_off
 596                 b       __armv4_mmu_cache_flush
 597
 598                 .word   0x00050000              @ ARMv5TE
 599                 .word   0x000f0000
 600                 b       __armv4_mmu_cache_on
 601                 b       __armv4_mmu_cache_off
 602                 b       __armv4_mmu_cache_flush
 603
 604                 .word   0x00060000              @ ARMv5TEJ
 605                 .word   0x000f0000
 606                 b       __armv4_mmu_cache_on
 607                 b       __armv4_mmu_cache_off
 608                 b       __armv4_mmu_cache_flush
 609
 610                 .word   0x0007b000              @ ARMv6
 611                 .word   0x0007f000
 612                 b       __armv4_mmu_cache_on
 613                 b       __armv4_mmu_cache_off
 614                 b       __armv6_mmu_cache_flush
 615
 616                 .word   0                       @ unrecognised type
 617                 .word   0
 618                 mov     pc, lr
 619                 mov     pc, lr
 620                 mov     pc, lr
 621
 622                 .size   proc_types, . - proc_types
 623
 624 /*
 625  * Turn off the Cache and MMU.  ARMv3 does not support
 626  * reading the control register, but ARMv4 does.
 627  *
 628  * On entry,  r6 = processor ID
 629  * On exit,   r0, r1, r2, r3, r12 corrupted
 630  * This routine must preserve: r4, r6, r7
 631  */
 632                 .align  5
 633 cache_off:      mov     r3, #12                 @ cache_off function
 634                 b       call_cache_fn
 635
 636 __armv4_mpu_cache_off:
 637                 mrc     p15, 0, r0, c1, c0
 638                 bic     r0, r0, #0x000d
 639                 mcr     p15, 0, r0, c1, c0      @ turn MPU and cache off
 640                 mov     r0, #0
 641                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 642                 mcr     p15, 0, r0, c7, c6, 0   @ flush D-Cache
 643                 mcr     p15, 0, r0, c7, c5, 0   @ flush I-Cache
 644                 mov     pc, lr
 645
 646 __armv3_mpu_cache_off:
 647                 mrc     p15, 0, r0, c1, c0
 648                 bic     r0, r0, #0x000d
 649                 mcr     p15, 0, r0, c1, c0, 0   @ turn MPU and cache off
 650                 mov     r0, #0
 651                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 652                 mov     pc, lr
 653
 654 __armv4_mmu_cache_off:
 655                 mrc     p15, 0, r0, c1, c0
 656                 bic     r0, r0, #0x000d
 657                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 658                 mov     r0, #0
 659                 mcr     p15, 0, r0, c7, c7      @ invalidate whole cache v4
 660                 mcr     p15, 0, r0, c8, c7      @ invalidate whole TLB v4
 661                 mov     pc, lr
 662
 663 __arm6_mmu_cache_off:
 664                 mov     r0, #0x00000030         @ ARM6 control reg.
 665                 b       __armv3_mmu_cache_off
 666
 667 __arm7_mmu_cache_off:
 668                 mov     r0, #0x00000070         @ ARM7 control reg.
 669                 b       __armv3_mmu_cache_off
 670
 671 __armv3_mmu_cache_off:
 672                 mcr     p15, 0, r0, c1, c0, 0   @ turn MMU and cache off
 673                 mov     r0, #0
 674                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 675                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 676                 mov     pc, lr
 677
 678 /*
 679  * Clean and flush the cache to maintain consistency.
 680  *
 681  * On entry,
 682  *  r6 = processor ID
 683  * On exit,
 684  *  r1, r2, r3, r11, r12 corrupted
 685  * This routine must preserve:
 686  *  r0, r4, r5, r6, r7
 687  */
 688                 .align  5
 689 cache_clean_flush:
 690                 mov     r3, #16
 691                 b       call_cache_fn
 692
 693 __armv4_mpu_cache_flush:
 694                 mov     r2, #1
 695                 mov     r3, #0
 696                 mcr     p15, 0, ip, c7, c6, 0   @ invalidate D cache
 697                 mov     r1, #7 << 5             @ 8 segments
 698 1:              orr     r3, r1, #63 << 26       @ 64 entries
 699 2:              mcr     p15, 0, r3, c7, c14, 2  @ clean & invalidate D index
 700                 subs    r3, r3, #1 << 26
 701                 bcs     2b                      @ entries 63 to 0
 702                 subs    r1, r1, #1 << 5
 703                 bcs     1b                      @ segments 7 to 0
 704
 705                 teq     r2, #0
 706                 mcrne   p15, 0, ip, c7, c5, 0   @ invalidate I cache
 707                 mcr     p15, 0, ip, c7, c10, 4  @ drain WB
 708                 mov     pc, lr
 709
 710
 711 __armv6_mmu_cache_flush:
 712                 mov     r1, #0
 713                 mcr     p15, 0, r1, c7, c14, 0  @ clean+invalidate D
 714                 mcr     p15, 0, r1, c7, c5, 0   @ invalidate I+BTB
 715                 mcr     p15, 0, r1, c7, c15, 0  @ clean+invalidate unified
 716                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
 717                 mov     pc, lr
 718
 719 __armv4_mmu_cache_flush:
 720                 mov     r2, #64*1024            @ default: 32K dcache size (*2)
 721                 mov     r11, #32                @ default: 32 byte line size
 722                 mrc     p15, 0, r3, c0, c0, 1   @ read cache type
 723                 teq     r3, r6                  @ cache ID register present?
 724                 beq     no_cache_id
 725                 mov     r1, r3, lsr #18
 726                 and     r1, r1, #7
 727                 mov     r2, #1024
 728                 mov     r2, r2, lsl r1          @ base dcache size *2
 729                 tst     r3, #1 << 14            @ test M bit
 730                 addne   r2, r2, r2, lsr #1      @ +1/2 size if M == 1
 731                 mov     r3, r3, lsr #12
 732                 and     r3, r3, #3
 733                 mov     r11, #8
 734                 mov     r11, r11, lsl r3        @ cache line size in bytes
 735 no_cache_id:
 736                 bic     r1, pc, #63             @ align to longest cache line
 737                 add     r2, r1, r2
 738 1:              ldr     r3, [r1], r11           @ s/w flush D cache
 739                 teq     r1, r2
 740                 bne     1b
 741
 742                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
 743                 mcr     p15, 0, r1, c7, c6, 0   @ flush D cache
 744                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
 745                 mov     pc, lr
 746
 747 __armv3_mmu_cache_flush:
 748 __armv3_mpu_cache_flush:
 749                 mov     r1, #0
 750                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 751                 mov     pc, lr
 752
 753 /*
 754  * Various debugging routines for printing hex characters and
 755  * memory, which again must be relocatable.
 756  */
 757 #ifdef DEBUG
 758                 .type   phexbuf,#object
 759 phexbuf:        .space  12
 760                 .size   phexbuf, . - phexbuf
 761
 762 phex:           adr     r3, phexbuf
 763                 mov     r2, #0
 764                 strb    r2, [r3, r1]
 765 1:              subs    r1, r1, #1
 766                 movmi   r0, r3
 767                 bmi     puts
 768                 and     r2, r0, #15
 769                 mov     r0, r0, lsr #4
 770                 cmp     r2, #10
 771                 addge   r2, r2, #7
 772                 add     r2, r2, #'0'
 773                 strb    r2, [r3, r1]
 774                 b       1b
 775
 776 puts:           loadsp  r3
 777 1:              ldrb    r2, [r0], #1
 778                 teq     r2, #0
 779                 moveq   pc, lr
 780 2:              writeb  r2, r3
 781                 mov     r1, #0x00020000
 782 3:              subs    r1, r1, #1
 783                 bne     3b
 784                 teq     r2, #'\n'
 785                 moveq   r2, #'\r'
 786                 beq     2b
 787                 teq     r0, #0
 788                 bne     1b
 789                 mov     pc, lr
 790 putc:
 791                 mov     r2, r0
 792                 mov     r0, #0
 793                 loadsp  r3
 794                 b       2b
 795
 796 memdump:        mov     r12, r0
 797                 mov     r10, lr
 798                 mov     r11, #0
 799 2:              mov     r0, r11, lsl #2
 800                 add     r0, r0, r12
 801                 mov     r1, #8
 802                 bl      phex
 803                 mov     r0, #':'
 804                 bl      putc
 805 1:              mov     r0, #' '
 806                 bl      putc
 807                 ldr     r0, [r12, r11, lsl #2]
 808                 mov     r1, #8
 809                 bl      phex
 810                 and     r0, r11, #7
 811                 teq     r0, #3
 812                 moveq   r0, #' '
 813                 bleq    putc
 814                 and     r0, r11, #7
 815                 add     r11, r11, #1
 816                 teq     r0, #7
 817                 bne     1b
 818                 mov     r0, #'\n'
 819                 bl      putc
 820                 cmp     r11, #64
 821                 blt     2b
 822                 mov     pc, r10
 823 #endif
 824
 825 reloc_end:
 826
 827                 .align
 828                 .section ".stack", "w"
 829 user_stack:     .space  4096