board/tao3530/tao3530.c

   1 /*
   2  * This program is free software; you can redistribute it and/or
   3  * modify it under the terms of the GNU General Public License as
   4  * published by the Free Software Foundation; either version 2 of
   5  * the License, or (at your option) any later version.
   6  *
   7  * This program is distributed in the hope that it will be useful,
   8  * but WITHOUT ANY WARRANTY; without even the implied warranty of
   9  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  10  * GNU General Public License for more details.
  11  *
  12  * You should have received a copy of the GNU General Public License
  13  * along with this program; if not, write to the Free Software
  14  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  15  * MA 02111-1307 USA
  16  */
  17
  18 #include <common.h>
  19 #include <command.h>
  20 #include <part.h>
  21 #include <fat.h>
  22 #include <asm/arch/cpu.h>
  23 #include <asm/arch/bits.h>
  24 #include <asm/arch/mux.h>
  25 #include <asm/arch/gpio.h>
  26 #include <asm/arch/sys_proto.h>
  27 #include <asm/arch/sys_info.h>
  28 #include <asm/arch/clocks.h>
  29 #include <asm/arch/mem.h>
  30
  31 /* params for DM3730 */
  32 #define CORE_DPLL_PARAM_M2      0x09
  33 #define CORE_DPLL_PARAM_M       0x360
  34 #define CORE_DPLL_PARAM_N       0xC
  35
  36 /* Used to index into DPLL parameter tables */
  37 struct dpll_param {
  38         unsigned int m;
  39         unsigned int n;
  40         unsigned int fsel;
  41         unsigned int m2;
  42 };
  43
  44 typedef struct dpll_param dpll_param;
  45
  46 /* Following functions are exported from lowlevel_init.S */
  47 extern dpll_param *get_mpu_dpll_param(void);
  48 extern dpll_param *get_iva_dpll_param(void);
  49 extern dpll_param *get_core_dpll_param(void);
  50 extern dpll_param *get_per_dpll_param(void);
  51
  52 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  53 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  54 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  55 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  56
  57 int tao3530_revision(void);
  58
  59 /*******************************************************
  60  * Routine: delay
  61  * Description: spinning delay to use before udelay works
  62  ******************************************************/
  63 static inline void delay(unsigned long loops)
  64 {
  65         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  66                           "bne 1b":"=r" (loops):"0"(loops));
  67 }
  68
  69 void udelay (unsigned long usecs) {
  70         delay(usecs);
  71 }
  72
  73 /*****************************************
  74  * Routine: board_init
  75  * Description: Early hardware init.
  76  *****************************************/
  77 int board_init(void)
  78 {
  79         return 0;
  80 }
  81
  82 /*************************************************************
  83  *  get_device_type(): tell if GP/HS/EMU/TST
  84  *************************************************************/
  85 u32 get_device_type(void)
  86 {
  87         int mode;
  88         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
  89         return mode >>= 8;
  90 }
  91
  92 /************************************************
  93  * get_sysboot_value(void) - return SYS_BOOT[4:0]
  94  ************************************************/
  95 u32 get_sysboot_value(void)
  96 {
  97         int mode;
  98         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
  99         return mode;
 100 }
 101
 102 /*************************************************************
 103  * Routine: get_mem_type(void) - returns the kind of memory connected
 104  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 105  *************************************************************/
 106 u32 get_mem_type(void)
 107 {
 108         u32   mem_type = get_sysboot_value();
 109         switch (mem_type) {
 110         case 0:
 111         case 2:
 112         case 4:
 113         case 16:
 114         case 22:
 115                 return GPMC_ONENAND;
 116
 117         case 1:
 118         case 12:
 119         case 15:
 120         case 21:
 121         case 27:
 122                 return GPMC_NAND;
 123
 124         case 3:
 125         case 6:
 126                 return MMC_ONENAND;
 127
 128         case 8:
 129         case 11:
 130         case 14:
 131         case 20:
 132         case 26:
 133                 return GPMC_MDOC;
 134
 135         case 17:
 136         case 18:
 137         case 24:
 138                 return MMC_NAND;
 139
 140         case 7:
 141         case 10:
 142         case 13:
 143         case 19:
 144         case 25:
 145         default:
 146                 return GPMC_NOR;
 147         }
 148 }
 149
 150 /******************************************
 151  * get_cpu_rev(void) - extract version info
 152  ******************************************/
 153 u32 get_cpu_rev(void)
 154 {
 155         u32 cpuid = 0;
 156         /* On ES1.0 the IDCODE register is not exposed on L4
 157          * so using CPU ID to differentiate
 158          * between ES2.0 and ES1.0.
 159          */
 160         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 161         if ((cpuid  & 0xf) == 0x0)
 162                 return CPU_3430_ES1;
 163         else
 164                 return CPU_3430_ES2;
 165
 166 }
 167
 168 /******************************************
 169  * cpu_is_3410(void) - returns true for 3410
 170  ******************************************/
 171 u32 cpu_is_3410(void)
 172 {
 173         int status;
 174         if (get_cpu_rev() < CPU_3430_ES2) {
 175                 return 0;
 176         } else {
 177                 /* read scalability status and return 1 for 3410*/
 178                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 179                 /* Check whether MPU frequency is set to 266 MHz which
 180                  * is nominal for 3410. If yes return true else false
 181                  */
 182                 if (((status >> 8) & 0x3) == 0x2)
 183                         return 1;
 184                 else
 185                         return 0;
 186         }
 187 }
 188
 189 /*****************************************************************
 190  * sr32 - clear & set a value in a bit range for a 32 bit address
 191  *****************************************************************/
 192 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 193 {
 194         u32 tmp, msk = 0;
 195         msk = 1 << num_bits;
 196         --msk;
 197         tmp = __raw_readl(addr) & ~(msk << start_bit);
 198         tmp |= value << start_bit;
 199         __raw_writel(tmp, addr);
 200 }
 201
 202 /*********************************************************************
 203  * wait_on_value() - common routine to allow waiting for changes in
 204  *   volatile regs.
 205  *********************************************************************/
 206 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 207 {
 208         u32 i = 0, val;
 209         do {
 210                 ++i;
 211                 val = __raw_readl(read_addr) & read_bit_mask;
 212                 if (val == match_value)
 213                         return 1;
 214                 if (i == bound)
 215                         return 0;
 216         } while (1);
 217 }
 218
 219 #ifdef CFG_3430SDRAM_DDR
 220 /*********************************************************************
 221  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 222  *********************************************************************/
 223 void config_3430sdram_ddr(void)
 224 {
 225         /* reset sdrc controller */
 226         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 227         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 228         __raw_writel(0, SDRC_SYSCONFIG);
 229
 230         /* setup sdrc to ball mux */
 231         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 232
 233         if(tao3530_revision() < 3) /* 256MB / Bank */
 234         {
 235                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 236                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
 237                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
 238         }
 239         else /* 128MB / Bank */
 240         {
 241                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 242                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 243                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 244         }
 245         if(0)//DDR400
 246         {
 247                 __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
 248                 __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
 249                 __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
 250                 __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
 251                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
 252                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
 253         }
 254         else//DDR333
 255         {
 256                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 257                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 258                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 259                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 260                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 261                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 262         }
 263
 264         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 265
 266         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 267         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 268         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 269
 270         delay(5000);
 271
 272         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 273         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 274
 275         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 276         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 277
 278         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 279         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 280
 281         /* set mr0 */
 282         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 283         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 284
 285         /* set up dll */
 286         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 287         delay(0x2000);  /* give time to lock */
 288
 289 }
 290 #endif /* CFG_3430SDRAM_DDR */
 291
 292 /*************************************************************
 293  * get_sys_clk_speed - determine reference oscillator speed
 294  *  based on known 32kHz clock and gptimer.
 295  *************************************************************/
 296 u32 get_osc_clk_speed(void)
 297 {
 298         u32 start, cstart, cend, cdiff, cdiv, val;
 299
 300         val = __raw_readl(PRM_CLKSRC_CTRL);
 301
 302         if (val & SYSCLKDIV_2)
 303                 cdiv = 2;
 304         else
 305                 cdiv = 1;
 306
 307         /* enable timer2 */
 308         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 309         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 310
 311         /* Enable I and F Clocks for GPT1 */
 312         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 313         __raw_writel(val, CM_ICLKEN_WKUP);
 314         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 315         __raw_writel(val, CM_FCLKEN_WKUP);
 316
 317         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 318         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 319         /* enable 32kHz source */
 320         /* enabled out of reset */
 321         /* determine sys_clk via gauging */
 322
 323         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 324         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
 325         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 326         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
 327         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 328         cdiff = cend - cstart;  /* get elapsed ticks */
 329         cdiff *= cdiv;
 330
 331         /* based on number of ticks assign speed */
 332         if (cdiff > 19000)
 333                 return S38_4M;
 334         else if (cdiff > 15200)
 335                 return S26M;
 336         else if (cdiff > 13000)
 337                 return S24M;
 338         else if (cdiff > 9000)
 339                 return S19_2M;
 340         else if (cdiff > 7600)
 341                 return S13M;
 342         else
 343                 return S12M;
 344 }
 345
 346 /******************************************************************************
 347  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 348  *   -- input oscillator clock frequency.
 349  *
 350  *****************************************************************************/
 351 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 352 {
 353         if (osc_clk == S38_4M)
 354                 *sys_clkin_sel = 4;
 355         else if (osc_clk == S26M)
 356                 *sys_clkin_sel = 3;
 357         else if (osc_clk == S19_2M)
 358                 *sys_clkin_sel = 2;
 359         else if (osc_clk == S13M)
 360                 *sys_clkin_sel = 1;
 361         else if (osc_clk == S12M)
 362                 *sys_clkin_sel = 0;
 363 }
 364
 365 /******************************************************************************
 366  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 367  *   -- called from SRAM, or Flash (using temp SRAM stack).
 368  *****************************************************************************/
 369 void prcm_init(void)
 370 {
 371         u32 osc_clk = 0, sys_clkin_sel;
 372         dpll_param *dpll_param_p;
 373         u32 clk_index, sil_index;
 374
 375         /* Gauge the input clock speed and find out the sys_clkin_sel
 376          * value corresponding to the input clock.
 377          */
 378         osc_clk = get_osc_clk_speed();
 379         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 380
 381         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 382
 383         /* If the input clock is greater than 19.2M always divide/2 */
 384         if (sys_clkin_sel > 2) {
 385                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 386                 clk_index = sys_clkin_sel / 2;
 387         } else {
 388                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 389                 clk_index = sys_clkin_sel;
 390         }
 391
 392         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 393
 394         /* The DPLL tables are defined according to sysclk value and
 395          * silicon revision. The clk_index value will be used to get
 396          * the values for that input sysclk from the DPLL param table
 397          * and sil_index will get the values for that SysClk for the
 398          * appropriate silicon rev.
 399          */
 400         sil_index = get_cpu_rev() - 1;
 401
 402         /* Unlock MPU DPLL (slows things down, and needed later) */
 403         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 404         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 405
 406         /* Getting the base address of Core DPLL param table */
 407         dpll_param_p = (dpll_param *) get_core_dpll_param();
 408         /* Moving it to the right sysclk and ES rev base */
 409         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 410         /* CORE DPLL */
 411         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 412         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 413         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 414
 415          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 416         work. write another value and then default value. */
 417         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 418         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 419         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 420         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 421         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 422         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 423         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 424         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 425         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 426         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 427         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 428         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 429         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 430         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 431         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 432
 433         /* Getting the base address to PER  DPLL param table */
 434         dpll_param_p = (dpll_param *) get_per_dpll_param();
 435         /* Moving it to the right sysclk base */
 436         dpll_param_p = dpll_param_p + clk_index;
 437         /* PER DPLL */
 438         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 439         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 440         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 441         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 442         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 443         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 444
 445         if (0) {/*For DM3730*/
 446                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
 447                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
 448                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
 449         } else {
 450                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 451                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 452                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 453         }
 454
 455         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 456         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 457         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 458
 459         /* Getting the base address to MPU DPLL param table */
 460         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 461
 462         /* Moving it to the right sysclk and ES rev base */
 463         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 464
 465         /* MPU DPLL (unlocked already) */
 466         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 467         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 468         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 469         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 470         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 471         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 472
 473         /* Getting the base address to IVA DPLL param table */
 474         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 475         /* Moving it to the right sysclk and ES rev base */
 476         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 477         /* IVA DPLL (set to 12*20=240MHz) */
 478         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 479         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 480         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 481         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 482         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 483         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 484         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 485         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 486
 487         /* Set up GPTimers to sys_clk source only */
 488         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 489         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 490
 491         delay(5000);
 492 }
 493
 494 /*****************************************
 495  * Routine: secure_unlock
 496  * Description: Setup security registers for access
 497  * (GP Device only)
 498  *****************************************/
 499 void secure_unlock(void)
 500 {
 501         /* Permission values for registers -Full fledged permissions to all */
 502 #define UNLOCK_1 0xFFFFFFFF
 503 #define UNLOCK_2 0x00000000
 504 #define UNLOCK_3 0x0000FFFF
 505         /* Protection Module Register Target APE (PM_RT) */
 506         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 507         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 508         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 509         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 510
 511         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 512         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 513         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 514
 515         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 516         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 517         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 518         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 519
 520         /* IVA Changes */
 521         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 522         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 523         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 524
 525         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
 526 }
 527
 528 /**********************************************************
 529  * Routine: try_unlock_sram()
 530  * Description: If chip is GP type, unlock the SRAM for
 531  *  general use.
 532  ***********************************************************/
 533 void try_unlock_memory(void)
 534 {
 535         int mode;
 536
 537         /* if GP device unlock device SRAM for general use */
 538         /* secure code breaks for Secure/Emulation device - HS/E/T */
 539         mode = get_device_type();
 540         if (mode == GP_DEVICE)
 541                 secure_unlock();
 542         return;
 543 }
 544
 545 /**********************************************************
 546  * Routine: s_init
 547  * Description: Does early system init of muxing and clocks.
 548  * - Called at time when only stack is available.
 549  **********************************************************/
 550
 551 void s_init(void)
 552 {
 553         watchdog_init();
 554 #ifdef CONFIG_3430_AS_3410
 555         /* setup the scalability control register for
 556          * 3430 to work in 3410 mode
 557          */
 558         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 559 #endif
 560         try_unlock_memory();
 561         set_muxconf_regs();
 562         delay(100);
 563         per_clocks_enable();
 564         prcm_init();
 565         config_3430sdram_ddr();
 566 }
 567
 568 int tao3530_revision(void)
 569 {
 570         int rev=0;
 571         omap_request_gpio(65);
 572         omap_request_gpio(1);
 573         omap_set_gpio_direction(65,1);
 574         omap_set_gpio_direction(1,1);
 575
 576         rev = omap_get_gpio_datain(65) << 1 |
 577                 omap_get_gpio_datain(1);
 578
 579         omap_free_gpio(65);
 580         omap_free_gpio(1);
 581
 582         return rev;
 583 }
 584
 585 /*******************************************************
 586  * Routine: misc_init_r
 587  * Description: Print revision information
 588  ********************************************************/
 589 int misc_init_r(void)
 590 {
 591         int rev;
 592         rev = tao3530_revision();
 593
 594         switch(rev){
 595         case 0:
 596                 printf("TAO-3530 REV Reserve 1\n");
 597                 break;
 598         case 1:
 599                 printf("TAO-3530 REV Reserve 2\n");
 600                 break;
 601         case 2:
 602                 printf("TAO-3530 REV Cx\n");
 603                 break;
 604         case 3:
 605                 printf("TAO-3530 REV Ax/Bx\n");
 606                 break;
 607         default:
 608                 printf("Incorrect\n");
 609         }
 610         return 0;
 611 }
 612
 613 /******************************************************
 614  * Routine: wait_for_command_complete
 615  * Description: Wait for posting to finish on watchdog
 616  ******************************************************/
 617 void wait_for_command_complete(unsigned int wd_base)
 618 {
 619         int pending = 1;
 620         do {
 621                 pending = __raw_readl(wd_base + WWPS);
 622         } while (pending);
 623 }
 624
 625 /****************************************
 626  * Routine: watchdog_init
 627  * Description: Shut down watch dogs
 628  *****************************************/
 629 void watchdog_init(void)
 630 {
 631         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 632          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 633          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 634          * should not be running and does not generate a PRCM reset.
 635          */
 636         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 637         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 638         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
 639
 640         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 641         wait_for_command_complete(WD2_BASE);
 642         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 643 }
 644
 645 /**********************************************
 646  * Routine: dram_init
 647  * Description: sets uboots idea of sdram size
 648  **********************************************/
 649 int dram_init(void)
 650 {
 651         return 0;
 652 }
 653
 654 /*****************************************************************
 655  * Routine: peripheral_enable
 656  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 657  ******************************************************************/
 658 void per_clocks_enable(void)
 659 {
 660         /* Enable GP2 timer. */
 661         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 662         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 663         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 664
 665 #ifdef CFG_NS16550
 666         /* UART1 clocks */
 667         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 668         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 669
 670         /* UART 3 Clocks */
 671         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 672         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 673
 674 #endif
 675
 676 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 677         /* Turn on all 3 I2C clocks */
 678         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 679         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 680 #endif
 681
 682         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 683         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 684
 685         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 686         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 687         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 688         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 689         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 690         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 691         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 692         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 693         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 694         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 695         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 696         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 697
 698         /* Enable GPIO 5 & GPIO 6 clocks */
 699         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
 700         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
 701
 702         delay(1000);
 703 }
 704
 705 /* Set MUX for UART, GPMC, SDRC, GPIO */
 706
 707 #define         MUX_VAL(OFFSET,VALUE)\
 708                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 709
 710 #define         CP(x)   (CONTROL_PADCONF_##x)
 711 /*
 712  * IEN  - Input Enable
 713  * IDIS - Input Disable
 714  * PTD  - Pull type Down
 715  * PTU  - Pull type Up
 716  * DIS  - Pull type selection is inactive
 717  * EN   - Pull type selection is active
 718  * M0   - Mode 0
 719  * The commented string gives the final mux configuration for that pin
 720  */
 721 #define MUX_DEFAULT()\
 722         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 723         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 724         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 725         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 726         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 727         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 728         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 729         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 730         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 731         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 732         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 733         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 734         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 735         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 736         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 737         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 738         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 739         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 740         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 741         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 742         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 743         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 744         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 745         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 746         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 747         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 748         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 749         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 750         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 751         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 752         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 753         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 754         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 755         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 756         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 757         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 758         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 759         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 760         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 761         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 762         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 763         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 764         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 765         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 766         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 767         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 768         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 769         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 770         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 771         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 772         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 773         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 774         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 775         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 776         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 777         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 778         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 779         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 780         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 781         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 782         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 783         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 784         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 785         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 786         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 787         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 788         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 789         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 790         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
 791         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
 792         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
 793         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 794         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 795         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 796         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 797         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 798         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
 799         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 800         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 801         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 802         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
 803         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 804         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 805         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 806         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 807         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 808         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 809         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 810         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 811         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 812         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 813         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 814         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 815         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 816         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 817         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 818         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 819         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 820         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M4)) /*GPIO_149*/\
 821         MUX_VAL(CP(UART1_CTS),      (IDIS | PTD | DIS | M4)) /*GPIO_150*/\
 822         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 823         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 824         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 825         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 826         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 827         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 828         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 829         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 830         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 831         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 832         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 833         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 834         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 835         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
 836         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
 837         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
 838         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 839         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 840         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 841         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 842         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 843         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 844         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 845         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 846         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 847         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 848         MUX_VAL(CP(SYS_CLKREQ),     (IEN  | PTU | EN  | M4)) /*GPIO_1*/\
 849         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 850         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 851         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 852         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 853         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 854         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 855         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 856         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 857         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 858         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 859         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 860         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 861         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 862         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 863         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 864         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
 865         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 866         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 867
 868 /**********************************************************
 869  * Routine: set_muxconf_regs
 870  * Description: Setting up the configuration Mux registers
 871  *              specific to the hardware. Many pins need
 872  *              to be moved from protect to primary mode.
 873  *********************************************************/
 874 void set_muxconf_regs(void)
 875 {
 876         MUX_DEFAULT();
 877 }
 878
 879 /**********************************************************
 880  * Routine: nand+_init
 881  * Description: Set up nand for nand and jffs2 commands
 882  *********************************************************/
 883
 884 #define CONFIG_NAND_BUS_WIDTH   16
 885
 886 int nand_init(void)
 887 {
 888         /* global settings */
 889         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 890         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 891         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 892
 893 #if CONFIG_NAND_BUS_WIDTH == 16
 894         __raw_writel((__raw_readl(GPMC_CONFIG1 + GPMC_CONFIG_CS0)&~0x3000)|0x1000, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 895 #else
 896         __raw_writel((__raw_readl(GPMC_CONFIG1 + GPMC_CONFIG_CS0)&~0x3000),GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 897 #endif
 898         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 899          *  We configure only GPMC CS0 with required values. Configiring other devices
 900          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 901          */
 902         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 903         delay(1000);
 904
 905         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 906                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 907                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 908                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 909                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 910                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 911                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 912
 913                 /* Enable the GPMC Mapping */
 914                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 915                              ((NAND_BASE_ADR>>24) & 0x3F) |
 916                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 917                 delay(2000);
 918
 919                 if (nand_chip()) {
 920 #ifdef CFG_PRINTF
 921                         printf("Unsupported Chip!\n");
 922 #endif
 923                         return 1;
 924                 }
 925
 926         }
 927
 928         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
 929                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 930                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 931                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 932                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 933                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 934                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 935
 936                 /* Enable the GPMC Mapping */
 937                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 938                              ((ONENAND_BASE>>24) & 0x3F) |
 939                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 940                 delay(2000);
 941
 942                 if (onenand_chip()) {
 943 #ifdef CFG_PRINTF
 944                         printf("OneNAND Unsupported !\n");
 945 #endif
 946                         return 1;
 947                 }
 948         }
 949         return 0;
 950 }
 951
 952 #define DEBUG_LED1                      149     /* gpio */
 953 #define DEBUG_LED2                      150     /* gpio */
 954
 955 void blinkLEDs()
 956 {
 957         void *p;
 958
 959         /* Alternately turn the LEDs on and off */
 960         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
 961         while (1) {
 962                 /* turn LED1 on and LED2 off */
 963                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
 964                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
 965
 966                 /* delay for a while */
 967                 delay(1000);
 968
 969                 /* turn LED1 off and LED2 on */
 970                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
 971                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
 972
 973                 /* delay for a while */
 974                 delay(1000);
 975         }
 976 }
 977
 978 /* optionally do something like blinking LED */
 979 void board_hang(void)
 980 {
 981         while (1)
 982                 blinkLEDs();
 983 }
 984
 985 /******************************************************************************
 986  * Dummy function to handle errors for EABI incompatibility
 987  *****************************************************************************/
 988 void raise(void)
 989 {
 990 }
 991
 992 /******************************************************************************
 993  * Dummy function to handle errors for EABI incompatibility
 994  *****************************************************************************/
 995 void abort(void)
 996 {
 997 }