board/omap3530beagle/omap3530beagle.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <command.h>
  28 #include <part.h>
  29 #include <fat.h>
  30 #include <asm/arch/cpu.h>
  31 #include <asm/arch/bits.h>
  32 #include <asm/arch/mux.h>
  33 #include <asm/arch/gpio.h>
  34 #include <asm/arch/sys_proto.h>
  35 #include <asm/arch/sys_info.h>
  36 #include <asm/arch/clocks.h>
  37 #include <asm/arch/mem.h>
  38
  39 /* params for XM */
  40 #define CORE_DPLL_PARAM_M2      0x09
  41 #define CORE_DPLL_PARAM_M       0x360
  42 #define CORE_DPLL_PARAM_N       0xC
  43
  44 /* BeagleBoard revisions */
  45 #define REVISION_AXBX           0x7
  46 #define REVISION_CX             0x6
  47 #define REVISION_C4             0x5
  48 #define REVISION_XM             0x0
  49
  50 /* Used to index into DPLL parameter tables */
  51 struct dpll_param {
  52         unsigned int m;
  53         unsigned int n;
  54         unsigned int fsel;
  55         unsigned int m2;
  56 };
  57
  58 typedef struct dpll_param dpll_param;
  59
  60 /* Following functions are exported from lowlevel_init.S */
  61 extern dpll_param *get_mpu_dpll_param();
  62 extern dpll_param *get_iva_dpll_param();
  63 extern dpll_param *get_core_dpll_param();
  64 extern dpll_param *get_per_dpll_param();
  65
  66 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  67 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  68 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  69 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  70
  71 /*******************************************************
  72  * Routine: delay
  73  * Description: spinning delay to use before udelay works
  74  ******************************************************/
  75 static inline void delay(unsigned long loops)
  76 {
  77         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  78                           "bne 1b":"=r" (loops):"0"(loops));
  79 }
  80
  81 void udelay (unsigned long usecs) {
  82         delay(usecs);
  83 }
  84
  85 /*****************************************
  86  * Routine: board_init
  87  * Description: Early hardware init.
  88  *****************************************/
  89 int board_init(void)
  90 {
  91         return 0;
  92 }
  93
  94 /*************************************************************
  95  *  get_device_type(): tell if GP/HS/EMU/TST
  96  *************************************************************/
  97 u32 get_device_type(void)
  98 {
  99         int mode;
 100         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
 101         return mode >>= 8;
 102 }
 103
 104 /************************************************
 105  * get_sysboot_value(void) - return SYS_BOOT[4:0]
 106  ************************************************/
 107 u32 get_sysboot_value(void)
 108 {
 109         int mode;
 110         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 111         return mode;
 112 }
 113
 114 /*************************************************************
 115  * Routine: get_mem_type(void) - returns the kind of memory connected
 116  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 117  *************************************************************/
 118 u32 get_mem_type(void)
 119 {
 120
 121         if (beagle_revision() == REVISION_XM)
 122                 return GPMC_NONE;
 123
 124         u32   mem_type = get_sysboot_value();
 125         switch (mem_type) {
 126         case 0:
 127         case 2:
 128         case 4:
 129         case 16:
 130         case 22:
 131                 return GPMC_ONENAND;
 132
 133         case 1:
 134         case 12:
 135         case 15:
 136         case 21:
 137         case 27:
 138                 return GPMC_NAND;
 139
 140         case 3:
 141         case 6:
 142                 return MMC_ONENAND;
 143
 144         case 8:
 145         case 11:
 146         case 14:
 147         case 20:
 148         case 26:
 149                 return GPMC_MDOC;
 150
 151         case 17:
 152         case 18:
 153         case 24:
 154                 return MMC_NAND;
 155
 156         case 7:
 157         case 10:
 158         case 13:
 159         case 19:
 160         case 25:
 161         default:
 162                 return GPMC_NOR;
 163         }
 164 }
 165
 166 /******************************************
 167  * get_cpu_rev(void) - extract version info
 168  ******************************************/
 169 u32 get_cpu_rev(void)
 170 {
 171         u32 cpuid = 0;
 172         /* On ES1.0 the IDCODE register is not exposed on L4
 173          * so using CPU ID to differentiate
 174          * between ES2.0 and ES1.0.
 175          */
 176         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 177         if ((cpuid  & 0xf) == 0x0)
 178                 return CPU_3430_ES1;
 179         else
 180                 return CPU_3430_ES2;
 181
 182 }
 183
 184 /******************************************
 185  * cpu_is_3410(void) - returns true for 3410
 186  ******************************************/
 187 u32 cpu_is_3410(void)
 188 {
 189         int status;
 190         if (get_cpu_rev() < CPU_3430_ES2) {
 191                 return 0;
 192         } else {
 193                 /* read scalability status and return 1 for 3410*/
 194                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 195                 /* Check whether MPU frequency is set to 266 MHz which
 196                  * is nominal for 3410. If yes return true else false
 197                  */
 198                 if (((status >> 8) & 0x3) == 0x2)
 199                         return 1;
 200                 else
 201                         return 0;
 202         }
 203 }
 204
 205 /******************************************
 206  * beagle_identify
 207  * Description: Detect if we are running on a Beagle revision Ax/Bx,
 208  *              C1/2/3, C4 or D. This can be done by reading
 209  *              the level of GPIO173, GPIO172 and GPIO171. This should
 210  *              result in
 211  *              GPIO173, GPIO172, GPIO171: 1 1 1 => Ax/Bx
 212  *              GPIO173, GPIO172, GPIO171: 1 1 0 => C1/2/3
 213  *              GPIO173, GPIO172, GPIO171: 1 0 1 => C4
 214  *              GPIO173, GPIO172, GPIO171: 0 0 0 => XM
 215  *              default                          => XM
 216  ******************************************/
 217 int beagle_revision(void)
 218 {
 219         int rev;
 220
 221         omap_request_gpio(171);
 222         omap_request_gpio(172);
 223         omap_request_gpio(173);
 224         omap_set_gpio_direction(171, 1);
 225         omap_set_gpio_direction(172, 1);
 226         omap_set_gpio_direction(173, 1);
 227
 228         rev = omap_get_gpio_datain(173) << 2 |
 229                 omap_get_gpio_datain(172) << 1 |
 230                 omap_get_gpio_datain(171);
 231
 232         /* Default newer board revisions to XM */
 233         switch(rev) {
 234         case REVISION_AXBX:
 235         case REVISION_CX:
 236         case REVISION_C4:
 237                 break;
 238         case REVISION_XM:
 239         default:
 240                 rev = REVISION_XM;
 241         }
 242
 243         omap_free_gpio(171);
 244         omap_free_gpio(172);
 245         omap_free_gpio(173);
 246
 247         return rev;
 248 }
 249
 250 /*****************************************************************
 251  * sr32 - clear & set a value in a bit range for a 32 bit address
 252  *****************************************************************/
 253 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 254 {
 255         u32 tmp, msk = 0;
 256         msk = 1 << num_bits;
 257         --msk;
 258         tmp = __raw_readl(addr) & ~(msk << start_bit);
 259         tmp |= value << start_bit;
 260         __raw_writel(tmp, addr);
 261 }
 262
 263 /*********************************************************************
 264  * wait_on_value() - common routine to allow waiting for changes in
 265  *   volatile regs.
 266  *********************************************************************/
 267 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 268 {
 269         u32 i = 0, val;
 270         do {
 271                 ++i;
 272                 val = __raw_readl(read_addr) & read_bit_mask;
 273                 if (val == match_value)
 274                         return 1;
 275                 if (i == bound)
 276                         return 0;
 277         } while (1);
 278 }
 279
 280 #ifdef CFG_3430SDRAM_DDR
 281
 282 #define MICRON_DDR      0
 283 #define NUMONYX_MCP     1
 284 int identify_xm_ddr()
 285 {
 286         int     mfr, id;
 287
 288         __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 289         __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 290         __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 291         __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 292         __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 293         __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 294
 295         /* Enable the GPMC Mapping */
 296         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 297                              ((NAND_BASE_ADR>>24) & 0x3F) |
 298                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 299         delay(2000);
 300
 301         nand_readid(&mfr, &id);
 302         if (mfr == 0)
 303                 return MICRON_DDR;
 304         if ((mfr == 0x20) && (id == 0xba))
 305                 return NUMONYX_MCP;
 306 }
 307 /*********************************************************************
 308  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 309  *********************************************************************/
 310 void config_3430sdram_ddr(void)
 311 {
 312         /* reset sdrc controller */
 313         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 314         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 315         __raw_writel(0, SDRC_SYSCONFIG);
 316
 317         /* setup sdrc to ball mux */
 318         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 319
 320         switch(beagle_revision()) {
 321         case REVISION_C4:
 322                 if (identify_xm_ddr() == NUMONYX_MCP) {
 323                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 324                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 325                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 326                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 327                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 328                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 329                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 330                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 331                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 332                 } else {
 333                         __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 334                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 335                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 336                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 337                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 338                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 339                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 340                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 341                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 342                 }
 343                 break;
 344         case REVISION_XM:
 345                 if (identify_xm_ddr() == MICRON_DDR) {
 346                         __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 347                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 348                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 349                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
 350                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
 351                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
 352                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
 353                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
 354                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
 355                 } else {
 356                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 357                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 358                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 359                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 360                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 361                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 362                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 363                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 364                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 365                 }
 366                 break;
 367         default:
 368                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 369                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 370                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 371                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 372                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 373                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 374                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 375                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 376                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 377         }
 378
 379         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 380
 381         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 382         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 383         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 384
 385         delay(5000);
 386
 387         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 388         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 389
 390         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 391         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 392
 393         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 394         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 395
 396         /* set mr0 */
 397         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 398         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 399
 400         /* set up dll */
 401         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 402         delay(0x2000);  /* give time to lock */
 403
 404 }
 405 #endif /* CFG_3430SDRAM_DDR */
 406
 407 /*************************************************************
 408  * get_sys_clk_speed - determine reference oscillator speed
 409  *  based on known 32kHz clock and gptimer.
 410  *************************************************************/
 411 u32 get_osc_clk_speed(void)
 412 {
 413         u32 start, cstart, cend, cdiff, cdiv, val;
 414
 415         val = __raw_readl(PRM_CLKSRC_CTRL);
 416
 417         if (val & SYSCLKDIV_2)
 418                 cdiv = 2;
 419         else
 420                 cdiv = 1;
 421
 422         /* enable timer2 */
 423         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 424         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 425
 426         /* Enable I and F Clocks for GPT1 */
 427         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 428         __raw_writel(val, CM_ICLKEN_WKUP);
 429         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 430         __raw_writel(val, CM_FCLKEN_WKUP);
 431
 432         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 433         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 434         /* enable 32kHz source */
 435         /* enabled out of reset */
 436         /* determine sys_clk via gauging */
 437
 438         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 439         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
 440         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 441         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
 442         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 443         cdiff = cend - cstart;  /* get elapsed ticks */
 444         cdiff *= cdiv;
 445
 446         /* based on number of ticks assign speed */
 447         if (cdiff > 19000)
 448                 return S38_4M;
 449         else if (cdiff > 15200)
 450                 return S26M;
 451         else if (cdiff > 13000)
 452                 return S24M;
 453         else if (cdiff > 9000)
 454                 return S19_2M;
 455         else if (cdiff > 7600)
 456                 return S13M;
 457         else
 458                 return S12M;
 459 }
 460
 461 /******************************************************************************
 462  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 463  *   -- input oscillator clock frequency.
 464  *
 465  *****************************************************************************/
 466 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 467 {
 468         if (osc_clk == S38_4M)
 469                 *sys_clkin_sel = 4;
 470         else if (osc_clk == S26M)
 471                 *sys_clkin_sel = 3;
 472         else if (osc_clk == S19_2M)
 473                 *sys_clkin_sel = 2;
 474         else if (osc_clk == S13M)
 475                 *sys_clkin_sel = 1;
 476         else if (osc_clk == S12M)
 477                 *sys_clkin_sel = 0;
 478 }
 479
 480 /******************************************************************************
 481  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 482  *   -- called from SRAM, or Flash (using temp SRAM stack).
 483  *****************************************************************************/
 484 void prcm_init(void)
 485 {
 486         u32 osc_clk = 0, sys_clkin_sel;
 487         dpll_param *dpll_param_p;
 488         u32 clk_index, sil_index;
 489
 490         /* Gauge the input clock speed and find out the sys_clkin_sel
 491          * value corresponding to the input clock.
 492          */
 493         osc_clk = get_osc_clk_speed();
 494         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 495
 496         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 497
 498         /* If the input clock is greater than 19.2M always divide/2 */
 499         if (sys_clkin_sel > 2) {
 500                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 501                 clk_index = sys_clkin_sel / 2;
 502         } else {
 503                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 504                 clk_index = sys_clkin_sel;
 505         }
 506
 507         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 508
 509         /* The DPLL tables are defined according to sysclk value and
 510          * silicon revision. The clk_index value will be used to get
 511          * the values for that input sysclk from the DPLL param table
 512          * and sil_index will get the values for that SysClk for the
 513          * appropriate silicon rev.
 514          */
 515         sil_index = get_cpu_rev() - 1;
 516
 517         /* Unlock MPU DPLL (slows things down, and needed later) */
 518         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 519         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 520
 521         /* Getting the base address of Core DPLL param table */
 522         dpll_param_p = (dpll_param *) get_core_dpll_param();
 523         /* Moving it to the right sysclk and ES rev base */
 524         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 525         /* CORE DPLL */
 526         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 527         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 528         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 529
 530          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 531         work. write another value and then default value. */
 532         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 533         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 534         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 535         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 536         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 537         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 538         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 539         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 540         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 541         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 542         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 543         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 544         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 545         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 546         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 547
 548         /* Getting the base address to PER  DPLL param table */
 549         dpll_param_p = (dpll_param *) get_per_dpll_param();
 550         /* Moving it to the right sysclk base */
 551         dpll_param_p = dpll_param_p + clk_index;
 552         /* PER DPLL */
 553         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 554         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 555         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 556         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 557         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 558         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 559
 560         if (beagle_revision() == REVISION_XM) {
 561                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
 562                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
 563                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
 564         } else {
 565                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 566                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 567                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 568         }
 569
 570         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 571         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 572         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 573
 574         /* Getting the base address to MPU DPLL param table */
 575         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 576
 577         /* Moving it to the right sysclk and ES rev base */
 578         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 579
 580         /* MPU DPLL (unlocked already) */
 581         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 582         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 583         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 584         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 585         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 586         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 587
 588         /* Getting the base address to IVA DPLL param table */
 589         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 590         /* Moving it to the right sysclk and ES rev base */
 591         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 592         /* IVA DPLL (set to 12*20=240MHz) */
 593         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 594         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 595         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 596         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 597         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 598         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 599         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 600         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 601
 602         /* Set up GPTimers to sys_clk source only */
 603         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 604         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 605
 606         delay(5000);
 607 }
 608
 609 /*****************************************
 610  * Routine: secure_unlock
 611  * Description: Setup security registers for access
 612  * (GP Device only)
 613  *****************************************/
 614 void secure_unlock(void)
 615 {
 616         /* Permission values for registers -Full fledged permissions to all */
 617 #define UNLOCK_1 0xFFFFFFFF
 618 #define UNLOCK_2 0x00000000
 619 #define UNLOCK_3 0x0000FFFF
 620         /* Protection Module Register Target APE (PM_RT) */
 621         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 622         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 623         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 624         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 625
 626         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 627         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 628         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 629
 630         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 631         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 632         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 633         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 634
 635         /* IVA Changes */
 636         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 637         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 638         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 639
 640         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
 641 }
 642
 643 /**********************************************************
 644  * Routine: try_unlock_sram()
 645  * Description: If chip is GP type, unlock the SRAM for
 646  *  general use.
 647  ***********************************************************/
 648 void try_unlock_memory(void)
 649 {
 650         int mode;
 651
 652         /* if GP device unlock device SRAM for general use */
 653         /* secure code breaks for Secure/Emulation device - HS/E/T */
 654         mode = get_device_type();
 655         if (mode == GP_DEVICE)
 656                 secure_unlock();
 657         return;
 658 }
 659
 660 /**********************************************************
 661  * Routine: s_init
 662  * Description: Does early system init of muxing and clocks.
 663  * - Called at time when only stack is available.
 664  **********************************************************/
 665
 666 void s_init(void)
 667 {
 668         watchdog_init();
 669 #ifdef CONFIG_3430_AS_3410
 670         /* setup the scalability control register for
 671          * 3430 to work in 3410 mode
 672          */
 673         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 674 #endif
 675         try_unlock_memory();
 676         set_muxconf_regs();
 677         delay(100);
 678         per_clocks_enable();
 679         prcm_init();
 680         config_3430sdram_ddr();
 681 }
 682
 683 /*******************************************************
 684  * Routine: misc_init_r
 685  * Description: Init ethernet (done here so udelay works)
 686  ********************************************************/
 687 int misc_init_r(void)
 688 {
 689         int rev;
 690
 691         rev = beagle_revision();
 692         switch (rev) {
 693         case REVISION_AXBX:
 694                 printf("Beagle Rev Ax/Bx\n");
 695                 break;
 696         case REVISION_CX:
 697                 printf("Beagle Rev C1/C2/C3\n");
 698                 break;
 699         case REVISION_C4:
 700                 if (identify_xm_ddr() == NUMONYX_MCP)
 701                         printf("Beagle Rev C4 from Special Computing\n");
 702                 else
 703                         printf("Beagle Rev C4\n");
 704                 break;
 705         case REVISION_XM:
 706                 printf("Beagle xM\n");
 707                 break;
 708         default:
 709                 printf("Beagle unknown 0x%02x\n", rev);
 710         }
 711
 712         return 0;
 713 }
 714
 715 /******************************************************
 716  * Routine: wait_for_command_complete
 717  * Description: Wait for posting to finish on watchdog
 718  ******************************************************/
 719 void wait_for_command_complete(unsigned int wd_base)
 720 {
 721         int pending = 1;
 722         do {
 723                 pending = __raw_readl(wd_base + WWPS);
 724         } while (pending);
 725 }
 726
 727 /****************************************
 728  * Routine: watchdog_init
 729  * Description: Shut down watch dogs
 730  *****************************************/
 731 void watchdog_init(void)
 732 {
 733         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 734          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 735          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 736          * should not be running and does not generate a PRCM reset.
 737          */
 738         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 739         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 740         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
 741
 742         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 743         wait_for_command_complete(WD2_BASE);
 744         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 745 }
 746
 747 /**********************************************
 748  * Routine: dram_init
 749  * Description: sets uboots idea of sdram size
 750  **********************************************/
 751 int dram_init(void)
 752 {
 753         return 0;
 754 }
 755
 756 /*****************************************************************
 757  * Routine: peripheral_enable
 758  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 759  ******************************************************************/
 760 void per_clocks_enable(void)
 761 {
 762         /* Enable GP2 timer. */
 763         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 764         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 765         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 766
 767 #ifdef CFG_NS16550
 768         /* UART1 clocks */
 769         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 770         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 771
 772         /* UART 3 Clocks */
 773         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 774         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 775
 776 #endif
 777
 778 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 779         /* Turn on all 3 I2C clocks */
 780         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 781         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 782 #endif
 783
 784         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 785         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 786
 787         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 788         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 789         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 790         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 791         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 792         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 793         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 794         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 795         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 796         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 797         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 798         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 799
 800         /* Enable GPIO 5 & GPIO 6 clocks */
 801         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
 802         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
 803
 804         delay(1000);
 805 }
 806
 807 /* Set MUX for UART, GPMC, SDRC, GPIO */
 808
 809 #define         MUX_VAL(OFFSET,VALUE)\
 810                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 811
 812 #define         CP(x)   (CONTROL_PADCONF_##x)
 813 /*
 814  * IEN  - Input Enable
 815  * IDIS - Input Disable
 816  * PTD  - Pull type Down
 817  * PTU  - Pull type Up
 818  * DIS  - Pull type selection is inactive
 819  * EN   - Pull type selection is active
 820  * M0   - Mode 0
 821  * The commented string gives the final mux configuration for that pin
 822  */
 823 #define MUX_DEFAULT()\
 824         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 825         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 826         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 827         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 828         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 829         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 830         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 831         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 832         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 833         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 834         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 835         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 836         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 837         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 838         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 839         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 840         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 841         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 842         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 843         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 844         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 845         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 846         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 847         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 848         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 849         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 850         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 851         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 852         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 853         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 854         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 855         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 856         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 857         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 858         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 859         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 860         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 861         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 862         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 863         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 864         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 865         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 866         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 867         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 868         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 869         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 870         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 871         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 872         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 873         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 874         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 875         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 876         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 877         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 878         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 879         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 880         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 881         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 882         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 883         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 884         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 885         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 886         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 887         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 888         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 889         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 890         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 891         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 892         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
 893         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
 894         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
 895         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 896         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 897         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 898         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 899         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 900         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
 901         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 902         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 903         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 904         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
 905         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*GPIO_65*/\
 906         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 907         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 908         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 909         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 910         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 911         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 912         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 913         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 914         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 915         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 916         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 917         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 918         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 919         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 920         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 921         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 922         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M4)) /*GPIO_149*/\
 923         MUX_VAL(CP(UART1_CTS),      (IDIS | PTD | DIS | M4)) /*GPIO_150*/\
 924         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 925         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 926         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 927         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 928         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 929         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 930         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 931         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 932         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 933         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 934         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 935         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 936         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 937         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
 938         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
 939         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
 940         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 941         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 942         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 943         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 944         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 945         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 946         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 947         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 948         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 949         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 950         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 951         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 952         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 953         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 954         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 955         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 956         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 957         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 958         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 959         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 960         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 961         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 962         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 963         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 964         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 965         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
 966         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 967         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 968
 969 /**********************************************************
 970  * Routine: set_muxconf_regs
 971  * Description: Setting up the configuration Mux registers
 972  *              specific to the hardware. Many pins need
 973  *              to be moved from protect to primary mode.
 974  *********************************************************/
 975 void set_muxconf_regs(void)
 976 {
 977         MUX_DEFAULT();
 978 }
 979
 980 /**********************************************************
 981  * Routine: nand+_init
 982  * Description: Set up nand for nand and jffs2 commands
 983  *********************************************************/
 984
 985 int nand_init(void)
 986 {
 987         /* global settings */
 988         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 989         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 990         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 991
 992         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 993          *  We configure only GPMC CS0 with required values. Configiring other devices
 994          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 995          */
 996         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 997         delay(1000);
 998
 999 #ifdef CFG_NAND_K9F1G08R0A
1000         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
1001                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1002                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1003                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1004                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1005                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1006                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1007
1008                 /* Enable the GPMC Mapping */
1009                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1010                              ((NAND_BASE_ADR>>24) & 0x3F) |
1011                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1012                 delay(2000);
1013
1014                 if (nand_chip()) {
1015 #ifdef CFG_PRINTF
1016                         printf("Unsupported Chip!\n");
1017 #endif
1018                         return 1;
1019                 }
1020         }
1021 #endif
1022
1023 #ifdef CFG_ONENAND
1024         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
1025                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1026                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1027                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1028                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1029                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1030                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1031
1032                 /* Enable the GPMC Mapping */
1033                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1034                              ((ONENAND_BASE>>24) & 0x3F) |
1035                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1036                 delay(2000);
1037
1038                 if (onenand_chip()) {
1039 #ifdef CFG_PRINTF
1040                         printf("OneNAND Unsupported !\n");
1041 #endif
1042                         return 1;
1043                 }
1044         }
1045 #endif
1046         return 0;
1047 }
1048
1049 #define DEBUG_LED1                      149     /* gpio */
1050 #define DEBUG_LED2                      150     /* gpio */
1051
1052 void blinkLEDs()
1053 {
1054         void *p;
1055
1056         /* Alternately turn the LEDs on and off */
1057         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
1058         while (1) {
1059                 /* turn LED1 on and LED2 off */
1060                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
1061                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
1062
1063                 /* delay for a while */
1064                 delay(1000);
1065
1066                 /* turn LED1 off and LED2 on */
1067                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
1068                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
1069
1070                 /* delay for a while */
1071                 delay(1000);
1072         }
1073 }
1074
1075 /* optionally do something like blinking LED */
1076 void board_hang(void)
1077 {
1078         while (1)
1079                 blinkLEDs();
1080 }
1081
1082 /******************************************************************************
1083  * Dummy function to handle errors for EABI incompatibility
1084  *****************************************************************************/
1085 void raise(void)
1086 {
1087 }
1088
1089 /******************************************************************************
1090  * Dummy function to handle errors for EABI incompatibility
1091  *****************************************************************************/
1092 void abort(void)
1093 {
1094 }