drivers/usb/musb/musb_host.c

   1 /*
   2  * MUSB OTG driver host support
   3  *
   4  * Copyright 2005 Mentor Graphics Corporation
   5  * Copyright (C) 2005-2006 by Texas Instruments
   6  * Copyright (C) 2006-2007 Nokia Corporation
   7  * Copyright (C) 2008-2009 MontaVista Software, Inc. <source@mvista.com>
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License
  11  * version 2 as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  16  * General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA
  21  * 02110-1301 USA
  22  *
  23  * THIS SOFTWARE IS PROVIDED "AS IS" AND ANY EXPRESS OR IMPLIED
  24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
  26  * NO EVENT SHALL THE AUTHORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  27  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  28  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF
  29  * USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  30  * ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  32  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  33  *
  34  */
  35
  36 #include <linux/module.h>
  37 #include <linux/kernel.h>
  38 #include <linux/delay.h>
  39 #include <linux/sched.h>
  40 #include <linux/slab.h>
  41 #include <linux/errno.h>
  42 #include <linux/init.h>
  43 #include <linux/list.h>
  44 #include <linux/dma-mapping.h>
  45
  46 #include "musb_core.h"
  47 #include "musb_host.h"
  48
  49
  50 /* MUSB HOST status 22-mar-2006
  51  *
  52  * - There's still lots of partial code duplication for fault paths, so
  53  *   they aren't handled as consistently as they need to be.
  54  *
  55  * - PIO mostly behaved when last tested.
  56  *     + including ep0, with all usbtest cases 9, 10
  57  *     + usbtest 14 (ep0out) doesn't seem to run at all
  58  *     + double buffered OUT/TX endpoints saw stalls(!) with certain usbtest
  59  *       configurations, but otherwise double buffering passes basic tests.
  60  *     + for 2.6.N, for N > ~10, needs API changes for hcd framework.
  61  *
  62  * - DMA (CPPI) ... partially behaves, not currently recommended
  63  *     + about 1/15 the speed of typical EHCI implementations (PCI)
  64  *     + RX, all too often reqpkt seems to misbehave after tx
  65  *     + TX, no known issues (other than evident silicon issue)
  66  *
  67  * - DMA (Mentor/OMAP) ...has at least toggle update problems
  68  *
  69  * - [23-feb-2009] minimal traffic scheduling to avoid bulk RX packet
  70  *   starvation ... nothing yet for TX, interrupt, or bulk.
  71  *
  72  * - Not tested with HNP, but some SRP paths seem to behave.
  73  *
  74  * NOTE 24-August-2006:
  75  *
  76  * - Bulk traffic finally uses both sides of hardware ep1, freeing up an
  77  *   extra endpoint for periodic use enabling hub + keybd + mouse.  That
  78  *   mostly works, except that with "usbnet" it's easy to trigger cases
  79  *   with "ping" where RX loses.  (a) ping to davinci, even "ping -f",
  80  *   fine; but (b) ping _from_ davinci, even "ping -c 1", ICMP RX loses
  81  *   although ARP RX wins.  (That test was done with a full speed link.)
  82  */
  83
  84
  85 /*
  86  * NOTE on endpoint usage:
  87  *
  88  * CONTROL transfers all go through ep0.  BULK ones go through dedicated IN
  89  * and OUT endpoints ... hardware is dedicated for those "async" queue(s).
  90  * (Yes, bulk _could_ use more of the endpoints than that, and would even
  91  * benefit from it.)
  92  *
  93  * INTERUPPT and ISOCHRONOUS transfers are scheduled to the other endpoints.
  94  * So far that scheduling is both dumb and optimistic:  the endpoint will be
  95  * "claimed" until its software queue is no longer refilled.  No multiplexing
  96  * of transfers between endpoints, or anything clever.
  97  */
  98
  99
 100 static void musb_ep_program(struct musb *musb, u8 epnum,
 101                         struct urb *urb, int is_out,
 102                         u8 *buf, u32 offset, u32 len);
 103
 104 /*
 105  * Clear TX fifo. Needed to avoid BABBLE errors.
 106  */
 107 static void musb_h_tx_flush_fifo(struct musb_hw_ep *ep)
 108 {
 109         struct musb     *musb = ep->musb;
 110         void __iomem    *epio = ep->regs;
 111         u16             csr;
 112         u16             lastcsr = 0;
 113         int             retries = 1000;
 114
 115         csr = musb_readw(epio, MUSB_TXCSR);
 116         while (csr & MUSB_TXCSR_FIFONOTEMPTY) {
 117                 if (csr != lastcsr)
 118                         dev_dbg(musb->controller, "Host TX FIFONOTEMPTY csr: %02x\n", csr);
 119                 lastcsr = csr;
 120                 csr |= MUSB_TXCSR_FLUSHFIFO;
 121                 musb_writew(epio, MUSB_TXCSR, csr);
 122                 csr = musb_readw(epio, MUSB_TXCSR);
 123                 if (WARN(retries-- < 1,
 124                                 "Could not flush host TX%d fifo: csr: %04x\n",
 125                                 ep->epnum, csr))
 126                         return;
 127                 mdelay(1);
 128         }
 129 }
 130
 131 static void musb_h_ep0_flush_fifo(struct musb_hw_ep *ep)
 132 {
 133         void __iomem    *epio = ep->regs;
 134         u16             csr;
 135         int             retries = 5;
 136
 137         /* scrub any data left in the fifo */
 138         do {
 139                 csr = musb_readw(epio, MUSB_TXCSR);
 140                 if (!(csr & (MUSB_CSR0_TXPKTRDY | MUSB_CSR0_RXPKTRDY)))
 141                         break;
 142                 musb_writew(epio, MUSB_TXCSR, MUSB_CSR0_FLUSHFIFO);
 143                 csr = musb_readw(epio, MUSB_TXCSR);
 144                 udelay(10);
 145         } while (--retries);
 146
 147         WARN(!retries, "Could not flush host TX%d fifo: csr: %04x\n",
 148                         ep->epnum, csr);
 149
 150         /* and reset for the next transfer */
 151         musb_writew(epio, MUSB_TXCSR, 0);
 152 }
 153
 154 /*
 155  * Start transmit. Caller is responsible for locking shared resources.
 156  * musb must be locked.
 157  */
 158 static inline void musb_h_tx_start(struct musb_hw_ep *ep)
 159 {
 160         u16     txcsr;
 161
 162         /* NOTE: no locks here; caller should lock and select EP */
 163         if (ep->epnum) {
 164                 txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 165                 txcsr |= MUSB_TXCSR_TXPKTRDY | MUSB_TXCSR_H_WZC_BITS;
 166                 musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 167         } else {
 168                 txcsr = MUSB_CSR0_H_SETUPPKT | MUSB_CSR0_TXPKTRDY;
 169                 musb_writew(ep->regs, MUSB_CSR0, txcsr);
 170         }
 171
 172 }
 173
 174 static inline void musb_h_tx_dma_start(struct musb_hw_ep *ep)
 175 {
 176         u16     txcsr;
 177
 178         /* NOTE: no locks here; caller should lock and select EP */
 179         txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 180         txcsr |= MUSB_TXCSR_DMAENAB | MUSB_TXCSR_H_WZC_BITS;
 181         if (is_cppi_enabled())
 182                 txcsr |= MUSB_TXCSR_DMAMODE;
 183         musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 184 }
 185
 186 static void musb_ep_set_qh(struct musb_hw_ep *ep, int is_in, struct musb_qh *qh)
 187 {
 188         if (is_in != 0 || ep->is_shared_fifo)
 189                 ep->in_qh  = qh;
 190         if (is_in == 0 || ep->is_shared_fifo)
 191                 ep->out_qh = qh;
 192 }
 193
 194 static struct musb_qh *musb_ep_get_qh(struct musb_hw_ep *ep, int is_in)
 195 {
 196         return is_in ? ep->in_qh : ep->out_qh;
 197 }
 198
 199 /*
 200  * Start the URB at the front of an endpoint's queue
 201  * end must be claimed from the caller.
 202  *
 203  * Context: controller locked, irqs blocked
 204  */
 205 static void
 206 musb_start_urb(struct musb *musb, int is_in, struct musb_qh *qh)
 207 {
 208         u16                     frame;
 209         u32                     len;
 210         void __iomem            *mbase =  musb->mregs;
 211         struct urb              *urb = next_urb(qh);
 212         void                    *buf = urb->transfer_buffer;
 213         u32                     offset = 0;
 214         struct musb_hw_ep       *hw_ep = qh->hw_ep;
 215         unsigned                pipe = urb->pipe;
 216         u8                      address = usb_pipedevice(pipe);
 217         int                     epnum = hw_ep->epnum;
 218
 219         /* initialize software qh state */
 220         qh->offset = 0;
 221         qh->segsize = 0;
 222
 223         /* gather right source of data */
 224         switch (qh->type) {
 225         case USB_ENDPOINT_XFER_CONTROL:
 226                 /* control transfers always start with SETUP */
 227                 is_in = 0;
 228                 musb->ep0_stage = MUSB_EP0_START;
 229                 buf = urb->setup_packet;
 230                 len = 8;
 231                 break;
 232         case USB_ENDPOINT_XFER_ISOC:
 233                 qh->iso_idx = 0;
 234                 qh->frame = 0;
 235                 offset = urb->iso_frame_desc[0].offset;
 236                 len = urb->iso_frame_desc[0].length;
 237                 break;
 238         default:                /* bulk, interrupt */
 239                 /* actual_length may be nonzero on retry paths */
 240                 buf = urb->transfer_buffer + urb->actual_length;
 241                 len = urb->transfer_buffer_length - urb->actual_length;
 242         }
 243
 244         dev_dbg(musb->controller, "qh %p urb %p dev%d ep%d%s%s, hw_ep %d, %p/%d\n",
 245                         qh, urb, address, qh->epnum,
 246                         is_in ? "in" : "out",
 247                         ({char *s; switch (qh->type) {
 248                         case USB_ENDPOINT_XFER_CONTROL: s = ""; break;
 249                         case USB_ENDPOINT_XFER_BULK:    s = "-bulk"; break;
 250                         case USB_ENDPOINT_XFER_ISOC:    s = "-iso"; break;
 251                         default:                        s = "-intr"; break;
 252                         }; s; }),
 253                         epnum, buf + offset, len);
 254
 255         /* Configure endpoint */
 256         musb_ep_set_qh(hw_ep, is_in, qh);
 257         musb_ep_program(musb, epnum, urb, !is_in, buf, offset, len);
 258
 259         /* transmit may have more work: start it when it is time */
 260         if (is_in)
 261                 return;
 262
 263         /* determine if the time is right for a periodic transfer */
 264         switch (qh->type) {
 265         case USB_ENDPOINT_XFER_ISOC:
 266         case USB_ENDPOINT_XFER_INT:
 267                 dev_dbg(musb->controller, "check whether there's still time for periodic Tx\n");
 268                 frame = musb_readw(mbase, MUSB_FRAME);
 269                 /* FIXME this doesn't implement that scheduling policy ...
 270                  * or handle framecounter wrapping
 271                  */
 272                 if ((urb->transfer_flags & URB_ISO_ASAP)
 273                                 || (frame >= urb->start_frame)) {
 274                         /* REVISIT the SOF irq handler shouldn't duplicate
 275                          * this code; and we don't init urb->start_frame...
 276                          */
 277                         qh->frame = 0;
 278                         goto start;
 279                 } else {
 280                         qh->frame = urb->start_frame;
 281                         /* enable SOF interrupt so we can count down */
 282                         dev_dbg(musb->controller, "SOF for %d\n", epnum);
 283 #if 1 /* ifndef CONFIG_ARCH_DAVINCI */
 284                         musb_writeb(mbase, MUSB_INTRUSBE, 0xff);
 285 #endif
 286                 }
 287                 break;
 288         default:
 289 start:
 290                 dev_dbg(musb->controller, "Start TX%d %s\n", epnum,
 291                         hw_ep->tx_channel ? "dma" : "pio");
 292
 293                 if (!hw_ep->tx_channel)
 294                         musb_h_tx_start(hw_ep);
 295                 else if (is_cppi_enabled() || tusb_dma_omap())
 296                         musb_h_tx_dma_start(hw_ep);
 297         }
 298 }
 299
 300 /* Context: caller owns controller lock, IRQs are blocked */
 301 static void musb_giveback(struct musb *musb, struct urb *urb, int status)
 302 __releases(musb->lock)
 303 __acquires(musb->lock)
 304 {
 305         dev_dbg(musb->controller,
 306                         "complete %p %pF (%d), dev%d ep%d%s, %d/%d\n",
 307                         urb, urb->complete, status,
 308                         usb_pipedevice(urb->pipe),
 309                         usb_pipeendpoint(urb->pipe),
 310                         usb_pipein(urb->pipe) ? "in" : "out",
 311                         urb->actual_length, urb->transfer_buffer_length
 312                         );
 313
 314         usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
 315         spin_unlock(&musb->lock);
 316         usb_hcd_giveback_urb(musb_to_hcd(musb), urb, status);
 317         spin_lock(&musb->lock);
 318 }
 319
 320 /* For bulk/interrupt endpoints only */
 321 static inline void musb_save_toggle(struct musb_qh *qh, int is_in,
 322                                     struct urb *urb)
 323 {
 324         void __iomem            *epio = qh->hw_ep->regs;
 325         u16                     csr;
 326
 327         /*
 328          * FIXME: the current Mentor DMA code seems to have
 329          * problems getting toggle correct.
 330          */
 331
 332         if (is_in)
 333                 csr = musb_readw(epio, MUSB_RXCSR) & MUSB_RXCSR_H_DATATOGGLE;
 334         else
 335                 csr = musb_readw(epio, MUSB_TXCSR) & MUSB_TXCSR_H_DATATOGGLE;
 336
 337         usb_settoggle(urb->dev, qh->epnum, !is_in, csr ? 1 : 0);
 338 }
 339
 340 /*
 341  * Advance this hardware endpoint's queue, completing the specified URB and
 342  * advancing to either the next URB queued to that qh, or else invalidating
 343  * that qh and advancing to the next qh scheduled after the current one.
 344  *
 345  * Context: caller owns controller lock, IRQs are blocked
 346  */
 347 static void musb_advance_schedule(struct musb *musb, struct urb *urb,
 348                                   struct musb_hw_ep *hw_ep, int is_in)
 349 {
 350         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, is_in);
 351         struct musb_hw_ep       *ep = qh->hw_ep;
 352         int                     ready = qh->is_ready;
 353         int                     status;
 354
 355         status = (urb->status == -EINPROGRESS) ? 0 : urb->status;
 356
 357         /* save toggle eagerly, for paranoia */
 358         switch (qh->type) {
 359         case USB_ENDPOINT_XFER_BULK:
 360         case USB_ENDPOINT_XFER_INT:
 361                 musb_save_toggle(qh, is_in, urb);
 362                 break;
 363         case USB_ENDPOINT_XFER_ISOC:
 364                 if (status == 0 && urb->error_count)
 365                         status = -EXDEV;
 366                 break;
 367         }
 368
 369         qh->is_ready = 0;
 370         musb_giveback(musb, urb, status);
 371         qh->is_ready = ready;
 372
 373         /* reclaim resources (and bandwidth) ASAP; deschedule it, and
 374          * invalidate qh as soon as list_empty(&hep->urb_list)
 375          */
 376         if (list_empty(&qh->hep->urb_list)) {
 377                 struct list_head        *head;
 378
 379                 if (is_in)
 380                         ep->rx_reinit = 1;
 381                 else
 382                         ep->tx_reinit = 1;
 383
 384                 /* Clobber old pointers to this qh */
 385                 musb_ep_set_qh(ep, is_in, NULL);
 386                 qh->hep->hcpriv = NULL;
 387
 388                 switch (qh->type) {
 389
 390                 case USB_ENDPOINT_XFER_CONTROL:
 391                 case USB_ENDPOINT_XFER_BULK:
 392                         /* fifo policy for these lists, except that NAKing
 393                          * should rotate a qh to the end (for fairness).
 394                          */
 395                         if (qh->mux == 1) {
 396                                 head = qh->ring.prev;
 397                                 list_del(&qh->ring);
 398                                 kfree(qh);
 399                                 qh = first_qh(head);
 400                                 break;
 401                         }
 402
 403                 case USB_ENDPOINT_XFER_ISOC:
 404                 case USB_ENDPOINT_XFER_INT:
 405                         /* this is where periodic bandwidth should be
 406                          * de-allocated if it's tracked and allocated;
 407                          * and where we'd update the schedule tree...
 408                          */
 409                         kfree(qh);
 410                         qh = NULL;
 411                         break;
 412                 }
 413         }
 414
 415         if (qh != NULL && qh->is_ready) {
 416                 dev_dbg(musb->controller, "... next ep%d %cX urb %p\n",
 417                     hw_ep->epnum, is_in ? 'R' : 'T', next_urb(qh));
 418                 musb_start_urb(musb, is_in, qh);
 419         }
 420 }
 421
 422 static u16 musb_h_flush_rxfifo(struct musb_hw_ep *hw_ep, u16 csr)
 423 {
 424         /* we don't want fifo to fill itself again;
 425          * ignore dma (various models),
 426          * leave toggle alone (may not have been saved yet)
 427          */
 428         csr |= MUSB_RXCSR_FLUSHFIFO | MUSB_RXCSR_RXPKTRDY;
 429         csr &= ~(MUSB_RXCSR_H_REQPKT
 430                 | MUSB_RXCSR_H_AUTOREQ
 431                 | MUSB_RXCSR_AUTOCLEAR);
 432
 433         /* write 2x to allow double buffering */
 434         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 435         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 436
 437         /* flush writebuffer */
 438         return musb_readw(hw_ep->regs, MUSB_RXCSR);
 439 }
 440
 441 /*
 442  * PIO RX for a packet (or part of it).
 443  */
 444 static bool
 445 musb_host_packet_rx(struct musb *musb, struct urb *urb, u8 epnum, u8 iso_err)
 446 {
 447         u16                     rx_count;
 448         u8                      *buf;
 449         u16                     csr;
 450         bool                    done = false;
 451         u32                     length;
 452         int                     do_flush = 0;
 453         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 454         void __iomem            *epio = hw_ep->regs;
 455         struct musb_qh          *qh = hw_ep->in_qh;
 456         int                     pipe = urb->pipe;
 457         void                    *buffer = urb->transfer_buffer;
 458
 459         /* musb_ep_select(mbase, epnum); */
 460         rx_count = musb_readw(epio, MUSB_RXCOUNT);
 461         dev_dbg(musb->controller, "RX%d count %d, buffer %p len %d/%d\n", epnum, rx_count,
 462                         urb->transfer_buffer, qh->offset,
 463                         urb->transfer_buffer_length);
 464
 465         /* unload FIFO */
 466         if (usb_pipeisoc(pipe)) {
 467                 int                                     status = 0;
 468                 struct usb_iso_packet_descriptor        *d;
 469
 470                 if (iso_err) {
 471                         status = -EILSEQ;
 472                         urb->error_count++;
 473                 }
 474
 475                 d = urb->iso_frame_desc + qh->iso_idx;
 476                 buf = buffer + d->offset;
 477                 length = d->length;
 478                 if (rx_count > length) {
 479                         if (status == 0) {
 480                                 status = -EOVERFLOW;
 481                                 urb->error_count++;
 482                         }
 483                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
 484                         do_flush = 1;
 485                 } else
 486                         length = rx_count;
 487                 urb->actual_length += length;
 488                 d->actual_length = length;
 489
 490                 d->status = status;
 491
 492                 /* see if we are done */
 493                 done = (++qh->iso_idx >= urb->number_of_packets);
 494         } else {
 495                 /* non-isoch */
 496                 buf = buffer + qh->offset;
 497                 length = urb->transfer_buffer_length - qh->offset;
 498                 if (rx_count > length) {
 499                         if (urb->status == -EINPROGRESS)
 500                                 urb->status = -EOVERFLOW;
 501                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
 502                         do_flush = 1;
 503                 } else
 504                         length = rx_count;
 505                 urb->actual_length += length;
 506                 qh->offset += length;
 507
 508                 /* see if we are done */
 509                 done = (urb->actual_length == urb->transfer_buffer_length)
 510                         || (rx_count < qh->maxpacket)
 511                         || (urb->status != -EINPROGRESS);
 512                 if (done
 513                                 && (urb->status == -EINPROGRESS)
 514                                 && (urb->transfer_flags & URB_SHORT_NOT_OK)
 515                                 && (urb->actual_length
 516                                         < urb->transfer_buffer_length))
 517                         urb->status = -EREMOTEIO;
 518         }
 519
 520         musb_read_fifo(hw_ep, length, buf);
 521
 522         csr = musb_readw(epio, MUSB_RXCSR);
 523         csr |= MUSB_RXCSR_H_WZC_BITS;
 524         if (unlikely(do_flush))
 525                 musb_h_flush_rxfifo(hw_ep, csr);
 526         else {
 527                 /* REVISIT this assumes AUTOCLEAR is never set */
 528                 csr &= ~(MUSB_RXCSR_RXPKTRDY | MUSB_RXCSR_H_REQPKT);
 529                 if (!done)
 530                         csr |= MUSB_RXCSR_H_REQPKT;
 531                 musb_writew(epio, MUSB_RXCSR, csr);
 532         }
 533
 534         return done;
 535 }
 536
 537 /* we don't always need to reinit a given side of an endpoint...
 538  * when we do, use tx/rx reinit routine and then construct a new CSR
 539  * to address data toggle, NYET, and DMA or PIO.
 540  *
 541  * it's possible that driver bugs (especially for DMA) or aborting a
 542  * transfer might have left the endpoint busier than it should be.
 543  * the busy/not-empty tests are basically paranoia.
 544  */
 545 static void
 546 musb_rx_reinit(struct musb *musb, struct musb_qh *qh, struct musb_hw_ep *ep)
 547 {
 548         u16     csr;
 549
 550         /* NOTE:  we know the "rx" fifo reinit never triggers for ep0.
 551          * That always uses tx_reinit since ep0 repurposes TX register
 552          * offsets; the initial SETUP packet is also a kind of OUT.
 553          */
 554
 555         /* if programmed for Tx, put it in RX mode */
 556         if (ep->is_shared_fifo) {
 557                 csr = musb_readw(ep->regs, MUSB_TXCSR);
 558                 if (csr & MUSB_TXCSR_MODE) {
 559                         musb_h_tx_flush_fifo(ep);
 560                         csr = musb_readw(ep->regs, MUSB_TXCSR);
 561                         musb_writew(ep->regs, MUSB_TXCSR,
 562                                     csr | MUSB_TXCSR_FRCDATATOG);
 563                 }
 564
 565                 /*
 566                  * Clear the MODE bit (and everything else) to enable Rx.
 567                  * NOTE: we mustn't clear the DMAMODE bit before DMAENAB.
 568                  */
 569                 if (csr & MUSB_TXCSR_DMAMODE)
 570                         musb_writew(ep->regs, MUSB_TXCSR, MUSB_TXCSR_DMAMODE);
 571                 musb_writew(ep->regs, MUSB_TXCSR, 0);
 572
 573         /* scrub all previous state, clearing toggle */
 574         } else {
 575                 csr = musb_readw(ep->regs, MUSB_RXCSR);
 576                 if (csr & MUSB_RXCSR_RXPKTRDY)
 577                         WARNING("rx%d, packet/%d ready?\n", ep->epnum,
 578                                 musb_readw(ep->regs, MUSB_RXCOUNT));
 579
 580                 musb_h_flush_rxfifo(ep, MUSB_RXCSR_CLRDATATOG);
 581         }
 582
 583         /* target addr and (for multipoint) hub addr/port */
 584         if (musb->is_multipoint) {
 585                 musb_write_rxfunaddr(ep->target_regs, qh->addr_reg);
 586                 musb_write_rxhubaddr(ep->target_regs, qh->h_addr_reg);
 587                 musb_write_rxhubport(ep->target_regs, qh->h_port_reg);
 588
 589         } else
 590                 musb_writeb(musb->mregs, MUSB_FADDR, qh->addr_reg);
 591
 592         /* protocol/endpoint, interval/NAKlimit, i/o size */
 593         musb_writeb(ep->regs, MUSB_RXTYPE, qh->type_reg);
 594         musb_writeb(ep->regs, MUSB_RXINTERVAL, qh->intv_reg);
 595         /* NOTE: bulk combining rewrites high bits of maxpacket */
 596         /* Set RXMAXP with the FIFO size of the endpoint
 597          * to disable double buffer mode.
 598          */
 599         if (musb->double_buffer_not_ok)
 600                 musb_writew(ep->regs, MUSB_RXMAXP, ep->max_packet_sz_rx);
 601         else
 602                 musb_writew(ep->regs, MUSB_RXMAXP,
 603                                 qh->maxpacket | ((qh->hb_mult - 1) << 11));
 604
 605         ep->rx_reinit = 0;
 606 }
 607
 608 static bool musb_tx_dma_program(struct dma_controller *dma,
 609                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
 610                 struct urb *urb, u32 offset, u32 length)
 611 {
 612         struct dma_channel      *channel = hw_ep->tx_channel;
 613         void __iomem            *epio = hw_ep->regs;
 614         u16                     pkt_size = qh->maxpacket;
 615         u16                     csr;
 616         u8                      mode;
 617
 618 #ifdef  CONFIG_USB_INVENTRA_DMA
 619         if (length > channel->max_len)
 620                 length = channel->max_len;
 621
 622         csr = musb_readw(epio, MUSB_TXCSR);
 623         if (length > pkt_size) {
 624                 mode = 1;
 625                 csr |= MUSB_TXCSR_DMAMODE | MUSB_TXCSR_DMAENAB;
 626                 /* autoset shouldn't be set in high bandwidth */
 627                 if (qh->hb_mult == 1)
 628                         csr |= MUSB_TXCSR_AUTOSET;
 629         } else {
 630                 mode = 0;
 631                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAMODE);
 632                 csr |= MUSB_TXCSR_DMAENAB; /* against programmer's guide */
 633         }
 634         channel->desired_mode = mode;
 635         musb_writew(epio, MUSB_TXCSR, csr);
 636 #else
 637         if (!is_cppi_enabled() && !tusb_dma_omap())
 638                 return false;
 639
 640         channel->actual_len = 0;
 641
 642         /*
 643          * TX uses "RNDIS" mode automatically but needs help
 644          * to identify the zero-length-final-packet case.
 645          */
 646         mode = (urb->transfer_flags & URB_ZERO_PACKET) ? 1 : 0;
 647 #endif
 648
 649         qh->segsize = length;
 650
 651         /*
 652          * Ensure the data reaches to main memory before starting
 653          * DMA transfer
 654          */
 655         wmb();
 656
 657         if (!dma->channel_program(channel, pkt_size, mode,
 658                         urb->transfer_dma + offset, length)) {
 659                 dma->channel_release(channel);
 660                 hw_ep->tx_channel = NULL;
 661
 662                 csr = musb_readw(epio, MUSB_TXCSR);
 663                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAENAB);
 664                 musb_writew(epio, MUSB_TXCSR, csr | MUSB_TXCSR_H_WZC_BITS);
 665                 return false;
 666         }
 667         return true;
 668 }
 669
 670 /*
 671  * Program an HDRC endpoint as per the given URB
 672  * Context: irqs blocked, controller lock held
 673  */
 674 static void musb_ep_program(struct musb *musb, u8 epnum,
 675                         struct urb *urb, int is_out,
 676                         u8 *buf, u32 offset, u32 len)
 677 {
 678         struct dma_controller   *dma_controller;
 679         struct dma_channel      *dma_channel;
 680         u8                      dma_ok;
 681         void __iomem            *mbase = musb->mregs;
 682         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 683         void __iomem            *epio = hw_ep->regs;
 684         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, !is_out);
 685         u16                     packet_sz = qh->maxpacket;
 686
 687         dev_dbg(musb->controller, "%s hw%d urb %p spd%d dev%d ep%d%s "
 688                                 "h_addr%02x h_port%02x bytes %d\n",
 689                         is_out ? "-->" : "<--",
 690                         epnum, urb, urb->dev->speed,
 691                         qh->addr_reg, qh->epnum, is_out ? "out" : "in",
 692                         qh->h_addr_reg, qh->h_port_reg,
 693                         len);
 694
 695         musb_ep_select(mbase, epnum);
 696
 697         /* candidate for DMA? */
 698         dma_controller = musb->dma_controller;
 699         if (is_dma_capable() && epnum && dma_controller) {
 700                 dma_channel = is_out ? hw_ep->tx_channel : hw_ep->rx_channel;
 701                 if (!dma_channel) {
 702                         dma_channel = dma_controller->channel_alloc(
 703                                         dma_controller, hw_ep, is_out);
 704                         if (is_out)
 705                                 hw_ep->tx_channel = dma_channel;
 706                         else
 707                                 hw_ep->rx_channel = dma_channel;
 708                 }
 709         } else
 710                 dma_channel = NULL;
 711
 712         /* make sure we clear DMAEnab, autoSet bits from previous run */
 713
 714         /* OUT/transmit/EP0 or IN/receive? */
 715         if (is_out) {
 716                 u16     csr;
 717                 u16     int_txe;
 718                 u16     load_count;
 719
 720                 csr = musb_readw(epio, MUSB_TXCSR);
 721
 722                 /* disable interrupt in case we flush */
 723                 int_txe = musb_readw(mbase, MUSB_INTRTXE);
 724                 musb_writew(mbase, MUSB_INTRTXE, int_txe & ~(1 << epnum));
 725
 726                 /* general endpoint setup */
 727                 if (epnum) {
 728                         /* flush all old state, set default */
 729                         musb_h_tx_flush_fifo(hw_ep);
 730
 731                         /*
 732                          * We must not clear the DMAMODE bit before or in
 733                          * the same cycle with the DMAENAB bit, so we clear
 734                          * the latter first...
 735                          */
 736                         csr &= ~(MUSB_TXCSR_H_NAKTIMEOUT
 737                                         | MUSB_TXCSR_AUTOSET
 738                                         | MUSB_TXCSR_DMAENAB
 739                                         | MUSB_TXCSR_FRCDATATOG
 740                                         | MUSB_TXCSR_H_RXSTALL
 741                                         | MUSB_TXCSR_H_ERROR
 742                                         | MUSB_TXCSR_TXPKTRDY
 743                                         );
 744                         csr |= MUSB_TXCSR_MODE;
 745
 746                         if (usb_gettoggle(urb->dev, qh->epnum, 1))
 747                                 csr |= MUSB_TXCSR_H_WR_DATATOGGLE
 748                                         | MUSB_TXCSR_H_DATATOGGLE;
 749                         else
 750                                 csr |= MUSB_TXCSR_CLRDATATOG;
 751
 752                         musb_writew(epio, MUSB_TXCSR, csr);
 753                         /* REVISIT may need to clear FLUSHFIFO ... */
 754                         csr &= ~MUSB_TXCSR_DMAMODE;
 755                         musb_writew(epio, MUSB_TXCSR, csr);
 756                         csr = musb_readw(epio, MUSB_TXCSR);
 757                 } else {
 758                         /* endpoint 0: just flush */
 759                         musb_h_ep0_flush_fifo(hw_ep);
 760                 }
 761
 762                 /* target addr and (for multipoint) hub addr/port */
 763                 if (musb->is_multipoint) {
 764                         musb_write_txfunaddr(mbase, epnum, qh->addr_reg);
 765                         musb_write_txhubaddr(mbase, epnum, qh->h_addr_reg);
 766                         musb_write_txhubport(mbase, epnum, qh->h_port_reg);
 767 /* FIXME if !epnum, do the same for RX ... */
 768                 } else
 769                         musb_writeb(mbase, MUSB_FADDR, qh->addr_reg);
 770
 771                 /* protocol/endpoint/interval/NAKlimit */
 772                 if (epnum) {
 773                         musb_writeb(epio, MUSB_TXTYPE, qh->type_reg);
 774                         if (musb->double_buffer_not_ok)
 775                                 musb_writew(epio, MUSB_TXMAXP,
 776                                                 hw_ep->max_packet_sz_tx);
 777                         else
 778                                 musb_writew(epio, MUSB_TXMAXP,
 779                                                 qh->maxpacket |
 780                                                 ((qh->hb_mult - 1) << 11));
 781                         musb_writeb(epio, MUSB_TXINTERVAL, qh->intv_reg);
 782                 } else {
 783                         musb_writeb(epio, MUSB_NAKLIMIT0, qh->intv_reg);
 784                         if (musb->is_multipoint)
 785                                 musb_writeb(epio, MUSB_TYPE0,
 786                                                 qh->type_reg);
 787                 }
 788
 789                 if (can_bulk_split(musb, qh->type))
 790                         load_count = min((u32) hw_ep->max_packet_sz_tx,
 791                                                 len);
 792                 else
 793                         load_count = min((u32) packet_sz, len);
 794
 795                 if (dma_channel && musb_tx_dma_program(dma_controller,
 796                                         hw_ep, qh, urb, offset, len))
 797                         load_count = 0;
 798
 799                 if (load_count) {
 800                         /* PIO to load FIFO */
 801                         qh->segsize = load_count;
 802                         musb_write_fifo(hw_ep, load_count, buf);
 803                 }
 804
 805                 /* re-enable interrupt */
 806                 musb_writew(mbase, MUSB_INTRTXE, int_txe);
 807
 808         /* IN/receive */
 809         } else {
 810                 u16     csr;
 811
 812                 if (hw_ep->rx_reinit) {
 813                         musb_rx_reinit(musb, qh, hw_ep);
 814
 815                         /* init new state: toggle and NYET, maybe DMA later */
 816                         if (usb_gettoggle(urb->dev, qh->epnum, 0))
 817                                 csr = MUSB_RXCSR_H_WR_DATATOGGLE
 818                                         | MUSB_RXCSR_H_DATATOGGLE;
 819                         else
 820                                 csr = 0;
 821                         if (qh->type == USB_ENDPOINT_XFER_INT)
 822                                 csr |= MUSB_RXCSR_DISNYET;
 823
 824                 } else {
 825                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 826
 827                         if (csr & (MUSB_RXCSR_RXPKTRDY
 828                                         | MUSB_RXCSR_DMAENAB
 829                                         | MUSB_RXCSR_H_REQPKT))
 830                                 ERR("broken !rx_reinit, ep%d csr %04x\n",
 831                                                 hw_ep->epnum, csr);
 832
 833                         /* scrub any stale state, leaving toggle alone */
 834                         csr &= MUSB_RXCSR_DISNYET;
 835                 }
 836
 837                 /* kick things off */
 838
 839                 if ((is_cppi_enabled() || tusb_dma_omap()) && dma_channel) {
 840                         /* candidate for DMA */
 841                         if (dma_channel) {
 842                                 dma_channel->actual_len = 0L;
 843                                 qh->segsize = len;
 844
 845                                 /* AUTOREQ is in a DMA register */
 846                                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 847                                 csr = musb_readw(hw_ep->regs,
 848                                                 MUSB_RXCSR);
 849
 850                                 /* unless caller treats short rx transfers as
 851                                  * errors, we dare not queue multiple transfers.
 852                                  */
 853                                 dma_ok = dma_controller->channel_program(
 854                                                 dma_channel, packet_sz,
 855                                                 !(urb->transfer_flags
 856                                                         & URB_SHORT_NOT_OK),
 857                                                 urb->transfer_dma + offset,
 858                                                 qh->segsize);
 859                                 if (!dma_ok) {
 860                                         dma_controller->channel_release(
 861                                                         dma_channel);
 862                                         hw_ep->rx_channel = NULL;
 863                                         dma_channel = NULL;
 864                                 } else
 865                                         csr |= MUSB_RXCSR_DMAENAB;
 866                         }
 867                 }
 868
 869                 csr |= MUSB_RXCSR_H_REQPKT;
 870                 dev_dbg(musb->controller, "RXCSR%d := %04x\n", epnum, csr);
 871                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 872                 csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 873         }
 874 }
 875
 876
 877 /*
 878  * Service the default endpoint (ep0) as host.
 879  * Return true until it's time to start the status stage.
 880  */
 881 static bool musb_h_ep0_continue(struct musb *musb, u16 len, struct urb *urb)
 882 {
 883         bool                     more = false;
 884         u8                      *fifo_dest = NULL;
 885         u16                     fifo_count = 0;
 886         struct musb_hw_ep       *hw_ep = musb->control_ep;
 887         struct musb_qh          *qh = hw_ep->in_qh;
 888         struct usb_ctrlrequest  *request;
 889
 890         switch (musb->ep0_stage) {
 891         case MUSB_EP0_IN:
 892                 fifo_dest = urb->transfer_buffer + urb->actual_length;
 893                 fifo_count = min_t(size_t, len, urb->transfer_buffer_length -
 894                                    urb->actual_length);
 895                 if (fifo_count < len)
 896                         urb->status = -EOVERFLOW;
 897
 898                 musb_read_fifo(hw_ep, fifo_count, fifo_dest);
 899
 900                 urb->actual_length += fifo_count;
 901                 if (len < qh->maxpacket) {
 902                         /* always terminate on short read; it's
 903                          * rarely reported as an error.
 904                          */
 905                 } else if (urb->actual_length <
 906                                 urb->transfer_buffer_length)
 907                         more = true;
 908                 break;
 909         case MUSB_EP0_START:
 910                 request = (struct usb_ctrlrequest *) urb->setup_packet;
 911
 912                 if (!request->wLength) {
 913                         dev_dbg(musb->controller, "start no-DATA\n");
 914                         break;
 915                 } else if (request->bRequestType & USB_DIR_IN) {
 916                         dev_dbg(musb->controller, "start IN-DATA\n");
 917                         musb->ep0_stage = MUSB_EP0_IN;
 918                         more = true;
 919                         break;
 920                 } else {
 921                         dev_dbg(musb->controller, "start OUT-DATA\n");
 922                         musb->ep0_stage = MUSB_EP0_OUT;
 923                         more = true;
 924                 }
 925                 /* FALLTHROUGH */
 926         case MUSB_EP0_OUT:
 927                 fifo_count = min_t(size_t, qh->maxpacket,
 928                                    urb->transfer_buffer_length -
 929                                    urb->actual_length);
 930                 if (fifo_count) {
 931                         fifo_dest = (u8 *) (urb->transfer_buffer
 932                                         + urb->actual_length);
 933                         dev_dbg(musb->controller, "Sending %d byte%s to ep0 fifo %p\n",
 934                                         fifo_count,
 935                                         (fifo_count == 1) ? "" : "s",
 936                                         fifo_dest);
 937                         musb_write_fifo(hw_ep, fifo_count, fifo_dest);
 938
 939                         urb->actual_length += fifo_count;
 940                         more = true;
 941                 }
 942                 break;
 943         default:
 944                 ERR("bogus ep0 stage %d\n", musb->ep0_stage);
 945                 break;
 946         }
 947
 948         return more;
 949 }
 950
 951 /*
 952  * Handle default endpoint interrupt as host. Only called in IRQ time
 953  * from musb_interrupt().
 954  *
 955  * called with controller irqlocked
 956  */
 957 irqreturn_t musb_h_ep0_irq(struct musb *musb)
 958 {
 959         struct urb              *urb;
 960         u16                     csr, len;
 961         int                     status = 0;
 962         void __iomem            *mbase = musb->mregs;
 963         struct musb_hw_ep       *hw_ep = musb->control_ep;
 964         void __iomem            *epio = hw_ep->regs;
 965         struct musb_qh          *qh = hw_ep->in_qh;
 966         bool                    complete = false;
 967         irqreturn_t             retval = IRQ_NONE;
 968
 969         /* ep0 only has one queue, "in" */
 970         urb = next_urb(qh);
 971
 972         musb_ep_select(mbase, 0);
 973         csr = musb_readw(epio, MUSB_CSR0);
 974         len = (csr & MUSB_CSR0_RXPKTRDY)
 975                         ? musb_readb(epio, MUSB_COUNT0)
 976                         : 0;
 977
 978         dev_dbg(musb->controller, "<== csr0 %04x, qh %p, count %d, urb %p, stage %d\n",
 979                 csr, qh, len, urb, musb->ep0_stage);
 980
 981         /* if we just did status stage, we are done */
 982         if (MUSB_EP0_STATUS == musb->ep0_stage) {
 983                 retval = IRQ_HANDLED;
 984                 complete = true;
 985         }
 986
 987         /* prepare status */
 988         if (csr & MUSB_CSR0_H_RXSTALL) {
 989                 dev_dbg(musb->controller, "STALLING ENDPOINT\n");
 990                 status = -EPIPE;
 991
 992         } else if (csr & MUSB_CSR0_H_ERROR) {
 993                 dev_dbg(musb->controller, "no response, csr0 %04x\n", csr);
 994                 status = -EPROTO;
 995
 996         } else if (csr & MUSB_CSR0_H_NAKTIMEOUT) {
 997                 dev_dbg(musb->controller, "control NAK timeout\n");
 998
 999                 /* NOTE:  this code path would be a good place to PAUSE a
1000                  * control transfer, if another one is queued, so that
1001                  * ep0 is more likely to stay busy.  That's already done
1002                  * for bulk RX transfers.
1003                  *
1004                  * if (qh->ring.next != &musb->control), then
1005                  * we have a candidate... NAKing is *NOT* an error
1006                  */
1007                 musb_writew(epio, MUSB_CSR0, 0);
1008                 retval = IRQ_HANDLED;
1009         }
1010
1011         if (status) {
1012                 dev_dbg(musb->controller, "aborting\n");
1013                 retval = IRQ_HANDLED;
1014                 if (urb)
1015                         urb->status = status;
1016                 complete = true;
1017
1018                 /* use the proper sequence to abort the transfer */
1019                 if (csr & MUSB_CSR0_H_REQPKT) {
1020                         csr &= ~MUSB_CSR0_H_REQPKT;
1021                         musb_writew(epio, MUSB_CSR0, csr);
1022                         csr &= ~MUSB_CSR0_H_NAKTIMEOUT;
1023                         musb_writew(epio, MUSB_CSR0, csr);
1024                 } else {
1025                         musb_h_ep0_flush_fifo(hw_ep);
1026                 }
1027
1028                 musb_writeb(epio, MUSB_NAKLIMIT0, 0);
1029
1030                 /* clear it */
1031                 musb_writew(epio, MUSB_CSR0, 0);
1032         }
1033
1034         if (unlikely(!urb)) {
1035                 /* stop endpoint since we have no place for its data, this
1036                  * SHOULD NEVER HAPPEN! */
1037                 ERR("no URB for end 0\n");
1038
1039                 musb_h_ep0_flush_fifo(hw_ep);
1040                 goto done;
1041         }
1042
1043         if (!complete) {
1044                 /* call common logic and prepare response */
1045                 if (musb_h_ep0_continue(musb, len, urb)) {
1046                         /* more packets required */
1047                         csr = (MUSB_EP0_IN == musb->ep0_stage)
1048                                 ?  MUSB_CSR0_H_REQPKT : MUSB_CSR0_TXPKTRDY;
1049                 } else {
1050                         /* data transfer complete; perform status phase */
1051                         if (usb_pipeout(urb->pipe)
1052                                         || !urb->transfer_buffer_length)
1053                                 csr = MUSB_CSR0_H_STATUSPKT
1054                                         | MUSB_CSR0_H_REQPKT;
1055                         else
1056                                 csr = MUSB_CSR0_H_STATUSPKT
1057                                         | MUSB_CSR0_TXPKTRDY;
1058
1059                         /* flag status stage */
1060                         musb->ep0_stage = MUSB_EP0_STATUS;
1061
1062                         dev_dbg(musb->controller, "ep0 STATUS, csr %04x\n", csr);
1063
1064                 }
1065                 musb_writew(epio, MUSB_CSR0, csr);
1066                 retval = IRQ_HANDLED;
1067         } else
1068                 musb->ep0_stage = MUSB_EP0_IDLE;
1069
1070         /* call completion handler if done */
1071         if (complete)
1072                 musb_advance_schedule(musb, urb, hw_ep, 1);
1073 done:
1074         return retval;
1075 }
1076
1077
1078 #ifdef CONFIG_USB_INVENTRA_DMA
1079
1080 /* Host side TX (OUT) using Mentor DMA works as follows:
1081         submit_urb ->
1082                 - if queue was empty, Program Endpoint
1083                 - ... which starts DMA to fifo in mode 1 or 0
1084
1085         DMA Isr (transfer complete) -> TxAvail()
1086                 - Stop DMA (~DmaEnab)   (<--- Alert ... currently happens
1087                                         only in musb_cleanup_urb)
1088                 - TxPktRdy has to be set in mode 0 or for
1089                         short packets in mode 1.
1090 */
1091
1092 #endif
1093
1094 /* Service a Tx-Available or dma completion irq for the endpoint */
1095 void musb_host_tx(struct musb *musb, u8 epnum)
1096 {
1097         int                     pipe;
1098         bool                    done = false;
1099         u16                     tx_csr;
1100         size_t                  length = 0;
1101         size_t                  offset = 0;
1102         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1103         void __iomem            *epio = hw_ep->regs;
1104         struct musb_qh          *qh = hw_ep->out_qh;
1105         struct urb              *urb = next_urb(qh);
1106         u32                     status = 0;
1107         void __iomem            *mbase = musb->mregs;
1108         struct dma_channel      *dma;
1109         bool                    transfer_pending = false;
1110
1111         musb_ep_select(mbase, epnum);
1112         tx_csr = musb_readw(epio, MUSB_TXCSR);
1113
1114         /* with CPPI, DMA sometimes triggers "extra" irqs */
1115         if (!urb) {
1116                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1117                 return;
1118         }
1119
1120         pipe = urb->pipe;
1121         dma = is_dma_capable() ? hw_ep->tx_channel : NULL;
1122         dev_dbg(musb->controller, "OUT/TX%d end, csr %04x%s\n", epnum, tx_csr,
1123                         dma ? ", dma" : "");
1124
1125         /* check for errors */
1126         if (tx_csr & MUSB_TXCSR_H_RXSTALL) {
1127                 /* dma was disabled, fifo flushed */
1128                 dev_dbg(musb->controller, "TX end %d stall\n", epnum);
1129
1130                 /* stall; record URB status */
1131                 status = -EPIPE;
1132
1133         } else if (tx_csr & MUSB_TXCSR_H_ERROR) {
1134                 /* (NON-ISO) dma was disabled, fifo flushed */
1135                 dev_dbg(musb->controller, "TX 3strikes on ep=%d\n", epnum);
1136
1137                 status = -ETIMEDOUT;
1138
1139         } else if (tx_csr & MUSB_TXCSR_H_NAKTIMEOUT) {
1140                 dev_dbg(musb->controller, "TX end=%d device not responding\n", epnum);
1141
1142                 /* NOTE:  this code path would be a good place to PAUSE a
1143                  * transfer, if there's some other (nonperiodic) tx urb
1144                  * that could use this fifo.  (dma complicates it...)
1145                  * That's already done for bulk RX transfers.
1146                  *
1147                  * if (bulk && qh->ring.next != &musb->out_bulk), then
1148                  * we have a candidate... NAKing is *NOT* an error
1149                  */
1150                 musb_ep_select(mbase, epnum);
1151                 musb_writew(epio, MUSB_TXCSR,
1152                                 MUSB_TXCSR_H_WZC_BITS
1153                                 | MUSB_TXCSR_TXPKTRDY);
1154                 return;
1155         }
1156
1157         if (status) {
1158                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1159                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1160                         (void) musb->dma_controller->channel_abort(dma);
1161                 }
1162
1163                 /* do the proper sequence to abort the transfer in the
1164                  * usb core; the dma engine should already be stopped.
1165                  */
1166                 musb_h_tx_flush_fifo(hw_ep);
1167                 tx_csr &= ~(MUSB_TXCSR_AUTOSET
1168                                 | MUSB_TXCSR_DMAENAB
1169                                 | MUSB_TXCSR_H_ERROR
1170                                 | MUSB_TXCSR_H_RXSTALL
1171                                 | MUSB_TXCSR_H_NAKTIMEOUT
1172                                 );
1173
1174                 musb_ep_select(mbase, epnum);
1175                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1176                 /* REVISIT may need to clear FLUSHFIFO ... */
1177                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1178                 musb_writeb(epio, MUSB_TXINTERVAL, 0);
1179
1180                 done = true;
1181         }
1182
1183         /* second cppi case */
1184         if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1185                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1186                 return;
1187         }
1188
1189         if (is_dma_capable() && dma && !status) {
1190                 /*
1191                  * DMA has completed.  But if we're using DMA mode 1 (multi
1192                  * packet DMA), we need a terminal TXPKTRDY interrupt before
1193                  * we can consider this transfer completed, lest we trash
1194                  * its last packet when writing the next URB's data.  So we
1195                  * switch back to mode 0 to get that interrupt; we'll come
1196                  * back here once it happens.
1197                  */
1198                 if (tx_csr & MUSB_TXCSR_DMAMODE) {
1199                         /*
1200                          * We shouldn't clear DMAMODE with DMAENAB set; so
1201                          * clear them in a safe order.  That should be OK
1202                          * once TXPKTRDY has been set (and I've never seen
1203                          * it being 0 at this moment -- DMA interrupt latency
1204                          * is significant) but if it hasn't been then we have
1205                          * no choice but to stop being polite and ignore the
1206                          * programmer's guide... :-)
1207                          *
1208                          * Note that we must write TXCSR with TXPKTRDY cleared
1209                          * in order not to re-trigger the packet send (this bit
1210                          * can't be cleared by CPU), and there's another caveat:
1211                          * TXPKTRDY may be set shortly and then cleared in the
1212                          * double-buffered FIFO mode, so we do an extra TXCSR
1213                          * read for debouncing...
1214                          */
1215                         tx_csr &= musb_readw(epio, MUSB_TXCSR);
1216                         if (tx_csr & MUSB_TXCSR_TXPKTRDY) {
1217                                 tx_csr &= ~(MUSB_TXCSR_DMAENAB |
1218                                             MUSB_TXCSR_TXPKTRDY);
1219                                 musb_writew(epio, MUSB_TXCSR,
1220                                             tx_csr | MUSB_TXCSR_H_WZC_BITS);
1221                         }
1222                         tx_csr &= ~(MUSB_TXCSR_DMAMODE |
1223                                     MUSB_TXCSR_TXPKTRDY);
1224                         musb_writew(epio, MUSB_TXCSR,
1225                                     tx_csr | MUSB_TXCSR_H_WZC_BITS);
1226
1227                         /*
1228                          * There is no guarantee that we'll get an interrupt
1229                          * after clearing DMAMODE as we might have done this
1230                          * too late (after TXPKTRDY was cleared by controller).
1231                          * Re-read TXCSR as we have spoiled its previous value.
1232                          */
1233                         tx_csr = musb_readw(epio, MUSB_TXCSR);
1234                 }
1235
1236                 /*
1237                  * We may get here from a DMA completion or TXPKTRDY interrupt.
1238                  * In any case, we must check the FIFO status here and bail out
1239                  * only if the FIFO still has data -- that should prevent the
1240                  * "missed" TXPKTRDY interrupts and deal with double-buffered
1241                  * FIFO mode too...
1242                  */
1243                 if (tx_csr & (MUSB_TXCSR_FIFONOTEMPTY | MUSB_TXCSR_TXPKTRDY)) {
1244                         dev_dbg(musb->controller, "DMA complete but packet still in FIFO, "
1245                             "CSR %04x\n", tx_csr);
1246                         return;
1247                 }
1248         }
1249
1250         if (!status || dma || usb_pipeisoc(pipe)) {
1251                 if (dma)
1252                         length = dma->actual_len;
1253                 else
1254                         length = qh->segsize;
1255                 qh->offset += length;
1256
1257                 if (usb_pipeisoc(pipe)) {
1258                         struct usb_iso_packet_descriptor        *d;
1259
1260                         d = urb->iso_frame_desc + qh->iso_idx;
1261                         d->actual_length = length;
1262                         d->status = status;
1263                         if (++qh->iso_idx >= urb->number_of_packets) {
1264                                 done = true;
1265                         } else {
1266                                 d++;
1267                                 offset = d->offset;
1268                                 length = d->length;
1269                         }
1270                 } else if (dma && urb->transfer_buffer_length == qh->offset) {
1271                         done = true;
1272                 } else {
1273                         /* see if we need to send more data, or ZLP */
1274                         if (qh->segsize < qh->maxpacket)
1275                                 done = true;
1276                         else if (qh->offset == urb->transfer_buffer_length
1277                                         && !(urb->transfer_flags
1278                                                 & URB_ZERO_PACKET))
1279                                 done = true;
1280                         if (!done) {
1281                                 offset = qh->offset;
1282                                 length = urb->transfer_buffer_length - offset;
1283                                 transfer_pending = true;
1284                         }
1285                 }
1286         }
1287
1288         /* urb->status != -EINPROGRESS means request has been faulted,
1289          * so we must abort this transfer after cleanup
1290          */
1291         if (urb->status != -EINPROGRESS) {
1292                 done = true;
1293                 if (status == 0)
1294                         status = urb->status;
1295         }
1296
1297         if (done) {
1298                 /* set status */
1299                 urb->status = status;
1300                 urb->actual_length = qh->offset;
1301                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_OUT);
1302                 return;
1303         } else if ((usb_pipeisoc(pipe) || transfer_pending) && dma) {
1304                 if (musb_tx_dma_program(musb->dma_controller, hw_ep, qh, urb,
1305                                 offset, length)) {
1306                         if (is_cppi_enabled() || tusb_dma_omap())
1307                                 musb_h_tx_dma_start(hw_ep);
1308                         return;
1309                 }
1310         } else  if (tx_csr & MUSB_TXCSR_DMAENAB) {
1311                 dev_dbg(musb->controller, "not complete, but DMA enabled?\n");
1312                 return;
1313         }
1314
1315         /*
1316          * PIO: start next packet in this URB.
1317          *
1318          * REVISIT: some docs say that when hw_ep->tx_double_buffered,
1319          * (and presumably, FIFO is not half-full) we should write *two*
1320          * packets before updating TXCSR; other docs disagree...
1321          */
1322         if (length > qh->maxpacket)
1323                 length = qh->maxpacket;
1324         /* Unmap the buffer so that CPU can use it */
1325         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1326         musb_write_fifo(hw_ep, length, urb->transfer_buffer + offset);
1327         qh->segsize = length;
1328
1329         musb_ep_select(mbase, epnum);
1330         musb_writew(epio, MUSB_TXCSR,
1331                         MUSB_TXCSR_H_WZC_BITS | MUSB_TXCSR_TXPKTRDY);
1332 }
1333
1334
1335 #ifdef CONFIG_USB_INVENTRA_DMA
1336
1337 /* Host side RX (IN) using Mentor DMA works as follows:
1338         submit_urb ->
1339                 - if queue was empty, ProgramEndpoint
1340                 - first IN token is sent out (by setting ReqPkt)
1341         LinuxIsr -> RxReady()
1342         /\      => first packet is received
1343         |       - Set in mode 0 (DmaEnab, ~ReqPkt)
1344         |               -> DMA Isr (transfer complete) -> RxReady()
1345         |                   - Ack receive (~RxPktRdy), turn off DMA (~DmaEnab)
1346         |                   - if urb not complete, send next IN token (ReqPkt)
1347         |                          |            else complete urb.
1348         |                          |
1349         ---------------------------
1350  *
1351  * Nuances of mode 1:
1352  *      For short packets, no ack (+RxPktRdy) is sent automatically
1353  *      (even if AutoClear is ON)
1354  *      For full packets, ack (~RxPktRdy) and next IN token (+ReqPkt) is sent
1355  *      automatically => major problem, as collecting the next packet becomes
1356  *      difficult. Hence mode 1 is not used.
1357  *
1358  * REVISIT
1359  *      All we care about at this driver level is that
1360  *       (a) all URBs terminate with REQPKT cleared and fifo(s) empty;
1361  *       (b) termination conditions are: short RX, or buffer full;
1362  *       (c) fault modes include
1363  *           - iff URB_SHORT_NOT_OK, short RX status is -EREMOTEIO.
1364  *             (and that endpoint's dma queue stops immediately)
1365  *           - overflow (full, PLUS more bytes in the terminal packet)
1366  *
1367  *      So for example, usb-storage sets URB_SHORT_NOT_OK, and would
1368  *      thus be a great candidate for using mode 1 ... for all but the
1369  *      last packet of one URB's transfer.
1370  */
1371
1372 #endif
1373
1374 /* Schedule next QH from musb->in_bulk and move the current qh to
1375  * the end; avoids starvation for other endpoints.
1376  */
1377 static void musb_bulk_rx_nak_timeout(struct musb *musb, struct musb_hw_ep *ep)
1378 {
1379         struct dma_channel      *dma;
1380         struct urb              *urb;
1381         void __iomem            *mbase = musb->mregs;
1382         void __iomem            *epio = ep->regs;
1383         struct musb_qh          *cur_qh, *next_qh;
1384         u16                     rx_csr;
1385
1386         musb_ep_select(mbase, ep->epnum);
1387         dma = is_dma_capable() ? ep->rx_channel : NULL;
1388
1389         /* clear nak timeout bit */
1390         rx_csr = musb_readw(epio, MUSB_RXCSR);
1391         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1392         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1393         musb_writew(epio, MUSB_RXCSR, rx_csr);
1394
1395         cur_qh = first_qh(&musb->in_bulk);
1396         if (cur_qh) {
1397                 urb = next_urb(cur_qh);
1398                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1399                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1400                         musb->dma_controller->channel_abort(dma);
1401                         urb->actual_length += dma->actual_len;
1402                         dma->actual_len = 0L;
1403                 }
1404                 musb_save_toggle(cur_qh, 1, urb);
1405
1406                 /* move cur_qh to end of queue */
1407                 list_move_tail(&cur_qh->ring, &musb->in_bulk);
1408
1409                 /* get the next qh from musb->in_bulk */
1410                 next_qh = first_qh(&musb->in_bulk);
1411
1412                 /* set rx_reinit and schedule the next qh */
1413                 ep->rx_reinit = 1;
1414                 musb_start_urb(musb, 1, next_qh);
1415         }
1416 }
1417
1418 /*
1419  * Service an RX interrupt for the given IN endpoint; docs cover bulk, iso,
1420  * and high-bandwidth IN transfer cases.
1421  */
1422 void musb_host_rx(struct musb *musb, u8 epnum)
1423 {
1424         struct urb              *urb;
1425         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1426         void __iomem            *epio = hw_ep->regs;
1427         struct musb_qh          *qh = hw_ep->in_qh;
1428         size_t                  xfer_len;
1429         void __iomem            *mbase = musb->mregs;
1430         int                     pipe;
1431         u16                     rx_csr, val;
1432         bool                    iso_err = false;
1433         bool                    done = false;
1434         u32                     status;
1435         struct dma_channel      *dma;
1436
1437         musb_ep_select(mbase, epnum);
1438
1439         urb = next_urb(qh);
1440         dma = is_dma_capable() ? hw_ep->rx_channel : NULL;
1441         status = 0;
1442         xfer_len = 0;
1443
1444         rx_csr = musb_readw(epio, MUSB_RXCSR);
1445         val = rx_csr;
1446
1447         if (unlikely(!urb)) {
1448                 /* REVISIT -- THIS SHOULD NEVER HAPPEN ... but, at least
1449                  * usbtest #11 (unlinks) triggers it regularly, sometimes
1450                  * with fifo full.  (Only with DMA??)
1451                  */
1452                 dev_dbg(musb->controller, "BOGUS RX%d ready, csr %04x, count %d\n", epnum, val,
1453                         musb_readw(epio, MUSB_RXCOUNT));
1454                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1455                 return;
1456         }
1457
1458         pipe = urb->pipe;
1459
1460         dev_dbg(musb->controller, "<== hw %d rxcsr %04x, urb actual %d (+dma %zu)\n",
1461                 epnum, rx_csr, urb->actual_length,
1462                 dma ? dma->actual_len : 0);
1463
1464         /* check for errors, concurrent stall & unlink is not really
1465          * handled yet! */
1466         if (rx_csr & MUSB_RXCSR_H_RXSTALL) {
1467                 dev_dbg(musb->controller, "RX end %d STALL\n", epnum);
1468
1469                 /* stall; record URB status */
1470                 status = -EPIPE;
1471
1472         } else if (rx_csr & MUSB_RXCSR_H_ERROR) {
1473                 dev_dbg(musb->controller, "end %d RX proto error\n", epnum);
1474
1475                 status = -EPROTO;
1476                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1477
1478         } else if (rx_csr & MUSB_RXCSR_DATAERROR) {
1479
1480                 if (USB_ENDPOINT_XFER_ISOC != qh->type) {
1481                         dev_dbg(musb->controller, "RX end %d NAK timeout\n", epnum);
1482
1483                         /* NOTE: NAKing is *NOT* an error, so we want to
1484                          * continue.  Except ... if there's a request for
1485                          * another QH, use that instead of starving it.
1486                          *
1487                          * Devices like Ethernet and serial adapters keep
1488                          * reads posted at all times, which will starve
1489                          * other devices without this logic.
1490                          */
1491                         if (usb_pipebulk(urb->pipe)
1492                                         && qh->mux == 1
1493                                         && !list_is_singular(&musb->in_bulk)) {
1494                                 musb_bulk_rx_nak_timeout(musb, hw_ep);
1495                                 return;
1496                         }
1497                         musb_ep_select(mbase, epnum);
1498                         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1499                         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1500                         musb_writew(epio, MUSB_RXCSR, rx_csr);
1501
1502                         goto finish;
1503                 } else {
1504                         dev_dbg(musb->controller, "RX end %d ISO data error\n", epnum);
1505                         /* packet error reported later */
1506                         iso_err = true;
1507                 }
1508         } else if (rx_csr & MUSB_RXCSR_INCOMPRX) {
1509                 dev_dbg(musb->controller, "end %d high bandwidth incomplete ISO packet RX\n",
1510                                 epnum);
1511                 status = -EPROTO;
1512         }
1513
1514         /* faults abort the transfer */
1515         if (status) {
1516                 /* clean up dma and collect transfer count */
1517                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1518                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1519                         (void) musb->dma_controller->channel_abort(dma);
1520                         xfer_len = dma->actual_len;
1521                 }
1522                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1523                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1524                 done = true;
1525                 goto finish;
1526         }
1527
1528         if (unlikely(dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY)) {
1529                 /* SHOULD NEVER HAPPEN ... but at least DaVinci has done it */
1530                 ERR("RX%d dma busy, csr %04x\n", epnum, rx_csr);
1531                 goto finish;
1532         }
1533
1534         /* thorough shutdown for now ... given more precise fault handling
1535          * and better queueing support, we might keep a DMA pipeline going
1536          * while processing this irq for earlier completions.
1537          */
1538
1539         /* FIXME this is _way_ too much in-line logic for Mentor DMA */
1540
1541 #ifndef CONFIG_USB_INVENTRA_DMA
1542         if (rx_csr & MUSB_RXCSR_H_REQPKT)  {
1543                 /* REVISIT this happened for a while on some short reads...
1544                  * the cleanup still needs investigation... looks bad...
1545                  * and also duplicates dma cleanup code above ... plus,
1546                  * shouldn't this be the "half full" double buffer case?
1547                  */
1548                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1549                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1550                         (void) musb->dma_controller->channel_abort(dma);
1551                         xfer_len = dma->actual_len;
1552                         done = true;
1553                 }
1554
1555                 dev_dbg(musb->controller, "RXCSR%d %04x, reqpkt, len %zu%s\n", epnum, rx_csr,
1556                                 xfer_len, dma ? ", dma" : "");
1557                 rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1558
1559                 musb_ep_select(mbase, epnum);
1560                 musb_writew(epio, MUSB_RXCSR,
1561                                 MUSB_RXCSR_H_WZC_BITS | rx_csr);
1562         }
1563 #endif
1564         if (dma && (rx_csr & MUSB_RXCSR_DMAENAB)) {
1565                 xfer_len = dma->actual_len;
1566
1567                 val &= ~(MUSB_RXCSR_DMAENAB
1568                         | MUSB_RXCSR_H_AUTOREQ
1569                         | MUSB_RXCSR_AUTOCLEAR
1570                         | MUSB_RXCSR_RXPKTRDY);
1571                 musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1572
1573 #ifdef CONFIG_USB_INVENTRA_DMA
1574                 if (usb_pipeisoc(pipe)) {
1575                         struct usb_iso_packet_descriptor *d;
1576
1577                         d = urb->iso_frame_desc + qh->iso_idx;
1578                         d->actual_length = xfer_len;
1579
1580                         /* even if there was an error, we did the dma
1581                          * for iso_frame_desc->length
1582                          */
1583                         if (d->status != EILSEQ && d->status != -EOVERFLOW)
1584                                 d->status = 0;
1585
1586                         if (++qh->iso_idx >= urb->number_of_packets)
1587                                 done = true;
1588                         else
1589                                 done = false;
1590
1591                 } else  {
1592                 /* done if urb buffer is full or short packet is recd */
1593                 done = (urb->actual_length + xfer_len >=
1594                                 urb->transfer_buffer_length
1595                         || dma->actual_len < qh->maxpacket);
1596                 }
1597
1598                 /* send IN token for next packet, without AUTOREQ */
1599                 if (!done) {
1600                         val |= MUSB_RXCSR_H_REQPKT;
1601                         musb_writew(epio, MUSB_RXCSR,
1602                                 MUSB_RXCSR_H_WZC_BITS | val);
1603                 }
1604
1605                 dev_dbg(musb->controller, "ep %d dma %s, rxcsr %04x, rxcount %d\n", epnum,
1606                         done ? "off" : "reset",
1607                         musb_readw(epio, MUSB_RXCSR),
1608                         musb_readw(epio, MUSB_RXCOUNT));
1609 #else
1610                 done = true;
1611 #endif
1612         } else if (urb->status == -EINPROGRESS) {
1613                 /* if no errors, be sure a packet is ready for unloading */
1614                 if (unlikely(!(rx_csr & MUSB_RXCSR_RXPKTRDY))) {
1615                         status = -EPROTO;
1616                         ERR("Rx interrupt with no errors or packet!\n");
1617
1618                         /* FIXME this is another "SHOULD NEVER HAPPEN" */
1619
1620 /* SCRUB (RX) */
1621                         /* do the proper sequence to abort the transfer */
1622                         musb_ep_select(mbase, epnum);
1623                         val &= ~MUSB_RXCSR_H_REQPKT;
1624                         musb_writew(epio, MUSB_RXCSR, val);
1625                         goto finish;
1626                 }
1627
1628                 /* we are expecting IN packets */
1629 #ifdef CONFIG_USB_INVENTRA_DMA
1630                 if (dma) {
1631                         struct dma_controller   *c;
1632                         u16                     rx_count;
1633                         int                     ret, length;
1634                         dma_addr_t              buf;
1635
1636                         rx_count = musb_readw(epio, MUSB_RXCOUNT);
1637
1638                         dev_dbg(musb->controller, "RX%d count %d, buffer 0x%x len %d/%d\n",
1639                                         epnum, rx_count,
1640                                         urb->transfer_dma
1641                                                 + urb->actual_length,
1642                                         qh->offset,
1643                                         urb->transfer_buffer_length);
1644
1645                         c = musb->dma_controller;
1646
1647                         if (usb_pipeisoc(pipe)) {
1648                                 int d_status = 0;
1649                                 struct usb_iso_packet_descriptor *d;
1650
1651                                 d = urb->iso_frame_desc + qh->iso_idx;
1652
1653                                 if (iso_err) {
1654                                         d_status = -EILSEQ;
1655                                         urb->error_count++;
1656                                 }
1657                                 if (rx_count > d->length) {
1658                                         if (d_status == 0) {
1659                                                 d_status = -EOVERFLOW;
1660                                                 urb->error_count++;
1661                                         }
1662                                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n",\
1663                                             rx_count, d->length);
1664
1665                                         length = d->length;
1666                                 } else
1667                                         length = rx_count;
1668                                 d->status = d_status;
1669                                 buf = urb->transfer_dma + d->offset;
1670                         } else {
1671                                 length = rx_count;
1672                                 buf = urb->transfer_dma +
1673                                                 urb->actual_length;
1674                         }
1675
1676                         dma->desired_mode = 0;
1677 #ifdef USE_MODE1
1678                         /* because of the issue below, mode 1 will
1679                          * only rarely behave with correct semantics.
1680                          */
1681                         if ((urb->transfer_flags &
1682                                                 URB_SHORT_NOT_OK)
1683                                 && (urb->transfer_buffer_length -
1684                                                 urb->actual_length)
1685                                         > qh->maxpacket)
1686                                 dma->desired_mode = 1;
1687                         if (rx_count < hw_ep->max_packet_sz_rx) {
1688                                 length = rx_count;
1689                                 dma->desired_mode = 0;
1690                         } else {
1691                                 length = urb->transfer_buffer_length;
1692                         }
1693 #endif
1694
1695 /* Disadvantage of using mode 1:
1696  *      It's basically usable only for mass storage class; essentially all
1697  *      other protocols also terminate transfers on short packets.
1698  *
1699  * Details:
1700  *      An extra IN token is sent at the end of the transfer (due to AUTOREQ)
1701  *      If you try to use mode 1 for (transfer_buffer_length - 512), and try
1702  *      to use the extra IN token to grab the last packet using mode 0, then
1703  *      the problem is that you cannot be sure when the device will send the
1704  *      last packet and RxPktRdy set. Sometimes the packet is recd too soon
1705  *      such that it gets lost when RxCSR is re-set at the end of the mode 1
1706  *      transfer, while sometimes it is recd just a little late so that if you
1707  *      try to configure for mode 0 soon after the mode 1 transfer is
1708  *      completed, you will find rxcount 0. Okay, so you might think why not
1709  *      wait for an interrupt when the pkt is recd. Well, you won't get any!
1710  */
1711
1712                         val = musb_readw(epio, MUSB_RXCSR);
1713                         val &= ~MUSB_RXCSR_H_REQPKT;
1714
1715                         if (dma->desired_mode == 0)
1716                                 val &= ~MUSB_RXCSR_H_AUTOREQ;
1717                         else
1718                                 val |= MUSB_RXCSR_H_AUTOREQ;
1719                         val |= MUSB_RXCSR_DMAENAB;
1720
1721                         /* autoclear shouldn't be set in high bandwidth */
1722                         if (qh->hb_mult == 1)
1723                                 val |= MUSB_RXCSR_AUTOCLEAR;
1724
1725                         musb_writew(epio, MUSB_RXCSR,
1726                                 MUSB_RXCSR_H_WZC_BITS | val);
1727
1728                         /* REVISIT if when actual_length != 0,
1729                          * transfer_buffer_length needs to be
1730                          * adjusted first...
1731                          */
1732                         ret = c->channel_program(
1733                                 dma, qh->maxpacket,
1734                                 dma->desired_mode, buf, length);
1735
1736                         if (!ret) {
1737                                 c->channel_release(dma);
1738                                 hw_ep->rx_channel = NULL;
1739                                 dma = NULL;
1740                                 /* REVISIT reset CSR */
1741                         }
1742                 }
1743 #endif  /* Mentor DMA */
1744
1745                 if (!dma) {
1746                         /* Unmap the buffer so that CPU can use it */
1747                         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1748                         done = musb_host_packet_rx(musb, urb,
1749                                         epnum, iso_err);
1750                         dev_dbg(musb->controller, "read %spacket\n", done ? "last " : "");
1751                 }
1752         }
1753
1754 finish:
1755         urb->actual_length += xfer_len;
1756         qh->offset += xfer_len;
1757         if (done) {
1758                 if (urb->status == -EINPROGRESS)
1759                         urb->status = status;
1760                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_IN);
1761         }
1762 }
1763
1764 /* schedule nodes correspond to peripheral endpoints, like an OHCI QH.
1765  * the software schedule associates multiple such nodes with a given
1766  * host side hardware endpoint + direction; scheduling may activate
1767  * that hardware endpoint.
1768  */
1769 static int musb_schedule(
1770         struct musb             *musb,
1771         struct musb_qh          *qh,
1772         int                     is_in)
1773 {
1774         int                     idle;
1775         int                     best_diff;
1776         int                     best_end, epnum;
1777         struct musb_hw_ep       *hw_ep = NULL;
1778         struct list_head        *head = NULL;
1779         u8                      toggle;
1780         u8                      txtype;
1781         struct urb              *urb = next_urb(qh);
1782
1783         /* use fixed hardware for control and bulk */
1784         if (qh->type == USB_ENDPOINT_XFER_CONTROL) {
1785                 head = &musb->control;
1786                 hw_ep = musb->control_ep;
1787                 goto success;
1788         }
1789
1790         /* else, periodic transfers get muxed to other endpoints */
1791
1792         /*
1793          * We know this qh hasn't been scheduled, so all we need to do
1794          * is choose which hardware endpoint to put it on ...
1795          *
1796          * REVISIT what we really want here is a regular schedule tree
1797          * like e.g. OHCI uses.
1798          */
1799         best_diff = 4096;
1800         best_end = -1;
1801
1802         for (epnum = 1, hw_ep = musb->endpoints + 1;
1803                         epnum < musb->nr_endpoints;
1804                         epnum++, hw_ep++) {
1805                 int     diff;
1806
1807                 if (musb_ep_get_qh(hw_ep, is_in) != NULL)
1808                         continue;
1809
1810                 if (hw_ep == musb->bulk_ep)
1811                         continue;
1812
1813                 if (is_in)
1814                         diff = hw_ep->max_packet_sz_rx;
1815                 else
1816                         diff = hw_ep->max_packet_sz_tx;
1817                 diff -= (qh->maxpacket * qh->hb_mult);
1818
1819                 if (diff >= 0 && best_diff > diff) {
1820
1821                         /*
1822                          * Mentor controller has a bug in that if we schedule
1823                          * a BULK Tx transfer on an endpoint that had earlier
1824                          * handled ISOC then the BULK transfer has to start on
1825                          * a zero toggle.  If the BULK transfer starts on a 1
1826                          * toggle then this transfer will fail as the mentor
1827                          * controller starts the Bulk transfer on a 0 toggle
1828                          * irrespective of the programming of the toggle bits
1829                          * in the TXCSR register.  Check for this condition
1830                          * while allocating the EP for a Tx Bulk transfer.  If
1831                          * so skip this EP.
1832                          */
1833                         hw_ep = musb->endpoints + epnum;
1834                         toggle = usb_gettoggle(urb->dev, qh->epnum, !is_in);
1835                         txtype = (musb_readb(hw_ep->regs, MUSB_TXTYPE)
1836                                         >> 4) & 0x3;
1837                         if (!is_in && (qh->type == USB_ENDPOINT_XFER_BULK) &&
1838                                 toggle && (txtype == USB_ENDPOINT_XFER_ISOC))
1839                                 continue;
1840
1841                         best_diff = diff;
1842                         best_end = epnum;
1843                 }
1844         }
1845         /* use bulk reserved ep1 if no other ep is free */
1846         if (best_end < 0 && qh->type == USB_ENDPOINT_XFER_BULK) {
1847                 hw_ep = musb->bulk_ep;
1848                 if (is_in)
1849                         head = &musb->in_bulk;
1850                 else
1851                         head = &musb->out_bulk;
1852
1853                 /* Enable bulk RX NAK timeout scheme when bulk requests are
1854                  * multiplexed.  This scheme doen't work in high speed to full
1855                  * speed scenario as NAK interrupts are not coming from a
1856                  * full speed device connected to a high speed device.
1857                  * NAK timeout interval is 8 (128 uframe or 16ms) for HS and
1858                  * 4 (8 frame or 8ms) for FS device.
1859                  */
1860                 if (is_in && qh->dev)
1861                         qh->intv_reg =
1862                                 (USB_SPEED_HIGH == qh->dev->speed) ? 8 : 4;
1863                 goto success;
1864         } else if (best_end < 0) {
1865                 return -ENOSPC;
1866         }
1867
1868         idle = 1;
1869         qh->mux = 0;
1870         hw_ep = musb->endpoints + best_end;
1871         dev_dbg(musb->controller, "qh %p periodic slot %d\n", qh, best_end);
1872 success:
1873         if (head) {
1874                 idle = list_empty(head);
1875                 list_add_tail(&qh->ring, head);
1876                 qh->mux = 1;
1877         }
1878         qh->hw_ep = hw_ep;
1879         qh->hep->hcpriv = qh;
1880         if (idle)
1881                 musb_start_urb(musb, is_in, qh);
1882         return 0;
1883 }
1884
1885 static int musb_urb_enqueue(
1886         struct usb_hcd                  *hcd,
1887         struct urb                      *urb,
1888         gfp_t                           mem_flags)
1889 {
1890         unsigned long                   flags;
1891         struct musb                     *musb = hcd_to_musb(hcd);
1892         struct usb_host_endpoint        *hep = urb->ep;
1893         struct musb_qh                  *qh;
1894         struct usb_endpoint_descriptor  *epd = &hep->desc;
1895         int                             ret;
1896         unsigned                        type_reg;
1897         unsigned                        interval;
1898
1899         /* host role must be active */
1900         if (!is_host_active(musb) || !musb->is_active)
1901                 return -ENODEV;
1902
1903         spin_lock_irqsave(&musb->lock, flags);
1904         ret = usb_hcd_link_urb_to_ep(hcd, urb);
1905         qh = ret ? NULL : hep->hcpriv;
1906         if (qh)
1907                 urb->hcpriv = qh;
1908         spin_unlock_irqrestore(&musb->lock, flags);
1909
1910         /* DMA mapping was already done, if needed, and this urb is on
1911          * hep->urb_list now ... so we're done, unless hep wasn't yet
1912          * scheduled onto a live qh.
1913          *
1914          * REVISIT best to keep hep->hcpriv valid until the endpoint gets
1915          * disabled, testing for empty qh->ring and avoiding qh setup costs
1916          * except for the first urb queued after a config change.
1917          */
1918         if (qh || ret)
1919                 return ret;
1920
1921         /* Allocate and initialize qh, minimizing the work done each time
1922          * hw_ep gets reprogrammed, or with irqs blocked.  Then schedule it.
1923          *
1924          * REVISIT consider a dedicated qh kmem_cache, so it's harder
1925          * for bugs in other kernel code to break this driver...
1926          */
1927         qh = kzalloc(sizeof *qh, mem_flags);
1928         if (!qh) {
1929                 spin_lock_irqsave(&musb->lock, flags);
1930                 usb_hcd_unlink_urb_from_ep(hcd, urb);
1931                 spin_unlock_irqrestore(&musb->lock, flags);
1932                 return -ENOMEM;
1933         }
1934
1935         qh->hep = hep;
1936         qh->dev = urb->dev;
1937         INIT_LIST_HEAD(&qh->ring);
1938         qh->is_ready = 1;
1939
1940         qh->maxpacket = le16_to_cpu(epd->wMaxPacketSize);
1941         qh->type = usb_endpoint_type(epd);
1942
1943         /* Bits 11 & 12 of wMaxPacketSize encode high bandwidth multiplier.
1944          * Some musb cores don't support high bandwidth ISO transfers; and
1945          * we don't (yet!) support high bandwidth interrupt transfers.
1946          */
1947         qh->hb_mult = 1 + ((qh->maxpacket >> 11) & 0x03);
1948         if (qh->hb_mult > 1) {
1949                 int ok = (qh->type == USB_ENDPOINT_XFER_ISOC);
1950
1951                 if (ok)
1952                         ok = (usb_pipein(urb->pipe) && musb->hb_iso_rx)
1953                                 || (usb_pipeout(urb->pipe) && musb->hb_iso_tx);
1954                 if (!ok) {
1955                         ret = -EMSGSIZE;
1956                         goto done;
1957                 }
1958                 qh->maxpacket &= 0x7ff;
1959         }
1960
1961         qh->epnum = usb_endpoint_num(epd);
1962
1963         /* NOTE: urb->dev->devnum is wrong during SET_ADDRESS */
1964         qh->addr_reg = (u8) usb_pipedevice(urb->pipe);
1965
1966         /* precompute rxtype/txtype/type0 register */
1967         type_reg = (qh->type << 4) | qh->epnum;
1968         switch (urb->dev->speed) {
1969         case USB_SPEED_LOW:
1970                 type_reg |= 0xc0;
1971                 break;
1972         case USB_SPEED_FULL:
1973                 type_reg |= 0x80;
1974                 break;
1975         default:
1976                 type_reg |= 0x40;
1977         }
1978         qh->type_reg = type_reg;
1979
1980         /* Precompute RXINTERVAL/TXINTERVAL register */
1981         switch (qh->type) {
1982         case USB_ENDPOINT_XFER_INT:
1983                 /*
1984                  * Full/low speeds use the  linear encoding,
1985                  * high speed uses the logarithmic encoding.
1986                  */
1987                 if (urb->dev->speed <= USB_SPEED_FULL) {
1988                         interval = max_t(u8, epd->bInterval, 1);
1989                         break;
1990                 }
1991                 /* FALLTHROUGH */
1992         case USB_ENDPOINT_XFER_ISOC:
1993                 /* ISO always uses logarithmic encoding */
1994                 interval = min_t(u8, epd->bInterval, 16);
1995                 break;
1996         default:
1997                 /* REVISIT we actually want to use NAK limits, hinting to the
1998                  * transfer scheduling logic to try some other qh, e.g. try
1999                  * for 2 msec first:
2000                  *
2001                  * interval = (USB_SPEED_HIGH == urb->dev->speed) ? 16 : 2;
2002                  *
2003                  * The downside of disabling this is that transfer scheduling
2004                  * gets VERY unfair for nonperiodic transfers; a misbehaving
2005                  * peripheral could make that hurt.  That's perfectly normal
2006                  * for reads from network or serial adapters ... so we have
2007                  * partial NAKlimit support for bulk RX.
2008                  *
2009                  * The upside of disabling it is simpler transfer scheduling.
2010                  */
2011                 interval = 0;
2012         }
2013         qh->intv_reg = interval;
2014
2015         /* precompute addressing for external hub/tt ports */
2016         if (musb->is_multipoint) {
2017                 struct usb_device       *parent = urb->dev->parent;
2018
2019                 if (parent != hcd->self.root_hub) {
2020                         qh->h_addr_reg = (u8) parent->devnum;
2021
2022                         /* set up tt info if needed */
2023                         if (urb->dev->tt) {
2024                                 qh->h_port_reg = (u8) urb->dev->ttport;
2025                                 if (urb->dev->tt->hub)
2026                                         qh->h_addr_reg =
2027                                                 (u8) urb->dev->tt->hub->devnum;
2028                                 if (urb->dev->tt->multi)
2029                                         qh->h_addr_reg |= 0x80;
2030                         }
2031                 }
2032         }
2033
2034         /* invariant: hep->hcpriv is null OR the qh that's already scheduled.
2035          * until we get real dma queues (with an entry for each urb/buffer),
2036          * we only have work to do in the former case.
2037          */
2038         spin_lock_irqsave(&musb->lock, flags);
2039         if (hep->hcpriv) {
2040                 /* some concurrent activity submitted another urb to hep...
2041                  * odd, rare, error prone, but legal.
2042                  */
2043                 kfree(qh);
2044                 qh = NULL;
2045                 ret = 0;
2046         } else
2047                 ret = musb_schedule(musb, qh,
2048                                 epd->bEndpointAddress & USB_ENDPOINT_DIR_MASK);
2049
2050         if (ret == 0) {
2051                 urb->hcpriv = qh;
2052                 /* FIXME set urb->start_frame for iso/intr, it's tested in
2053                  * musb_start_urb(), but otherwise only konicawc cares ...
2054                  */
2055         }
2056         spin_unlock_irqrestore(&musb->lock, flags);
2057
2058 done:
2059         if (ret != 0) {
2060                 spin_lock_irqsave(&musb->lock, flags);
2061                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2062                 spin_unlock_irqrestore(&musb->lock, flags);
2063                 kfree(qh);
2064         }
2065         return ret;
2066 }
2067
2068
2069 /*
2070  * abort a transfer that's at the head of a hardware queue.
2071  * called with controller locked, irqs blocked
2072  * that hardware queue advances to the next transfer, unless prevented
2073  */
2074 static int musb_cleanup_urb(struct urb *urb, struct musb_qh *qh)
2075 {
2076         struct musb_hw_ep       *ep = qh->hw_ep;
2077         struct musb             *musb = ep->musb;
2078         void __iomem            *epio = ep->regs;
2079         unsigned                hw_end = ep->epnum;
2080         void __iomem            *regs = ep->musb->mregs;
2081         int                     is_in = usb_pipein(urb->pipe);
2082         int                     status = 0;
2083         u16                     csr;
2084
2085         musb_ep_select(regs, hw_end);
2086
2087         if (is_dma_capable()) {
2088                 struct dma_channel      *dma;
2089
2090                 dma = is_in ? ep->rx_channel : ep->tx_channel;
2091                 if (dma) {
2092                         status = ep->musb->dma_controller->channel_abort(dma);
2093                         dev_dbg(musb->controller,
2094                                 "abort %cX%d DMA for urb %p --> %d\n",
2095                                 is_in ? 'R' : 'T', ep->epnum,
2096                                 urb, status);
2097                         urb->actual_length += dma->actual_len;
2098                 }
2099         }
2100
2101         /* turn off DMA requests, discard state, stop polling ... */
2102         if (is_in) {
2103                 /* giveback saves bulk toggle */
2104                 csr = musb_h_flush_rxfifo(ep, 0);
2105
2106                 /* REVISIT we still get an irq; should likely clear the
2107                  * endpoint's irq status here to avoid bogus irqs.
2108                  * clearing that status is platform-specific...
2109                  */
2110         } else if (ep->epnum) {
2111                 musb_h_tx_flush_fifo(ep);
2112                 csr = musb_readw(epio, MUSB_TXCSR);
2113                 csr &= ~(MUSB_TXCSR_AUTOSET
2114                         | MUSB_TXCSR_DMAENAB
2115                         | MUSB_TXCSR_H_RXSTALL
2116                         | MUSB_TXCSR_H_NAKTIMEOUT
2117                         | MUSB_TXCSR_H_ERROR
2118                         | MUSB_TXCSR_TXPKTRDY);
2119                 musb_writew(epio, MUSB_TXCSR, csr);
2120                 /* REVISIT may need to clear FLUSHFIFO ... */
2121                 musb_writew(epio, MUSB_TXCSR, csr);
2122                 /* flush cpu writebuffer */
2123                 csr = musb_readw(epio, MUSB_TXCSR);
2124         } else  {
2125                 musb_h_ep0_flush_fifo(ep);
2126         }
2127         if (status == 0)
2128                 musb_advance_schedule(ep->musb, urb, ep, is_in);
2129         return status;
2130 }
2131
2132 static int musb_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status)
2133 {
2134         struct musb             *musb = hcd_to_musb(hcd);
2135         struct musb_qh          *qh;
2136         unsigned long           flags;
2137         int                     is_in  = usb_pipein(urb->pipe);
2138         int                     ret;
2139
2140         dev_dbg(musb->controller, "urb=%p, dev%d ep%d%s\n", urb,
2141                         usb_pipedevice(urb->pipe),
2142                         usb_pipeendpoint(urb->pipe),
2143                         is_in ? "in" : "out");
2144
2145         spin_lock_irqsave(&musb->lock, flags);
2146         ret = usb_hcd_check_unlink_urb(hcd, urb, status);
2147         if (ret)
2148                 goto done;
2149
2150         qh = urb->hcpriv;
2151         if (!qh)
2152                 goto done;
2153
2154         /*
2155          * Any URB not actively programmed into endpoint hardware can be
2156          * immediately given back; that's any URB not at the head of an
2157          * endpoint queue, unless someday we get real DMA queues.  And even
2158          * if it's at the head, it might not be known to the hardware...
2159          *
2160          * Otherwise abort current transfer, pending DMA, etc.; urb->status
2161          * has already been updated.  This is a synchronous abort; it'd be
2162          * OK to hold off until after some IRQ, though.
2163          *
2164          * NOTE: qh is invalid unless !list_empty(&hep->urb_list)
2165          */
2166         if (!qh->is_ready
2167                         || urb->urb_list.prev != &qh->hep->urb_list
2168                         || musb_ep_get_qh(qh->hw_ep, is_in) != qh) {
2169                 int     ready = qh->is_ready;
2170
2171                 qh->is_ready = 0;
2172                 musb_giveback(musb, urb, 0);
2173                 qh->is_ready = ready;
2174
2175                 /* If nothing else (usually musb_giveback) is using it
2176                  * and its URB list has emptied, recycle this qh.
2177                  */
2178                 if (ready && list_empty(&qh->hep->urb_list)) {
2179                         qh->hep->hcpriv = NULL;
2180                         list_del(&qh->ring);
2181                         kfree(qh);
2182                 }
2183         } else
2184                 ret = musb_cleanup_urb(urb, qh);
2185 done:
2186         spin_unlock_irqrestore(&musb->lock, flags);
2187         return ret;
2188 }
2189
2190 /* disable an endpoint */
2191 static void
2192 musb_h_disable(struct usb_hcd *hcd, struct usb_host_endpoint *hep)
2193 {
2194         u8                      is_in = hep->desc.bEndpointAddress & USB_DIR_IN;
2195         unsigned long           flags;
2196         struct musb             *musb = hcd_to_musb(hcd);
2197         struct musb_qh          *qh;
2198         struct urb              *urb;
2199
2200         spin_lock_irqsave(&musb->lock, flags);
2201
2202         qh = hep->hcpriv;
2203         if (qh == NULL)
2204                 goto exit;
2205
2206         /* NOTE: qh is invalid unless !list_empty(&hep->urb_list) */
2207
2208         /* Kick the first URB off the hardware, if needed */
2209         qh->is_ready = 0;
2210         if (musb_ep_get_qh(qh->hw_ep, is_in) == qh) {
2211                 urb = next_urb(qh);
2212
2213                 /* make software (then hardware) stop ASAP */
2214                 if (!urb->unlinked)
2215                         urb->status = -ESHUTDOWN;
2216
2217                 /* cleanup */
2218                 musb_cleanup_urb(urb, qh);
2219
2220                 /* Then nuke all the others ... and advance the
2221                  * queue on hw_ep (e.g. bulk ring) when we're done.
2222                  */
2223                 while (!list_empty(&hep->urb_list)) {
2224                         urb = next_urb(qh);
2225                         urb->status = -ESHUTDOWN;
2226                         musb_advance_schedule(musb, urb, qh->hw_ep, is_in);
2227                 }
2228         } else {
2229                 /* Just empty the queue; the hardware is busy with
2230                  * other transfers, and since !qh->is_ready nothing
2231                  * will activate any of these as it advances.
2232                  */
2233                 while (!list_empty(&hep->urb_list))
2234                         musb_giveback(musb, next_urb(qh), -ESHUTDOWN);
2235
2236                 hep->hcpriv = NULL;
2237                 list_del(&qh->ring);
2238                 kfree(qh);
2239         }
2240 exit:
2241         spin_unlock_irqrestore(&musb->lock, flags);
2242 }
2243
2244 static int musb_h_get_frame_number(struct usb_hcd *hcd)
2245 {
2246         struct musb     *musb = hcd_to_musb(hcd);
2247
2248         return musb_readw(musb->mregs, MUSB_FRAME);
2249 }
2250
2251 static int musb_h_start(struct usb_hcd *hcd)
2252 {
2253         struct musb     *musb = hcd_to_musb(hcd);
2254
2255         /* NOTE: musb_start() is called when the hub driver turns
2256          * on port power, or when (OTG) peripheral starts.
2257          */
2258         hcd->state = HC_STATE_RUNNING;
2259         musb->port1_status = 0;
2260         return 0;
2261 }
2262
2263 static void musb_h_stop(struct usb_hcd *hcd)
2264 {
2265         musb_stop(hcd_to_musb(hcd));
2266         hcd->state = HC_STATE_HALT;
2267 }
2268
2269 static int musb_bus_suspend(struct usb_hcd *hcd)
2270 {
2271         struct musb     *musb = hcd_to_musb(hcd);
2272         u8              devctl;
2273
2274         if (!is_host_active(musb))
2275                 return 0;
2276
2277         switch (musb->xceiv->state) {
2278         case OTG_STATE_A_SUSPEND:
2279                 return 0;
2280         case OTG_STATE_A_WAIT_VRISE:
2281                 /* ID could be grounded even if there's no device
2282                  * on the other end of the cable.  NOTE that the
2283                  * A_WAIT_VRISE timers are messy with MUSB...
2284                  */
2285                 devctl = musb_readb(musb->mregs, MUSB_DEVCTL);
2286                 if ((devctl & MUSB_DEVCTL_VBUS) == MUSB_DEVCTL_VBUS)
2287                         musb->xceiv->state = OTG_STATE_A_WAIT_BCON;
2288                 break;
2289         default:
2290                 break;
2291         }
2292
2293         if (musb->is_active) {
2294                 WARNING("trying to suspend as %s while active\n",
2295                                 otg_state_string(musb->xceiv->state));
2296                 return -EBUSY;
2297         } else
2298                 return 0;
2299 }
2300
2301 static int musb_bus_resume(struct usb_hcd *hcd)
2302 {
2303         /* resuming child port does the work */
2304         return 0;
2305 }
2306
2307 const struct hc_driver musb_hc_driver = {
2308         .description            = "musb-hcd",
2309         .product_desc           = "MUSB HDRC host driver",
2310         .hcd_priv_size          = sizeof(struct musb),
2311         .flags                  = HCD_USB2 | HCD_MEMORY,
2312
2313         /* not using irq handler or reset hooks from usbcore, since
2314          * those must be shared with peripheral code for OTG configs
2315          */
2316
2317         .start                  = musb_h_start,
2318         .stop                   = musb_h_stop,
2319
2320         .get_frame_number       = musb_h_get_frame_number,
2321
2322         .urb_enqueue            = musb_urb_enqueue,
2323         .urb_dequeue            = musb_urb_dequeue,
2324         .endpoint_disable       = musb_h_disable,
2325
2326         .hub_status_data        = musb_hub_status_data,
2327         .hub_control            = musb_hub_control,
2328         .bus_suspend            = musb_bus_suspend,
2329         .bus_resume             = musb_bus_resume,
2330         /* .start_port_reset    = NULL, */
2331         /* .hub_irq_enable      = NULL, */
2332 };