drivers/usb/host/xhci.h

   1 /*
   2  * xHCI host controller driver
   3  *
   4  * Copyright (C) 2008 Intel Corp.
   5  *
   6  * Author: Sarah Sharp
   7  * Some code borrowed from the Linux EHCI driver.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  15  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  16  * for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software Foundation,
  20  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21  */
  22
  23 #ifndef __LINUX_XHCI_HCD_H
  24 #define __LINUX_XHCI_HCD_H
  25
  26 #include <linux/usb.h>
  27 #include <linux/timer.h>
  28 #include <linux/kernel.h>
  29 #include <linux/usb/hcd.h>
  30
  31 /* Code sharing between pci-quirks and xhci hcd */
  32 #include        "xhci-ext-caps.h"
  33 #include "pci-quirks.h"
  34
  35 /* xHCI PCI Configuration Registers */
  36 #define XHCI_SBRN_OFFSET        (0x60)
  37
  38 /* Max number of USB devices for any host controller - limit in section 6.1 */
  39 #define MAX_HC_SLOTS            256
  40 /* Section 5.3.3 - MaxPorts */
  41 #define MAX_HC_PORTS            127
  42
  43 /*
  44  * xHCI register interface.
  45  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  46  * Revision 0.95 specification
  47  */
  48
  49 /**
  50  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  51  * @hc_capbase:         length of the capabilities register and HC version number
  52  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  53  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  54  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  55  * @hcc_params:         HCCPARAMS - Capability Parameters
  56  * @db_off:             DBOFF - Doorbell array offset
  57  * @run_regs_off:       RTSOFF - Runtime register space offset
  58  */
  59 struct xhci_cap_regs {
  60         __le32  hc_capbase;
  61         __le32  hcs_params1;
  62         __le32  hcs_params2;
  63         __le32  hcs_params3;
  64         __le32  hcc_params;
  65         __le32  db_off;
  66         __le32  run_regs_off;
  67         /* Reserved up to (CAPLENGTH - 0x1C) */
  68 };
  69
  70 /* hc_capbase bitmasks */
  71 /* bits 7:0 - how long is the Capabilities register */
  72 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  73 /* bits 31:16   */
  74 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  75
  76 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  77 /* bits 0:7, Max Device Slots */
  78 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  79 #define HCS_SLOTS_MASK          0xff
  80 /* bits 8:18, Max Interrupters */
  81 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  82 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  83 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  84
  85 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  86 /* bits 0:3, frames or uframes that SW needs to queue transactions
  87  * ahead of the HW to meet periodic deadlines */
  88 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  89 /* bits 4:7, max number of Event Ring segments */
  90 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  91 /* bits 21:25 Hi 5 bits of Scratchpad buffers SW must allocate for the HW */
  92 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  93 /* bits 27:31 Lo 5 bits of Scratchpad buffers SW must allocate for the HW */
  94 #define HCS_MAX_SCRATCHPAD(p)   ((((p) >> 16) & 0x3e0) | (((p) >> 27) & 0x1f))
  95
  96 /* HCSPARAMS3 - hcs_params3 - bitmasks */
  97 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
  98 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
  99 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
 100 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
 101
 102 /* HCCPARAMS - hcc_params - bitmasks */
 103 /* true: HC can use 64-bit address pointers */
 104 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
 105 /* true: HC can do bandwidth negotiation */
 106 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
 107 /* true: HC uses 64-byte Device Context structures
 108  * FIXME 64-byte context structures aren't supported yet.
 109  */
 110 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 111 /* true: HC has port power switches */
 112 #define HCC_PPC(p)              ((p) & (1 << 3))
 113 /* true: HC has port indicators */
 114 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 115 /* true: HC has Light HC Reset Capability */
 116 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 117 /* true: HC supports latency tolerance messaging */
 118 #define HCC_LTC(p)              ((p) & (1 << 6))
 119 /* true: no secondary Stream ID Support */
 120 #define HCC_NSS(p)              ((p) & (1 << 7))
 121 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 122 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 123 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 124 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 125
 126 /* db_off bitmask - bits 0:1 reserved */
 127 #define DBOFF_MASK      (~0x3)
 128
 129 /* run_regs_off bitmask - bits 0:4 reserved */
 130 #define RTSOFF_MASK     (~0x1f)
 131
 132
 133 /* Number of registers per port */
 134 #define NUM_PORT_REGS   4
 135
 136 /**
 137  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 138  * @command:            USBCMD - xHC command register
 139  * @status:             USBSTS - xHC status register
 140  * @page_size:          This indicates the page size that the host controller
 141  *                      supports.  If bit n is set, the HC supports a page size
 142  *                      of 2^(n+12), up to a 128MB page size.
 143  *                      4K is the minimum page size.
 144  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 145  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 146  * @config_reg:         CONFIG - Configure Register
 147  * @port_status_base:   PORTSCn - base address for Port Status and Control
 148  *                      Each port has a Port Status and Control register,
 149  *                      followed by a Port Power Management Status and Control
 150  *                      register, a Port Link Info register, and a reserved
 151  *                      register.
 152  * @port_power_base:    PORTPMSCn - base address for
 153  *                      Port Power Management Status and Control
 154  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 155  *                      Link PM state and control) for USB 2.1 and USB 3.0
 156  *                      devices.
 157  */
 158 struct xhci_op_regs {
 159         __le32  command;
 160         __le32  status;
 161         __le32  page_size;
 162         __le32  reserved1;
 163         __le32  reserved2;
 164         __le32  dev_notification;
 165         __le64  cmd_ring;
 166         /* rsvd: offset 0x20-2F */
 167         __le32  reserved3[4];
 168         __le64  dcbaa_ptr;
 169         __le32  config_reg;
 170         /* rsvd: offset 0x3C-3FF */
 171         __le32  reserved4[241];
 172         /* port 1 registers, which serve as a base address for other ports */
 173         __le32  port_status_base;
 174         __le32  port_power_base;
 175         __le32  port_link_base;
 176         __le32  reserved5;
 177         /* registers for ports 2-255 */
 178         __le32  reserved6[NUM_PORT_REGS*254];
 179 };
 180
 181 /* USBCMD - USB command - command bitmasks */
 182 /* start/stop HC execution - do not write unless HC is halted*/
 183 #define CMD_RUN         XHCI_CMD_RUN
 184 /* Reset HC - resets internal HC state machine and all registers (except
 185  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 186  * The xHCI driver must reinitialize the xHC after setting this bit.
 187  */
 188 #define CMD_RESET       (1 << 1)
 189 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 190 #define CMD_EIE         XHCI_CMD_EIE
 191 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 192 #define CMD_HSEIE       XHCI_CMD_HSEIE
 193 /* bits 4:6 are reserved (and should be preserved on writes). */
 194 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 195 #define CMD_LRESET      (1 << 7)
 196 /* host controller save/restore state. */
 197 #define CMD_CSS         (1 << 8)
 198 #define CMD_CRS         (1 << 9)
 199 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 200 #define CMD_EWE         XHCI_CMD_EWE
 201 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 202  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 203  * '0' means the xHC can power it off if all ports are in the disconnect,
 204  * disabled, or powered-off state.
 205  */
 206 #define CMD_PM_INDEX    (1 << 11)
 207 /* bits 12:31 are reserved (and should be preserved on writes). */
 208
 209 /* IMAN - Interrupt Management Register */
 210 #define IMAN_IE         (1 << 1)
 211 #define IMAN_IP         (1 << 0)
 212
 213 /* USBSTS - USB status - status bitmasks */
 214 /* HC not running - set to 1 when run/stop bit is cleared. */
 215 #define STS_HALT        XHCI_STS_HALT
 216 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 217 #define STS_FATAL       (1 << 2)
 218 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 219 #define STS_EINT        (1 << 3)
 220 /* port change detect */
 221 #define STS_PORT        (1 << 4)
 222 /* bits 5:7 reserved and zeroed */
 223 /* save state status - '1' means xHC is saving state */
 224 #define STS_SAVE        (1 << 8)
 225 /* restore state status - '1' means xHC is restoring state */
 226 #define STS_RESTORE     (1 << 9)
 227 /* true: save or restore error */
 228 #define STS_SRE         (1 << 10)
 229 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 230 #define STS_CNR         XHCI_STS_CNR
 231 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 232 #define STS_HCE         (1 << 12)
 233 /* bits 13:31 reserved and should be preserved */
 234
 235 /*
 236  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 237  * Generate a device notification event when the HC sees a transaction with a
 238  * notification type that matches a bit set in this bit field.
 239  */
 240 #define DEV_NOTE_MASK           (0xffff)
 241 #define ENABLE_DEV_NOTE(x)      (1 << (x))
 242 /* Most of the device notification types should only be used for debug.
 243  * SW does need to pay attention to function wake notifications.
 244  */
 245 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 246
 247 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 248 /* bit 0 is the command ring cycle state */
 249 /* stop ring operation after completion of the currently executing command */
 250 #define CMD_RING_PAUSE          (1 << 1)
 251 /* stop ring immediately - abort the currently executing command */
 252 #define CMD_RING_ABORT          (1 << 2)
 253 /* true: command ring is running */
 254 #define CMD_RING_RUNNING        (1 << 3)
 255 /* bits 4:5 reserved and should be preserved */
 256 /* Command Ring pointer - bit mask for the lower 32 bits. */
 257 #define CMD_RING_RSVD_BITS      (0x3f)
 258
 259 /* CONFIG - Configure Register - config_reg bitmasks */
 260 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 261 #define MAX_DEVS(p)     ((p) & 0xff)
 262 /* bits 8:31 - reserved and should be preserved */
 263
 264 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 265 /* true: device connected */
 266 #define PORT_CONNECT    (1 << 0)
 267 /* true: port enabled */
 268 #define PORT_PE         (1 << 1)
 269 /* bit 2 reserved and zeroed */
 270 /* true: port has an over-current condition */
 271 #define PORT_OC         (1 << 3)
 272 /* true: port reset signaling asserted */
 273 #define PORT_RESET      (1 << 4)
 274 /* Port Link State - bits 5:8
 275  * A read gives the current link PM state of the port,
 276  * a write with Link State Write Strobe set sets the link state.
 277  */
 278 #define PORT_PLS_MASK   (0xf << 5)
 279 #define XDEV_U0         (0x0 << 5)
 280 #define XDEV_U2         (0x2 << 5)
 281 #define XDEV_U3         (0x3 << 5)
 282 #define XDEV_RESUME     (0xf << 5)
 283 /* true: port has power (see HCC_PPC) */
 284 #define PORT_POWER      (1 << 9)
 285 /* bits 10:13 indicate device speed:
 286  * 0 - undefined speed - port hasn't be initialized by a reset yet
 287  * 1 - full speed
 288  * 2 - low speed
 289  * 3 - high speed
 290  * 4 - super speed
 291  * 5-15 reserved
 292  */
 293 #define DEV_SPEED_MASK          (0xf << 10)
 294 #define XDEV_FS                 (0x1 << 10)
 295 #define XDEV_LS                 (0x2 << 10)
 296 #define XDEV_HS                 (0x3 << 10)
 297 #define XDEV_SS                 (0x4 << 10)
 298 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 299 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 300 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 301 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 302 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 303 /* Bits 20:23 in the Slot Context are the speed for the device */
 304 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 305 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 306 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 307 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 308 /* Port Indicator Control */
 309 #define PORT_LED_OFF    (0 << 14)
 310 #define PORT_LED_AMBER  (1 << 14)
 311 #define PORT_LED_GREEN  (2 << 14)
 312 #define PORT_LED_MASK   (3 << 14)
 313 /* Port Link State Write Strobe - set this when changing link state */
 314 #define PORT_LINK_STROBE        (1 << 16)
 315 /* true: connect status change */
 316 #define PORT_CSC        (1 << 17)
 317 /* true: port enable change */
 318 #define PORT_PEC        (1 << 18)
 319 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 320  * into an enabled state, and the device into the default state.  A "warm" reset
 321  * also resets the link, forcing the device through the link training sequence.
 322  * SW can also look at the Port Reset register to see when warm reset is done.
 323  */
 324 #define PORT_WRC        (1 << 19)
 325 /* true: over-current change */
 326 #define PORT_OCC        (1 << 20)
 327 /* true: reset change - 1 to 0 transition of PORT_RESET */
 328 #define PORT_RC         (1 << 21)
 329 /* port link status change - set on some port link state transitions:
 330  *  Transition                          Reason
 331  *  ------------------------------------------------------------------------------
 332  *  - U3 to Resume                      Wakeup signaling from a device
 333  *  - Resume to Recovery to U0          USB 3.0 device resume
 334  *  - Resume to U0                      USB 2.0 device resume
 335  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 336  *  - U3 to U0                          Software resume of USB 2.0 device complete
 337  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 338  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 339  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 340  *  - Any state to inactive             Error on USB 3.0 port
 341  */
 342 #define PORT_PLC        (1 << 22)
 343 /* port configure error change - port failed to configure its link partner */
 344 #define PORT_CEC        (1 << 23)
 345 /* Cold Attach Status - xHC can set this bit to report device attached during
 346  * Sx state. Warm port reset should be perfomed to clear this bit and move port
 347  * to connected state.
 348  */
 349 #define PORT_CAS        (1 << 24)
 350 /* wake on connect (enable) */
 351 #define PORT_WKCONN_E   (1 << 25)
 352 /* wake on disconnect (enable) */
 353 #define PORT_WKDISC_E   (1 << 26)
 354 /* wake on over-current (enable) */
 355 #define PORT_WKOC_E     (1 << 27)
 356 /* bits 28:29 reserved */
 357 /* true: device is removable - for USB 3.0 roothub emulation */
 358 #define PORT_DEV_REMOVE (1 << 30)
 359 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 360 #define PORT_WR         (1 << 31)
 361
 362 /* We mark duplicate entries with -1 */
 363 #define DUPLICATE_ENTRY ((u8)(-1))
 364
 365 /* Port Power Management Status and Control - port_power_base bitmasks */
 366 /* Inactivity timer value for transitions into U1, in microseconds.
 367  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 368  */
 369 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 370 /* Inactivity timer value for transitions into U2 */
 371 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 372 /* Bits 24:31 for port testing */
 373
 374 /* USB2 Protocol PORTSPMSC */
 375 #define PORT_L1S_MASK           7
 376 #define PORT_L1S_SUCCESS        1
 377 #define PORT_RWE                (1 << 3)
 378 #define PORT_HIRD(p)            (((p) & 0xf) << 4)
 379 #define PORT_HIRD_MASK          (0xf << 4)
 380 #define PORT_L1DS(p)            (((p) & 0xff) << 8)
 381 #define PORT_HLE                (1 << 16)
 382
 383 /**
 384  * struct xhci_intr_reg - Interrupt Register Set
 385  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 386  *                      interrupts and check for pending interrupts.
 387  * @irq_control:        IMOD - Interrupt Moderation Register.
 388  *                      Used to throttle interrupts.
 389  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 390  * @erst_base:          ERST base address.
 391  * @erst_dequeue:       Event ring dequeue pointer.
 392  *
 393  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 394  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 395  * multiple segments of the same size.  The HC places events on the ring and
 396  * "updates the Cycle bit in the TRBs to indicate to software the current
 397  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 398  * updates the dequeue pointer.
 399  */
 400 struct xhci_intr_reg {
 401         __le32  irq_pending;
 402         __le32  irq_control;
 403         __le32  erst_size;
 404         __le32  rsvd;
 405         __le64  erst_base;
 406         __le64  erst_dequeue;
 407 };
 408
 409 /* irq_pending bitmasks */
 410 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 411 /* bits 2:31 need to be preserved */
 412 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 413 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 414 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 415 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 416
 417 /* irq_control bitmasks */
 418 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 419  * between interrupts will be longer if there are no events on the event ring.
 420  * Default is 4000 (1 ms).
 421  */
 422 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 423 /* Counter used to count down the time to the next interrupt - HW use only */
 424 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 425
 426 /* erst_size bitmasks */
 427 /* Preserve bits 16:31 of erst_size */
 428 #define ERST_SIZE_MASK          (0xffff << 16)
 429
 430 /* erst_dequeue bitmasks */
 431 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 432  * where the current dequeue pointer lies.  This is an optional HW hint.
 433  */
 434 #define ERST_DESI_MASK          (0x7)
 435 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 436  * a work queue (or delayed service routine)?
 437  */
 438 #define ERST_EHB                (1 << 3)
 439 #define ERST_PTR_MASK           (0xf)
 440
 441 /**
 442  * struct xhci_run_regs
 443  * @microframe_index:
 444  *              MFINDEX - current microframe number
 445  *
 446  * Section 5.5 Host Controller Runtime Registers:
 447  * "Software should read and write these registers using only Dword (32 bit)
 448  * or larger accesses"
 449  */
 450 struct xhci_run_regs {
 451         __le32                  microframe_index;
 452         __le32                  rsvd[7];
 453         struct xhci_intr_reg    ir_set[128];
 454 };
 455
 456 /**
 457  * struct doorbell_array
 458  *
 459  * Bits  0 -  7: Endpoint target
 460  * Bits  8 - 15: RsvdZ
 461  * Bits 16 - 31: Stream ID
 462  *
 463  * Section 5.6
 464  */
 465 struct xhci_doorbell_array {
 466         __le32  doorbell[256];
 467 };
 468
 469 #define DB_VALUE(ep, stream)    ((((ep) + 1) & 0xff) | ((stream) << 16))
 470 #define DB_VALUE_HOST           0x00000000
 471
 472 /**
 473  * struct xhci_protocol_caps
 474  * @revision:           major revision, minor revision, capability ID,
 475  *                      and next capability pointer.
 476  * @name_string:        Four ASCII characters to say which spec this xHC
 477  *                      follows, typically "USB ".
 478  * @port_info:          Port offset, count, and protocol-defined information.
 479  */
 480 struct xhci_protocol_caps {
 481         u32     revision;
 482         u32     name_string;
 483         u32     port_info;
 484 };
 485
 486 #define XHCI_EXT_PORT_MAJOR(x)  (((x) >> 24) & 0xff)
 487 #define XHCI_EXT_PORT_OFF(x)    ((x) & 0xff)
 488 #define XHCI_EXT_PORT_COUNT(x)  (((x) >> 8) & 0xff)
 489
 490 /**
 491  * struct xhci_container_ctx
 492  * @type: Type of context.  Used to calculated offsets to contained contexts.
 493  * @size: Size of the context data
 494  * @bytes: The raw context data given to HW
 495  * @dma: dma address of the bytes
 496  *
 497  * Represents either a Device or Input context.  Holds a pointer to the raw
 498  * memory used for the context (bytes) and dma address of it (dma).
 499  */
 500 struct xhci_container_ctx {
 501         unsigned type;
 502 #define XHCI_CTX_TYPE_DEVICE  0x1
 503 #define XHCI_CTX_TYPE_INPUT   0x2
 504
 505         int size;
 506
 507         u8 *bytes;
 508         dma_addr_t dma;
 509 };
 510
 511 /**
 512  * struct xhci_slot_ctx
 513  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 514  * @dev_info2:  Max exit latency for device number, root hub port number
 515  * @tt_info:    tt_info is used to construct split transaction tokens
 516  * @dev_state:  slot state and device address
 517  *
 518  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 519  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 520  * reserved at the end of the slot context for HC internal use.
 521  */
 522 struct xhci_slot_ctx {
 523         __le32  dev_info;
 524         __le32  dev_info2;
 525         __le32  tt_info;
 526         __le32  dev_state;
 527         /* offset 0x10 to 0x1f reserved for HC internal use */
 528         __le32  reserved[4];
 529 };
 530
 531 /* dev_info bitmasks */
 532 /* Route String - 0:19 */
 533 #define ROUTE_STRING_MASK       (0xfffff)
 534 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 535 #define DEV_SPEED       (0xf << 20)
 536 /* bit 24 reserved */
 537 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 538 #define DEV_MTT         (0x1 << 25)
 539 /* Set if the device is a hub - bit 26 */
 540 #define DEV_HUB         (0x1 << 26)
 541 /* Index of the last valid endpoint context in this device context - 27:31 */
 542 #define LAST_CTX_MASK   (0x1f << 27)
 543 #define LAST_CTX(p)     ((p) << 27)
 544 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 545 #define SLOT_FLAG       (1 << 0)
 546 #define EP0_FLAG        (1 << 1)
 547
 548 /* dev_info2 bitmasks */
 549 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 550 #define MAX_EXIT        (0xffff)
 551 /* Root hub port number that is needed to access the USB device */
 552 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 553 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 554 /* Maximum number of ports under a hub device */
 555 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 556
 557 /* tt_info bitmasks */
 558 /*
 559  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 560  * The Slot ID of the hub that isolates the high speed signaling from
 561  * this low or full-speed device.  '0' if attached to root hub port.
 562  */
 563 #define TT_SLOT         (0xff)
 564 /*
 565  * The number of the downstream facing port of the high-speed hub
 566  * '0' if the device is not low or full speed.
 567  */
 568 #define TT_PORT         (0xff << 8)
 569 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 570
 571 /* dev_state bitmasks */
 572 /* USB device address - assigned by the HC */
 573 #define DEV_ADDR_MASK   (0xff)
 574 /* bits 8:26 reserved */
 575 /* Slot state */
 576 #define SLOT_STATE      (0x1f << 27)
 577 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 578
 579 #define SLOT_STATE_DISABLED     0
 580 #define SLOT_STATE_ENABLED      SLOT_STATE_DISABLED
 581 #define SLOT_STATE_DEFAULT      1
 582 #define SLOT_STATE_ADDRESSED    2
 583 #define SLOT_STATE_CONFIGURED   3
 584
 585 /**
 586  * struct xhci_ep_ctx
 587  * @ep_info:    endpoint state, streams, mult, and interval information.
 588  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 589  *              error count, and whether the HC will force an event for all
 590  *              transactions.
 591  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 592  *              defines one stream, this points to the endpoint transfer ring.
 593  *              Otherwise, it points to a stream context array, which has a
 594  *              ring pointer for each flow.
 595  * @tx_info:
 596  *              Average TRB lengths for the endpoint ring and
 597  *              max payload within an Endpoint Service Interval Time (ESIT).
 598  *
 599  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 600  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 601  * reserved at the end of the endpoint context for HC internal use.
 602  */
 603 struct xhci_ep_ctx {
 604         __le32  ep_info;
 605         __le32  ep_info2;
 606         __le64  deq;
 607         __le32  tx_info;
 608         /* offset 0x14 - 0x1f reserved for HC internal use */
 609         __le32  reserved[3];
 610 };
 611
 612 /* ep_info bitmasks */
 613 /*
 614  * Endpoint State - bits 0:2
 615  * 0 - disabled
 616  * 1 - running
 617  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 618  * 3 - stopped
 619  * 4 - TRB error
 620  * 5-7 - reserved
 621  */
 622 #define EP_STATE_MASK           (0xf)
 623 #define EP_STATE_DISABLED       0
 624 #define EP_STATE_RUNNING        1
 625 #define EP_STATE_HALTED         2
 626 #define EP_STATE_STOPPED        3
 627 #define EP_STATE_ERROR          4
 628 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 629 #define EP_MULT(p)              (((p) & 0x3) << 8)
 630 #define CTX_TO_EP_MULT(p)       (((p) >> 8) & 0x3)
 631 /* bits 10:14 are Max Primary Streams */
 632 /* bit 15 is Linear Stream Array */
 633 /* Interval - period between requests to an endpoint - 125u increments. */
 634 #define EP_INTERVAL(p)          (((p) & 0xff) << 16)
 635 #define EP_INTERVAL_TO_UFRAMES(p)               (1 << (((p) >> 16) & 0xff))
 636 #define CTX_TO_EP_INTERVAL(p)   (((p) >> 16) & 0xff)
 637 #define EP_MAXPSTREAMS_MASK     (0x1f << 10)
 638 #define EP_MAXPSTREAMS(p)       (((p) << 10) & EP_MAXPSTREAMS_MASK)
 639 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 640 #define EP_HAS_LSA              (1 << 15)
 641
 642 /* ep_info2 bitmasks */
 643 /*
 644  * Force Event - generate transfer events for all TRBs for this endpoint
 645  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 646  */
 647 #define FORCE_EVENT     (0x1)
 648 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 649 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 650 #define EP_TYPE(p)      ((p) << 3)
 651 #define ISOC_OUT_EP     1
 652 #define BULK_OUT_EP     2
 653 #define INT_OUT_EP      3
 654 #define CTRL_EP         4
 655 #define ISOC_IN_EP      5
 656 #define BULK_IN_EP      6
 657 #define INT_IN_EP       7
 658 /* bit 6 reserved */
 659 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 660 #define MAX_BURST(p)    (((p)&0xff) << 8)
 661 #define CTX_TO_MAX_BURST(p)     (((p) >> 8) & 0xff)
 662 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 663 #define MAX_PACKET_MASK         (0xffff << 16)
 664 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 665
 666 /* Get max packet size from ep desc. Bit 10..0 specify the max packet size.
 667  * USB2.0 spec 9.6.6.
 668  */
 669 #define GET_MAX_PACKET(p)       ((p) & 0x7ff)
 670
 671 /* tx_info bitmasks */
 672 #define AVG_TRB_LENGTH_FOR_EP(p)        ((p) & 0xffff)
 673 #define MAX_ESIT_PAYLOAD_FOR_EP(p)      (((p) & 0xffff) << 16)
 674 #define CTX_TO_MAX_ESIT_PAYLOAD(p)      (((p) >> 16) & 0xffff)
 675
 676 /* deq bitmasks */
 677 #define EP_CTX_CYCLE_MASK               (1 << 0)
 678
 679
 680 /**
 681  * struct xhci_input_control_context
 682  * Input control context; see section 6.2.5.
 683  *
 684  * @drop_context:       set the bit of the endpoint context you want to disable
 685  * @add_context:        set the bit of the endpoint context you want to enable
 686  */
 687 struct xhci_input_control_ctx {
 688         __le32  drop_flags;
 689         __le32  add_flags;
 690         __le32  rsvd2[6];
 691 };
 692
 693 #define EP_IS_ADDED(ctrl_ctx, i) \
 694         (le32_to_cpu(ctrl_ctx->add_flags) & (1 << (i + 1)))
 695 #define EP_IS_DROPPED(ctrl_ctx, i)       \
 696         (le32_to_cpu(ctrl_ctx->drop_flags) & (1 << (i + 1)))
 697
 698 /* Represents everything that is needed to issue a command on the command ring.
 699  * It's useful to pre-allocate these for commands that cannot fail due to
 700  * out-of-memory errors, like freeing streams.
 701  */
 702 struct xhci_command {
 703         /* Input context for changing device state */
 704         struct xhci_container_ctx       *in_ctx;
 705         u32                             status;
 706         /* If completion is null, no one is waiting on this command
 707          * and the structure can be freed after the command completes.
 708          */
 709         struct completion               *completion;
 710         union xhci_trb                  *command_trb;
 711         struct list_head                cmd_list;
 712 };
 713
 714 /* drop context bitmasks */
 715 #define DROP_EP(x)      (0x1 << x)
 716 /* add context bitmasks */
 717 #define ADD_EP(x)       (0x1 << x)
 718
 719 struct xhci_stream_ctx {
 720         /* 64-bit stream ring address, cycle state, and stream type */
 721         __le64  stream_ring;
 722         /* offset 0x14 - 0x1f reserved for HC internal use */
 723         __le32  reserved[2];
 724 };
 725
 726 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 727 #define SCT_FOR_CTX(p)          (((p) << 1) & 0x7)
 728 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 729 #define SCT_SEC_TR              0
 730 /* Primary stream array type, dequeue pointer is to a transfer ring */
 731 #define SCT_PRI_TR              1
 732 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 733 #define SCT_SSA_8               2
 734 #define SCT_SSA_16              3
 735 #define SCT_SSA_32              4
 736 #define SCT_SSA_64              5
 737 #define SCT_SSA_128             6
 738 #define SCT_SSA_256             7
 739
 740 /* Assume no secondary streams for now */
 741 struct xhci_stream_info {
 742         struct xhci_ring                **stream_rings;
 743         /* Number of streams, including stream 0 (which drivers can't use) */
 744         unsigned int                    num_streams;
 745         /* The stream context array may be bigger than
 746          * the number of streams the driver asked for
 747          */
 748         struct xhci_stream_ctx          *stream_ctx_array;
 749         unsigned int                    num_stream_ctxs;
 750         dma_addr_t                      ctx_array_dma;
 751         /* For mapping physical TRB addresses to segments in stream rings */
 752         struct radix_tree_root          trb_address_map;
 753         struct xhci_command             *free_streams_command;
 754 };
 755
 756 #define SMALL_STREAM_ARRAY_SIZE         256
 757 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 758
 759 /* Some Intel xHCI host controllers need software to keep track of the bus
 760  * bandwidth.  Keep track of endpoint info here.  Each root port is allocated
 761  * the full bus bandwidth.  We must also treat TTs (including each port under a
 762  * multi-TT hub) as a separate bandwidth domain.  The direct memory interface
 763  * (DMI) also limits the total bandwidth (across all domains) that can be used.
 764  */
 765 struct xhci_bw_info {
 766         /* ep_interval is zero-based */
 767         unsigned int            ep_interval;
 768         /* mult and num_packets are one-based */
 769         unsigned int            mult;
 770         unsigned int            num_packets;
 771         unsigned int            max_packet_size;
 772         unsigned int            max_esit_payload;
 773         unsigned int            type;
 774 };
 775
 776 /* "Block" sizes in bytes the hardware uses for different device speeds.
 777  * The logic in this part of the hardware limits the number of bits the hardware
 778  * can use, so must represent bandwidth in a less precise manner to mimic what
 779  * the scheduler hardware computes.
 780  */
 781 #define FS_BLOCK        1
 782 #define HS_BLOCK        4
 783 #define SS_BLOCK        16
 784 #define DMI_BLOCK       32
 785
 786 /* Each device speed has a protocol overhead (CRC, bit stuffing, etc) associated
 787  * with each byte transferred.  SuperSpeed devices have an initial overhead to
 788  * set up bursts.  These are in blocks, see above.  LS overhead has already been
 789  * translated into FS blocks.
 790  */
 791 #define DMI_OVERHEAD 8
 792 #define DMI_OVERHEAD_BURST 4
 793 #define SS_OVERHEAD 8
 794 #define SS_OVERHEAD_BURST 32
 795 #define HS_OVERHEAD 26
 796 #define FS_OVERHEAD 20
 797 #define LS_OVERHEAD 128
 798 /* The TTs need to claim roughly twice as much bandwidth (94 bytes per
 799  * microframe ~= 24Mbps) of the HS bus as the devices can actually use because
 800  * of overhead associated with split transfers crossing microframe boundaries.
 801  * 31 blocks is pure protocol overhead.
 802  */
 803 #define TT_HS_OVERHEAD (31 + 94)
 804 #define TT_DMI_OVERHEAD (25 + 12)
 805
 806 /* Bandwidth limits in blocks */
 807 #define FS_BW_LIMIT             1285
 808 #define TT_BW_LIMIT             1320
 809 #define HS_BW_LIMIT             1607
 810 #define SS_BW_LIMIT_IN          3906
 811 #define DMI_BW_LIMIT_IN         3906
 812 #define SS_BW_LIMIT_OUT         3906
 813 #define DMI_BW_LIMIT_OUT        3906
 814
 815 /* Percentage of bus bandwidth reserved for non-periodic transfers */
 816 #define FS_BW_RESERVED          10
 817 #define HS_BW_RESERVED          20
 818 #define SS_BW_RESERVED          10
 819
 820 struct xhci_virt_ep {
 821         struct xhci_ring                *ring;
 822         /* Related to endpoints that are configured to use stream IDs only */
 823         struct xhci_stream_info         *stream_info;
 824         /* Temporary storage in case the configure endpoint command fails and we
 825          * have to restore the device state to the previous state
 826          */
 827         struct xhci_ring                *new_ring;
 828         unsigned int                    ep_state;
 829 #define SET_DEQ_PENDING         (1 << 0)
 830 #define EP_HALTED               (1 << 1)        /* For stall handling */
 831 #define EP_HALT_PENDING         (1 << 2)        /* For URB cancellation */
 832 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 833 #define EP_GETTING_STREAMS      (1 << 3)
 834 #define EP_HAS_STREAMS          (1 << 4)
 835 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 836 #define EP_GETTING_NO_STREAMS   (1 << 5)
 837         /* ----  Related to URB cancellation ---- */
 838         struct list_head        cancelled_td_list;
 839         struct xhci_td          *stopped_td;
 840         unsigned int            stopped_stream;
 841         /* Watchdog timer for stop endpoint command to cancel URBs */
 842         struct timer_list       stop_cmd_timer;
 843         int                     stop_cmds_pending;
 844         struct xhci_hcd         *xhci;
 845         /* Dequeue pointer and dequeue segment for a submitted Set TR Dequeue
 846          * command.  We'll need to update the ring's dequeue segment and dequeue
 847          * pointer after the command completes.
 848          */
 849         struct xhci_segment     *queued_deq_seg;
 850         union xhci_trb          *queued_deq_ptr;
 851         /*
 852          * Sometimes the xHC can not process isochronous endpoint ring quickly
 853          * enough, and it will miss some isoc tds on the ring and generate
 854          * a Missed Service Error Event.
 855          * Set skip flag when receive a Missed Service Error Event and
 856          * process the missed tds on the endpoint ring.
 857          */
 858         bool                    skip;
 859         /* Bandwidth checking storage */
 860         struct xhci_bw_info     bw_info;
 861         struct list_head        bw_endpoint_list;
 862 };
 863
 864 enum xhci_overhead_type {
 865         LS_OVERHEAD_TYPE = 0,
 866         FS_OVERHEAD_TYPE,
 867         HS_OVERHEAD_TYPE,
 868 };
 869
 870 struct xhci_interval_bw {
 871         unsigned int            num_packets;
 872         /* Sorted by max packet size.
 873          * Head of the list is the greatest max packet size.
 874          */
 875         struct list_head        endpoints;
 876         /* How many endpoints of each speed are present. */
 877         unsigned int            overhead[3];
 878 };
 879
 880 #define XHCI_MAX_INTERVAL       16
 881
 882 struct xhci_interval_bw_table {
 883         unsigned int            interval0_esit_payload;
 884         struct xhci_interval_bw interval_bw[XHCI_MAX_INTERVAL];
 885         /* Includes reserved bandwidth for async endpoints */
 886         unsigned int            bw_used;
 887         unsigned int            ss_bw_in;
 888         unsigned int            ss_bw_out;
 889 };
 890
 891
 892 struct xhci_virt_device {
 893         struct usb_device               *udev;
 894         /*
 895          * Commands to the hardware are passed an "input context" that
 896          * tells the hardware what to change in its data structures.
 897          * The hardware will return changes in an "output context" that
 898          * software must allocate for the hardware.  We need to keep
 899          * track of input and output contexts separately because
 900          * these commands might fail and we don't trust the hardware.
 901          */
 902         struct xhci_container_ctx       *out_ctx;
 903         /* Used for addressing devices and configuration changes */
 904         struct xhci_container_ctx       *in_ctx;
 905         /* Rings saved to ensure old alt settings can be re-instated */
 906         struct xhci_ring                **ring_cache;
 907         int                             num_rings_cached;
 908         /* Store xHC assigned device address */
 909         int                             address;
 910 #define XHCI_MAX_RINGS_CACHED   31
 911         struct xhci_virt_ep             eps[31];
 912         struct completion               cmd_completion;
 913         /* Status of the last command issued for this device */
 914         u32                             cmd_status;
 915         struct list_head                cmd_list;
 916         u8                              fake_port;
 917         u8                              real_port;
 918         struct xhci_interval_bw_table   *bw_table;
 919         struct xhci_tt_bw_info          *tt_info;
 920 };
 921
 922 /*
 923  * For each roothub, keep track of the bandwidth information for each periodic
 924  * interval.
 925  *
 926  * If a high speed hub is attached to the roothub, each TT associated with that
 927  * hub is a separate bandwidth domain.  The interval information for the
 928  * endpoints on the devices under that TT will appear in the TT structure.
 929  */
 930 struct xhci_root_port_bw_info {
 931         struct list_head                tts;
 932         unsigned int                    num_active_tts;
 933         struct xhci_interval_bw_table   bw_table;
 934 };
 935
 936 struct xhci_tt_bw_info {
 937         struct list_head                tt_list;
 938         int                             slot_id;
 939         int                             ttport;
 940         struct xhci_interval_bw_table   bw_table;
 941         int                             active_eps;
 942 };
 943
 944
 945 /**
 946  * struct xhci_device_context_array
 947  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
 948  */
 949 struct xhci_device_context_array {
 950         /* 64-bit device addresses; we only write 32-bit addresses */
 951         __le64                  dev_context_ptrs[MAX_HC_SLOTS];
 952         /* private xHCD pointers */
 953         dma_addr_t      dma;
 954 };
 955 /* TODO: write function to set the 64-bit device DMA address */
 956 /*
 957  * TODO: change this to be dynamically sized at HC mem init time since the HC
 958  * might not be able to handle the maximum number of devices possible.
 959  */
 960
 961
 962 struct xhci_transfer_event {
 963         /* 64-bit buffer address, or immediate data */
 964         __le64  buffer;
 965         __le32  transfer_len;
 966         /* This field is interpreted differently based on the type of TRB */
 967         __le32  flags;
 968 };
 969
 970 /* Transfer event TRB length bit mask */
 971 /* bits 0:23 */
 972 #define EVENT_TRB_LEN(p)                ((p) & 0xffffff)
 973
 974 /** Transfer Event bit fields **/
 975 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
 976
 977 /* Completion Code - only applicable for some types of TRBs */
 978 #define COMP_CODE_MASK          (0xff << 24)
 979 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
 980 #define COMP_SUCCESS    1
 981 /* Data Buffer Error */
 982 #define COMP_DB_ERR     2
 983 /* Babble Detected Error */
 984 #define COMP_BABBLE     3
 985 /* USB Transaction Error */
 986 #define COMP_TX_ERR     4
 987 /* TRB Error - some TRB field is invalid */
 988 #define COMP_TRB_ERR    5
 989 /* Stall Error - USB device is stalled */
 990 #define COMP_STALL      6
 991 /* Resource Error - HC doesn't have memory for that device configuration */
 992 #define COMP_ENOMEM     7
 993 /* Bandwidth Error - not enough room in schedule for this dev config */
 994 #define COMP_BW_ERR     8
 995 /* No Slots Available Error - HC ran out of device slots */
 996 #define COMP_ENOSLOTS   9
 997 /* Invalid Stream Type Error */
 998 #define COMP_STREAM_ERR 10
 999 /* Slot Not Enabled Error - doorbell rung for disabled device slot */
1000 #define COMP_EBADSLT    11
1001 /* Endpoint Not Enabled Error */
1002 #define COMP_EBADEP     12
1003 /* Short Packet */
1004 #define COMP_SHORT_TX   13
1005 /* Ring Underrun - doorbell rung for an empty isoc OUT ep ring */
1006 #define COMP_UNDERRUN   14
1007 /* Ring Overrun - isoc IN ep ring is empty when ep is scheduled to RX */
1008 #define COMP_OVERRUN    15
1009 /* Virtual Function Event Ring Full Error */
1010 #define COMP_VF_FULL    16
1011 /* Parameter Error - Context parameter is invalid */
1012 #define COMP_EINVAL     17
1013 /* Bandwidth Overrun Error - isoc ep exceeded its allocated bandwidth */
1014 #define COMP_BW_OVER    18
1015 /* Context State Error - illegal context state transition requested */
1016 #define COMP_CTX_STATE  19
1017 /* No Ping Response Error - HC didn't get PING_RESPONSE in time to TX */
1018 #define COMP_PING_ERR   20
1019 /* Event Ring is full */
1020 #define COMP_ER_FULL    21
1021 /* Incompatible Device Error */
1022 #define COMP_DEV_ERR    22
1023 /* Missed Service Error - HC couldn't service an isoc ep within interval */
1024 #define COMP_MISSED_INT 23
1025 /* Successfully stopped command ring */
1026 #define COMP_CMD_STOP   24
1027 /* Successfully aborted current command and stopped command ring */
1028 #define COMP_CMD_ABORT  25
1029 /* Stopped - transfer was terminated by a stop endpoint command */
1030 #define COMP_STOP       26
1031 /* Same as COMP_EP_STOPPED, but the transferred length in the event is invalid */
1032 #define COMP_STOP_INVAL 27
1033 /* Control Abort Error - Debug Capability - control pipe aborted */
1034 #define COMP_DBG_ABORT  28
1035 /* Max Exit Latency Too Large Error */
1036 #define COMP_MEL_ERR    29
1037 /* TRB type 30 reserved */
1038 /* Isoc Buffer Overrun - an isoc IN ep sent more data than could fit in TD */
1039 #define COMP_BUFF_OVER  31
1040 /* Event Lost Error - xHC has an "internal event overrun condition" */
1041 #define COMP_ISSUES     32
1042 /* Undefined Error - reported when other error codes don't apply */
1043 #define COMP_UNKNOWN    33
1044 /* Invalid Stream ID Error */
1045 #define COMP_STRID_ERR  34
1046 /* Secondary Bandwidth Error - may be returned by a Configure Endpoint cmd */
1047 #define COMP_2ND_BW_ERR 35
1048 /* Split Transaction Error */
1049 #define COMP_SPLIT_ERR  36
1050
1051 struct xhci_link_trb {
1052         /* 64-bit segment pointer*/
1053         __le64 segment_ptr;
1054         __le32 intr_target;
1055         __le32 control;
1056 };
1057
1058 /* control bitfields */
1059 #define LINK_TOGGLE     (0x1<<1)
1060
1061 /* Command completion event TRB */
1062 struct xhci_event_cmd {
1063         /* Pointer to command TRB, or the value passed by the event data trb */
1064         __le64 cmd_trb;
1065         __le32 status;
1066         __le32 flags;
1067 };
1068
1069 /* flags bitmasks */
1070 /* bits 16:23 are the virtual function ID */
1071 /* bits 24:31 are the slot ID */
1072 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
1073 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
1074
1075 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
1076 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
1077 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
1078
1079 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
1080 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
1081 #define LAST_EP_INDEX                   30
1082
1083 /* Set TR Dequeue Pointer command TRB fields */
1084 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
1085 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
1086
1087
1088 /* Port Status Change Event TRB fields */
1089 /* Port ID - bits 31:24 */
1090 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
1091
1092 /* Normal TRB fields */
1093 /* transfer_len bitmasks - bits 0:16 */
1094 #define TRB_LEN(p)              ((p) & 0x1ffff)
1095 /* Interrupter Target - which MSI-X vector to target the completion event at */
1096 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
1097 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
1098 #define TRB_TBC(p)              (((p) & 0x3) << 7)
1099 #define TRB_TLBPC(p)            (((p) & 0xf) << 16)
1100
1101 /* Cycle bit - indicates TRB ownership by HC or HCD */
1102 #define TRB_CYCLE               (1<<0)
1103 /*
1104  * Force next event data TRB to be evaluated before task switch.
1105  * Used to pass OS data back after a TD completes.
1106  */
1107 #define TRB_ENT                 (1<<1)
1108 /* Interrupt on short packet */
1109 #define TRB_ISP                 (1<<2)
1110 /* Set PCIe no snoop attribute */
1111 #define TRB_NO_SNOOP            (1<<3)
1112 /* Chain multiple TRBs into a TD */
1113 #define TRB_CHAIN               (1<<4)
1114 /* Interrupt on completion */
1115 #define TRB_IOC                 (1<<5)
1116 /* The buffer pointer contains immediate data */
1117 #define TRB_IDT                 (1<<6)
1118
1119 /* Block Event Interrupt */
1120 #define TRB_BEI                 (1<<9)
1121
1122 /* Control transfer TRB specific fields */
1123 #define TRB_DIR_IN              (1<<16)
1124 #define TRB_TX_TYPE(p)          ((p) << 16)
1125 #define TRB_DATA_OUT            2
1126 #define TRB_DATA_IN             3
1127
1128 /* Isochronous TRB specific fields */
1129 #define TRB_SIA                 (1<<31)
1130
1131 struct xhci_generic_trb {
1132         __le32 field[4];
1133 };
1134
1135 union xhci_trb {
1136         struct xhci_link_trb            link;
1137         struct xhci_transfer_event      trans_event;
1138         struct xhci_event_cmd           event_cmd;
1139         struct xhci_generic_trb         generic;
1140 };
1141
1142 /* TRB bit mask */
1143 #define TRB_TYPE_BITMASK        (0xfc00)
1144 #define TRB_TYPE(p)             ((p) << 10)
1145 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
1146 /* TRB type IDs */
1147 /* bulk, interrupt, isoc scatter/gather, and control data stage */
1148 #define TRB_NORMAL              1
1149 /* setup stage for control transfers */
1150 #define TRB_SETUP               2
1151 /* data stage for control transfers */
1152 #define TRB_DATA                3
1153 /* status stage for control transfers */
1154 #define TRB_STATUS              4
1155 /* isoc transfers */
1156 #define TRB_ISOC                5
1157 /* TRB for linking ring segments */
1158 #define TRB_LINK                6
1159 #define TRB_EVENT_DATA          7
1160 /* Transfer Ring No-op (not for the command ring) */
1161 #define TRB_TR_NOOP             8
1162 /* Command TRBs */
1163 /* Enable Slot Command */
1164 #define TRB_ENABLE_SLOT         9
1165 /* Disable Slot Command */
1166 #define TRB_DISABLE_SLOT        10
1167 /* Address Device Command */
1168 #define TRB_ADDR_DEV            11
1169 /* Configure Endpoint Command */
1170 #define TRB_CONFIG_EP           12
1171 /* Evaluate Context Command */
1172 #define TRB_EVAL_CONTEXT        13
1173 /* Reset Endpoint Command */
1174 #define TRB_RESET_EP            14
1175 /* Stop Transfer Ring Command */
1176 #define TRB_STOP_RING           15
1177 /* Set Transfer Ring Dequeue Pointer Command */
1178 #define TRB_SET_DEQ             16
1179 /* Reset Device Command */
1180 #define TRB_RESET_DEV           17
1181 /* Force Event Command (opt) */
1182 #define TRB_FORCE_EVENT         18
1183 /* Negotiate Bandwidth Command (opt) */
1184 #define TRB_NEG_BANDWIDTH       19
1185 /* Set Latency Tolerance Value Command (opt) */
1186 #define TRB_SET_LT              20
1187 /* Get port bandwidth Command */
1188 #define TRB_GET_BW              21
1189 /* Force Header Command - generate a transaction or link management packet */
1190 #define TRB_FORCE_HEADER        22
1191 /* No-op Command - not for transfer rings */
1192 #define TRB_CMD_NOOP            23
1193 /* TRB IDs 24-31 reserved */
1194 /* Event TRBS */
1195 /* Transfer Event */
1196 #define TRB_TRANSFER            32
1197 /* Command Completion Event */
1198 #define TRB_COMPLETION          33
1199 /* Port Status Change Event */
1200 #define TRB_PORT_STATUS         34
1201 /* Bandwidth Request Event (opt) */
1202 #define TRB_BANDWIDTH_EVENT     35
1203 /* Doorbell Event (opt) */
1204 #define TRB_DOORBELL            36
1205 /* Host Controller Event */
1206 #define TRB_HC_EVENT            37
1207 /* Device Notification Event - device sent function wake notification */
1208 #define TRB_DEV_NOTE            38
1209 /* MFINDEX Wrap Event - microframe counter wrapped */
1210 #define TRB_MFINDEX_WRAP        39
1211 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1212
1213 /* Nec vendor-specific command completion event. */
1214 #define TRB_NEC_CMD_COMP        48
1215 /* Get NEC firmware revision. */
1216 #define TRB_NEC_GET_FW          49
1217
1218 #define TRB_TYPE_LINK(x)        (((x) & TRB_TYPE_BITMASK) == TRB_TYPE(TRB_LINK))
1219 /* Above, but for __le32 types -- can avoid work by swapping constants: */
1220 #define TRB_TYPE_LINK_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1221                                  cpu_to_le32(TRB_TYPE(TRB_LINK)))
1222 #define TRB_TYPE_NOOP_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1223                                  cpu_to_le32(TRB_TYPE(TRB_TR_NOOP)))
1224
1225 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1226 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1227
1228 /*
1229  * TRBS_PER_SEGMENT must be a multiple of 4,
1230  * since the command ring is 64-byte aligned.
1231  * It must also be greater than 16.
1232  */
1233 #define TRBS_PER_SEGMENT        64
1234 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1235 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1236 #define SEGMENT_SIZE            (TRBS_PER_SEGMENT*16)
1237 /* SEGMENT_SHIFT should be log2(SEGMENT_SIZE).
1238  * Change this if you change TRBS_PER_SEGMENT!
1239  */
1240 #define SEGMENT_SHIFT           10
1241 /* TRB buffer pointers can't cross 64KB boundaries */
1242 #define TRB_MAX_BUFF_SHIFT              16
1243 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1244
1245 struct xhci_segment {
1246         union xhci_trb          *trbs;
1247         /* private to HCD */
1248         struct xhci_segment     *next;
1249         dma_addr_t              dma;
1250 };
1251
1252 struct xhci_td {
1253         struct list_head        td_list;
1254         struct list_head        cancelled_td_list;
1255         struct urb              *urb;
1256         struct xhci_segment     *start_seg;
1257         union xhci_trb          *first_trb;
1258         union xhci_trb          *last_trb;
1259 };
1260
1261 /* xHCI command default timeout value */
1262 #define XHCI_CMD_DEFAULT_TIMEOUT        (5 * HZ)
1263
1264 /* command descriptor */
1265 struct xhci_cd {
1266         struct list_head        cancel_cmd_list;
1267         struct xhci_command     *command;
1268         union xhci_trb          *cmd_trb;
1269 };
1270
1271 struct xhci_dequeue_state {
1272         struct xhci_segment *new_deq_seg;
1273         union xhci_trb *new_deq_ptr;
1274         int new_cycle_state;
1275 };
1276
1277 struct xhci_ring {
1278         struct xhci_segment     *first_seg;
1279         union  xhci_trb         *enqueue;
1280         struct xhci_segment     *enq_seg;
1281         unsigned int            enq_updates;
1282         union  xhci_trb         *dequeue;
1283         struct xhci_segment     *deq_seg;
1284         unsigned int            deq_updates;
1285         struct list_head        td_list;
1286         /*
1287          * Write the cycle state into the TRB cycle field to give ownership of
1288          * the TRB to the host controller (if we are the producer), or to check
1289          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1290          */
1291         u32                     cycle_state;
1292         unsigned int            stream_id;
1293         bool                    last_td_was_short;
1294 };
1295
1296 struct xhci_erst_entry {
1297         /* 64-bit event ring segment address */
1298         __le64  seg_addr;
1299         __le32  seg_size;
1300         /* Set to zero */
1301         __le32  rsvd;
1302 };
1303
1304 struct xhci_erst {
1305         struct xhci_erst_entry  *entries;
1306         unsigned int            num_entries;
1307         /* xhci->event_ring keeps track of segment dma addresses */
1308         dma_addr_t              erst_dma_addr;
1309         /* Num entries the ERST can contain */
1310         unsigned int            erst_size;
1311 };
1312
1313 struct xhci_scratchpad {
1314         u64 *sp_array;
1315         dma_addr_t sp_dma;
1316         void **sp_buffers;
1317         dma_addr_t *sp_dma_buffers;
1318 };
1319
1320 struct urb_priv {
1321         int     length;
1322         int     td_cnt;
1323         struct  xhci_td *td[0];
1324 };
1325
1326 /*
1327  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1328  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1329  * meaning 64 ring segments.
1330  * Initial allocated size of the ERST, in number of entries */
1331 #define ERST_NUM_SEGS   1
1332 /* Initial allocated size of the ERST, in number of entries */
1333 #define ERST_SIZE       64
1334 /* Initial number of event segment rings allocated */
1335 #define ERST_ENTRIES    1
1336 /* Poll every 60 seconds */
1337 #define POLL_TIMEOUT    60
1338 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1339 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1340 /* XXX: Make these module parameters */
1341
1342 struct s3_save {
1343         u32     command;
1344         u32     dev_nt;
1345         u64     dcbaa_ptr;
1346         u32     config_reg;
1347         u32     irq_pending;
1348         u32     irq_control;
1349         u32     erst_size;
1350         u64     erst_base;
1351         u64     erst_dequeue;
1352 };
1353
1354 /* Use for lpm */
1355 struct dev_info {
1356         u32                     dev_id;
1357         struct  list_head       list;
1358 };
1359
1360 struct xhci_bus_state {
1361         unsigned long           bus_suspended;
1362         unsigned long           next_statechange;
1363
1364         /* Port suspend arrays are indexed by the portnum of the fake roothub */
1365         /* ports suspend status arrays - max 31 ports for USB2, 15 for USB3 */
1366         u32                     port_c_suspend;
1367         u32                     suspended_ports;
1368         unsigned long           resume_done[USB_MAXCHILDREN];
1369 };
1370
1371 static inline unsigned int hcd_index(struct usb_hcd *hcd)
1372 {
1373         if (hcd->speed == HCD_USB3)
1374                 return 0;
1375         else
1376                 return 1;
1377 }
1378
1379 /* There is one ehci_hci structure per controller */
1380 struct xhci_hcd {
1381         struct usb_hcd *main_hcd;
1382         struct usb_hcd *shared_hcd;
1383         /* glue to PCI and HCD framework */
1384         struct xhci_cap_regs __iomem *cap_regs;
1385         struct xhci_op_regs __iomem *op_regs;
1386         struct xhci_run_regs __iomem *run_regs;
1387         struct xhci_doorbell_array __iomem *dba;
1388         /* Our HCD's current interrupter register set */
1389         struct  xhci_intr_reg __iomem *ir_set;
1390
1391         /* Cached register copies of read-only HC data */
1392         __u32           hcs_params1;
1393         __u32           hcs_params2;
1394         __u32           hcs_params3;
1395         __u32           hcc_params;
1396
1397         spinlock_t      lock;
1398
1399         /* packed release number */
1400         u8              sbrn;
1401         u16             hci_version;
1402         u8              max_slots;
1403         u8              max_interrupters;
1404         u8              max_ports;
1405         u8              isoc_threshold;
1406         int             event_ring_max;
1407         int             addr_64;
1408         /* 4KB min, 128MB max */
1409         int             page_size;
1410         /* Valid values are 12 to 20, inclusive */
1411         int             page_shift;
1412         /* msi-x vectors */
1413         int             msix_count;
1414         struct msix_entry       *msix_entries;
1415         /* data structures */
1416         struct xhci_device_context_array *dcbaa;
1417         struct xhci_ring        *cmd_ring;
1418         unsigned int            cmd_ring_state;
1419 #define CMD_RING_STATE_RUNNING         (1 << 0)
1420 #define CMD_RING_STATE_ABORTED         (1 << 1)
1421 #define CMD_RING_STATE_STOPPED         (1 << 2)
1422         struct list_head        cancel_cmd_list;
1423         unsigned int            cmd_ring_reserved_trbs;
1424         struct xhci_ring        *event_ring;
1425         struct xhci_erst        erst;
1426         /* Scratchpad */
1427         struct xhci_scratchpad  *scratchpad;
1428         /* Store LPM test failed devices' information */
1429         struct list_head        lpm_failed_devs;
1430
1431         /* slot enabling and address device helpers */
1432         struct completion       addr_dev;
1433         int slot_id;
1434         /* Internal mirror of the HW's dcbaa */
1435         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1436         /* For keeping track of bandwidth domains per roothub. */
1437         struct xhci_root_port_bw_info   *rh_bw;
1438
1439         /* DMA pools */
1440         struct dma_pool *device_pool;
1441         struct dma_pool *segment_pool;
1442         struct dma_pool *small_streams_pool;
1443         struct dma_pool *medium_streams_pool;
1444
1445 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1446         /* Poll the rings - for debugging */
1447         struct timer_list       event_ring_timer;
1448         int                     zombie;
1449 #endif
1450         /* Host controller watchdog timer structures */
1451         unsigned int            xhc_state;
1452
1453         u32                     command;
1454         struct s3_save          s3;
1455 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1456  *
1457  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1458  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1459  * that sees this status (other than the timer that set it) should stop touching
1460  * hardware immediately.  Interrupt handlers should return immediately when
1461  * they see this status (any time they drop and re-acquire xhci->lock).
1462  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1463  * putting the TD on the canceled list, etc.
1464  *
1465  * There are no reports of xHCI host controllers that display this issue.
1466  */
1467 #define XHCI_STATE_DYING        (1 << 0)
1468 #define XHCI_STATE_HALTED       (1 << 1)
1469         /* Statistics */
1470         int                     error_bitmask;
1471         unsigned int            quirks;
1472 #define XHCI_LINK_TRB_QUIRK     (1 << 0)
1473 #define XHCI_RESET_EP_QUIRK     (1 << 1)
1474 #define XHCI_NEC_HOST           (1 << 2)
1475 #define XHCI_AMD_PLL_FIX        (1 << 3)
1476 #define XHCI_SPURIOUS_SUCCESS   (1 << 4)
1477 /*
1478  * Certain Intel host controllers have a limit to the number of endpoint
1479  * contexts they can handle.  Ideally, they would signal that they can't handle
1480  * anymore endpoint contexts by returning a Resource Error for the Configure
1481  * Endpoint command, but they don't.  Instead they expect software to keep track
1482  * of the number of active endpoints for them, across configure endpoint
1483  * commands, reset device commands, disable slot commands, and address device
1484  * commands.
1485  */
1486 #define XHCI_EP_LIMIT_QUIRK     (1 << 5)
1487 #define XHCI_BROKEN_MSI         (1 << 6)
1488 #define XHCI_RESET_ON_RESUME    (1 << 7)
1489 #define XHCI_SW_BW_CHECKING     (1 << 8)
1490 #define XHCI_AMD_0x96_HOST      (1 << 9)
1491 #define XHCI_TRUST_TX_LENGTH    (1 << 10)
1492 #define XHCI_SPURIOUS_REBOOT    (1 << 13)
1493 #define XHCI_COMP_MODE_QUIRK    (1 << 14)
1494 #define XHCI_AVOID_BEI          (1 << 15)
1495 #define XHCI_SLOW_SUSPEND       (1 << 17)
1496 #define XHCI_SPURIOUS_WAKEUP    (1 << 18)
1497         unsigned int            num_active_eps;
1498         unsigned int            limit_active_eps;
1499         /* There are two roothubs to keep track of bus suspend info for */
1500         struct xhci_bus_state   bus_state[2];
1501         /* Is each xHCI roothub port a USB 3.0, USB 2.0, or USB 1.1 port? */
1502         u8                      *port_array;
1503         /* Array of pointers to USB 3.0 PORTSC registers */
1504         __le32 __iomem          **usb3_ports;
1505         unsigned int            num_usb3_ports;
1506         /* Array of pointers to USB 2.0 PORTSC registers */
1507         __le32 __iomem          **usb2_ports;
1508         unsigned int            num_usb2_ports;
1509         /* support xHCI 0.96 spec USB2 software LPM */
1510         unsigned                sw_lpm_support:1;
1511         /* support xHCI 1.0 spec USB2 hardware LPM */
1512         unsigned                hw_lpm_support:1;
1513         /* Compliance Mode Recovery Data */
1514         struct timer_list       comp_mode_recovery_timer;
1515         u32                     port_status_u0;
1516 /* Compliance Mode Timer Triggered every 2 seconds */
1517 #define COMP_MODE_RCVRY_MSECS 2000
1518 };
1519
1520 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1521 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1522 {
1523         return *((struct xhci_hcd **) (hcd->hcd_priv));
1524 }
1525
1526 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1527 {
1528         return xhci->main_hcd;
1529 }
1530
1531 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1532 #define XHCI_DEBUG      1
1533 #else
1534 #define XHCI_DEBUG      0
1535 #endif
1536
1537 #define xhci_dbg(xhci, fmt, args...) \
1538         do { if (XHCI_DEBUG) dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1539 #define xhci_info(xhci, fmt, args...) \
1540         do { if (XHCI_DEBUG) dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1541 #define xhci_err(xhci, fmt, args...) \
1542         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1543 #define xhci_warn(xhci, fmt, args...) \
1544         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1545
1546 /* TODO: copied from ehci.h - can be refactored? */
1547 /* xHCI spec says all registers are little endian */
1548 static inline unsigned int xhci_readl(const struct xhci_hcd *xhci,
1549                 __le32 __iomem *regs)
1550 {
1551         return readl(regs);
1552 }
1553 static inline void xhci_writel(struct xhci_hcd *xhci,
1554                 const unsigned int val, __le32 __iomem *regs)
1555 {
1556         writel(val, regs);
1557 }
1558
1559 /*
1560  * Registers should always be accessed with double word or quad word accesses.
1561  *
1562  * Some xHCI implementations may support 64-bit address pointers.  Registers
1563  * with 64-bit address pointers should be written to with dword accesses by
1564  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1565  * xHCI implementations that do not support 64-bit address pointers will ignore
1566  * the high dword, and write order is irrelevant.
1567  */
1568 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1569                 __le64 __iomem *regs)
1570 {
1571         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1572         u64 val_lo = readl(ptr);
1573         u64 val_hi = readl(ptr + 1);
1574         return val_lo + (val_hi << 32);
1575 }
1576 static inline void xhci_write_64(struct xhci_hcd *xhci,
1577                                  const u64 val, __le64 __iomem *regs)
1578 {
1579         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1580         u32 val_lo = lower_32_bits(val);
1581         u32 val_hi = upper_32_bits(val);
1582
1583         writel(val_lo, ptr);
1584         writel(val_hi, ptr + 1);
1585 }
1586
1587 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1588 {
1589         return xhci->quirks & XHCI_LINK_TRB_QUIRK;
1590 }
1591
1592 /* xHCI debugging */
1593 void xhci_print_ir_set(struct xhci_hcd *xhci, int set_num);
1594 void xhci_print_registers(struct xhci_hcd *xhci);
1595 void xhci_dbg_regs(struct xhci_hcd *xhci);
1596 void xhci_print_run_regs(struct xhci_hcd *xhci);
1597 void xhci_print_trb_offsets(struct xhci_hcd *xhci, union xhci_trb *trb);
1598 void xhci_debug_trb(struct xhci_hcd *xhci, union xhci_trb *trb);
1599 void xhci_debug_segment(struct xhci_hcd *xhci, struct xhci_segment *seg);
1600 void xhci_debug_ring(struct xhci_hcd *xhci, struct xhci_ring *ring);
1601 void xhci_dbg_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
1602 void xhci_dbg_cmd_ptrs(struct xhci_hcd *xhci);
1603 void xhci_dbg_ring_ptrs(struct xhci_hcd *xhci, struct xhci_ring *ring);
1604 void xhci_dbg_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int last_ep);
1605 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1606                 struct xhci_container_ctx *ctx);
1607 void xhci_dbg_ep_rings(struct xhci_hcd *xhci,
1608                 unsigned int slot_id, unsigned int ep_index,
1609                 struct xhci_virt_ep *ep);
1610
1611 /* xHCI memory management */
1612 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1613 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1614 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
1615 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
1616 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
1617 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
1618                 struct usb_device *udev);
1619 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
1620 unsigned int xhci_get_endpoint_flag(struct usb_endpoint_descriptor *desc);
1621 unsigned int xhci_get_endpoint_flag_from_index(unsigned int ep_index);
1622 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
1623 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
1624 void xhci_drop_ep_from_interval_table(struct xhci_hcd *xhci,
1625                 struct xhci_bw_info *ep_bw,
1626                 struct xhci_interval_bw_table *bw_table,
1627                 struct usb_device *udev,
1628                 struct xhci_virt_ep *virt_ep,
1629                 struct xhci_tt_bw_info *tt_info);
1630 void xhci_update_tt_active_eps(struct xhci_hcd *xhci,
1631                 struct xhci_virt_device *virt_dev,
1632                 int old_active_eps);
1633 void xhci_clear_endpoint_bw_info(struct xhci_bw_info *bw_info);
1634 void xhci_update_bw_info(struct xhci_hcd *xhci,
1635                 struct xhci_container_ctx *in_ctx,
1636                 struct xhci_input_control_ctx *ctrl_ctx,
1637                 struct xhci_virt_device *virt_dev);
1638 void xhci_endpoint_copy(struct xhci_hcd *xhci,
1639                 struct xhci_container_ctx *in_ctx,
1640                 struct xhci_container_ctx *out_ctx,
1641                 unsigned int ep_index);
1642 void xhci_slot_copy(struct xhci_hcd *xhci,
1643                 struct xhci_container_ctx *in_ctx,
1644                 struct xhci_container_ctx *out_ctx);
1645 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
1646                 struct usb_device *udev, struct usb_host_endpoint *ep,
1647                 gfp_t mem_flags);
1648 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
1649 void xhci_free_or_cache_endpoint_ring(struct xhci_hcd *xhci,
1650                 struct xhci_virt_device *virt_dev,
1651                 unsigned int ep_index);
1652 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
1653                 unsigned int num_stream_ctxs,
1654                 unsigned int num_streams, gfp_t flags);
1655 void xhci_free_stream_info(struct xhci_hcd *xhci,
1656                 struct xhci_stream_info *stream_info);
1657 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
1658                 struct xhci_ep_ctx *ep_ctx,
1659                 struct xhci_stream_info *stream_info);
1660 void xhci_setup_no_streams_ep_input_ctx(struct xhci_hcd *xhci,
1661                 struct xhci_ep_ctx *ep_ctx,
1662                 struct xhci_virt_ep *ep);
1663 void xhci_free_device_endpoint_resources(struct xhci_hcd *xhci,
1664         struct xhci_virt_device *virt_dev, bool drop_control_ep);
1665 struct xhci_ring *xhci_dma_to_transfer_ring(
1666                 struct xhci_virt_ep *ep,
1667                 u64 address);
1668 struct xhci_ring *xhci_stream_id_to_ring(
1669                 struct xhci_virt_device *dev,
1670                 unsigned int ep_index,
1671                 unsigned int stream_id);
1672 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
1673                 bool allocate_in_ctx, bool allocate_completion,
1674                 gfp_t mem_flags);
1675 void xhci_urb_free_priv(struct xhci_hcd *xhci, struct urb_priv *urb_priv);
1676 void xhci_free_command(struct xhci_hcd *xhci,
1677                 struct xhci_command *command);
1678
1679 #ifdef CONFIG_PCI
1680 /* xHCI PCI glue */
1681 int xhci_register_pci(void);
1682 void xhci_unregister_pci(void);
1683 #else
1684 static inline int xhci_register_pci(void) { return 0; }
1685 static inline void xhci_unregister_pci(void) {}
1686 #endif
1687
1688 /* xHCI host controller glue */
1689 typedef void (*xhci_get_quirks_t)(struct device *, struct xhci_hcd *);
1690 int handshake(struct xhci_hcd *xhci, void __iomem *ptr,
1691                 u32 mask, u32 done, int usec);
1692 void xhci_quiesce(struct xhci_hcd *xhci);
1693 int xhci_halt(struct xhci_hcd *xhci);
1694 int xhci_reset(struct xhci_hcd *xhci);
1695 int xhci_init(struct usb_hcd *hcd);
1696 int xhci_run(struct usb_hcd *hcd);
1697 void xhci_stop(struct usb_hcd *hcd);
1698 void xhci_shutdown(struct usb_hcd *hcd);
1699 int xhci_gen_setup(struct usb_hcd *hcd, xhci_get_quirks_t get_quirks);
1700
1701 #ifdef  CONFIG_PM
1702 int xhci_suspend(struct xhci_hcd *xhci, bool do_wakeup);
1703 int xhci_resume(struct xhci_hcd *xhci, bool hibernated);
1704 #else
1705 #define xhci_suspend    NULL
1706 #define xhci_resume     NULL
1707 #endif
1708
1709 int xhci_get_frame(struct usb_hcd *hcd);
1710 irqreturn_t xhci_irq(struct usb_hcd *hcd);
1711 irqreturn_t xhci_msi_irq(int irq, struct usb_hcd *hcd);
1712 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
1713 void xhci_free_dev(struct usb_hcd *hcd, struct usb_device *udev);
1714 int xhci_alloc_tt_info(struct xhci_hcd *xhci,
1715                 struct xhci_virt_device *virt_dev,
1716                 struct usb_device *hdev,
1717                 struct usb_tt *tt, gfp_t mem_flags);
1718 int xhci_alloc_streams(struct usb_hcd *hcd, struct usb_device *udev,
1719                 struct usb_host_endpoint **eps, unsigned int num_eps,
1720                 unsigned int num_streams, gfp_t mem_flags);
1721 int xhci_free_streams(struct usb_hcd *hcd, struct usb_device *udev,
1722                 struct usb_host_endpoint **eps, unsigned int num_eps,
1723                 gfp_t mem_flags);
1724 int xhci_address_device(struct usb_hcd *hcd, struct usb_device *udev);
1725 int xhci_update_device(struct usb_hcd *hcd, struct usb_device *udev);
1726 int xhci_set_usb2_hardware_lpm(struct usb_hcd *hcd,
1727                                 struct usb_device *udev, int enable);
1728 int xhci_update_hub_device(struct usb_hcd *hcd, struct usb_device *hdev,
1729                         struct usb_tt *tt, gfp_t mem_flags);
1730 int xhci_urb_enqueue(struct usb_hcd *hcd, struct urb *urb, gfp_t mem_flags);
1731 int xhci_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status);
1732 int xhci_add_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1733 int xhci_drop_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1734 void xhci_endpoint_reset(struct usb_hcd *hcd, struct usb_host_endpoint *ep);
1735 int xhci_discover_or_reset_device(struct usb_hcd *hcd, struct usb_device *udev);
1736 int xhci_check_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1737 void xhci_reset_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1738
1739 /* xHCI ring, segment, TRB, and TD functions */
1740 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
1741 struct xhci_segment *trb_in_td(struct xhci_segment *start_seg,
1742                 union xhci_trb *start_trb, union xhci_trb *end_trb,
1743                 dma_addr_t suspect_dma);
1744 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
1745 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
1746 int xhci_queue_slot_control(struct xhci_hcd *xhci, u32 trb_type, u32 slot_id);
1747 int xhci_queue_address_device(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1748                 u32 slot_id);
1749 int xhci_queue_vendor_command(struct xhci_hcd *xhci,
1750                 u32 field1, u32 field2, u32 field3, u32 field4);
1751 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, int slot_id,
1752                 unsigned int ep_index, int suspend);
1753 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1754                 int slot_id, unsigned int ep_index);
1755 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1756                 int slot_id, unsigned int ep_index);
1757 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1758                 int slot_id, unsigned int ep_index);
1759 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
1760                 struct urb *urb, int slot_id, unsigned int ep_index);
1761 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1762                 u32 slot_id, bool command_must_succeed);
1763 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1764                 u32 slot_id);
1765 int xhci_queue_reset_ep(struct xhci_hcd *xhci, int slot_id,
1766                 unsigned int ep_index);
1767 int xhci_queue_reset_device(struct xhci_hcd *xhci, u32 slot_id);
1768 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
1769                 unsigned int slot_id, unsigned int ep_index,
1770                 unsigned int stream_id, struct xhci_td *cur_td,
1771                 struct xhci_dequeue_state *state);
1772 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
1773                 unsigned int slot_id, unsigned int ep_index,
1774                 unsigned int stream_id,
1775                 struct xhci_dequeue_state *deq_state);
1776 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci,
1777                 struct usb_device *udev, unsigned int ep_index);
1778 void xhci_queue_config_ep_quirk(struct xhci_hcd *xhci,
1779                 unsigned int slot_id, unsigned int ep_index,
1780                 struct xhci_dequeue_state *deq_state);
1781 void xhci_stop_endpoint_command_watchdog(unsigned long arg);
1782 int xhci_cancel_cmd(struct xhci_hcd *xhci, struct xhci_command *command,
1783                 union xhci_trb *cmd_trb);
1784 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
1785                 unsigned int ep_index, unsigned int stream_id);
1786
1787 /* xHCI roothub code */
1788 void xhci_set_link_state(struct xhci_hcd *xhci, __le32 __iomem **port_array,
1789                                 int port_id, u32 link_state);
1790 void xhci_test_and_clear_bit(struct xhci_hcd *xhci, __le32 __iomem **port_array,
1791                                 int port_id, u32 port_bit);
1792 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
1793                 char *buf, u16 wLength);
1794 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
1795
1796 #ifdef CONFIG_PM
1797 int xhci_bus_suspend(struct usb_hcd *hcd);
1798 int xhci_bus_resume(struct usb_hcd *hcd);
1799 #else
1800 #define xhci_bus_suspend        NULL
1801 #define xhci_bus_resume         NULL
1802 #endif  /* CONFIG_PM */
1803
1804 u32 xhci_port_state_to_neutral(u32 state);
1805 int xhci_find_slot_id_by_port(struct usb_hcd *hcd, struct xhci_hcd *xhci,
1806                 u16 port);
1807 void xhci_ring_device(struct xhci_hcd *xhci, int slot_id);
1808
1809 /* xHCI contexts */
1810 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1811 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1812 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
1813
1814 #endif /* __LINUX_XHCI_HCD_H */