drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/export.h>
  21 #include <linux/pci.h>
  22 #include <linux/init.h>
  23 #include <linux/delay.h>
  24 #include <linux/acpi.h>
  25 #include <linux/kallsyms.h>
  26 #include <linux/dmi.h>
  27 #include <linux/pci-aspm.h>
  28 #include <linux/ioport.h>
  29 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
  30 #include "pci.h"
  31
  32 /*
  33  * This quirk function disables memory decoding and releases memory resources
  34  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
  35  * It also rounds up size to specified alignment.
  36  * Later on, the kernel will assign page-aligned memory resource back
  37  * to the device.
  38  */
  39 static void __devinit quirk_resource_alignment(struct pci_dev *dev)
  40 {
  41         int i;
  42         struct resource *r;
  43         resource_size_t align, size;
  44         u16 command;
  45
  46         if (!pci_is_reassigndev(dev))
  47                 return;
  48
  49         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
  50             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
  51                 dev_warn(&dev->dev,
  52                         "Can't reassign resources to host bridge.\n");
  53                 return;
  54         }
  55
  56         dev_info(&dev->dev,
  57                 "Disabling memory decoding and releasing memory resources.\n");
  58         pci_read_config_word(dev, PCI_COMMAND, &command);
  59         command &= ~PCI_COMMAND_MEMORY;
  60         pci_write_config_word(dev, PCI_COMMAND, command);
  61
  62         align = pci_specified_resource_alignment(dev);
  63         for (i=0; i < PCI_BRIDGE_RESOURCES; i++) {
  64                 r = &dev->resource[i];
  65                 if (!(r->flags & IORESOURCE_MEM))
  66                         continue;
  67                 size = resource_size(r);
  68                 if (size < align) {
  69                         size = align;
  70                         dev_info(&dev->dev,
  71                                 "Rounding up size of resource #%d to %#llx.\n",
  72                                 i, (unsigned long long)size);
  73                 }
  74                 r->end = size - 1;
  75                 r->start = 0;
  76         }
  77         /* Need to disable bridge's resource window,
  78          * to enable the kernel to reassign new resource
  79          * window later on.
  80          */
  81         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
  82             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
  83                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
  84                         r = &dev->resource[i];
  85                         if (!(r->flags & IORESOURCE_MEM))
  86                                 continue;
  87                         r->end = resource_size(r) - 1;
  88                         r->start = 0;
  89                 }
  90                 pci_disable_bridge_window(dev);
  91         }
  92 }
  93 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, quirk_resource_alignment);
  94
  95 /*
  96  * Decoding should be disabled for a PCI device during BAR sizing to avoid
  97  * conflict. But doing so may cause problems on host bridge and perhaps other
  98  * key system devices. For devices that need to have mmio decoding always-on,
  99  * we need to set the dev->mmio_always_on bit.
 100  */
 101 static void __devinit quirk_mmio_always_on(struct pci_dev *dev)
 102 {
 103         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_HOST)
 104                 dev->mmio_always_on = 1;
 105 }
 106 DECLARE_PCI_FIXUP_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_mmio_always_on);
 107
 108 /* The Mellanox Tavor device gives false positive parity errors
 109  * Mark this device with a broken_parity_status, to allow
 110  * PCI scanning code to "skip" this now blacklisted device.
 111  */
 112 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
 113 {
 114         dev->broken_parity_status = 1;  /* This device gives false positives */
 115 }
 116 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
 117 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
 118
 119 /* Deal with broken BIOS'es that neglect to enable passive release,
 120    which can cause problems in combination with the 82441FX/PPro MTRRs */
 121 static void quirk_passive_release(struct pci_dev *dev)
 122 {
 123         struct pci_dev *d = NULL;
 124         unsigned char dlc;
 125
 126         /* We have to make sure a particular bit is set in the PIIX3
 127            ISA bridge, so we have to go out and find it. */
 128         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 129                 pci_read_config_byte(d, 0x82, &dlc);
 130                 if (!(dlc & 1<<1)) {
 131                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
 132                         dlc |= 1<<1;
 133                         pci_write_config_byte(d, 0x82, dlc);
 134                 }
 135         }
 136 }
 137 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 138 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 139
 140 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
 141     but VIA don't answer queries. If you happen to have good contacts at VIA
 142     ask them for me please -- Alan
 143
 144     This appears to be BIOS not version dependent. So presumably there is a
 145     chipset level fix */
 146
 147 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
 148 {
 149         if (!isa_dma_bridge_buggy) {
 150                 isa_dma_bridge_buggy=1;
 151                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
 152         }
 153 }
 154         /*
 155          * Its not totally clear which chipsets are the problematic ones
 156          * We know 82C586 and 82C596 variants are affected.
 157          */
 158 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 159 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 160 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 161 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 164 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 165
 166 /*
 167  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 168  * for some HT machines to use C4 w/o hanging.
 169  */
 170 static void __devinit quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 171 {
 172         u32 pmbase;
 173         u16 pm1a;
 174
 175         pci_read_config_dword(dev, 0x40, &pmbase);
 176         pmbase = pmbase & 0xff80;
 177         pm1a = inw(pmbase);
 178
 179         if (pm1a & 0x10) {
 180                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 181                 outw(0x10, pmbase);
 182         }
 183 }
 184 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 185
 186 /*
 187  *      Chipsets where PCI->PCI transfers vanish or hang
 188  */
 189 static void __devinit quirk_nopcipci(struct pci_dev *dev)
 190 {
 191         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 192                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 193                 pci_pci_problems |= PCIPCI_FAIL;
 194         }
 195 }
 196 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 197 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 198
 199 static void __devinit quirk_nopciamd(struct pci_dev *dev)
 200 {
 201         u8 rev;
 202         pci_read_config_byte(dev, 0x08, &rev);
 203         if (rev == 0x13) {
 204                 /* Erratum 24 */
 205                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 206                 pci_pci_problems |= PCIAGP_FAIL;
 207         }
 208 }
 209 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 210
 211 /*
 212  *      Triton requires workarounds to be used by the drivers
 213  */
 214 static void __devinit quirk_triton(struct pci_dev *dev)
 215 {
 216         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 217                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 218                 pci_pci_problems |= PCIPCI_TRITON;
 219         }
 220 }
 221 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 222 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 223 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 224 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 225
 226 /*
 227  *      VIA Apollo KT133 needs PCI latency patch
 228  *      Made according to a windows driver based patch by George E. Breese
 229  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 230  *      and http://www.georgebreese.com/net/software/#PCI
 231  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 232  *      the info on which Mr Breese based his work.
 233  *
 234  *      Updated based on further information from the site and also on
 235  *      information provided by VIA
 236  */
 237 static void quirk_vialatency(struct pci_dev *dev)
 238 {
 239         struct pci_dev *p;
 240         u8 busarb;
 241         /* Ok we have a potential problem chipset here. Now see if we have
 242            a buggy southbridge */
 243
 244         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 245         if (p!=NULL) {
 246                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 247                 /* Check for buggy part revisions */
 248                 if (p->revision < 0x40 || p->revision > 0x42)
 249                         goto exit;
 250         } else {
 251                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 252                 if (p==NULL)    /* No problem parts */
 253                         goto exit;
 254                 /* Check for buggy part revisions */
 255                 if (p->revision < 0x10 || p->revision > 0x12)
 256                         goto exit;
 257         }
 258
 259         /*
 260          *      Ok we have the problem. Now set the PCI master grant to
 261          *      occur every master grant. The apparent bug is that under high
 262          *      PCI load (quite common in Linux of course) you can get data
 263          *      loss when the CPU is held off the bus for 3 bus master requests
 264          *      This happens to include the IDE controllers....
 265          *
 266          *      VIA only apply this fix when an SB Live! is present but under
 267          *      both Linux and Windows this isn't enough, and we have seen
 268          *      corruption without SB Live! but with things like 3 UDMA IDE
 269          *      controllers. So we ignore that bit of the VIA recommendation..
 270          */
 271
 272         pci_read_config_byte(dev, 0x76, &busarb);
 273         /* Set bit 4 and bi 5 of byte 76 to 0x01
 274            "Master priority rotation on every PCI master grant */
 275         busarb &= ~(1<<5);
 276         busarb |= (1<<4);
 277         pci_write_config_byte(dev, 0x76, busarb);
 278         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 279 exit:
 280         pci_dev_put(p);
 281 }
 282 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 283 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 284 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 285 /* Must restore this on a resume from RAM */
 286 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 287 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 288 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 289
 290 /*
 291  *      VIA Apollo VP3 needs ETBF on BT848/878
 292  */
 293 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 294 {
 295         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 296                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 297                 pci_pci_problems |= PCIPCI_VIAETBF;
 298         }
 299 }
 300 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 301
 302 static void __devinit quirk_vsfx(struct pci_dev *dev)
 303 {
 304         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 305                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 306                 pci_pci_problems |= PCIPCI_VSFX;
 307         }
 308 }
 309 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 310
 311 /*
 312  *      Ali Magik requires workarounds to be used by the drivers
 313  *      that DMA to AGP space. Latency must be set to 0xA and triton
 314  *      workaround applied too
 315  *      [Info kindly provided by ALi]
 316  */
 317 static void __init quirk_alimagik(struct pci_dev *dev)
 318 {
 319         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 320                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 321                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 322         }
 323 }
 324 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 326
 327 /*
 328  *      Natoma has some interesting boundary conditions with Zoran stuff
 329  *      at least
 330  */
 331 static void __devinit quirk_natoma(struct pci_dev *dev)
 332 {
 333         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 334                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 335                 pci_pci_problems |= PCIPCI_NATOMA;
 336         }
 337 }
 338 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 339 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 340 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 341 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 342 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 343 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 344
 345 /*
 346  *  This chip can cause PCI parity errors if config register 0xA0 is read
 347  *  while DMAs are occurring.
 348  */
 349 static void __devinit quirk_citrine(struct pci_dev *dev)
 350 {
 351         dev->cfg_size = 0xA0;
 352 }
 353 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 354
 355 /*
 356  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 357  *  If it's needed, re-allocate the region.
 358  */
 359 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 360 {
 361         struct resource *r = &dev->resource[0];
 362
 363         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 364                 r->start = 0;
 365                 r->end = 0x3ffffff;
 366         }
 367 }
 368 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 369 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 370
 371 /*
 372  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 373  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 374  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 375  * (which conflicts w/ BAR1's memory range).
 376  */
 377 static void __devinit quirk_cs5536_vsa(struct pci_dev *dev)
 378 {
 379         if (pci_resource_len(dev, 0) != 8) {
 380                 struct resource *res = &dev->resource[0];
 381                 res->end = res->start + 8 - 1;
 382                 dev_info(&dev->dev, "CS5536 ISA bridge bug detected "
 383                                 "(incorrect header); workaround applied.\n");
 384         }
 385 }
 386 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 387
 388 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 389         unsigned size, int nr, const char *name)
 390 {
 391         region &= ~(size-1);
 392         if (region) {
 393                 struct pci_bus_region bus_region;
 394                 struct resource *res = dev->resource + nr;
 395
 396                 res->name = pci_name(dev);
 397                 res->start = region;
 398                 res->end = region + size - 1;
 399                 res->flags = IORESOURCE_IO;
 400
 401                 /* Convert from PCI bus to resource space.  */
 402                 bus_region.start = res->start;
 403                 bus_region.end = res->end;
 404                 pcibios_bus_to_resource(dev, res, &bus_region);
 405
 406                 if (pci_claim_resource(dev, nr) == 0)
 407                         dev_info(&dev->dev, "quirk: %pR claimed by %s\n",
 408                                  res, name);
 409         }
 410 }
 411
 412 /*
 413  *      ATI Northbridge setups MCE the processor if you even
 414  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 415  */
 416 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 417 {
 418         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 419         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 420         request_region(0x3b0, 0x0C, "RadeonIGP");
 421         request_region(0x3d3, 0x01, "RadeonIGP");
 422 }
 423 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 424
 425 /*
 426  * Let's make the southbridge information explicit instead
 427  * of having to worry about people probing the ACPI areas,
 428  * for example.. (Yes, it happens, and if you read the wrong
 429  * ACPI register it will put the machine to sleep with no
 430  * way of waking it up again. Bummer).
 431  *
 432  * ALI M7101: Two IO regions pointed to by words at
 433  *      0xE0 (64 bytes of ACPI registers)
 434  *      0xE2 (32 bytes of SMB registers)
 435  */
 436 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 437 {
 438         u16 region;
 439
 440         pci_read_config_word(dev, 0xE0, &region);
 441         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 442         pci_read_config_word(dev, 0xE2, &region);
 443         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 444 }
 445 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 446
 447 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 448 {
 449         u32 devres;
 450         u32 mask, size, base;
 451
 452         pci_read_config_dword(dev, port, &devres);
 453         if ((devres & enable) != enable)
 454                 return;
 455         mask = (devres >> 16) & 15;
 456         base = devres & 0xffff;
 457         size = 16;
 458         for (;;) {
 459                 unsigned bit = size >> 1;
 460                 if ((bit & mask) == bit)
 461                         break;
 462                 size = bit;
 463         }
 464         /*
 465          * For now we only print it out. Eventually we'll want to
 466          * reserve it (at least if it's in the 0x1000+ range), but
 467          * let's get enough confirmation reports first.
 468          */
 469         base &= -size;
 470         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 471 }
 472
 473 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 474 {
 475         u32 devres;
 476         u32 mask, size, base;
 477
 478         pci_read_config_dword(dev, port, &devres);
 479         if ((devres & enable) != enable)
 480                 return;
 481         base = devres & 0xffff0000;
 482         mask = (devres & 0x3f) << 16;
 483         size = 128 << 16;
 484         for (;;) {
 485                 unsigned bit = size >> 1;
 486                 if ((bit & mask) == bit)
 487                         break;
 488                 size = bit;
 489         }
 490         /*
 491          * For now we only print it out. Eventually we'll want to
 492          * reserve it, but let's get enough confirmation reports first.
 493          */
 494         base &= -size;
 495         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 496 }
 497
 498 /*
 499  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 500  *      0x40 (64 bytes of ACPI registers)
 501  *      0x90 (16 bytes of SMB registers)
 502  * and a few strange programmable PIIX4 device resources.
 503  */
 504 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 505 {
 506         u32 region, res_a;
 507
 508         pci_read_config_dword(dev, 0x40, &region);
 509         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 510         pci_read_config_dword(dev, 0x90, &region);
 511         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 512
 513         /* Device resource A has enables for some of the other ones */
 514         pci_read_config_dword(dev, 0x5c, &res_a);
 515
 516         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 517         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 518
 519         /* Device resource D is just bitfields for static resources */
 520
 521         /* Device 12 enabled? */
 522         if (res_a & (1 << 29)) {
 523                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 524                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 525         }
 526         /* Device 13 enabled? */
 527         if (res_a & (1 << 30)) {
 528                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 529                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 530         }
 531         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 532         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 533 }
 534 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 535 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 536
 537 #define ICH_PMBASE      0x40
 538 #define ICH_ACPI_CNTL   0x44
 539 #define  ICH4_ACPI_EN   0x10
 540 #define  ICH6_ACPI_EN   0x80
 541 #define ICH4_GPIOBASE   0x58
 542 #define ICH4_GPIO_CNTL  0x5c
 543 #define  ICH4_GPIO_EN   0x10
 544 #define ICH6_GPIOBASE   0x48
 545 #define ICH6_GPIO_CNTL  0x4c
 546 #define  ICH6_GPIO_EN   0x10
 547
 548 /*
 549  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 550  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 551  *      0x58 (64 bytes of GPIO I/O space)
 552  */
 553 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 554 {
 555         u32 region;
 556         u8 enable;
 557
 558         /*
 559          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 560          * with low legacy (and fixed) ports. We don't know the decoding
 561          * priority and can't tell whether the legacy device or the one created
 562          * here is really at that address.  This happens on boards with broken
 563          * BIOSes.
 564         */
 565
 566         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 567         if (enable & ICH4_ACPI_EN) {
 568                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 569                 region &= PCI_BASE_ADDRESS_IO_MASK;
 570                 if (region >= PCIBIOS_MIN_IO)
 571                         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 572                                         "ICH4 ACPI/GPIO/TCO");
 573         }
 574
 575         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 576         if (enable & ICH4_GPIO_EN) {
 577                 pci_read_config_dword(dev, ICH4_GPIOBASE, &region);
 578                 region &= PCI_BASE_ADDRESS_IO_MASK;
 579                 if (region >= PCIBIOS_MIN_IO)
 580                         quirk_io_region(dev, region, 64,
 581                                         PCI_BRIDGE_RESOURCES + 1, "ICH4 GPIO");
 582         }
 583 }
 584 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 585 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 586 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 587 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 588 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 589 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 590 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 591 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 592 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 593 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 594
 595 static void __devinit ich6_lpc_acpi_gpio(struct pci_dev *dev)
 596 {
 597         u32 region;
 598         u8 enable;
 599
 600         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 601         if (enable & ICH6_ACPI_EN) {
 602                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 603                 region &= PCI_BASE_ADDRESS_IO_MASK;
 604                 if (region >= PCIBIOS_MIN_IO)
 605                         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 606                                         "ICH6 ACPI/GPIO/TCO");
 607         }
 608
 609         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 610         if (enable & ICH6_GPIO_EN) {
 611                 pci_read_config_dword(dev, ICH6_GPIOBASE, &region);
 612                 region &= PCI_BASE_ADDRESS_IO_MASK;
 613                 if (region >= PCIBIOS_MIN_IO)
 614                         quirk_io_region(dev, region, 64,
 615                                         PCI_BRIDGE_RESOURCES + 1, "ICH6 GPIO");
 616         }
 617 }
 618
 619 static void __devinit ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 620 {
 621         u32 val;
 622         u32 size, base;
 623
 624         pci_read_config_dword(dev, reg, &val);
 625
 626         /* Enabled? */
 627         if (!(val & 1))
 628                 return;
 629         base = val & 0xfffc;
 630         if (dynsize) {
 631                 /*
 632                  * This is not correct. It is 16, 32 or 64 bytes depending on
 633                  * register D31:F0:ADh bits 5:4.
 634                  *
 635                  * But this gets us at least _part_ of it.
 636                  */
 637                 size = 16;
 638         } else {
 639                 size = 128;
 640         }
 641         base &= ~(size-1);
 642
 643         /* Just print it out for now. We should reserve it after more debugging */
 644         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 645 }
 646
 647 static void __devinit quirk_ich6_lpc(struct pci_dev *dev)
 648 {
 649         /* Shared ACPI/GPIO decode with all ICH6+ */
 650         ich6_lpc_acpi_gpio(dev);
 651
 652         /* ICH6-specific generic IO decode */
 653         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 654         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 655 }
 656 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 657 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 658
 659 static void __devinit ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 660 {
 661         u32 val;
 662         u32 mask, base;
 663
 664         pci_read_config_dword(dev, reg, &val);
 665
 666         /* Enabled? */
 667         if (!(val & 1))
 668                 return;
 669
 670         /*
 671          * IO base in bits 15:2, mask in bits 23:18, both
 672          * are dword-based
 673          */
 674         base = val & 0xfffc;
 675         mask = (val >> 16) & 0xfc;
 676         mask |= 3;
 677
 678         /* Just print it out for now. We should reserve it after more debugging */
 679         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 680 }
 681
 682 /* ICH7-10 has the same common LPC generic IO decode registers */
 683 static void __devinit quirk_ich7_lpc(struct pci_dev *dev)
 684 {
 685         /* We share the common ACPI/GPIO decode with ICH6 */
 686         ich6_lpc_acpi_gpio(dev);
 687
 688         /* And have 4 ICH7+ generic decodes */
 689         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 690         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 691         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 692         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 693 }
 694 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 695 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 696 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 697 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 698 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 699 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 700 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 701 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 702 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 703 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 704 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 705 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 706 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 707
 708 /*
 709  * VIA ACPI: One IO region pointed to by longword at
 710  *      0x48 or 0x20 (256 bytes of ACPI registers)
 711  */
 712 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 713 {
 714         u32 region;
 715
 716         if (dev->revision & 0x10) {
 717                 pci_read_config_dword(dev, 0x48, &region);
 718                 region &= PCI_BASE_ADDRESS_IO_MASK;
 719                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 720         }
 721 }
 722 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 723
 724 /*
 725  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 726  *      0x48 (256 bytes of ACPI registers)
 727  *      0x70 (128 bytes of hardware monitoring register)
 728  *      0x90 (16 bytes of SMB registers)
 729  */
 730 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 731 {
 732         u16 hm;
 733         u32 smb;
 734
 735         quirk_vt82c586_acpi(dev);
 736
 737         pci_read_config_word(dev, 0x70, &hm);
 738         hm &= PCI_BASE_ADDRESS_IO_MASK;
 739         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 740
 741         pci_read_config_dword(dev, 0x90, &smb);
 742         smb &= PCI_BASE_ADDRESS_IO_MASK;
 743         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 744 }
 745 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 746
 747 /*
 748  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 749  *      0x88 (128 bytes of power management registers)
 750  *      0xd0 (16 bytes of SMB registers)
 751  */
 752 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 753 {
 754         u16 pm, smb;
 755
 756         pci_read_config_word(dev, 0x88, &pm);
 757         pm &= PCI_BASE_ADDRESS_IO_MASK;
 758         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 759
 760         pci_read_config_word(dev, 0xd0, &smb);
 761         smb &= PCI_BASE_ADDRESS_IO_MASK;
 762         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 763 }
 764 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 765
 766 /*
 767  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 768  *      Disable fast back-to-back on the secondary bus segment
 769  */
 770 static void __devinit quirk_xio2000a(struct pci_dev *dev)
 771 {
 772         struct pci_dev *pdev;
 773         u16 command;
 774
 775         dev_warn(&dev->dev, "TI XIO2000a quirk detected; "
 776                 "secondary bus fast back-to-back transfers disabled\n");
 777         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 778                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 779                 if (command & PCI_COMMAND_FAST_BACK)
 780                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 781         }
 782 }
 783 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 784                         quirk_xio2000a);
 785
 786 #ifdef CONFIG_X86_IO_APIC
 787
 788 #include <asm/io_apic.h>
 789
 790 /*
 791  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 792  * devices to the external APIC.
 793  *
 794  * TODO: When we have device-specific interrupt routers,
 795  * this code will go away from quirks.
 796  */
 797 static void quirk_via_ioapic(struct pci_dev *dev)
 798 {
 799         u8 tmp;
 800
 801         if (nr_ioapics < 1)
 802                 tmp = 0;    /* nothing routed to external APIC */
 803         else
 804                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 805
 806         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 807                tmp == 0 ? "Disa" : "Ena");
 808
 809         /* Offset 0x58: External APIC IRQ output control */
 810         pci_write_config_byte (dev, 0x58, tmp);
 811 }
 812 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 813 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 814
 815 /*
 816  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 817  * This leads to doubled level interrupt rates.
 818  * Set this bit to get rid of cycle wastage.
 819  * Otherwise uncritical.
 820  */
 821 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 822 {
 823         u8 misc_control2;
 824 #define BYPASS_APIC_DEASSERT 8
 825
 826         pci_read_config_byte(dev, 0x5B, &misc_control2);
 827         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 828                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 829                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 830         }
 831 }
 832 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 833 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 834
 835 /*
 836  * The AMD io apic can hang the box when an apic irq is masked.
 837  * We check all revs >= B0 (yet not in the pre production!) as the bug
 838  * is currently marked NoFix
 839  *
 840  * We have multiple reports of hangs with this chipset that went away with
 841  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 842  * of course. However the advice is demonstrably good even if so..
 843  */
 844 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 845 {
 846         if (dev->revision >= 0x02) {
 847                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 848                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 849         }
 850 }
 851 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 852
 853 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 854 {
 855         if (dev->devfn == 0 && dev->bus->number == 0)
 856                 sis_apic_bug = 1;
 857 }
 858 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 859 #endif /* CONFIG_X86_IO_APIC */
 860
 861 /*
 862  * Some settings of MMRBC can lead to data corruption so block changes.
 863  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 864  */
 865 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
 866 {
 867         if (dev->subordinate && dev->revision <= 0x12) {
 868                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 869                         "disabling PCI-X MMRBC\n", dev->revision);
 870                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 871         }
 872 }
 873 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 874
 875 /*
 876  * FIXME: it is questionable that quirk_via_acpi
 877  * is needed.  It shows up as an ISA bridge, and does not
 878  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 879  * it seems like setting the pci_dev's 'irq' to the
 880  * value of the ACPI SCI interrupt is only done for convenience.
 881  *      -jgarzik
 882  */
 883 static void __devinit quirk_via_acpi(struct pci_dev *d)
 884 {
 885         /*
 886          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 887          */
 888         u8 irq;
 889         pci_read_config_byte(d, 0x42, &irq);
 890         irq &= 0xf;
 891         if (irq && (irq != 2))
 892                 d->irq = irq;
 893 }
 894 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 895 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 896
 897
 898 /*
 899  *      VIA bridges which have VLink
 900  */
 901
 902 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 903
 904 static void quirk_via_bridge(struct pci_dev *dev)
 905 {
 906         /* See what bridge we have and find the device ranges */
 907         switch (dev->device) {
 908         case PCI_DEVICE_ID_VIA_82C686:
 909                 /* The VT82C686 is special, it attaches to PCI and can have
 910                    any device number. All its subdevices are functions of
 911                    that single device. */
 912                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 913                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 914                 break;
 915         case PCI_DEVICE_ID_VIA_8237:
 916         case PCI_DEVICE_ID_VIA_8237A:
 917                 via_vlink_dev_lo = 15;
 918                 break;
 919         case PCI_DEVICE_ID_VIA_8235:
 920                 via_vlink_dev_lo = 16;
 921                 break;
 922         case PCI_DEVICE_ID_VIA_8231:
 923         case PCI_DEVICE_ID_VIA_8233_0:
 924         case PCI_DEVICE_ID_VIA_8233A:
 925         case PCI_DEVICE_ID_VIA_8233C_0:
 926                 via_vlink_dev_lo = 17;
 927                 break;
 928         }
 929 }
 930 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 931 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 932 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 933 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 934 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 935 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 936 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 937 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 938
 939 /**
 940  *      quirk_via_vlink         -       VIA VLink IRQ number update
 941  *      @dev: PCI device
 942  *
 943  *      If the device we are dealing with is on a PIC IRQ we need to
 944  *      ensure that the IRQ line register which usually is not relevant
 945  *      for PCI cards, is actually written so that interrupts get sent
 946  *      to the right place.
 947  *      We only do this on systems where a VIA south bridge was detected,
 948  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 949  *      above).
 950  */
 951
 952 static void quirk_via_vlink(struct pci_dev *dev)
 953 {
 954         u8 irq, new_irq;
 955
 956         /* Check if we have VLink at all */
 957         if (via_vlink_dev_lo == -1)
 958                 return;
 959
 960         new_irq = dev->irq;
 961
 962         /* Don't quirk interrupts outside the legacy IRQ range */
 963         if (!new_irq || new_irq > 15)
 964                 return;
 965
 966         /* Internal device ? */
 967         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 968             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 969                 return;
 970
 971         /* This is an internal VLink device on a PIC interrupt. The BIOS
 972            ought to have set this but may not have, so we redo it */
 973
 974         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 975         if (new_irq != irq) {
 976                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 977                         irq, new_irq);
 978                 udelay(15);     /* unknown if delay really needed */
 979                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 980         }
 981 }
 982 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 983
 984 /*
 985  * VIA VT82C598 has its device ID settable and many BIOSes
 986  * set it to the ID of VT82C597 for backward compatibility.
 987  * We need to switch it off to be able to recognize the real
 988  * type of the chip.
 989  */
 990 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 991 {
 992         pci_write_config_byte(dev, 0xfc, 0);
 993         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 994 }
 995 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 996
 997 /*
 998  * CardBus controllers have a legacy base address that enables them
 999  * to respond as i82365 pcmcia controllers.  We don't want them to
1000  * do this even if the Linux CardBus driver is not loaded, because
1001  * the Linux i82365 driver does not (and should not) handle CardBus.
1002  */
1003 static void quirk_cardbus_legacy(struct pci_dev *dev)
1004 {
1005         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
1006                 return;
1007         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
1008 }
1009 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
1010 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
1011
1012 /*
1013  * Following the PCI ordering rules is optional on the AMD762. I'm not
1014  * sure what the designers were smoking but let's not inhale...
1015  *
1016  * To be fair to AMD, it follows the spec by default, its BIOS people
1017  * who turn it off!
1018  */
1019 static void quirk_amd_ordering(struct pci_dev *dev)
1020 {
1021         u32 pcic;
1022         pci_read_config_dword(dev, 0x4C, &pcic);
1023         if ((pcic&6)!=6) {
1024                 pcic |= 6;
1025                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
1026                 pci_write_config_dword(dev, 0x4C, pcic);
1027                 pci_read_config_dword(dev, 0x84, &pcic);
1028                 pcic |= (1<<23);        /* Required in this mode */
1029                 pci_write_config_dword(dev, 0x84, pcic);
1030         }
1031 }
1032 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1033 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1034
1035 /*
1036  *      DreamWorks provided workaround for Dunord I-3000 problem
1037  *
1038  *      This card decodes and responds to addresses not apparently
1039  *      assigned to it. We force a larger allocation to ensure that
1040  *      nothing gets put too close to it.
1041  */
1042 static void __devinit quirk_dunord ( struct pci_dev * dev )
1043 {
1044         struct resource *r = &dev->resource [1];
1045         r->start = 0;
1046         r->end = 0xffffff;
1047 }
1048 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1049
1050 /*
1051  * i82380FB mobile docking controller: its PCI-to-PCI bridge
1052  * is subtractive decoding (transparent), and does indicate this
1053  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
1054  * instead of 0x01.
1055  */
1056 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
1057 {
1058         dev->transparent = 1;
1059 }
1060 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1061 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1062
1063 /*
1064  * Common misconfiguration of the MediaGX/Geode PCI master that will
1065  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
1066  * datasheets found at http://www.national.com/analog for info on what
1067  * these bits do.  <christer@weinigel.se>
1068  */
1069 static void quirk_mediagx_master(struct pci_dev *dev)
1070 {
1071         u8 reg;
1072         pci_read_config_byte(dev, 0x41, &reg);
1073         if (reg & 2) {
1074                 reg &= ~2;
1075                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
1076                 pci_write_config_byte(dev, 0x41, reg);
1077         }
1078 }
1079 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1080 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1081
1082 /*
1083  *      Ensure C0 rev restreaming is off. This is normally done by
1084  *      the BIOS but in the odd case it is not the results are corruption
1085  *      hence the presence of a Linux check
1086  */
1087 static void quirk_disable_pxb(struct pci_dev *pdev)
1088 {
1089         u16 config;
1090
1091         if (pdev->revision != 0x04)             /* Only C0 requires this */
1092                 return;
1093         pci_read_config_word(pdev, 0x40, &config);
1094         if (config & (1<<6)) {
1095                 config &= ~(1<<6);
1096                 pci_write_config_word(pdev, 0x40, config);
1097                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1098         }
1099 }
1100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1101 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1102
1103 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
1104 {
1105         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1106         u8 tmp;
1107
1108         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1109         if (tmp == 0x01) {
1110                 pci_read_config_byte(pdev, 0x40, &tmp);
1111                 pci_write_config_byte(pdev, 0x40, tmp|1);
1112                 pci_write_config_byte(pdev, 0x9, 1);
1113                 pci_write_config_byte(pdev, 0xa, 6);
1114                 pci_write_config_byte(pdev, 0x40, tmp);
1115
1116                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1117                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1118         }
1119 }
1120 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1121 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1122 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1123 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1124 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1125 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1126 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1127 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1128
1129 /*
1130  *      Serverworks CSB5 IDE does not fully support native mode
1131  */
1132 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
1133 {
1134         u8 prog;
1135         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1136         if (prog & 5) {
1137                 prog &= ~5;
1138                 pdev->class &= ~5;
1139                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1140                 /* PCI layer will sort out resources */
1141         }
1142 }
1143 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1144
1145 /*
1146  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1147  */
1148 static void __init quirk_ide_samemode(struct pci_dev *pdev)
1149 {
1150         u8 prog;
1151
1152         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1153
1154         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1155                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1156                 prog &= ~5;
1157                 pdev->class &= ~5;
1158                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1159         }
1160 }
1161 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1162
1163 /*
1164  * Some ATA devices break if put into D3
1165  */
1166
1167 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
1168 {
1169         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1170         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
1171                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1172 }
1173 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
1174 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
1175 /* ALi loses some register settings that we cannot then restore */
1176 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, quirk_no_ata_d3);
1177 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1178    occur when mode detecting */
1179 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_no_ata_d3);
1180
1181 /* This was originally an Alpha specific thing, but it really fits here.
1182  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1183  */
1184 static void __init quirk_eisa_bridge(struct pci_dev *dev)
1185 {
1186         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1187 }
1188 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1189
1190
1191 /*
1192  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1193  * is not activated. The myth is that Asus said that they do not want the
1194  * users to be irritated by just another PCI Device in the Win98 device
1195  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1196  * package 2.7.0 for details)
1197  *
1198  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1199  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1200  * becomes necessary to do this tweak in two steps -- the chosen trigger
1201  * is either the Host bridge (preferred) or on-board VGA controller.
1202  *
1203  * Note that we used to unhide the SMBus that way on Toshiba laptops
1204  * (Satellite A40 and Tecra M2) but then found that the thermal management
1205  * was done by SMM code, which could cause unsynchronized concurrent
1206  * accesses to the SMBus registers, with potentially bad effects. Thus you
1207  * should be very careful when adding new entries: if SMM is accessing the
1208  * Intel SMBus, this is a very good reason to leave it hidden.
1209  *
1210  * Likewise, many recent laptops use ACPI for thermal management. If the
1211  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1212  * natively, and keeping the SMBus hidden is the right thing to do. If you
1213  * are about to add an entry in the table below, please first disassemble
1214  * the DSDT and double-check that there is no code accessing the SMBus.
1215  */
1216 static int asus_hides_smbus;
1217
1218 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
1219 {
1220         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1221                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1222                         switch(dev->subsystem_device) {
1223                         case 0x8025: /* P4B-LX */
1224                         case 0x8070: /* P4B */
1225                         case 0x8088: /* P4B533 */
1226                         case 0x1626: /* L3C notebook */
1227                                 asus_hides_smbus = 1;
1228                         }
1229                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1230                         switch(dev->subsystem_device) {
1231                         case 0x80b1: /* P4GE-V */
1232                         case 0x80b2: /* P4PE */
1233                         case 0x8093: /* P4B533-V */
1234                                 asus_hides_smbus = 1;
1235                         }
1236                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1237                         switch(dev->subsystem_device) {
1238                         case 0x8030: /* P4T533 */
1239                                 asus_hides_smbus = 1;
1240                         }
1241                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1242                         switch (dev->subsystem_device) {
1243                         case 0x8070: /* P4G8X Deluxe */
1244                                 asus_hides_smbus = 1;
1245                         }
1246                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1247                         switch (dev->subsystem_device) {
1248                         case 0x80c9: /* PU-DLS */
1249                                 asus_hides_smbus = 1;
1250                         }
1251                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1252                         switch (dev->subsystem_device) {
1253                         case 0x1751: /* M2N notebook */
1254                         case 0x1821: /* M5N notebook */
1255                         case 0x1897: /* A6L notebook */
1256                                 asus_hides_smbus = 1;
1257                         }
1258                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1259                         switch (dev->subsystem_device) {
1260                         case 0x184b: /* W1N notebook */
1261                         case 0x186a: /* M6Ne notebook */
1262                                 asus_hides_smbus = 1;
1263                         }
1264                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1265                         switch (dev->subsystem_device) {
1266                         case 0x80f2: /* P4P800-X */
1267                                 asus_hides_smbus = 1;
1268                         }
1269                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1270                         switch (dev->subsystem_device) {
1271                         case 0x1882: /* M6V notebook */
1272                         case 0x1977: /* A6VA notebook */
1273                                 asus_hides_smbus = 1;
1274                         }
1275         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1276                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1277                         switch(dev->subsystem_device) {
1278                         case 0x088C: /* HP Compaq nc8000 */
1279                         case 0x0890: /* HP Compaq nc6000 */
1280                                 asus_hides_smbus = 1;
1281                         }
1282                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1283                         switch (dev->subsystem_device) {
1284                         case 0x12bc: /* HP D330L */
1285                         case 0x12bd: /* HP D530 */
1286                         case 0x006a: /* HP Compaq nx9500 */
1287                                 asus_hides_smbus = 1;
1288                         }
1289                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1290                         switch (dev->subsystem_device) {
1291                         case 0x12bf: /* HP xw4100 */
1292                                 asus_hides_smbus = 1;
1293                         }
1294        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1295                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1296                        switch(dev->subsystem_device) {
1297                        case 0xC00C: /* Samsung P35 notebook */
1298                                asus_hides_smbus = 1;
1299                        }
1300         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1301                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1302                         switch(dev->subsystem_device) {
1303                         case 0x0058: /* Compaq Evo N620c */
1304                                 asus_hides_smbus = 1;
1305                         }
1306                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1307                         switch(dev->subsystem_device) {
1308                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1309                                 /* Motherboard doesn't have Host bridge
1310                                  * subvendor/subdevice IDs, therefore checking
1311                                  * its on-board VGA controller */
1312                                 asus_hides_smbus = 1;
1313                         }
1314                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1315                         switch(dev->subsystem_device) {
1316                         case 0x00b8: /* Compaq Evo D510 CMT */
1317                         case 0x00b9: /* Compaq Evo D510 SFF */
1318                         case 0x00ba: /* Compaq Evo D510 USDT */
1319                                 /* Motherboard doesn't have Host bridge
1320                                  * subvendor/subdevice IDs and on-board VGA
1321                                  * controller is disabled if an AGP card is
1322                                  * inserted, therefore checking USB UHCI
1323                                  * Controller #1 */
1324                                 asus_hides_smbus = 1;
1325                         }
1326                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1327                         switch (dev->subsystem_device) {
1328                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1329                                 /* Motherboard doesn't have host bridge
1330                                  * subvendor/subdevice IDs, therefore checking
1331                                  * its on-board VGA controller */
1332                                 asus_hides_smbus = 1;
1333                         }
1334         }
1335 }
1336 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1337 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1338 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1339 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1340 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1341 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1342 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1344 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1345 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1346
1347 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1348 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1349 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1350
1351 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1352 {
1353         u16 val;
1354
1355         if (likely(!asus_hides_smbus))
1356                 return;
1357
1358         pci_read_config_word(dev, 0xF2, &val);
1359         if (val & 0x8) {
1360                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1361                 pci_read_config_word(dev, 0xF2, &val);
1362                 if (val & 0x8)
1363                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1364                 else
1365                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1366         }
1367 }
1368 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1369 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1370 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1371 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1372 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1373 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1374 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1375 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1376 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1377 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1378 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1379 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1380 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1381 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1382
1383 /* It appears we just have one such device. If not, we have a warning */
1384 static void __iomem *asus_rcba_base;
1385 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1386 {
1387         u32 rcba;
1388
1389         if (likely(!asus_hides_smbus))
1390                 return;
1391         WARN_ON(asus_rcba_base);
1392
1393         pci_read_config_dword(dev, 0xF0, &rcba);
1394         /* use bits 31:14, 16 kB aligned */
1395         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1396         if (asus_rcba_base == NULL)
1397                 return;
1398 }
1399
1400 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1401 {
1402         u32 val;
1403
1404         if (likely(!asus_hides_smbus || !asus_rcba_base))
1405                 return;
1406         /* read the Function Disable register, dword mode only */
1407         val = readl(asus_rcba_base + 0x3418);
1408         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1409 }
1410
1411 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1412 {
1413         if (likely(!asus_hides_smbus || !asus_rcba_base))
1414                 return;
1415         iounmap(asus_rcba_base);
1416         asus_rcba_base = NULL;
1417         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1418 }
1419
1420 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1421 {
1422         asus_hides_smbus_lpc_ich6_suspend(dev);
1423         asus_hides_smbus_lpc_ich6_resume_early(dev);
1424         asus_hides_smbus_lpc_ich6_resume(dev);
1425 }
1426 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1427 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1428 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1429 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1430
1431 /*
1432  * SiS 96x south bridge: BIOS typically hides SMBus device...
1433  */
1434 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1435 {
1436         u8 val = 0;
1437         pci_read_config_byte(dev, 0x77, &val);
1438         if (val & 0x10) {
1439                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1440                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1441         }
1442 }
1443 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1444 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1445 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1446 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1447 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1448 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1449 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1450 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1451
1452 /*
1453  * ... This is further complicated by the fact that some SiS96x south
1454  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1455  * spotted a compatible north bridge to make sure.
1456  * (pci_find_device doesn't work yet)
1457  *
1458  * We can also enable the sis96x bit in the discovery register..
1459  */
1460 #define SIS_DETECT_REGISTER 0x40
1461
1462 static void quirk_sis_503(struct pci_dev *dev)
1463 {
1464         u8 reg;
1465         u16 devid;
1466
1467         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1468         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1469         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1470         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1471                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1472                 return;
1473         }
1474
1475         /*
1476          * Ok, it now shows up as a 96x.. run the 96x quirk by
1477          * hand in case it has already been processed.
1478          * (depends on link order, which is apparently not guaranteed)
1479          */
1480         dev->device = devid;
1481         quirk_sis_96x_smbus(dev);
1482 }
1483 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1484 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1485
1486
1487 /*
1488  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1489  * and MC97 modem controller are disabled when a second PCI soundcard is
1490  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1491  * -- bjd
1492  */
1493 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1494 {
1495         u8 val;
1496         int asus_hides_ac97 = 0;
1497
1498         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1499                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1500                         asus_hides_ac97 = 1;
1501         }
1502
1503         if (!asus_hides_ac97)
1504                 return;
1505
1506         pci_read_config_byte(dev, 0x50, &val);
1507         if (val & 0xc0) {
1508                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1509                 pci_read_config_byte(dev, 0x50, &val);
1510                 if (val & 0xc0)
1511                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1512                 else
1513                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1514         }
1515 }
1516 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1517 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1518
1519 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1520
1521 /*
1522  *      If we are using libata we can drive this chip properly but must
1523  *      do this early on to make the additional device appear during
1524  *      the PCI scanning.
1525  */
1526 static void quirk_jmicron_ata(struct pci_dev *pdev)
1527 {
1528         u32 conf1, conf5, class;
1529         u8 hdr;
1530
1531         /* Only poke fn 0 */
1532         if (PCI_FUNC(pdev->devfn))
1533                 return;
1534
1535         pci_read_config_dword(pdev, 0x40, &conf1);
1536         pci_read_config_dword(pdev, 0x80, &conf5);
1537
1538         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1539         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1540
1541         switch (pdev->device) {
1542         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1543         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1544         case PCI_DEVICE_ID_JMICRON_JMB364: /* SATA dual ports */
1545                 /* The controller should be in single function ahci mode */
1546                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1547                 break;
1548
1549         case PCI_DEVICE_ID_JMICRON_JMB365:
1550         case PCI_DEVICE_ID_JMICRON_JMB366:
1551                 /* Redirect IDE second PATA port to the right spot */
1552                 conf5 |= (1 << 24);
1553                 /* Fall through */
1554         case PCI_DEVICE_ID_JMICRON_JMB361:
1555         case PCI_DEVICE_ID_JMICRON_JMB363:
1556         case PCI_DEVICE_ID_JMICRON_JMB369:
1557                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1558                 /* Set the class codes correctly and then direct IDE 0 */
1559                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1560                 break;
1561
1562         case PCI_DEVICE_ID_JMICRON_JMB368:
1563                 /* The controller should be in single function IDE mode */
1564                 conf1 |= 0x00C00000; /* Set 22, 23 */
1565                 break;
1566         }
1567
1568         pci_write_config_dword(pdev, 0x40, conf1);
1569         pci_write_config_dword(pdev, 0x80, conf5);
1570
1571         /* Update pdev accordingly */
1572         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1573         pdev->hdr_type = hdr & 0x7f;
1574         pdev->multifunction = !!(hdr & 0x80);
1575
1576         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1577         pdev->class = class >> 8;
1578 }
1579 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1580 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1581 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1582 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1583 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1584 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1585 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1586 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1587 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1588 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1589 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1590 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1591 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1592 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1593 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1594 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1595 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1596 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1597
1598 #endif
1599
1600 #ifdef CONFIG_X86_IO_APIC
1601 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1602 {
1603         int i;
1604
1605         if ((pdev->class >> 8) != 0xff00)
1606                 return;
1607
1608         /* the first BAR is the location of the IO APIC...we must
1609          * not touch this (and it's already covered by the fixmap), so
1610          * forcibly insert it into the resource tree */
1611         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1612                 insert_resource(&iomem_resource, &pdev->resource[0]);
1613
1614         /* The next five BARs all seem to be rubbish, so just clean
1615          * them out */
1616         for (i=1; i < 6; i++) {
1617                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1618         }
1619
1620 }
1621 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1622 #endif
1623
1624 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1625 {
1626         pci_msi_off(pdev);
1627         pdev->no_msi = 1;
1628 }
1629 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1630 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1631 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1632
1633
1634 /*
1635  * It's possible for the MSI to get corrupted if shpc and acpi
1636  * are used together on certain PXH-based systems.
1637  */
1638 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1639 {
1640         pci_msi_off(dev);
1641         dev->no_msi = 1;
1642         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1643 }
1644 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1645 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1646 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1647 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1648 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1649
1650 /*
1651  * Some Intel PCI Express chipsets have trouble with downstream
1652  * device power management.
1653  */
1654 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1655 {
1656         pci_pm_d3_delay = 120;
1657         dev->no_d1d2 = 1;
1658 }
1659
1660 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1661 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1662 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1663 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1664 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1665 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1666 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1667 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1668 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1669 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1670 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1671 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1672 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1673 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1674 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1675 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1676 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1677 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1678 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1679 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1680 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1681
1682 #ifdef CONFIG_X86_IO_APIC
1683 /*
1684  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1685  * remap the original interrupt in the linux kernel to the boot interrupt, so
1686  * that a PCI device's interrupt handler is installed on the boot interrupt
1687  * line instead.
1688  */
1689 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1690 {
1691         if (noioapicquirk || noioapicreroute)
1692                 return;
1693
1694         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1695         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1696                  dev->vendor, dev->device);
1697 }
1698 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1699 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1700 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1701 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1702 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1703 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1704 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1705 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1706 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1707 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1708 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1709 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1710 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1711 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1712 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1713 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1714
1715 /*
1716  * On some chipsets we can disable the generation of legacy INTx boot
1717  * interrupts.
1718  */
1719
1720 /*
1721  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1722  * 300641-004US, section 5.7.3.
1723  */
1724 #define INTEL_6300_IOAPIC_ABAR          0x40
1725 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1726
1727 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1728 {
1729         u16 pci_config_word;
1730
1731         if (noioapicquirk)
1732                 return;
1733
1734         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1735         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1736         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1737
1738         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1739                  dev->vendor, dev->device);
1740 }
1741 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1742 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1743
1744 /*
1745  * disable boot interrupts on HT-1000
1746  */
1747 #define BC_HT1000_FEATURE_REG           0x64
1748 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1749 #define BC_HT1000_MAP_IDX               0xC00
1750 #define BC_HT1000_MAP_DATA              0xC01
1751
1752 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1753 {
1754         u32 pci_config_dword;
1755         u8 irq;
1756
1757         if (noioapicquirk)
1758                 return;
1759
1760         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1761         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1762                         BC_HT1000_PIC_REGS_ENABLE);
1763
1764         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1765                 outb(irq, BC_HT1000_MAP_IDX);
1766                 outb(0x00, BC_HT1000_MAP_DATA);
1767         }
1768
1769         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1770
1771         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1772                  dev->vendor, dev->device);
1773 }
1774 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1775 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1776
1777 /*
1778  * disable boot interrupts on AMD and ATI chipsets
1779  */
1780 /*
1781  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1782  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1783  * (due to an erratum).
1784  */
1785 #define AMD_813X_MISC                   0x40
1786 #define AMD_813X_NOIOAMODE              (1<<0)
1787 #define AMD_813X_REV_B1                 0x12
1788 #define AMD_813X_REV_B2                 0x13
1789
1790 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1791 {
1792         u32 pci_config_dword;
1793
1794         if (noioapicquirk)
1795                 return;
1796         if ((dev->revision == AMD_813X_REV_B1) ||
1797             (dev->revision == AMD_813X_REV_B2))
1798                 return;
1799
1800         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1801         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1802         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1803
1804         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1805                  dev->vendor, dev->device);
1806 }
1807 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1808 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1809 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1810 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1811
1812 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1813
1814 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1815 {
1816         u16 pci_config_word;
1817
1818         if (noioapicquirk)
1819                 return;
1820
1821         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1822         if (!pci_config_word) {
1823                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] "
1824                          "already disabled\n", dev->vendor, dev->device);
1825                 return;
1826         }
1827         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1828         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1829                  dev->vendor, dev->device);
1830 }
1831 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1832 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1833 #endif /* CONFIG_X86_IO_APIC */
1834
1835 /*
1836  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1837  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1838  * Re-allocate the region if needed...
1839  */
1840 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1841 {
1842         struct resource *r = &dev->resource[0];
1843
1844         if (r->start & 0x8) {
1845                 r->start = 0;
1846                 r->end = 0xf;
1847         }
1848 }
1849 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1850                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1851                          quirk_tc86c001_ide);
1852
1853 static void __devinit quirk_netmos(struct pci_dev *dev)
1854 {
1855         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1856         unsigned int num_serial = dev->subsystem_device & 0xf;
1857
1858         /*
1859          * These Netmos parts are multiport serial devices with optional
1860          * parallel ports.  Even when parallel ports are present, they
1861          * are identified as class SERIAL, which means the serial driver
1862          * will claim them.  To prevent this, mark them as class OTHER.
1863          * These combo devices should be claimed by parport_serial.
1864          *
1865          * The subdevice ID is of the form 0x00PS, where <P> is the number
1866          * of parallel ports and <S> is the number of serial ports.
1867          */
1868         switch (dev->device) {
1869         case PCI_DEVICE_ID_NETMOS_9835:
1870                 /* Well, this rule doesn't hold for the following 9835 device */
1871                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1872                                 dev->subsystem_device == 0x0299)
1873                         return;
1874         case PCI_DEVICE_ID_NETMOS_9735:
1875         case PCI_DEVICE_ID_NETMOS_9745:
1876         case PCI_DEVICE_ID_NETMOS_9845:
1877         case PCI_DEVICE_ID_NETMOS_9855:
1878                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1879                     num_parallel) {
1880                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1881                                 "%u serial); changing class SERIAL to OTHER "
1882                                 "(use parport_serial)\n",
1883                                 dev->device, num_parallel, num_serial);
1884                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1885                             (dev->class & 0xff);
1886                 }
1887         }
1888 }
1889 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1890
1891 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1892 {
1893         u16 command, pmcsr;
1894         u8 __iomem *csr;
1895         u8 cmd_hi;
1896         int pm;
1897
1898         switch (dev->device) {
1899         /* PCI IDs taken from drivers/net/e100.c */
1900         case 0x1029:
1901         case 0x1030 ... 0x1034:
1902         case 0x1038 ... 0x103E:
1903         case 0x1050 ... 0x1057:
1904         case 0x1059:
1905         case 0x1064 ... 0x106B:
1906         case 0x1091 ... 0x1095:
1907         case 0x1209:
1908         case 0x1229:
1909         case 0x2449:
1910         case 0x2459:
1911         case 0x245D:
1912         case 0x27DC:
1913                 break;
1914         default:
1915                 return;
1916         }
1917
1918         /*
1919          * Some firmware hands off the e100 with interrupts enabled,
1920          * which can cause a flood of interrupts if packets are
1921          * received before the driver attaches to the device.  So
1922          * disable all e100 interrupts here.  The driver will
1923          * re-enable them when it's ready.
1924          */
1925         pci_read_config_word(dev, PCI_COMMAND, &command);
1926
1927         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1928                 return;
1929
1930         /*
1931          * Check that the device is in the D0 power state. If it's not,
1932          * there is no point to look any further.
1933          */
1934         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1935         if (pm) {
1936                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1937                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1938                         return;
1939         }
1940
1941         /* Convert from PCI bus to resource space.  */
1942         csr = ioremap(pci_resource_start(dev, 0), 8);
1943         if (!csr) {
1944                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1945                 return;
1946         }
1947
1948         cmd_hi = readb(csr + 3);
1949         if (cmd_hi == 0) {
1950                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1951                         "disabling\n");
1952                 writeb(1, csr + 3);
1953         }
1954
1955         iounmap(csr);
1956 }
1957 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1958
1959 /*
1960  * The 82575 and 82598 may experience data corruption issues when transitioning
1961  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1962  */
1963 static void __devinit quirk_disable_aspm_l0s(struct pci_dev *dev)
1964 {
1965         dev_info(&dev->dev, "Disabling L0s\n");
1966         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1967 }
1968 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1969 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1970 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1971 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1972 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1973 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1974 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1975 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1976 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1977 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1978 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1979 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1980 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1981 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1982
1983 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1984 {
1985         /* rev 1 ncr53c810 chips don't set the class at all which means
1986          * they don't get their resources remapped. Fix that here.
1987          */
1988
1989         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1990                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1991                 dev->class = PCI_CLASS_STORAGE_SCSI;
1992         }
1993 }
1994 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1995
1996 /* Enable 1k I/O space granularity on the Intel P64H2 */
1997 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1998 {
1999         u16 en1k;
2000         u8 io_base_lo, io_limit_lo;
2001         unsigned long base, limit;
2002         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
2003
2004         pci_read_config_word(dev, 0x40, &en1k);
2005
2006         if (en1k & 0x200) {
2007                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
2008
2009                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
2010                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
2011                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
2012                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
2013
2014                 if (base <= limit) {
2015                         res->start = base;
2016                         res->end = limit + 0x3ff;
2017                 }
2018         }
2019 }
2020 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
2021
2022 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
2023  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
2024  * in drivers/pci/setup-bus.c
2025  */
2026 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
2027 {
2028         u16 en1k, iobl_adr, iobl_adr_1k;
2029         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
2030
2031         pci_read_config_word(dev, 0x40, &en1k);
2032
2033         if (en1k & 0x200) {
2034                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
2035
2036                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
2037
2038                 if (iobl_adr != iobl_adr_1k) {
2039                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
2040                                 iobl_adr,iobl_adr_1k);
2041                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
2042                 }
2043         }
2044 }
2045 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
2046
2047 /* Under some circumstances, AER is not linked with extended capabilities.
2048  * Force it to be linked by setting the corresponding control bit in the
2049  * config space.
2050  */
2051 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2052 {
2053         uint8_t b;
2054         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2055                 if (!(b & 0x20)) {
2056                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2057                         dev_info(&dev->dev,
2058                                "Linking AER extended capability\n");
2059                 }
2060         }
2061 }
2062 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2063                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2064 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2065                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2066
2067 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2068 {
2069         /*
2070          * Disable PCI Bus Parking and PCI Master read caching on CX700
2071          * which causes unspecified timing errors with a VT6212L on the PCI
2072          * bus leading to USB2.0 packet loss.
2073          *
2074          * This quirk is only enabled if a second (on the external PCI bus)
2075          * VT6212L is found -- the CX700 core itself also contains a USB
2076          * host controller with the same PCI ID as the VT6212L.
2077          */
2078
2079         /* Count VT6212L instances */
2080         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2081                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2082         uint8_t b;
2083
2084         /* p should contain the first (internal) VT6212L -- see if we have
2085            an external one by searching again */
2086         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2087         if (!p)
2088                 return;
2089         pci_dev_put(p);
2090
2091         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2092                 if (b & 0x40) {
2093                         /* Turn off PCI Bus Parking */
2094                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2095
2096                         dev_info(&dev->dev,
2097                                 "Disabling VIA CX700 PCI parking\n");
2098                 }
2099         }
2100
2101         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2102                 if (b != 0) {
2103                         /* Turn off PCI Master read caching */
2104                         pci_write_config_byte(dev, 0x72, 0x0);
2105
2106                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2107                         pci_write_config_byte(dev, 0x75, 0x1);
2108
2109                         /* Disable "Read FIFO Timer" */
2110                         pci_write_config_byte(dev, 0x77, 0x0);
2111
2112                         dev_info(&dev->dev,
2113                                 "Disabling VIA CX700 PCI caching\n");
2114                 }
2115         }
2116 }
2117 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2118
2119 /*
2120  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2121  * VPD end tag will hang the device.  This problem was initially
2122  * observed when a vpd entry was created in sysfs
2123  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2124  * will dump 32k of data.  Reading a full 32k will cause an access
2125  * beyond the VPD end tag causing the device to hang.  Once the device
2126  * is hung, the bnx2 driver will not be able to reset the device.
2127  * We believe that it is legal to read beyond the end tag and
2128  * therefore the solution is to limit the read/write length.
2129  */
2130 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2131 {
2132         /*
2133          * Only disable the VPD capability for 5706, 5706S, 5708,
2134          * 5708S and 5709 rev. A
2135          */
2136         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2137             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2138             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2139             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2140             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2141              (dev->revision & 0xf0) == 0x0)) {
2142                 if (dev->vpd)
2143                         dev->vpd->len = 0x80;
2144         }
2145 }
2146
2147 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2148                         PCI_DEVICE_ID_NX2_5706,
2149                         quirk_brcm_570x_limit_vpd);
2150 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2151                         PCI_DEVICE_ID_NX2_5706S,
2152                         quirk_brcm_570x_limit_vpd);
2153 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2154                         PCI_DEVICE_ID_NX2_5708,
2155                         quirk_brcm_570x_limit_vpd);
2156 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2157                         PCI_DEVICE_ID_NX2_5708S,
2158                         quirk_brcm_570x_limit_vpd);
2159 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2160                         PCI_DEVICE_ID_NX2_5709,
2161                         quirk_brcm_570x_limit_vpd);
2162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2163                         PCI_DEVICE_ID_NX2_5709S,
2164                         quirk_brcm_570x_limit_vpd);
2165
2166 /* Originally in EDAC sources for i82875P:
2167  * Intel tells BIOS developers to hide device 6 which
2168  * configures the overflow device access containing
2169  * the DRBs - this is where we expose device 6.
2170  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2171  */
2172 static void __devinit quirk_unhide_mch_dev6(struct pci_dev *dev)
2173 {
2174         u8 reg;
2175
2176         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2177                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2178                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2179         }
2180 }
2181
2182 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2183                         quirk_unhide_mch_dev6);
2184 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2185                         quirk_unhide_mch_dev6);
2186
2187 #ifdef CONFIG_TILE
2188 /*
2189  * The Tilera TILEmpower platform needs to set the link speed
2190  * to 2.5GT(Giga-Transfers)/s (Gen 1). The default link speed
2191  * setting is 5GT/s (Gen 2). 0x98 is the Link Control2 PCIe
2192  * capability register of the PEX8624 PCIe switch. The switch
2193  * supports link speed auto negotiation, but falsely sets
2194  * the link speed to 5GT/s.
2195  */
2196 static void __devinit quirk_tile_plx_gen1(struct pci_dev *dev)
2197 {
2198         if (tile_plx_gen1) {
2199                 pci_write_config_dword(dev, 0x98, 0x1);
2200                 mdelay(50);
2201         }
2202 }
2203 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8624, quirk_tile_plx_gen1);
2204 #endif /* CONFIG_TILE */
2205
2206 #ifdef CONFIG_PCI_MSI
2207 /* Some chipsets do not support MSI. We cannot easily rely on setting
2208  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2209  * some other busses controlled by the chipset even if Linux is not
2210  * aware of it.  Instead of setting the flag on all busses in the
2211  * machine, simply disable MSI globally.
2212  */
2213 static void __init quirk_disable_all_msi(struct pci_dev *dev)
2214 {
2215         pci_no_msi();
2216         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2217 }
2218 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2219 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2221 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2222 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2223 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2224 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2225
2226 /* Disable MSI on chipsets that are known to not support it */
2227 static void __devinit quirk_disable_msi(struct pci_dev *dev)
2228 {
2229         if (dev->subordinate) {
2230                 dev_warn(&dev->dev, "MSI quirk detected; "
2231                         "subordinate MSI disabled\n");
2232                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2233         }
2234 }
2235 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2236 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2237 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2238
2239 /*
2240  * The APC bridge device in AMD 780 family northbridges has some random
2241  * OEM subsystem ID in its vendor ID register (erratum 18), so instead
2242  * we use the possible vendor/device IDs of the host bridge for the
2243  * declared quirk, and search for the APC bridge by slot number.
2244  */
2245 static void __devinit quirk_amd_780_apc_msi(struct pci_dev *host_bridge)
2246 {
2247         struct pci_dev *apc_bridge;
2248
2249         apc_bridge = pci_get_slot(host_bridge->bus, PCI_DEVFN(1, 0));
2250         if (apc_bridge) {
2251                 if (apc_bridge->device == 0x9602)
2252                         quirk_disable_msi(apc_bridge);
2253                 pci_dev_put(apc_bridge);
2254         }
2255 }
2256 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9600, quirk_amd_780_apc_msi);
2257 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9601, quirk_amd_780_apc_msi);
2258
2259 /* Go through the list of Hypertransport capabilities and
2260  * return 1 if a HT MSI capability is found and enabled */
2261 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
2262 {
2263         int pos, ttl = 48;
2264
2265         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2266         while (pos && ttl--) {
2267                 u8 flags;
2268
2269                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2270                                          &flags) == 0)
2271                 {
2272                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2273                                 flags & HT_MSI_FLAGS_ENABLE ?
2274                                 "enabled" : "disabled");
2275                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2276                 }
2277
2278                 pos = pci_find_next_ht_capability(dev, pos,
2279                                                   HT_CAPTYPE_MSI_MAPPING);
2280         }
2281         return 0;
2282 }
2283
2284 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2285 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
2286 {
2287         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2288                 dev_warn(&dev->dev, "MSI quirk detected; "
2289                         "subordinate MSI disabled\n");
2290                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2291         }
2292 }
2293 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2294                         quirk_msi_ht_cap);
2295
2296 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2297  * MSI are supported if the MSI capability set in any of these mappings.
2298  */
2299 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2300 {
2301         struct pci_dev *pdev;
2302
2303         if (!dev->subordinate)
2304                 return;
2305
2306         /* check HT MSI cap on this chipset and the root one.
2307          * a single one having MSI is enough to be sure that MSI are supported.
2308          */
2309         pdev = pci_get_slot(dev->bus, 0);
2310         if (!pdev)
2311                 return;
2312         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2313                 dev_warn(&dev->dev, "MSI quirk detected; "
2314                         "subordinate MSI disabled\n");
2315                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2316         }
2317         pci_dev_put(pdev);
2318 }
2319 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2320                         quirk_nvidia_ck804_msi_ht_cap);
2321
2322 /* Force enable MSI mapping capability on HT bridges */
2323 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
2324 {
2325         int pos, ttl = 48;
2326
2327         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2328         while (pos && ttl--) {
2329                 u8 flags;
2330
2331                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2332                                          &flags) == 0) {
2333                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2334
2335                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2336                                               flags | HT_MSI_FLAGS_ENABLE);
2337                 }
2338                 pos = pci_find_next_ht_capability(dev, pos,
2339                                                   HT_CAPTYPE_MSI_MAPPING);
2340         }
2341 }
2342 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2343                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2344                          ht_enable_msi_mapping);
2345
2346 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2347                          ht_enable_msi_mapping);
2348
2349 /* The P5N32-SLI motherboards from Asus have a problem with msi
2350  * for the MCP55 NIC. It is not yet determined whether the msi problem
2351  * also affects other devices. As for now, turn off msi for this device.
2352  */
2353 static void __devinit nvenet_msi_disable(struct pci_dev *dev)
2354 {
2355         const char *board_name = dmi_get_system_info(DMI_BOARD_NAME);
2356
2357         if (board_name &&
2358             (strstr(board_name, "P5N32-SLI PREMIUM") ||
2359              strstr(board_name, "P5N32-E SLI"))) {
2360                 dev_info(&dev->dev,
2361                          "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2362                 dev->no_msi = 1;
2363         }
2364 }
2365 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2366                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2367                         nvenet_msi_disable);
2368
2369 /*
2370  * Some versions of the MCP55 bridge from nvidia have a legacy irq routing
2371  * config register.  This register controls the routing of legacy interrupts
2372  * from devices that route through the MCP55.  If this register is misprogramed
2373  * interrupts are only sent to the bsp, unlike conventional systems where the
2374  * irq is broadxast to all online cpus.  Not having this register set
2375  * properly prevents kdump from booting up properly, so lets make sure that
2376  * we have it set correctly.
2377  * Note this is an undocumented register.
2378  */
2379 static void __devinit nvbridge_check_legacy_irq_routing(struct pci_dev *dev)
2380 {
2381         u32 cfg;
2382
2383         if (!pci_find_capability(dev, PCI_CAP_ID_HT))
2384                 return;
2385
2386         pci_read_config_dword(dev, 0x74, &cfg);
2387
2388         if (cfg & ((1 << 2) | (1 << 15))) {
2389                 printk(KERN_INFO "Rewriting irq routing register on MCP55\n");
2390                 cfg &= ~((1 << 2) | (1 << 15));
2391                 pci_write_config_dword(dev, 0x74, cfg);
2392         }
2393 }
2394
2395 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2396                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V0,
2397                         nvbridge_check_legacy_irq_routing);
2398
2399 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2400                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V4,
2401                         nvbridge_check_legacy_irq_routing);
2402
2403 static int __devinit ht_check_msi_mapping(struct pci_dev *dev)
2404 {
2405         int pos, ttl = 48;
2406         int found = 0;
2407
2408         /* check if there is HT MSI cap or enabled on this device */
2409         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2410         while (pos && ttl--) {
2411                 u8 flags;
2412
2413                 if (found < 1)
2414                         found = 1;
2415                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2416                                          &flags) == 0) {
2417                         if (flags & HT_MSI_FLAGS_ENABLE) {
2418                                 if (found < 2) {
2419                                         found = 2;
2420                                         break;
2421                                 }
2422                         }
2423                 }
2424                 pos = pci_find_next_ht_capability(dev, pos,
2425                                                   HT_CAPTYPE_MSI_MAPPING);
2426         }
2427
2428         return found;
2429 }
2430
2431 static int __devinit host_bridge_with_leaf(struct pci_dev *host_bridge)
2432 {
2433         struct pci_dev *dev;
2434         int pos;
2435         int i, dev_no;
2436         int found = 0;
2437
2438         dev_no = host_bridge->devfn >> 3;
2439         for (i = dev_no + 1; i < 0x20; i++) {
2440                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2441                 if (!dev)
2442                         continue;
2443
2444                 /* found next host bridge ?*/
2445                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2446                 if (pos != 0) {
2447                         pci_dev_put(dev);
2448                         break;
2449                 }
2450
2451                 if (ht_check_msi_mapping(dev)) {
2452                         found = 1;
2453                         pci_dev_put(dev);
2454                         break;
2455                 }
2456                 pci_dev_put(dev);
2457         }
2458
2459         return found;
2460 }
2461
2462 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2463 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2464
2465 static int __devinit is_end_of_ht_chain(struct pci_dev *dev)
2466 {
2467         int pos, ctrl_off;
2468         int end = 0;
2469         u16 flags, ctrl;
2470
2471         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2472
2473         if (!pos)
2474                 goto out;
2475
2476         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2477
2478         ctrl_off = ((flags >> 10) & 1) ?
2479                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2480         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2481
2482         if (ctrl & (1 << 6))
2483                 end = 1;
2484
2485 out:
2486         return end;
2487 }
2488
2489 static void __devinit nv_ht_enable_msi_mapping(struct pci_dev *dev)
2490 {
2491         struct pci_dev *host_bridge;
2492         int pos;
2493         int i, dev_no;
2494         int found = 0;
2495
2496         dev_no = dev->devfn >> 3;
2497         for (i = dev_no; i >= 0; i--) {
2498                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2499                 if (!host_bridge)
2500                         continue;
2501
2502                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2503                 if (pos != 0) {
2504                         found = 1;
2505                         break;
2506                 }
2507                 pci_dev_put(host_bridge);
2508         }
2509
2510         if (!found)
2511                 return;
2512
2513         /* don't enable end_device/host_bridge with leaf directly here */
2514         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2515             host_bridge_with_leaf(host_bridge))
2516                 goto out;
2517
2518         /* root did that ! */
2519         if (msi_ht_cap_enabled(host_bridge))
2520                 goto out;
2521
2522         ht_enable_msi_mapping(dev);
2523
2524 out:
2525         pci_dev_put(host_bridge);
2526 }
2527
2528 static void __devinit ht_disable_msi_mapping(struct pci_dev *dev)
2529 {
2530         int pos, ttl = 48;
2531
2532         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2533         while (pos && ttl--) {
2534                 u8 flags;
2535
2536                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2537                                          &flags) == 0) {
2538                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2539
2540                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2541                                               flags & ~HT_MSI_FLAGS_ENABLE);
2542                 }
2543                 pos = pci_find_next_ht_capability(dev, pos,
2544                                                   HT_CAPTYPE_MSI_MAPPING);
2545         }
2546 }
2547
2548 static void __devinit __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2549 {
2550         struct pci_dev *host_bridge;
2551         int pos;
2552         int found;
2553
2554         if (!pci_msi_enabled())
2555                 return;
2556
2557         /* check if there is HT MSI cap or enabled on this device */
2558         found = ht_check_msi_mapping(dev);
2559
2560         /* no HT MSI CAP */
2561         if (found == 0)
2562                 return;
2563
2564         /*
2565          * HT MSI mapping should be disabled on devices that are below
2566          * a non-Hypertransport host bridge. Locate the host bridge...
2567          */
2568         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2569         if (host_bridge == NULL) {
2570                 dev_warn(&dev->dev,
2571                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2572                 return;
2573         }
2574
2575         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2576         if (pos != 0) {
2577                 /* Host bridge is to HT */
2578                 if (found == 1) {
2579                         /* it is not enabled, try to enable it */
2580                         if (all)
2581                                 ht_enable_msi_mapping(dev);
2582                         else
2583                                 nv_ht_enable_msi_mapping(dev);
2584                 }
2585                 return;
2586         }
2587
2588         /* HT MSI is not enabled */
2589         if (found == 1)
2590                 return;
2591
2592         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2593         ht_disable_msi_mapping(dev);
2594 }
2595
2596 static void __devinit nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2597 {
2598         return __nv_msi_ht_cap_quirk(dev, 1);
2599 }
2600
2601 static void __devinit nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2602 {
2603         return __nv_msi_ht_cap_quirk(dev, 0);
2604 }
2605
2606 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2607 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2608
2609 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2610 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2611
2612 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
2613 {
2614         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2615 }
2616 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2617 {
2618         struct pci_dev *p;
2619
2620         /* SB700 MSI issue will be fixed at HW level from revision A21,
2621          * we need check PCI REVISION ID of SMBus controller to get SB700
2622          * revision.
2623          */
2624         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2625                            NULL);
2626         if (!p)
2627                 return;
2628
2629         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2630                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2631         pci_dev_put(p);
2632 }
2633 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2634                         PCI_DEVICE_ID_TIGON3_5780,
2635                         quirk_msi_intx_disable_bug);
2636 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2637                         PCI_DEVICE_ID_TIGON3_5780S,
2638                         quirk_msi_intx_disable_bug);
2639 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2640                         PCI_DEVICE_ID_TIGON3_5714,
2641                         quirk_msi_intx_disable_bug);
2642 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2643                         PCI_DEVICE_ID_TIGON3_5714S,
2644                         quirk_msi_intx_disable_bug);
2645 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2646                         PCI_DEVICE_ID_TIGON3_5715,
2647                         quirk_msi_intx_disable_bug);
2648 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2649                         PCI_DEVICE_ID_TIGON3_5715S,
2650                         quirk_msi_intx_disable_bug);
2651
2652 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2653                         quirk_msi_intx_disable_ati_bug);
2654 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2655                         quirk_msi_intx_disable_ati_bug);
2656 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2657                         quirk_msi_intx_disable_ati_bug);
2658 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2659                         quirk_msi_intx_disable_ati_bug);
2660 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2661                         quirk_msi_intx_disable_ati_bug);
2662
2663 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2664                         quirk_msi_intx_disable_bug);
2665 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2666                         quirk_msi_intx_disable_bug);
2667 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2668                         quirk_msi_intx_disable_bug);
2669
2670 #endif /* CONFIG_PCI_MSI */
2671
2672 /* Allow manual resource allocation for PCI hotplug bridges
2673  * via pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For
2674  * some PCI-PCI hotplug bridges, like PLX 6254 (former HINT HB6),
2675  * kernel fails to allocate resources when hotplug device is
2676  * inserted and PCI bus is rescanned.
2677  */
2678 static void __devinit quirk_hotplug_bridge(struct pci_dev *dev)
2679 {
2680         dev->is_hotplug_bridge = 1;
2681 }
2682
2683 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
2684
2685 /*
2686  * This is a quirk for the Ricoh MMC controller found as a part of
2687  * some mulifunction chips.
2688
2689  * This is very similar and based on the ricoh_mmc driver written by
2690  * Philip Langdale. Thank you for these magic sequences.
2691  *
2692  * These chips implement the four main memory card controllers (SD, MMC, MS, xD)
2693  * and one or both of cardbus or firewire.
2694  *
2695  * It happens that they implement SD and MMC
2696  * support as separate controllers (and PCI functions). The linux SDHCI
2697  * driver supports MMC cards but the chip detects MMC cards in hardware
2698  * and directs them to the MMC controller - so the SDHCI driver never sees
2699  * them.
2700  *
2701  * To get around this, we must disable the useless MMC controller.
2702  * At that point, the SDHCI controller will start seeing them
2703  * It seems to be the case that the relevant PCI registers to deactivate the
2704  * MMC controller live on PCI function 0, which might be the cardbus controller
2705  * or the firewire controller, depending on the particular chip in question
2706  *
2707  * This has to be done early, because as soon as we disable the MMC controller
2708  * other pci functions shift up one level, e.g. function #2 becomes function
2709  * #1, and this will confuse the pci core.
2710  */
2711
2712 #ifdef CONFIG_MMC_RICOH_MMC
2713 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
2714 {
2715         /* disable via cardbus interface */
2716         u8 write_enable;
2717         u8 write_target;
2718         u8 disable;
2719
2720         /* disable must be done via function #0 */
2721         if (PCI_FUNC(dev->devfn))
2722                 return;
2723
2724         pci_read_config_byte(dev, 0xB7, &disable);
2725         if (disable & 0x02)
2726                 return;
2727
2728         pci_read_config_byte(dev, 0x8E, &write_enable);
2729         pci_write_config_byte(dev, 0x8E, 0xAA);
2730         pci_read_config_byte(dev, 0x8D, &write_target);
2731         pci_write_config_byte(dev, 0x8D, 0xB7);
2732         pci_write_config_byte(dev, 0xB7, disable | 0x02);
2733         pci_write_config_byte(dev, 0x8E, write_enable);
2734         pci_write_config_byte(dev, 0x8D, write_target);
2735
2736         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via cardbus function)\n");
2737         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2738 }
2739 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2740 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2741
2742 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
2743 {
2744         /* disable via firewire interface */
2745         u8 write_enable;
2746         u8 disable;
2747
2748         /* disable must be done via function #0 */
2749         if (PCI_FUNC(dev->devfn))
2750                 return;
2751         /*
2752          * RICOH 0xe822 and 0xe823 SD/MMC card readers fail to recognize
2753          * certain types of SD/MMC cards. Lowering the SD base
2754          * clock frequency from 200Mhz to 50Mhz fixes this issue.
2755          *
2756          * 0x150 - SD2.0 mode enable for changing base clock
2757          *         frequency to 50Mhz
2758          * 0xe1  - Base clock frequency
2759          * 0x32  - 50Mhz new clock frequency
2760          * 0xf9  - Key register for 0x150
2761          * 0xfc  - key register for 0xe1
2762          */
2763         if (dev->device == PCI_DEVICE_ID_RICOH_R5CE822 ||
2764             dev->device == PCI_DEVICE_ID_RICOH_R5CE823) {
2765                 pci_write_config_byte(dev, 0xf9, 0xfc);
2766                 pci_write_config_byte(dev, 0x150, 0x10);
2767                 pci_write_config_byte(dev, 0xf9, 0x00);
2768                 pci_write_config_byte(dev, 0xfc, 0x01);
2769                 pci_write_config_byte(dev, 0xe1, 0x32);
2770                 pci_write_config_byte(dev, 0xfc, 0x00);
2771
2772                 dev_notice(&dev->dev, "MMC controller base frequency changed to 50Mhz.\n");
2773         }
2774
2775         pci_read_config_byte(dev, 0xCB, &disable);
2776
2777         if (disable & 0x02)
2778                 return;
2779
2780         pci_read_config_byte(dev, 0xCA, &write_enable);
2781         pci_write_config_byte(dev, 0xCA, 0x57);
2782         pci_write_config_byte(dev, 0xCB, disable | 0x02);
2783         pci_write_config_byte(dev, 0xCA, write_enable);
2784
2785         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via firewire function)\n");
2786         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2787
2788 }
2789 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2790 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2791 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2792 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2793 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2794 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2795 #endif /*CONFIG_MMC_RICOH_MMC*/
2796
2797 #ifdef CONFIG_DMAR_TABLE
2798 #define VTUNCERRMSK_REG 0x1ac
2799 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
2800 /*
2801  * This is a quirk for masking vt-d spec defined errors to platform error
2802  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
2803  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
2804  * on the RAS config settings of the platform) when a vt-d fault happens.
2805  * The resulting SMI caused the system to hang.
2806  *
2807  * VT-d spec related errors are already handled by the VT-d OS code, so no
2808  * need to report the same error through other channels.
2809  */
2810 static void vtd_mask_spec_errors(struct pci_dev *dev)
2811 {
2812         u32 word;
2813
2814         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
2815         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
2816 }
2817 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
2818 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
2819 #endif
2820
2821 static void __devinit fixup_ti816x_class(struct pci_dev* dev)
2822 {
2823         /* TI 816x devices do not have class code set when in PCIe boot mode */
2824         if (dev->class == PCI_CLASS_NOT_DEFINED) {
2825                 dev_info(&dev->dev, "Setting PCI class for 816x PCIe device\n");
2826                 dev->class = PCI_CLASS_MULTIMEDIA_VIDEO;
2827         }
2828 }
2829 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_TI, 0xb800, fixup_ti816x_class);
2830
2831 /* Some PCIe devices do not work reliably with the claimed maximum
2832  * payload size supported.
2833  */
2834 static void __devinit fixup_mpss_256(struct pci_dev *dev)
2835 {
2836         dev->pcie_mpss = 1; /* 256 bytes */
2837 }
2838 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2839                          PCI_DEVICE_ID_SOLARFLARE_SFC4000A_0, fixup_mpss_256);
2840 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2841                          PCI_DEVICE_ID_SOLARFLARE_SFC4000A_1, fixup_mpss_256);
2842 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2843                          PCI_DEVICE_ID_SOLARFLARE_SFC4000B, fixup_mpss_256);
2844
2845 /* Intel 5000 and 5100 Memory controllers have an errata with read completion
2846  * coalescing (which is enabled by default on some BIOSes) and MPS of 256B.
2847  * Since there is no way of knowing what the PCIE MPS on each fabric will be
2848  * until all of the devices are discovered and buses walked, read completion
2849  * coalescing must be disabled.  Unfortunately, it cannot be re-enabled because
2850  * it is possible to hotplug a device with MPS of 256B.
2851  */
2852 static void __devinit quirk_intel_mc_errata(struct pci_dev *dev)
2853 {
2854         int err;
2855         u16 rcc;
2856
2857         if (pcie_bus_config == PCIE_BUS_TUNE_OFF)
2858                 return;
2859
2860         /* Intel errata specifies bits to change but does not say what they are.
2861          * Keeping them magical until such time as the registers and values can
2862          * be explained.
2863          */
2864         err = pci_read_config_word(dev, 0x48, &rcc);
2865         if (err) {
2866                 dev_err(&dev->dev, "Error attempting to read the read "
2867                         "completion coalescing register.\n");
2868                 return;
2869         }
2870
2871         if (!(rcc & (1 << 10)))
2872                 return;
2873
2874         rcc &= ~(1 << 10);
2875
2876         err = pci_write_config_word(dev, 0x48, rcc);
2877         if (err) {
2878                 dev_err(&dev->dev, "Error attempting to write the read "
2879                         "completion coalescing register.\n");
2880                 return;
2881         }
2882
2883         pr_info_once("Read completion coalescing disabled due to hardware "
2884                      "errata relating to 256B MPS.\n");
2885 }
2886 /* Intel 5000 series memory controllers and ports 2-7 */
2887 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25c0, quirk_intel_mc_errata);
2888 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d0, quirk_intel_mc_errata);
2889 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d4, quirk_intel_mc_errata);
2890 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d8, quirk_intel_mc_errata);
2891 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e2, quirk_intel_mc_errata);
2892 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e3, quirk_intel_mc_errata);
2893 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e4, quirk_intel_mc_errata);
2894 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e5, quirk_intel_mc_errata);
2895 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e6, quirk_intel_mc_errata);
2896 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e7, quirk_intel_mc_errata);
2897 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f7, quirk_intel_mc_errata);
2898 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f8, quirk_intel_mc_errata);
2899 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f9, quirk_intel_mc_errata);
2900 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25fa, quirk_intel_mc_errata);
2901 /* Intel 5100 series memory controllers and ports 2-7 */
2902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65c0, quirk_intel_mc_errata);
2903 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e2, quirk_intel_mc_errata);
2904 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e3, quirk_intel_mc_errata);
2905 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e4, quirk_intel_mc_errata);
2906 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e5, quirk_intel_mc_errata);
2907 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e6, quirk_intel_mc_errata);
2908 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e7, quirk_intel_mc_errata);
2909 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f7, quirk_intel_mc_errata);
2910 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f8, quirk_intel_mc_errata);
2911 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f9, quirk_intel_mc_errata);
2912 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65fa, quirk_intel_mc_errata);
2913
2914 /*
2915  * Some BIOS implementations leave the Intel GPU interrupts enabled,
2916  * even though no one is handling them (f.e. i915 driver is never loaded).
2917  * Additionally the interrupt destination is not set up properly
2918  * and the interrupt ends up -somewhere-.
2919  *
2920  * These spurious interrupts are "sticky" and the kernel disables
2921  * the (shared) interrupt line after 100.000+ generated interrupts.
2922  *
2923  * Fix it by disabling the still enabled interrupts.
2924  * This resolves crashes often seen on monitor unplug.
2925  */
2926 #define I915_DEIER_REG 0x4400c
2927 static void __devinit disable_igfx_irq(struct pci_dev *dev)
2928 {
2929         void __iomem *regs = pci_iomap(dev, 0, 0);
2930         if (regs == NULL) {
2931                 dev_warn(&dev->dev, "igfx quirk: Can't iomap PCI device\n");
2932                 return;
2933         }
2934
2935         /* Check if any interrupt line is still enabled */
2936         if (readl(regs + I915_DEIER_REG) != 0) {
2937                 dev_warn(&dev->dev, "BIOS left Intel GPU interrupts enabled; "
2938                         "disabling\n");
2939
2940                 writel(0, regs + I915_DEIER_REG);
2941         }
2942
2943         pci_iounmap(dev, regs);
2944 }
2945 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0102, disable_igfx_irq);
2946 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x010a, disable_igfx_irq);
2947
2948 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
2949                           struct pci_fixup *end)
2950 {
2951         while (f < end) {
2952                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
2953                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
2954                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
2955                         f->hook(dev);
2956                 }
2957                 f++;
2958         }
2959 }
2960
2961 extern struct pci_fixup __start_pci_fixups_early[];
2962 extern struct pci_fixup __end_pci_fixups_early[];
2963 extern struct pci_fixup __start_pci_fixups_header[];
2964 extern struct pci_fixup __end_pci_fixups_header[];
2965 extern struct pci_fixup __start_pci_fixups_final[];
2966 extern struct pci_fixup __end_pci_fixups_final[];
2967 extern struct pci_fixup __start_pci_fixups_enable[];
2968 extern struct pci_fixup __end_pci_fixups_enable[];
2969 extern struct pci_fixup __start_pci_fixups_resume[];
2970 extern struct pci_fixup __end_pci_fixups_resume[];
2971 extern struct pci_fixup __start_pci_fixups_resume_early[];
2972 extern struct pci_fixup __end_pci_fixups_resume_early[];
2973 extern struct pci_fixup __start_pci_fixups_suspend[];
2974 extern struct pci_fixup __end_pci_fixups_suspend[];
2975
2976
2977 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
2978 {
2979         struct pci_fixup *start, *end;
2980
2981         switch(pass) {
2982         case pci_fixup_early:
2983                 start = __start_pci_fixups_early;
2984                 end = __end_pci_fixups_early;
2985                 break;
2986
2987         case pci_fixup_header:
2988                 start = __start_pci_fixups_header;
2989                 end = __end_pci_fixups_header;
2990                 break;
2991
2992         case pci_fixup_final:
2993                 start = __start_pci_fixups_final;
2994                 end = __end_pci_fixups_final;
2995                 break;
2996
2997         case pci_fixup_enable:
2998                 start = __start_pci_fixups_enable;
2999                 end = __end_pci_fixups_enable;
3000                 break;
3001
3002         case pci_fixup_resume:
3003                 start = __start_pci_fixups_resume;
3004                 end = __end_pci_fixups_resume;
3005                 break;
3006
3007         case pci_fixup_resume_early:
3008                 start = __start_pci_fixups_resume_early;
3009                 end = __end_pci_fixups_resume_early;
3010                 break;
3011
3012         case pci_fixup_suspend:
3013                 start = __start_pci_fixups_suspend;
3014                 end = __end_pci_fixups_suspend;
3015                 break;
3016
3017         default:
3018                 /* stupid compiler warning, you would think with an enum... */
3019                 return;
3020         }
3021         pci_do_fixups(dev, start, end);
3022 }
3023 EXPORT_SYMBOL(pci_fixup_device);
3024
3025 static int __init pci_apply_final_quirks(void)
3026 {
3027         struct pci_dev *dev = NULL;
3028         u8 cls = 0;
3029         u8 tmp;
3030
3031         if (pci_cache_line_size)
3032                 printk(KERN_DEBUG "PCI: CLS %u bytes\n",
3033                        pci_cache_line_size << 2);
3034
3035         for_each_pci_dev(dev) {
3036                 pci_fixup_device(pci_fixup_final, dev);
3037                 /*
3038                  * If arch hasn't set it explicitly yet, use the CLS
3039                  * value shared by all PCI devices.  If there's a
3040                  * mismatch, fall back to the default value.
3041                  */
3042                 if (!pci_cache_line_size) {
3043                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
3044                         if (!cls)
3045                                 cls = tmp;
3046                         if (!tmp || cls == tmp)
3047                                 continue;
3048
3049                         printk(KERN_DEBUG "PCI: CLS mismatch (%u != %u), "
3050                                "using %u bytes\n", cls << 2, tmp << 2,
3051                                pci_dfl_cache_line_size << 2);
3052                         pci_cache_line_size = pci_dfl_cache_line_size;
3053                 }
3054         }
3055         if (!pci_cache_line_size) {
3056                 printk(KERN_DEBUG "PCI: CLS %u bytes, default %u\n",
3057                        cls << 2, pci_dfl_cache_line_size << 2);
3058                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
3059         }
3060
3061         return 0;
3062 }
3063
3064 fs_initcall_sync(pci_apply_final_quirks);
3065
3066 /*
3067  * Followings are device-specific reset methods which can be used to
3068  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
3069  * not available.
3070  */
3071 static int reset_intel_generic_dev(struct pci_dev *dev, int probe)
3072 {
3073         int pos;
3074
3075         /* only implement PCI_CLASS_SERIAL_USB at present */
3076         if (dev->class == PCI_CLASS_SERIAL_USB) {
3077                 pos = pci_find_capability(dev, PCI_CAP_ID_VNDR);
3078                 if (!pos)
3079                         return -ENOTTY;
3080
3081                 if (probe)
3082                         return 0;
3083
3084                 pci_write_config_byte(dev, pos + 0x4, 1);
3085                 msleep(100);
3086
3087                 return 0;
3088         } else {
3089                 return -ENOTTY;
3090         }
3091 }
3092
3093 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, int probe)
3094 {
3095         int pos;
3096
3097         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
3098         if (!pos)
3099                 return -ENOTTY;
3100
3101         if (probe)
3102                 return 0;
3103
3104         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL,
3105                                 PCI_EXP_DEVCTL_BCR_FLR);
3106         msleep(100);
3107
3108         return 0;
3109 }
3110
3111 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
3112
3113 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
3114         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
3115                  reset_intel_82599_sfp_virtfn },
3116         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
3117                 reset_intel_generic_dev },
3118         { 0 }
3119 };
3120
3121 int pci_dev_specific_reset(struct pci_dev *dev, int probe)
3122 {
3123         const struct pci_dev_reset_methods *i;
3124
3125         for (i = pci_dev_reset_methods; i->reset; i++) {
3126                 if ((i->vendor == dev->vendor ||
3127                      i->vendor == (u16)PCI_ANY_ID) &&
3128                     (i->device == dev->device ||
3129                      i->device == (u16)PCI_ANY_ID))
3130                         return i->reset(dev, probe);
3131         }
3132
3133         return -ENOTTY;
3134 }