drivers/net/wireless/ath/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22 #include <linux/io.h>
  23
  24 #include "mac.h"
  25 #include "ani.h"
  26 #include "eeprom.h"
  27 #include "calib.h"
  28 #include "reg.h"
  29 #include "phy.h"
  30 #include "btcoex.h"
  31
  32 #include "../regd.h"
  33
  34 #define ATHEROS_VENDOR_ID       0x168c
  35
  36 #define AR5416_DEVID_PCI        0x0023
  37 #define AR5416_DEVID_PCIE       0x0024
  38 #define AR9160_DEVID_PCI        0x0027
  39 #define AR9280_DEVID_PCI        0x0029
  40 #define AR9280_DEVID_PCIE       0x002a
  41 #define AR9285_DEVID_PCIE       0x002b
  42 #define AR2427_DEVID_PCIE       0x002c
  43 #define AR9287_DEVID_PCI        0x002d
  44 #define AR9287_DEVID_PCIE       0x002e
  45 #define AR9300_DEVID_PCIE       0x0030
  46 #define AR9300_DEVID_AR9340     0x0031
  47 #define AR9300_DEVID_AR9485_PCIE 0x0032
  48
  49 #define AR5416_AR9100_DEVID     0x000b
  50
  51 #define AR_SUBVENDOR_ID_NOG     0x0e11
  52 #define AR_SUBVENDOR_ID_NEW_A   0x7065
  53 #define AR5416_MAGIC            0x19641014
  54
  55 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
  56 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
  57 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
  58
  59 #define AR9300_NUM_BT_WEIGHTS   4
  60 #define AR9300_NUM_WLAN_WEIGHTS 4
  61
  62 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
  63
  64 #define ATH_DEFAULT_NOISE_FLOOR -95
  65
  66 #define ATH9K_RSSI_BAD                  -128
  67
  68 #define ATH9K_NUM_CHANNELS      38
  69
  70 /* Register read/write primitives */
  71 #define REG_WRITE(_ah, _reg, _val) \
  72         (_ah)->reg_ops.write((_ah), (_val), (_reg))
  73
  74 #define REG_READ(_ah, _reg) \
  75         (_ah)->reg_ops.read((_ah), (_reg))
  76
  77 #define REG_READ_MULTI(_ah, _addr, _val, _cnt)          \
  78         (_ah)->reg_ops.multi_read((_ah), (_addr), (_val), (_cnt))
  79
  80 #define REG_RMW(_ah, _reg, _set, _clr) \
  81         (_ah)->reg_ops.rmw((_ah), (_reg), (_set), (_clr))
  82
  83 #define ENABLE_REGWRITE_BUFFER(_ah)                                     \
  84         do {                                                            \
  85                 if ((_ah)->reg_ops.enable_write_buffer) \
  86                         (_ah)->reg_ops.enable_write_buffer((_ah)); \
  87         } while (0)
  88
  89 #define REGWRITE_BUFFER_FLUSH(_ah)                                      \
  90         do {                                                            \
  91                 if ((_ah)->reg_ops.write_flush)         \
  92                         (_ah)->reg_ops.write_flush((_ah));      \
  93         } while (0)
  94
  95 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
  96 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
  97 #define REG_RMW_FIELD(_a, _r, _f, _v) \
  98         REG_RMW(_a, _r, (((_v) << _f##_S) & _f), (_f))
  99 #define REG_READ_FIELD(_a, _r, _f) \
 100         (((REG_READ(_a, _r) & _f) >> _f##_S))
 101 #define REG_SET_BIT(_a, _r, _f) \
 102         REG_RMW(_a, _r, (_f), 0)
 103 #define REG_CLR_BIT(_a, _r, _f) \
 104         REG_RMW(_a, _r, 0, (_f))
 105
 106 #define DO_DELAY(x) do {                                        \
 107                 if (((++(x) % 64) == 0) &&                      \
 108                     (ath9k_hw_common(ah)->bus_ops->ath_bus_type \
 109                         != ATH_USB))                            \
 110                         udelay(1);                              \
 111         } while (0)
 112
 113 #define REG_WRITE_ARRAY(iniarray, column, regWr) \
 114         ath9k_hw_write_array(ah, iniarray, column, &(regWr))
 115
 116 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
 117 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
 118 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
 119 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
 120 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
 121 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
 122 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
 123
 124 #define AR_GPIOD_MASK               0x00001FFF
 125 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
 126
 127 #define BASE_ACTIVATE_DELAY         100
 128 #define RTC_PLL_SETTLE_DELAY        (AR_SREV_9340(ah) ? 1000 : 100)
 129 #define COEF_SCALE_S                24
 130 #define HT40_CHANNEL_CENTER_SHIFT   10
 131
 132 #define ATH9K_ANTENNA0_CHAINMASK    0x1
 133 #define ATH9K_ANTENNA1_CHAINMASK    0x2
 134
 135 #define ATH9K_NUM_DMA_DEBUG_REGS    8
 136 #define ATH9K_NUM_QUEUES            10
 137
 138 #define MAX_RATE_POWER              63
 139 #define AH_WAIT_TIMEOUT             100000 /* (us) */
 140 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
 141 #define AH_TIME_QUANTUM             10
 142 #define AR_KEYTABLE_SIZE            128
 143 #define POWER_UP_TIME               10000
 144 #define SPUR_RSSI_THRESH            40
 145
 146 #define CAB_TIMEOUT_VAL             10
 147 #define BEACON_TIMEOUT_VAL          10
 148 #define MIN_BEACON_TIMEOUT_VAL      1
 149 #define SLEEP_SLOP                  3
 150
 151 #define INIT_CONFIG_STATUS          0x00000000
 152 #define INIT_RSSI_THR               0x00000700
 153 #define INIT_BCON_CNTRL_REG         0x00000000
 154
 155 #define TU_TO_USEC(_tu)             ((_tu) << 10)
 156
 157 #define ATH9K_HW_RX_HP_QDEPTH   16
 158 #define ATH9K_HW_RX_LP_QDEPTH   128
 159
 160 #define PAPRD_GAIN_TABLE_ENTRIES        32
 161 #define PAPRD_TABLE_SZ                  24
 162 #define PAPRD_IDEAL_AGC2_PWR_RANGE      0xe0
 163
 164 enum ath_hw_txq_subtype {
 165         ATH_TXQ_AC_BE = 0,
 166         ATH_TXQ_AC_BK = 1,
 167         ATH_TXQ_AC_VI = 2,
 168         ATH_TXQ_AC_VO = 3,
 169 };
 170
 171 enum ath_ini_subsys {
 172         ATH_INI_PRE = 0,
 173         ATH_INI_CORE,
 174         ATH_INI_POST,
 175         ATH_INI_NUM_SPLIT,
 176 };
 177
 178 enum ath9k_hw_caps {
 179         ATH9K_HW_CAP_HT                         = BIT(0),
 180         ATH9K_HW_CAP_RFSILENT                   = BIT(1),
 181         ATH9K_HW_CAP_CST                        = BIT(2),
 182         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(4),
 183         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(5),
 184         ATH9K_HW_CAP_EDMA                       = BIT(6),
 185         ATH9K_HW_CAP_RAC_SUPPORTED              = BIT(7),
 186         ATH9K_HW_CAP_LDPC                       = BIT(8),
 187         ATH9K_HW_CAP_FASTCLOCK                  = BIT(9),
 188         ATH9K_HW_CAP_SGI_20                     = BIT(10),
 189         ATH9K_HW_CAP_PAPRD                      = BIT(11),
 190         ATH9K_HW_CAP_ANT_DIV_COMB               = BIT(12),
 191         ATH9K_HW_CAP_2GHZ                       = BIT(13),
 192         ATH9K_HW_CAP_5GHZ                       = BIT(14),
 193         ATH9K_HW_CAP_APM                        = BIT(15),
 194 };
 195
 196 struct ath9k_hw_capabilities {
 197         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
 198         u16 rts_aggr_limit;
 199         u8 tx_chainmask;
 200         u8 rx_chainmask;
 201         u8 max_txchains;
 202         u8 max_rxchains;
 203         u8 num_gpio_pins;
 204         u8 rx_hp_qdepth;
 205         u8 rx_lp_qdepth;
 206         u8 rx_status_len;
 207         u8 tx_desc_len;
 208         u8 txs_len;
 209         u16 pcie_lcr_offset;
 210         bool pcie_lcr_extsync_en;
 211 };
 212
 213 struct ath9k_ops_config {
 214         int dma_beacon_response_time;
 215         int sw_beacon_response_time;
 216         int additional_swba_backoff;
 217         int ack_6mb;
 218         u32 cwm_ignore_extcca;
 219         u8 pcie_powersave_enable;
 220         bool pcieSerDesWrite;
 221         u8 pcie_clock_req;
 222         u32 pcie_waen;
 223         u8 analog_shiftreg;
 224         u8 paprd_disable;
 225         u32 ofdm_trig_low;
 226         u32 ofdm_trig_high;
 227         u32 cck_trig_high;
 228         u32 cck_trig_low;
 229         u32 enable_ani;
 230         int serialize_regmode;
 231         bool rx_intr_mitigation;
 232         bool tx_intr_mitigation;
 233 #define SPUR_DISABLE            0
 234 #define SPUR_ENABLE_IOCTL       1
 235 #define SPUR_ENABLE_EEPROM      2
 236 #define AR_SPUR_5413_1          1640
 237 #define AR_SPUR_5413_2          1200
 238 #define AR_NO_SPUR              0x8000
 239 #define AR_BASE_FREQ_2GHZ       2300
 240 #define AR_BASE_FREQ_5GHZ       4900
 241 #define AR_SPUR_FEEQ_BOUND_HT40 19
 242 #define AR_SPUR_FEEQ_BOUND_HT20 10
 243         int spurmode;
 244         u16 spurchans[AR_EEPROM_MODAL_SPURS][2];
 245         u8 max_txtrig_level;
 246         u16 ani_poll_interval; /* ANI poll interval in ms */
 247 };
 248
 249 enum ath9k_int {
 250         ATH9K_INT_RX = 0x00000001,
 251         ATH9K_INT_RXDESC = 0x00000002,
 252         ATH9K_INT_RXHP = 0x00000001,
 253         ATH9K_INT_RXLP = 0x00000002,
 254         ATH9K_INT_RXNOFRM = 0x00000008,
 255         ATH9K_INT_RXEOL = 0x00000010,
 256         ATH9K_INT_RXORN = 0x00000020,
 257         ATH9K_INT_TX = 0x00000040,
 258         ATH9K_INT_TXDESC = 0x00000080,
 259         ATH9K_INT_TIM_TIMER = 0x00000100,
 260         ATH9K_INT_BB_WATCHDOG = 0x00000400,
 261         ATH9K_INT_TXURN = 0x00000800,
 262         ATH9K_INT_MIB = 0x00001000,
 263         ATH9K_INT_RXPHY = 0x00004000,
 264         ATH9K_INT_RXKCM = 0x00008000,
 265         ATH9K_INT_SWBA = 0x00010000,
 266         ATH9K_INT_BMISS = 0x00040000,
 267         ATH9K_INT_BNR = 0x00100000,
 268         ATH9K_INT_TIM = 0x00200000,
 269         ATH9K_INT_DTIM = 0x00400000,
 270         ATH9K_INT_DTIMSYNC = 0x00800000,
 271         ATH9K_INT_GPIO = 0x01000000,
 272         ATH9K_INT_CABEND = 0x02000000,
 273         ATH9K_INT_TSFOOR = 0x04000000,
 274         ATH9K_INT_GENTIMER = 0x08000000,
 275         ATH9K_INT_CST = 0x10000000,
 276         ATH9K_INT_GTT = 0x20000000,
 277         ATH9K_INT_FATAL = 0x40000000,
 278         ATH9K_INT_GLOBAL = 0x80000000,
 279         ATH9K_INT_BMISC = ATH9K_INT_TIM |
 280                 ATH9K_INT_DTIM |
 281                 ATH9K_INT_DTIMSYNC |
 282                 ATH9K_INT_TSFOOR |
 283                 ATH9K_INT_CABEND,
 284         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
 285                 ATH9K_INT_RXDESC |
 286                 ATH9K_INT_RXEOL |
 287                 ATH9K_INT_RXORN |
 288                 ATH9K_INT_TXURN |
 289                 ATH9K_INT_TXDESC |
 290                 ATH9K_INT_MIB |
 291                 ATH9K_INT_RXPHY |
 292                 ATH9K_INT_RXKCM |
 293                 ATH9K_INT_SWBA |
 294                 ATH9K_INT_BMISS |
 295                 ATH9K_INT_GPIO,
 296         ATH9K_INT_NOCARD = 0xffffffff
 297 };
 298
 299 #define CHANNEL_CW_INT    0x00002
 300 #define CHANNEL_CCK       0x00020
 301 #define CHANNEL_OFDM      0x00040
 302 #define CHANNEL_2GHZ      0x00080
 303 #define CHANNEL_5GHZ      0x00100
 304 #define CHANNEL_PASSIVE   0x00200
 305 #define CHANNEL_DYN       0x00400
 306 #define CHANNEL_HALF      0x04000
 307 #define CHANNEL_QUARTER   0x08000
 308 #define CHANNEL_HT20      0x10000
 309 #define CHANNEL_HT40PLUS  0x20000
 310 #define CHANNEL_HT40MINUS 0x40000
 311
 312 #define CHANNEL_A           (CHANNEL_5GHZ|CHANNEL_OFDM)
 313 #define CHANNEL_B           (CHANNEL_2GHZ|CHANNEL_CCK)
 314 #define CHANNEL_G           (CHANNEL_2GHZ|CHANNEL_OFDM)
 315 #define CHANNEL_G_HT20      (CHANNEL_2GHZ|CHANNEL_HT20)
 316 #define CHANNEL_A_HT20      (CHANNEL_5GHZ|CHANNEL_HT20)
 317 #define CHANNEL_G_HT40PLUS  (CHANNEL_2GHZ|CHANNEL_HT40PLUS)
 318 #define CHANNEL_G_HT40MINUS (CHANNEL_2GHZ|CHANNEL_HT40MINUS)
 319 #define CHANNEL_A_HT40PLUS  (CHANNEL_5GHZ|CHANNEL_HT40PLUS)
 320 #define CHANNEL_A_HT40MINUS (CHANNEL_5GHZ|CHANNEL_HT40MINUS)
 321 #define CHANNEL_ALL                             \
 322         (CHANNEL_OFDM|                          \
 323          CHANNEL_CCK|                           \
 324          CHANNEL_2GHZ |                         \
 325          CHANNEL_5GHZ |                         \
 326          CHANNEL_HT20 |                         \
 327          CHANNEL_HT40PLUS |                     \
 328          CHANNEL_HT40MINUS)
 329
 330 struct ath9k_hw_cal_data {
 331         u16 channel;
 332         u32 channelFlags;
 333         int32_t CalValid;
 334         int8_t iCoff;
 335         int8_t qCoff;
 336         bool paprd_done;
 337         bool nfcal_pending;
 338         bool nfcal_interference;
 339         u16 small_signal_gain[AR9300_MAX_CHAINS];
 340         u32 pa_table[AR9300_MAX_CHAINS][PAPRD_TABLE_SZ];
 341         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
 342 };
 343
 344 struct ath9k_channel {
 345         struct ieee80211_channel *chan;
 346         struct ar5416AniState ani;
 347         u16 channel;
 348         u32 channelFlags;
 349         u32 chanmode;
 350         s16 noisefloor;
 351 };
 352
 353 #define IS_CHAN_G(_c) ((((_c)->channelFlags & (CHANNEL_G)) == CHANNEL_G) || \
 354        (((_c)->channelFlags & CHANNEL_G_HT20) == CHANNEL_G_HT20) || \
 355        (((_c)->channelFlags & CHANNEL_G_HT40PLUS) == CHANNEL_G_HT40PLUS) || \
 356        (((_c)->channelFlags & CHANNEL_G_HT40MINUS) == CHANNEL_G_HT40MINUS))
 357 #define IS_CHAN_OFDM(_c) (((_c)->channelFlags & CHANNEL_OFDM) != 0)
 358 #define IS_CHAN_5GHZ(_c) (((_c)->channelFlags & CHANNEL_5GHZ) != 0)
 359 #define IS_CHAN_2GHZ(_c) (((_c)->channelFlags & CHANNEL_2GHZ) != 0)
 360 #define IS_CHAN_HALF_RATE(_c) (((_c)->channelFlags & CHANNEL_HALF) != 0)
 361 #define IS_CHAN_QUARTER_RATE(_c) (((_c)->channelFlags & CHANNEL_QUARTER) != 0)
 362 #define IS_CHAN_A_FAST_CLOCK(_ah, _c)                   \
 363         ((((_c)->channelFlags & CHANNEL_5GHZ) != 0) &&  \
 364          ((_ah)->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK))
 365
 366 /* These macros check chanmode and not channelFlags */
 367 #define IS_CHAN_B(_c) ((_c)->chanmode == CHANNEL_B)
 368 #define IS_CHAN_HT20(_c) (((_c)->chanmode == CHANNEL_A_HT20) || \
 369                           ((_c)->chanmode == CHANNEL_G_HT20))
 370 #define IS_CHAN_HT40(_c) (((_c)->chanmode == CHANNEL_A_HT40PLUS) ||     \
 371                           ((_c)->chanmode == CHANNEL_A_HT40MINUS) ||    \
 372                           ((_c)->chanmode == CHANNEL_G_HT40PLUS) ||     \
 373                           ((_c)->chanmode == CHANNEL_G_HT40MINUS))
 374 #define IS_CHAN_HT(_c) (IS_CHAN_HT20((_c)) || IS_CHAN_HT40((_c)))
 375
 376 enum ath9k_power_mode {
 377         ATH9K_PM_AWAKE = 0,
 378         ATH9K_PM_FULL_SLEEP,
 379         ATH9K_PM_NETWORK_SLEEP,
 380         ATH9K_PM_UNDEFINED
 381 };
 382
 383 enum ath9k_tp_scale {
 384         ATH9K_TP_SCALE_MAX = 0,
 385         ATH9K_TP_SCALE_50,
 386         ATH9K_TP_SCALE_25,
 387         ATH9K_TP_SCALE_12,
 388         ATH9K_TP_SCALE_MIN
 389 };
 390
 391 enum ser_reg_mode {
 392         SER_REG_MODE_OFF = 0,
 393         SER_REG_MODE_ON = 1,
 394         SER_REG_MODE_AUTO = 2,
 395 };
 396
 397 enum ath9k_rx_qtype {
 398         ATH9K_RX_QUEUE_HP,
 399         ATH9K_RX_QUEUE_LP,
 400         ATH9K_RX_QUEUE_MAX,
 401 };
 402
 403 struct ath9k_beacon_state {
 404         u32 bs_nexttbtt;
 405         u32 bs_nextdtim;
 406         u32 bs_intval;
 407 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
 408         u32 bs_dtimperiod;
 409         u16 bs_cfpperiod;
 410         u16 bs_cfpmaxduration;
 411         u32 bs_cfpnext;
 412         u16 bs_timoffset;
 413         u16 bs_bmissthreshold;
 414         u32 bs_sleepduration;
 415         u32 bs_tsfoor_threshold;
 416 };
 417
 418 struct chan_centers {
 419         u16 synth_center;
 420         u16 ctl_center;
 421         u16 ext_center;
 422 };
 423
 424 enum {
 425         ATH9K_RESET_POWER_ON,
 426         ATH9K_RESET_WARM,
 427         ATH9K_RESET_COLD,
 428 };
 429
 430 struct ath9k_hw_version {
 431         u32 magic;
 432         u16 devid;
 433         u16 subvendorid;
 434         u32 macVersion;
 435         u16 macRev;
 436         u16 phyRev;
 437         u16 analog5GhzRev;
 438         u16 analog2GhzRev;
 439         u16 subsysid;
 440         enum ath_usb_dev usbdev;
 441 };
 442
 443 /* Generic TSF timer definitions */
 444
 445 #define ATH_MAX_GEN_TIMER       16
 446
 447 #define AR_GENTMR_BIT(_index)   (1 << (_index))
 448
 449 /*
 450  * Using de Bruijin sequence to look up 1's index in a 32 bit number
 451  * debruijn32 = 0000 0111 0111 1100 1011 0101 0011 0001
 452  */
 453 #define debruijn32 0x077CB531U
 454
 455 struct ath_gen_timer_configuration {
 456         u32 next_addr;
 457         u32 period_addr;
 458         u32 mode_addr;
 459         u32 mode_mask;
 460 };
 461
 462 struct ath_gen_timer {
 463         void (*trigger)(void *arg);
 464         void (*overflow)(void *arg);
 465         void *arg;
 466         u8 index;
 467 };
 468
 469 struct ath_gen_timer_table {
 470         u32 gen_timer_index[32];
 471         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
 472         union {
 473                 unsigned long timer_bits;
 474                 u16 val;
 475         } timer_mask;
 476 };
 477
 478 struct ath_hw_antcomb_conf {
 479         u8 main_lna_conf;
 480         u8 alt_lna_conf;
 481         u8 fast_div_bias;
 482         u8 main_gaintb;
 483         u8 alt_gaintb;
 484         int lna1_lna2_delta;
 485         u8 div_group;
 486 };
 487
 488 /**
 489  * struct ath_hw_radar_conf - radar detection initialization parameters
 490  *
 491  * @pulse_inband: threshold for checking the ratio of in-band power
 492  *      to total power for short radar pulses (half dB steps)
 493  * @pulse_inband_step: threshold for checking an in-band power to total
 494  *      power ratio increase for short radar pulses (half dB steps)
 495  * @pulse_height: threshold for detecting the beginning of a short
 496  *      radar pulse (dB step)
 497  * @pulse_rssi: threshold for detecting if a short radar pulse is
 498  *      gone (dB step)
 499  * @pulse_maxlen: maximum pulse length (0.8 us steps)
 500  *
 501  * @radar_rssi: RSSI threshold for starting long radar detection (dB steps)
 502  * @radar_inband: threshold for checking the ratio of in-band power
 503  *      to total power for long radar pulses (half dB steps)
 504  * @fir_power: threshold for detecting the end of a long radar pulse (dB)
 505  *
 506  * @ext_channel: enable extension channel radar detection
 507  */
 508 struct ath_hw_radar_conf {
 509         unsigned int pulse_inband;
 510         unsigned int pulse_inband_step;
 511         unsigned int pulse_height;
 512         unsigned int pulse_rssi;
 513         unsigned int pulse_maxlen;
 514
 515         unsigned int radar_rssi;
 516         unsigned int radar_inband;
 517         int fir_power;
 518
 519         bool ext_channel;
 520 };
 521
 522 /**
 523  * struct ath_hw_private_ops - callbacks used internally by hardware code
 524  *
 525  * This structure contains private callbacks designed to only be used internally
 526  * by the hardware core.
 527  *
 528  * @init_cal_settings: setup types of calibrations supported
 529  * @init_cal: starts actual calibration
 530  *
 531  * @init_mode_regs: Initializes mode registers
 532  * @init_mode_gain_regs: Initialize TX/RX gain registers
 533  *
 534  * @rf_set_freq: change frequency
 535  * @spur_mitigate_freq: spur mitigation
 536  * @rf_alloc_ext_banks:
 537  * @rf_free_ext_banks:
 538  * @set_rf_regs:
 539  * @compute_pll_control: compute the PLL control value to use for
 540  *      AR_RTC_PLL_CONTROL for a given channel
 541  * @setup_calibration: set up calibration
 542  * @iscal_supported: used to query if a type of calibration is supported
 543  *
 544  * @ani_cache_ini_regs: cache the values for ANI from the initial
 545  *      register settings through the register initialization.
 546  */
 547 struct ath_hw_private_ops {
 548         /* Calibration ops */
 549         void (*init_cal_settings)(struct ath_hw *ah);
 550         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
 551
 552         void (*init_mode_regs)(struct ath_hw *ah);
 553         void (*init_mode_gain_regs)(struct ath_hw *ah);
 554         void (*setup_calibration)(struct ath_hw *ah,
 555                                   struct ath9k_cal_list *currCal);
 556
 557         /* PHY ops */
 558         int (*rf_set_freq)(struct ath_hw *ah,
 559                            struct ath9k_channel *chan);
 560         void (*spur_mitigate_freq)(struct ath_hw *ah,
 561                                    struct ath9k_channel *chan);
 562         int (*rf_alloc_ext_banks)(struct ath_hw *ah);
 563         void (*rf_free_ext_banks)(struct ath_hw *ah);
 564         bool (*set_rf_regs)(struct ath_hw *ah,
 565                             struct ath9k_channel *chan,
 566                             u16 modesIndex);
 567         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
 568         void (*init_bb)(struct ath_hw *ah,
 569                         struct ath9k_channel *chan);
 570         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
 571         void (*olc_init)(struct ath_hw *ah);
 572         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
 573         void (*mark_phy_inactive)(struct ath_hw *ah);
 574         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
 575         bool (*rfbus_req)(struct ath_hw *ah);
 576         void (*rfbus_done)(struct ath_hw *ah);
 577         void (*restore_chainmask)(struct ath_hw *ah);
 578         void (*set_diversity)(struct ath_hw *ah, bool value);
 579         u32 (*compute_pll_control)(struct ath_hw *ah,
 580                                    struct ath9k_channel *chan);
 581         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
 582                             int param);
 583         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
 584         void (*set_radar_params)(struct ath_hw *ah,
 585                                  struct ath_hw_radar_conf *conf);
 586
 587         /* ANI */
 588         void (*ani_cache_ini_regs)(struct ath_hw *ah);
 589 };
 590
 591 /**
 592  * struct ath_hw_ops - callbacks used by hardware code and driver code
 593  *
 594  * This structure contains callbacks designed to to be used internally by
 595  * hardware code and also by the lower level driver.
 596  *
 597  * @config_pci_powersave:
 598  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
 599  */
 600 struct ath_hw_ops {
 601         void (*config_pci_powersave)(struct ath_hw *ah,
 602                                      int restore,
 603                                      int power_off);
 604         void (*rx_enable)(struct ath_hw *ah);
 605         void (*set_desc_link)(void *ds, u32 link);
 606         bool (*calibrate)(struct ath_hw *ah,
 607                           struct ath9k_channel *chan,
 608                           u8 rxchainmask,
 609                           bool longcal);
 610         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked);
 611         void (*fill_txdesc)(struct ath_hw *ah, void *ds, u32 seglen,
 612                             bool is_firstseg, bool is_is_lastseg,
 613                             const void *ds0, dma_addr_t buf_addr,
 614                             unsigned int qcu);
 615         int (*proc_txdesc)(struct ath_hw *ah, void *ds,
 616                            struct ath_tx_status *ts);
 617         void (*set11n_txdesc)(struct ath_hw *ah, void *ds,
 618                               u32 pktLen, enum ath9k_pkt_type type,
 619                               u32 txPower, u32 keyIx,
 620                               enum ath9k_key_type keyType,
 621                               u32 flags);
 622         void (*set11n_ratescenario)(struct ath_hw *ah, void *ds,
 623                                 void *lastds,
 624                                 u32 durUpdateEn, u32 rtsctsRate,
 625                                 u32 rtsctsDuration,
 626                                 struct ath9k_11n_rate_series series[],
 627                                 u32 nseries, u32 flags);
 628         void (*set11n_aggr_first)(struct ath_hw *ah, void *ds,
 629                                   u32 aggrLen);
 630         void (*set11n_aggr_middle)(struct ath_hw *ah, void *ds,
 631                                    u32 numDelims);
 632         void (*set11n_aggr_last)(struct ath_hw *ah, void *ds);
 633         void (*clr11n_aggr)(struct ath_hw *ah, void *ds);
 634         void (*set_clrdmask)(struct ath_hw *ah, void *ds, bool val);
 635         void (*antdiv_comb_conf_get)(struct ath_hw *ah,
 636                         struct ath_hw_antcomb_conf *antconf);
 637         void (*antdiv_comb_conf_set)(struct ath_hw *ah,
 638                         struct ath_hw_antcomb_conf *antconf);
 639
 640 };
 641
 642 struct ath_nf_limits {
 643         s16 max;
 644         s16 min;
 645         s16 nominal;
 646 };
 647
 648 /* ah_flags */
 649 #define AH_USE_EEPROM   0x1
 650 #define AH_UNPLUGGED    0x2 /* The card has been physically removed. */
 651
 652 struct ath_hw {
 653         struct ath_ops reg_ops;
 654
 655         struct ieee80211_hw *hw;
 656         struct ath_common common;
 657         struct ath9k_hw_version hw_version;
 658         struct ath9k_ops_config config;
 659         struct ath9k_hw_capabilities caps;
 660         struct ath9k_channel channels[ATH9K_NUM_CHANNELS];
 661         struct ath9k_channel *curchan;
 662
 663         union {
 664                 struct ar5416_eeprom_def def;
 665                 struct ar5416_eeprom_4k map4k;
 666                 struct ar9287_eeprom map9287;
 667                 struct ar9300_eeprom ar9300_eep;
 668         } eeprom;
 669         const struct eeprom_ops *eep_ops;
 670
 671         bool sw_mgmt_crypto;
 672         bool is_pciexpress;
 673         bool is_monitoring;
 674         bool need_an_top2_fixup;
 675         u16 tx_trig_level;
 676
 677         u32 nf_regs[6];
 678         struct ath_nf_limits nf_2g;
 679         struct ath_nf_limits nf_5g;
 680         u16 rfsilent;
 681         u32 rfkill_gpio;
 682         u32 rfkill_polarity;
 683         u32 ah_flags;
 684
 685         bool htc_reset_init;
 686
 687         enum nl80211_iftype opmode;
 688         enum ath9k_power_mode power_mode;
 689
 690         struct ath9k_hw_cal_data *caldata;
 691         struct ath9k_pacal_info pacal_info;
 692         struct ar5416Stats stats;
 693         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
 694
 695         int16_t curchan_rad_index;
 696         enum ath9k_int imask;
 697         u32 imrs2_reg;
 698         u32 txok_interrupt_mask;
 699         u32 txerr_interrupt_mask;
 700         u32 txdesc_interrupt_mask;
 701         u32 txeol_interrupt_mask;
 702         u32 txurn_interrupt_mask;
 703         bool chip_fullsleep;
 704         u32 atim_window;
 705
 706         /* Calibration */
 707         u32 supp_cals;
 708         struct ath9k_cal_list iq_caldata;
 709         struct ath9k_cal_list adcgain_caldata;
 710         struct ath9k_cal_list adcdc_caldata;
 711         struct ath9k_cal_list tempCompCalData;
 712         struct ath9k_cal_list *cal_list;
 713         struct ath9k_cal_list *cal_list_last;
 714         struct ath9k_cal_list *cal_list_curr;
 715 #define totalPowerMeasI meas0.unsign
 716 #define totalPowerMeasQ meas1.unsign
 717 #define totalIqCorrMeas meas2.sign
 718 #define totalAdcIOddPhase  meas0.unsign
 719 #define totalAdcIEvenPhase meas1.unsign
 720 #define totalAdcQOddPhase  meas2.unsign
 721 #define totalAdcQEvenPhase meas3.unsign
 722 #define totalAdcDcOffsetIOddPhase  meas0.sign
 723 #define totalAdcDcOffsetIEvenPhase meas1.sign
 724 #define totalAdcDcOffsetQOddPhase  meas2.sign
 725 #define totalAdcDcOffsetQEvenPhase meas3.sign
 726         union {
 727                 u32 unsign[AR5416_MAX_CHAINS];
 728                 int32_t sign[AR5416_MAX_CHAINS];
 729         } meas0;
 730         union {
 731                 u32 unsign[AR5416_MAX_CHAINS];
 732                 int32_t sign[AR5416_MAX_CHAINS];
 733         } meas1;
 734         union {
 735                 u32 unsign[AR5416_MAX_CHAINS];
 736                 int32_t sign[AR5416_MAX_CHAINS];
 737         } meas2;
 738         union {
 739                 u32 unsign[AR5416_MAX_CHAINS];
 740                 int32_t sign[AR5416_MAX_CHAINS];
 741         } meas3;
 742         u16 cal_samples;
 743
 744         u32 sta_id1_defaults;
 745         u32 misc_mode;
 746         enum {
 747                 AUTO_32KHZ,
 748                 USE_32KHZ,
 749                 DONT_USE_32KHZ,
 750         } enable_32kHz_clock;
 751
 752         /* Private to hardware code */
 753         struct ath_hw_private_ops private_ops;
 754         /* Accessed by the lower level driver */
 755         struct ath_hw_ops ops;
 756
 757         /* Used to program the radio on non single-chip devices */
 758         u32 *analogBank0Data;
 759         u32 *analogBank1Data;
 760         u32 *analogBank2Data;
 761         u32 *analogBank3Data;
 762         u32 *analogBank6Data;
 763         u32 *analogBank6TPCData;
 764         u32 *analogBank7Data;
 765         u32 *addac5416_21;
 766         u32 *bank6Temp;
 767
 768         u8 txpower_limit;
 769         int coverage_class;
 770         u32 slottime;
 771         u32 globaltxtimeout;
 772
 773         /* ANI */
 774         u32 proc_phyerr;
 775         u32 aniperiod;
 776         int totalSizeDesired[5];
 777         int coarse_high[5];
 778         int coarse_low[5];
 779         int firpwr[5];
 780         enum ath9k_ani_cmd ani_function;
 781
 782         /* Bluetooth coexistance */
 783         struct ath_btcoex_hw btcoex_hw;
 784         u32 bt_coex_bt_weight[AR9300_NUM_BT_WEIGHTS];
 785         u32 bt_coex_wlan_weight[AR9300_NUM_WLAN_WEIGHTS];
 786
 787         u32 intr_txqs;
 788         u8 txchainmask;
 789         u8 rxchainmask;
 790
 791         struct ath_hw_radar_conf radar_conf;
 792
 793         u32 originalGain[22];
 794         int initPDADC;
 795         int PDADCdelta;
 796         int led_pin;
 797         u32 gpio_mask;
 798         u32 gpio_val;
 799
 800         struct ar5416IniArray iniModes;
 801         struct ar5416IniArray iniCommon;
 802         struct ar5416IniArray iniBank0;
 803         struct ar5416IniArray iniBB_RfGain;
 804         struct ar5416IniArray iniBank1;
 805         struct ar5416IniArray iniBank2;
 806         struct ar5416IniArray iniBank3;
 807         struct ar5416IniArray iniBank6;
 808         struct ar5416IniArray iniBank6TPC;
 809         struct ar5416IniArray iniBank7;
 810         struct ar5416IniArray iniAddac;
 811         struct ar5416IniArray iniPcieSerdes;
 812         struct ar5416IniArray iniPcieSerdesLowPower;
 813         struct ar5416IniArray iniModesAdditional;
 814         struct ar5416IniArray iniModesAdditional_40M;
 815         struct ar5416IniArray iniModesRxGain;
 816         struct ar5416IniArray iniModesTxGain;
 817         struct ar5416IniArray iniModes_9271_1_0_only;
 818         struct ar5416IniArray iniCckfirNormal;
 819         struct ar5416IniArray iniCckfirJapan2484;
 820         struct ar5416IniArray iniCommon_normal_cck_fir_coeff_9271;
 821         struct ar5416IniArray iniCommon_japan_2484_cck_fir_coeff_9271;
 822         struct ar5416IniArray iniModes_9271_ANI_reg;
 823         struct ar5416IniArray iniModes_high_power_tx_gain_9271;
 824         struct ar5416IniArray iniModes_normal_power_tx_gain_9271;
 825
 826         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
 827         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
 828         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
 829         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
 830
 831         u32 intr_gen_timer_trigger;
 832         u32 intr_gen_timer_thresh;
 833         struct ath_gen_timer_table hw_gen_timers;
 834
 835         struct ar9003_txs *ts_ring;
 836         void *ts_start;
 837         u32 ts_paddr_start;
 838         u32 ts_paddr_end;
 839         u16 ts_tail;
 840         u8 ts_size;
 841
 842         u32 bb_watchdog_last_status;
 843         u32 bb_watchdog_timeout_ms; /* in ms, 0 to disable */
 844         u8 bb_hang_rx_ofdm; /* true if bb hang due to rx_ofdm */
 845
 846         unsigned int paprd_target_power;
 847         unsigned int paprd_training_power;
 848         unsigned int paprd_ratemask;
 849         unsigned int paprd_ratemask_ht40;
 850         bool paprd_table_write_done;
 851         u32 paprd_gain_table_entries[PAPRD_GAIN_TABLE_ENTRIES];
 852         u8 paprd_gain_table_index[PAPRD_GAIN_TABLE_ENTRIES];
 853         /*
 854          * Store the permanent value of Reg 0x4004in WARegVal
 855          * so we dont have to R/M/W. We should not be reading
 856          * this register when in sleep states.
 857          */
 858         u32 WARegVal;
 859
 860         /* Enterprise mode cap */
 861         u32 ent_mode;
 862
 863         bool is_clk_25mhz;
 864 };
 865
 866 struct ath_bus_ops {
 867         enum ath_bus_type ath_bus_type;
 868         void (*read_cachesize)(struct ath_common *common, int *csz);
 869         bool (*eeprom_read)(struct ath_common *common, u32 off, u16 *data);
 870         void (*bt_coex_prep)(struct ath_common *common);
 871         void (*extn_synch_en)(struct ath_common *common);
 872 };
 873
 874 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
 875 {
 876         return &ah->common;
 877 }
 878
 879 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
 880 {
 881         return &(ath9k_hw_common(ah)->regulatory);
 882 }
 883
 884 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
 885 {
 886         return &ah->private_ops;
 887 }
 888
 889 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
 890 {
 891         return &ah->ops;
 892 }
 893
 894 static inline u8 get_streams(int mask)
 895 {
 896         return !!(mask & BIT(0)) + !!(mask & BIT(1)) + !!(mask & BIT(2));
 897 }
 898
 899 /* Initialization, Detach, Reset */
 900 const char *ath9k_hw_probe(u16 vendorid, u16 devid);
 901 void ath9k_hw_deinit(struct ath_hw *ah);
 902 int ath9k_hw_init(struct ath_hw *ah);
 903 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
 904                    struct ath9k_hw_cal_data *caldata, bool bChannelChange);
 905 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
 906 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
 907
 908 /* GPIO / RFKILL / Antennae */
 909 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
 910 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
 911 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
 912                          u32 ah_signal_type);
 913 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
 914 u32 ath9k_hw_getdefantenna(struct ath_hw *ah);
 915 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
 916
 917 /* General Operation */
 918 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
 919 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 920                           int column, unsigned int *writecnt);
 921 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
 922 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 923                            u8 phy, int kbps,
 924                            u32 frameLen, u16 rateix, bool shortPreamble);
 925 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 926                                   struct ath9k_channel *chan,
 927                                   struct chan_centers *centers);
 928 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
 929 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
 930 bool ath9k_hw_phy_disable(struct ath_hw *ah);
 931 bool ath9k_hw_disable(struct ath_hw *ah);
 932 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test);
 933 void ath9k_hw_setopmode(struct ath_hw *ah);
 934 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
 935 void ath9k_hw_setbssidmask(struct ath_hw *ah);
 936 void ath9k_hw_write_associd(struct ath_hw *ah);
 937 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
 938 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
 939 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
 940 void ath9k_hw_reset_tsf(struct ath_hw *ah);
 941 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting);
 942 void ath9k_hw_init_global_settings(struct ath_hw *ah);
 943 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah);
 944 void ath9k_hw_set11nmac2040(struct ath_hw *ah);
 945 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
 946 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
 947                                     const struct ath9k_beacon_state *bs);
 948 bool ath9k_hw_check_alive(struct ath_hw *ah);
 949
 950 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
 951
 952 /* Generic hw timer primitives */
 953 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
 954                                           void (*trigger)(void *),
 955                                           void (*overflow)(void *),
 956                                           void *arg,
 957                                           u8 timer_index);
 958 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
 959                               struct ath_gen_timer *timer,
 960                               u32 timer_next,
 961                               u32 timer_period);
 962 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
 963
 964 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
 965 void ath_gen_timer_isr(struct ath_hw *hw);
 966
 967 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
 968
 969 /* HTC */
 970 void ath9k_hw_htc_resetinit(struct ath_hw *ah);
 971
 972 /* PHY */
 973 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 974                                    u32 *coef_mantissa, u32 *coef_exponent);
 975
 976 /*
 977  * Code Specific to AR5008, AR9001 or AR9002,
 978  * we stuff these here to avoid callbacks for AR9003.
 979  */
 980 void ar9002_hw_cck_chan14_spread(struct ath_hw *ah);
 981 int ar9002_hw_rf_claim(struct ath_hw *ah);
 982 void ar9002_hw_enable_async_fifo(struct ath_hw *ah);
 983 void ar9002_hw_update_async_fifo(struct ath_hw *ah);
 984 void ar9002_hw_enable_wep_aggregation(struct ath_hw *ah);
 985
 986 /*
 987  * Code specific to AR9003, we stuff these here to avoid callbacks
 988  * for older families
 989  */
 990 void ar9003_hw_bb_watchdog_config(struct ath_hw *ah);
 991 void ar9003_hw_bb_watchdog_read(struct ath_hw *ah);
 992 void ar9003_hw_bb_watchdog_dbg_info(struct ath_hw *ah);
 993 void ar9003_hw_disable_phy_restart(struct ath_hw *ah);
 994 void ar9003_paprd_enable(struct ath_hw *ah, bool val);
 995 void ar9003_paprd_populate_single_table(struct ath_hw *ah,
 996                                         struct ath9k_hw_cal_data *caldata,
 997                                         int chain);
 998 int ar9003_paprd_create_curve(struct ath_hw *ah,
 999                               struct ath9k_hw_cal_data *caldata, int chain);
1000 int ar9003_paprd_setup_gain_table(struct ath_hw *ah, int chain);
1001 int ar9003_paprd_init_table(struct ath_hw *ah);
1002 bool ar9003_paprd_is_done(struct ath_hw *ah);
1003 void ar9003_hw_set_paprd_txdesc(struct ath_hw *ah, void *ds, u8 chains);
1004
1005 /* Hardware family op attach helpers */
1006 void ar5008_hw_attach_phy_ops(struct ath_hw *ah);
1007 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
1008 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
1009
1010 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
1011 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
1012
1013 void ar9002_hw_attach_ops(struct ath_hw *ah);
1014 void ar9003_hw_attach_ops(struct ath_hw *ah);
1015
1016 void ar9002_hw_load_ani_reg(struct ath_hw *ah, struct ath9k_channel *chan);
1017 /*
1018  * ANI work can be shared between all families but a next
1019  * generation implementation of ANI will be used only for AR9003 only
1020  * for now as the other families still need to be tested with the same
1021  * next generation ANI. Feel free to start testing it though for the
1022  * older families (AR5008, AR9001, AR9002) by using modparam_force_new_ani.
1023  */
1024 extern int modparam_force_new_ani;
1025 void ath9k_ani_reset(struct ath_hw *ah, bool is_scanning);
1026 void ath9k_hw_proc_mib_event(struct ath_hw *ah);
1027 void ath9k_hw_ani_monitor(struct ath_hw *ah, struct ath9k_channel *chan);
1028
1029 #define ATH_PCIE_CAP_LINK_CTRL  0x70
1030 #define ATH_PCIE_CAP_LINK_L0S   1
1031 #define ATH_PCIE_CAP_LINK_L1    2
1032
1033 #define ATH9K_CLOCK_RATE_CCK            22
1034 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
1035 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
1036 #define ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM 44
1037
1038 #endif